DE3882484T2

DE3882484T2 - Gültigkeitsentscheidungsschaltung mit der Fähigkeit, über die Gültigkeit eines Fehlersignals in einem Mehrebenen-QAM-Demodulator zu entscheiden.

Info

Publication number: DE3882484T2
Application number: DE88118159T
Authority: DE
Inventors: Shoichi C O Nec Corp Mizoguchi
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1987-10-30
Filing date: 1988-10-31
Publication date: 1994-02-17
Anticipated expiration: 2008-11-01
Also published as: AU601665B2; US4859956A; EP0314196A3; DE3882484D1; EP0314196B1; AU2454888A; EP0314196A2; CA1273069A

Description

Ausgangssituation der Erfindung

Diese Erfindung betrifft eine Gültigkeitsentscheidungsschaltung zur Verwendung in einem Mehrebenen-Quadratur-Amplitudendemodulator, auch Hehrebenen-QAM-Demodulator genannt, der als Gegenstück zu einem Mehrebenen-Quadratur-Amplitudenmodula tor, auch Mehrebenen-QAM-Modulator genannt, verwendet wird. Eine derartige Gültigkeitsentscheidungsschaltung ist besonders nützlich in einem digitalen Funkübertragungssystem.
In einem digitalen Funkübertragungssystem wird der Mehrebenen-QAM-Modulator bekanntlich verwendet, um ein Funkfrequenzband effektiv auszunutzen. Im Mehrebenen-QAM-Modulator wird ein um 90º zueinander phasenverschobenes Trägersignalpaar durch ein Eingangssignal in ein um 90º zueinander phasenverschobenes Signal, auch QAM-Signal genannt, amplitudenmoduliert. Wenn das Eingangssignal ein n-Bit-Binärsignal ist, wobei n eine vorgegebene Zahl ist, kann das Eingangssignal 2n Signalwerte annehmen. Das QAM-Signal hat 2n Ausgangssignalpunkte, die auf einer Phasenebene festgelegt sind, die einen Ursprung und eine reale und eine imaginäre Achse hat, die einander im Ursprung rechtwinklig schneiden. Die Ausgangssignalpunkte sind auf einem quadratischen Bereich angeordnet, der einen Mittelpunkt im Ursprung und vier Seiten parallel zur realen und zur imaginären Achse hat. Eine solche Anordnung wird als quadratische Signalpunktanordnung bezeichnet. Die Ausgangssignalpunkte stehen in umkehrbar eindeutiger Beziehung zu den 2n Signalwerten. Ein solcher Mehrebenen-QAM- Modulator wird als 2n-QAM-Modulator bezeichnet. Das bedeutet, daß die Zahl der Ausgangssignalpunkte 2n, z.B. 64 oder 256, beträgt. Das QAM-Signal wird von einem Sender mit einer bestimmten Sendeleistung über eine Übertragungsstrecke zum Mehrebenen-QAM-Demodulator übertragen.
Die Sendeleistung hängt von der maximalen Amplitude des QAM-Signals ab, also von der Entfernung zwischen dem Ursprung und den Ausgangssignalpunkten an den Ecken des quadratischen Bereichs. Die maximale Amplitude wächst proportional zu einer Erhöhung der Zahl der Ausgangssignalpunkte. Es ist erstrebenswert, die Sendeleistung zu reduzieren.
Um die maximale Amplitude zu reduzieren, wird die quadratische Signalpunktanordnung zu einer annähernd kreisförmigen oder achteckigen Anordnung modifiziert gemäß der Signalumwandlung, die im USA-Patent 4 675 619 offenbart wurde, das an Junichi Uchibori et.al. erteilt und an den gegenwärtigen Inhaber übertragen wurde. Ein Mehrebenen-QAM-Modulator gemäß dem Patent von Uchibori et.al. weist eine Signalwandlerschaltung zur Umwandlung der quadratischen Signalpunktanordnung in eine annähernd kreisförmige Anordnung auf, die durch einen spezifischen Bereich innerhalb eines angenäherten Kreises definiert wird. Im Ergebnis der Signalumwandlung werden mehrere der Ausgangssignalpunkte von den Flächen an den vier Eckpunkten des quadratischen Bereichs nach außerhalb zu anderen Flächen an den vier Seiten des quadratischen Bereichs verschoben, so daß die verschobenen Signalpunkte innerhalb des spezifischen Bereichs liegen.
Der Mehrebenen-QAM-Demodulator empfängt das QAM-Signal als Demodulator-Eingangssignal, das Störungen durch Fading o.ä. ausgesetzt ist. Das Demodulator-Eingangssignal hat 2n Empfangssignalpunkte. Die Empfangssignalpunkte können von den 2n Ausgangssignalpunkten abweichen. Der Mehrebenen-QAM-Demodulator ist mit einem Entzerrer kombiniert, um die Fading-Störung zu kompensieren. Der Mehrebenen-QAM-Demodulator weist eine PLL-(Phasenregelkreis-)Schaltung und eine Signalrückwandlungsschaltung auf, um die der Signalumwandlung im Mehrebenen- QAM-Modulator entsprechende Rückwandlung durchzuführen. Um ein Zweig-Regelsignal zu erzeugen, ist es erforderlich, daß der Entzerrer ein Fehlersignal bereitstellt, das die Verschiebung der Ausgangssignalpunkte im Demodulator-Eingangssignal verkörpert. Im Mehrebenen-QAM-Demodulator gemäß dem Patent von Uchibori et.al. wird das Fehlersignal nach der Rückwandlung gewonnen. Die Rückwandlung ist jedoch erst korrekt, wenn die Synchronisation der PLL-Schaltung hergestellt ist. Das Fehlersignal ist daher unbestimmt, solange die Synchronisation der PLL-Schaltung instabil ist. Das bedeutet, daß der Entzerrer seine Arbeit unterbricht, bis die Synchronisation der PLL- Schaltung hergestellt ist.

Zusammenfassung der Erfindung

Aufgabe der Erfindung ist es daher, eine Gültigkeitsentscheidungsschaltung bereitzustellen, die in der Lage ist, korrekt über die Gültigkeit eines Fehlersignals zu entscheiden, das von einem Mehrebenen-QAM-Demodulator erzeugt wurde.
Eine erfindungsgemäße Gültigkeitsentscheidungsschaltung ist zur Verwendung in einem Demodulator bestimmt, der als Gegenstück zu einem Modulator dient, der ein Modulator-Eingangs- Signal in ein Mehrebenen-QAM-Signal moduliert, das durch eine Anzahl von Signalpunkten auf einer Phasenebene mit einem Ursprung und einer realen und einer imaginären Achse, die einander im Ursprung kreuzen, bestimmt wird. Der Modulator ordnet die quadratische Anordnung der Signalpunkte in eine annähernd achteckige Anordnung um, in der die Signalpunkte auf einem annähernd achteckigen Bereich mit einem spezifischen Bereich innerhalb eines Achtecks angeordnet werden. Der Demodulator dient zur Demodulation des Mehrebenen-QAM-Signals in ein phasengleiches Basisbandsignal und ein um 90º phasenverschobenes Basisbandsignal und zur Umwandlung des phasengleichen und des 90º-phasenverschobenen Basisbandsignals in ein Demodulator- Ausgangssignal und ein Fehlersignal. Das phasengleiche Basisbandsignal hat einen phasengleichen Signalpegel. Das 90º-phasenverschobene Basisbandsignal hat einen 90º-phasenverschobenen Signalpegel. Sowohl der phasengleiche als auch der 90º- phasenverschobene Signalpegel hängen zu jeder Zeit von einem der Signalpunkte ab.
Gemäß einer Ausführungsform der Erfindung weist die Gültigkeitsentscheidungsschaltung eine Addiereinrichtung zum Addieren des phasengleichen Basisbandsignals und des 90º-phasenverschobenen Basisbandsignals auf, um ein Summensignal mit einem Summenpegel zu erzeugen, der die Summe des phasengleichen und des 90º-phasenverschobenen Signalpegels verkörpert. Der Summenpegel ist orthogonal zu einer Summenachse, die durch den Ursprung verläuft, und bildet einen Winkel von 45 sowohl mit der imaginären als auch mit der realen Achse. Die Gültigkeitsentscheidungsschaltung weist ferner eine Subtrahiereinrichtung zur Subtraktion des phasengleichen und des 90º-pha-Senverschobenen Signalpegels auf, um ein Differenzsignal mit einem Differenzpegel zu erzeugen, der die Differenz zwischen dem phasengleichen und dem 90º-phasenverschobenen Signalpegel verkörpert. Der Differenzpegel ist orthogonal zu einer Differenzachse, die durch den Ursprung verläuft und die Summenachse rechtwinklig schneidet. Weiterhin weist die Gültigkeitsentscheidungsschaltung eine erste Diskriminatoreinrichtung für das phasengleiche Basisbandsignal zur Diskrimination des phasengleichen Signalpegels auf, um ein erstes binäres Diskriminatorsignal zu erzeugen, eine zweite Diskriminatoreinrichtung für das 90º-Phasenverschobene Basisbandsignal zur Diskrimination des 90º-phasenverschobenen Signalpegels, um ein zweites binäres Diskriminatorsignal zu erzeugen, eine mit der Addiereinrichtung gekoppelte dritte Diskriminatoreinrichtung für das Summensignal zur Diskrimination des Summenpegels, um ein drittes binäres Diskriminatorsignal zu erzeugen, eine mit der Subtrahiereinrichtung gekoppelte vierte Diskriminatoreinrichtung für das Differenzsignal zur Diskrimination des Differenzpegels, um ein viertes binäres Diskriminatorsignal zu erzeugen, und eine ODER-Gatter-Einrichtung, die das erste bis vierte Diskriminatorsignal verarbeitet, um vom ersten bis vierten Diskriminatorsignal mindestens eines als Entscheidungssignal zu erzeugen, das anzeigt, daß das Fehlersignal gültig ist.
Gemäß einer weiteren Ausführungsform der Erfindung weist die Gültigkeitsentscheidungsschaltung auf: einen ersten Analog/Digital-Wandler, auch A/D-Wandler genannt, zur Umwandlung des phasengleichen Basisbandsignals in ein erstes gewandeltes Digitalsignal, das den phasengleichen Signalpegel verkörpert, einen zweiten A/D-Wandler zur Umwandlung des 90º-phasenverschobenen Basisbandsignals in ein zweites gewandeltes Digitalsignal, das den 90º-phasenverschobenen Signalpegel verkörpert, und eine mit dem ersten und zweiten A/D-Wandler gekoppelte Entscheidungsschaltung, die auf der Grundlage des ersten und zweiten gewandelten Digitalsignals entscheidet, ob mindestens einer der Signalpunkte außerhalb des spezifischen Bereichs liegt, wodurch die Entscheidungsschaltung ein Entscheidungssignal erzeugt, das anzeigt, daß das Fehlersignal gültig ist.

Kurze Beschreibung der Zeichnungen

Es zeigen:
Fig. 1 ein Blockschaltbild eines herkömmlichen Mehrebenen-QAM-Modulators;
Fig. 2 eine Darstellung zur Beschreibung einer Signalpunktanordnung eines herkömmlichen Mehrebenen-QAM-Modulators;
Fig. 3 die Darstellung einer Signalpunktanordnung zur Beschreibung der Signalumwandlung im Mehrebenen-QAM-Modulator gemäß Fig. 1;
Fig. 4 eine Darstellung zur Beschreibung einer Signalpunktanordnung des Mehrebenen-QAM-Modulators gemäß Fig. 1;
Fig. 5 ein Blockschaltbild eines herkömmlichen Mehrebenen-QAM-Demodulators zur Verwendung als Gegenstück des Mehrebenen-QAM-Modulators gemäß Fig. 1;
Fig. 6 eine Darstellung zur Beschreibung der Phasenverschiebung in einem Demodulator-Eingangssignal des Mehrebenen-QAM-Demodulators gemäß Fig. 5;
Fig. 7 eine Darstellung zur Beschreibung der Gültigkeitsentscheidung einer herkömmlichen Gültigkeitsentscheidungsschaltung;
Fig. 8 ein Blockschaltbild eines adaptiven Entzerrersystems zur Anwendung einer erfindungsgemäßen Gültigkeitsentscheidungsschaltung;
Fig. 9 ein Blockschaltbild einer Gültigkeitsentscheidungsschaltung gemäß einer ersten erfindungsgemäßen Ausführungsform;
Fig. 10 eine Darstellung zur Beschreibung der Gültigkeitsentscheidung durch die Gültigkeitsentscheidungsschaltung gemäß Fig. 9;
Fig. 11 eine Darstellung zur Beschreibung einer Operation der Gültigkeitsentscheidungsschaltung zur Diskrimination eines Signalpegels gemäß Fig. 9;
Fig. 12 eine Darstellung zur Beschreibung einer weiteren Operation der Gültigkeitsentscheidungsschaltung zur Diskrimination eines Signalpegels gemäß Fig. 9;
Fig. 13 ein Blockschaltbild einer Gültigkeitsentscheidungsschaltung gemäß einer zweiten erfindungsgemäßen Ausführungsform;
Fig. 14 eine Darstellung zur Beschreibung der Gültigkeitsentscheidung durch die Gültigkeitsentscheidungsschaltung gemäß Fig. 13;
Fig. 15 eine Darstellung zur Beschreibung der Arbeitsweise des ersten und zweiten A/D-Wandlers in der Gültigkeitsentscheidungsschaltung gemäß Fig. 13;
Fig. 16 eine Darstellung zur Beschreibung der Arbeitsweise einer Entscheidungsschaltung in der Gültigkeitsentscheidungsschaltung gemäß Fig. 13;
Fig. 17(a) bis 17(f) Darstellungen zur Beschreibung der Entscheidungsoperation durch die Entscheidungsschaltung in der Gültigkeitsentscheidungsschaltung gemäß Fig. 13;
Fig. 18 ein Blockschaltbild einer Gültigkeitsentscheidungsschaltung gemäß einer dritten erfindungsgemäßen Ausführungsform;
Fig. 19 eine Darstellung zur Beschreibung der Arbeitsweise des ersten und zweiten A/D-Wandlers in der Gültigkeitsentscheidungsschaltung gemäß Fig. 18; und
Fig. 20 eine Darstellung zur Beschreibung der Gültigkeitsentscheidung durch die Gültigkeitsentscheidungsschaltung gemäß Fig. 18.

Beschreibung der bevorzugten Ausführungsbeispiele:

Anhand von Fig. 1 und 2 wird zuerst ein herkömmlicher Mehrebenen-QAM-Modulator beschrieben, um das Verständnis der Erfindung zu erleichtern. Der herkömmliche Mehrebenen-QAM-Modulator ist von dem im oben erwähnten Patent von Uchibori et.al. offenbarten Typ und wird in einem 256er QAM-Modulator verwendet.
In Fig. 1 weist der Modulator eine Wandlerschaltung 20 auf, die mit einem ersten digitalen Eingangssignal S10 aus einem Kanal CP und einem zweiten digitalen Eingangssignal S20 aus einem anderen Kanal CQ versorgt wird. Das erste und zweite digitale Eingangssignal S10 und S20 sind jeweils vier Bit breite binäre Digitalsignale und imstande, 16 Werte zu verkörpern. Die Wandlerschaltung 20 dient zur Umwandlung des ersten und zweiten digitalen Eingangssignals S10 und S20 in ein erstes und zweites Analogsignal, wie nachstehend beschrieben.
Die Wandlerschaltung 20 weist eine Codewandlereinheit 21 und einen ersten und zweiten Digital/Analog-Wandler 22 und 23 auf. Die Codewandlereinheit 21 wird mit 256 Signalwerten versorgt. Die Codewandlereinheit dient zur Umordnung von 256 Ausgangssignalpunkten (durch weiße Kreise dargestellt) einer quadratischen Signalpunktanordnung gemäß Fig. 2 in eine annähernd kreisförmige oder achteckige Anordnung auf einer Phasenebene durch Ausführung einer Codewandlung, wie später beschrieben. Insbesondere werden das erste und zweite digitale Eingangssignal S10 und S20 durch die Codewandlereinheit 21 in ein erstes und zweites modifiziertes Digitalsignal S10' und S20' gewandelt. Das erste und zweite modifizierte Digitalsignal S10' und S20' haben jeweils fünf Bits und können maximal 32 Pegel verkörpern. Im dargestellten Beispiel werden durch jedes modifizierte Signal nur achtzehn Pegel auf die im Patent von Uchibori et.al. beschriebene Weise bestimmt. Der erste und zweite D/A-Wandler 22 und 23 wandeln das erste bzw. zweite modifizierte Digitalsignal S10' bzw. S20' in das erste bzw. zweite Analogsignal, von denen jedes eine Amplitude aufweist, die durch achtzehn Pegel des ersten und des zweiten modifizierten Digitalsignals S10' und S20' bestimmt wird.
Das erste und zweite Analogsignal werden als erstes und zweites Modulatorsignal S11 bzw. 22 über ein erstes und zweites Tiefpaßfilter 24 bzw. 25 an einen ersten und zweiten Amplitudenmodulator 26 bzw. 27 übergeben. Dem ersten und zweiten Amplitudenmodulator 26 und 27 werden ferner ein erstes Trägersignal C10 und ein zweites Trägersignal C20 mit einer 90º-Phasendifferenz in bezug auf das erste Trägersignal C10 zugeführt. Der erste und zweite Amplitudenmodulator 26 und 27 amplitudenmodulieren das erste bzw. zweite Trägersignal C10 bzw. C20 mit dem ersten bzw. zweiten Modulatorsignal S11 bzw. S21.
Um das erste und zweite Trägersignal C10 bzw. C20 zu erzeugen, weist der Modulator einen Oszillator (nicht dargestellt) zur Erzeugung eines Oszillatorträgersignals C00 auf. Das Oszillatorträgersignal C00 wird über einen π/2-Phasenschieber 28 an den ersten Amplitudenmodulator 26 als erstes Trägersignal C10 übergeben. Das Oszillatorträgersignal C00 wird ferner als Trägersignal C20 an den zweiten Amplitudenmodulator 27 übergeben.
Der erste und zweite Amplitudenmodulator 26 und 27 erzeugen ein erstes und zweites moduliertes Signal S12 und S22 und übergeben das erste und zweite modulierte Signal S12 und S22 an einen Hultiplexer 29. Der Multiplexer 29 dient zum Multiplexen des ersten und zweiten modulierten Signals S12 und S22 in ein Mehrebenen-QAM-Signal 53. Das Signal S3 hat 256 Ausgangssignalpunkte, die in die später beschriebene annähernd kreisförmige Anordnung umgeordnet worden sind. Das Signal S3 wird durch einen Sendeleistungsverstärker (nicht dargestellt) verstärkt und über eine Übertragungsstrecke zum Mehrebenen- QAM-Demodulator übertragen.
In Fig. 2 sind die 256 Ausgangssignalpunkte auf der Phasenebene angeordnet, die durch einen Ursprung O und orthogonale Koordinatenachsen definiert ist, die üblicherweise als die reale und imaginäre Achse P und Q bezeichnet werden, die einander im Ursprung O kreuzen. Die reale und die imaginäre Achse P und Q verkörpern das erste bzw. zweite modulierte Signal S12 bzw. S22 für die entsprechenden in Verbindung mit Fig. 1 beschriebenen Kanäle CP und CQ.
Anhand von Fig. 3 wird die Codewandlung in der Codewandlereinheit 21 beschrieben. Die Beschreibung ist zwar auf den ersten Quadranten der Phasenebene beschränkt, gilt jedoch auch für die übrigen Quadranten.
In Fig. 3 sind die 64 Ausgangssignalpunkte des ersten und zweiten digitalen Eingangssignals S10 und S20 in Form eines 8x8-Quadrates wie in Fig. 2 auf dem ersten Quadranten eingezeichnet. Das heißt, die äußeren Ausgangssignalpunkte, 15 an der Zahl, sind an zwei Seiten des Quadrats angeordnet, bevor das erste und zweite digitale Eingangssignal S10 und S20 der Codewandlung unterzogen werden. Die äußeren Ausgangssignalpunkte weisen einen in einer Ecke des Quadrats gegenüber vom Ursprung O gelegenen Ausgangssignaleckpunkt auf. Die Entfernung zwischen dem Ursprung O und dem Ausgangssignaleckpunkt ist gleich der Länge einer Diagonalen des Quadrats.
Kurz, die Codewandlung dient zur Verschiebung des Ausgangssignaleckpunkts und des bzw. der nächstliegenden Ausgangssignalpunkte (dargestellt durch Dreiecke, die bei a, b, c, d, e und f eingezeichnet wurden) von einer Eckfläche des Quadrats zu zwei Flächen außerhalb des Quadrats, durch schwarze Kreise bei a', b', c', d', e' und f' dargestellt. Die resultierenden Ausgangssignalpunkte sind zu einer annähernd kreisförmigen Anordnung auf der Phasenebene umgeordnet worden. Um es genau zu sagen, die resultierenden Ausgangssignalpunkte sind in eine annähernd achteckige Anordnung mit einem spezifischen Bereich innerhalb eines Achtecks umgeordnet worden, wie Fig. 4 zeigt.
Gemäß Fig. 5 dient ein herkömmlicher Mehrebenen-QAM-Demodulator als Gegenstück des oben beschriebenen Modulators und ist ebenfalls im oben erwähnten Patent von Uchibori et.al. offenbart.
Der Demodulator weist einen ersten und zweiten Phasendetektor 31 und 32 auf, denen das Mehrebenen-QAM-signal als Demodulator-Eingangssignal 54 zugeführt wird. Das Demodulator- Eingangssignal 54 hat 256 Empfangssignalpunkte, die in umkehrbar eindeutiger Beziehung zu den in Fig. 4 gezeigten Ausgangssignalpunkten stehen. Der erste und zweite Phasendetektor führen auf der Grundlage des ersten und zweiten lokalen Trägersignals C11 und C12, die man als reproduzierte Trägersignale bezeichnen kann, die Phasendemodulation des Demodulator-Eingangssignals S4 durch. Das zweite lokale Trägersignal C12 weist eine 90º-Phasendifferenz in bezug auf das erste lokale Trägersignal C11 auf. Im Ergebnis der Phasendemodulation erzeugt der erste Phasendetektor ein phasengleiches Basisbandsignal S15 für den Kanal CP. Auf gleiche Weise erzeugt der zweite Phasendetektor 32 ein 90º-phasenverschobenes Basisbandsignal S25 für den Kanal CQ. Das phasengleiche Basisbandsignal S15 hat einen phasengleichen Signalpegel, der einen von achtzehn Pegeln annehmen kann. Ebenso hat das 90º-phasenverschobene Basisbandsignal S25 einen 90º-phasenverschobenen Signalpegel, der einen von achtzehn Pegeln annehmen kann.
Der Demodulator weist ferner einen spannungsgesteuerten Oszillator 33 auf, der auf der Grundlage eines Phasensteuerungssignals S6 (Ausführliches später) ein lokales Oszillatorsignal erzeugt. Das lokale Oszillatorsignal wird als das erste lokale Trägersignal C11 an den ersten Phasendetektor 31 übergeben. Das lokale Oszillatorsignal wird ferner über einen π/2- Phasenschieber 34 als das zweite lokale Trägersignal C12 an den zweiten Phasendetektor 32 übergeben.
Der Demodulator weist ferner eine Wandlerschaltung 35 auf, der das phasengleiche und das 90º-phasenverschobene Basisbandsignal S15 und S25 zugeführt werden. Die wandlerschaltung 35 weist einen ersten und zweiten A/D-Wandler 36 und 37 und eine Codewandlereinheit 38 auf. Das phasengleiche und das 90º-phasenverschobene Basisbandsignal S15 und S25 werden dem ersten bzw. zweiten A/D-Wandler 36 bzw. 37 zugeführt.
Der erste und zweite A/D-Wandler 36 und 37 wandeln das phasengleiche und das 90º-phasenverschobene Basisbandsignal S15 und S25 in ein erstes bzw. zweites Digitalsignal S16 bzw. S26. Das erste und zweite Digitalsignal haben jeweils sechs Bits, bezeichnet als nulltes Bit (höchstwertiges Bit) bis fünftes Bit (niedrigstwertiges Bit). Wie bekannt, verkörpern die niedrigstwertigen Bits des ersten und zweiten Digitalsignals S16 und S26 die Phasenverschiebung. Die fünf übrigen Bits des ersten Digitalsignals S16 stellen gemeinsam eine Reproduktion des ersten modifizierten Digitalsignals S10' dar (Fig. 1). Ebenso stellen die fünf übrigen Bits des zweiten Digitalsignals S26 gemeinsam eine Reproduktion des zweiten modifizierten Signals S20' dar (Fig. 1).
Die Codewandlereinheit 38 dient zur Durchführung der umgekehrten Codewandlung auf der Grundlage der in der in Verbindung mit Fig. 1 beschriebenen Codewandlereinheit 21 verwendeten Codewandlung. Durch die Coderückwandlung wird die annähernd achteckige Anordnung auf die im Patent von Uchibori et.al. beschriebene Weise in die quadratische Signalpunktanordnung umgewandelt.
Die Codewandlereinheit 38 wandelt das erste und zweite Digitalsignal S16 und S26 in ein erstes und zweites digitales Ausgangssignal S17 und S27. Das erste und zweite digitale Ausgangssignal S17 und S27 haben jeweils fünf Bits, bezeichnet als erstes bis fünftes Bit. Das erste bis vierte Bit des ersten digitalen Ausgangssignals S17 stellen gemeinsam eine Reproduktion des ersten digitalen Eingangssignals 510 dar (Fig. 1). Ebenso stellen das erste bis vierte Bit des zweiten digitalen Ausgangssignals S27 gemeinsam eine Reproduktion des zweiten digitalen Eingangssignals S20 dar (Fig. 1). Die ersten Bits des ersten und zweiten digitalen Ausgangssignals S17 und S27 werden als erstes und zweites Datensignal DP und DQ erzeugt, die einem der vier Quadranten in der Phasenebene entsprechen. Die fünften Bits des ersten und zweiten digitalen Ausgangssignals S17 und S27 werden als erstes bzw. zweites Phasenverschiebungssignal EP bzw. EQ erzeugt, die den Phasenverschiebungen des ersten bzw. zweiten Digitalsignals S16 bzw. S26 entsprechen. Das erste und zweite Phasenverschiebungs-Signal EP und EQ können jeweils als Fehlersignal bezeichnet werden und dienen zur Steuerung eines Entzerrers, wie später beschrieben wird.
Eine Phasenverschiebungsdetektorschaltung 39 wird mit dem ersten und zweiten Datensignal DP und DQ und mit dem ersten und dem zweiten Phasenverschiebungssignal EP und EQ versorgt und erzeugt das Phasensteuerungssignal S6. Das Phasensteuerungssignal S6 wird an den spannungsgesteuerten Oszillator 33 übergeben. Das lokale Oszillatorsignal des spannungsgesteuerten Oszillators 33 wird auf der Grundlage des Phasensteuerungssignals geregelt und phasenverriegelt. Somit weist der dargestellte Demodulator eine Phasenregelkreis-Schaltung auf, die den ersten und zweiten Phasendetektor 31 und 32, die Wandlerschaltung 35, die Phasenverschiebungsdetektorschaltung 39, den spannungsgesteuerten Oszillator 33 und den π/2-Phasenschieber 34 aufweist.
Wie bekannt, weisen die Empfangssignalpunkte des Demodulatoreingangssignals S4 unvermeidlich eine Lageabweichung auf, nämlich die Phasenverschiebung, und weichen von den entsprechenden Positionen der in Fig. 4 gezeigten Ausgangssignalpunkte ab. Das erste und zweite Phasenverschiebungssignal verkörpern jeweils die Lageabweichung in Gestalt von logischen Werten Eins und Null, wie nachstehend beschrieben wird.
Anhand von Fig. 6 wird ein bestimmter Empfangssignalpunkt beschrieben. In Fig. 6 sind der erste bis dritte Punkt bei P1, P2 und P3 als Bezugspositionen dieses bestimmten Empfangssignalpunktes und zweier dem Empfangssignalpunkt benachbarter Punkte eingezeichnet. Es ist erstrebenswert, daß der bestimmte Empfangssignalpunkt auf dem ersten Punkt P1 liegt. Z.B. hat das Phasenverschiebungssignal den logischen Wert Eins, wenn der bestimmte Empfangssignalpunkt vom ersten Punkt P1 zu einem anderen, bei P11 eingezeichneten Punkt verschoben wird. Andererseits hat das Phasenverschiebungssignal den logischen Wert Null, wenn der bestimmte Empfangssignalpunkt vom ersten Punkt P1 zu einem anderen, bei P12 eingezeichneten Punkt verschoben wird. Wenn jedoch dieser bestimmte Empfangssignalpunkt vom ersten Punkt P1 bis zu einem anderen, bei P13 eingezeichneten Punkt über dem Mitte1punkt zwischen dem ersten und zweiten Punkt P1 und P2 verschoben wird, hat das Phasenverschiebungssignal den logischen Wert Null und ist ungültig. Ein derartiger Nachteil tritt mitunter auf, bevor die Synchronisation des Phasenregelkreises hergestellt wurde. Es ist deshalb notwendig, zu entscheiden, ob das Phasenverschiebungssignal gültig ist oder nicht.
Eine MLE-(Maximalpegelfehler-)Methode ist allgemein bekannt als Methode zur Entscheidung der Gültigkeit des Phasenverschiebungssignals. Um eine Gültigkeitsentscheidung gemäß der MLE-Methode durchzuführen, muß der Demodulator eine Gültigkeitsentscheidungsschaltung aufweisen. Die Gültigkeitsentscheidungsschaltung entscheidet, ob mindestens einer der Empfangssignalpunkte außerhalb eines quadratischen Bereichs auf der Phasenebene liegt. Der quadratische Bereich ist durch ein Quadrat definiert, das durch die äußeren Signalpunkte in der quadratischen Signalpunktanordnung gemäß Fig. 2 gebildet wird. Dies hat den nachstehend beschriebenen Grund.
Gemäß Fig. 7 ist ein erster Punkt P21 eine Bezugsposition eines äußeren Empfangssignalpunktes, während ein zweiter Punkt P22 eine weitere Bezugsposition eines inneren, dem äußeren Empfangssignalpunkt benachbarten Empfangssignalpunktes ist. Hierbei ist es selten der Fall, daß der innere Empfangssignalpunkt vom zweiten Punkt P22 zu einem anderen Punkt P23 über dem ersten Punkt P21 abweicht. Es ist daher sicher, daß der auf dem äußeren Punkt P23 liegende Empfangssignalpunkt der äußerste Empfangssignalpunkt ist. Das heißt, das das Phasenverschiebungssignal mit Sicherheit gültig ist, wenn mindestens einer der Empfangssignalpunkte nach außen von dem quadratischen Bereich abweicht. Somit wird der quadratische Bereich als ein ungültiger Bereich betrachtet, während das Äußere des quadratischen Bereichs als gültiger Bereich betrachtet wird, wie durch die Schraffierung in Fig. 7 dargestellt.
Im herkömmlichen Demodulator sollte die Gültigkeitsentscheidung ausgeführt werden, nachdem die annähernd achteckige Anordnung in eine quadratische Signalpunktanordnung umgewandelt wurde.
Anhand von Fig. 8 wird die Beschreibung zum besseren Verständnis der Erfindung auf ein adaptives Entzerrersystem gerichtet. Außer einer erfindungsgemäßen Gültigkeitsentscheidungsschaltung 40, einem UND-Gatter 41 und einem ersten bis vierten Flipflop 42a, 42b, 42c und 42d ist das adaptive Entzerrersystem im US-Patent 4 453 256 offenbart, das an Toshihiko Ryu ausgestellt und an den gegenwärtigen Inhaber übertragen wurde. An das adaptive Entzerrersystem wird ein Empfangssignal IN eines Zwischenfrequenz-Bandes angelegt. Das Empfangssignal IN wird einer sechzehnstufigen Quadratur- Amplitudenmodulation mit einer festgelegten Modulationsrate unterzogen. Das Empfangssignal IN wird durch ein Übertragungsdatensignal moduliert oder führt ein Übertragungsdatensignal mit, das durch ein Referenz-Taktsignal digitalisiert wird. Das Referenz-Taktsignal hat eine Referenz-Taktfrequenz gleich der festgelegten Modulationsrate.
Das adaptive Entzerrersystem weist ein Transversalfilter 43 zur Filterung des Empfangssignals IN in ein entzerrtes Signal OUT als Antwort auf mehrere Signalzweige mit regelbarer Verstärkung C(j) auf, wobei j die Nummern der Zweige darstellt, z.B. (-1), 0 und (+1). Das entzerrte Signal OUT wird ebenfalls wie das Empfangssignal IN einer Mehrebenen- Quadraturamplitudenmodulation unterzogen, ist aber außerdem durch das Transversalfilter 43 entzerrt worden. Das dargestellte Transversalfilter 43 hat drei Zweige. Der mittlere der drei Zweige wird als mittlerer oder erster Zweig 44 bezeichnet. Die übrigen Zweige sind auf der linken bzw. rechten Seite des mittleren Zweigs 44 eingezeichnet und werden als zweiter bzw. dritter Zweig 45 bzw. 46 bezeichnet. Der zweite und dritte Zweig 45 und 46 können als erster bzw. zweiter zusätzlicher Zweig bezeichnet werden.
Eine erste und zweite Verzögerungseinheit 47 und 48 sind zwischen dem zweiten und dem ersten Zweig 45 und 44 bzw. dem ersten und dritten Zweig 44 und 46 angeordnet. Die erste und zweite Verzögerungseinheit 47 und 48 liefern jeweils eine Verzögerung, die etwa einem Reziprokwert der vorgegebenen Modulationsrate entspricht. Das Empfangssignal IN wird dem zweiten Zweig 45 als erstes der zusätzlichen Zweigsignale übergeben und nacheinander durch die erste und zweite Verzögerungseinheit 47 und 48 verzögert, um ein mittleres Zweigsignal und ein zweites zusätzliches Zweigsignal zu erzeugen, die an den ersten bzw. dritten Zweig 44 bzw. 46 übergeben werden.
Es seien der zweite, erste und dritte Zweig 45, 44 und 46 unter Berücksichtigung der aufeinanderfolgenden Verzögerungen durch aufeinanderfolgende Zahlen (-1), 0 und (+l) definiert. In diesem Zusammenhang kann das erste, als (-1)-Zweig 45 erscheinende, zusätzliche Zweigsignal mit S(-1) gekennzeichnet werden. Ebenso können das mittlere und das zweite zusätzliche Zweigsignal mit S(0) bzw. S(+1) gekennzeichnet werden.
Da das Empfangssignal IN, wie oben erwähnt, der Mehrebenen-Quadraturamplitudenmodulation unterzogen wird, weist das Empfangssignal IN eine phasengleiche und eine 90º-phasenverschobene Komponente auf. Die phasengleiche und die 90º-phasenverschobene Komponente werden einzeln auf der Grundlage des mittleren Zweigsignals S(0) verarbeitet. Insbesondere wird das erste zusätzliche Zweigsignal S(-1) an einen ersten phasengleichen Multiplizierer 49 und einen ersten 90º-phasenverschobenen Multiplizierer 50 übergeben. Das zweite zusätzliche Zweigsignal S(+1) wird in der im Patent von Ryu beschriebenen Weise an einen zweiten phasengleichen Multiplizierer 51 und einen zweiten 90º-phasenverschobenen Multiplizierer 52 übergeben. Das mittlere Zweigsignal S(0) wird lediglich an einen phasengleichen Multiplizierer 53 übergeben, weil im mittleren Zweigsignal S(0) keine 90º-phasenverschobene Komponente vorliegt. Die Multiplizierer 49 bis 53 können jeweils als eine Wichtungsschaltung betrachtet werden.
Die Zweige mit regelbarer Verstärkung C(0), C(-1) und C(+1) werden in der im Patent von Ryu beschriebenen Weise durch einen Regelverstärker 54 bereitgestellt. Die Zweige mit regelbarer Verstärkung C(0), C(-1) und C(+1) können als mittleres komplexes Regelsignal bzw. als erstes und zweites komplexes Regelsignal betrachtet werden. Das mittlere komplexe Regelsignal besteht lediglich aus einem Realteil und wird daher in Fig. 8 durch r(0) dargestellt. Andererseits bestehen das erste und das zweite komplexe Regelsignal C(-1) und C(+1) jeweils aus einem Realteil und einem Imaginärteil, dargestellt durch r bzw. d. In Fig. 8 wird das erste komplexe Regelsignal C(-1) durch eine Kombination von r(-1) und d(-1) und das zweite komplexe Regelsignal C(+1) durch eine Kombination von r(1) und d(1) gekennzeichnet.
Wie in Fig. 8 dargestellt, werden der Realteil r(-1) und der Imaginärteil d(-1) des ersten komplexen Regelsignals C(-1) vom Regelverstärker 54 an den ersten phasengleichen bzw. den ersten 90º-phasenverschobenen Multiplizierer 49 bzw. 50 übergeben. Ebenso werden der Realteil r(1) und der Imaginärteil d(1) des zweiten komplexen Regelsignals C(+1) an den zweiten phasengleichen bzw. den zweiten 90º-phasenverschobenen Multiplizierer 51 bzw. 52 übergeben. Das mittlere komplexe Regelsignal C(0) oder r(0) wird in üblicher Weise an den mittleren phasengleichen Multiplizierer 53 übergeben.
Der erste phasengleiche und der erste 90º-phasenverschobene Multiplizierer 49 und 50 versorgen einen ersten bzw. zweiten Addierer 55 bzw. 56 mit einer ersten geregelten phasengleichen Komponente S'(-1) bzw. einer ersten 90º-phasenverschobenen Komponente S''(-1). Der zweite phasengleiche und der zweite 90º-phasenverschobene Multiplizierer 51 und 52 versorgen den ersten bzw. zweiten Addierer 55 bzw. 56 mit einer zweiten geregelten phasengleichen Komponente bzw. einer zweiten 90º-phasenverschobenen Komponente, die durch S'(+1) bzw. S''(+1) dargestellt werden. Die erste und zweite phasengleiche Komponente können jeweils als ein erstes geregeltes Signal bezeichnet werden, während die erste und zweite 90º-phasenverschobene Komponente als zweites geregeltes Signal bezeichnet werden. Eine mittlere geregelte phasengleiche Komponente S'(0) wird vom mittleren phasengleichen Multiplizierer 53 an den ersten Addierer 55 übergeben.
Der erste und der zweite Addierer 55 und 56 führen eine Addition aus, um ein phasengleiches Signal RS bzw. ein 90º- phasenverschobenes Signal IS zu erzeugen, die jeweils die Ergebnisse der Addition darstellen. Das phasengleiche und das 90º-phasenverschobene Signal RS und IS werden durch eine Koppelschaltung 57 miteinander zu einem gekoppelten Signal kombiniert, wobei die 90º-Phasenbeziehung zwischen dem phasengleichen Signal RS und dem 90º-phasenverschobenen Signal IS erhalten bleibt. Das gekoppelte Signal wird als das entzerrte Signal OUT an einen Demodulator 58 übergeben.
Der Demodulator 58 weist einen Kohärenzdetektor 59 auf, der das entzerrte Signal OUT und eine rückgewonnene Trägerwelle verarbeitet, die von einer Trägerrückgewinnungsschaltung 60 zugeführt wird. Der Kohärenzdetektor führt eine Kohärenzdetektion auf der Grundlage der rückgewonnenen Trägerwelle aus, um ein demoduliertes Basisbandsignal zu erzeugen. Das demodulierte Basisbandsignal besteht aus einem phasengleichen und einem 90º-phasenverschobenen Basisbandsignal, dargestellt durch BP bzw. BQ. Das phasengleiche und das 90º-phasenverschobene Basisbandsignal BP und BQ haben einen phasengleichen bzw. einen 90º-phasenverschobenen Pegel. Auf der Grundlage des phasengleichen und des 90º-phasenverschobenen Basisbandsignals BP und BQ stellt ein Taktgenerator 61 ein reproduziertes Taktsignal CLK für den Regelverstärker 54 wie auch für einen Diskriminator 62 bereit. Das reproduzierte Taktsignal CLK ist eine Reproduktion des Referenz-Taktsignals. Der Diskriminator 62 erzeugt ein reproduziertes Datensignal DATA als Demodulator- Ausgangssignal. Das reproduzierte Datensignal DATA ist eine Reproduktion des Sendedatensignals. Der Diskriminator 62 erzeugt ferner eine phasengleiche Komponente DP und eine 90º- phasenverschobene Komponente DQ, die jeweils Bestandteil des reproduzierten Datensignals DATA sind. Der Diskriminator 62 erzeugt ferner ein digitales Fehlersignal. Das digitale Fehlersignal ist auf das reproduzierte Datensignal DATA bezogen. Das digitale Fehlersignal besteht aus dem phasengleichen und dem 90º-phasenverschobenen Fehlersignal EP und EQ, die mit der phasengleichen bzw. der 90º-phasenverschobenen Komponente DP bzw. DQ in Verbindung stehen. Das phasengleiche und das 90º- phasenverschobene Fehlersignal können als ein phasengleiches bzw. ein 90º-phasenverschobenes Phasenverschiebungs-Signal betrachtet werden, wie oben beschrieben. Ein derartiger Diskriminator 62 kann eine im Patent von Ryu beschriebene Entscheidungsschaltung sein und wird daher nicht weiter beschrieben.
Die Trägerrückgewinnungsschaltung 60 erzeugt zusätzlich die rückgewonnene Trägerwelle auf der Grundlage der phasengleichen und der 90º-phasenverschobenen Datenkomponente DP und DQ und des phasengleichen und des 90º-phasenverschobenen Fehlersignals EP und EQ. Die Trägerrückgewinnungsschaltung 60 ist mit einer asynchronen Detektorschaltung 63 gekoppelt. Die asynchrone Detektorschaltung 63 überwacht die Trägerrückgewinnungsschaltung 60, um einen asynchronen Zustand des Entzerrers festzustellen und ein den asynchronen Zustand darstellendes Asynchronzustandssignal ASY zu erzeugen, wenn die asynchrone Detektorschaltung 63 den asynchronen Zustand feststellt.
Auf der Grundlage des phasengleichen und des 90º-phasenverschobenen Basisbandsignals BP und BQ und des reproduzierten Taktsignals CLK erzeugt die Gültigkeitsentscheidungsschaltung 40 in einer später zu beschreibenden Weise ein Entscheidungssignal DS. Das Entscheidungssignal DS zeigt die Gültigkeit des phasengleichen und des 90º-phasenverschobenen Fehlersignals EP und EQ in Form der logischen Werte Eins und Null an. Es sind nämlich sowohl das phasengleiche als auch das 90º- phasenverschobene Fehlersignal EP und EQ gültig, wenn das Entscheidungssignal DS den logischen Wert Eins hat. Andererseits sind sowohl das phasengleiche als auch das 90º-phasenverschobene Fehlersignal EP und EQ ungültig, wenn das Entscheidungssignal DS den logischen Wert Null hat. Das reproduzierte Taktsignal CLK darf das UND-Gatter 4l als spezifisches Taktsignal CLK' passieren. Das erste Flipflop 42a dient zur Verzögerung des phasengleichen Fehlersignals EP, um ein verzögertes phasengleiches Fehlersignal EP' zu erzeugen. Ebenso dient das zweite Flipflop 42b zur Verzögerung des 90º-phasenverschobenen Fehlersignals EQ, um ein verzögertes 90º-phasenverschobenes Fehlersignal EQ' zu erzeugen. Der dritte und der vierte Flipflop 42c und 42d dienen zur Verzögerung der phasengleichen und der 90º-phasenverschobenen Datenkomponente DP und DQ, um verzögerte phasengleiche bzw. 90º-phasenverschobene Datenkomponenten DP' bzw. DQ' zu erzeugen.
Auf der Grundlage des reproduzierten Taktsignals CLK, des phasengleichen und des 90º-phasenverschobenen Fehlersignals EP und EQ und der verzögerten phasengleichen und 90º- phasenverschobenen Datenkomponenten DP' und DQ' steuert der Regelverstärker 54 die Zweige mit regelbarer Verstärkung C(j) in der im Patent von Ryu beschriebenen Weise. Daher unterbrechen das erste und das zweite Flipflop 42a und 42b diese Operationen, solange das Entscheidungssignal den logischen Wert Null hat. Das heißt, sowohl das phasengleiche als auch das 90º-phasenverschobene Fehlersignal EP und EQ werden durch das erste bzw. zweite Flipflop gesperrt, wenn das phasengleiche und das 90º-phasenverschobene Fehlersignal EP und EQ ungültig sind.
Anhand von Fig. 9 und 10 wendet sich die Beschreibung der Gültigkeitsentscheidungsschaltung 40 zu. Die Gültigkeitsentscheidungsschaltung 40 wird, wie in Verbindung mit Fig. 8 beschrieben, mit dem reproduzierten Taktsignal CLK und mit dem phasengleichen und dem 90º-phasenverschobenen Basisbandsignal BP und BQ versorgt. In Fig. 10 sind Empfangssignalpunkte auf der Phasenebene in Form einer annähernd achteckigen Anordnung der bereits in Verbindung mit Fig. 4 beschriebenen Art angeordnet. Das phasengleiche Basisbandsignal BP hat einen phasengleichen Signalpegel, der einen von achtzehn Pegeln, dargestellt durch die Empfangssignalpunkte in Fig. 10, die vertikal übereinander senkrecht zur realen Achse P der Phasenebene angeordnet sind, verkörpern kann. Ebenso hat das 90º-phasenverschobene Basisbandsignal BQ einen 90º- phasenverschobenen Signalpegel, der einen von achtzehn Pegeln, dargestellt durch die Empfangssignalpunkte in Fig. 10, die horizontal nebeneinander senkrecht zur imaginären Achse Q der Phasenebene angeordnet sind, verkörpern kann.
Die Gültigkeitsentscheidungsschaltung 40 weist einen Addierer 71, einen Subtrahierer 72, eine erste bis vierte Diskriminatorschaltung 73, 74, 75 und 76 und ein ODER-Gatter 77 auf. Der Addierer 71, dem das phasengleiche und das 90º-phasenverschobene Basisbandsignal BP und BQ zugeführt werden, berechnet die Summe des phasengleichen und des 90º-phasenverschobenen Basisbandsignals BP und BQ synchron zum reproduzierten Taktsignal CLK und erzeugt ein Summensignal 78. Das Summensignal 78 weist einen Summenpegel auf, der einen von fünfundzwanzig Pegeln senkrecht zu einer Achse (P + Q) verkörpern kann, die durch den Ursprung verläuft und einen Winkel von 45º sowohl mit der realen als auch mit der imaginären Achse bildet, wie Fig. 10 zeigt. Die Achse (P + Q) kann als Summenachse bezeichnet werden. Das Summensignal 78 wird an die dritte Diskriminatorschaltung 75 übergeben. Der Subtrahierer 72, dem das phasengleiche und das 90º-phasenverschobene Basisbandsignal BP und BQ zugeführt werden, berechnet die Differenz des phasengleichen und des 90º-phasenverschobenen Basisbandsignals BP und BQ synchron zum reproduzierten Taktsignal CLK und erzeugt ein Differenzsignal 79. Das Differenzsignal 79 weist einen Differenzpegel auf, der einen von fünfundzwanzig Pegeln senkrecht zu einer weiteren Achse (P - Q) verkörpern kann, die durch den Ursprung verläuft und die Achse (P + Q) rechtwinklig schneidet, wie Fig. 10 zeigt. Die Achse (P - Q) kann als Differenzachse bezeichnet werden. Das Differenzsignal 79 wird an die vierte Diskriminatorschaltung 76 übergeben.
An die erste Diskriminatorschaltung 73 werden das phasengleiche Basisbandsignal BP und das reproduzierte Taktsignal CLK angelegt. Synchron zum reproduzierten Taktsignal CLK prüft die erste Diskriminatorschaltung 73, ob der phasengleiche Signalpegel höher als ein erster vorgegebener positiver Pegel oder kleiner als ein erster vorgegebener negativer Pegel ist.
Gemäß Fig. 11 weist ein erstes Augendiagramm achtzehn durch kleine Kreise markierte Schnittpunkte auf. Die achtzehn Schnittpunkte werden in einen ersten bis neunten Schnittpunkt einer oberen Hälfte und einen ersten bis neunten Schnittpunkt einer unteren Hälfte unterteilt. Der neunte Schnittpunkt der oberen Hälfte ist der obere Endpunkt, während der neunte Schnittpunkt der unteren Hälfte der untere Endpunkt ist. Der erste bis neunte Schnittpunkt der oberen Hälfte entsprechen jeweils einem ersten bis neunten positiven Schwellenwert. Der erste bis neunte Schnittpunkt der unteren Hälfte entsprechen jeweils einem ersten bis neunten negativen Schwellenwert.
Der neunte positive und der neunte negative Schwellenwert sind im absoluten Betrag einander gleich. Der neunte positive Schwellenwert wird erster vorgegebener positiver Pegel genannt, während der neunte negative Schwellenwert erster vorgegebener negativer Pegel genannt wird. Das phasengleiche Basisbandsignal BP weist den ersten vorgegebenen positiven Pegel auf, wenn der phasengleiche Signalpegel am weitesten außerhalb in der positiven Richtung der realen Achse P liegt. Das phasengleiche Basisbandsignal BP weist den ersten vorgegebenen negativen Pegel auf, wenn der phasengleiche Signalpegel am weitesten außerhalb in der negativen Richtung der realen Achse P liegt.
Betrachtet man Fig. 9 nochmals, so erzeugt die erste Diskriminatorschaltung 73 ein erstes binäres Diskriminatorsignal 80 mit dem logischen Wert Eins, wenn der phasengleiche Signalpegel entweder höher als der erste vorgegebene positive Pegel oder niedriger als der erste vorgegebene negative Pegel ist. Andernfalls hat das erste binäre Diskriminatorsignal 80 den logischen Wert Null.
An die zweite Diskriminatorschaltung 74 werden das 90º- phasenverschobene Basisbandsignal BQ und das reproduzierte Taktsignal CLK angelegt. Synchron zum reproduzierten Taktsignal CLK prüft die zweite Diskriminatorscha1tung 74 den 90º- phasenverschobenen Signalpegel mit Bezug auf das oben beschriebene erste Augendiagramm. Die zweite Diskriminatorschaltung 74 hat daher einen zweiten positiven und einen zweiten negativen vorgegebenen Pegel zur Diskrimination des 90º-phasenverschobenen Signalpegels. Das 90º-phasenverschobene Basisbandsignal BQ weist den zweiten vorgegebenen positiven Pegel auf, wenn der 90º-phasenverschobene Signalpegel am weitesten außerhalb in der positiven Richtung der imaginären Achse Q liegt. Das 90º-phasenverschobene Basisbandsignal BQ weist den zweiten vorgegebenen negativen Pegel auf, wenn der 90º-phasenverschobene Signalpegel am weitesten außerhalb in der negativen Richtung der imaginären Achse Q liegt.
Die zweite Diskriminatorschaltung 74 erzeugt ein zweites binäres Diskriminatorsignal 81 mit dem logischen Wert Eins, wenn der 90º-phasenverschobene Signalpegel entweder höher als der zweite vorgegebene positive Pegel oder niedriger als der zweite vorgegebene negative Pegel ist. Andernfalls hat das zweite binäre Diskriminatorsignal 81 den logischen Wert Null. Hier ist anzumerken, daß der erste und zweite vorgegebene positive Pegel einander gleich sind, während der erste und zweite vorgegebene negative Pegel einander gleich sind. Somit wird durch eine Diskrimination festgestellt, ob mindestens einer der Empfangssignalpunkte außerhalb eines ersten Bereichs liegt, der durch ein in Fig. 10 durch gestrichelte Linien markiertes aufrechtes Quadrat definiert wird.
An die dritte Diskriminatorschaltung 75 werden das Summensignal 78 und das reproduzierte Taktsignal CLK angelegt. Synchron zum reproduzierten Taktsignal CLK prüft die dritte Diskriminatorschaltung 75, ob der Summenpegel höher als ein dritter vorgegebener positiver Pegel oder niedriger als ein dritter vorgegebener negativer Pegel ist.
Gemäß Fig. 12 weist ein zweites Augendiagramm fünfundzwanzig durch kleine Kreise markierte Schnittpunkte auf. Die fünfundzwanzig Schnittpunkte werden in den ersten bis dreizehnten Schnittpunkt einer oberen Hälfte und den ersten bis dreizehnten Schnittpunkt einer unteren Hälfte unterteilt. Der erste Schnittpunkt der oberen Hälfte fällt mit dem ersten Schnittpunkt der unteren Hälfte zusammen und entspricht dem Ursprung der in Fig. 10 gezeichneten Phasenebene. Der dreizehnte Schnittpunkt der oberen Hälfte ist der obere Endpunkt, während der dreizehnte Schnittpunkt der unteren Hälfte der untere Endpunkt ist. Der erste bis dreizehnte Schnittpunkt der oberen Hälfte entsprechen jeweils einem ersten bis dreizehnten positiven Schwellenwert. Der erste bis dreizehnte Schnittpunkt der unteren Hälfte entsprechen jeweils einem ersten bis dreizehnten negativen Schwellenwert.
Der dreizehnte positive und der dreizehnte negative Schwellenwert sind im absoluten Betrag einander gleich. Der dreizehnte positive Schwellenwert wird dritter vorgegebener positiver Pegel genannt, während der dreizehnte negative Schwellenwert dritter vorgegebener negativer Pegel genannt wird. Das Summensignal 78 weist den dritten vorgegebenen positiven Pegel auf, wenn der Summenpegel am weitesten außerhalb in der positiven Richtung der Achse (P + Q) liegt. Das Summensignal 78 weist den dritten vorgegebenen negativen Pegel auf, wenn der Summenpegel am weitesten außerhalb in der negativen Richtung der Achse (P + Q) liegt.
Betrachtet man Fig. 9 nochmals, so erzeugt die dritte Diskriminatorschaltung 75 ein drittes binäres Diskriminatorsignal 82 mit dem logischen Wert Eins, wenn der Summenpegel entweder höher als der dritte vorgegebene positive Pegel oder niedriger als der dritte vorgegebene negative Pegel ist. Andernfalls hat das dritte binäre Diskriminatorsignal 82 den logischen Wert Null.
An die vierte Diskriminatorschaltung 76 werden das Differenzsignal 79 und das reproduzierte Taktsignal CLK angelegt. Synchron zum reproduzierten Taktsignal CLK prüft die vierte Diskriminatorschaltung 76 den Differenzpegel mit Bezug auf das oben beschriebene zweite Augendiagramm. Die vierte Diskriminatorschaltung 76 hat daher einen vierten positiven und einen vierten negativen vorgegebenen Pegel zur Diskrimination des Differenzpegels. Das Differenzsignal 79 weist den vierten vorgegebenen positiven Pegel auf, wenn der 90º-phasenverschobene Signalpegel am weitesten außerhalb in der positiven Richtung der Achse (P - Q) liegt. Das Differenzsignal 79 weist den vierten vorgegebenen negativen Pegel auf, wenn der Differenzpegel am weitesten außerhalb in der negativen Richtung der Achse (P - Q) liegt.
Die vierte Diskriminatorschaltung 76 erzeugt ein viertes binäres Diskriminatorsignal 83 mit dem logischen Wert Eins, wenn der 90º-phasenverschobene Signalpegel entweder höher als der vierte vorgegebene positive Pegel oder niedriger als der vierte vorgegebene negative Pegel ist. Andernfalls hat das vierte binäre Diskriminatorsignal 83 den logischen Wert Null. Hier ist anzumerken, daß der dritte und vierte positive vorgegebene Pegel einander gleich sind, während der dritte und vierte negative vorgegebene Pegel einander gleich sind. Somit wird eine Diskrimination ausgeführt, ob mindestens einer der Empfangssignalpunkte außerhalb eines zweiten quadratischen Bereichs liegt, der durch ein in Fig. 10 durch Strich-Punkt-Linien markiertes schrägstehendes Quadrat definiert wird.
In Verbindung mit der oben beschriebenen Diskrimination ist hier anzumerken, daß durch die Diskrimination festgestellt wird, ob mindestens einer der Empfangssignalpunkte außerhalb eines spezifischen Bereichs liegt, der durch ein dem ersten und zweiten quadratischen Bereich gemäß Fig. 10 gemeinsames Achteck definiert wird.
In Fig. 9 werden das erste bis vierte Diskriminatorsignal 80 bis 83 an das ODER-Gatter 77 übergeben. Das ODER-Gatter 77 erzeugt ein Entscheidungssignal DS mit dem logischen Wert Eins, wenn vom ersten bis vierten Diskriminatorsignal 80 bis 83 mindestens eines den logischen Wert Eins hat. Andernfalls hat das Entscheidungssignal DS den logischen Wert Null. Wie oben beschrieben, kann die Gültigkeitsentscheidungsschaltung 40 das Entscheidungssignal DS ohne Umwandlung der achteckigen Anordnung in die quadratische Signalpunktanordnung erzeugen.
Anhand von Fig. 13 und 14 wendet sich die Beschreibung einer Gültigkeitsentscheidungsschaltung gemäß einer zweiten erfindungsgemäßen Ausführungsform zu. In der Gültigkeitsentscheidungsschaltung wird die Gültigkeitsentscheidung durch digitale Verarbeitung ausgeführt.
Die Gültigkeitsentscheidungsschaltung wird mit dem reproduzierten Taktsignal CLK und dem phasengleichen und dem 90º-phasenverschobenen Basisbandsignal BP und BQ versorgt und weist einen ersten und zweiten Analog/Digital-Wandler 91 und 92 und eine Entscheidungsschaltung 93 auf.
Synchron zum reproduzierten Taktsignal CLK wandelt der erste A/D-Wandler 91 das phasengleiche Basisbandsignal BP in ein erstes gewandeltes Digitalsignal CD1, das aus einem ersten bis siebenten Bit DP1, DP2, DP3, DP4, DP5, EP1 und EP2 besteht. Synchron zum reproduzierten Taktsignal CLK wandelt der zweite A/D-Wandler 92 das 90º-phasenverschobene Basisbandsignal BQ in ein zweites gewandeltes Digitalsignal CD2, das aus einem ersten bis siebenten Bit DQ1, DQ2, DQ3, DQ4, DQ5, EQ1 und EQ2 besteht. Das erste Bit DP1 oder DQ1 ist das höchstwertige Bit. Das siebente Bit EP2 oder EQ2 ist das niedrigstwertige Bit.
Wie Fig. 10 zeigt Fig. 14 schematisch die Empfangssignalpunkte auf der Phasenebene. Die Empfangssignalpunkte sind auf einem annähernd achteckigen spezifischen Bereich angeordnet. Das phasengleiche Basisbandsignal BP hat einen phasengleichen Signalpegel, der einen von achtzehn Pegeln verkörpern kann, die in Fig. 14 durch die Empfangssignalpunkte dargestellt werden, die vertikal übereinander senkrecht zur realen Achse P der Phasenebene angeordnet sind. Das 90º-phasenverschobene Basisbandsignal BQ hat einen 90º-phasenverschobenen Signalpegel, der einen von achtzehn Pegeln verkörpern kann, die durch die Empfangssignalpunkte dargestellt werden, die horizontal nebeneinander senkrecht zur imaginären Achse Q der Phasenebene angeordnet sind.
Gemäß Fig. 15 sind die achtzehn Signalpegel des phasengleichen und des 90º-phasenverschobenen Basisbandsignals BP und BQ bei +9 bis -9 eingetragen, Null ausgenommen. Bei der Erzeugung des ersten und zweiten gewandelten Digitalsignals CD1 und CD2 (Fig. 13) verwenden die A/D-Wandler 91 und 92 eine gemeinsame Konvertierungsregel. Das erste bis fünfte Bit DP1 bis DP5 oder DQ1 bis DQ5 verkörpern gemeinsam die achtzehn Pegel. Das sechste Bit EP1 oder EQ1 verkörpert die Phasenverschiebung, die jeder der Empfangssignalpunkte, die den Signalpegeln zwischen einschließlich +8 und einschließlich -8 entsprechen, in bezug auf die zugehörigen Ausgangssignalpunkte von Fig. 4 hat. Das siebente Bit EP2 oder EQ2 verkörpert die Phasenverschiebung, die jeder der Empfangssignalpunkte mit den Signalpegeln -9 und +9 in bezug auf die zugehörigen Ausgangssignalpunkte hat.
Die Entscheidungsschaltung 93 in Fig. 13 kann mit einer Kombination von elektronischen Schaltungen realisiert werden. Es ist jedoch erstrebenswert, eine Speichereinrichtung, z.B. einen ROM (Festwertspeicher) als Entscheidungsschaltung 93 zu verwenden. In diesem Fall empfängt der ROM das erste und zweite gewandelte Digitalsignal CD1 und CD2 als seine Adreßinformationen. Die Adreßinformationen verkörpern also gemeinsam die entsprechenden Positionen der Empfangssignalpunkte. Synchron zum reproduzierten Taktsignal CLK erzeugt die Entscheidungsschaltung 93 das Entscheidungssignal DS mit dem logischen Wert Eins, wenn die Adreßinformation eines der nachstehend beschriebenen ersten bis sechzehnten Bitmuster aufweist. Andernfalls wird das Entscheidungssignal DS mit dem logischen Wert Null erzeugt.
Gemäß Fig. 16 sind das erste bis sechzehnte Bitmuster bei den Bitmusternummern 1 bis 16 eingetragen. Ein solches Bitmuster besteht aus dem logischen Wert Null und/oder Eins der in Fig. 15 dargestellten ersten bis siebenten Bits DP1 bis DP5, EP1 und EP2 oder DQ1 bis DQ5, EQ1 und EQ2. Ein Kreuz in Fig. 16 zeigt an, wo sowohl Eins als auch Null möglich sind. Z.B. weist die Adreßinformation das erste Bitmuster auf, wenn das siebente Bit EQ2 des zweiten gewandelten Digitalsignals den logischen Wert Eins hat.
Anhand von Fig. 17(a) bis 17(f) zusammen mit Fig. 13, 15 und 16 wendet sich die Beschreibung der von der Entscheidungsschaltung 93 ausgeführten Entscheidungsoperation zu. In den Fig. 17(a) bis 17(f) sind die Empfangssignalpunkte nur im ersten Quadranten der Phasenebene eingezeichnet. Das liegt daran, daß die Entscheidungsoperation im ersten bis vierten Quadranten in gleicher Weise erfolgt.
In der oben beschriebenen Weise verkörpern das phasengleiche und das 90º-phasenverschobene Basisbandsignal BP und BQ gemeinsam gleichzeitig einen der Empfangssignalpunkte. Auf der Grundlage der durch das erste und zweite gewandelte Digitalsignal CD1 und CD2 gegebenen Adreßinformation entscheidet die Entscheidungsschaltung 93, ob der oben erwähnte der Empfangssignalpunkte in dem annähernd achteckigen spezifischen Bereich liegt.
Zu diesem Zweck wird in Fig. 17(a) ein erster Bereich durch eine schraffierte Fläche markiert, in der das phasengleiche Basisbandsignal BP einen Pegel von +9 oder höher hat.
In Fig. 17(b) ist ein zweiter Bereich schraffiert, in dem das 90º-phasenverschobene Basisbandsignal BQ einen Pegel von +9 oder höher hat. Ein dritter Bereich ist in Fig. 17(c) schraffiert, in dem das phasengleiche und das 90º-phasenverschobene Basisbandsignal BP und BQ einen Pegel von +8 oder höher bzw. +5 oder höher aufweisen. Ein vierter Bereich ist in Fig. 17(d) durch Schraffierung dargestellt, in dem das phasengleiche und das 90º-phasenverschobene Basisbandsignal BP und BQ einen Pegel von +7 oder höher bzw. +6 oder höher aufweisen. Ein fünfter Bereich ist in Fig. 17(e) schraffiert, in dem das phasengleiche und das 90º-phasenverschobene Basisbandsignal BP und BQ einen Pegel von +6 oder höher bzw. +7 oder höher aufweisen. In einem sechsten, in Fig. 17(f) durch Schraffierung markierten Bereich haben das phasengleiche und das 90º-phasenverschobene Basisbandsignal BP und BQ die Pegel +5 oder höher bzw. +8 oder höher.
Wenn das siebente Bit EP2 den logischen Wert Eins hat, weist das phasengleiche Basisbandsignal BP nach dem Verständnis von Fig. 17 einen Empfangssignalpunkt im ersten Bereich auf. Wenn das siebente Bit EQ2 den logischen Wert Eins hat, weist das 90º-phasenverschobene Basisbandsignal BQ einen Empfangssignalpunkt im zweiten Bereich auf. In Fig. 16 weist die Adreßinformation das erste und das zweite Bitmuster auf, wenn jedes der siebenten Bits EP2 und EQ2 des ersten und zweiten gewandelten Digitalsignals CD1 und CD2 den logischen Wert Eins hat.
Wenn die Adreßinformation eines der dritten bis fünften Bitmuster aufweist, verkörpern das phasengleiche und das 90º- phasenverschobene Basisbandsignal BP und BQ gemeinsam einen Empfangssignalpunkt im dritten Bereich. Wenn die Adreßinformation eines der sechsten bis neunten Bitmuster aufweist, verkörpern das phasengleiche und das 90º-phasenverschobene Basisbandsignal BP und BQ einen Empfangssignalpunkt im dritten Bereich. Das phasengleiche und das 90º-phasenverschobene Basisbandsignal BP und BQ verkörpern gemeinsam Empfangssignalpunkte im fünften bzw. sechsten Bereich, wenn die Adreßinformation eines der zehnten bis dreizehnten bzw. vierzehnten bis sechzehnten Bitmuster aufweist.
Die Entscheidungsschaltung 93 erzeugt ein Entscheidungssignal DS. Wenn der Empfangssignalpunkt in einem der ersten bis sechsten Bereiche liegt, erhält das Entscheidungssignal DS den logischen Wert Eins. Das Entscheidungssignal DS mit dem logischen Wert Eins zeigt an, daß mindestens eines der sechsten und siebenten Bits EP1, EP2, EQ1 und EQ2 gültig ist, das den logischen Wert Eins hat. Das heißt, das Entscheidungssignal DS mit dem logischen Wert Eins zeigt an, daß mindestens eines der ersten und zweiten Phasenverschiebungssignale EP und EQ (Fig. 8), also der Fehlersignale, gültig ist, das den logischen Wert Eins hat.
Anhand Fig. 18 wendet sich die Beschreibung einer Gültigkeitsentscheidungsschaltung gemäß einer dritten Ausführungsform der Erfindung zu. Die Gültigkeitsentscheidungsschaltung dient als Entscheidungsschaltung gemäß Fig. 8 und wird mit dem reproduzierten Taktsignal CLK und dem phasengleichen und dem 90º-phasenverschobenen Basisbandsignal BP und BQ versorgt. Wie bisher beschrieben, hat das phasengleiche Basisbandsignal BP einen phasengleichen Signalpegel, der einen von achtzehn Pegeln verkörpern kann. Das 90º-phasenverschobene Basisbandsignal BQ hat einen 90º-phasenverschobenen Signalpegel, der einen von achtzehn Pegeln verkörpern kann.
Die Gültigkeitsentscheidungsschaltung weist einen ersten und einen zweiten Analog/Digital-Wandler 101 und 102 und eine Entscheidungsschaltying 104 auf. Die Entscheidungsschaltung 104 weist einen Binär-Addierer 105, eine erste bis dritte Diskriminatorschaltungen 106, 107 und 108 und ein ODER-Gatter 109 auf. Der erste A/D-Wandler 101, dem das phasengleiche Basisbandsignal BP und das reproduzierte Taktsignal CLK zugeführt werden, wandelt das phasengleiche Basisbandsignal BP synchron zum reproduzierten Taktsignal CLK in ein erstes gewandeltes Digitalsignal. Das erste gewandelte Digitalsignal weist ein phasengleiches Digitalsignal 111 auf, das nachstehend beschrieben wird. Ebenso wandelt der zweite A/D-Wandler 102 das 90º-phasenverschobene Basisbandsignal BQ synchron zum reproduzierten Taktsignal CLK in ein zweites gewandeltes Digitalsignal. Das zweite gewandelte Digitalsignal weist ein 90º- phasenverschobenes Digitalsignal 112 auf.
Gemäß Fig. 19 sind die achtzehn Signalpegel des phasengleichen und des 90º-phasenverschobenen Basisbandsignals BP und BQ bei +9 bis -9, Null ausgenommen, eingetragen. Das erste gewandelte Digitalsignal besteht aus dem nullten bis fünften Bit PS0, PS1, PS2, PS3, PS4 und PS5, während das zweite gewandelte Digitalsignal aus dem nullten bis fünften Bit QS0, QS1, QS2, QS3, QS4 und QS5 besteht. Das nullte Bit PS0 ist das niedrigstwertige Bit und zeigt an, ob der phasengleiche Signalpegel ein positives oder negatives Vorzeichen hat. Ebenso zeigt das nullte Bit QS0 an, ob der 90º-phasenverschobene Signalpegel ein positives oder negatives Vorzeichen hat. Der phasengleiche Signalpegel hat einen "phasengleichen" absoluten Betrag P1, der gemeinsam durch das erste bis fünfte Bit PS1 bis PS5 verkörpert wird. Der 90º-phasenverschobene Signalpegel hat einen "90º-phasenverschobenen" absoluten Betrag Q , der gemeinsam durch das erste bis fünfte Bit QS1 bis QS5 verkörpert wird.
In Fig. 18 wird das phasengleiche Digitalsignal 111 an den Binär-Addierer 105 und die erste digitale Diskriminatorschaltung 106 angelegt. Das 90º-phasenverschobene Digitalsignal 112 wird an den Binär-Addierer 105 und die zweite digitale Diskriminatorschaltung 107 angelegt. Der mit dem phasengleichen und dem 90º-phasenverschobenen Digitalsignal 111 und 112 versorgte Binär-Addierer berechnet die Summe des phasengleichen absoluten Betrages P und des 90º-phasenverschobenen absoluten Betrages Q und erzeugt ein Summensignal 113 mit einem absoluten "Summen"-Betrag ( P + Q ). Das Summensignal 113 wird an die dritte digitale Diskriminatorschaltung 108 angelegt.
Gemäß Fig. 20 sind Empfangssignalpunkte auf einem annähernd achteckigen spezifischen Bereich wie in Fig. 10 angeordnet. Sechzehn äußerste Empfangssignalpunkte liegen auf einer ersten und einer zweiten vertikalen gestrichelten Linie L11 und L12 senkrecht zur realen Achse P und auf einer ersten und einer zweiten horizontalen gestrichelten Linie L21 und L22 senkrecht zur imaginären Achse Q. Weitere sechzehn äußerste Empfangssignalpunkte liegen auf der ersten bis vierten Linie L31, L32, L33 und L34, die durch ein schrägstehendes mit Strichpunkt-Linien gezeichnetes Quadrat definiert werden. Wie in Verbindung mit Fig. 10 beschrieben, entscheidet die Entscheidungsschaltung 104, ob mindestens einer der Empfangssignalpunkte außerhalb der ersten und zweiten vertikalen gestrichelten Linie L11 und L12, der ersten und zweiten horizontalen gestrichelten Linie L21 und L22 und der ersten bis vierten Linie L31 bis L34 liegt. Wie in Verbindung mit Fig. 17(a) bis 17(f) beschrieben, sind die auf der ersten und zweiten vertikalen Linie L11 und L12 liegenden äußersten Empfangssignalpunkte durch einen absoluten Betrag "9" definiert. Ebenso sind die auf der ersten und zweiten horizontalen Linie L21 und L22 liegenden äußersten Empfangssignalpunkte durch einen absoluten Betrag "9" definiert. Die äußersten Empfangssignalpunkte, die auf der ersten bis vierten Linie L31 bis L24 liegen, sind durch einen absoluten Betrag "13" definiert.
Die erste digitale Diskriminatorschaltung 106 dient dazu, durch Diskrimination festzustellen, ob mindestens einer der Empfangssignalpunkte außerhalb der ersten oder zweiten vertikalen gestrichelten Linie L11 und L12 liegt. Die zweite digitale Diskriminatorschaltung 107 dient dazu, durch Diskrimination festzustellen, ob mindestens einer der Empfangssignalpunkte außerhalb der ersten oder zweiten horizontalen gestrichelten Linie L21 und L22 liegt. Die dritte digitale Diskriminatorschaltung 108 dient dazu, durch Diskrimination festzustellen, ob mindestens einer der Empfangssignalpunkte außerhalb der ersten bis vierten Linie L31 bis L34 liegt. Jede der ersten bis dritten Diskriminatorschaltungen 106 bis 108 führt eine Pegel-Diskrimination in bezug auf den phasengleichen, den 90º-phasenverschobenen und den absoluten Summenbetrag P , Q und ( P + Q ) aus. Die nullten Bits PS0 und QS0 sind für die Pegel-Diskrimination nicht erforderlich.
Die erste digitale Diskriminatorschaltung 106, der das phasengleiche Digitalsignal 111 zugeführt worden ist, erzeugt ein erstes binäres Diskriminatorsignal 121 mit dem logischen Wert Eins, wenn der absolute Betrag P1 größer als der absolute Wert "9" ist. Andernfalls hat das erste digitale Diskriminatorsignal 121 den logischen Wert Null. Die zweite digitale Diskriminatorschaltung 107, der das 90º-phasenverschobene Digitalsignal 112 zugeführt worden ist, erzeugt ein zweites binäres Diskriminatorsignal 122 mit dem logischen Wert Eins, wenn der absolute Betrag Q größer als der absolute Wert "9" ist. Andernfalls hat das zweite digitale Diskriminatorsignal 122 den logischen Wert Null. Die dritte digitale Diskriminatorschaltung 108, der das Summensignal 113 zugeführt worden ist, erzeugt ein drittes binäres Diskriminatorsignal 123 mit dem logischen Wert Eins, wenn der absolute Betrag ( P + Q ) größer als der absolute Wert "13" ist. Andernfalls hat das dritte digitale Diskriminatorsignal 123 den logischen Wert Null. Wie in Verbindung mit Fig. 13 beschrieben, können die erste bis dritte Diskriminatorschaltung 106 bis 108 jeweils durch einen ROM realisiert werden.
Das erste bis dritte binäre Diskriminatorsignal 121 bis 123 werden an ein ODER-Gatter 109 übergeben. Das ODER-Gatter 109 erzeugt ein Entscheidungssignal DS mit dem logischen Wert Eins, wenn mindestens eines des ersten bis dritten binären Diskriminatorsignals 121 bis 123 den logischen Wert Eins hat. Andernfalls hat das Entscheidungssignal DS den logischen Wert Null. Das Entscheidungssignal DS mit dem logischen Wert Eins zeigt an, daß mindestens eines der ersten und zweiten Phasenverschiebungssignale EP und EQ (Fig. 8), also der Fehlersignale, gültig ist, das den logischen Wert Eins hat.
Wenn auch die Erfindung bis hierher nur anhand von mehreren erfindungsgemäßen bevorzugten Ausführungsformen beschrieben wurde, ist es für den Fachmann ohne weiteres möglich, die Erfindung auf verschiedene andere Art und Weise in die Praxis umzusetzen. Z.B. kann die Zahl der Empfangssignalpunkte 64 betragen. Das Entscheidungssignal ist verwendbar zur Steuerung eines Interferenzkompensators für kreuzpolarisierte Wellen.

Claims

1. Eine Gültigkeitsentscheidungsschaltung zur Verwendung in einem Demodulator (58), der als Gegenstück zu einem Modulator zur Modulation eines Modulator-Eingangssignals in ein Mehrebenen-QAM-Signal verwendet wird, das durch eine Anzahl von Signalpunkten auf einer Phasenebene definiert ist, die einen Ursprung und eine reelle und imaginäre Achse aufweist, die einander im Ursprung kreuzen, wobei der Modulator eine quadratische Anordnung der Signalpunkte in eine annähernd achteckige Anordnung umordnet, in der die Signalpunkte auf einem annähernd achteckigen Bereich angeordnet sind, der einen spezifischen Bereich im Innern eines Achtecks aufweist, wobei der Demodulator (58) zum Demodulieren des Mehrebenen-QAM-Signals in ein phasengleiches Basisbandsignal (BP) und ein Quadratur-Basisbandsignal (BQ) und zur Wandlung des phasengleichen und des Quadratur-Basisbandsignals in ein Demodulator-Ausgangssignal und ein Fehlersignal dient, wobei das phasengleiche Basisbandsignal einen phasengleichen Signalpegel und das Quadratur-Basisbandsignal einen Quadratur-Signalpegel aufweisen und jeder der phasengleichen und Quadratur-Signalpegel gleichzeitig von einem der Signalpunkte abhängt,

dadurch gekennzeichnet, daß die Gültigkeitsentscheidungsschaltung aufweist:

eine Addiereinrichtung (71) zum Addieren des phasengleichen Basisbandsignals (BP) und des Quadratur-Basisbandsignals (BQ), um ein Summensignal (78) mit einem Summenpegel zu erzeugen, der die Summe des phasengleichen Signalpegels und des Quadratur-Signalpegels verkörpert, wobei der Summenpegel orthogonal zu einer Summenachse ist, die durch den Ursprung verläuft und einen Winkel von 45 mit der reellen und der imaginären Achse bildet;

eine Subtrahiereinrichtung (72) zum Subtrahieren des phasengleichen Basisbandsignals (BP) und des Quadratur-Basisbandsignals (BQ), um ein Differenzsignal (79) mit einen Differenzpegel zu erzeugen, der die Differenz des phasengleichen Signalpegels und des Quadratur-Signalpegels verkörpert, wobei der Differenzpegel orthogonal zu einer Differenzachse ist, die durch den Ursprung verläuft und die Summenachse rechtwinklig schneidet;

eine erste Diskriminatoreinrichtung (73), die anspricht auf das phasengleiche Basisbandsignal (BP) zur Diskrimination des phasengleichen Signalpegels, um ein erstes binäres Diskriminatorsignal (80) zu erzeugen;

eine zweite Diskriminatoreinrichtung (74), die anspricht auf das Quadratur-Basisbandsignal (BQ) zur Diskrimination des Quadratur-Signalpegels, um ein zweites binäres Diskriminatorsignal (81) zu erzeugen;

eine dritte, mit der Addiereinrichtung (71) gekoppelte Diskriminatoreinrichtung (75), die anspricht auf das Summensignal (78) zur Diskrimination des Summenpegels, um ein drittes binäres Diskriminatorsignal (82) zu erzeugen;

eine vierte, mit der Subtrahiereinrichtung (72) gekoppelte Diskriminatoreinrichtung (76) zur Diskrimination des Differenzpegels (79), um ein viertes binäres Diskriminatorsignal (83) zu erzeugen; und

eine ODER-Gatter-Einrichtung (77), die anspricht auf das erste bis vierte binäre Diskriminatorsignal (80 - 83), um mindestens eines der ersten bis vierten Diskriminatorsignale als Entscheidungssignal (DS) zu erzeugen, das anzeigt, daß das Fehlersignal gültig ist.

2. Eine Gültigkeitsentscheidungsschaltung zur Verwendung in einem Demodulator (58), der als Gegenstück zu einem Modulator zur Modulation eines Modulator-Eingangssignals in ein Mehrebenen-QAM-Signal verwendet wird, das durch eine Anzahl von Signalpunkten auf einer Phasenebene definiert ist, wobei der Modulator eine quadratische Anordnung der Signalpunkte in eine annähernd achteckige Anordnung umordnet, in der die Signalpunkte auf einem annähernd achteckigen Bereich angeordnet sind, der einen spezifischen Bereich im Innern eines Achtecks aufweist, wobei der Demodulator (58) zum Demodulieren des Mehrebenen-QAM-Signals in ein phasengleiches Basisbandsignal (BP) und ein Quadratur-Basisbandsignal (BQ) und zur Wandlung des phasengleichen und des Quadratur-Basisbandsignals in ein Demodulator-Ausgangssignal und ein Fehlersignal dient, wobei das phasengleiche Basisbandsignal einen phasengleichen Signalpegel und das Quadratur-Basisbandsignal einen Quadratur- Signalpegel aufweisen und jeder des phasengleichen und des Quadratur-Signalpegels gleichzeitig von einem der Signalpunkte abhängt,

dadurch gekennzeichnet, daß die Gültigkeitsentscheidungsschaltung aufweist:

einen ersten Analog/Digital-Wandler (91) zur Umwandlung des phasengleichen Basisbandsignals (BP) in ein erstes gewandeltes Digitalsignal (CD1);

einen zweiten A/D-Wandler (92) zur Umwandlung des Quadratur-Basisbandsignals (BQ) in ein zweites gewandeltes Digitalsignal (CD2); und

eine mit dem ersten und dem zweiten A/D-Wandler (91, 92) gekoppelte Entscheidungsschaltung (93), die anspricht auf das erste und das zweite gewandelte Digitalsignal (CD1, CD2), um zu entscheiden, ob mindestens einer der Signalpunkte außerhalb des spezifischen Bereichs liegt, wobei die Entscheidungsschaltung dadurch ein Entscheidungssignal (DS) erzeugt, das anzeigt, daß das Fehlersignal gültig ist.

3. Eine Gültigkeitsentscheidungsschaltung nach Anspruch 2, wobei die Entscheidungsschaltung (93) aufweist:

eine Speichereinrichtung zur Speicherung von Positionen der Signalpunkte in bezug auf das erste und zweite gewandelte Digitalsignal (CD1, CD2), wobei die Speichereinrichtung das erste und zweite gewandelte Digitalsignal als Adreßinformation empfängt und bei Empfang einer vorgegebenen Adreßinformation das Entscheidungssignal (DS) erzeugt, wobei die vorgegebene Adreßinformation eine der Positionen der Signalpunkte außerhalb des spezifischen Bereichs verkörpert.

4. Eine Gültigkeitsentscheidungsschaltung zur Verwendung in einem Demodulator (58), der als Gegenstück zu einem Modulator zur Modulation eines Modulator-Eingangssignals in ein Mehrebenen-QAM-Signal verwendet wird, das durch eine Anzahl von Signalpunkten auf einer Phasenebene definiert ist, wobei der Modulator eine quadratische Anordnung der Signalpunkte in eine annähernd achteckige Anordnung umordnet, in der die Signalpunkte auf einem annähernd achteckigen Bereich angeordnet sind, der einen spezifischen Bereich im Innern eines Achtecks aufweist, wobei der Demodulator (58) zum Demodulieren des Mehrebenen-QAM-Signals in ein phasengleiches Basisbandsignal (BP) und ein Quadratur-Basisbandsignal (BQ) und zur Wandlung des phasengleichen und des Quadratur-Basisbandsignals in ein Demodulator-Ausgangssignal und ein Fehlersignal dient, wobei das phasengleiche Basisbandsignal einen phasengleichen Signalpegel und das Quadratur-Basisbandsignal einen Quadratur- Signalpegel aufweisen und jeder des phasengleichen und des Quadratur-Signalpegels gleichzeitig von einem der Signalpunkte abhängt;

dadurch gekennzeichnet, daß die Gültigkeitsentscheidungsschaltung aufweist:

einen ersten A/D-Wandler (101) zur Umwandlung des phasengleichen Basisbandsignals (BP) in ein erstes Digitalsignal (111), das den phasengleichen Signalpegel in einem ersten Absolutwert verkörpert;

einen zweiten A/D-Wandler (102) zur Umwandlung des Quadratur-Basisbandsignals (BQ) in ein zweites Digitalsignal (112), das den Quadratur-Signalpegel in einem zweiten Absolutwert verkörpert; und

eine mit dem ersten und dem zweiten A/D-Wandler (101, 102) gekoppelte Entscheidungsschaltung (104), die anspricht auf das erste und zweite Digitalsignal (111, 112), um zu entscheiden, ob mindestens einer der Signalpunkte außerhalb des spezifischen Bereichs liegt, wobei die Entscheidungsschaltung (104) dadurch ein Entscheidungssignal (DS) erzeugt, das anzeigt, daß das Fehlersignal gültig ist.

5. Eine Gültigkeitsentscheidungsschaltung nach Anspruch 4, wobei die Entscheidungsschaltung (104) aufweist:

einen Addierer (105) zum Addieren des ersten und des zweiten Digitalsignals (111, 112), um ein Summensignal (113) zu erzeugen, das einen absoluten Summenwert des ersten Absolutwertes und des zweiten Absolutwertes verkörpert;

eine mit dem ersten A/D-Wandler (101) gekoppelte erste digitale Diskriminatorschaltung (106) zur Diskrimination des ersten Absolutwertes, um ein erstes binäres Diskriminatorsignal (121) zu erzeugen;

eine mit dem zweiten A/D-Wandler (102) gekoppelte zweite digitale Diskriminatorschaltung (107) zur Diskrimination des zweiten Absolutwertes, um ein zweites binäres Diskriminatorsignal (122) zu erzeugen;

eine mit dem Addierer (105) gekoppelte dritte digitale Diskriminatorschaltung (108) zur Diskrimination des absoluten Summenwertes (113), um ein drittes binäres Diskriminatorsignal (123) zu erzeugen; und

eine ODER-Gatter-Einrichtung (109), die das erste bis dritte binäre Diskriminatorsignai (121 - 123) verarbeitet, um mindestens eines des ersten bis dritten Diskriminatorsignals als das Entscheidungssignal (DS) zu erzeugen.