DE3872413T2 - Verfahren und anordnung zur adressierung von redundanten elementen eines integrierten speichers. - Google Patents

Description

• Die vorliegende Erfindung betrifft ein Adressierungsverfahren für einen integrierten Speicher und eine Vorrichtung, die die Ausführung des Verfahrens gestattet. Sie betrifft mehr im einzelnen ein Verfahren zur Adressierung von redundanten Elementen des Speichers.
• Ein integrierter Speicher umfaßt herkömmlich Speicherzeilenelemente, die durch Zeilenadressen adressierbar sind, und Speicherspaltenelemente, die durch Spaltenadressen adressierbar sind. Der Speicher umfaßt ebenfalls Redundanzspeicherelemente, die zum Ersetzen der Elemente des defekten Speichers bestimmt sind. Diese redundanten Elemente bestehen aus Speicherzeilen- und Spaltenelementen, wobei die Zeilen ebenfalls durch Zeilenadressen und die Spalten durch Spaltenadressen adressierbar sind.
• Wenn sich ein Element im Speicher infolge des Tests dieses Speichers als defekt erweist, wird die Adresse dieses Elementes durch eine Batterieanordnung von Sicherungen gespeichert, in der bestimmte Sicherungen durchgebrannt werden, damit der Zustand jeder Sicherung die Adresse des gefundenen defekten Elementes wiedergibt.
• Es ist völlig selbstverständlich und üblich, eine Batterieanordnung von Sicherungen für jedes defekte Element zu verwenden. Es ist ebenfalls natürlich und gebräuchlich, verschiedene Anordnungen für Zeilenelemente und für Spaltenelemente zu verwenden. Die derzeitigen Bestrebungen führen dazu, daß immer mehr redundante Elemente vorgesehen werden, so daß die Zahl von Batterieanordnungen von Sicherungen zunimmt. Diese Zunahme trägt einerseits zur Vergrößerung des Raumbedarfs und andererseits zur Erhöhung der Fehlerrisiken bei. Der Artikel Proceedings IEEE, Bd. 74, Nr. 5, Seiten 684-698 von W.R. Moore, Mai 1986, beschreibt diesen Redundanzspeicher-Typ.
• Das Ziel der Erfindung besteht darin, den Raumbedarf der Batterieanordungen zur Weichenstellung zu den Redundanzelementen hin herabzusetzen, und dies, indem lediglich eine einzige Batterieanordnung für ein Zeilen-Spalten-Paar des Speichers vorgesehen wird und indem am Ende des Tests jeder Zeile und Spalte durch Durchbrennen einer Sicherung die Art der Weiche festgelegt wird. Das Durch- oder Nichtdurchbrennen einer Sicherung gestattet es daher zu wissen, ob es sich um ein defektes Zeilenelement oder um ein defektes Spaltenelement handelt, was es gestattet, die Weichenstellung zu einem redundanten Zeilenelement oder zu einem redundanten Spaltenelement zu orientieren. Der Gegenstand der Erfindung ist ein Verfahren, wie es im Anspruch 1 bestimmt ist.
• Es wird nachfolgend ein Verfahren zur Adressierung eines integrierten Speichers beschrieben, das ein Netzwerk von Speicherzeilenelementen und der Speicherspaltenelemente, jeweils adressierbar für Zeilenadressen und Spaltenadressen, wenigstens eine Batterieanordung von Sicherungen zum Speichern der Adresse eines defekten Elementes des Speichers umfaßt; dadurch gekennzeichnet, daß es darin besteht:
• - für eine Batterieanordnung, diese Anordnung einem Zeilen- und Spaltenadreßpaar zuzuordnen;
• - pro Durchbrennen bestimmter Sicherungen in der Batterieanordnung nach dem Test eines Speicherelementes die Adresse entweder eines Spaltenelementes in dem Fall, in dem das defekte Element ein Spaltenelement ist, oder eines Zeilenelementes in dem Fall zu speichern, in dem das defekte Element ein Zeilenelement ist;
• - und lediglich die Zeilenadressen, wenn die gespeicherte Adresse diejenige eines Zeilenelementes ist, oder die Spaltenadressen gültig zu machen, wenn die gespeicherte Adresse diejenige eines Spaltenelementes ist, um entweder ein redundantes Zeilenelement oder ein redundantes Spaltenelement zu adressieren.
• Die Erfindung wird besser mittels der detaillierten Beschreibung verstanden, die lediglich als nicht einschränkendes Beispiel gegeben wird und die durch die Zeichnungen veranschaulicht ist, die darstellen:
• Figur 1 ein Schaltbild der Vorrichtung zur Ausführung des Adressierungsverfahrens gemäß der Erfindung,
• Figur 2 eine detaillierte Darstellung eines Ausührungsbeispiels eines Speicherelementes gemäß Figur 1.
• In Figur 1 ist ein allgemeines Schaltbild der Vorrichtung dargestellt, die es gestattet, das Verfahren gemäß der Erfindung auszuführen. Der Speicher M ist völlig herkömmlich, weswegen er sehr schematisch dargestellt ist. Er umfaßt selbstverständlich redundante Elemente RED und nicht dargestellte, jedoch herkömmliche Zeilen-Spalten-Adressierungskreise. Lediglich die Elemente B, CV, M1, M2, S1, S2, die die Verzweigung zu den redundanten Elementen gestatten, sind detailliert beschrieben und dargestellt.
• Die Batterieanordnung von Sicherungen B, die dargestellt ist, gestattet es nach dem Verfahren der Erfindung, eine Zeilenadresse oder eine Spaltenadresse umzuleiten, wobei diese Wahl nur im Moment des Tests des Speichers M nach Erfassung eines defekten Elementes erfolgt, je nachdem, ob es sich um ein Zeilenelement oder um ein Spaltenelement handelt. Dies gestattet es entgegen dem Stand der Technik, lediglich eine Batterieanordnung für ein Zeilen-Spaltenpaar zu verwenden, wobei die Wahl nach dem Test des Speichers und nicht im voraus erfolgt.
• Wenn im Verlauf des Tests des Speichers ein defektes Element erfaßt wird, befiehlt der Tester, der in dieser Figur nicht dargestellt ist und der als solcher herkömmlich ist, die Speicherung der Art des Elementes durch Durchbrennen oder Nichtdurchbrennen einer Sicherung in einem zu diesem Zweck vorgesehenen Speicherelement M1. Hierfür wird ein Durchbrennbefehl F1 mit einer geeigneten Durchbrennspannung VF angewendet oder nicht angewendet. Die Sicherung des Speicherelementes wird durchgebrannt oder nicht durchgebrannt, je nachdem, ob das erfaßte defekte Element ein Zeilenelement oder ein Spaltenelement ist.
• Der Tester befiehlt dann ebenfalls das Durchbrennen einer Sicherung eines Speicherelementes M2, das dazu dient, anzuzeigen, daß eine Orientierung zu einem Redundanzelement erfolgt (oder abhängig von seinem Zustand nicht erfolgt). Das Ausgangssignal des Speicherelemtes M1 gestattet es, die Zeilenadresseneingaben oder die Spaltenadresseneingaben der Freigabeschaltung CV gültig zu machen und somit in der Batterieanordnung die freigegebenen Adressierungsbits zu speichern. Der Zustand jeder Sicherung der Anordnung entspricht einem Adressierungsbit einer Adresse eines Zeilen- oder Spaltenelementes. Die Anordnung umfaßt hierfür soviel Speicherelemente, wie es Adreßbits gibt, um eine Zeile zu codieren, wenn angenommen wird, daß die Zeilenzahl größer als die Spaltenzahl ist, was im allgemeinen der Fall ist. In dem Fall, in dem die Spaltenzahl größer als die Zeilenzahl ist, ist die Zahl von Speicherelementen dann gleich der Adressierungsbitzahl der Spalten.
• Wenn die Adresse einer Zeile oder einer Spalte eines defekten Elementes durch die Batterieanordnung gespeichert wird, gestattet dann die Batterieanordnung mit den Speicherelementen M1 zur Zeilen- oder Spaltenauswahl und dem Speicherelement zur Redundanzelementauswahl M2 die Weichenstellung zu einem redundanten Zeilenelement oder einem redundanten Spaltenelement. Hierfür sind die Ausgänge jedes Elementes der Batterieanordnung und der Ausgabe des Auswahlelementes (über ein exklusives Nicht-Oder-Glied, das nicht obligatorisch ist) vereinigt, damit sie auf einen Eingang von zwei mit S1 und S2 bezeichneten Nicht-UND-Gliedern gegeben werden. Ein zweiter Eingang des Gliedes S1 empfängt das Ausgangssignal des Zeilen- oder Spaltenauswahlelementes M1 über einen Inverter I1, während der zweite Eingang des Gliedes S2 dieses Ausgangssignal direkt empfängt. Das Glied S1 gestattet es beispielsweise, das gewünschte Spaltenredundanzelement zu adressieren, und das Glied S2 gestattet es, das gewünschte Zeilenredundanzelement zu adressieren. Das Ausgangssignal jedes der beiden Glieder S1 und S2 wird auf den entsprechenden Eingang eines Invertiergliedes PA1, PA2 gegeben, damit es mit der Logik der Schaltung angepaßt ist.
• Die Bestätigungsschaltung CV umfaßt für jedes Speicherelement ein Paar von Nicht-UND-Gliedern. Ein Glied jedes Paars ist dazu bestimmt, an einem seiner Eingänge ein Zeilenadreßbit und am anderen Eingang ein Zeilenbestätigungsbit zu empfangen. Das andere Glied empfängt an einem seiner Eingänge ein Spaltenadreßbit und am anderen Eingang ein Spaltenbestätigungsbit. Die Eingänge der Zeilenadreßbits sind mit Nummern A6-A13 versehen und die Eingänge der Spaltenadreßbits sind mit Nummern A0-A5 versehen. Das Glied N6 und das Glied NO bilden ein Paar zur Freigabe der Adressen A6, AO. Das Glied N6 empfängt das Adreßbit A6 und das Ausgangsbit des Speicherelemtes M1. Das Glied NO empfängt das Adreßbit AO und das Ausgangsbit dieses Elements M1 nach Invertierung im Invertierglied I1.
• Das Glied N20, das mit dem Glied N12 ein Freigabepaar bildet, entspricht in diesem speziellen Ausführungsfall nicht mehr einem Spaltenadreßeingang, da die Spaltenadreßzahl von fünf an ist und die Adresse A5 auf das Glied N5 gegeben wird. Dieses Glied N20 empfängt daher an einem seiner Eingänge einen Spannungspegel VCC. Ebenso entspricht das Glied N21, das mit dem Glied N13 ein Freigabepaar bildet, aus denselben Gründen wie zuvor nicht mehr einen Spaltenadreßeingang.
• Die Ausgänge der beiden Glieder eines gegebenen Paares sind entsprechend mit einem Eingang eines Nicht-UND-Gliedes verbunden. Somit ist das Paar N6, N10 mit dem Glied P1 und N13, N21 bis P8 verbunden. Der Ausgang jedes Gliedes P1-P8 ist jeweils mit dem Adreßeingang eines Speicherelementes E1-E8, entweder P1 bis Ai1, P2 bis Ai2... P8 bis Ai8 verbunden.
• Ein exklusives Nicht-Oder-Glied Q1 ist vorgesehen, um das Ausgangssignal des Redundanzelement-Auswahlelementes M2 zu empfangen, um einen Test der Redundanzelemente zu gestatten, bevor definitiv ein Redundanzelement der Batterie zugeordnet wird. Das Glied Q1 empfängt hierfür durch den Tester an einem seiner Eingänge ein Prüfsignal VER, das es demzufolge gestattet, das Lesen des Zustandes des getesteten Zeilen- oder Spaltenelementes zu erzwingen. Wenn das redundante Element funktionell ist, wird die Sicherung des Elementes M2 nach der Prüfung durch Anwendung einer Durchbrennspannung VF und eines Durchbrennbefehls F2 durchgebrannt. Dies ist der Ausgangszustand dieses Elementes M2 und nicht mehr das Signal VER, das dann die Weichenstellung zu dem gewünschten redundanten Element mit gleichermaßen dem Ausgangszustand des Elementes M1 gestattet.
• In Figur 2 ist ein detailliertes Ausführungsbeispiel eines Adreßspeicherelemtes Ei zur Unterrichtung und keinesfalls in einschränkendem Sinn dargestellt.
• Das Adreßspeicherelement Ei weist eine Programmierschaltung P auf, die das Signal ai entsprechend einem Adreßbit Ai, die Durchbrennbefehlsspannung F der Sicherung empfängt. Selbstverständlich sind die Adressen Ai die durch die Schaltung CV freigegebenen Adressen. Die Schaltung P umfaßt ein Nicht- UND-Glied, NE, und die Transistoren T19 bis T23 und gibt ein Signal aus, das dann ein Durchbrennen (oder Nichtdurchbrennen) der Sicherung R durch Leitung (oder Nichtleitung) des Transistors T19 zu Vss herbeiführt.
• Das Speicherelement Ei weist ebenfalls eine eigentliche Speicherschaltung ME auf, die die Durchbrennspannung VF empfängt, um auf Befehl der Schaltung P die Sicherung R durchzubrennen. Diese Schaltung ME umfaßt die Sicherung R, Transistoren T24 bis T27 und einen Kondensator C und gibt während des Lesens des Zustandes der Sicherung aus, wobei ein Zustand xi den Zustand der Sicherung ausdrückt.
• Das Speicherelement Ei umfaßt ebenfalls einen Decodierer DEC, der ebenfalls das Signal ai entsprechend einem Adreßbit Ai und das Signal xi entsprechend dem Zustand der Sicherung R empfängt. Diese Schaltung DEC gestattet es, das Ausgangssignal Si auszugeben, dessen Zustand entweder ai ist, wenn der Zustand der Sicherung diesem Zustand gut entspricht, oder (ai invertiert), wenn der Zustand der Sicherung diesem Zustand nicht entspricht. Die Schaltung DEC umfaßt einen Inverter I und die Transistoren T28 bis T30. Der Ausgang dieser Schaltung DEC ist mit der Gate-Elektrode eines Transistors Ti verbunden, von dem eine Elektrode mit Masse verbunden ist und die andere Eleketrode den Ausgang dieses Speicherelementes Ei bildet. Dieser Ausgang ist mit sämtlichen anderen Ausgängen der Decodierschaltungen DEC der anderen Speicherelemente der Batterieanordnung B verbunden, damit nur ein einziger Ausgang gebildet wird.
• Die Ausführung der Auswahlelemente M1 oder M2 ist identisch. Lediglich die Eingangssignale sind verschieden, da eine Spannung VCC auf den Adreßeingang des Gliedes NE und ein Durchbrennbefehlssignal angewendet wird, das für die beiden Schaltungen F1 bzw. F2 unterschiedlich ist. Die Schaltung M1 empfängt daher ein Signal F1 auf einem der Eingänge des Gliedes NE und die Schaltung M2 empfängt ein Signal F2 auf einem der Eingänge dieses Gliedes NE, wobei es der Zustand dieser Signale gestattet, die Sicherung R durchzubrennen oder nicht durchzubrennen. Die Durchbrennspannung VF ist vorzugsweise durch eine selbe Quelle für sämtliche Elemente M1, M2, E1-E8 gebildet.
• Zum Durchbrennen der Sicherungen in einer Batterieanordnung, d.h. zur Speicherung einer Information, wird ein niedriger Pegel auf sämtliche Adreßeingänge dieser Batterieanordnung gegeben, dann wird die Spannung erhöht, bis die Durchbrennspannung VF mit gewöhnlich 12 bis 13 V erhalten wird, dann wird die Befehlsspannung F von gewöhnlich 0 bis 5 V angelegt und es wird aufeinanderfolgend jedes Element adressiert.
• Die Eingänge Ai1-Ai8 sind dazu bestimmt, die den Adreßbits entsprechenden Signale von der Bestätigungsschaltung CV zu empfangen.
• Die Auswahlsicherungen der Elemente M1 und M2 empfangen im Augenblick des Durchbrennens (anstelle eines Adreßbits) eine Spannung VCC von beispielsweise 5V.
• Wenn später zu einem Schreibvorgang, dann zu Lesevorgängen im Speicher fortgeschritten wird, liegt der Ausgang der durch die Ausgänge jedes der Elemente E1-E8 gebildeten Speicherelemente auf 0 (oder auf 1), wenn die am Eingang der Batterieanordnung zur Verfügung gestellte Adresse durch diese Batterieanordnung gespeichert worden ist, und die Weichenstellung erfolgt zu einem Zeilen- oder Spaltenredundanzelement, je nachdem, ob diese Adresse eine Zeilenadresse oder eine Spaltenadresse ist.
• Dieses besondere Schaltungsbeispiel ist in der CMOS-Technologie ausgeführt worden, wobei die Transistoren T20, T23, T19, T24, T27, T28, T29 N-Kanal-MOS-Transistoren und die Transistoren T21, T22, T25, T30 P-Kanal-Transistoren sind.

Claims (4)

1. Verfahren zur Adressierung eines integrierten Speichers, umfassend Speicherelemente, die in Elementenzeilen und Elementenspalten organisiert sind und durch Zeilenadressen bzw. Spaltenadressen adressierbar sind, redundante Elemente als Zeile und redundante Elemente als Spalte, zumindest eine Anordnung von Sicherungen zum Speichern einer Adresse eines defekten Elements, das durch ein redundantes Element ersetzt werden soll, gekennzeichnet durch

- Verbinden der Anordnung in nicht festgelegter Weise mit einer Zeilenadresse oder einer Spaltenadresse, wobei die Wahl zwischen Zeilenadresse und Spaltenadresse nur im Moment des Testes des Speichers erfolgt und zwar je nachdem, ob das defekte und durch ein redundantes Element auszuwechselnde Element ein Zeilenelement oder ein Spaltenelement ist,

- anschließendes Speichern in der Anordnung der Zeilenadresse oder der Spaltenadresse des defekten Elementes,

- Bestätigen der Verwendung der Anordnung entweder als Adressenspeicher eines redundanten Zeilenelementes oder als Adressenspeicher eines redundanten Spaltenelementes für die spätere Verwendung des Speichers und Verbinden eines redundanten Elementes entsprechend Zeile oder Spalte mit der Anordnung,

- Adressieren des so verbundenen redundanten Elementes jedesmal, wenn die Zeilenadresse oder Spaltenadresse, die am Speicher anliegt, mit der Zeilenadresse oder Spaltenadresse übereinstimmt, die von der Anordnung gespeichert ist.

2. Anordnung zur Adressierung von redundanten Elementen eines integrierten Speichers, umfassend ein Netzwerk von Speicherelementen, die in Elementenzeilen und Elementenspalten organisiert sind und durch Zeilenadressen bzw. Spaltenadressen adressierbar sind, zumindest ein redundantes Zeilenelement und ein redundantes Spaltenelement, zumindest eine Anordnung (B) von Sicherungen, die gebildet ist aus Speicherelementen (E1-E8) zur Speicherung der Adresse eines defekten Elementes des Speichers und ein Element zur Speicherung (M2) der Auswahl eines redundanten Elementes, gekennzeichnet durch

- ein Element zur Speicherung (M1) der Auswahl Zeile oder Spalte, das in Abhängigkeit von der Tatsache, ob das defekte Element ein Zeilenelement oder ein Spaltenelement ist, aktiv ist,

- eine Bestätigungsschaltung (CV, S1, S2), die gesteuert ist durch das Element zur Speicherung (M1) der Auswahl Zeile oder Spalte, um einerseits zu bestimmen, ob eine in der Batterie gespeicherte Adresse eine Zeilenadresse oder eine Spaltenadresse ist und um andererseits mit der Batterie ein redundantes Element entsprechend Zeile oder Spalte zu verbinden,

- Mittel, um das so verbundene redundante Element zu adressieren und zwar jedesmal, wenn die Zeilenadresse oder Spaltenadresse, die am Speicher anliegt, mit der Zeilenadresse oder Spaltenadresse übereinstimmt, die durch die Anordnung der Sicherungen gespeichert ist.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Bestätigungsschaltung (CV) in Übereinstimmung mit jedem Speicherelement (Ei) ein Paar logischer Glieder (N6, N0) umfaßt, von denen ein Glied (N6) an einem seiner Eingänge ein Adressen-Bit einer Zeilenadresse (A6) und an einem anderen Eingang ein Bit empfängt, das den Zustand des Elementes (M1) für die Auswahl Zeile oder Spalte überträgt, während das andere Glied (N0) an einem seiner Eingänge ein Adressen-Bit einer Spaltenadresse und an einem anderen Eingang ein Bit empfängt, das den invertierten Zustand des Elementes (M1) für die Auswahl Zeile oder Spalte überträgt;

- und daß ein logisches Glied (P1) an einem seiner Eingänge mit dem Ausgang eines Gliedes des Paares (N0, N6) und der andere Eingang mit dem Ausgang des anderen Gliedes des Paares (N0, N6) verbunden ist, während sein Ausgang mit dem Eingang zur Adressierung (Ai1) eines Speicherelementes der Anordnung (B) verbunden ist.

4. Anordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Elemente zur Speicherung der Auswahl des redundanten Elementes (M2) und der Auswahl der Zeile oder der Spalte (M1) jeweils einen unterschiedlichen Durchschaltbefehl (F1), (F2) haben, der unterschiedlich ist zu demjenigen für die Sicherungen der Anordnung von Sicherungen.