DE3829051A1

DE3829051A1 - Endgeraet-identifizierungs-steuerschaltung

Info

Publication number: DE3829051A1
Application number: DE3829051A
Authority: DE
Inventors: Takeo Nakabayashi; Hirohisa Machida
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-01-07
Filing date: 1988-08-26
Publication date: 1989-07-27
Also published as: JPH01177234A

Description

Die Erfindung bezieht sich auf ein Kommunikationsgerät, bei dem eine Anzahl von Endgeräten an ein Netzwerk ange schlossen ist, und insbesondere bezieht sich die Erfindung auf eine Steuerschaltung zum Steuern der Endgerät-Identi fizierung, welche Endgeräte identifiziert.

Es ist ein Gerät bekannt, welches Kommunikationsverarbei tung entsprechend dem HDLC-Sicherungsschicht-Steuerverfah ren (High-Level Data Link Control) durchführt, d. h. ein bitorientiertes Steuerungsverfahre bei der Datenübertra gung im Duplexbetrieb. Fig. 1 zeigt eine Anordnung eines innerbetrieblichen Netzes, welches in der CCITT-Empfehlung I.430 gezeigt ist, wobei eine Teilnehmer-Leitung 41 wie beispielsweise eine Telefonleitung eine innerbetriebliche Busleitung 42 steuert und ein Steuergerät 43, welches die Teilnehmer-Leitung beendet, hieran angeschlossen ist, und wobei Endgeräte TE 0, TE 1, . . ., TEn wie beispielsweise Tele fone oder Faximile-Geräte an die innerbetriebliche Bus leitung 42 angeschlossen sind. Die Bezugsziffern 44 be zeichnen Abschlußwiderstände.

Bei der vorstehend erwähnten Empfehlung entspricht eine Telefonnummer einem Steuergerät 43, und die Unterscheidung der Endgeräte TE 0, TE 1, . . ., TEn wird unter Verwendung von Unteradressen durchgeführt, welche Endgerät-Identifizierun gen TEI genannt werden. Aus diesem Grund müssen die End geräte vor der Kommunikation mit dem Netzwerk Signale aus tauschen, um den TEI-Wert zu bestimmen und um den ent sprechenden TEI-Wert zu sichern. Wenn die Kommunikation abgeschlossen ist, können die Endgeräte ihre TEI-Werte frei geben.

Andererseits gibt das Netzwerk einen nicht benutzten TEI-Wert jedesmal dann an das Endgerät, wenn eine Zuordnung eines TEI-Werts vom Endgerät angefordert wird. Dieser TEI-Wert wird normalerweise selbst nach Beendigung der Kommunikation nicht freigegeben. Entsprechend der o. g. Empfehlung sind maximal acht Endgeräte und maximal 128 TEI-Werte vorhanden. Nachdem das Netzwerk einen einmal benutzten TEI-Wert nicht freigibt, nachdem eine Kommunika tion abgeschlossen wurde, können nach wiederholten Kommuni kationen die einem Endgerät zugeordneten TEI-Werte knapp werden.

In einer solchen Situation startet das Netzwerk die TEI- Überprüf-Prozedur, um zu überprüfen, ob TEI's benutzt wer den oder nicht, und es gibt einen unbenutzten TEI-Wert frei, um ihn für die nächste TEI-Zuordnungs-Anfrage zur Verfügung zu stellen.

Bislang wurde der vorstehend erwähnte Freigabeprozeß mittels Software durchgeführt, die Verarbeitungsgeschwindig keit ist jedoch gering und es besteht des weiteren das Pro blem, daß eine TEI-Zuordnungs-Anfrage direkt nach Knappwer den bzw. Aufbrauchen der TEI-Werte nicht beantwortet werden kann. Weiterhin besteht das Problem, daß die Verarbeitung mittels Software die Busleitung im System benutzt, wodurch die Datenverarbeitungsgeschwindigkeit beschränkt wird.

Mit der vorliegenden Erfindung sollen die vorgenannten Pro bleme gelöst werden. Es ist daher ein Ziel der Erfindung, eine Endgerät-Identifizierungs-Steuerschaltung zu schaffen, welche eine höhere Datenverarbeitungsgeschwindigkeit ermög licht, indem ein TEI-Überprüf-Prozedur-Startsignal mittels Hardware erhalten wird.

Die erfindungsgemäße Endgerät-Identifizierungs-Steuerschal tung schreibt unterschiedliche Daten für nicht zugeordnete TEI-Werte und zugeordnete TEI-Werte, indem die Speicher- Adresse dem TEI-Wert entspricht, und sendet ein Signal aus, um die Überprüf-Prozedur zum Überprüfen des Zugeordnetseins oder Nicht-Zugeordnetseins der Endgerät-Identifizierung zu starten, wenn sämtliche Adressen in zugeordnete Daten umge ändert wurden.

Um eine Endgerät-Identifizierung einem Endgerät zuzuordnen, gibt das Netzwerk die Endgerät-Identifizierung als Adressig nal zu diesem Speicher und schreibt beispielsweise eine "1" an der entsprechenden Adresse. Zwischen dem nicht-zugeord neten und dem zugeordneten Zustand kann daher durch Lesen des Speichers unterschieden werden, wobei beispielsweise eine "1" für zugeordnet und eine "0" für nicht-zugeordnet steht.

Wenn sämtliche Adressen "1" werden, d. h., alle TEI-Werte zugeordnet worden sind, so wird ein Überprüf-Prozedur-Start signal ausgesandt.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus den Ansprüchen sowie aus der nachfolgenden Beschrei bung, in der ein Ausführungsbeispiel der Erfindung näher beschrieben ist. In der Zeichnung zeigt

Fig. 1 ein Blockdiagramm einer innerbetrieblichen Netzwerk konfiguration,

Fig. 2 ein Blockdiagramm, welches einen schematischen Auf bau des gesamten erfindungsgemäßen Kommunikationsgeräts zeigt,

Fig. 3 ein Blockdiagramm eines wesentlichen Teils eines erfindungsgemäßen Endgeräts,

Fig. 4 ein Format-Diagramm von Rahmendaten eines Datenüber tragungsblocks,

Fig. 5 eine Darstellung des Inhalts eines Speichers,

Fig. 6 ein Blockdiagramm eines wesentlichen Teils des Hauptgeräts,

Fig. 7 ein Schaltungsdiagramm des Speichers des Endgeräts und dessen Umgebung,

Fig. 8 ein Schaltungsdiagramm des Speichers des Haupt geräts und dessen Umgebung,

Fig. 9 ein Schaltungsdiagramm einer Speicherzelle,

Fig. 10 ein Schaltungsdiagramm des Speichers einer weite ren Ausführungsform,

Fig. 11 ein Schaltungsdiagramm einer Speicherzelle, und

Fig. 12 ein Schaltungsdiagramm des Aufbaus eines wesent lichen Teils des Endgeräts.

Die schematische Darstellung gemäß Fig. 2 zeigt die Anord nung des innerbetrieblichen Netzwerks, welches in der CCITT- Empfehlung I.430 gezeigt ist, und ein Hauptgerät 10, wel ches in einer Telefonzentrale oder dgl. installiert ist, ist über eine Teilnehmerleitung 41 wie beispielsweise eine Telefonleitung mit dem Netzwerk verbunden. Die Teilnehmer leitung 41 ist mit einem Steuergerät 43 verbunden, welches eine innerbetriebliche Bus-Leitung 42 steuert und die Teil nehmerleitung 41 beendet, und Endgeräte TE 0, TE 1, . . ., TEn wie beispielsweise Telefone und Faximile-Geräte sind mit der innerbetrieblichen Busleitung 42 verbunden. In der Figur bezeichnen die Bezugsziffern 44, 44 Abschlußwiderstän de. In Fig. 3 bezeichnet die Bezugsziffer 1 ein Steuer teil, welches auf der Basis der empfangenen Signale Zugang zu einem Speicher 2 schafft und HDLC-Rahmendaten FD werden von der Netzwerkseite hierin eingegeben, d. h. über das Hauptgerät 10, die Teilnehmerleitung 41, das Steuergerät 43, den Abschlußwiderstand 44 und die innerbetriebliche Busleitung 42. Diese Rahmendaten FD weisen ein Format auf, wie es aus Fig. 4 ersichtlich ist, und bestehen aus einer Markierung F 1, welche den Beginn der Daten darstellt, aus Adreßdaten AD, welche eine Endgerät-Identifizierung TEI umfassen, aus einem Steuercode CNTL, welcher die Eigen schaft oder dgl. der übertragenen Daten repräsentiert, aus den zu übermittelnden Daten I, aus Fehler-Überprüfungsdaten ECS und aus einer Markierung F 2, welche das Ende der Daten repräsentiert. Der Steuerteil 1 gibt die den Endgerät-Iden tifizierungen entsprechenden Daten aus den Adreßdaten AD in den Speicher 2 als ein Adreßsignal ADR. Auch decodiert der Steuerteil 1 den Steuercode CNTL und gibt an den Spei cher 2, zu welchem über das Adreßsignal ADR Zutritt ver schafft worden ist, ein Schreibsignal WR ab, wenn "1" ge schrieben wird, ein Freigabesignal RS, wenn "0" geschrieben wird und ein Lesesignal RD, wenn entsprechende Daten aus dem Speicher 2 in einer Einzel-Auswahl ausgelesen werden. Die aus dem Speicher 2 ausgelesenen Daten DT werden dem Steuerteil 1 zugeführt. Auch ist die Anordnung derart, daß dem Speicher 2 ein Lösch-Signal CLR zugeführt wird, wenn der Inhalt der gesamten Adressen des Speichers 2 auf "0" zurückgesetzt wird, wobei das Lösch-Signal CLR von einem Schalter oder dgl. abgegeben werden kann, welcher auf der Endgerätseite installiert ist, wobei dieses Signal auch von der Netzwerkseite abgegeben werden kann.

Der Steuerteil 1 beurteilt in der weiter unten beschriebe nen Weise, ob die empfangenen Daten für ihn selbst sind oder nicht, und wenn die Daten für ihn selbst sind, gibt er die Daten I o. dgl. mit Ausnahme der Markierungen F 1 und F 2 und dem Steuercodeteil CNTL einer nachgeordneten Schal tung im Endgerät weiter.

Im folgenden wird der Betrieb des erfindungsgemäßen Geräts anhand der Fig. 5 beschrieben, welche den gespeicherten Inhalt des Speichers 2 zeigt. Wie in Fig. 5 dargestellt, hat der Speicher eine Konfiguration von 8 × 8 Bits und die werthöheren 3 Bits der Adressensignale ADR (6 Bits) werden als Spaltenadresse und die wertniedrigeren 3 Bits als Zei lenadresse verwendet. Bevor dieses Gerät oder ein Endgerät verwendet wird, wird ein Lösch-Signal CLR abgegeben, um den Speicher 2 zurückzustellen. Es wird dann der gesamte Inhalt des Speichers 2 "0", wie in Fig. 5(a) gezeigt ist.

Anschließend wird ein bestimmter TEI-Wert von der Netzwerk seite diesem Endgerät zugeordnet und in diesem Fall umfas sen die Adreßrahmendaten AD, die vom Hauptgerät 10 empfan gen werden, die Adreßdaten mit dem zugeordneten TEI-Wert und den Steuercodeteil CNTL, dessen Inhalt zeigt, daß das übermittelte Signal dazu bestimmt ist, den TEI-Wert zuzuord nen. Der Steuerteil, der diese Signale erhalten hat, gibt das Schreibsignal WR ab und gibt den TEI-Wert als Adressen signal ADR ab. Im Falle, daß der zugeordnete TEI-Wert 20 (010100) ist, wird eine "1" an der Adresse der dritten Spal te (010) und der fünften Zeile (100) geschrieben, wie dies in Fig. 5(b) gezeigt ist. Hierdurch wird diesem Endgerät der TEI-Wert "20" zugeordnet.

Wenn dann die normalen Rahmendaten FD bei der anschließen den Kommunikation empfangen werden, extrahiert der Steuer teil 1 den TEI-Wert aus den Adreßdaten AD in diesen Daten, gibt ihn an den Speicher 2 als Adreßsignal ADR weiter und gibt das Lesesignal RD ab. Im Falle, daß der empfangene TEI-Wert "20" ist, sind die gelesenen Daten "1" und der Steuerteil 1 nimmt die empfangenen Daten als für ihn be stimmt auf.

Wenn andererseits der Wert nicht "20" ist, so wird die Adresse zugänglich gemacht, bei der die gespeicherten Daten "0" sind und es wird daher "0" gelesen. In diesem Fall be achtet der Steuerteil 1 die entsprechenden Daten als einem anderen Endgerät zugeordnete Daten nicht.

Fig. 5(c) zeigt den Inhalt des Speichers 2 eines End geräts, dem eine Mehrzahl von TEI-Werten zugeordnet sind. In diesem Fall sind zusätzlich zu dem obenerwähnten Wert "20" noch die TEI-Werte 7 (000111), 35 (100011) und 57 (111001) zugeordnet. Das bedeutet, daß die Daten der Adres sen der ersten Spalte (000) und der achten Zeile (111), der fünften Spalte (100) und der vierten Zeile (011), sowie der achten Spalte (111) und der zweiten Zeile (001) "1" sind. Wenn im Falle dieses Endgeräts in den Rahmendaten FD irgend einer der Werte 20, 7, 35 oder 57 enthalten ist, so werden die Lesedaten DT "1" und der Steuerteil 1 nimmt die ent sprechenden Daten als ihm selbst zugeordnet an. Fig. 6(d) zeigt die Daten der Adresse im Falle, daß der in den empfan genen Daten enthaltene TEI-Wert "7" ist (vergleiche Straf fur).

Fig. 5(e) zeigt die Lesedaten "0" im Falle, daß der TEI- Wert der empfangenen Daten "10" (001010) ist (vergleiche Straffur); in diesem Fall werden die empfangenen Daten nicht beachtet.

Im Falle, daß die TEI-Werte zugeordnet werden, werden, wie weiter oben beschrieben, dann, wen irgendwelche der TEI-Werte freigegeben werden, die Rahmendaten FD, die den entsprechenden Steuercodeteil CNTL und den freizugebenden TEI-Wert aufweisen, vom Hauptgerät 10 übertragen. Der Steu erteil 1, der diese Daten empfangen hat, gibt diesen TEI- Wert als Adreßsignal ADR dem Speicher 2 ein und gibt das Freigabe-Signal RS ab. Wenn nun im Falle, daß der freizuge bende bzw. zu löschende TEI-Wert "57" ist, wie dies in Fig. 5(f) dargestellt ist, so werden die Daten der Adresse der achten Spalte und der zweiten Zeile durch "0" ersetzt.

Ein solcher Speicher ist auch auf der Hauptgeräteseite 10 installiert. Fig. 6 zeigt einen wesentlichen Teil des Hauptgeräts 10 mit einem Steuerteil 11 und einem Speicher 12. Bevor die TEI-Werte zugeordnet werden, gibt der Steuer teil 11 ein Löschsignal CLR an den Speicher 12, wobei der gesamte Speicherinhalt auf "0" zurückgesetzt wird. Indem der TEI-Wert jedem der Endgeräte TE 0, TE 1, . . . TEn aufeinan derfolgend zugeordnet wird, gibt der Speicherteil 1 diesem TEI-Wert als Adreßsignal ADR zum Speicher 12 und gibt das Schreibsignal WR zum Speicher 12. Hierdurch werden die Da ten der Adressen entsprechend den zugeordneten TEI-Werten "1". Wenn nun "0", "1", "2", "3", "4", . . . "10" als TEI-Wer te einem einzelnen Endgerät oder einer Mehrzahl von Endgerä ten zugeordnet werden, so wird der Speicherinhalt wie in Fig. 6 gezeigt.

Wenn der TEI-Wert erneut irgendeinem der Endgeräte zugeord net wird, so darf nicht der bereits zugeordnete TEI-Wert verwendet werden. Der Steuerteil 11 gibt dann denjenigen TEI-Wert, dessen Zuordnung geplant ist, zum Speicher 12 als Adreßsignal ADR und gibt ein Lesesignal "RD" zum Spei cher 12. Hierdurch werden die Daten DT der entsprechenden Adresse in den Steuerteil 11 ausgelesen.

Wenn die ausgelesenen Daten DT den Wert "0" haben, so wurde der entsprechende TEI-Wert nicht zugeordnet und wenn im Gegensatz hierzu die ausgelesenen Daten "1" sind, so kann daraus gefolgert werden, daß der entsprechende TEI-Wert bereits zugeordnet worden ist.

Im Falle, daß ein bereits zugeordneter TEI-Wert freigegeben wird, so wird dieser TEI-Wert dem Speicher 12 als Adreßsig nal ADR zugeführt und ein Freigabesignal RS wird dem Spei cher 12 zugeführt. Hierdurch werde die Daten der entspre chenden Adresse von "1" auf "0" umgeschrieben, so daß der entsprechende Wert erneut zugeordnet werden kann.

Fig. 7 ist ein Schaltungsdiagramm, welches die Konfigura tion eines Speichers 2 oder 12 zeigt, hier beispielsweise im Falle, wo die Gesamtzahl der TEI's 16 (= 2⁴) ist, wobei der Speicher vier Spalten und vier Zeilen aufweist und das Adreßsignal ADR 4 Bits aufweist.

Die werthöheren zwei Bits und die wertniedereren zwei Bits des Adreßsignals ADR werden den Adreß-Decodierteilen 21 und 22 zugeführt. Die erste, zweite, dritte und vierte Spal te wird entsprechend zu (0,0), (0,1), (1,0) und (1,1) der beiden werthöheren Bits und die erste, die zweite, die drit te und die vierte Zeile entsprechend (0,0), (0,1), (1,0) und (1,1) der wertniedrigeren Bits gewählt. Die Symbole C ₁₁, C ₁₂, . . . C ₄₄ bezeichnen Speicherzellen und die Symbole Cÿ (i, j = 1 - 4) bezeichnen eine Zelle der Zeile i und der Spalte j. Bezugsziffern 31, 32, 33 und 34 bezeichnen Schreib- und Leseschaltungen auf Spaltenbasis, die zum Schreiben, Lesen, Freigeben und Löschen vorgesehen sind. Diese Schreib- und Leseschaltungen 31, 32, 33 und 34 sind mit lokalen Schaltungen kombiniert und es werden ihnen das Lösch-Signal CLR, das Lese-Signal RD, das Freigabe-Signal RS und das Schreib-Signal WR über entsprechende Leitungen 23, 24, 25 und 26 zugeführt, nachdem ihnen das Auswahlsig nal einer jeden Spalte vom Adreßdecodierteil 21 gegeben wurde. Auch werden über eine Datenleitung 27 die Lesedaten DT ausgegeben.

Im folgenden wird die Schreib- und Leseschaltung 31 u. dgl. beschrieben. Das Ausgangssignal des Adreß-Decodier-Teils 21 wird den UND-Gattern 30 a und 30 b zugeführt. Das Lese signal WR wird einem ODER-Gatter 30 c zugeführt, einem Inver ter 30 e und dem Gate eines N-Kanal-Transistors 30 e, dessen eines Ende sich auf Erdpotential befindet. Das Freigabesig nal RS wird dem ODER-Gatter 30 c, dem Gate eines N-Kanal- Transistors 30 f und einem Inverter 30 g zugeführt. Das Lese signal RD wird dem UND-Gatter 30 b zugeführt. Das Löschsig nal CLR wird den UND-Gattern 30 e und 30 j über einen Inver ter 30 a und dem Gate eines N-Kanal-Transistors 30 s sowie einem Inverter 30 t zugeführt.

Das Ausgangssignal des ODER-Gattters 30 c wird dem UND- Gatter 30 a zugeführt. Das Ausgangssignal des Inverters 30 d wird dem Gate eines P-Kanal-Transistors 30 h zugeführt, der in Serie mit dem N-Kanal-Transistor 30 f verbunden ist und auf der Energiequellenseite angeordnet ist. Das Augangssig nal des Inverters 30 g wird dem Gate eines P-Kanal-Transi stors 30 l zugeführt, der in Serie mit dem N-Kanal-Transi stor 30 e verbunden ist und auf der Energiequellenseite ange ordnet ist. Das Potential des zwischenliegenden Knotenpunk tes einer Serienschaltung der Transistoren 30 k und 30 f wird über einen Tri-Status-Puffer 30 m einer Bit-Leitung 30 n zuge führt. Das Potential des zwischenliegenden Knotenpunktes einer Serienschaltung der Transistoren 30 l und 30 e wird über einen Tri-Status-Puffer 30 p einer Bit-Leitung 30 q zuge führt. Die Ausgangssignale der UND-Gatter 30 a und 30 b wer den den UND-Gattern 30 i bzw. 30 j zugeführt. Die Ausgangs signale des UND-Gatters 30 i werden als Steuersignale der Tri-Status-Puffer 30 m und 30 p verwendet, und das Ausgangs signal des UND-Gatters 30 j wird als Steuersignal eines Prüf-Verstärkers 30 r verwendet. Der Prüf-Verstärker 30 r gibt entsprechend dem Pegel der Bit-Leitungen 30 n und 30 q binäre Daten als Auslese-Signale an die Datenleitung 27 ab.

Das Ausgangssignal des Inverters 30 f wird dem Gate eines P-Kanal-Transistors 30 u zugeführt. Der Transistor 30 s ist zwischen der Bit-Leitung 30 n und dem Erdpotential einge fügt, und der Transistor 30 u ist zwischen dem Energiequel lenpotential und der Bit-Leitung 30 q eingefügt.

Im folgenden wird der Betrieb dieser Schreib- und Lese- Schaltung 31 beschrieben. Wenn ein Steuersignal abgegeben wird, so werden die Transistoren 30 s und 30 r beide in den leitenden Zustand gebracht, die Bit-Leitung 30 n geht auf niedrigen Pegel, die Bit-Leitung 30 q geht auf hohen Pegel, und an einer jeden Speicherzelle wird eine "0" eingeschrie ben.

Wenn das Schreibsignal WR abgegeben wird, so geht der Ein gang des UND-Gatters 30 a der vom Adreß-Decodier-Teil 21 ausgewählten Spalte auf hohen Pegel, und daher geht der Ausgang des UND-Gatters 30 i auf hohen Pegel und die Tri-Sta tus-Puffer 30 m und 30 p werden geöffnet. Andererseits werden die Transistoren 30 k und 30 e eingeschaltet und daher geht die Bit-Leitung 30 n hoch und die Bit-Leitung 30 q geht auf niedrigen Pegel, und im Gegensatz zum Falle des Lösch-Sig nals wird eine "1" in die Speicherzelle der ausgewählten Speicherzeile eingeschrieben.

Im Gegensatz hierzu werden im Falle, daß das Freigabesignal RS gegeben wird, die Tri-Status-Puffer 30 m und 30 p eben falls geöffnet, in diesem Fall werden jedoch die Transisto ren 30 f und 30 l angeschaltet, und daher geht die Bit- Leitung 30 n nach unten, die Bit-Leitung 30 q geht hoch und in die ausgewählte Speicherzelle wird eine "0" eingeschrie ben.

Des weiteren geht im Fall, daß das Lesesignal RD abgegeben wird, der Ausgang des UND-Gatters 30 b der gewählten Spalte auf hohen Pegel, und das Ausgangssignal des UND-Gatters 30 j startet den Prüf-Verstärker 30 r, um den Inhalt des zu gänglich gemachten Speichers über die Bit-Leitungen 30 n und 30 q zu lesen.

Fig. 8 zeigt die Konfiguration des Speichers 12 mit einer Gesamtzahl von 16 (= 2⁴) TEI's ähnlich dem Speicher 2 gemäß Fig. 7.

Die Speicherzellen sind mit C ₁₁, C ₁₂, . . ., C ₄₄ bezeichnet. Die Adreßsignale ADR abgebenden Adreßdecodierer 51, 52 sind die gleichen wie die Adreßdecodierer 21, 22 gemäß Fig. 7, und ein jedes Bit der 4-Bit-Binärzahlen des Adreßsignals ADR sind durch TEI ₀ bis TEI ₃ angedeutet. Die niedrigeren Bits TEI ₀ und TEI ₁ werden vom Adreßdecoder 51 decodiert und die Signale werden auf die Bitleitungen b ₁, , b ₂, , b ₃, und b ₄, von vier Speicherzellenspalten gegeben. Die oberen Bits TEI ₂, TEI ₃ werden vom Adreßdecodierer 52 decodiert und die Signale werden an die Wortleitungen w ₁, w ₂, w ₃ und w ₄ der vier Speicherzellenzeilen gegeben.

Fig. 9 zeigt die Konfiguration der Speicherzellen anhand C ₁₁. Die Konfiguration als solche ist bekannt.

Die Ausleseleitungen D ₁₁, D ₁₂, . . ., D ₄₄ der von den Speicher zellen gehaltenen Daten sind mit den Gates der Transistoren P ₁₁, P ₁₂, . . ., P ₄₄ des P-Kanals bzw. den Transistoren N ₁₁, N ₁₂, . . ., N ₄₄ des N-Kanals verbunden. Der Transistor des P-Kanals ist mit seinem einen Ende mit der Energiequelle und mit seinem anderen Ende kollektiv an einer jeden Zeile mit den Eingangsleitungen S ₁, S ₂, S ₃ oder S ₄ des NOR- Gatters G ₁ verbunden. Die N-Kanal-Transistoren sind an einer jeden Zeile in Serie miteinander verbunden, mit dem einen Ende geerdet und mit dem anderen Ende mit der Ein gangsleitung S ₁, S ₂, S ₃ oder S ₄ des NOR-Gatters verbunden.

Das Ausgangssignal des NOR-Gatters G ₁ wird für das Start signal der Überprüf-Prozedur bzw. des Überprüf-Vorgangs verwendet.

Im folgenden wird die Betriebsweise des Speichers 12 beschrieben.

Das Zurückstellen aller Speicherzellen mittels eines Lösch signals CLR, das Schreiben einer "1" mittels eines Schreib signals WR, das Schreiben einer "0" mittels eines Freigabe signals RS und das Auslesen gehaltener Daten mittels eines Auslesesignals RD erfolgt in gleicher Weise wie im Falle des Speichers 2, so daß aus diesem Grunde eine Erläuterung der Betriebsweise diesbezüglich unterbleiben kann.

Wenn sämtliche von den Speicherzellen C ₁₁, C ₁₂, . . ., C ₄₄ ge haltenen Daten "1" werden, d. h., wenn alle TEI-Werte be setzt sind, wird der Ausgang des NAND-Gatters, welches parallele Schaltungen wie beispielsweise vier P-Kanal-Tran sistoren P ₁₁, P ₁₂, P ₁₃ und P ₁₄ und serielle Schaltungen wie beispielsweise vier N-Kanal-Transistoren N ₁₁, N ₁₂, N ₁₃ und N ₁₄ umfaßt, d. h., sämtliche Daten wie beispielsweise die Eingangsleitung S ₁ und dgl. des NOR-Gatters G ₁, "0" und der Ausgang des NOR-Gatters G ₁ wird "1". Auf diese Weise wird ein Überprüf-Prozedur-Startsignal STR erhalten.

Wenn der von einer bestimmten Speicherzelle gehaltene Wert "0" ist, d. h., irgendein TEI-Wert ist nicht zugeordnet, so wird der N-Kanal-Transistor abgeschaltet und der P-Kanal-Transistor eingeschaltet. Dementsprechend werden einige der Eingangsleitungen S ₁, S ₂, S ₃ und S ₄ "1" und das Ausgangssignal STR des NOR-Gatters wird "0". Daher kann ein Überprüf-Prozedur-Startsignal nicht erhalten werden.

Fig. 10 zeigt ein weiteres Beispiel des Speichers 12, und Fig. 11 zeigt die Schaltung um die Speicherzelle C ₁₁ herum.

Die Verbindung der Bitleitungen b ₁, , b ₂, , b ₃, und b ₄, und der Wortleitungen W ₁, W ₂, W ₃ und W ₄ mit den Spei cherzellen C ₁₁, C ₁₂, . . ., C ₄₄ ist in der gleichen Weise ausge bildet wie im Falle der Fig. 8.

Bei diesem Ausführungsbeispiel werden die Daten-Auslese-Lei tungen D ₁₁, D ₁₂, . . ., D ₄₄ mit den Gates der N-Kanal-Transisto ren N ₁₁₁, N ₁₁₂, . . ., N ₁₄₄ entsprechend verbunden und die Drains dieser Gatter sind kollektiv mit dem Source-Anschluß der parallel geschalteten P-Kanal-Transistoren P ₂₀₁ und P ₂₀₂ verbunden, und der Source-Anschluß der Transistoren N ₁₁₁, N ₁₁₂, . . ., N ₁₄₄ ist kollektiv mit dem Drain-Anschluß des Transistors N ₂₀₀ verbunden. Der Source-Anschluß des Transistors ist auf Masse gelegt und ein Vorlade-Signal PRG wird dem Gate zugeführt. Zwischen dem Source-Anschluß und dem Gat-Anschluß des Transistors P ₂₀₂ ist ein NOT-Gatter G ₂ angeordnet. Das Ausgangssignal des NOT-Gatters G ₂ wird als Eingangssignal des NOT-Gatters G ₃ verwendet, und das Ausgangssignal des NOT-Gatters G ₃ wird für das Überprüf- Prozedur-Startsignal verwendet. Bei dieser Schaltung stellen die Transistoren N ₁₁₁, N ₁₁₂, . . ., N ₁₄₄ und die Transi storen N ₂₀₀, P ₂₀₀ ein Vorlade-NOR-Gatter dar.

Wenn alle von den Speicherzellen gehaltenen Daten in "1" umgewandelt wurden, so werden die komplementären Daten aus gelesen. Nachdem alle Ausgangssignale der Auslese-Leitungen D ₁₁, D ₁₂, . . . "0" werden, werden alle Transistoren N ₁₁₁, N ₁₁₂, . . ., N ₁₄₄ abgeschaltet und vom NOT-Gatter G ₃ wird ein Überprüf-Prozedur-Startsignal STR erhalten.

Bei diesem Ausführungsbeispiel ist ein statischer NAND- Typus (Fig. 8) und ein Vorlade-NOR-Typus (Fig. 10) ge zeigt, es kann jedoch auch ein Speicher 12 geschaffen wer den, welcher einen statischen NOR-Typus und einen Vorlade- NAND-Typus oder einen Belastungs-Typus mit P-Kanal-Transi storen verwendet.

Bei dem obigen Ausführungsbeispiel ist die Anordnung der 16 Speicherzellen 4 × 4, es ist jedoch auch eine andere Anord nung wie beispielsweise 2 × 8 möglich.

Die TEI-Steuerung der Endgeräte kann so ausgebildet sein, daß ein Register 5 a die TEI-Werte speichert und ein Kompara tor 5 c die übermittelten TEI-Werte mit den gespeicherten Werten vergleicht, wie dies in Fig. 12 dargestellt ist; eine solche Anordnung kann anstelle der Anordnung beim oben beschriebenen Ausführungsbeispiel vorgesehen sein, wo die TEI-Steuerung vom Speicher 2 durchgeführt wird, welcher ähnlich dem Speicher 12 im Hauptgerät 10 ist. Das Register 5 a ist ein n-Bit-Register, welches seine eigenen TEI-Werte speichert. Wenn man annimmt, daß dieser Wert X ₀, . . ., X _n _{- 2}, X _n _{- 1} ist, so werden alle diese Bits den EXCLUSIV-NOR-Gat tern 5 ₀, . . ., 5 _n _{- 2}, 5 _n _{- 1} zugeführt. Der empfangene n-Bit- TEI-Wert Y ₀, . . ., Y _n _{- 2}, Y _n _{- 1} ist der andere Eingang des NOR-Gatters 5 ₀, . . ., 5 _n _{- 2}, 5 _n _{- 1} und diese Ausgangssignale werden dem UND-Gatter 5 b mit n Eingängen zugeführt.

Die Bezugsziffer 5 c bezeichnet einen Komparator, welcher durch die NOR-Gatter 5 ₀, . . ., 5 _n _{- 2}, 5 _n _{- 1} und das UND-Gatter 5 b gebildet ist. Wie aus dem Aufbau des Komparators 5 c er sichtlich ist, wird, wenn ein empfangener TEI-Wert mit einem eigenen, im Register 5 a gespeicherten TEI-Wert über einstimmt, ein Übereinstimmungs-Ausgangssignal zum UND-Gat ter 5 b gegeben. Dies ermöglicht es dem Register 5 b, zu beur teilen, daß das empfangene Signal ihm selbst zugeordnet ist und daß der TEI-Wert und das mit diesem gesendete Sig nal aufgenommen werden sollen. Wenn die beiden Werte nicht übereinstimmen, wird das Signal nicht beachtet.

Selbst wenn sich die Steuerschaltung auf der Endgerät-Seite befindet, können die im Register 5 a gespeicherten TEI-Werte vom Speicher 10 gespeichert werden.

Die erfindungsgemäße Endgerät-Identifizierungs-Steuerschal tung speichert die Zuordnung/Nichtzuordnung der TEI-Werte im Speicher und sendet ein Überprüf-Prozedur-Startsignal aus, wenn sämtliche TEI-Werte "zugeordnet" sind. Es ergibt sich daher der Vorteil, daß sie auf eine Anfrage hinsicht lich einer TEI-Wert-Zuordnung schnell antworten kann.

Claims

1. Endgerät-Identifizieungs-Steuerschaltung in einer Kommuni kationseinrichtung, welche Endgeräte, die an einem Netzwerk angeschlossen sind, mittels Endgerät-Identifizierungen iden tifiziert, dadurch gekennzeichnet, daß sie folgendes umfaßt:
Speicher (2, 12), welche Kapazitäten aufweisen, die der Gesamtzahl der Endgerät-Identifizierungen zumindest ent spricht, eine Einrichtung, um den Inhalt der Speicher auf einen ersten Wert zurückzusetzen, eine Einrichtung, um den Speichern die Endgerät-Identifizierungen (TEI) als Adreß- Signal zuzuführen, wenn eine Endgerät-Identifizierung (TEI) einem Endgerät (TE 1, . . ., TEn) zugeordnet wird, und um einen zweiten Wert an der entsprechenden Adresse des Speichers einzuschreiben, eine Einrichtung, die nachweist, daß der Inhalt des Speichers durchwegs den gleichen Wert hat, und eine Einrichtung, um ein Überprüf-Prozedur-Startsignal (STR) abzugeben, um die Zuordnung/Nichtzuordnung der End gerät-Identifizierung zu überprüfen, wenn der Inhalt des Speichers als durchwegs den zweiten Wert aufweisend nachge wiesen wird, wobei sämtliche vorgenannten Speicher und Ein richtungen auf der Netzwerkseite vorgesehen sind.

2. Endgerät-Identifizierungs-Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß sie entsprechend der Speicherzelle (C ₁₁ bis C ₄₄) einer jeden Adresse mit Transistoren versehen ist, die bei dem zweiten Wert leitend sind, wobei die Transistoren in eine Mehrzahl von Gruppen getrennt sind und in entsprechenden Gruppen in Serie verbunden sind und NAND-Gatter darstellen, und die mit einem NOR-Gatter (G ₁) versehen ist, dessen Ein gangssignal von den Augangssignalen sämtlicher NAND-Gatter gebildet wird, wobei die Ausgangssignale des NOR-Gatters (G ₁) für das Startsignal (STR) bestimmt ist.

3. Endgerät-Identifizierungs-Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß sie entsprechend der Speicherzelle (C ₁₁ bis C ₄₄) einer jeden Adresse mit Transistoren versehen ist, welche bei dem zweiten Wert nicht-leitend werden, wobei diese Transi storen alle parallel miteinander verbunden sind, wobei sie das Signal, welches erhalten wird, wenn die parallele Schal tung nicht-leitend ist, für das Startsignal (STR) benutzt.