DE3783702T2 - Verfahren und vorrichtung zum messen der frequenz eines elektrischen signals. - Google Patents

Description

• Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zum Messen der Frequenz eines elektrischen Signals.
• Ein erster Zweck der vorliegenden Erfindung ist es, die Messung der Frequenz eines Signals zu ermöglichen, das sich in einem breiten Frequenzenbereich bewegen kann, zum Beispiel in der Größenordnung von 2Hz bis 20 KHz.
• Ein weiterer Zweck der vorliegenden Erfindung ist es, ein Verfahren und eine Vorrichtung mit einer Genauigkeit von wenigstens einem Prozent in einem Zeitraum, der 0,5s nicht überschreitet, für eine sich in einem breiten Bereich bewegende Frequenz vorzuschlagen.
• Ein weiterer Zweck der vorliegenden Erfindung ist es, ein Verfahren und eine Vorrichtung vorzuschlagen, die es möglich machen, eine Frequenz zu messen, die nicht stabil ist über der Zeit.
• Das Messen einer Frequenz kann auf zwei Weisen erfolgen: entweder mit dem Frequenzmesser oder mit dem Periodenmeßgerät.
• Die Wirkungsweise des Frequenzmessers besteht darin, die Frequenz eines Signals zu messen durch Zählen der Anzahl Impulse oder des gleichgerichteten Kippens eines Signals während einer vorgegebenen Zeiteinheit. Diese Meßtechnik bleibt jedoch unbefriedigend, wenn es darum geht, eine relativ niedrige Frequenz mit einer guten Genauigkeit zu messen, weil diese Technik eine sehr lange Meßzeit erfordert. Um z.B. eine Frequenz in der Größenordnung von 2 Hz mit einer Genauigkeit von 1% zu messen, muß man nach der Frequenzmessertechnik 100 Signalperioden zählen, was eine Meßzeit von 50 Sekunden erfordert.
• Die Wirkungsweise des Periodenmeßgeräts besteht darin, die Periode des Signals zu messen, indem die Anzahl der Impulse eines Taktgebers gemessen wird, die in einer Periode des Signals enthalten ist. Diese Meßtechnik ist jedoch nicht befriedigend, wenn es darum geht, eine relativ hohe Freqenz mit einer guten Genauigkeit zu messen, weil diese Meßtechnik dann einen Taktgeber mit sehr schneller Frequenz erfordert. Um zum Beispiel eine Frequenz in der Größenordnung von 20 KHz oder genauer einer Periode von 50um mit einer Genauigkeit von 1% nach der Periodenmeßgerätmethode zu messen, benötigt man einen 2MHz- Taktgeber. Zudem muß man, um nach der Messung mit dem Periodenmeßgerät die Frequenz des Signals zu erhalten, eine Division ausführen, um die gemessene Periode in eine Frequenz zu konvertieren.
• Die Meßtechniken vom Type Frequenzmesser und Periodenmeßgerät lassen es also nicht zu, die vorhergehend präzisierten Zwecke der vorliegenden Erfindung zu erfüllen.
• Das Dokument TOUTE L'ELECTRONIQUE, Nr. 456 (1980), Seiten 71-74; L.CHATAIGNIER : "Philips" : Die Fequenzmesser mit hoher Auflösung PM6667/68, beschreibt einen Mikroprozessor- Frequenzmesser, der eine Frequenzenbezugsmessung macht, indem er die Frequenz eines Eingangssignals mit einer internen Bezugsfrequenz vergleicht.
• Der in Figur 2 dieses Dokuments dargestellte Frequenzmesser umfaßt:
• - eine Zeitbasis von 10MHz,
• - ein Tor für die Formung des Eingangssignals,
• - einen Mikroprozessor, der eine Meßzeit bestimmt,
• - ein Synchronismustor, welches das Eingangssignale aus dem formgebenden Tor empfängt und das Signal, welches die Meßzeit darstellt,
• -ein Hauptgatter des Typs NAND, das an seinen Eingängen das Eingangssignal von dem formgebenden Tor empfängt und das Ausgangssignal von dem Synchronismustor,
• - ein Sekundärgatter des Typs NAND, das an seinen Eingängen das Ausgangssignal des Synchronismustors empfängt und das Taktsignal der Zeitbasis,
• - einen Ereigniszähler, der die Anzahl der Impulse des vom Hauptgatter ausgegebenen Signals zählt, und
• - einen Zeitzähler, der die Anzahl der Impulse des vom Sekundärgatter ausgegebenen Signals zählt.
• Die Wirkungsweise dieses Frequenzmessers ist folgende:
• Der Mikroprozessor bestimmt eine Meßzeit von vorgegebener, fester Dauer.
• Das Synchronismustor stellt den ersten Zyklus des Eingangssignals fest, der sich sofort nach dem Beginn der Meßzeit einstellt, und löst bei dieser Feststellung die Öffnung des Hauptgatters und des Sekundärgatters aus.
• Außerdem stellt das Synchronismustor den ersten Zyklus des Eingangssignals fest, der unmittelbar nach dem Ende der Meßzeit eintrifft, und löst bei dieser Feststellung die Schließung des Hauptgatters und des Sekundärgatters aus.
• Die Öffnung und die Schließung des Hauptgatters und des Sekundärgatters werden durch ein "Gattersteuerung" genanntes Signal bestimmt. Dieses Signal "Gattersteuerung" ist folglich synchronisiert mit dem Eingangssignal. Seine Dauer ist nicht fest und vorgegeben, sondern entspricht einem Mehrfachen der Periode des Eingangssignals.
• Das Frequenzmaß erhält man durch die Division der im Ereigniszähler enthaltenen Anzahl Impulse durch die im Zeitzähler enthaltene Anzahl Impulse.
• Der in dem vorerwähnten Dokument beschriebene Frequenzmesser funktioniert nur korrekt, wenn die Meßzeit größer ist als die Periode des zu messenden Signals. Tatsächlich funktioniert der in diesem Dokument beschriebene Frequenzmesser nicht, wenn nicht der Anfang eines Eingangssignalzyklus innerhalb der Meßzeit liegt.
• Die vorerwähnten Ziele werden durch ein Meßverfahren erreicht, das auf eine, dem Dokument Toute l'Electronique vergleichbare Weise Schritte umfaßt, die darin bestehen:
• i) eine Meßzeit von vorgegebener, fester Dauer zu definieren,
• ii) die Fronten einer gegebenen Richtung, ansteigend oder fallend, des zu messenden Signals festzustellen und Gattersteuerungssignale zu erzeugen, die einerseits synchronisiert sind mit der ersten Front der gegebenen Richtung des Signals während der Meßzeit und andererseits synchronisiert sind mit der ersten Front der gegebenen Richtung des Signals, die auf das Ende der Meßzeit folgt,
• iii) in einem ersten Zähler die Anzahl der Fronten der gegebenen Richtung des Signals zwischen der ersten Front der gegebenen Richtung des Signals während der Meßzeit und der ersten Front der gegebenen Richtung des Signals, die auf das Ende der Meßzeit folgt,
• iv) ein Taktsignal konstanter Frequenz zu erzeugen,
• v) in einem zweiten Zähler die Anzahl der Taktimpulse, die zwischen der ersten Front der gegebenen Richtung des Signals während der Meßzeit und der ersten Front der gegebenen Richtung des folgenden Signals nach dem Verstreichen der Meßzeit erzeugt werden, zu zählen, und
• vi) das Verhältnis aus einerseits der Anzahl der vom ersten Zähler gezählten Signalfronten und andererseits der Anzahl der vom zweiten Zähler gezählten Taktimpulse zu ermitteln.
• Dieses Verfahren ist gekennzeichnet, der vorliegenden Erfindung entsprechend, durch die Tatsache, daß die Feststellung der Fronten des Eingangssignals dafür genutzt wird, den Anfang der Meßzeit mit einer ersten Front gegebener Richtung des Signals zu synchronisieren.
• Diese neue Meßtechnik wird in der Folge ausführlich erklärt.
• Es sei gleich jetzt darauf hingewiesen, daß sie die Messung der Frequenz eines Signals, das zwischen 2KHz und 20KHz enthalten ist, mit einer Genauigkeit von wenigstens gleich einem Prozent in einem Zeitraum von nicht mehr als 0,5s zuläßt.
• Nach einer anderen vorteilhaften Charakteristik der vorliegenden Erfindung ist die Periode des Taktsignals ungefähr 100 mal kleiner als die Dauer der Meßzeit.
• Nach einer weiteren vorteilhaften Charakteristik ist die Meßzeitdauer enthalten zwischen 40 und 200 ms, wobei sie vorzugsweise in der Größenordnung von 50 ms ist.
• Vorzugsweise erlangt man erfindungsgemäß die Frequenz des Signals durch Multiplizieren des Resultats des Verhältnisses aus einerseits der Anzahl der Fronten des im Schritt iii) errechneten Signals und andererseits der Anzahl der im Schritt v) errechneten Taktimpulse mit der Frequenz des Taktsignals.
• Die vorliegende Erfindung betrifft ebenfalls eine Meßvorrichtung für die Frequenz eines elektrischen Signals für die Durchführung des vorerwähnten Verfahrens.
• Diese Vorrichtung umfaßt, auf eine mit dem vorerwähnten Dokument "Toute l'Electronique" vergleichbare Weise:
• - eine Anordnung, die eine vorgegebene Meßzeit von fester Dauer definiert,
• - Detektionsmittel, welche die Fronten einer gegebenen Richtung, ansteigend oder fallend, des Signals feststellen, um Gattersteuerungssignale zu erzeugen, die einerseits synchronisiert sind mit der ersten Front der gegebenen Richtung des Signals während der Meßzeit und andererseits synchronisiert sind mit der ersten Front der gegebenen Richtung des Signals, die auf das Ende der Meßzeit folgt,
• - einen ersten, von den Gattersteuerungssignalen gesteuerten Zähler, der die Anzahl N der Fronten der gegebenen Richtung des Signals zählt zwischen der ersten Front der gegebenen Richtung während der Meßzeit und der ersten Front der gegebenen Richtung des Signals, die auf das Ende der Meßzeit folgt,
• - einen Taktgeber, der ein Taktsignal He von konstanter Frequenz erzeugt,
• - einen zweiten, von den Gattersteuerungssignalen gesteuerten Zähler, der die Anzahl der Taktimpulse zählt, die erzeugt werden zwischen der ersten Front der gegebenen Richtung des Signals während der Meßzeit und der ersten Front der gegebenen Richtung des Signals, die auf das Ende der Meßzeit folgt, und
• - eine Zelle, die geeignet ist, das Verhältnis zu ermitteln zwischen der vom ersten Zähler gezählten Anzahl N der Fronten des Signals einerseits, und der vom zweiten Zähler gezählten Anzahl der Taktimpulse K.
• Jedoch, bezogen auf den im Dokument "Toute l'Electronique" beschriebenen Frequenzmesser unterscheidet sich die erfindungsgemäße Vorrichtung durch die Tatsache, daß die Detektionsmittel, welche die Fronten des Signals feststellen, mit der Anordnung verbunden sind, welche die vorgegebene feste Meßzeit definiert und auf diese Anordnung einwirken, um den Anfang der Meßzeit Tf mit einer ersten Front der gegebenen Richtung des Signals zu synchronisieren.
• Weitere Charakteristika, Zwecke und Vorzüge der vorliegenden Erfindung gehen aus der nachfolgenden, detaillierten Beschreibung hervor, mit Bezug auf die beigefügten Zeichnungen, die beispielhaft und keinesfalls einschränkend sind.
• - Die Figuren 1 und 1bis stellen Chronogramme dar, welche die Wirkungsweise der erfindungsgemäßen Meßvorrichtung erläutern.
• - Figur 2 stellt schematisch die Antwort der erfindungsgemäßen Meßvorrichtung auf eine plötzliche Frequenzänderung des Eingangssignals für verschiedene Werte der Dauer des Meßfensters dar.
• - Figur 3 stellt ein allgemeines Schema der erfindungsgemäßen Meßvorrichtung dar.
• - Figur 4 stellt eine Unteranordnung dieser Vorrichtung dar für die Berechnung der für die Frequenz repräsentativen Größen.
• - Figur 5 stellt eine weitere Unteranordnung der erfindungsgemäßen Meßvorrichtung dar, die als Multiplexschaltung dient.
• - Figur 6 stellt eine weitere Unteranordnung der erfindungsgemäßen Meßvorrichtung dar, die als Steuerungsschaltung dient.
• - Figur 7 stellt eine weitere Unteranordnung der erfindungsgemäßen Meßvorrichtung dar, die als Ausgangsschaltung dient.
• - Die Figuren 8a und 8b zeigen ein Organigramm, das die Arbeitsweise einer erfindungsgemäßen Divisions-Unteranordnung darstellt.
• - Die Figuren 9 und 10 stellen diese Divisions-Unteranordnung dar.
• Die in Figur 3 schematisch dargestellte Vorrichtung ist geeignet für das Messen von jeweils drei elektrischen Signalen, die jeweils an den drei Haupteingängen 10, 11 und 12 der Vorrichtung anliegen.
• Im wesentlichen enthält die in Figur 3 dargestellt Vorrichtung drei Rechenmodule 100A, 100B, 100C, zwei Multiplexmodule 200A, 200B, einen Divisionmodul 300, drei Ausgangsmodule 400A, 400B und 400C und einen Steuerungsmodul 500.
• Die Rechenmodule 100A, 100B und 100C sind der Berechnung der Größen N und K angepaßt, die in der Folge erläutert werden und jeweils repräsentativ sind für die Frequenz der an den Eingängen 10, 11 und 12 anliegenden Signale.
• Der Modul 200A gewährleistet das sequentielle Multiplexen der vorerwähnten Parameter N, die von den Modulen 100A, 100B und 100C kommen.
• Der Divisionsmodul 300 berechnet das Verhältnis aus den vorerwähnten Parametern N und K.
• Die Ausgangsmodule 400A, 400B und 400C dienen der Speicherung der vom Divisionsmodul 300 ausgegebenen Rechenresultate, die jeweils den an den Eingängen 10, 11 und 12 anliegenden Signalen entsprechen.
• Der Steuerungsmodul 500 schließlich hat den Zweck, die allgemeine Wirkungsweise der vorerwähnten Module 100, 200, 300 und 400 zu synchronisieren.
• Zunächst wird nun das erfindungsgemäße Meßverfahren mit Bezug auf Figur 1 erläutert.
• Die erste Linie dieser Figur zeigt schematisch ein logisches Signal S, dessen Frequenz man messen möchte.
• Die zweite Linie der Figur 1 zeigt schematisch ein Signal T, dessen Stufen die Meßfenster Tf von bestimmter Dauer definieren.
• Die dritte Linie der Figur 1 schließlich stellt ein Taktsignal He von konstanter Frequenz Fe dar.
• Um die Nachteile der vorerwähnten Meßtechniken des Typs Frequenz- und/oder Periodenmeßgerät zu vermeiden, besteht das erfindungsgemäße Meßverfahren darin, die Anzahl N der Fronten einer gegebenen Richtung, z.B. die Anzahl der ansteigenden Fronten des Signals S innerhalb des Meßfensters Tf zu zählen, die Anzahl der Taktimpulse K zu zählen, die erzeugt werden zwischen der Feststellung der ersten Front der gegebenen Richtung (z.B. der ersten ansteigenden Front) des Signals S während des Meßfensters Tf und dem Erscheinen der ersten Front der gleichen Richtung, die auf das Ende des Meßfensters Tf folgt, sodann das Verhältnis herzustellen zwischen der Anzahl N der während des Meßfensters Tf errechneten Fronten des Signals S einerseits und der Anzahl K der Taktimpulse andererseits.
• Die Linie 4 der Figur 1 stellt schematisch die Anzahl K der errechneten Taktimpulse zwischen der Feststellung der ersten Front der gegebenen Richtung des Signals innerhalb des Meßfensters Tf und dem Erscheinen der ersten Front gleicher Richtung nach dem Ende des Meßfensters Tf dar.
• Das Resultat des Verhältnisses aus den Anzahlen N und K ist direkt repräsentativ für die gesuchte Frequenz des Signals S.
• In der Tat wird die Frequenz Fs des Signals ermittelt durch die Gleichung : Fs (N/K)Fe.
• Mit anderen Worten: es genügt, das Resultat des Verhältnisses N/K mit der Frequenz des Taktsignals zu multiplizieren, um die gesuchte Frequenz des Signals zu erhalten.
• Der sich bei der Messung ergebenden Fehler ist gleich oder größer als ein Taktimpuls bei K errechneten Taktimpulsen.
• Daher ist der Meßfehler maximal, wenn die Periode des Signals im wesentlichen der Dauer des Meßfensters Tf entspricht. In diesem Fall ist N = 1 und der Meßfehler ist gleich 1/K, wobei K gleich der Anzahl der innerhalb des Meßfensters Tf gezählten Taktimpulse ist.
• Wie vorhergehend angedeutet, will man eine Meßgenauigkeit von wenigstens gleich 1%.
• Daraus resultiert, daß 1/K gleich 1/100 sein muß, somit K = 100. Anders ausgedrückt muß die Periode des Taktsignals He hundertmal kleiner sein als die Dauer des Meßfensters Tf.
• In der angefügten Figur 1bis wurde schematisch der Meßfehler über der Frequenz dargestellt, in Prozent, in Abhängigkeit von der Frequenz des Eingangssignals.
• Die Figur 1bis entspricht dem vorerwähnten Fall, wo die Periode des Taktsignals He hundertmal kürzer ist als die Dauer des Meßfensters Tf.
• Wie vorhergehend erwähnt, ist der maximale Meßfehler gleich 1%, wenn die Periode des Signals gleich der Dauer des Meßfensters Tf ist.
• Wenn die Frequenz des zu messenden Signals ab diesem Wert 1/Tf kleiner wird, bleibt die Anzahl N gleich 1, aber die Anzahl K der errechneten Taktimpulse wächst proportional zu der Frequenzreduzierung. Folglich, wenn die zu messende Frequenz ab dem Wert 1/Tf kleiner wird, wird der Meßfehler proportional kleiner, wie in Figur 1bis dargestellt.
• Im Gegensatz dazu, wenn die zu messende Frequenz ab der Frequenz 1/Tf ansteigt, wächst die Anzahl N progressiv in regelmäßigen Schritten, entsprechend den Vielfachen 1/Tf, wie in Figur 1bis dargestellt, und für jeden der Wachstumsschritte der Anzahl N wird die Anzahl der errechneten Taktimpulse kleiner zwischen N.100/(N-1) und 100.
• Folglich, wenn die zu messende Frequenz ab dem Wert 1/Tf progressiv wächst, wird der Meßfehler bestimmt durch eine Folge von diskontinuierlichen, ansteigenden Treppen, deren Neigung abnimmt und welche die Obergrenze 1% haben, wie in Figur 1bis dargestellt.
• Die in Figur 1bis dargestellte Meßfehlerbewertung hat nur statistischen Wert.
• In Figur 2 hat man das Verhalten der erfindungsgemäßen Meßvorrichtung als Reaktion auf eine plötzliche Änderung der Eingangsfrequenz dargestellt. Genauer, in Figur 2 hat man die Reaktion der Vorrichtung für verschiedene Werte der Meßfensterdauer Tf dargestellt. Die Darstellung der Figur 2 resultiert aus einer Rechensimulation. Diese Simulation zeigt, daß der dynamische Fehler am kleinsten ist, wenn das Fenster Tf kleinstmöglich ist. Jedoch hat diese Simulation gezeigt daß, wenn man ein Fenster kleiner 50ms nimmt, die Reaktion nicht mehr monoton ist, man Schwingungen auftreten sieht. Diese Schwingungen sind bei der Messung, wo sie sich auf die Ausgabeanzeigeeinrichtung übertragen wurden, nicht zulässig.
• Aus diesem Grund hat die Anmelderin festgelegt, daß die optimale Meßzeit im Bereich von ungefähr 50ms liegt.
• Mit Rücksicht auf das vorerwähnte Verhältnis zwischen der Dauer des Meßfensters Tf und der Periode des Taktsignals, das gleich 100 ist, hat die Anmelderin ebenfalls festgelgt, daß die Periode des optimalen Taktsignals in der Größenordnung von 500us liegt.
• In der Praxis, für die Realisierung einer Ausführungsform, die bisher befriedigt hat, hat die Anmelderin eine Meßfensterdauer Tf gleich 48,8 ms gewählt und eine Taktsignalperiode gleich 488 µs, wobei dieser Wert durch 1/2¹¹ bestimmt wird.
• Allgemein gesehen sind die Strukturen der Module 100A, 100B und 100C identisch.
• Wie in Figur 4 dargestellt empfangen diese Module 100 am Eingang das Signal S, dessen Frequenz gemessen werden soll, ein Basistaktsignal H, ein allgemeines Resetsignal R. Die Schaltung 100 liefert am Ausgang ein Multibitsignal Vn, das die Anzahl N der Perioden des Signals darstellt, die während der Dauer des Meßfensters Tf gezählt werden, ein Multibitsignal VK, das den Wert der Anzahl K der Taktimpulse darstellt zwischen dem Erscheinen der ersten ansteigenden Front des Signals während des Meßfensters und der ersten ansteigenden Front des Signals, die auf das Ende des Meßfensters folgt, ein Signals Z, das anzeigt, daß die Frequenz des zu messenden Signals kleiner ist als eine festgelegte Frequenz und daß unter diesen Bedingungen das Resultat der Messung gleich Null ist, und schließlich ein an den Steuerungsmodul adressiertes Signal DD, welches das Erscheinen eines neuen Meßresultats anzeigt, um die Berechnung des entsprechenden Verhältnisses N/K einzuleiten.
• Im wesentlichen umfaßt die in Figur 4 dargestellte Schaltung 100 eine Unteranordnung 110, deren Zweck es ist, die Dauer des Meßfensters Tf zu bestimmen, eine Synthese- Unteranordnung 130, eine zeitbasisbildende Unteranordnung 150, die das Taktsignal He liefert, zwei Zähler 160, 170, deren Zweck die Bestimmung der Anzahlen N und K ist, eine Unteranordnung 175 für die Feststellung einer Frequenz, die kleiner ist als die meßbare Minimalfrequenz, und Ausgangstore 180, 190, verbunden mit den Zählern 160 bzw. 170 zur Speicherung der Anzahlen N und K.
• Die Unteranordnung 110, deren Zweck es ist, die Dauer des Meßfensters Tf zu bestimmen, empfängt als Eingang das Basistaktsignal H, das allgemeine Resetsignal R und ein Hilfsresetsignal, vom Synthesemodul 130 erzeugt, wie nachstehend beschrieben.
• Das Basistaktsignal H ist vorzugsweise 1MHz. Dieses Signal H wird am Eingang eines Inverters 122 angelegt, dessen Ausgang auf den Takteingang eines Zählers 123 geht.
• Der Ausgang QA dieses Zählers 123 ist zurückgeschleift auf den Takteingang des Zählers 123. Dieser letztere empfängt an seinem Reseteingang CLR das allgemeine Resetsignal R. Die Eingänge eines UND-Glieds mit zwei Eingängen 112 sind verbunden mit dem Ausgang QD des Zählers 123 bzw. mit dem Ausgang der Unteranordnung 110, gebildet von dem Ausgang eines ODER-Glieds 121. Der Ausgang des UND-Glieds 112 geht auf den Takteingang CLK eines Zählers 113. Der Reset-Eingang dieses Zählers 113 ist verbunden mit dem Ausgang eines ODER-Glieds 111. Die Eingänge dieses letzteren sind verbunden mit dem allgemeinen Reseteingang R bzw. mit dem Resetausgang der Synthese-Unteranordnung 130, gebildet von dem Ausgang eines UND-Glieds 140.
• Die Ausgänge Q1 bis Q13 sind verbunden mit den Eingängen eines ODER-Glieds 121 über 5 Inverter 114, 115, 116, 117, 118, ein ODER-Glied mit drei Eingängen 119 und einem NOR- Glied 120.
• Die Ausgänge Q1, Q5, Q9, Q10 und Q13 des Zählers 113 sind jeweils verbunden mit den Eingängen der Inverter 114, 115, 116, 117 und 118. Die Eingänge des ODER-Glieds 119 sind jeweils verbunden mit den Ausgängen der Inverter 114 und 115 und mit dem Ausgang Q4 des Zählers 113.
• Die Eingänge des NOR-Glieds 13 sind jeweils verbunden mit den Ausgängen Q6, Q7, Q8, Q11 und Q12 des Zählers 113 und den Ausgängen der Inverter 116, 117 und 118. Die Eingänge des ODER- Glieds 121 sind jeweils verbunden mit dem Ausgang des ODER-Glieds 119 und dem NOR-Glied 120.
• Unter der Annahme, daß das Basistaktsignal H eine Frequenz von 1MHz aufweist, erzeugt das ODER-Glied 121 Impulsgipfel von 2us mit einer Periode von 48,8ms. Die Dauer der Impulsgipfel von 2us wird bestimmt durch den Zähler 123. Die Periode von 48.8 ms der Impulsgipfel des ODER-Glieds 121 wird bestimmt durch das Zählen des Zählers 113.
• Die Periode der aus dem ODER-Glied 121 hervorgegangenen Impulsgipfel entspricht der Dauer des gesuchten Meßfensters Rf.
• Der Synthesemodul 130 erfüllt den Zweck, am Ausgang zwei Signale zu erzeugen, die dazu bestimmt sind, einerseits die Speicherung der Werte N und K in den Ausgangspufferspeichern 180, 190 zu steuern und andererseits die Zähler 160, 170 zu reinitialisieren und die Unteranordnung 110 zu reinitialisieren.
• Die Unteranordnung 130 erhält als Eingang das Basistaktsignal H, das allgemeine Resetsignal R, das Signals S, dessen Frequenz gemessen werden soll, und das Signal Tf, das am Ausgang des vorerwähnten ODER-Glieds 121 erzeugt wird.
• Das Basistaktsignal H wird am Eingang des Inverters 130 eingegeben.
• Das allgemeine Resetsignal R wird am Eingang eines Inverters 132 eingegeben, dessen Ausgang auf die Eingänge der beiden in Kaskade geschalteten Kippschaltungen 136, 138 des Typs JK geht.
• Das Signal S wird am Eingang eines Inverters 133 eingegeben. Das aus dem ODER-Glied 121 hervorgehende Signal Tf wird am Eingang eines Inverters 134 eingegeben.
• Die Eingänge eines UND-Glieds 135 mit zwei Eingängen sind verbunden mit den Ausgängen der beiden vorerwähnten Inverter 133 bzw. 134. Der Ausgang des UND-Glieds 135 geht auf den Eingang K der Kippschaltung 136. Der Takteingang dieser Kippschaltung 136 ist verbunden mit dem Ausgang des Inverters 131. Der Eingang J K der Kippschaltung 136 ist verbunden mit dem Ausgang Q der Kippschaltung 138. Der Reseteingang der Kippschaltung 136 ist verbunden mit einer positiven Versorgungsspannung +Vcc.
• Der Ausgang Q der Kippschaltung 136 ist verbunden mit einem ersten Eingang eines UND-Glieds 140. Der zweite Eingang dieses UND-Glieds 140 ist verbunden mit dem Ausgang Q der Kippschaltung 138.
• Der Ausgang der Kippschaltung 136 ist verbunden mit einem UND-Glied 137, dessen zweiter Eingang das Signal S erhält, dessen Frequenz gemessen werden soll. Der Ausgang des UND-Glieds 137 ist mit dem Eingang J der Kippschaltung 138 verbunden.
• Der Takteingang der Kippschaltung 138 ist mit dem Ausgang des Inverters 131 verbunden. Der Eingang K der Kippschaltung 138 erhält das aus dem ODER-Glied 121 hervorgehende Signal Tf. Der Reseteingang der Kippschaltung 138 ist verbunden mit einer positiven Versorgungsspannung +Vcc.
• Der Ausgang Q der Kippschaltung 138 geht, außer auf den Eingang J der Kippschaltung 136, auf einen ersten Eingang des UND- Glieds 139, dessen zweiter Eingang verbunden ist mit dem Ausgang der Kippschaltung 136.
• Somit erzeugt der Ausgang des UND-Glieds 139 einen Impuls, der zusammenfällt mit der Feststellung der ersten ansteigenden Front des Signals, die auf das Meßfenster Tf folgt, um die Speicherung der durch die Zähler 160 und 170 ermittelten Werte N und K in den Ausgangspufferspeichern 180 und 190 zu steuern. Der Ausgang des Glieds 140 erzeugt seinerseits einen Impuls, der zusammenfällt mit dem Beginn des Meßfensters Tf, um die Zähler 160 und 170 und die Unteranordnung 110 rückzusetzen.
• Die Unteranordnung 150 hat den Zweck, die Frequenz des Basistaktsignals H zu teilen, um das vorerwähnte Taktsignals He zu erhalten.
• Dazu wird das Basistaktsignal H am Eingang eines Inverters 151 angelegt, dessen Ausgang auf den Takteingang CLK eines Zählers 154 geht.
• Der Reseteingang des Zählers 154 ist verbunden mit dem Ausgang eines ODER-Glieds 153. Dieses erhält als Eingang einerseits das allgemeine Resetsignal R und andererseits das vom Ausgang einer Kippschaltung 158 ausgehende Signal.
• Der Takteingang CK der Kippschaltung 158 ist über einen Inverter 152 verbunden mit dem Ausgang der Inverters 151.
• Die Eingänge und der Kippschaltung 158 sind mit einer positiven Versorgungsspannung +Vcc verbunden.
• Der Eingang D der Kippschaltung 158 ist über ein NAND- Glied 157 und zwei Inverter 155 und 156 mit den Ausgängen Q1 bis Q9 der Kippschaltung 154 verbunden.
• Genauer, die Ausgänge Q4 und Q5 des Zählers 154 sind mit den Eingängen der Inverter 155 bzw. 156 verbunden.
• Die Eingänge des NAND-Glieds 157 sind verbunden mit den Eingängen Q1 bis Q3 und Q6 bis Q9 des Zählers 154 und mit den Ausgängen der Inverter 155 und 156.
• Somit ist der Zähler 154 eingerichtet, um 488 Impulse des Basistaktsignals H zu zählen, und aufgrund dessen erzeugt der Ausgang der Kippschaltung 158 Impulse von einer Dauer von 1us mit einer Periode von 488 us. Dieses Signal entspricht dem gesuchten Taktsignal He.
• Der Zähler 160 zählt die Anzahl der in dem Meßfenster Tf enthaltenen Perioden des Signals S.
• Dazu erhält der Zähler 160 an seinem Takteingang das Signal S und an seinem Reseteingang RST das Signal von einem ODER-Glied 176, gesteuert durch den Modul 130 und, genauer, durch den Ausgang des vorerwähnten UND-Glieds 140.
• Die am Ausgang des Zählers 160 verfügbare Anzahl N wird gespeichert in zwei Pufferspeichern 182, 184, jeder gebildet aus z.B. zehn parallel geschalteten Kippschaltungen D. Die Kippschaltungen 182 und 184 sind verbunden mit einem Ausgangsbus 186, z.B. einem 10-Bit-Bus. Die Speicherung der durch den Zähler 160 bestimmten Anzahl N in den Kippschaltungen 182, 184 wird gesteuert durch das von dem UND-Glied 139 kommende, an den Takteingängen CK der Kippschaltungen 182 und 184 anliegende Signal.
• Auf ähnliche Weise zählt der Zähler 170 die Anzahl Taktimpulse He, die enthalten sind zwischen der ersten ansteigenden Front des Signals innerhalb des Meßfensters Tf und der ersten ansteigenden Front des Signals nach dem Ende des Meßfensters Tf.
• Dazu erhält der Zähler 170 an seinem Takteingang CLK das vom Ausgang der Kippschaltung 158 kommende Taktsignal He. Der Reseteingang des Zählers 170 ist verbunden mit dem Ausgang des vorerwähnten ODER-Glieds 176.
• Die Ausgänge des Zählers 170 sind verbunden mit den Kippschaltungseingängen D, zusammengefaßt z.B. in Form von zwei Schaltkreisen 192 und 194, deren usgänge verbunden sind mit einem zweiten Multibit-Ausgangsbus 196, mit z.B. 10 Bits. Die von dem Zähler 170 errechnete Anzahl Taktimpulse He ist auf dem Bus 196 verfügbar. Die Speicherung der Anzahl K in den Kippschaltungen D 192 und 194 wird gesteuert durch das von dem UND-Glied 139 kommende, an den Takteingängen CK der Schaltkreise 192 und 194 anliegende Taktsignal.
• Der Modul 175, dazu bestimmt festzustellen, daß die zu messende Frequenz kleiner ist als eine vorbestimmte Frequenz, ist zusammengesetzt aus dem vorerwähnten ODER-Glied 176 und einer Kippschaltung D 177.
• Der Eingang D dieser letzteren ist verbunden mit dem Ausgang Q 11 des Zählers 170. Tatsächlich bedeutet der Übergang auf "1" des Ausgangs Q11 des Zählers 170, daß der Zähler 170 einen vorbestimmten Wert überschritten hat, der einer Meßfrequenz kleiner 2Hz entspricht.
• Der Takteingang CK der Kippschaltung 177 ist verbunden mit dem Ausgang des Inverters 131. Der Eingang der Kippschaltung 177 ist verbunden mit dem Ausgang eines Inverters 101, der am Eingang 4as allgemeine Resetsignal R erhält. Der Ausgang Q der Kippscnaltung 177 ist verbunden mit einem Eingang des ODER-Glieds 176. Dieses erhält auf seinen anderen Eingängen das allgemeine Resetsignal R und den Ausgang des UND-Glieds 140.
• Das Signal Z, das anzeigt, daß das Meßergebnis gleich Null ist, weil die Frequenz kleiner ist als eine minimale Meßfrequenz, ist am Ausgang Q der Kippschaltung 177 vorhanden. Das Signal DD, das anzeigt, daß das Ergebnis einer neuen Messung vorhanden ist im Hinblick auf eine Division, wird am Ausgang des UND-Glieds 139 erzeugt.
• Wie in Figur 5 dargestellt, werden die Anzahlen N, erzeugt von jedem der Schaltkreise 100A, 100B und 100C und verfügbar auf den Ausgangsbussen 186A, 186B und 186C gemultiplext durch die von der Steuerungsschaltung 500 kommenden Signale A, B und C.
• Auf ähnliche Weise werden die Anzahlen K, erzeugt von jeder der Unteranordnungen 100A, 100B und 100C und verfügbar auf den Ausgangsbussen 196A, 196B und 196C gemultiplext durch die Unteranordnung 200B mittels derselben Signale A, B und C, erzeugt von dem Steuerungsmodul 500.
• Vorzugsweise sind die Multiplexer-Unteranordnungen 200A und 200B identisch.
• Man wird nun ein Ausführungsbeispiel dieser Multiplexschaltung mit Bezug auf Figur 5 beschreiben.
• Diese Schaltung umfaßt 30 UND-Glieder mit zwei Eingängen und 10 ODER-Glieder mit drei Eingängen.
• Die UND-Glieder sind in Dreiergruppen zusammengestellt, so wie die aus den UND-Glieder 202, 204 und 206 gebildete Gruppe.
• Die verschiedenen Gruppen mit drei UND-Gliedern sind jeweils verbunden mit Bits verschiedener Wertigkeiten der an den Ausgangsbussen 186 oder 196 der Rechenschaltung 100 anliegenden Signale. Einer der Eingänge der drei Glieder jeder Gruppe ist jeweils verbunden mit einer mit den Bussen 186A, 186B, 186C oder 196A, 196B und 196C verbundenen Bitleitung. Der andere Eingang der drei Glieder dieser Gruppe erhält jeweils die Multiplexsignale A, B und C, erzeugt durch den Bearbeitungmodul 500.
• Die Ausgänge der Glieder ein und derselben Gruppe sind verbunden mit den jeweiligen Eingängen eines dazugehörigen ODER- Glieds.
• Der Ausgang dieses ODER-Glieds ist verbunden mit einer Leitung eines Ausgangsbusses 201. Folglich werden die von den Rechenmodulen 100A, 100B und 100C erzeugten Anzahlen N gemultiplext durch den Modul 200A und verfügbar am 10-Bit-Bus 201A, der am Divisionsmodul 300 anliegt.
• Auf ähnliche Weise werden die von den Rechenmodulen 100A, 100B und 100C erzeugten Anzahlen K gemultiplext durch den Modul 200B und verfügbar am 10-Bit-Bus 201B, der am Rechenmodul 300 anliegt.
• Nun wird die in Figur 6 dargestellte Steuerungsschaltung 500 beschrieben.
• Diese Schaltung erhält als Eingang die von den Rechenmodulen 100A, 100B und 100C ausgegebenen Signale DD (in Figur 6 mit DD1 bzw.DD2 und DD3 bezeichnet), das Basistaktsignal H, das allgemeine Resetsignal R, ein vom Dividiermodul 300 erzeugtes Signal DB, um anzuzeigen, ob dieser bereit ist für eine neue Division.
• Die Steuerungsschaltung 500 erzeugt als Ausgang die Multiplexsignale A, B und C für die Multiplexmodule 200A, 200B, ein Divisionssteuerungssignal CD für die Dividierschaltung 300 und die Signale BR1, BR2 und BR3 für die Ausgangspufferspeicherstufen 400A bzw. 400B und 400C.
• Das Basistaktsignal H und das allgemeine Resetsignal R gehen auf die Eingänge der Inverter 514 bzw. 516.
• Die Signale DD1, DD2 und DD3, die von den UND-Gliedern 139 kommen, welche in die Rechenmodule 100A, 100B und 100C integriert sind, gehen auf die Takteingänge CK der Kippschaltungen D 502, 504 und 506. Die Eingänge D und PR der letzteren sind mit einer positiven Versorgungsspannung +Vcc verbunden.
• Die Reseteingänge der Kippschaltungen 502, 504 und 506 sind jeweils verbunden mit den Ausgängen der UND-Glieder 508, 510 und 512.
• Einer der Eingänge dieser UND-Glieder 508, 510 und 512 ist mit dem Ausgang des Inverters 516 verbunden.
• Der andere Eingang der UND-Glieder 508, 510 und 512 erhält jeweils ein Signal , und , dessen Erzeugung in der Folge beschrieben wird.
• Die Ausgänge Q und der Kippschaltung 502, welche die Signale erzeugen, die mit D1 und bezeichnet werden, sind verbunden mit den jeweiligen Leitungen eines Hilfsbusses 501.
• Auf ähnliche Weise sind die Ausgänge Q und der Kippschaltung 504, welche die in Figur 6 mit D2 und bezeichneten Signale erzeugen, mit den jeweiligen Leitungen des Hilfsbusses 501 verbunden. Schließlich sind die Ausgänge Q und der Kippschaltung 506, welche die Signale erzeugen, die mit D3 und D3 bezeichnet werden, verbunden mit den jeweiligen Leitungen des Hilfsbusses 501.
• Das Signal DB geht ebenfalls auf eine der zum Hilfsbus 501 gehörenden Leitungen, ebenso wie der Ausgang des Inverters 518, der am Eingang das vorerwähnte Signal DB erhält.
• Drei Kippschaltungen JK 520, 522 und 524 werden geteuert über einen zweiten Hilfsbus 503. Dieser erhält die von den Invertern 514 und 516 kommenden Signale und , sowie die Signale J1, J2 , J3, K2 und K3, die als Ausgang der ODER-Glieder 540, 554, 556, 558 und 560 erzeugt werden auf eine Weise, die in der Folge genauer beschrieben wird.
• Die Reseteingänge der Kippschaltungen JK 520, 522 und 524 erhalten das Signal . Die Takteingänge der Kippschaltungen 520, 522 und 524 das Basistaktsignal .
• Der Eingang J der Kippschaltung 520 erhält das Signal J1. Der Eingang K der Kippschaltung 520 ist verbunden mit der positiven Versorgungsspannung +Vcc.
• Die Eingänge J und K der Kippschaltung 522 erhalten die Signale J2 bzw. K2.
• Die Eingänge J und K der Kippschaltung 524 erhalten die Signale J3 bzw. K3.
• Die Ausgänge Q und der Kippschaltungen 520, 522 und 524 sind verbunden mit einem dritten Hilfsbus 505. Die Ausgänge Q und der Kippschaltung 520 erzeugen die Signale Q1 bzw. Q1.
• Die Ausgänge Q und der Kippschaltung 522 erzeugen die Signale Q2 bzw. . Schließlich erzeugen die Ausgänge Q und Q der Kippschaltung 524 die Signale Q3 bzw.
• Die Eingänge eines UND-Glieds 526 erhalten die Signale Q2 bzw. . Die Eingänge eines UND-Glieds 528 mit drei Eingängen erhalten die Signale bzw. Q3 bzw. . Die Ausgänge der UND- Glieder 526 und 528 sind verbunden mit den Eingängen eines ODER- Glieds 540, das als Ausgang das vorerwähnte Signal J1 erzeugt, welches auf dem Hilfsbus 503 anliegt.
• Die Eingänge eines NOR-Glieds 530 mit 4 Eingängen erhalten jeweils die Signale Q3, D1, und D3. Die Eingänge eines UND-Glieds mit zwei Eingängen 542 sind jeweils verbunden mit der Leitung des Signals und mit dem Ausgang des NOR-Glieds 530.
• Die Eingänge eines UND-Glieds 544 mit zwei Eingängen erhalten jeweils die Signale und D3.
• Die Eingänge eines NOR-Glieds 532 mit 4 Eingängen erhalten jeweils die Signale Q1, Q2, und DB.
• Die Eingänge eines ODER-Glieds 544 mit 3 Eingängen sind jeweils verbunden mit den Ausgängen der UND-Glieder 542 und 544 und mit dem Ausgang des NOR-Glieds 532. Der Ausgang des ODER- Glieds 554, der das vorerwähnte Signal J2 erzeugt, ist verbunden mit dem Hilfsbus 503.
• Die Eingänge eines UND-Glieds mit 3 Eingängen 534 erhalten jeweils die Signale Q2, und .
• Die Eingänge eines UND-Glieds mit zwei Eingängen 546 erhalten jeweils die Signale Q1 und Q3.
• Die Eingänge eines ODER-Glieds mit zwei Eingängen 556 sind jeweils verbunden mit den Ausgängen der UND-Glieder 534 und 546.
• Der Ausgang des ODER-Glieds 556, der das vorerwähnte Signal K2 erzeugt, ist mit dem Hilfsbus 503 verbunden.
• Die Eingänge eines NOR-Glieds mit 4 Eingängen 536 erhalten jeweils die Signale Q1, , Q3 und DB.
• Die Eingänge eines UND-Glieds mit 3 Eingängen 548 erhalten jeweils die Signale , und D2.
• Die Eingänge eines UND-Glieds mit 2 Eingängen 552 erhalten jeweils die Signale und D1.
• Die Eingänge eines ODER-Glieds 558 mit 3 Eingängen sind jeweils verbunden mit dem Ausgang des NOR-Glieds 536 und mit den Ausgängen der UND-Glieder 548 und 552.
• Der Ausgang des ODER-Glieds 558, der das vorerwähnte Signal J3 erzeugt, ist mit dem Hilfsbus 503 verbunden.
• Die Eingänge eines UND-Glieds 538 mit zwei Eingängen erhalten die Signale und .
• Die Eingänge eines UND-Glieds 550 mit zwei Eingängen erhalten die Signale Q1 und Q2.
• Die Eingänge eines ODER-Glieds 560 mit zwei Eingängen sind jeweils verbunden mit den Ausgängen der UND-Glieder 538 und 550.
• Der Ausgang des ODER-Glieds 560, das das vorerwähnte Signal K3 erzeugt, ist verbunden mit dem Hilfsbus 503.
• Ein ODER-Glied mit 2 Eingängen 562 erhält die Signale Q2 und Q3.
• Die Eingänge eines UND-Glieds mit 2 Eingängen 576 erhalten das von dem ODER-Glied 562 kommende Signal bzw. das Signal .
• Das im Dividierer 300 zur Anwendung kommende Divisionssteuerungssignal CD ist am Ausgang des UND-Glieds 576 vorhanden.
• Ein UND-Glied 564 mit drei Eingängen erhält die Signale Q1, Q2 und .
• Der Ausgang des Glieds 564 erzeugt das Signal BR1 für den Ausgangspufferspeicher 400A. Zudem ist der Ausgang des UND- Glieds 564 verbunden mit dem Eingang eines Inverters 578. Dieser letztere erzeugt am Ausgang das Signal für den Eingang des vorerwähnten UND-Glieds 508.
• Die Eingänge eines UND-Glieds 566 mit drei Eingängen erhalten jeweils die Signale Q1, Q2 udn Q3. Das UND-Glied 566 erzeugt am Ausgang das Signal BR2 für den Ausgangspufferspeicher 400B.
• Der Ausgang des UND-Glieds 566 ist ebenfalls verbunden mit dem Eingang eines Inverters 580. Dieser letztere liefert als Ausgang das Signal für das vorerwähnte UND-Glied 510.
• Die Eingänge eines UND-Glieds 568 mit drei Eingängen erhalten jeweils die Signale Q1, und Q3. Der Ausgang des UND- Glieds 568 liefert das Signals BR3 für den Ausgangspufferspeicher 400C.
• Der Ausgang des UND-Glieds 568 ist ebenfalls verbunden mit dem Eingang eines Inverters 582, der als Ausgang das Signal für das vorerwähnte UND-Glied 512 erzeugt.
• Die Eingänge eines UND-Glieds mit drei Eingängen 570 erhalten jeweils die Signale , und Q3. Der Ausgang des UND- Glieds 570 erzeugt als Ausgang das Multiplexsignal A für die Module 200A und 200B.
• Auf ähnliche Weise erhalten die Eingänge eines UND- Glieds 572 mit drei Eingängen jeweils die Signale , Q2 und Q3. Der Ausgang des UND-Glieds 572 erzeugt das Signal B für die Multiplexmodule 200A und 200B. Schließlich erhalten die Eingänge eines UND-Glieds 574 mit drei Eingängen jeweils die Signale Q1, und Q3. Der Ausgang des UND-Glieds 574 erzeugt das Multiplexsignal C für die Module 200A und 200B.
• Vorzugsweise ist die Dividierschaltung 300 dazu geeignet, das Verhältnis aus den Anzahlen N und K, jeweils ausgegeben von jedem der Module 100A, 100B und 100C, zu berechnen und das Resultat mit Fließkomma zu liefern, z. B. mit 8 Mantissenbits und 4 Exponentenbits. Die Tatsache der Verwendung einer Dividierschaltung 300, die ein Fließkommaresultat liefert, ermöglicht es, die Anzahl der Ausgangsbits erheblich zu verringern.
• Die Mantissen- und Exponentenwerte des von der Dividierschaltung 300 ausgegebenen Resultats werden gespeichert in den Ausgangspufferspeichern 400A, 400B und 400C, die jeweils den an den Eingängen 10, 11 und 12 anliegenden Signalen zugeordnet sind.
• Vorzugsweise sind die Ausgangspufferspeicher 400A, 400B und 400C von identischer Struktur.
• In Figur 7 ist die Struktur eines solchen Ausgangspufferspeichers auf schematische Weise dargestellt.
• Im wesentlichen umfaßt dieser Ausgangpuffer Kippstufen D, die parallelgeschaltet und gruppiert sind, z.B. in Form der beiden Schaltkreise 402 und 404.
• Beispielsweise, wenn die Dividierschaltung 300 ihr Fließkomma-Ausgangsignal mit 8 Mantissenbits und 4 Exponentenbits erzeugt, erhalten 6 Kippstufen D über einen Bus 302 die Mantissenbits von der Dividierschaltung 300, während 4 Kippstufen D von einem Bus 304 die von der Dividierschaltung 300 ausgegebenen Exponentenbits erhalten.
• Die Ausgänge Q der Kippstufen stehen bereit auf einem 12-Bit-Ausgangsbus 406.
• Die Speicherung der Mantissen- und Exponentendaten der Dividierschaltung 300 wird freigegeben durch die Impulse BRi, erzeugt von der Steuerungsschaltung 500 und angelegt an die Takteingänge CK der Kippschaltungen 402, 404. Der Reset der Ausgangspuffer 402 und 404 ist gewährleistet entweder, wenn die Frequenz des Signals kleiner ist als eine festgelegt Frequenz, z.B. 2Hz entsprechend der vorhergehend beschriebenen Ausführungsform, oder beim allgemeinen Reset.
• Dazu gehen die Signale Z und R, die jeweils den vorerwähnten Bedingungen entsprechen, auf die Eingänge eines NOR- Glieds 408, dessen Ausgang verbunden ist mit den Reseteingängen der Ausgangpuffer 402 und 404.
• Zudem erhalten die Eingänge eines ODER-Glieds 410 jeweils die vorerwähnten Signale Z und R. Des weiteren erzeugt der Ausgang des ODER-Glieds 410 ein Signal CL, das der flußabwärts liegenden Schaltung, die das Resultat verwenden könnte, das repäsentativ ist für die auf dem Ausgangsbus 406 verfügbare Frequenz, anzeigt, daß eine neue sequentielle Information soeben gespeichert wurde in den Ausgangspuffern 402 und 404.
• Die Tatsache, daß eine Dividierschaltung 300 verwendet wird, die den Fließkomma-Quotienten N/K mit Mantisse und Exponent erzeugt, macht es leicht möglich, aufgrund dieses Quotienten die zu messende Frequenz zu ermitteln. Tatsächlich genügt es, um die zu messende Frequenz mit Hilfe des Quotienten N/K zu erhalten, den Exponentenbits eine Anzahl hinzuzufügen, die der Frequenz Fe des Taktsignals entspricht.
• Zum Beispiel genügt es, im Rahmen der Ausführungsweise, die in den Figuren dargestellt ist und vorhergehend beschrieben wurde, die Anzahl 11 hinzuzufügen zu dem von der Dividierschaltung 300 ausgegebenen Wert, um direkt die zu messende Frequenz zu erhalten.
• Nach einer Ausführungsweise, die als nicht einschränkendes Beispiel gegeben wird, aber bisher befriedigt hat:
• - ist der Zähler 113 vom Typ 74HC4020,
• - sind die Zähler 154, 160 und 170 vom Typ 74HC4040,
• - sind die Kippschaltungen 158 und 177 vom Typ 74HC74,
• - ist der Zähler 123 vom Typ 74HC390,
• - sind die Ausgangspuffer 182, 184, 192 und 194 vom Typ 74HCl74,
• - sind die Kippschaltungen JK 520, 522 und 524 vom Typ 74HC73,
• - sind die Kippschaltungen 502, 504 und 506 vom Typ 74HC74,
• - sind die Ausgangspuffer 402 und 404 vom Typ 74HCl74.
• Es geht aus der vorhergehenden Beschreibung hervor, daß die Rechenmodule 100A, 100B und 100C parallelgeschaltet die Anzahlen N und K bestimmen, die repräsentativ sind für die Frequenz der an den Eingängen 10, 11 und 12 jeweils anliegenden Signale S1, S2 und S3.
• Die zum Signal S1 gehörigen Anzahlen N und K, ausgegeben vom Modul 100A, stehen auf den Ausgangsbussen 186A und 196A bereit.
• Die zum Signal S2 gehörigen Anzahlen N und K, ausgegeben vom Modul 100B, stehen auf den Ausgangsbussen 186B und 196B bereit.
• Schließlich, die zum Signal S3 gehörigen Anzahlen N und K, ausgegeben vom Modul 100C, stehen auf den Ausgangsbussen 186C und 196C bereit.
• Die Busse 186A, 186B und 186C sind verbunden mit dem Multiplexmodul 200A. Auf gleiche Weise sind die Busse 196A, 196B und 196C mit den Eingängen der Multiplexeinrichtung 200B verbunden.
• Der Multiplexmodul 200A bildet sequentiell Momentwerte der für die Anzahlen N repräsentativen Signale aus den Rechenmodulen 100A, 100B und 100C. Simultan bildet der Multiplexmodul 200B sequentiell Momentwerte der für die Anzahlen K repräsentativen Signale aus den Rechenmodulen 100A, 100B und 100C.
• Die Ausgänge der Multiplexmodule 200A und 200B sind verbunden mit der Dividieerreinrichtung 300. Diese errechnet nacheinander die Mantisse und den Exponenten des Quotienten N/K, jeweils den Signalen S1, S2 und S3 zugeordnet.
• Die Werte der Mantisse und des Exponenten des Quotienten, ausgegeben vom Dividierer 300, werden jeweils gespeichert in den Ausgangspuffern 400A, 400B und 400C.
• Gegebenenfalls kann man, um der Dynamik der Eingangssignale Rechnung zu tragen, unterschiedliche Meßzeiten Tf festlegen für die verschiedenen Wege 10, 11 und 12. Mit anderen Worten, man kann ggf. durch Erhöhung der Meßdauer Tf eine Glättung der Informationen auf Grund einer größeren Dauer erreichen.
• Es wird nun die Struktur der Meßeinrichtung 300 beschrieben, mit Bezug auf die Figuren 8 bis 10.
• In Figur 8 ist schematisch ein Funktionsorganigramm der Dividierschaltung 300 dargestellt.
• Im wesentlichen geht die Dividierschaltung für jede einzelne Division nach folgendem Algorithmus vor:
• - Abziehen des Divisors von der ersten Ziffer des Dividenden,
• - wenn das Resultat der Subtraktion positiv ist, ist der zu behaltende Wert für die erste Ziffer des Quotienten 1,
• - wenn das Resultat der Subtraktion negativ ist, ist der zu behaltende Wert für die erste Ziffer des Quotienten 0, und man muß in diesem Fall den Divisor dem gefundenen Resultat hinzufügen, um die Initialziffer wiederherzustellen.
• Noch genauer, um diesen Algorithmus auszuführen, enthält die Divisionsschaltung ein mit DQ bezeichnetes Register, das anfänglich den Dividenden speichert, ein mit AC bezeichnetes Register, auf Null initialisiert und ein mit DR bezeichnetes Register, das anfänglich den Divisor erhält.
• Somit wird zu Beginn, wobei das Register AC auf Null initialisiert ist, der Divisor sich im Register DQ befindet und der Divisor im Register DR, eine erste Verschiebung der Inhalte der Register AC und DQ um eine Stelle nach links vorgenommen, dann zieht man den Divisor vom Inhalt des Registers AC ab. Wenn der Übertrag gleich 1 ist, definiert man die niedrigste Wertigkeit des Registers DQ als gleich Null, und die nächste auszuführende Operation entspricht einer Addition des vorhergehenden Inhalts des Registers AC mit dem Inhalt des Registers DR, wobei das Resultat dieser Addition verwendet wird zur Auffrischung des Registers AC.
• Wenn hingegen der Übertrag gleich Null ist, definiert man die niedrigste Wertigkeit des Registers als gleich 1, und die nächste auszuführende Operation entspricht einer Subtraktion, die darin besteht, den Inhalt des Registers DR vom vorhergehenden Inhalt des Registers AC abzuziehen und den Inhalt des Registers AC mit dem Resultat der Subtraktion aufzufrischen.
• Vor der Ausführung jeder vorerwähnten Addition oder Subtraktion führt man, je nach Wert des Übertrags, eine neue Verschiebung um eine Stelle nach links aus.
• Der vorerwähnte Prozeß wird in Folge solange wiederholt, bis die Anzahl der ausgeführten Verschiebungen gleich n ist, wenn Dividend und Divisor in n Bits ausgedrückt werden. Auf die letzte Verschiebung muß eine Addition oder eine Subtraktion folgen. Das Resultat der Division befindet sich nun im Register DQ und der Rest im Register AC.
• Um den Quotienten in Form einer Mantisse und eines Exponenten auszugeben, wird der vorerwähnte Prozeß in einer zweiten Phase wieder aufgenommen, in Folge, und beendet, sobald das höchstwertige Bit des Registers DQ auf 1 steht.
• Die Mantisse des Exponenten befindet sich nun im Register DQ, während der Exponent am Ausgang eines Zählers bereitsteht, der bei der Initialisierung der zweiten Phase ausgelöst wurde und bei jedem ihrer Zyklen inkrementiert.
• Nun wird das Divisionsverfahren der vorliegenden Erfindung genauer erläutert mit Bezug auf die Figuren 8A und 8B.
• Wie in diesen Figuren dargestellt, besteht der erste Schritt 600 des Ablaufs in der Rücksetzung auf Null einer mit BRES bezeichnete Kippschaltung, die den Zweck hat, das Bit 2n des Registers AC wiederherzustellen, den Dividenden N in dem Register DQ zu speichern, den Divisor K in dem Register DR zu speichern, das Register AC auf Null rückzusetzen, die Nullung eines Zählers CE durchzuführen, der geeignet ist für die Wiederherstellung des Exponenten und die Nullung eines Zählers CI durchzuführen, der die Anzahl der Operationen des Divisionsprozesses zählt.
• Der zweite Schritt 602 des Divisionsverfahrens besteht darin, den Inhalt der Register AC und DQ um eine Stelle nach links zu verschieben und den Wiederholungszähler CI um eine Einheit zu inkrementieren.
• Wie in Schritt 604 schematisiert, besteht der Divisionsprozeß folglich darin, festzustellen ob der Inhalt der Kippschaltung BRES gleich 1 ist oder nicht, wenn ja, wobei das Bit 2n des Registers AC gleich 1 ist, schreitet man in Schritt 606 zur Addition des Inhalts des Registers AC und des Inhalts des Registers DR und zur Auffrischung des Inhalts des Registers AC mit dem Resultat der Addition.
• Wenn hingegen das Resultat der Befragung 604 negativ ist, d.h. wenn das Bit 2n des Registers AC auf Null ist, macht man weiter in Schritt 608 mit einer Subtraktion, durch Abzug des Inhalts des Registers DR vom Inhalt des Registers AC und mit einer Auffrischung des Inhalts des Registers AC durch das Resultat der Subtraktion.
• Auf die Schritte 606 und 608 folgt der Schritt 610, der darin besteht, die Wertigkeit 2n des Registers AC in die Kippschaltung BRES zu übertragen, dann der Schritt 612, der darin besteht, die niedrigste Wertigkeit des Registers DQ zu bestimmen, die gleich dem Komplement des Inhalts der Kippschaltung BRES ist.
• Auf Schritt 612 folgt der Befragungsschritt 614, der darin besteht, zu kontrollieren, ob die Anzahl der Inkrementierungen des Zählers CI, d.h. die Anzahl der Wiederholungen des Divisionsprozesses gleich der Anzahl n der Bits der Anzahlen N und K ist. Wenn nicht, wird der vorerwähnte Prozeß ab Schritt 602 wiederholt. Wenn ja, ist die erste Phase des Divisionsprozesses beendet, der Quotient steht bereit im Register DQ und der Rest im Register AC.
• Auf Schritt 614 folgt die zweite Phase des Divisionsprozesses mit dem Ziel, den Quotienten mit Fließkomma auszugeben in Form einer Mantisse und eines Exponenten.
• Dazu untersucht man in Schritt 616, ob die höchste Wertigkeit des Registers DQ gleich 1 ist. Wenn ja, ist der Divisionsprozeß bei Schritt 632 beendet. Wenn nein, d.h. wenn die höchste Wertigkeit des Registers DQ gleich 0 ist, wird Schritt 616 gefolgt von Schritt 618, der darin besteht, eine neue Verschiebung des Inhalts der Register AC und DQ um eine Stelle nach links auszuführen und den Exponentenzähler CE um eine Einheit zu inkrementieren.
• Anschließend untersucht man in Schritt 620, ob der Inhalt der Kippschaltung BRES gleich 1 ist.
• Wenn ja, d.h. wenn das Bit 2n des Registers AC gleich 1 ist, geht man nach Schritt 622 zur Addition der Inhalte der Register AC und DR und zur Auffrischung des Inhalts der Kippschaltung AC mit dem Resultat der Addition.
• Wenn nein, d.h. wenn das Bit 2n des Registers AC gleich Null ist, schreitet man zu einer Subtraktion durch Abzug des Inhalts des Registers DR vom Inhalt des Registers AC und zur Auffrischung des Inhalts des Registers AC mit dem Resultat der Subtraktion, wie in Schritt 624 dargestellt.
• Auf die Schritte 622 und 624 folgt Schritt 626, der darin besteht, die Wertigkeit 2n des Registers AC in die Kippschaltung BRES zu übertragen.
• Auf den Schritt 626 folgt der Schritt 628, der darin besteht, die niedrigste Wertigkeit des Registers DQ dem Komplement des Inhalts der Kippschaltung BRES gleich zu machen.
• Auf Schritt 628 folgt der Befragungsschritt 630, der darin besteht, festzustellen, ob die Anzahl Inkremente der zweiten Phase, d.h. der Inhalt des Zählers CE gleich 2n-1 ist.
• Wenn ja, ist der Divisionsprozeß bei Schritt 632 beendet.
• Wenn hingegen nein, d.h. wenn die Anzahl Wiederholungen der auf den Schritt 614 folgenden zweiten Phase 2n-1 nicht erreicht hat, wird die zweite Phase des Divisionsprozesses ab Schritt 616 wiederholt.
• Wenn der Divisionsprozeß bei Schritt 632 beendet ist, steht die Mantisse des Quotienten N/K im Register DQ an, während der Exponent anliegt am Ausgang des Zählers CE, der ausgelöst wurde bei der Wiederaufnahme der zweiten Phase des Divisionsprozesses (an Schritt 614 anschließend) und in jedem Zyklus inkrementiert wird beim Durchlaufen des Schrittes 618.
• Nun wird die Struktur der erfindungsgemäßen Dividierschaltung genauer beschrieben anhand der beigefügten Figuren 9 und 10.
• Ganz allgemein sieht man in Figur 9 eine Mehrzahl ODER- Glieder mit komplementierten Eingängen 301 bis 311, die das Register DR bilden, das Register AC, gebildet aus drei Registern 315, 316 und 317 in Kaskade geschaltet, einem Addierer, gebildet aus drei Gehäusen 312, 313 und 314, entweder die Addition AC + DR oder die Subtraktion AC -DR bewirkend, die Kippschaltung BRES, ein Register 323, welches das Komplement des Inhalts dieser Kippschaltung speichert, und das Dividenenregister DQ, gebildet aus drei Gehäusen 324, 325 326 in Kaskadenschaltung, den Zähler CE, gebildet aus einem Zähler 333 und einem Addierer 334, und dem Zähler CI, der in die Steuerungsschaltung 350 integriert ist und von einem Zähler 376 gebildet wird.
• Die binären Addierer 312, 313 und 314, aufgebaut z.B. als Gehäuse des Typs 74HC283, sind mit ihren Eingängen jeweils verbunden mit den Ausgängen der vorerwähnten ODER-Glieder 301 bis 311.
• Diese letzteren erhalten auf einem ihrer Eingänge den Ausgang der Kippschaltung BRES 330. Die zweiten Eingänge der ODER-Glieder 301 bis 311 erhalten über den Multiplexer 200A jeweils eines der die Anzahl K repräsentierenden Bits, ausgegeben vom Rechenmodul 100.
• Die Ausgänge E der Addierer 312, 313 und 314 sind verbunden mit den Eingängen der Register AC 315, 316 und 317. Der Ausgang dieser Register geht auf die Eingänge B der Addierer 312, 313 und 314.
• Wenn der Ausgang der Kippschaltung BRES 330 auf Null ist, repräsentiert der Ausgang der Glieder 301 bis 311 den Divisor DR. In diesem Fall, wobei der Ausgang der Kippschaltung BRES 330 ebenfalls verbunden ist mit dem niederwertigen Übertrag C0 des ersten Addierers 312, repräsentiert der Ausgang der Addierer 312, 313 und 314 das Resultat der Addition AC + DR, d.h. der Addition des Inhalts des Registers AC und des Signals DR, das bereitsteht am Ausgang der ODER-Glieder 301 bis 311.
• Wenn hingegen der Ausgang der Kippschaltung BRES 330 auf 1 ist, repräsentiert der Ausgang der ODER-Glieder 301 bis 311 das Komplement zu 2 des Divisors DR, d.h. . Der Übertrag C&sub0; des Addierers 312 ist ebenfalls auf 1. Man erhält dann als Ausgang der Addierer 312, 313 und 314 ein Signal, welches das Resultat der Operation AC + + 1 darstellt, d.h. ein der Subtraktion AC - DR entsprechendes Signal.
• Es ergibt sich aus dem Betriebsalgorithmus des Dividierers, daß das Register 323 mal mit dem niedrigwertigen Bit des Dividenden, mal mit dem Ausgang der Kippschaltung BRES 330 geladen werden muß. Dazu verwendet man einen Zweiwegemultiplexer, gebildet aus zwei UND-Gliedern 319, 320, einem Inverter 318 und einem ODER-Glied 321.
• Der Ausgang des ODER-Glieds 321 geht auf den Eingang des Registers 323.
• Die Eingänge des ODER-Glieds 321 sind verbunden mit den Ausgängen der UND-Glieder 319 bzw. 320.
• Ein erster Eingang des UND-Glieds 319 erhält ein Multiplexsignal MUX, erzeugt von der Steuerungsschaltung 350, über einen Inverter 318. Der zweite Eingang des UND-Glieds 319 erhält ein niedrigwertiges Bit des Dividenden, d.h. N&sub0; in Figur 9.
• Der erste Eingang des UND-Glieds 320 ist verbunden mit dem Ausgang der Kippschaltung BRES. Der zweite Eigang des UND- Glieds 320 erhält das vorerwähnte Multiplexsignal MUX.
• Die Register 324, 325 und 326 erhalten als Eingang die den Dividenden N darstellenden Signalbits, und erzeugen als Ausgang, z.B. auf einem Bus 302, acht Signalbits der Mantisse N.
• Zudem wird das allgemeine Resetsignal R angelegt am Eingang eines Inverters 327. Dieser letztere geht auf den ersten Eingang eines UND-Glieds 329. Der zweite Eingang des UND-Glieds 329 ist verbunden mit dem Ausgang eines Inverters 328, der selbst ein Eingangssignal CLR erhält, von der Steuerungsschaltung 350 auf eine Weise erzeugt, die in der Folge detaillierter beschrieben wird.
• Der Ausgang des Inverters 328 ist auch mit den Reseteingängen der Register 315, 316 und 317 verbunden.
• Der Ausgang des UND-Glieds 329 geht auf den Reseteingang der Kippschaltung BRES 330.
• Der Zähler CE, der den Wert des Exponenten bestimmt, enthält in Kaskade einen S-Bit-Zähler 333 und einen 4-Bit-Addierer 334.
• Der Reseteingang RST des Zählers 333 erhält das vorerwähnte Signal CLR.
• Der Takteingang CLK des Zählers 333 ist verbunden mit dem Ausgang einer UND-Glieds 332.
• Dessen Eingänge erhalten Signale V4 bzw. CC, erzeugt von der Steuerungsschaltung 350 auf eine Weise, die in der Folge detaillierter beschrieben wird.
• Die Eingänge Q1 bis Q5 des Zählers 333 gehen auf die Eingänge A2, B1, B2, B3 und B4 des 4-Bit-Addierers 334.
• Die Eingänge A1, A3 und A4 dieses letzteren sind verbunden mit einer Versorgungsspannung +Vcc. Der Übertragseingang C&sub0; des Addierers 334 liegt an Masse.
• Der Ausgang Q1 des Zählers 333 bestimmt die niedrigste Wertigkeit des Exponenten, wobei die drei Bits höherer Wertigkeit durch die Ausgängen E1, E2 und E3 des Addierers 334 bestimmt werden.
• Die so gebildeten 4 Exponentenbits stehen auf dem 4- Bit-Ausgangsbus 304 an, der dem Ausgang Ql des Zählers 333 und den Ausgängen E1, E2 und E3 des Addierers 334 entspricht.
• Der Ausgang Q6 des Zählers 333 ist auch mit einem ersten Eingang eines ODER-Glieds 331 verbunden. Der zweite Eingang dieses letzteren ist verbunden mit dem Ausgang QA des letzten Gehäuses 326 des Dividendenregisters DQ.
• Der Ausgang des ODER-Glieds 331, der ein Referenzsignal MSBMQ erzeugt, ist verbunden mit der Dividierersteuerungsschaltung 350.
• Nun wird anhand der Figur 10 die Struktur dieser letzteren beschrieben.
• Die Steuerungsschaltung 350 erhält am Eingang ein Basistaktsignal H, das allgemeine Resetsignal R, das Signal MSBMQ, anliegend am Ausgang des ODER-Glieds 331 und das Signal CD, ausgegeben von der Steuerungsschaltung 500 am Ausgang des UND- Glieds 576.
• Das allgemeine Resetsignal R liegt am Eingang eines Inverters 351 an.
• Der Ausgang dieses letzteren geht auf die Reseteingänge der drei Kippschaltungen JK 352, 353 und 354.
• Diese letzteren erhalten auf ihrem Takteingang CK das Basistaktsignal H.
• Der Eingang J der Kippschaltung 352 erhält ein Signal O3, erzeugt auf eine Weise, die in der Folge genauer beschrieben wird.
• Der Eingang K der Kippschaltung 352 ist verbunden mit dem Ausgang Q der Kippschaltung 353.
• Die Ausgänge Q und der Kippschaltung 352 erzeugen die Signale P3 und P3, die an einem Hilfsbus 380 anliegen.
• Der Eingang J der Kippschaltung 353 ist verbunden mit dem Augang Q der Kippschaltung 352. Der Eingang K der Kippschaltung 353 erhält ein Signal O2, erzeugt auf eine Weise, die in der Folge genauer beschrieben wird.
• Die Ausgänge Q und erzeugen Signale P2 und , die am Hilfsbus 380 anliegen.
• Der Eingang J der Kippschaltung 354 erhält ein Signal O1, erzeugt auf eine Weise, die in der Folge genauer beschrieben wird.
• Der Eingang K der Kippschaltung 354 ist verbunden mit dem Ausgang Q dieser Kippschaltung.
• Die Ausgänge Q und der Kippschaltung 354 erzeugen Signale P1 und , die am Hilfsbus 380 anliegen.
• Das Signal MSBMQ, ausgegeben von dem ODER-Glied 331 geht auf einen Inverter 356. Dieser letztere erzeugt am Ausgang ein Signal , das an einem weiteren Hilfsbus 381 anliegt.
• Der Ausgang eines Inverters 356 ist auch mit dem Eingang eines Inverters 355 verbunden, der am Ausgang ein Signal F erzeugt, das am Hilfsbus 381 anliegt.
• Ein Signal CC, auf eine in der Folge genauer beschriebene Weise erzeugt, geht auf den Eingang eines Inverters 358. Dieser letztere erzeugt am Ausgang ein Signal , das am Hilfsbus 381 anliegt. Der Ausgang des Inverters 358 ist auch mit dem Eingang eines Inverters 357 verbunden, der als Ausgang ein Signal E erzeugt, das ebenfalls am Hilfsbus 381 anliegt.
• Schließlich liegt das von der Steuerungsschaltung 500 am Ausgang des UND-Glieds 576 erzeugte Signal CD am Eingang eines Inverters 360 an. Dieser letztere erzeugt am Ausgang ein Signal , das am Hilfsbus 381 anliegt. Der Ausgang des Inverters 360 ist auch mit dem Eingang eines Inverters 359 verbunden, der am Ausgang ein Signal D erzeugt, das ebenfalls am Hilfsbus 381 anliegt.
• Ein UND-Glied mit zwei Eingängen 361 erhält am Eingang die Signale P2 und und erzeugt am Ausgang das vorerwähnte Signal O1, das an einem Hilfsbus 382 anliegt.
• Die Eingänge eines NAND-Glieds 362 mit 4 Eingängen erhalten jeweils die Signale D, E, F und P1. Der Ausgang des NAND- Glieds 362 ist verbunden mit dem Eingang eines Inverters 366, dessen Ausgang das vorerwähnte Signal O2 erzeugt, das am Hilfsbus 382 anliegt.
• Eind UND-Glied 362 mit drei Eingängen erhält die Signale D, und .
• Ein UND-Glied 364 mit drei Eingängen erhält die Signale P1, E und .
• Ein UND-Glied mit zwei Eingängen 365 erhält die Signale P1 und E.
• Die Eingänge eines ODER-Glieds 367 mit drei Eingängen sind jeweils verbunden mit den Ausgängen der Glieder 363, 364 und 365. Der Ausgang des ODER-Glieds 367 erzeugt das vorerwähnte, am Hilfsbus 381 anliegende Signal O3.
• Ein UND-Glied mit drei Eingängen 368 erhält die Signale bzw. P3 und das Basistaktsignal H. Der Ausgang des UND-Glieds 368 erzeugt ein Signal V1, das anliegt an den Takteingängen der Register 324, 325 und 326, sowie am ersten Eingang eines ODER- Glieds 322, dessen Ausgang verbunden ist mit dem Takteingang CK des Registers 323.
• Die Eingänge eines UND-Glieds mit drei Eingängen 369 erhälten jeweils die Signale , P2 und das Basistaktsignal H. Der Ausgang des UND-Glieds 369 erzeugt ein Signal V2, das an den Takteingängen der Register AC 315, 316 und 317 anliegt.
• Das am Takteingang der Kippschaltung BRES 330 anliegende Signal V3 entspricht dem Signal P1, das auf dem Hilfsbus 380 bereitsteht.
• Ein UND-Glied mit zwei Eingängen 370 erhält als Eingang die Signale P1 und das Basistaktsignal H.
• Der Ausgang des Und-Glieds 370 gibt ein Signal V4 aus, das auf den zweiten Eingang des ODER-Glieds 322 geht.
• Ein UND-Glied mit drei Eingängen 371 erhält die Signale , P2 und P3.
• Das UND-Glied 371 erzeugt am Ausgang ein Signal SL, das auf die Eingänge SH/ der Register 315, 316, 317, 323, 324, 325, und 326 geht.
• Ein UND-Glied 372 mit drei Eingängen erhält die Signale , und P3. Der Ausgang des UND-Glieds 372 erzeugt das vorerwähnte Signal CLR.
• Der Ausgang des UND-Glieds 372 geht auch auf einen ersten Eingang eines ODER-Glieds 374 mit zwei Eingängen, dessen zweiter Eingang das allgemeine Resetsignal R erhält.
• Der Ausgang des ODER-Glieds 374 ist verbunden mit dem Reseteingang CLR eines den Zähler CI bildenden Zählers 376.
• Der Eingang dieses Zählers ist verbunden mit mit dem Ausgang eines NAND-Glieds 375.
• Die Eingänge dieses letzteren sind verbunden mit dem Ausgang des vorerwähnten UND-Glieds 370 bzw. mit dem Ausgang eines NAND-Glieds 377.
• Die Ausgänge QB und QD des Zählers 376 sind jeweils verbunden mit den Eingängen des NAND-Glieds 377.
• Der Ausgang dieses letzteren ist außer mit einem der Eingänge des NAND-Glieds 375 auch mit dem Eingang eines Inverters 378 verbunden.
• Dieser letztere liefert am Ausgang das Signal CC, das auf einen der Eingänge des UND-Glieds 332 geht.
• Ein ODER-Glied mit zwei Eingängen 373 erhält die Signale P2 und P3.
• Der Ausgang des ODER-Glieds 373 erzeugt das Signal DB.
• Dieses Signal ist auf 1, wenn eine Divisision im Gange ist. Hingegen ist es auf Null, wenn der Dividierer seine Berechnung beendet hat oder wenn er in Bereitschaft steht für eine Divisionsanforderung.
• Das Signal DB kann verwendet werden für eine flußabwärtsliegende Schaltung unter Verwendung der Frequenz des Signals in Form von Mantisse M und Exponenten E.
• Abschließend, wenn die Dividierschaltung 300 ihren Arbeitsprozeß beendet hat, steht die Mantisse des Quotienten mit 8 Bits auf dem Bus 302 bereit, der mit den Registern 324, 325 und 326 verbunden ist. Ebenfalls steht der Exponent des Quotienten N/K mit 4 Bits auf dem Ausgangsbus 304 bereit, der verbunden ist mit dem Zähler 333 und dem Addierer 334.
• Vorzugsweise ist die in Figur 3 schematisch dargestellte Schaltung ausgeführt in Form eines integrierten Schaltkreises.

Claims (22)

1. Verfahren zum Messen der Frequenz eines elektrischen Signals (S) der Art, welches die Verfahrensschritte umfaßt, die darin bestehen:

i) eine Meßzeit (Tf) von vorgegebener, fester Dauer zu definieren,

ii) die Fronten einer vorgegebenen Richtung, ansteigend oder fallend, des zu messenden Signals (S) festzustellen und Gattersteuerungssignale zu erzeugen, die einerseits mit der ersten Front der vorgegebenen Richtung des Signals (S) während der Meßzeit (Tf) synchronisiert sind und andererseits mit der ersten Front der gegebenen Richtung des folgenden Signals (S) nach dem Verstreichen der Meßzeit (Tf) synchronisiert sind,

iii) in einem ersten Zähler die Anzahl (N) der Fronten der gegebenen Richtung des Signals (S) zwischen der ersten Front der gegebenen Richtung des Signals (S) während der Meßzeit (Tf) und der ersten Front der gegebenen Richtung des folgenden Signals (S) nach dem Verstreichen der Meßzeit (Tf) zu zählen,

iv) ein Taktsignal (He) konstanter Frequenz zu erzeugen,

v) in einem zweiten Zähler die Anzahl (K) der Taktimpulse, die zwischen der ersten Front der gegebenen Richtung des Signals (S) während der Meßzeit (Tf) und der ersten Front der gegebenen Richtung des folgenden Signals (S) nach dem Verstreichen der Meßzeit (Tf) erzeugt werden, zu zählen, und

vi) das Verhältnis zwischen auf der einen Seite der von dem ersten Zähler gezählten Anzahl (N) von Fronten des Signals (S) und auf der anderen Seite der von dem zweiten Zähler gezählten Anzahl (K) von Taktimpulsen zu bilden, gekennzeichnet durch die Tatsache, daß die Detektion der Fronten des Signals (S) ausgewertet wird, indem der Ursprung der Meßzeit (Tf) mit einer ersten Front gegebener Richtung des Signals (S) synchronisiert wird.

2. Meßverfahren nach Anspruch 1, gekennzeichnet durch die Tatsache, daß die Periode des Taktsignals (He) ungefähr 100 mal geringer ist als die Dauer der Meßzeit (Tf).

3. Meßverfahren nach einem der Ansprüche 1 oder 2, gekennzeichnet durch die Tatsache, daß die Dauer der Meßzeit (Tf) zwischen 40 und 100 ms liegt, wobei sie vorzugsweise in der Größenordnung von 50 ms liegt.

4. Meßverfahren nach einem der Ansprüche 1 bis 3, gekennzeichnet durch die Tatsache, daß die Frequenz des Signals (S) erhalten wird, indem man die Frequenz des Taktsignals (He) mit dem Ergebnis des Verhältnisses zwischen auf der einen Seite der Anzahl (N) von Signalfronten, die in Schritt (ii) berechnet wurde, und auf der anderen Seite der Anzahl (K) von Taktimpulsen, die in Schritt (v) berechnet wurde, multipliziert.

5. Vorrichtung zum Messen der Frequenz eines elektrischen Signals (S) zum Ausführen des Verfahrens nach einem der Ansprüche 1 bis 4, des Typs, der umfaßt:

- eine Anordnung (110), die eine Meßzeit (Tf) von vorgegebener, fester Dauer definiert,

- Detektorvorrichtungen (130), die die Fronten einer vorgegebenen Richtung, ansteigend oder fallend, des zu messenden Signals (S) feststellen und Gattersteuerungssignale erzeugen, die einerseits mit der ersten Front der vorgegebenen Richtung des Signals (S) während der Meßzeit (Tf) synchronisiert sind und andererseits mit der ersten Front der gegebenen Richtung des folgenden Signals (S) nach dem Verstreichen der Meßzeit (Tf) synchronisiert sind,

- einen ersten Zähler (160), der von den Gattersteuerungssignalen gesteuert wird und der die Anzahl (N) der Fronten der gegebenen Richtung des Signals (S) zwischen der ersten Front der gegebenen Richtung des Signals (S) während der Meßzeit (Tf) und der ersten Front der gegebenen Richtung des folgenden Signals (S) nach dem Verstreichen der Meßzeit (Tf) zählt,

- einen Taktgeber (150), der ein Taktsignal (He) konstanter Frequenz erzeugt,

- einen zweiten Zähler (170), der von den Gattersteuerungssignalen gesteuert wird und die Anzahl (K) der Taktimpulse, die zwischen der ersten Front der gegebenen Richtung des Signals (S) während der Meßzeit (Tf) und der ersten Front der gegebenen Richtung des folgenden Signals (S) nach dem Verstreichen der Meßzeit (Tf) erzeugt werden, zählt, und

- eine Zelle (300), die geeignet ist, das Verhältnis zwischen auf der einen Seite der von dem ersten Zähler (160) gezählten Anzahl (N) von Fronten des Signals (S) und auf der anderen Seite der von dem zweiten Zähler (170) gezählten Anzahl (K) von Taktimpulsen zu bilden,

gekennzeichnet durch die Tatsache, daß die Detektionsvorrichtungen (130), die die Fronten des Signals (S) feststellen, mit der Anordnung (110) verbunden sind, die die vorgegebene, feste Meßzeit (Tf) definieren, und auf diese Anordnung einwirken, um den Ursprung der Meßzeit (Tf) mit einer ersten Front gegebener Richtung des Signals (S) zu synchronisieren.

6. Meßvorrichtung nach Anspruch 5, gekennzeichnet durch die Tatsache, daß die Periode des Taktsignals (He) ungefähr 100 mal geringer ist als die Dauer der Meßzeit (Tf).

7. Meßvorrichtung nach einem der Ansprüche 5 oder 6, gekennzeichnet durch die Tatsache, daß die Dauer der Meßzeit (Tf) zwischen 40 und 100 ms liegt, wobei sie vorzugsweise in der Größenordnung von 50 ms liegt.

8. Meßvorrichtung nach einem der Ansprüche 5 bis 7, gekennzeichnet durch die Tatsache, daß die Periode des Taktsignals (Me) in der Größenordnung von 500 ms liegt.

9. Meßvorrichtung nach einem der Ansprüche 5 bis 8, die erlaubt, die Frequenz von mehreren elektrischen Signalen zu messen, gekennzeichnet durch die Tatsache, daß sie umfaßt:

- mehrere Verarbeitungsmodule (100A, 100B, 100C), die jeweils umfassen:

- eine Anordnung (110), die eine Meßzeit (Tf) von vorgegebener, fester Dauer definiert,

- Detektorvorrichtungen (130), die die Fronten einer vorgegebenen Richtung, ansteigend oder fallend, eines entsprechenden, damit verbundenen Signals (S) feststellen und Gattersteuerungssignale erzeugen, die einerseits mit der ersten Front der vorgegebenen Richtung des Signals (S) während der Meßzeit (Tf) synchronisiert sind und andererseits mit der ersten Front der gegebenen Richtung des folgenden Signals (S) nach dem Verstreichen der Meßzeit (Tf) synchronisiert sind,

- einen ersten Zähler (160), der von den Gattersteuerungssignalen gesteuert wird und der die Anzahl (N) der Fronten der gegebenen Richtung des Signals (S) zwischen der ersten Front der gegebenen Richtung des Signals (S) während der Meßzeit (Tf) und der ersten Front der gegebenen Richtung des folgenden Signals (S) nach dem Verstreichen der Meßzeit (Tf) zählt,

- einen Taktgeber (150), der ein Taktsignal (He) konstanter Frequenz erzeugt,

- einen zweiten Zähler (170), der von den Gattersteuerungssignalen gesteuert wird und die Anzahl (K) der Taktimpulse, die zwischen der ersten Front der gegebenen Richtung des Signals (S) während der Meßzeit (Tf) und der ersten Front der gegebenen Richtung des folgenden Signals (S) nach dem Verstreichen der Meßzeit (Tf) erzeugt werden, zählt,

- zwei Multiplexermodule (200A, 200B), die jeweils eine Anzahl von Eingängen gleich der Anzahl von Verarbeitungsmodulen (100A, 100B, 100C) und einen einzigen Ausgang besitzen, die am Eingang einerseits Signale (VN&sub1;, VN&sub2;, VN&sub3;) empfangen, die den Inhalt jedes der ersten Zähler darstellen, und andererseits Signale (VK&sub1;, VK&sub2;, VK&sub3;) empfangen, die den Inhalt jedes der zweiten Zähler darstellen, um diese Signale zu multiplexen,

- eine einzige Berechnungszelle (300), die sequentiell und der Reihe nach, das Verhältnis zwischen der von dem ersten Zähler (160) gezählten Anzahl (N) und der von dem zweiten Zähler (170) gezählten Anzahl (K) jedes der Verarbeitungsmodule (100A, 100B, 100C) bildet, und

- Speicherzellen (440A, 440B, 440C) in einer Anzahl gleich der Anzahl der Verarbeitungsmodule (100A, 100B, 100C), die geeignet sind, jeweils das von der einzigen Berechnungszelle bestimmte Ergebnis, das einem damit verbundenen Signal entspricht, zu speichern.

10. Meßvorrichtung nach einem der Ansprüche 5 bis 9, gekennzeichnet durch die Tatsache, daß jede Anordnung (110) einen Zähler (113) umfaßt, der an seinem Takteingang ein Basistaktsignal (H) erhält und dessen Ausgänge mit logischen Gattern (114-121) verbunden sind, die ein Signal (Tf) erzeugen, das die Meßzeit einer vorgegebenen, festen Dauer angibt.

11. Meßvorrichtung nach einem der Ansprüche 5 bis 10, gekennzeichnet durch die Tatsache, daß die Detektion der ersten Front einer vorgegebenen Richtung des Signals (S) nach dem Verstreichen der Meßzeit (Tf) durch eine Anordnung logischer Gatter (133, 134, 135, 137) und von Kippschaltungen (136, 138) durchgeführt wird.

12. Meßvorrichtung nach einem der Ansprüche 5 bis 11, gekennzeichnet durch die Tatsache, daß jeder Taktgeber (150) einen Zähler (154) umfaßt, der an seinem Takteingang ein Basistaktsignal (H) erhält und dessen Ausgänge mit logischen Gattern (155, 156, 157) verbunden sind, die am Ausgang das Taktsignal (He) erzeugen.

13. Meßvorrichtung nach einem der Ansprüche 5 bis 12, gekennzeichnet durch die Tatsache, daß der erste Zähler (160) das Signal, dessen Frequenz man messen möchte, an seinem Takteingang (GLK) empfängt und an seinem Reset-Eingang (RST) einen Rechteckimpuls erhält, dessen Periode dem Zeitintervall entspricht, das den Ursprung der Meßzeit (Tf) von der ersten Front gegebener Richtung des Signals (S), die nach dem Verstreichen der Meßzeit folgt trennt.

14. Meßvorrichtung nach einem der Ansprüche 5 bis 13, gekennzeichnet durch die Tatsache, daß der zweite Zähler (170) das Taktsignal (He) an seinem Takteingang (CLK) empfängt und an seinem Reset-Eingang (RST) einen Rechteckimpuls erhält, dessen Periode dem Zeitintervall entspricht, das den Ursprung der Meßzeit (Tf) von der ersten Front gegebener Richtung des Signals (S), die nach dem Verstreichen dieser Meßzeit folgt, trennt.

15. Meßvorrichtung nach einem der Ansprüche 5 bis 14, gekennzeichnet durch die Tatsache, daß einer der höherwertigen Ausgänge des zweiten Zählers (170) ein Signal (Z) erzeugt, das anzeigt, daß die Frequenz des Eingangssignals niedriger ist als eine vorgegebene Meßschwelle.

16. Meßvorrichtung nach einem der Ansprüche 5 bis 15, gekennzeichnet durch die Tatsache, daß Speicherpuffer (182, 184, 192, 194) an die Ausgänge der ersten und zweiten Zähler (160, 170) angeschlossen sind.

17. Meßvorrichtung nach einem der Ansprüche 5 bis 16 in Verbindung mit Anspruch 9, gekennzeichnet durch die Tatsache, daß jedes Multiplexermodul (200A, 200B) aus einer Anordnung von logischen Gattern (202, 298) gebildet ist.

18. Meßvorrichtung nach einem der Ansprüche 5 bis 17 in Verbindung mit Anspruch 9, gekennzeichnet durch die Tatsache, daß die Speicherzellen (404A, 404B, 404C), die geeignet sind, das von der Berechnungszelle bestimmte Ergebnis zu speichern, aus Kippschaltungen (402, 404) gebildet sind.

19. Meßvorrichtung nach einem der Ansprüche 5 bis 18, gekennzeichnet durch die Tatsache, daß jede Berechnungszelle (300) das Resultat des Verhältnisses von auf der einen Seite der Anzahl (N) von während des Meßfensters (Tf) von dem ersten Zähler gezählten Fronten und von auf der anderen Seite der Anzahl (K) von von dem zweiten Zähler (170) gezählten Taktimpulsen als Fließkommazahl in der Form einer Mantisse und eines Exponenten erzeugt.

20. Meßvorrichtung nach Anspruch 19, gekennzeichnet durch die Tatsache, daß sie wenigstens eine Speicherzelle (400) umfaßt, die eine erste Unteranordnung (402), die geeignet ist, die Mantisse zu speichern, und eine zweite Unteranordnung (404), die geeignet ist, den Exponenten zu speichern, umfaßt.

21. Meßvorrichtung nach einem der Ansprüche 5 bis 20, gekennzeichnet durch die Tatsache, daß jede Berechnungszelle (300) umfaßt:

- ein Hauptregister (DQ, 324, 325, 326), das anfänglich den Dividenden speichert, der der während der Meßzeit von dem ersten Zähler (160) gezählten Anzahl (N) von Fronten entspricht,

- ein Hilfsregister (AC, 315, 316, 317), das auf Null zurückgesetzt ist, und

- ein sekundäres Register (DR, 301-311), das anfänglich den Divisor erhält, der der Anzahl (K) von durch den zweiten Zähler (170) gezählten Impulsen entspricht, wobei die Berechnungszelle (300) so gesteuert wird, daß sie die folgenden Schritte durchführt:

a) Verschieben um einen Rang nach links des Inhalts des Hauptregisters (DQ) und des Hilfsregisters (AG),

b) Abziehen des Inhalts des sekundären Registers (DR) vom Inhalt des Hilfsregisters (AG),

c) wenn das Ergebnis des Schrittes b) gleich 1 ist, Festlegen des niederwertigsten Bits des Hauptregisters (DQ) als Null und Addition des Inhaltes des Hilfsregisters (AC) und des Inhaltes des sekundären Registers (DR), wobei das Ergebnis der Addition zum Auffrischen des Milfsregisters (AC) verwendet wird,

d) wenn das Ergebnis des Schrittes b) gleich 0 ist, Festlegen des niederwertigsten Bits des Hauptregisters (DQ) als 1 und Subtraktion des Inhaltes des sekundären Registers (DR) vom Inhalt des Hilfsregisters (AC), wobei das Ergebnis der Subtraktion zum Auffrischen des Hilfsregisters (AG) verwendet wird,

e) vor jeder Addition oder Subtraktion in den Schritten c) und d) Verschieben um einen Rang nach links des Inhalts des Hauptregisters (DQ) und des Hilfsregisters (AC),

f) Wiederholen der Schritte b) bis e) mit einer Anzahl n-1, wobei n der Anzahl der Bits des Dividenden (N) und des Divisors (K) entspricht.

22. Meßvorrichtung nach Anspruch 21, gekennzeichnet durch die Tatsache, daß während einer zweiten Phase die Schritte a) bis e) wiederholt werden, bis das Bit des höchsten Gewichts des Hauptregisters (DQ) gleich 1 ist, und daß sie außerdem einen Hilfszähler (CE) umfaßt, der bei jeder Iteration der zweiten Phase inkrementiert wird, in welchem Fall die Mantisse des gesuchten Ergebnisses in dem Hauptregister (DQ) verfügbar ist, während der Exponent am Ausgang des Hilfszählers (CE) verfügbar ist.