DE3689333T2

DE3689333T2 - Linearitätskorrekturschaltung für variable Verzögerungsleitung.

Info

Publication number: DE3689333T2
Application number: DE3689333T
Authority: DE
Inventors: Agoston Agoston; Laszlo Janos Dobos
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1986-03-31
Filing date: 1986-10-16
Publication date: 1994-05-19
Anticipated expiration: 2006-10-17
Also published as: JPS6352202A; JPH07114341B2; EP0239696A3; DE3689333D1; JPS62233917A; EP0239696A2; EP0239696B1; US4766559A

Description

Die vorliegende Erfindung betrifft allgemein spannungsgesteuerte abstimmbare Verzögerungsleitungen, und insbesondere eine Vorrichtung zum Erzeugen einer Steuerspannung für eine derartige Verzögerungsleitung als Reaktion auf einen digitalen Steuereingang.
Digitale Verzögerungsschaltungen werden heute üblicherweise dazu verwendet, ein digitales Signal durch abstimmbare Verzögerungszeiten zu verzögern. Diese Verzögerungsschaltungen verwenden typischerweise einen Referenztakt hoher Stabilität, um eine programmierbare Zählerschaltung zu takten. Eine typische digitale Verzögerungsschaltung kann einen breiten Bereich wählbarer Verzögerungszeiten erzeugen, und die erzeugte Verzögerungszeit ist eine höchstlineare Funktion der digitalen Steuerdaten, was die Verzögerungszeit leicht vorherseh- und steuerbar macht. Die Auflösung bei der Einstellung der Verzögerungszeit jedoch, die unter Verwendung einer digitalen Verzögerungsschaltung erhalten werden kann, ist durch die Periode des Referenztaktes begrenzt. Bei der aktuellen Halbleitertechnologie liegt die Auflösungsgrenze in dem Bereich einer Nanosekunde. Für eine höhere Auflösungssteuerung von Signalverzögerungszeiten kann eine Verzögerungsleitung verwendet werden.
Die Verzögerungszeit einer einfachen Verzögerungsleitung kann mit im wesentlichen unbegrenzter Auflösung eingestellt werden, indem die Länge der Leitung gekürzt wird. Verzögerungsleitungen können durch Netzwerke mit zusammengewürfelten Parametern simuliert werden, worin die Verzögerungszeit des Netzwerkes durch Einstellen der Werte der Netzwerkkomponenten eingestellt wird. Eine derartige Verzögerungsleitung, die im U.S.-Patent- Nr. 4,701,714 mit dem Titel "TUNABLE DELAY LINE", erteilt am 20. Oktober 1987, beschrieben ist, verzögert ein Signal um eine variable Verzögerungszeit, die durch Veränderung der Größe einer angelegten Steuerspannung gesteuert werden kann. Die Steuerspannung verändert die Kapazität von Elementen, die die Verzögerungszeit eines Netzwerkes mit zusammengewürfelten Parametern beeinträchtigen. Die Verzögerungszeitauflösung, die mit dieser "abstimmbaren" Verzögerungsleitung erhältlich ist, ist weitaus kleiner als eine Nanosekunde, in Abhängigkeit davon, wie fein die Steuerspannung eingestellt werden kann. Obwohl ein Digital/Analog-Wandler (DAC) zur Erzeugung dieser Steuerspannung verwendet werden könnte, ist die von dieser variablen Verzögerungsleitung erzeugte Verzögerungszeit eine in gewissem Maße nichtlineare Funktion der Steuerspannung und daher eine nichtlineare Funktion des digitalen Eingangs an den DAC. Das nichtlineare Ansprechen der variablen Verzögerungsleitung macht es schwierig, die von der Verzögerungsleitung erzeugte Verzögerungszeit vorherzusagen und zu steuern.
Was daher erforderlich ist und nützlich wäre, ist eine Schaltung zum Umwandeln von digitalen Steuerdaten in eine Steuerspannung für eine nichtlineare, spannungsgesteuerte Verzögerungsleitung auf derartige Art und Weise, daß die von der Verzögerungsschaltung erzeugte Zeitverzögerung eine lineare Funktion der digitalen Steuerdaten ist. Eine derartige Schaltung würde die Verwendung der variablen Verzögerungsleitung in Verbindung mit digitalen Schaltungen vereinfachen.
Verzögerungsleitungen mit konstantem Wert und kontinuierliche, automatische Kalibrierungstechniken zum Korrigieren von Variationen in den Verzögerungsleitungen aufgrund von Temperaturschwankungen und dergleichen sind wohlbekannt. Das U.S.-Patent Nr. 3,206,686 (Goor) zum Beispiel offenbart die Verwendung einer festen Verzögerung und einer variablen Verzögerung, um sicherzustellen, daß die gesamte Verzögerung gleich einer Impulswiederholungsperiode eines Referenzoszillators ist.
Ebenfalls wohlbekannt ist die Technik des selektiven Adressierens von passend gespeicherten Werten, um die gewünschten Merkmale zu erhalten, wie es zum Beispiel in FR-A-2 452 746, Seite 2, Zeilen 30-38 ausgeführt ist.

Zusammenfassung der Erfindung

Gemäß der vorliegenden Erfindung wird eine Steuerschaltung zum Bereitstellen eines analogen Steuersignals (Vc) zur Eingabe an eine variable Verzögerungsleitung zur Verfügung gestellt, worin die Dauer einer Signalverzögerung, wie sie von der variablen Verzögerungsleitung erzeugt wird, eine nichtlineare Funktion der Größe des analogen Signals ist, wobei die Steuerschaltung durch folgendes gekennzeichnet ist:
eine erste Vorrichtung zum Speichern eines Bereiches von Verzögerungswerten, auf die durch einen ersten Teil (M) digitaler Eingangsdaten zugegriffen werden kann;
eine Vorrichtung, die auf die Verzögerungswerte anspricht, um ein grobes Einstellsignal V&sub1; als das analoge Steuersignal zu erzeugen, mit einer Größe proportional zu den Verzögerungswerten, so daß die Verzögerungswerte als Reaktion auf das analoge Steuersignal eine Zeitverzögerung für die variable Verzögerungsleitung erzeugen, welche eine im wesentlichen lineare Funktion des ersten Teils ist;
eine Vorrichtung zum Erzeugen eines Referenzsignals (Vr), welches eine Steigung zwischen Verzögerungswerten als Reaktion auf den ersten Teil darstellt;
eine Vorrichtung zum Erzeugen eines Feineinstellsignals (V&sub2;) proportional zu dem Produkt aus dem Referenzsignal und einem zweiten Teil (N) der digitalen Eingangsdaten; und
eine Vorrichtung zum Kombinieren der Fein- und Grobeinstellsignale, um das analoge Steuersignal zu erzeugen.
In einer bevorzugten Ausführungsform der Erfindung weist die Steuerschaltung einen ersten RAM auf, der von den höchstwertigen Bits (MSBs) des digitalen Steuerdateneingangs an die Steuerschaltung adressiert wird, und einen ersten Digital- Analog-Wandler (DAC) zum Umwandeln des digitalen Ausganges des ersten RAMs in ein Grobeinstellspannungssignal mit einer Größe, die proportional zu dem Wert der ersten RAM-Ausgangsdaten ist. Das Grobeinstellspannungssignal wird als der Steuerspannungseingang an die variable Verzögerungsleitung gelegt. Die an jeder Adresse des ersten RAMs gespeicherten Daten werden so eingestellt, daß gleichmäßige Erhöhungen im Wert m der höchstwertigen Bits der Eingangssteuerdaten, die den ersten RAM adressieren, gleichmäßige Verringerungen der Größe der von der variablen Verzögerungsleitung erzeugten Zeitverzögerung bewirken.
Gemäß einer weiteren Ausführungsform der Erfindung weist die Steuerschaltung einen zweiten RAM auf, der ebenfalls von den höchstwertigen Bits der digitalen Eingangssteuerdaten adressiert wird, und einen zweiten Digital/Analog-Wandler zum Umwandeln des Ausganges des zweiten RAMs in eine Referenzspannung von proportionaler Größe. Ein dritter Digital/Analog- Wandler wird als Multiplizierer verwendet, um ein Feineinstellspannungssignal mit einer Größe zu erzeugen, die proportional zu dem Produkt der Referenzspannung und dem Wert n der niedrigstwertigen Bits (LSBs) des digitalen Steuerdateneinganges an die Steuerschaltung ist. Die Grobeinstellsignalspannung wird vor ihrer Anlegung als Steuerspannungseingang an die variable Verzögerungsleitung um den Betrag der Feineinstellspannung erhöht. Der Wert der an jeder Adresse m im zweiten RAM gespeicherten Daten wird so eingestellt, daß für jeden Wert m der höchstwertigen Bits der Eingangssteuerdaten die Feineinstellspannung einen Bereich gleich der Veränderung der Größe der Grobeinstellspannung hat, wenn die Größe m des MSB-Teiles der Steuerdaten auf m+1 erhöht wird. Wenn die Daten in dem zweiten RAM auf diese Weise eingestellt sind, dann ist die von der Steuerschaltung erzeugte Steuerspannung eine abschnittweise lineare Funktion der Größe der digitalen Eingangssteuerdaten und, was noch wichtiger ist, die von der variablen Verzögerungsleitung erzeugte Zeitverzögerung ist eine im wesentlichen lineare und kontinuierliche Funktion der Größe der digitalen Eingangssteuerdaten.
Dementsprechend ist es Aufgabe der Erfindung, eine Schaltung zum Umwandeln digitaler Steuerdaten in eine Steuerspannung für eine spannungsgesteuerte, nichtlineare variable Verzögerungsleitung zur Verfügung zu stellen, worin die von der Verzögerungsschaltung erzeugte Zeitverzögerung eine im wesentlichen lineare Funktion der digitalen Steuerdaten ist.
Der Gegenstand der vorliegenden Erfindung ist insbesondere in dem abschließenden Teil dieser Schrift hervorgehoben und im einzelnen beansprucht. Sowohl die Organisation als auch das Betriebsverfahren, zusammen mit ihren weiteren Vorteilen und Aufgaben, sind jedoch am besten anhand der nachstehenden Beschreibung in Verbindung mit beigefügten Zeichnungen verständlich, worin gleiche Bezugszeichen gleiche Elemente kennzeichnen.

Zeichnungen

Fig. 1 ist ein Blockschaltbild eines Systems zum Verzögern eines Signal um eine variable Verzögerungszeit;
Fig. 2 ist eine Darstellung eines digitalen Verzögerungssteuerwortes, das von dem Rechner des Systems aus Fig. 1 zum Steuern der variablen Verzögerungszeit erzeugt wird;
Fig. 3 ist ein Graph der Transferfunktion der digitalen Verzögerungsschaltung des Systems aus Fig. 1;
Fig. 4 ist ein Blockschaltbild der Linearitätskorrektur- Steuerschaltung des Systems aus Fig. 1; und
Fig. 5 ist ein Graph, der das Verhältnis zwischen dem digitalen Eingang an die Linearitätskorrektur-Steuerschaltung und dem Zeitverzögerungsausgang der variablen Verzögerungsleitung aus Fig. 1 veranschaulicht.

Detaillierte Beschreibung

Fig. 1 ist ein Blockschaltbild eines Systems 10 zur Verzögerung eines Eingangssignals Vin um eine variable Verzögerungszeit, um ein verzögertes Ausgangssignal V&sub0; zu erzeugen. Das System 10 weist eine digitale Verzögerungsschaltung 12 auf, die dazu ausgelegt ist, Vin zu verzögern, um ein Zwischenausgangssignal V0' zu erzeugen, welches Vin um eine variable Verzögerungszeit T&sub1; nacheilt. Die Größe von T&sub1; ist ein Vielfaches der Größe k von K-Bit digitaler Steuerdaten, die auf Leitungen 14 von einem Rechner 16 an die Verzögerungsschaltung 12 übertragen werden. Wird angenommen, daß die Auflösung (d. h. die kleinstmögliche Erhöhung der Verzögerungszeit) der digitalen Verzögerungsschaltung 12 zum Beispiel 3 Nanosekunden beträgt, dann kann bei K gleich acht die digitale Verzögerungsschaltung 12 jede Verzögerung innerhalb eines Bereiches von 2&sup8; mal 3 Nanosekunden (768 Nanosekunden) in Schritten von 3 Nanosekunden erzeugen. Digitale Verzögerungsschaltungen, die zur Verwendung als Verzögerungsschaltung 12 geeignet sind, verwenden typischerweise einen Takt hoher Stabilität, um einen programmierbaren Zähler zu takten.
Fig. 3 ist ein Graph eines kleinen Teiles der Transferfunktion einer digitalen Verzögerungsschaltung 12, welche die Größe k der Steuereingangsdaten in Bezug zu der Zeitverzögerung T&sub1; setzt. In diesem Beispiel liegt der Wert von k in einem Bereich von 21 bis 28, während entsprechende Zeitverzögerungen in einem Bereich von 75 bis 96 Nanosekunden liegen. Die in Fig. 3 gezeigte Transferfunktion ist nicht kontinuierlich, da die minimale Verzögerungszeitschrittgröße der digitalen Verzögerungsschaltung 123 Nanosekunden beträgt.
Das Ausgangssignal V0' der digitalen Verzögerungsschaltung 12 wird durch eine variable Verzögerungsleitung 18 übertragen, die dazu ausgelegt ist, V0' um eine variable Verzögerungszeit T&sub2; zu verzögern, um die Ausgangsspannung V&sub0; zu erzeugen. Die variable Verzögerungsleitung 18 ermöglicht eine feinere Einstellung der Verzögerung, als sie durch die Verwendung der digitalen Verzögerungsschaltung 12 alleine möglich ist. Die Größe der Verzögerungszeit T&sub2; von Verzögerungsleitung 18 wird durch die Größe einer Steuerspannung Vc gesteuert, die als Eingang an die Verzögerungsleitung gelegt wird, und die Steuerspannung Vc wird durch eine "Linearitätskorrektur-Steuerschaltung" 20 gemäß der vorliegenden Erfindung erzeugt. Die Größe der Steuerspannung Vc ist eine Funktion der Größe von M+N Bit- Steuerdaten, die von einem Rechner 16 erzeugt und über eine Dateneingangsleitung 22 an die Steuerschaltung übertragen werden. Die Steuerschaltung 20 ist in der Lage, eine anderen Größe der Steuerspannung Vc für jeden Wert von Daten auf den Leitungen 22 zu erzeugen, so daß die Steuerschaltung 20 2M+N verschiedene Größen der Steuerspannung Vc erzeugen kann. Daher kann die mit der variablen Verzögerungsleitung 18 verbundene Verzögerungszeit T&sub2; zum einen Teil in beispielsweise 65 536 gesteuert werden, wenn M+N gleich 16 ist. Der Bereich von Verzögerungszeiten, wie er von der Verzögerungsleitung 18 erzeugt wird, ist 6 bis 9 Nanosekunden entsprechend einem Steuerspannungseingang von 10 bis 1 Volt.
Die digitale Verzögerungsschaltung 12 und die variable Verzogerungsleitung 18 wirken somit zusammen, um die Eingangsspannung Vin um eine einstellbare Verzögerungszeit Td gleich T&sub1;+T&sub2; zu verzögern, um die Ausgangsspannung V&sub0; zu erzeugen. Die Spannung von Td wird von der Größe eines einzigen K+M+N Bit Ausgangsdatenwortes gesteuert, das von Rechner 16 erzeugt wird, wie in Fig. 2 gezeigt, worin die K höchstwertigen Bits einen Wert darstellen, der durch ein kleingedrucktes Zeichen k angezeigt ist, die M nächsten höchstwertigen Bits einen Wert m darstellen und die N niedrigstwertigen Bits einen Wert n darstellen. Wenn K, M und N jeweils gleich acht sind und die Schrittgröße der Verzögerungsschaltung 12 auf 3 Nanosekunden eingestellt ist, dann hat die von dem System erstellte Zeitverzögerung Td einen Bereich von 768 Millisekunden und eine Auflösung von weniger als einer Pikosekunde. Der Zeitverzögerungsbereich kann erhöht werden, indem eine digitale Verzögerungsschaltung 12 verwendet wird, die auf mehr als acht Eingangsbits anspricht, und die Zeitverzögerungsauflösung kann erhöht werden, indem eine Linearitätskorrektur-Steuerschaltung 20 verwendet wird, die auf mehr als sechzehn Steuerbits anspricht, um die Steuerspannung Vc der variablen Verzögerungsschaltung in kleinere Schritte aufzulösen.
In Fig. 4 weist die Linearitätskorrektur-Steuerschaltung 20 aus Fig. 1, in der sie in Blockschaltbildform dargestellt ist, ein Paar Speicher mit wahlfreiem Zugriff (RAMs) 24 und 26 auf, drei Digital/Analog-Wandler (DACs) 28, 30 und 32, und eine analoge Summierschaltung 34. Der RAM 24 wird von den M höchstwertigen Datenbits adressiert, die auf Leitungen 22 von dem Rechner 16 aus Fig. 1 geführt werden, und speichert Daten an jeder Adresse, die die Größe m der M-Bit-Adreßdaten mit einer bestimmten Größe der Steuerspannung Vc in Bezug setzen. Wird RAM 24 durch einen Wert in adressiert, während er sich in einem Speicherlese-Betriebsmodus befindet, dann werden die an Adresse m gespeicherten Daten von RAM 24 an DAC 28 übertragen, welcher die Daten in eine Spannung V&sub1;(m) umwandelt, eine Funktion der Größe der Daten in, die RAM 24 adressieren. Der Rechner 16 aus Fig. 1 speichert Daten an jeder Adresse im RAM 24 durch die Dateneingangsleitung 22 und die Lese/Schreib-Steuerleitung 23, die den Rechner mit dem RAM 24 verbindet. Da die im RAM 24 gespeicherten Daten modifiziert werden können, kann der Wert von V&sub1;(m) für jeden Wert von m unabhängig eingestellt werden .
Die M höchstwertigen Datenbits aufs den Leitungen 22 von dein Rechner adressieren ebenfalls RAM 26, welcher an jeder Adresse Steigungsdaten speichert, die dem Wert m der Adresse entsprechen. Der Rechner 16 aus Fig. 1 speichert die Steigungsdaten in RAM 26 unter Verwendung von Dateneingangs- und Lese-/ Schreib-Steuerleitungen 23 und Adreßleitungen 22, die den RAM 26 mit dem Rechner 16 verbinden. Wird RAM 26 durch einen Wert m adressiert, während er sich in einem Speicherlese-Betriebsmodus befindet, dann werden die an Adresse m gespeicherten Daten an DAC 30 übertragen, welcher die Daten in eine Spannung Vr(m) umwandelt. Die Spannung Vr(m) erstellt eine Referenzspannung für DAC 32, welcher die niedrigstwertigen Bits n der Daten auf den Leitungen 22 in eine entsprechende Spannung V&sub2;(m,n) umwandelt, welche gleich dem Produkt aus Vr(m) und der Größe von n ist. V&sub1;(m) und V&sub2;(m,n) werden von der analogen Summierschaltung 34 addiert, um den Ausgang der Steuerspannung Vc der Steuerschaltung 20 zu erzeugen.
Ein kleiner Teil der Transferfunktion von Verzögerungsleitung 18 aus Fig. 1, welcher das Ansprechen der Verzögerungszeit T&sub2; mit der Größe der Eingangssteuerspannung Vc in Bezug setzt, ist als Graph in Fig. 5 dargestellt. Die Verzögerungsleitung 18 nimmt eine Eingangssteuerspannung in einem Bereich von 1-10 Volt an, und in Fig. 5 weist der Teil der Verzögerungsleitungstransferfunktion, der als dicke durchgezogene Linie dargestellt ist, Steuerspannungen Vc in einem Bereich von 3,238 bis 3,346 Volt auf. Dieser Bereich von Steuerspannungen entspricht einem Bereich der Zeitverzögerung T&sub2; von 8,254 Nanosekunden bis hinunter auf 8,218 Nanosekunden.
Fig. 5 weist auch einen Graphen eines kleinen Teils der Transferfunktion der Linearitätskorrektur-Steuerschaltung 20 aus Fig. 4 auf, der den Ausgang der Steuerspannung Vc mit den Werten m und n der M- und N-Bit-Steuerdateneingänge an die Steuerschaltung in Bezug setzt. Der Teil der Transferfunktion der Steuerschaltung, der in Fig. 5 dargestellt ist, beinhaltet denselben Bereich (3,238-3,346) von Steuerspannungen Vc wie der Teil der Transferfunktion der variablen Verzögerungsleitung, wie er in Fig. 5 gezeigt ist. Der Steuerspannungsausgang Vc der Steuerschaltung 20 ist eine ab-schnittweise lineare Funktion der Größe (m,n) des Steuerdateneinganges. Die Bezeichnung (m,n) kennzeichnet einen Wert eines digitalen Wortes von M+N Bits, worin m die Größe der M höchstwertigen Bits ist und n die Größe der N niedrigstwertigen Bits. Die in den RAMs 24 und 2-6 gespeicherten Daten werden so gewählt, daß der Wert von m grob den Wert von Vc bestimmt, während der Wert von n dazu verwendet wird, Vc zwischen Ausgangsspannungen feineinzustellen, die aufeinanderfolgenden Werten von m entsprechen. Ist n Null, dann ist V&sub2;(m,n) Null und Vc ist gleich V&sub1;(m). In einem solchen Fall wird die Größe von Vc vollkommen von den Daten bestimmt, die im RAM 24 aus fig. 4 gespeichert sind. Ist zum Beispiel n gleich Null und m hat einen Wert von 57 (d. h. (m,n) = (57,0)), dann erzeugt die Steuerschaltung eine Steuerspannung Vc von 3,274 Volt. Bei (m,n) = (58,0) erzeugt die Steuerschaltung eine Steuerspannung Vc von 3,310 Volt. Die Steigung der Transferfunktion der Steuerschaltung zwischen (m,n) = (57,0) und (m,n) = (58,0) ist gleich der Größe von Vr(57), wie sie vom DAC 26 aus Fig. 4 erzeugt wird. Die an Adresse 57 von RAM 26 gespeicherten Daten werden so eingestellt, daß die Transferfunktion der Steuerschaltung zwischen (m,n) = (57,0) und (m,n) = (58,0) linear und kontinuierlich ist. Insbesondere sind die in RAM 26 der Steuerschaltung 20 aus Fig. 5 gespeicherten Daten so eingestellt, daß der Wert der Steigung Vr(m) der Transferfunktion zwischen (m,0) und (m+1, 0) durch den Ausdruck
Vr(m) = [V&sub1; (m+1) - V&sub1; (m)]/(2N+1) [1]
bestimmt ist. Wird die Größe von n erhöht, dann steigt die Größe von Vc proportional, da Vc = V&sub1;(m) + nVr(m) ist. Wird zum Beispiel angenommen, daß M und N jeweils acht Bit Werte sind, dann können m und n jeweils einen maximalen Wert von 255 haben. Aus Fig. 5 ist zu sehen, daß (m,n) = (57,0) einen Ausgang der Steuerspannung Vc von 3)274 Volt ergäbe, während (m,n) = (58,0) einen Vc-Wert von 3,310 Volt ergäbe. Die Daten im RAM 26 aus Fig. 4 sind so eingestellt, daß Vr(m) für m = 57
Vr(57) = (3,310-3,274)/256 = 0,000141 Volt
ist, so daß die Änderung von Vc zwischen (m,n) = (57,0) und (m,n) = (58,0) eine lineare und kontinuierliche Funktion der Größe von n über den vollen Bereich von n (0-255) ist. Der Steuerdatenwert (m·n) = (57,154) würde die Steuerschaltung dazu veranlassen, einen Steuerspannungsausgang von 3,296 Volt zu erzeugen, wie in Fig. 5 dargestellt. Somit wird der Wert von m dazu verwendet, den Wert von Vc grob einzustellen, während der Wert von n dazu verwendet wird, Vc fein einzustellen.
Die Vc-Achse der Graphen der Transferfunktionen der variablen Verzögerungsleitung und der Steuerschaltung sind in Fig. 5 so ausgerichtet, daß die von der variablen Verzögerungsleitung als Reaktion auf jeden Satz von m- und n-Werten erzeugte Zeitverzögerung T&sub2; bestimmt werden kann. Wenn zum Beispiel der Wert von m 57 und der Wert von n Null ist, dann ist (m,n) = (57,0) und die Größe des Vc Spannungsausganges von Steuerschaltung 20 ist 3,274 Volt. Dieser Steuerspannungswert veranlaßt die variable Verzögerungsleitung dazu, ein Eingangssignal um 8,242 Nanosekunden zu verzögern. Ähnlich ist zu sehen, daß bei (m,n) = (58,0) die von der variablen Verzögerungsleitung erzeugte Zeitverzögerung 8,230 Nanosekunden beträgt.
Die in RAM 24 der Steuerschaltung 20 aus Fig. 4 gespeicherten Daten sind so eingestellt, daß bei n = 0 die von der variablen Verzögerungsleitung erzeugte Verzögerungszeit T&sub2; eine lineare Funktion des Wertes m der M-Bit Steuerdaten ist, die an die Steuerschaltung 20 angelegt sind. Wie in Fig. 5 gezeigt, ist, wenn der Wert von (m,n) = (56,0) beträgt, T&sub2; 8,254 Nanosekunden. Wird m auf 57 erhöht, während n auf Null bleibt, dann verringert sich T&sub2; auf 8,242 Nanosekunden, eine Verringerung von 0,012 Nanosekunden. Wird m wieder auf 58 erhöht, dann sinkt T&sub2; auf 8,230 Nanosekunden ab, eine weitere Verringerung von 0,012 Nanosekunden. Die im RAM 24 der Steuerschaltung 20 aus Fig. 4 gespeicherten Daten sind so eingestellt, daß für jeden Wert von m eine Steigerung von m um 1 eine Verringerung von T&sub2; um 0,012 Nanosekunden ergibt, vorausgesetzt n = 0.
Somit ist aus den Fig. 4 und 5 zu sehen, daß der Wert der Steuerspannung Vc die Summe aus einem Grobeinstellsignal V&sub1;(m) und einem Feineinstellsignal V&sub2;(m,n) ist, worin V&sub2;(m,n) das Produkt aus n und einem Referenzsignal Vr(m) ist. Ferner wird die Funktion V&sub1;(m) eingestellt, indem die Werte von im RAM 24 gespeicherten Daten so gesetzt werden, daß die von der variablen Verzögerungsleitung erzeugte Zeitverzögerung T&sub2; bei n gleich Null (d. h. T&sub2;(m,o) = Km, wobei K eine Konstante ist) eine lineare Funktion von m ist. Schließlich wird die Funktion Vr(m) eingestellt, indem die Werte von im RAM 26 gespeicherten Daten gemäß der voranstehenden Gleichung [1] gesetzt werden, um Vc(m,n) bezüglich n zwischen Vc(m,0) und Vc(m+1,0) zu linearisieren.
Sind die Daten im RAM 24 und 26 auf diese Weise eingestellt, dann linearisiert die Umwandlungsschaltung 20 aus Fig. 4 das Verhältnis zwischen T&sub2; und dem Wert von m und linearisiert im wesentlichen das Verhältnis zwischen T&sub2; und dem Wert der M+N- Bit-Eingangssteuerdaten der Steuerschaltung 20. In Fig. 5 erzeugt, wenn m einen Wert von 57 und n einen Wert von 154 hat, die Steuerschaltung 20 eine Ausgangsspannung Vc von 3,296 Volt.
Diese Spannung erzeugt eine Ist-Verzögerungszeit (als Ta bezeichnet) von ca. 8,239 Nanosekunden. Der Rechner 16 modelliert jedoch die Transferfunktion der variablen Verzögerungsleitung auf abschnittweise lineare Art (wie es durch die gepunktete Funktionslinie in Fig. 5 gezeigt ist), wenn er die in den RAMs 24 und 26 aus Fig. 4 gespeicherten Daten einstellt, und ,wenn der Rechner m auf einen Wert von 57 und n auf einen Wert von 154 setzt, dann beträgt dies Soll-Verzögerungszeit (als Ti bezeichnet) ca. 8,236 Nanosekunden, wie sie durch den Schnittpunkt von Vc = 3,296 Volt mit dem abschnittweise linearen Modell der Transferfunktion der variablen Verzögerungsleitung bestimmt wird. Die Differenz zwischen Ta und Ti ist der Fehler, der sich aus dem nichtlinearen Verhalten von T&sub2; zwischen Vc = 3,274 Volt und Vc = 3,310 Volt ergibt. Der Fehler kann verringert werden (auf Kosten der Erhöhung der Größe von RAM 24), indem die Anzahl von Bits von Steuerdaten M erhöht wird, so daß die abschnittweise lineare Annäherung der Transferfunktion der Verzögerungsleitung sich dichter an die Ist- Transferfunktion der variablen Verzögerungsleitung annähert.
Um die Daten in den RAMs 24 und 26 richtig einzustellen, muß das Ansprechen der variablen Verzögerungsleitung 18 aus Fig. 1 gemessen werden. In Fig. 1 wird die Ausgangsspannung V&sub0; der variablen Verzögerungsschaltung 18 durch einen Schalter 36, der von Rechner 16 gesteuert wird, an den Eingang einer digitalen Verzögerungsschaltung 12 zurückgekoppelt. Der Ausgang eines Impulsgenerators 38 wird ebenfalls über einen Schalter 40, der von Rechner 16 gesteuert wird, mit dem Eingang der digitalen Verzögerungsschaltung 12 verbunden. Um die Verzögerungszeit T&sub2; zu testen, die mit einem bestimmten Wert von m zusammenhängt, welcher an die Steuerschaltung 20 angelegt ist, schließt der Rechner 16 die Schalter 36 und 40, setzt m auf den bestimmten Wert, setzt n auf Null und überträgt dann ein Steuersignal an den Impulsgenerator 38, was ihn dazu veranlaßt, einen Impuls an die Verzögerungsschaltung 12 zu übertragen. Dieser Impuls verläuft durch die Schaltung 12 und die Verzögerungsleitung 18 und kehrt dann auf den Eingang von Verzögerungsleitung 12 zurück. Der Impuls zirkuliert weiter durch die Schaltungen 12, die Verzögerungsleitung 18 und den Schalter 36, bis der Schalter 36 geöffnet wird. Ein Periodenzähler 42, der mit seinem Eingang mit einem Anschluß von Schalter 36 verbunden ist, mißt die Zeitperiode zwischen dem aufeinanderfolgenden Auftreten des Impulses bei seinem Verlauf durch den Schalter 36 und überträgt Daten, die die gemessene Periode angeben, an den Rechner 16. Anhand dieser Daten und anhand der bekannten Verzögerung T&sub1; der digitalen Verzögerungsschaltung 12 berechnet der Rechner die Zeitverzögerung T&sub2;, die von der variablen Verzögerungsleitung 18 als Reaktion auf den bestimmten Wert von m erstellt wurde. Der Rechner 16 kann dann den Wert von Daten, die an Adresse m von RAM 24 aus Fig. 4 gespeichert sind, erhöhen oder verringern, um die mit m verbundene Verzögerungszeit T&sub2; einzustellen. Durch Verwendung eines iterativen Meß- und Einstellverfahrens stellt der Rechner 16 die Daten in RAM 24 für jeden Wert von m so ein, daß die Zeitverzögerung T&sub2; der Verzögerungsleitung 18 eine lineare Funktion der Größe m der höchstwertigen Datenbits M von Daten auf Leitung 22 ist. Der Rechner stellt dann den Wert von im RAM 26 gespeicherten Daten gemäß der obengenannten Gleichung [1] ein, so daß der Wert von Vc in Proportion zu der Größe n der niedrigstwertigen N-Bits von Daten auf Leitungen 22 eingestellt werden kann.
Somit erzeugt die Steuerschaltung 20 aus Fig. 4 gemäß der vorliegenden Erfindung eine Steuerspannung für eine variable Verzögerungsleitung der Gattung, die ein Signal um eine variable Verzögerungszeit verzögert, wobei die Verzögerungszeit eine nichtlineare Funktion der Größe der Steuerspannung ist. Die Ausgangsspannung der Steuerschaltung wird dann durch die Größe des digitalen Steuerdateneinganges bestimmt und die Steuerschaltung weist Vorkehrungen auf, um die Größe ihrer Ausgangsspannung, die also Reaktion auf jede Größe eines digitalen Einganges erzeugt wird, unabhängig einzustellen. Das Verzögerungszeitansprechen der variablen Verzögerungsleitung auf einen Bereich von Steuerdateneingängen wird gemessen und dadurch eingestellt, daß die Größe der Steuerspannung so eingestellt wird, daß sie ein nichtlineares Ansprechen der Verzögerungsleitung kompensiert, so daß die Verzögerungszeit eine im wesentlichen lineare Funktion des digitalen Einganges an die Steuerspannungsquelle ist.
Obwohl eine bevorzugte Ausführungsform der vorliegenden Erfindung aufgezeigt und beschrieben wurde, ist es für den Fachmann offensichtlich, daß viele Veränderungen und Modifikationen an ihr vorgenommen werden können, ohne daß hierbei von der Erfindung in ihren breiteren Aspekten abgegangen wird. Die stehenden Ansprüche sollen daher alle derartigen Änderungen und Modifikationen abdecken.

Claims

1. Steuerschaltung (20) zum Bereitstellen eines analogen Steuersignals (Vc) zur Eingabe an eine variable Verzögerungsleitung (18), worin die Dauer einer Signalverzögerung, die von der variablen Verzögerungsleitung erzeugt wird, eine nichtlineare Funktion der Größe des analogen Signals ist, wobei die Steuerschaltung durch folgendes gekennzeichnet ist:

eine erste Vorrichtung (24) zum Speichern eines Bereiches von Verzögerungswerten, auf die durch einen ersten Teil (M) digitaler Eingangsdaten zugegriffen werden kann;

eine Vorrichtung (28), die auf die Verzögerungswerte anspricht, um ein Grobeinstellsignal (V&sub1;) als das analoge Steuersignal zu erzeugen, mit einer Größe, die proportional zu den Verzögerungswerten ist, so daß die Verzögerungswerte als Reaktion auf das analoge Steuersignal, welches eine im wesentlichen lineare Funktion des ersten Teils ist, eine Zeitverzögerung für die variable Verzögerungsleitung erzeugen;

eine Vorrichtung (26, 30) zum Erzeugen eines Referenzsignals (Vr), welches eine Steigung zwischen Verzögerungswerten als Reaktion auf den ersten Teil darstellt;

eine Vorrichtung (32) zum Erzeugen eines Feineinstellsignals (V&sub2;) proportional zu dem Produkt aus dem Referenzsignals und einem zweiten Teil (N) der digitalen Eingangsdaten; und

eine Vorrichtung (34) zum Kombinieren der Fein- und Grobeinstellsignale, um das analoge Steuersignal zu erzeugen.

2. Steuerschaltung nach Anspruch 1, worin die Vorrichtung zum Erzeugen des Referenzsignals durch folgendes gekennzeichnet ist:

eine zweite Vorrichtung (26) zum Speichern von Referenzwerten, auf die für jeden Verzögerungswert, der die Steigung zwischen aufeinanderfolgenden Verzögerungswerten darstellt, durch den ersten Teil zugegriffen werden kann; und

eine Vorrichtung (30) zum Umwandeln der Referenzwerte in das Referenzsignal mit einer Größe proportional zu den Referenzwerten.

3. Steuerschaltung nach Anspruch 1, worin die Vorrichtung zum Erzeugen des Feineinstellsignals durch einen Digital/Analog-Wandler gekennzeichnet ist, der das Referenzsignal und einen zweiten Teil als Eingänge hat und das Einstellsignal als das Produkt der Eingänge erzeugt.

4. Steuerschaltung nach Anspruch 1, weiterhin gekennzeichnet durch:

eine Vorrichtung (38, 42) zum iterativen Messen der Ansprechens der variablen Verzögerungsleitung; und eine Vorrichtung (16) zum Einstellen der Verzögerungswerte als Reaktion auf das Ansprechen der variablen Verzögerungsleitung, so daß die Zeitverzögerung die im wesentlichen lineare Funktion des ersten Teils ist.

5. Steuerschaltung nach Anspruch 2, weiterhin gekennzeichnet durch:

eine Vorrichtung (38, 42) zum iterativen Messen des Ansprechens der variablen Verzögerungsleitung; und

eine Vorrichtung (16) zum Einstellen der Verzögerungswerte als Reaktion auf das Ansprechen der variablen Verzögerungsleitung, so daß die Zeitverzögerung die im wesentlichen lineare Funktion des ersten Teils ist.

6. Steuerschaltung nach Anspruch 5, weiterhin gekennzeichnet durch eine Vorrichtung (16) zum Einstellen der Referenzwerte als Funktion der Verzögerungswerte.