DE3619174A1 - Anordnung zur pruefung von schreib-lesespeichern - Google Patents
Anordnung zur pruefung von schreib-lesespeichernInfo
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- DE3619174A1 DE3619174A1 DE19863619174 DE3619174A DE3619174A1 DE 3619174 A1 DE3619174 A1 DE 3619174A1 DE 19863619174 DE19863619174 DE 19863619174 DE 3619174 A DE3619174 A DE 3619174A DE 3619174 A1 DE3619174 A1 DE 3619174A1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
- G06F11/167—Error detection by comparing the memory output
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
Description
Die Erfindung betrifft eine Anordnung zur Prüfung von Schreib-
Lesespeichern auf richtige Arbeitsweise. Sie findet Anwendung
in elektronischen Einrichtungen, bei denen der sichere Betrieb
von der fehlerfreien Funktion des Schreib-Lesespeichers
abhängig ist, z. B. Steuerungseinrichtungen, bei denen Rechnern
sicherheitsrelevante Funktionen übertragen werden.
Es sind zahlreiche Lösungen zur Prüfung von Schreib-Lesespeichern
hinsichtlich
- Fehler der Schreib-Lese-Einrichtung
- Fehler in der Adressierung und
- Ausfälle und Datenverfälschungen
bekannt (Hölscher, Rader: Mikrocomputer in der Sicherheitstechnik, Verlag TÜV Rheinland, Köln 1984).
- Fehler der Schreib-Lese-Einrichtung
- Fehler in der Adressierung und
- Ausfälle und Datenverfälschungen
bekannt (Hölscher, Rader: Mikrocomputer in der Sicherheitstechnik, Verlag TÜV Rheinland, Köln 1984).
Diese lassen sich in zwei Gruppen untergliedern:
1. Überprüfung der Arbeitsweise mit Hilfe spezieller Prüfprogramme, die den Speicher mit einem nur der Prüfung dienenden Inhalt belegen bzw. eine Prüfsumme berechnen
2. Doppelte Ausführung des Schreib-Lesespeichers und Vergleich der Inhalte
1. Überprüfung der Arbeitsweise mit Hilfe spezieller Prüfprogramme, die den Speicher mit einem nur der Prüfung dienenden Inhalt belegen bzw. eine Prüfsumme berechnen
2. Doppelte Ausführung des Schreib-Lesespeichers und Vergleich der Inhalte
Die Anwendung spezieller Prüfprogramme führt zu einem erheblichen
Zeitaufwand für die Prüfung, der nicht für alle Anwendungsfälle
akzeptabel ist.
Bei der doppelten Ausführung des Schreib-Lesespeichers und
Prüfung durch Vergleich der Inhalte sind die Zeitprobleme
lösbar. Dabei gibt es wiederum zwei Möglichkeiten:
1. Doppelter Schreib-Lesespeicher mit Hardware-Vergleich. Für diese Variante ist eine fehlersichere Ausführung des Hardware-Vergleiches bzw. dessen zyklische Überprüfung erforderlich.
2. Doppelter Schreib-Lesespeicher mit Software-Vergleich. Hierbei wird der Programmablauf durch die notwendigen zusätzlichen Befehle für die doppelte Abspeicherung aller Daten stark belastet. Dieser Aufwand übersteigt den für die zyklische Abarbeitung des noch notwendigen Vergleichsprogrammes erforderlichen Aufwand.
1. Doppelter Schreib-Lesespeicher mit Hardware-Vergleich. Für diese Variante ist eine fehlersichere Ausführung des Hardware-Vergleiches bzw. dessen zyklische Überprüfung erforderlich.
2. Doppelter Schreib-Lesespeicher mit Software-Vergleich. Hierbei wird der Programmablauf durch die notwendigen zusätzlichen Befehle für die doppelte Abspeicherung aller Daten stark belastet. Dieser Aufwand übersteigt den für die zyklische Abarbeitung des noch notwendigen Vergleichsprogrammes erforderlichen Aufwand.
Ziel der Erfindung ist die Schaffung einer Anordnung zur Prüfung
von Schreib-Lesespeichern, die eine Überprüfung der
Funktionsweise mit geringem Zeitaufwand und ohne starke Belastung
des Programmablaufes gestattet.
Die Aufgabe der Erfindung ist die Schaffung einer Anordnung
zur Prüfung von Schreib-Lesespeichern nach dem Prinzip des
doppelten Schreib-Lesespeichers mit Software-Vergleich, die
die prüfgerechte Abspeicherung der Daten übernimmt und dadurch
den Programmablauf von zusätzlichen Befehlen für diese
Aufgabe entlastet.
Diese Aufgabe wird erfindungsgemäß gelöst, indem zwei Schreib-
Lesespeicher zum Einsatz kommen, wobei der zweite beim Speicherbeschreiben
mit der gleichen Adresse wie der erste, beim
Speicherlesen jedoch mit einer nur ihm zugeschriebenen Adresse
adressiert wird. Die Anordnung übernimmt die Invertierung
aller unmittelbar an den zweiten Speicher angeschlossenen
Adressen beim Schreiben, während beim Lesen diese Invertierung
nicht stattfindet.
Dadurch ist für den Vergleichsvorgang ein maximaler Hamming-
Abstand der Adressen für die beiden zu vergleichenden Datenwerte
gegeben. Weiterhin gelangen durch die Anordnung die
Schreibdaten invertiert in den zweiten Schreib-Lesespeicher,
während die Lesedaten nichtinvertiert an den Datenbus gelangen,
wodurch auch der Inhalt der zu vergleichenden Datenwerte
den maximalen Hamming-Abstand aufweist.
Die erfindungsgemäße Anordnung zur Prüfung von Schreib-Lesespeichern
ist dadurch gekennzeichnet, daß niederwertige Leitungen
eines Adreßbus mit den Adreßeingängen des ersten Speichers
und den Eingängen eines invertierenden Treibers und
eines nichtinvertierenden Treibers und höherwertige Leitungen
des Adreßbus mit den Eingängen eines Adreßdecoders verbunden
sind, daß die Ausgänge der Treiber über Adreßleitungen mit den
Adreßeingängen des zweiten Speichers und die Datenleitungen
des zweiten Speichers mit den Eingängen eines nichtinvertierenden
Bustreibers und den Ausgängen eines invertierenden Bustreibers
gekoppelt und die Datenleitungen des ersten Speichers,
die Ausgänge des nicht invertierenden Bustreibers und die Eingänge
des invertierenden Bustreibers mit einem Datenbus verbunden
sind.
Weiterhin sind von einem Steuerbus Steuerleitungen für den
Speicherzugriff zum Adreßdecoder, Steuerleitungen für Schreiben
und Steuerleitungen für Lesen zur Steuerlogik und die
Steuerleitung für Schreiben zusätzlich auf die Schreibeingänge
der Speicher geführt.
Ein Ausgang des Adreßdecoders ist über eine Steuerleitung mit
der Steuerlogik verbunden und eine zweite Steuerleitung verbindet
einen weiteren Ausgang des Adreßdecoders mit einem Eingang
der Steuerlogik und einem Bausteinfreigabeeingang des
ersten Speichers. Die Ausgänge der Steuerlogik sind über eine
Steuerleitung mit dem Ausgangsfreigabeeingang des nichtinvertierenden
Treibers, über eine Steuerleitung mit dem Ausgangsfreigabeeingang
des invertierenden Treibers, über eine Steuerleitung
mit dem Bausteinfreigabeeingang des zweiten Speichers
über eine Steuerleitung mit dem Ausgangsfreigabeeingang des
nichtinvertierenden Bustreibers und über eine Steuerleitung
mit dem Ausgangsfreigabeeingang des invertierenden Bustreibers
verbunden.
Die gefundene Anordnung arbeitet wie folgt:
Vom Adreßbus wird die der Speicherkapazität des zu prüfenden
Schreib-Lesespeichers entsprechende Anzahl niederwertiger
Adreßleitungen direkt mit dem ersten Speicher verbunden, während
diese gleichen Leitungen an den zweiten Speicher über je
einen über ein Ausgangsfreigabesignal steuerbaren invertierenden
sowie einen nichtinvertierenden Treiber mit Dreizustandsverhalten
führen. Die verbleibenden höherwertigen Adreßleitungen
gelangen mit dem Speicherzugriffssteuersignal an einen
Adreßdecoder, der damit je ein dem ersten bzw. zweiten Speicher
zugeordnetes Bausteinfreigabesignal bereitstellt. Das
Bausteinfreigabesignal für den ersten Speicher wird diesem
direkt zugeführt und gelangt mit dem Bausteinfreigabesignal für
den zweiten Speicher sowie den Steuersignalen für Schreiben
und Lesen an die Steuerlogik.
Die Datenanschlüsse des ersten Speichers führen direkt an den
Datenbus, die des zweiten Speichers dagegen sind über zwei
mit Ausgangsfreigabesignalen steuerbare unidirektionale Bustreiber
mit dem Datenbus verbunden. Dabei liegt im Signalweg
vom Datenbus zum Speicher ein invertierender und im Signalweg
vom Speicher zum Datenbus ein nichtinvertierender Bustreiber.
Die Steuerlogik aktiviert im Falle eines Speicherschreibvorganges
des ersten Speichers den invertierenden Adreßtreiber,
den zweiten Speicher über dessen Bausteinfreigabeeingang und
den invertierenden Bustreiber. Damit wird ein in den ersten
Speicher eingeschriebenes Datenwort gleichzeitig invertiert
und unter der invertierten niederwertigen Adresse in den zweiten
Speicher eingeschrieben.
Ein Lesezugriff auf den zweiten Speicher gestattet die Steuerlogik
nur unter der durch die Belegung der höherwertigen
Adreßleitungen vorgegebenen spezifischen Adresse des zweiten
Speichers. Beim Lesezugriff zum zweiten Speicher aktiviert die
Steuerlogik adreß- und datenseitig die nichtinvertierenden
Treiber. Damit ist für den sich anschließenden Vergleichsvorgang
der maximale Hamming-Abstand hinsichtlich des Datenwortinhaltes
und seiner Adresse gegeben.
Die erfindungsgemäße Lösung soll anhand eines möglichen Ausführungsbeispieles
in Verbindung mit der Zeichnung näher erläutert
werden.
In der zugehörigen Zeichnung wird die Anordnung zur Prüfung
von Schreib-Lesespeichern dargestellt. Die Anordnung besteht
aus einem ersten und einem zweiten Speicher 1, 2, einem invertierenden
Treiber 5 und einem nichtinvertierenden Treiber 6,
einem Adreßdekoder 7, einer Steuerlogik 10, einem nichtinvertierenden
4 und einem invertierenden Bustreiber 3 sowie aus
Busleitungen 11-15, 24, 25 und Steuerleitungen 8, 9, 16-23.
Die niederwertigen Leitungen 14 vom Adreßbus 12 sind mit den
Adreßeingängen des ersten Speichers 1, den Eingängen des
nichtinvertierenden Treibers 6 und den Eingängen des invertierenden
Treibers 5 verbunden. Die Ausgänge der Treiber 5, 6
führen über Adressenleitungen 24 an die Adreßeingänge des
zweiten Speichers 2. Die Datenanschlüsse des ersten Speichers 1
gelangen direkt an den Datenbus 11. Die Datenleitungen 25 des
zweiten Speichers 2 führen an die Eingänge des nichtinvertierenden
Bustreibers 4 und an die Ausgänge des invertierenden
Bustreibers 3. Die Ausgänge des nichtinvertierenden Bustreibers
4 und die Eingänge des invertierenden Bustreibers 3 sind
mit dem Datenbus 11 verbunden. Die höherwertigen Leitungen 15
vom Adreßbus 12 sowie die Steuerleitung 16 für den Speicherzugriff
gelangen an den Adreßdecoder 7. Eine Ausgangsleitung 9
des Adreßdecoders 7 führt zur Steuerlogik 10, während eine
zweite Ausgangsleitung 8 des Adreßdecoders 7 sowohl an der
Steuerlogik 10 als auch am Bausteinfreigabeeingang des ersten
Speichers 1 angeschlossen ist. An die Logik 10 führen außerdem
die Steuerleitungen für Schreiben 17 und Lesen 18 vom
Steuerbus 13. Die Steuerleitung für Schreiben 17 ist mit den
Schreibeingängen des ersten 1 und des zweiten Speichers 2
verbunden.
Von der Steuerlogik 10 führt eine Steuerleitung 19 zum Ausgangsfreigabeeingang
des nichtinvertierenden Treibers 6, eine
Steuerleitung 20 zum Ausgangsfreigabeeingang des invertierenden
Treibers 5, eine weitere Steuerleitung 21 zum Bausteinfreigabeeingang
des zweiten Speichers 2, eine Steuerleitung 22
an den Ausgangsfreigabeeingang des nichtinvertierenden Bustreibers
4 und eine letzte Steuerleitung 23 an den Ausgangsfreigabeeingang
des invertierenden Bustreibers 3.
Die abzulegenden Daten werden bei Belegung des Adreßbus 12
mit einer dem ersten Speicher 1 zugeordneten Adresse bei
aktiven Steuerleitungen für Speicherzugriff 16 und Schreiben
17 in den ersten Speicher 1 in der auf dem Datenbus 11 vorliegenden
Form eingeschrieben. Gleichzeitig aktiviert die
Steuerlogik 10 über die Steuerleitungen 20, 21 und 23 den
invertierenden Treiber 5 den zweiten Speicher 2 und den invertierenden
Bustreiber 3. Dadurch wird das in den ersten Speicher
1 eingeschriebene Datenwort gleichzeitig invertiert und
unter der invertierten niederwertigen Adresse in den zweiten
Speicher 2 eingeschrieben.
Das Auslesen der Daten aus dem ersten Speicher 1 erfolgt bei
Belegung des Adreßbus 12 mit einer dem ersten Speicher 1 zugeordneten
Adresse bei aktiven Steuerleitungen für Speicherzugriff
16 und Lesen 18. Ein Auslesen der Daten aus dem zweiten
Speicher 2 erfordert die Belegung des Adreßbus 12 in der
Form, daß die höherwertigen Leitungen 15 vom Adreßbus 12 mit
der Basisadresse des zweiten Speichers 2 belegt sind, wogegen
die niederwertigen Leitungen 14 des Adreßbus 12 eine gegenüber
dem Einschreibvorgang invertierte Belegung aufweisen. Die
Steuerlogik 10 aktiviert beim Lesevorgang des zweiten Speichers
2, der durch die aktiven Steuerleitungen für Speicherzugriff
16 und Lesen 18 sowie eine Belegung des Adreßbus 12
mit einer dem zweiten Speicher 2 zugeordneten Adresse gekennzeichnet
ist, adreßseitig den nichtinvertierenden Treiber 6
und datenseitig den nichtinvertierenden Bustreiber 4 sowie den
zweiten Speicher 2 über die Steuerleitungen 19, 22 und 21.
- Aufstellung der verwendeten Bezugszeichen
1 Schreib-Lese-Speicher
2 Schreib-Lese-Speicher
3 invertierender Bustreiber
4 nichtinvertierender Bustreiber
5 invertierender Treiber
6 nichtinvertierender Treiber
7 Adreßdecoder
8 Steuerleitung
9 Steuerleitung
10 Steuerlogik
11 Datenbus
12 Adreßbus
13 Steuerbus
14 niederwertiger Teil des Adreßbus
15 höherwertiger Teil des Adreßbus
16 Steuerleitung für Speicherzugriff
17 Steuerleitung für Schreiben
18 Steuerleitung für Lesen
19 Steuerleitung
20 Steuerleitung
21 Steuerleitung
22 Steuerleitung
23 Steuerleitung
24 Adressenleitungen
25 Datenleitungen
Claims (1)
- Anordnung zur Prüfung von Schreib-Lese-Speichern auf richtige Arbeitsweise auf der Basis der Dopplung der Schreib-Lese-Speicher mit Software-Vergleich, dadurch gekennzeichnet, daß niederwertige Leitungen (14) eines Adreßbus (12) mit den Adreßeingängen des ersten Speichers (1) und den Eingängen eines invertierenden Treibers (5) und eines nichtinvertierenden Treibers (6) und höherwertige Leitungen (15) des Adreßbus (12) mit den Eingängen eines Adreßdecoders (7) verbunden sind, daß die Ausgänge der Treiber (5, 6) über Adreßleitungen (24) mit den Adreßeingängen des zweiten Speichers (2) und die Datenleitungen (25) des zweiten Speichers (2) mit den Eingängen eines nichtinvertierenden Bustreibers (4) und den Ausgängen eines invertierenden Bustreibers (3) gekoppelt und die Datenleitungen des ersten Speichers (1), die Ausgänge des nichtinvertierenden Bustreibers (4) und die Eingänge des invertierenden Bustreibers (3) mit einem Datenbus (11) verbunden sind, daß von einem Steuerbus (13) Steuerleitungen für den Speicherzugriff (16) zum Adreßdecoder (7), Steuerleitungen für Schreiben (17) und Steuerleitungen für Lesen (18) zur Steuerlogik (10) und die Steuerleitung für Schreiben (17) zusätzlich auf die Schreibeingänge der Speicher (1, 2) geführt sind, daß ein Ausgang des Adreßdecoders (7) über eine Steuerleitung (9) mit der Steuerlogik (10) verbunden ist und eine zweite Steuerleitung (8) einen weiteren Ausgang des Adreßdecoders (7) mit einem Eingang der Steuerlogik (10) und einem Bausteinfreigabeeingang des ersten Speichers (1) verbindet und die Ausgänge der Steuerlogik (10) über eine Steuerleitung (19) mit dem Ausgangsfreigabeeingang des nichtinvertierenden Treibers (6), über eine Steuerleitung (20) mit dem Ausgangsfreigabeeingang des invertierenden Treibers (5), über eine Steuerleitung (21) mit dem Bausteinfreigabeeingang des zweiten Speichers (2), über eine Steuerleitung (22) mit dem Ausgangsfreigabeeingang des nichtinvertierenden Bustreibers (4) und über eine Steuerleitung (23) mit dem Ausgangsfreigabeeingang des invertierenden Bustreibers (3) verbunden sind.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD28523585A DD245068B1 (de) | 1985-12-23 | 1985-12-23 | Anordnung zur pruefung von schreib-lesespeichern |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3619174A1 true DE3619174A1 (de) | 1987-06-25 |
Family
ID=5575062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19863619174 Withdrawn DE3619174A1 (de) | 1985-12-23 | 1986-06-06 | Anordnung zur pruefung von schreib-lesespeichern |
Country Status (2)
| Country | Link |
|---|---|
| DD (1) | DD245068B1 (de) |
| DE (1) | DE3619174A1 (de) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0533608A2 (de) * | 1991-09-18 | 1993-03-24 | International Business Machines Corporation | Verfahren und Gerät zum Sichern der Rückgewinnung vitaler Daten in einem Datenverarbeitungssystem |
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1985
- 1985-12-23 DD DD28523585A patent/DD245068B1/de unknown
-
1986
- 1986-06-06 DE DE19863619174 patent/DE3619174A1/de not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9436393B2 (en) | 2013-02-05 | 2016-09-06 | Airbus Operations (Sas) | Secure redundant storage device and secure read/write method on such a device |
Also Published As
| Publication number | Publication date |
|---|---|
| DD245068B1 (de) | 1990-03-21 |
| DD245068A1 (de) | 1987-04-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
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