DE3608356A1 - Demultiplex- und mb/nb-decodieranordnung - Google Patents

Description

Die Erfindung betrifft eine Demultiplex- und m B/n B-Decodieranordnung bei der ein Eingangssignal, das aus k verschachtelten Teilsignalen besteht, nach der Demultiplexbildung eine m B/n B-Decodierung erfährt.

Eine derartige Anordnung ist aus der europäischen Patentanmeldung mit der Veröffentlichungsnummer 00 88 432 bekannt. Bei der bekannten Anordnung besteht das Eingangssignal aus k = m verschachtelten Bitströmen, die in eine Rahmenstruktur eingebettet sind. Nach der Demultiplexbildung werden die einzelnen Bitströme in paralleler Form und bitsynchron einem ROM mit m Eingängen und n Ausgängen zugeführt, in dem eine Tabelle zur m B/n B-Decodierung abgelegt ist. An jedem Ausgang des ROM's erscheinen seriell die Bits, die zu einem Signal eines bestimmten Kanales gehören. Anschließend wird jedes Kanalsignal durch Desynchronisierer auf die Bitrate gebracht, die für seine weitere Verarbeitung erforderlich ist.

Bei der bekannten Anordnung werden keine schnellen m B/n B-Decodierer gebraucht, da die Decodierung nach der Demultiplexbildung - also bei geringeren Bitraten - erfolgt. Außerdem sind keine Serien-Parallel-Wandler und Parallel-Serien-Wandler zur Umcodierung erforderlich. Allerdings hat die bekannte Anordnung den Nachteil, daß ein aufwendiger Demultiplexer erforderlich ist, weil die Rahmenstruktur und die einzelnen Bits der m ineinander verschachtelten Bitströme erkannt werden müssen. Ebenso ist von Nachteil, daß der Übertragungscode von der Zahl der ineinander verschachtelten Teilsignale abhängt. In dem Fall, daß das Eingangssignal aus k (k ist eine natürliche Zahl größer 1) rahmenlos und bitweise ineinander verschachtelten Teilsignalen besteht, ist die bekannte Anordnung nicht einsetzbar. In einem solchen Fall ist die Identifikation der einzelnen Teilsignale nur möglich, wenn mindestens ein Teilsignal ein zusätzliches Merkmal aufweist, an dem es erkennbar ist. Alle anderen Teilsignale sind dann an der Reihenfolge erkennbar, in der ihre Bits auf ein Bit des erkannten Teilsignales folgen, denn diese Reihenfolge ist durch den Multiplexvorgang festgelegt und wiederholt sich periodisch (hier zyklisch) mit einer Periode von k Bit.

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs genannten Art anzugeben, die unter Einsatz bekannter Mittel ohne aufwendigen Demultiplexer auskommt. Diese Aufgabe wird dadurch gelöst,
daß bei einem rahmenlosen Eingangssignal, bei dem jedes Teilsignal aus Codeworten zu je m Bit eines redundanten Codes besteht, und bei dem die Teilsignale bitweise in zyklischer Reihenfolge miteinander verschachtelt sind, die Demultiplexbildung durch einen Serien-Parallel-Umsetzer erfolgt, dessen Takt für die Parallelwandlung durch einen in seinem Teilungsverhältnis steuerbaren Teiler aus dem Takt des Eingangssignals gewonnen wird,
daß für jedes Teilsignal ein eigner, m B/n B-Decodierer vorgesehen ist, der mit einem Coderegelverletzungsprüfer ausgerüstet ist,
daß die Impulse eines jeden Coderegelverletzungsprüfers jeweils einem Fehlermonitor zugeführt werden, der die Zahl der Impulse auswertet und das Ergebnis in digitalisierter Form an einen Vergleicher weitergibt,
daß der Ausgang des Vergleichers mit dem Steuereingang des steuerbaren Teilers verbunden ist und der Vergleicher das Teilungsverhältnis so oft kurzfristig vom Wert k : 1 auf den Wert Z : 1 - mit Z als nicht ganzzahligem Vielfachen von k - einstellt, bis ein erster Fehlermonitor die höchste Zahl von Coderegelverletzungen mißt.

Eine vorteilhafte Ausgestaltung der Erfindung enthält der Unteranspruch.

Bei der Erfindung wird der Umstand ausgenutzt, daß sich bei der Multiplexbildung ein Teilsignal - alle Teilsignale sind in einem redundanten Code codiert - durch gezielte Einblendung von Coderegelverletzungen ohne Verfälschung des Informationsinhaltes kennzeichnen läßt (vgl. z. B. die EP 01 60 748).

Anhand eines Beispiels, das in der Figur dargestellt ist, soll die Erfindung näher erläutert werden.

Ein Eingangssignal mit einer Bitrate von 2712 MBit/s, das vier ineinander verschachtelte Teilsignale enthält, wird auf einer Leitung EL einem Serien-Parallel-Wandler SP zu­ geführt. Der Takt des Eingangssignales - auf seine Gewinnung wird hier nicht eingegangen, da die Taktrückgewinnung dem Fachmann geläufig ist - wird auf einer Leitung TL 1 dem Serien-Parallel-Wandler und einem steuerbaren Teiler T zugeführt. Der Serien-Parallel-Wandler SP besteht in bekannter Weise aus einem - hier vierstufigen - Schieberegister, in das die Bits des Eingangssignales mit dem 2712-MHz-Takt eingelesen werden. Mit einem im Verhältnis 4 : 1 heruntergeteilten Takt (also einem 678- MHz-Takt) werden im synchronisierten Zustand die Bits aus dem Schieberegister in ein vierstufiges Parallelregister übernommen. Wie der synchronisierte Zustand aussieht, ist den unten folgenden Ausführungen zu entnehmen.

Die im Parallelregister des Serien-Parallel-Wandlers SP zwischengespeicherten Bits werden über Leitungen SL 1 bis SL 4 von je einem 6B/5B-Decodierer D 1 bis D 4 übernommen, und zwar ebenfalls mit dem 678-MHz-Takt der über eine Taktleitung TL 2 den Decodern D 1 bis D 4 zugeführt wird. Der Code, in dem die Teilsignale codiert sind, ist ein Zweimoden-Code aus Codewörtern zu je 6 Bit, dessen Eigenschaften dem Fachmann geläufig sind. Auch die Decodierer, die je einen Coderegelverletzungsprüfer enthalten, sind dem Fachmann geläufig (vgl. hierzu z. B. Drullmann, R., Kammerer, W.: Leitungscodierung und betriebliche Überwachung bei regenerativen Lichtleitkabel-Übertragungssystemen. Frequenz 34 (1980) 2, Seiten 45 bis 52).

Der Coderegelverletzungsprüfer bildet nach vorliegendem Beispiel auf der 6B-Seite der Decodierer die laufende digitale Summe (LDS) und gibt jedesmal bei Überschreiten der zulässigen Grenzen der LDS einen Impuls ab, der auf Leitungen FL 1 bis FL 4 an je einen zugeordneten Fehlermonitor FM 1 bis FM 4 übertragen wird. Die Fehlermonitore FM 1 bis FM 4 summieren die Fehlerimpulse mit Hilfe eines Zählers auf; läuft der Zähler eines Fehlermonitors über, wird ein Überlaufimpuls an den zugeordneten Eingang eines Vergleichers V gegeben. Gleichzeitig werden mit dem Überlaufimpuls alle Zähler zurückgesetzt. Der Vergleicher V stellt fest, an welchem seiner Eingänge der Überlaufimpuls angelegt wurde. Ist dies nicht der dem Fehlermonitor FM 1 zugeordnete Eingang, so steuert der Vergleicher V mit seinem Ausgangssignal über eine Steuerleitung SL den steuerbaren Teiler T so, daß mindestens einmal der Fall auftritt, in dem zwei aufeinanderfolgende Impulse zur Übernahme vom Schieberegister Parallelregister in den Serien-Parallel-Wandler SP den Abstand von fünf Perioden des 2712-MHz-Taktes haben. Nun wird ein anderes Teilsignal als bisher über die Leitung SL dem Decodierer D 1 zugeführt. Der Vorgang wird solange wiederholt, bis das Teilsignal mit der größten Rate von Coderegelverletzungen über die Leitung SL 1 bzw. nach der 6B/5B-Decodierung über die Leitung DL 1 geleitet wird. Jedes Bit, das auf ein Bit dieses Signales unmittelbar folgt, wird dann über die Leitung SL 2 bzw. nach der 6B/5B-Decodierung über eine Leitung DL 2 geleitet. Entsprechendes gilt für die beiden anderen Teilsignale, die Leitungen SL 3 und SL 4 bzw. DL 3 und DL 4. Damit sind alle Teilsignale identifiziert, sie werden auf vorgeschriebenen Leitungen weitergeleitet.

Die decodierten Teilsignale - jedes mit einer Bitrate von 665 MHz - werden auf Leitungen DL 1 bis DL 4 Demultiplexgeräten DM 1 bis DM 4 zugeführt, die sie in vier weitere Teilsignale zu je 140 Mbit/s zerlegen.

Der auf der 5B-Seite der Decodierer D 1 bis D 4 erforderliche Takt von 565 MHz wird - wie dem Fachmann bekannt - mit Hilfe einer Phasenregelschleife gewonnen. Im vorliegenden Beispiel entfällt dieser Baustein bei den Decodern D 2, D 3 und D 4, weil sie über eine Taktleitung TL 3 vom Decodierer D 1 mit Takt versorgt werden.

Auch die bei der 6B/5B-Decodierung erforderliche Wortsynchronisation muß nur für eines der Teilsignale auf den Leitungen SL 1 bis SL 4 erreicht werden. Der von dem 6B/5B-Decodierer D 1 als korrekt erkannte Text für die Übernahme der 6B-Codeworte im Serien-Parallel-Wandler wird auch von den übrigen 6B/5B-Decodern D 2 bis D 4 verwendet; die Taktzuführung erfolgt über eine Taktleitung TL 4.

Claims (2)

1. Demultiplex- und m B/n B-Decodieranordnung, bei der ein Eingangssignal, das aus k verschachtelten Teilsignalen besteht, nach der Demultiplexbildung eine m B/n B-Decodierung erfährt, dadurch gekennzeichnet,
daß bei einem rahmenlosen Eingangssignal (EL), bei dem jedes Teilsignal aus Codeworten zu je m Bit eines redundanten Codes besteht, und bei dem die Teilsignale bitweise in zyklischer Reihenfolge miteinander verschachtelt sind, die Demultiplexbildung durch einen Serien-Parallel-Umsetzer (SP) erfolgt, dessen Takt für die Parallelwandlung (P) durch einen in seinem Teilungsverhältnis steuerbaren Teiler (T) aus dem Takt des Eingangssignales (TL1) gewonnen wird, daß für jedes Teilsignal (SL 1 bis SL 4) ein eigner m B/n B-Decodierer (D 1 bis D 4) vorgesehen ist, der mit einem Coderegelverletzungsprüfer ausgerüstet ist,
daß die Impulse eines jeden Coderegelverletzungsprüfers jeweils einem Fehlermonitor (FM 1 bis FM 4) zugeführt werden, der die Zahl der Impulse auswertet und das Ergebnis in digitalisierter Form an einen Vergleicher (V) weitergibt,
daß der Ausgang des Vergleichers (V) mit dem Steuereingang des steuerbaren Teilers (T) verbunden ist und der Vergleicher (V) das Teilungsverhältnis so oft kurzfristig vom Wert k : 1 auf den Wert Z : 1 - mit Z als nicht ganzzahligem Vielfachen von k - einstellt, bis ein erster Fehlermonitor (FM 1) die höchste Zahl von Coderegelverletzungen mißt.

2. Demultiplex- und m B/n B-Decodieranordnung nach Anspruch 1, dadurch gekennzeichnet,
daß nur ein m B/n B-Decodierer (D 1) die für die m B/n B-Decodierung erforderlichen Bausteine zur Taktversorgung enthält und
daß dieser m B/n B-Decodierer (D 1) alle anderen m B/n B-Decodierer (D 2, D 3, D 4) über Taktleitungen (TL 3, TL 4) mit Takt versorgt.