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Die Erfindung bezieht sich auf Analog/Digital-Wandler.
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Es gibt zahlreiche Techniken zum Umwandeln eines analogen
Signals in eine digitale Darstellung. Jedoch haben bekannte
Analog/Digital-Wandlerschaltungen, die diese Techniken
verwenden, die Tendenz, entweder relativ langsam oder
ungenau oder beides zu sein. Beispielsweise hat ein
Analog/Digital-Wandlerschaltungstyp, der als ein Wandler mit
sukzessiver Approximation bekannt ist, eine adressierbare
Verriegelung, in der aufeinanderfolgende digitale
Approximationen (Näherungen) an das analoge Eingangssignal
vorgenommen werden. Der analoge Wert der digitalen Ausgangsgröße
der Verriegelung wird nach jeder Approximation mit dem
analogen Eingangssignal verglichen. Die Approximationen
werden gewöhnlich so durchgeführt, daß mit dem
höchstwertigen Bit der adressierbaren Verriegelung begonnen
wird, und eine binäre Null (oder Eins) in jeder
Bitposition versucht wird. Der binäre Wert in dieser
Bitposition wird beibehalten oder verändert, was von dem
Vergleich des zugeordneten analogen Werts mit dem analogen
Eingangssignal abhängt.
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Nachdem alle Bit-Positionen getestet worden sind, ist der
binäre Code, der in der adressierbaren Verriegelung
übrigbleibt, eine digitale Darstellung des analogen
Eingangssignals. Diese mit sukzessiver Approximation
arbeitenden Wandler können in Abhängigkeit von der Anzahl
von Bit-Positionen in der adressierbaren Verriegelung eine
genaue digitale Ausgangsgröße hoher Auflösung liefern. Da
jedoch die Bits jeweils einzeln zur Zeit berechnet werden,
sind diese Schaltungsanordnungen häufig zu langsam für
viele Anwendungsfälle, die eine hohe Genauigkeit erfordern.
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Andere Wandlertypen enthalten parallele Analog/Digital-
Wandler, wie beispielsweise Flash- bzw. Blitz-Wandler, die
alle Bits für eine Bitgruppe der digitalen Ausgangsgröße
parallel berechnen, so daß die Umwandlung sehr schnell
erfolgt. Jedoch ist die Genauigkeit dieser
Schaltungsanordnungen häufig nicht sehr groß, und die
Schaltungsanordnungen haben die Tendenz, sehr groß zu sein für
Anwendungsfälle, die eine Ausgangsgröße mit hoher Auflösung
erfordern. Beispielsweise weist ein typischer Aufbau für
einen 2-Bit Wandler vier gleiche in Reihe geschaltete
Widerstände, die mit einer Referenzspannung verbunden sind,
und vier Komparatoren auf, wobei ein Eingang von jedem der
Komparatoren mit einem entsprechenden Widerstand verbunden
ist. Die Spannungen über jedem der Widerstände liefert
bestimmte Referenzspannungen an die vier Komparatoren, die
diese Spannungspegel mit dem analogen Eingangssignal
vergleichen. Eine Verknüpfungslogik wandelt die
Ausgangsgrößen der vier Komparatoren in eine digitale 2-Bit
Darstellung des analogen Eingangssignals um.
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Wie aus der vorstehenden Beschreibung deutlich wird, weist
ein paralleler 2-Bit Blitz-Wandler vier Komparatoren auf.
Im allgemeinen nimmt die Zahl der Komparatoren, die in
einem Blitz-Wandler verwendet werden, mit einem Faktor zwei
für jedes zusätzliche Bit an Genauigkeit zu. Somit weist
ein 3-Bit Blitz-Wandler typisch acht Komparatoren auf und
ein 4-Bit Blitz-Wandler hat 16 Komparatoren. Demzufolge ist
leicht ersichtlich, daß für Anwendungsfälle hoher
Genauigkeit, die eine große Anzahl von Bits erfordern, ein Blitz-
Wandler unrealisierbar groß und kompliziert werden kann.
Einige Wandlerschaltungen haben sequentiell betätigte Bit-
Wandler-Schaltungen verwendet, um die Komplexität der
Schaltungsanordnungen zu reduzieren, aber diese Lösung ist
nicht leicht anpaßbar an hochauflösende Wandler von 12
Bits oder mehr.
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Die Druckschrift INTERNATIONAL SYMPOSIUM ON NUCLEAR
ELECTRONICS, Versailles, 10.-13. September 1968, Seiten 88-
1-88-15, Desgrandchamps, Paris, FR, C. Bonsignori et al
mit dem Titel "A new 4096 channel fast converter for
nuclear spectrometry", beschreibt eine Analog/Digital-
Wandlerschaltung, die einen parallelen
Hochgeschwindigkeitswandler und einen mit sukzessiver Approximation
arbeitenden Wandler aufweist. Das analoge Eingangssignal
wird in einem ersten Schritt in eine approximierte digitale
Darstellung durch den Hochgeschwindigkeits-Parallelwandler
umgewandelt, wobei der Parallelwandler eine Anzahl der
höchstwertigen Bits der digitalen Darstellung liefert.
Diese höchstwertigen Bits werden in eine adressierbare
Verriegelung oder ein Register des mit sukzessiver
Approximation arbeitenden Wandlers geladen, der die verbleibenden
niederwertigsten Bits liefert, um dadurch die Umwandlung
des analogen Eingangssignals zu vervollständigen.
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Es ist eine Aufgabe der Erfindung, einen verbesserten
hochauflösenden Analog/Digital-Wandler zu schaffen, der
schnell, genau und relativ unkompliziert ist.
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Die Aufgabe wird durch einen Analog/Digital-Wandler gemäß
den Merkmalen des Anspruches 1 gelöst.
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Ein bevorzugtes Ausführungsbeispiel des Wandlers gemäß
Anspruch 1 ist in Anspruch 2 beansprucht.
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Es wurde gefunden, daß eine Analog/Digital-Wandlerschaltung
gemäß der Erfindung die Umwandlung schneller ausführen kann
als ein mit sukzessiver Approximation arbeitender Wandler
gleicher Auflösung und signifikant weniger kompliziert ist
als ein typischer Parallelwandler vergleichbarer Auflösung.
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Fig. 1 ist ein schematisches Blockdiagramm von einer
Analog/Digital-Wandlerschaltung gemäß der Erfindung.
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Fig. 2 ist ein detaillierteres schematisches Diagramm
von einem Teil des Wandlers gemäß Fig. 1.
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Fig. 3 ist ein detaillierteres schematisches Diagramm
von einem Teil des Wandlers gemäß Fig. 1.
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Fig. 4 ist ein Zeitsteuerdiagramm für verschiedene
Signale des Wandlers gemäß den Fig. 2 und 3.
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Fig. 5 ist ein schematisches Diagramm von dem
Analog/Digital-Wandler gemäß Fig. 2.
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In Fig. 1 ist ein schematisches Blockbild gezeigt, das
eine Analog/Digital-Wandlerschaltung gemäß einem
bevorzugten Ausführungsbeispiel der Erfindung darstellt. Die
Analog/Digital-Wandlerschaltung ist insgesamt mit 10
bezeichnet und wird nachfolgend häufig der "Wandler 10"
genannt. Der Wandler 10 wandelt eine analoge
Eingangsspannung VIN, die an einem Eingang 12 auftritt, in eine
digitale 12-Bit Darstellung an einem Ausgang 14 um.
Selbstverständlich ist die Erfindung auf andere
Umwandlungs-Auflösungen als 12-Bit anwendbar.
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Erfindungsgemäß wird das analoge Eingangssignal VIN in zwei
Hauptschritten in die digitale 12-Bit Ausgangsdarstellung
umgewandelt. In dem ersten Schritt werden die acht
höchstwertigen Bits der 12-Bit Ausgangsgröße durch einen
parallelen 8-Bit Analog/Digital(A/D)-Wandler 16 berechnet.
Die übrigen vier Bits werden in dem zweiten Schritt durch
einen mit sukzessiver Approximation (SA) arbeitenden
Wandler 18 berechnet.
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Sowohl der Analog/Digital-Parallelwandler 16 als auch der
SA-Wandler 18 werden durch eine Steuerlogikschaltung 20
über Steuerleitungen gesteuert, die mit 34 bzw. 36
bezeichnet sind. Die Umwandlung (Konversion) des analogen
Eingangssignals VIN wird eingeleitet bei Empfang eines
"START KONVERSION" Eingangssignals durch die Steuerlogik 20
an einem Eingang 38. Eine Schaltungsanordnung außerhalb des
Wandlers 10 liefert den START-KONVERSIONS-Puls an die
Steuerlogik 20 des Wandlers 10. Die Steuerlogik 20 hat auch
mehrere Ausgangsleitungen 40 für verschiedene Statussignale
an andere Schaltungsanordnungen.
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In dem dargestellten Ausführungsbeispiel werden die acht
höchstwertigen Bits in zwei sequentiellen Unterschritten
berechnet, in denen die vier Bits hoher Ordnung parallel
berechnet und dann die übrigen vier Bits niedriger Ordnung
der ersten acht Bits parallel berechnet werden, wie es
nachfolgend näher erläutert wird. Sobald die parallele
Umwandlung abgeschlossen ist, werden die Bits in die acht
höchstwertigen Bit-Positionen einer adressierbaren
Verriegelung (Latch) geladen. In dem dargestellten
Ausführungsbeispiel weist die adressierbare Verriegelung
ein mit sukzessiver Approximation arbeitendes 12-Bit
Register (Sukzessiv-Approximationsregister) 22 des SA-
Wandlers 18 auf. Da eine Ungenauigkeit in dem 8-Bit
Ergebnis vorliegen kann, das durch den parallelen 8-Bit
Analog/Digital-Wandler 16 berechnet wird, wird zunächst
eine den maximalen möglichen Fehler darstellende Größe
durch einen 8-Bit Volladdierer 24 von dem 8-Bit Ergebnis
subtrahiert, bevor das 8-Bit Ergebnis in das Register 22
geladen wird. Diese Größe wird durch eine Fehlerbereich-
Eingangsschaltung 26 geliefert. Das Subtrahieren des
bekannten maximalen Fehlers von dem 8-Bit Ergebnis stellt
die Genauigkeit der Wandlerschaltung 10 sicher, wie es
nachfolgend näher beschrieben wird.
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Der SA-Wandler 18 enthält eine Vergleichsschaltung 28, die
das analoge Eingangssignal VIN am Eingang 12 mit dem
analogen Wert der digitalen Ausgangsgröße des mit
sukzessive Approximation arbeitenden Registers (SAR) 22
vergleicht. Nachdem die acht Bits aus dem Volladdierer 24
in das SAR 22 geladen sind, vergleicht die
Vergleichsschaltung 28 das Eingangssignal VIN mit dem analogen Wert
der Ausgangsgröße des SAR 22, und die acht Bits werden
durch die Steuerlogik 20 nach Erfordernis inkrementiert,
bis die acht höchstwertigen Bits richtig sind.
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Der SA-Wandler 18 ist nun bereit, die übrigen vier Bits der
12-Bit Ausgangsgröße zu berechnen. Die Steuerlogik 20
testet sukzessiv jede der verbleibenden vier Bit-Positionen
eine zur Zeit und verändert jede getestete Bit-Position
nach Erfordernis, bis der analoge Wert der Ausgangsgröße
des SAR 22 mit dem analogen Eingangssignal VIN
zusammenpaßt. Nachdem die letzte Bit-Position getestet
worden ist, ist die Umwandlung abgeschlossen, und die in
dem SAR 22 gespeicherte 12-Bit Zahl ist eine digitale
Darstellung des analogen Eingangssignals VIN.
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Da eine Mehrheit der Bit-Positionen der digitalen 12-Bit
Ausgangsgröße durch den parallelen 8-Bit Analog/Digital-
Wandler 16 berechnet werden, liefert der Wandler 10 eine
sehr schnelle Umwandlung des analogen Eingangssignals VIN.
Da ferner die übrigen Bit-Positionen der digitalen 12-Bit
Ausgangsgröße durch einen mit sukzessiver Approximation
arbeitenden Wandler 18 berechnet werden, liefert der
Wandler 10 eine digitale Ausgangsgröße mit hoher Auflösung
und hoher Genauigkeit, während viel von der Geschwindigkeit
eines üblichen Parallelwandlers beibehalten wird.
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Gemäß einem Ausführungsbeispiel der Erfindung kann der
Wandler 10 unter Verwendung verfügbarer integrierter
Schaltungen implementiert werden, wie es in den Fig. 2
und 3 gezeigt ist. Gemäß Fig. 2 ist der parallele 8-Bit
Analog/Digital-Wandler 16 implementiert durch ein
integriertes Schaltungschip (IC) ADC0820 von National
Semiconductor, wie es bei 16 in Fig. 2 gezeigt ist. Die 8-
Bit Umwandlung wird durch den parallelen Analog/Digital-
Wandler 16 eingeleitet, wenn das WR-Signal (das durch die
Steuerlogik 20 (Fig. 3) geliefert wird) tief geht. Wie in
dem Zeitsteuerdiagramm gemäß Fig. 4 gezeigt ist, wird der
logische Tief-Puls WR bei dem START-KONVERSION-Puls
erzeugt. Nachdem der parallele 8-Bit Wandler 16 das WR-
Signal an dem angegebenen Eingang empfängt, geht die INT-
Ausgangssignalleitung des Wandlers 16 hoch, wodurch für die
Steuerlogik 20 angegeben wird, daß die 8-Bit Umwandlung
läuft. Das INT-Signal geht nicht wieder nach tief, bevor
die Umwandlung abgeschlossen ist.
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Es wird angenommen, daß das IC-Chip ADC0820 wie folgt
aufgebaut ist und arbeitet. Der Wandler 16 hat zwei 4-Bit
Blitz-Wandler, einen 4-Bit Blitz-Wandler hoher Ordnung und
einen 4-Bit Blitz-Wandler niedriger Ordnung, um eine volle
8-Bit Ausgangsgröße zu ergeben. Der 4-Bit Blitz-Wandler
hoher Ordnung vergleicht das analoge Eingangssignal VIN auf
der ansteigenden Flanke des WR-Signals mit einer
Referenzspannung, wobei 16 gleichzeitig arbeitende
Komparatoren verwendet werden. Eine einzelne negative
Referenzspannung wird durch eine Invertierschaltung 42
invertiert, um eine positive Referenzspannung an der
Eingangsleitung 44 an den Wandler 16 zu liefern. In dem
dargestellten Ausführungsbeispiel weist die
Invertierschaltung 42 ein Verstärker-IC der Type ICL 8017 auf, wie
es bei 45 angegeben ist.
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Die positive Referenzspannung bei 44 wird an 16 in Reihe
geschaltete Widerstände von gleichem Widerstandswert
angelegt, um 16 inkrementale Referenzspannungen über den 16
Widerständen zu liefern. Von den 16 Komparatoren ist
jeweils der eine Eingang mit einem zugeordneten Widerstand
und der andere Eingang mit dem analogen Eingangssignal VIN
verbunden. Auf diese Weise vergleicht jeder Komparator das
Eingangssignal VIN mit einer der 16 inkrementalen
Referenzspannungen, die durch die 16 in Reihe geschalteten
Widerstände zugeführt werden. Eine Verknüpfungslogik, die mit
den Ausgängen der 16 Komparatoren verbunden ist, liefert
die digitale 4-Bit Darstellung hoher Ordnung von dem
analogen Eingangssignal VIN. Da die 16 Komparatoren
gleichzeitig arbeiten, werden die vier Bits parallel geliefert.
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Bei Abschluß der 4-Bit Umwandlung hoher Ordnung erzeugt ein
4-Bit Digital/Analog-Wandler innerhalb des Wandlers 16 eine
diskrete analoge Spannung aus den Ergebnissen dieser
Umwandlung. -Diese diskrete analoge Spannung wird von dem
analogen Eingangssignal VIN subtrahiert, und das analoge
Differenzsignal wird durch eine zweite Bank von 16
Komparatoren des 4-Bit Wandlers niedriger Ordnung mit 16
inkrementalen Referenzspannungen verglichen, die durch
einen zweiten Satz von 16 gleichen, in Reihe geschalteten
Widerständen geliefert werden. Eine Verknüpfungslogik
wandelt die Ausgangsgrößen der 16 Komparatoren in die
digitale 4-Bit Darstellung niedriger Ordnung um.
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Die Ergebnisse aus jeder der Umwandlungen hoher Ordnung und
niedriger Ordnung werden in eine 8-Bit Verriegelung
eingegeben und an die 8-Bit Ausgangsleitung, die mit B&sub7;-B&sub0;
bezeichnet ist, abgegeben. Zu dieser Zeit geht das
Ausgangssignal INT nach tief, wie es in Fig. 4 gezeigt
ist, wodurch der Steuerlogik 20 angezeigt wird, daß die
Umwandlung abgeschlossen ist.
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Wie in Fig. 1 gezeigt ist, werden die acht Bits, die durch
den Parallelwandler 16 berechnet sind, an den 8-Bit
Volladdierer 24 abgegeben. Da eine Ungenauigkeit in den
acht Bits vorhanden sein kann, die durch den Wandler 16
berechnet sind, subtrahiert der 8-Bit Volladdierer eine
Größe, die gleich dem bekannten maximalen Fehler des
Wandlers 16 ist. Die Fehlerbereichs-Eingangsschaltung 26
ist so programmiert, daß sie diesen bekannten maximalen
Fehler an die Addierschaltung 24 liefert für eine
Subtraktion von der 8-Bit Ausgangsgröße des Wandlers 16.
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Wie in Fig. 3 gezeigt ist, weist der 8-Bit Volladdierer 24
eine erste vier 4-Bit Addierschaltung 50 und eine zweite 4-
Bit Addierschaltung 52 auf. In dem dargestellten
Ausführungsbeispiel kann jede der 4-Bit Addierschaltungen
unter Verwendung eines IC-Chips der Type 74LS83
implementiert werden.
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Die "A" Eingänge der Addierschaltungen 50 und 52 sind mit
den Ausgangsleitungen B&sub7;-B&sub0; von dem Parallelwandler 16
verbunden. In dem dargestellten Ausführungsbeispiel ist der
bekannte maximale Fehler des Parallelwandlers 16 12. Da die
Addition des 2-er Komplements von 12 zu der Ausgangsgröße
des Wandlers 16 das gleiche ist wie die Subtraktion von 12
von der Ausgangsgröße des Wandlers 16, sind die "B"
Eingänge der Addierschaltungen 50 und 52 alle mit der eine
logische Eins darstellenden Spannung (+5 Volt) verbunden,
wie es bei 26 angegeben ist, wodurch eine Eingangsgröße
11111111&sub2; (2-er Komplement von 1&sub2;) an dem "B" Eingang
geliefert wird. Wenn beispielweise der bekannte maximale
Fehler des Wandlers 16 statt dessen 10&sub2; ist, wird das 2-er
Komplement von 10&sub2; an den "B" Eingängen eingegeben, um 10&sub2;
von der Ausgangsgröße des Wandlers 16 zu subtrahieren.
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Die dabei entstehende Summe (oder Differenz) wird bei 54 an
mehrere AND Gatter 56 abgegeben. Der eine Eingang von jedem
AND Gatter ist mit dem Ausführungs-Ausgang "C1" der
Addierschaltung 50 verbunden. Der Ausführungs-Ausgang "C1"
der Addierschaltung 50 ist nur null, wenn die Ausgangsgröße
des Parallelwandlers 16 nur Nullen enthält. Somit stellen
die AND Gatter 56 sicher, daß die Ausgangsgröße der
Addierschaltung 24 null ist, wenn die Ausgangsgröße des
Parallelwandlers 16 null ist, um zu verhindern, daß eine
negative Zahl von dem Addierer 24 abgegeben wird.
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Die Ausgangsgröße 58 der Addierschaltung 24 wird an die
acht höchstwertigen Bit-Positionen B&sub1;&sub1;-B&sub4; des mit
sukzessiver Approximation arbeitenden Registers geliefert, das
bei 22 gezeigt ist. In dem dargestellten
Ausführungsbeispiel werden die acht höchstwertigen Bits des mit
sukzessiver Approximation arbeitenden Registers 22 durch
zwei 4-Bit integrierte Zählerschaltungen 60 bzw. 62 der
Type 74LS163 verriegelt. Die verbleibenden vier
niederwertigsten Bits werden in den JK Flipflops 91-94 in
dem SA Register 28 verriegelt. Diese vier niederwertigen
Bit-Positionen sind mit B&sub3;-B&sub0; bezeichnet.
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Die 8-Bit Ausgangsgröße des 8-Bit Volladdierers 24 wird von
den Zählern 60 und 62 auf der ansteigenden Flanke eines
"Lade"-Signals geladen, das an dem Eingang "LD" von der
Steuerlogik 20 eingegeben wird. Die Steuerlogik 20
generiert dieses Ladesignal und andere Steuersignale, wie
es nachfolgend beschrieben wird.
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Der Anfangszustand des Steuersignals an der
Steuersignalleitung 76, die mit "SHIFT/LOAD" bezeichnet
ist, ist ein logisch tiefliegendes Signal, wie es in Fig.
4 gezeigt ist. Dies liefert ein "Lade"-Signal an zwei
Schieberegister 80 und 82. Die Eingänge A/D der
Schieberegister 82 sind alle mit Masse bzw. Ground (logisch
Null) verbunden, wie auch die Eingänge B-D des
Schieberegisters 80. Der Eingang "A" des Schieberegisters
80 ist jedoch mit +5 Volt (logisch Eins) verbunden.
Demzufolge bewirkt das LOAD Signal auf der
Steuersignalleitung 76, daß 1000&sub2; und 0000&sub2; in die
Schieberegister 80 bzw. 82 geladen werden.
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Der Zustand logisch Eins des Ausgangs QA des
Schieberegisters 80 wird durch einen Invertierer 84
invertiert, um ein Eingangssignal logisch Eins an die
Ladeeingänge LD der Zähler 60 und 62 des SA Registers 22 zu
liefern. Auf diese Weise wird die 8-Bit Ausgangsgröße des
Addierers 24 in die Zähler 60 und 62 geladen.
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Wenn der logische Zustand der Steuersignalleitung 76 auf
logisch hoch wechselt, werden die Inhalte der
Schieberegister 80 und 82 um eine Position verschoben. Die
Steuerlogik 20 generiert das "SHIFT"-Signal auf der Leitung
26 wie folgt. Die INT Signalleitung von dem Parallelwandler
16 ist durch einen Invertierer 70 mit dem "K" Eingang eines
JK Flipflop 72 der Steuerlogik 20 verbunden. Wenn das INT
Signal nach tief geht, wodurch angezeigt wird, daß die
Berechnung der acht höchstwertigen Bits durch den Wandler
16 abgeschlossen ist, geht der Q Ausgang des Flipflop 72
nach tief, wodurch ein zweites JK Flipflop 74 getaktet
wird. Wenn der Takteingang zum Flipflop 74 nach tief geht,
geht der Q Ausgang des Flipflop 74 hoch. Der Q Ausgang des
Flipflop 74 ist mit der Steuerleitung 76 verbunden, die das
Steuersignal "SHIFT/LOAD" führt. Wie in Fig. 4 gezeigt
ist, geht das "SHIFT"-Steuersignal auf hoch, wenn das INT
Signal von dem Wandler 16 auf tief geht.
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Wenn das SHIFT Signal hoch geht, werden die Ausgangssignale
der Schieberegister 80 und 82 bei dem nächsten Taktpuls um
eine Bitposition verschoben, wie es in Fig. 4 gezeigt ist.
Der Eingang des Schieberegisters 80 ist mit dem der letzten
Bit-Position entsprechenden Ausgang QD des Schieberegister
80 verbunden. Der Eingang des Schieberegisters 80 ist mit
Masse bzw. Ground (logisch Null) verbunden. Demzufolge sind
nach der ersten Verschiebung die Ausgangsgrößen der
Schieberegister 80 und 82 0100&sub2; bzw. 0000&sub2;. Wie in Fig. 3
gezeigt ist, ist der Ausgang QB des Schieberegisters 80,
der nun auf logisch Eins liegt, nicht mit einer anderen
Schaltungsanordnung verbunden. Dies gibt den Zählern 60 und
62 genügend Zeit zur Beruhigung.
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Wie bereits ausgeführt wurde, werden die acht
höchstwertigen Bitpositionen B&sub1;&sub1;-B&sub4; des mit sukzessiver
Approximation arbeitenden Registers 18 durch die Zähler 60
und 62 geliefert, in die die 8-Bit Ausgröße des
Parallelwandlers 16 geladen ist (nach Subtraktion des
maximalen Fehlers durch den Addierer 24). Die übrigen vier
niedrigwertigsten Bitpositionen B&sub3;-B&sub0;, die durch vier JK
Flipflops 91-94 gebildet werden, sind auf logisch Eins
vorgesetzt.
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Die 12-Bit Ausgangsgröße des mit sukzessiver Approximation
arbeitenden Registers 22 wird durch die Vergleichsschaltung
28 eingegeben, die in größeren Einzelheiten in Fig. 2
gezeigt ist. Die Vergleichsschaltung 28 vergleicht den
analogen Wert der 12-Bit SAR Ausgangsgröße mit dem analogen
Eingangssignal VIN. Der Ausgang der Vergleichsschaltung 28,
der bei 32 angegeben ist, ist logisch tief, wenn das
analoge Eingangssignal VIN größer ist als die 12-Bit
Ausgangsgröße des SA Registers 22.
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Gemäß Fig. 3 ist der Ausgang 32 aus der
Vergleichsschaltung 28 mit den Eingängen von zwei NAND-Gattern 100
bzw. 102 verbunden, deren Ausgänge mit den Eingängen von
einem dritten NAND-Gatter 104 verbunden sind. Der Ausgang
des dritten NAND-Gatters 104 ist mit dem "Puls"-Eingang des
Zählers 62 verbunden.
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Wie bereits ausgeführt wurde, können die Zähler 60 und 62
sich beruhigen, nachdem die logische Eins zu dem QB Ausgang
des Schieberegisters 80 verschoben worden ist. Bei dem
nächsten Taktpuls wird die logische Eins zu dem QC Ausgang
verschoben, wie es in Fig. 4 gezeigt ist. Zu dieser Zeit
wird die Ausgangsgröße des SA Registers 22 geprüft, um zu
ermitteln, ob die acht höchstwertigen Bits richtig sind.
Wenn die logische Ausgangsgröße der Vergleichsschaltung 28
bei 32 logisch tief ist (wodurch angezeigt wird, daß der
analoge Wert der Ausgangsgröße des SA Registers 28 kleiner
ist als das analoge Eingangssignal VIN, wodurch seinerseits
angezeigt wird, daß der digitale Wert der acht Bits, die in
den Zählern 60 und 62 gespeichert sind, zu niedrig ist),
ist die Ausgangsgröße des NAND-Gatters 104 logisch hoch,
wodurch der Zähler 62 um eins inkrementiert wird. Wenn
andererseits die Ausgangsleitung 32 aus der
Vergleichsschaltung 28 logisch hoch ist, wodurch angezeigt wird, daß
der digitale Wert der 12 Bits, die in dem SA Register 22
gespeichert sind, nicht zu niedrig sind, werden die acht
höchstwertigen Bits durch die Zähler 60 und 62 nicht
inkrementiert.
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Die in den Zählern 60 und 62 gespeicherten acht Bits werden
noch einmal bei dem nächsten Taktpuls geprüft, wenn die
logische Eins zu dem QD Ausgang des Schieberegisters 80
verschoben wird. Die logische Eins des QD Ausganges gibt
das NAND-Gatter 102 frei, so daß die Ausgangsgröße des
NAND-Gatters 104 bewirkt, daß die Zähler 60 und 62 um eins
inkrementieren oder nicht inkrementieren, was von dem
Zustand der Ausgangsleitung 32 der Vergleichsschaltung 28
abhängt.
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Es sind zwei Prüfungen oder Tests des Ausgangssignals der
Zähler 60 und 62 vorgesehen, da der maximal mögliche Fehler
des Parallelwandlers 16 1&sub2; ist, und 1&sub2; wird in dem
dargestellten Ausführungsbeispiel von dem Ausgangssignal des
Parallelwandlers 16 subtrahiert. Wenn beispielsweise das
Ergebnis der parallelen Umwandlung 00000011&sub2; gewesen sein
sollte, aber statt dessen aufgrund eines Fehlers 00000010&sub2;
war, wird eine 0000001&sub2; in den Zählern 60 und 62 nach einer
Subtraktion von 12 durch die Addierschaltung 24
gespeichert. Demzufolge ist nach zwei Prüfungen und zwei
Inkrementierungen die Ausgangsgröße der Zähler 60 und 62
auf dem richtigen Wert von 00000011&sub2;.
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Somit ist nach zwei Prüfungen die Verriegelung der
richtigen acht Bits B&sub1;&sub1;-B&sub4; in den ersten acht Bit-
Positionen des SA Registers 22 sichergestellt, und der
Wandler 10 ist dann bereit, die übrigen vier Bits B&sub3;-B&sub0; der
digitalen Darstellung des analogen Eingangssignal VIN in
den JK Flipflops 91-94 zu berechnen und zu verriegeln. Wie
bereits ausgeführt wurde, sind diese vier Flipflops auf
eine logische Eins vorgesetzt gewesen.
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Der J Eingang des JK Flipflops 91 für die B&sub3; Bit-Position
ist mit dem Ausgang eines AND Gatters 110 verbunden, von
dem der eine Eingang mit der Ausgangsleitung 32 der
Vergleichsschaltung verbunden und von der der andere
Eingang mit dem QA Ausgang des Schieberegisters 82
verbunden ist. Die J Eingänge der übrigen JK Flipflops 92-
94 sind in ähnlicher Weise mit Ausgängen von AND Gattern
verbunden, von denen jeweils ein Eingang mit dem Ausgang 32
der Vergleichsschaltung und ein Eingang mit einem der
Ausgänge QB-QD des Schieberegisters 82 verbunden sind.
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Der Clear- bzw. Freigabe-Eingang "CL" des JK Flipflops 91
für die Bit-Position B&sub3; ist mit dem Ausgang eines NAND-
Gatters 120 verbunden, von dem der eine Eingang mit der
"Test"-Signalleitung 122 verbunden und von der der andere
Eingang mit dem QA Ausgang des Schieberegisters 82
verbunden ist. Die Clear- bzw. Freigabe-Eingänge der JK
Flipflops 92-94 für die übrigen Bit-Positionen sind in
ähnlicher Weise mit NAND-Gattern verbunden, von denen der
Eingang mit der TEST Steuersignalleitung 122 verbunden und
von denen der andere Eingang mit einem der Ausgänge QBQD
des Schieberegisters 82 verbunden sind. Die TEST
Steuersignalleitung 122 ist der Ausgang von einem NAND-
Gatter 124, von dem der eine Eingang mit einer
Univibratorschaltung (monostabiler Multivibrator) 126 verbunden ist,
deren Eingang durch einen Invertierer 128 mit der
Taktsteuersignalleitung 130 verbunden ist. Der andere
Eingang des NAND-Gatters 124 ist mit der SHIFT/LOAD
Steuersignalleitung 76 verbunden. Wenn der logische Wert
der Steuersignalleitung 76 hoch ist, erzeugt jeder Taktpuls
auf der Steuersignalleitung 130 einen kurzen TEST Puls auf
der Steuersignalleitung 122, wie es in Fig. 4 gezeigt ist.
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Nachdem die logische Eins in den QD Ausgang des
Schieberegisters 80 verschoben worden ist für die zweite Prüfung
(Test) der B&sub1;&sub1;-B&sub4; Bit-Positionen, wird bei dem nächsten
Taktpuls die logische Eins in den QA Ausgang des
Schieberegisters 82 verschoben. Die logische Eins in dem QA
Ausgang des Schieberegisters 82 gibt das NAND-Gatter 120
frei, so daß der TEST Puls auf der Steuersignalleitung 122
das JK Flipflop löscht. Infolgedessen wird eine Null in die
Bit-Position B&sub3; geladen, und der entstehende analoge Wert
der 12 Bits, die in dem SA Register 22 gespeichert sind,
wird mit dem analogen Wert des analogen Eingangssignals VIN
verglichen. Wenn der analoge Wert der in dem SA Register 22
gespeicherten 12-Bit Zahl größer ist als VIN, wird die Null
in der Bit-Position B&sub3; gehalten - anderenfalls wird die B&sub3;
Bit-Position auf logisch Eins zurückgeführt. Genauer
gesagt, wenn der analoge Wert der 12-Bit Ausgangsgröße des
SA Registers 22 kleiner ist als das analoge Eingangssignal
VIN, wird die Ausgangsgroße 32 der Vergleichsschaltung 28
eine logische Eins sein, so daß die Ausgangsgröße des AND
Gatters 110 ebenfalls eine logische Eins ist, wodurch der
Ausgang des Flipflops 91 auf eine Eins gesetzt wird -
anderenfalls bleibt die Ausgangsgröße des Flipflops 91 auf
Null.
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Die mit sukzessiver Approximation arbeitende Umwandlung
setzt sich fort und setzt sukzessive jede der übrigen Bit-
Positionen auf eine Null, vergleicht die Ausgangsgröße des
SA Register mit dem Eingangssignal VIN, nachdem die Bit-
Position auf Null gesetzt worden ist, und sorgt für ein
Setzen oder Rücksetzen des zugeordneten Flipflops, wenn die
logische Eins bei nachfolgenden Taktpulsen sukzessiv durch
das Schieberegister 82 geschoben wird. Nachdem die letzte
Bit-Position B&sub0; getestet und gesetzt (oder rückgesetzt)
worden ist, ist die Umwandlung abgeschlossen.
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Wie in Fig. 3 gezeigt ist, ist der Takteingang eines JK
Flipflops JK 140 durch eine Leitung 142 mit dem QD Ausgang
des Schieberegisters 82 verbunden. Der Q Ausgang des
Flipflops 140 ist mit dem Eingang von einer
Univibratorschaltung 144 verbunden, deren Ausgang durch
einen Invertierer 146 mit einer "READY"-Ausgangssignal-
Steuerleitung 148 verbunden ist. Wenn die logische Eins in
den QD Ausgang des Schieberegisters 82 geschoben ist,
wodurch die Umwandlung des analogen Eingangssignals VIN
abgeschlossen ist, wechselt der Q Ausgang des Flipflops 140
seinen Zustand. Dies erzeugt eine Zustandsänderung der
"READY"-Ausgangsleitung 148, wodurch angezeigt wird, daß
die Umwandlung abgeschlossen worden ist und der Wandler 10
bereit ist, ein weiteres analoges Eingangssignal
umzuwandeln.
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In Fig. 2 ist die Vergleichsschaltung Ed genauer gezeigt.
Die Vergleichsschaltung 28 enthält einen Digital/Analog-
Wandler 150, der 12 Eingänge aufweist, die mit den 12-Bit
Ausgängen B&sub1;&sub1;-B&sub0; des mit sukzessiver Approximation
arbeitenden Registers 22 (Fig. 3) verbunden ist. In dem
dargestellten Ausführungsbeispiel kann der Digital/Analog-
Wandler 150 durch eine integrierte Schaltung der Type
AD7541 der Firma Intersil implementiert werden.
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Der Wandler 150 hat einen Eingang, der mit dem analogen
Eingangssignal VIN verbunden ist, und einen zweiten
Eingang, der mit dem negativen Referenzeingangssignal
VREF (-) verbunden ist. Die Wandlerschaltung 150 vergleicht
den analogen Wert der digitalen 12-Bit Darstellung aus dem
SA Register 22 mit dem analogen Eingangssignal VIN. Die
Wandlerschaltung 150 hat auch zwei Ausgänge, die mit IOUT&sub1;
und IOUT&sub2; bezeichnet sind. Der Ausgang IOUT&sub2; ist mit Masse
bzw. Ground verbunden. Die Spannung an dem Wandlerausgang
IOUT&sub1; ist entweder höher oder tiefer als die Spannung am
Wandlerausgang IOUT&sub2; (Ground), was davon abhängt, ob das
analoge Eingangssignal VIN größer oder kleiner ist als der
analoge Wert der digitalen 12-Bit Darstellung aus dem mit
sukzessiver Approximation arbeitenden Register 22.
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Die Spannungen der Ausgänge IOUT&sub2; und IOUT&sub1; werden durch
eine Komparatorschaltung 152 verglichen, deren Ausgang
durch eine Invertierschaltung 154 invertiert wird. Der
Ausgang der Invertiertschaltung 154 ist durch die
Steuersignalleitung 32 vom Ausgang der Vergleichsschaltung
28 mit der Steuerlogik 20 verbunden (Fig. 3).
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Ein vereinfachtes schematisches Ersatzschaltbild der
integrierten Schaltung 150, implementiert durch ein Typ
AD 7541 von Intersil, ist in Fig. 5 gezeigt. Die
Schaltungsanordnung 150 enthält ein R-2R Widerstands-
Abzweignetzwerk 160 und mehrere einpolige NMOS Umschalter
162a-1621. Das Widerstands-Abzweignetzwerk 160 hat 12
Widerstandszweige oder -schenkel 164a-164l. Jeder
Widerstandsschenkel 164a-164l ist mit einem der Schalter
162a-162l verbunden. Jeweils ein Paar benachbarter
Widerstandsschenkel ist durch einen Widerstand 168a-168k
verbunden, der den halben Widerstandswert der Widerstände
in den Schenkeln aufweist. In dem dargestellten
Ausführungsbeispiel haben die Widerstände der Schenkel
164a-164l 20 kOhm und die Widerstände 168a-168k haben
jeweils 10 kOhm, deshalb die Bezeichnung R-2R
Abzweignetzwerk. Ein zusätzlicher Schenkel 164m mit 20 kOhm
ist mit dem Knotenpunkt des Schenkels 1641 und des
Widerstands 168k verbunden.
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Die Referenzspannung VREF ist an den einen Eingang des
Netzwerkes 160 angelegt, der mit 40 bezeichnet ist. Die R-
2R Abzweigung des Widerstandsnetzwerkes 160 erzeugt binär
gewichtete Ströme durch die Widerstandsschenkel 164a-164m
der R-2R Abzweigung. Wenn beispielsweise jeder der
Widerstandsschenkel 164a-164m mit dem gleichen Potential
verbunden ist, fließt der halbe Gesamtstrom durch das
Netzwerk 160 durch den Schenkel 164a, ein Viertel des
Stroms durch den Schenkel 164b, ein Achtel des Stroms durch
den Schenkel 164c usw., wobei ein 1/2¹² des Stroms durch
jeden der Schenkel 1641 und 164m fließt.
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Wie bereits beschrieben wurde, hat die Wandlerschaltung 150
zwei Ausgänge, die mit OUT&sub2; und OUT&sub1; bezeichnet sind, wobei
der Ausgang OUT&sub2; extern mit Masse bzw. Ground verbunden
ist, wie es gestrichelt dargestellt ist. Der Ausgang OUT&sub1;
ist mit dem einen Pol von jedem der Schalter 162a-162l
verbunden, und der andere Ausgang OUT&sub2; ist mit dem anderen
Pol der Schalter 162a-162l verbunden. Der Zustand der
Schalter 162a-162l wird auf entsprechende Weise durch die
logischen Zustände der 12-Bit Ausgänge B&sub1;&sub1;-B&sub0; des mit
sukzessiver Approximation arbeitenden Registers 22
gesteuert. Wenn beispielsweise die logischen Zustände der
Ausgänge B&sub1;&sub1;-B&sub0; des SA Registers 22 alle auf logisch Eins
sind, ist jeder der Schenkel 164a-164l mit dem Ausgang OUT&sub1;
verbunden, wie es in Fig. 5 gezeigt ist. Immer wenn der
logische Zustand von einem Ausgang des SA Registers 22
logisch Null ist, verbindet der zugeordnete Schalter 162a-
162l den zugeordneten Netzwerkschenkel mit dem Ausgang
OUT&sub2;. Somit bilden die Ausgänge OUT&sub1; und OUT&sub2;
Summierstellen zum Summieren gewählter einzelner Ströme
durch die Netzwerkschenkel 164a-164l, was von den Zuständen
der Schalter 162A-162L abhängt.
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Der Ausgang OUT&sub1; ist mit dem analogen Eingangssignal VIN
über einen Widerstand 170 verbunden. Das Potential an dem
Ausgang OUT&sub1; hängt von den relativen Größen der
Eingangs Spannungen VIN und VREF und den entsprechenden
Zuständen der Schalter 162a-162l ab. Es wurde ermittelt,
daß, wenn VREF gleich dem -7/8-fachen des vollen
Skalenwertes von VIN ist, das Potential am Ausgang OUT&sub1;
gleich dem Potential am Ausgang OUT&sub2; ist, wenn die
Ausgangsgröße des mit sukzessiver Approximation arbeitenden
Registers 22, das die Zustände der Schalter 162a-162l
steuert, die richtige digitale Darstellung des analogen
Eingangssignals VIN enthält. Wenn infolgedessen die
digitale Zahl, die in dem SA Register 22 gespeichert ist,
zu groß ist, wird das Potential am Ausgang OUT&sub1; negativ
sein und eine logische Null an der Steuersignalleitung 32
vom Ausgang der Vergleichsschaltung 28 erzeugen. Wenn
andererseits die digitale Zahl, die in dem SA Register 22
gespeichert ist, zu klein ist, wird das Potential am
Ausgang OUT&sub1; positiv sein und eine logische Eins auf der
Ausgangsleitung 32 erzeugen. Wie bereits ausgeführt wurde,
bewirkt eine logische Eins auf der Ausgangsleitung 32, daß
der Zähler 62 während der Prüf- bzw. Testphase der ersten
acht Bits inkrementiert, oder sie bewirkt, daß in den JK
Flipflops 91-94 während des sukzessiven Approximationsteils
des Umwandlungsprozesses eine Eins gesetzt wird.
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Zusammenfassend wird das analoge Eingangssignal VIN in zwei
Hauptschritten in eine digitale 12-Bit Darstellung
umgewandelt. In dem ersten Schritt berechnet der parallele
8-Bit Analog/Digital-Wandler 16 die acht höchstwertigen
Bits parallel, jeweils vier Bits zur Zeit. Die übrigen vier
Bits werden durch den mit sukzessiver Approximation
arbeitenden Analog/Digital-Wandler 18 berechnet. Der mit
sukzessiver Approximation arbeitende Wandler startet die
acht höchstwertigen Bits, die durch den parallelen 8-Bit
Analog/Digital-Wandler 16 berechnet sind (verkleinert um
einen entsprechenden Wert, um die maximale Nenngenauigkeit
in der parallelen Umwandlung zu gestatten) und speichert
einen vorgesetzten Wert in die übrigen vier Bit-Positionen
des mit sukzessiver Approximation arbeitenden Registers 22.
Bevor die übrigen vier Bits berechnet werden, inkrementiert
der mit sukzessiver Approximation arbeitende Wandler 18 das
8-Bit Ergebnis des Parallelwandlers 16 nach Erfordernis, um
sicherzustellen, daß die acht höchstwertigen Bits richtig
sind. Der mit sukzessiver Approximation arbeitende Wandler
18 testet und setzt dann sukzessive jede der verbleibenden
vier Bit-Positionen und vergleicht den analogen Wert der
Ausgangsgröße des SAR Wandlers 22 mit der analogen
Eingangsgröße VIN.
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Selbstverständlich sind noch weitere Ausführungsbeispiele
möglich. Beispielsweise kann der Wandler 10 als ein
einzelner monolitischer integrierter Schaltungschip aufgebaut
sein. Zusätzlich kann der Analog/Digital-Wandler gemäß der
Erfindung andere Typen von Parallelwandlern verwenden.