DE3532857A1 - Digitales nichtrekursives filter - Google Patents

Description

Die Erfindung betrifft ein digitales nichtrekursives Filter gemäß dem Oberbegriff des Anspruchs 1.

Bekanntlich zeichnet sich eine digitale Signalverarbeitung gegenüber analog arbeitenden elektrischen Schaltungen durch erhebliche Vorteile aus. So läßt sich etwa die Störanfälligkeit von digitalen Schaltungen im Vergleich mit entsprechenden analogen Schaltungen wesentlich reduzieren, was insbesondere bei für den Einbau in Kraftfahrzeugen bestimmten Rundfunkempfängern ein wichtiger Gesichtspunkt ist.

Die Fachwelt befaßt sich daher in neuerer Zeit in zunehmendem Maße mit der Digitalisierung von elektrischen Schaltungen und Anlagen, und nachdem inzwischen beispielsweise schon die auf digitaler Basis arbeitende sogenannte Compact- Disc (CD-Platte) für die Tonwiedergabe zum Stand der Technik gehört, wächst im Bereich der Rundfunkempfangstechnik die Forschung nach digitalen Schaltungen. Im Zusammenhang mit anderen digitalen Schaltungsanordnungen - etwa einem CD-Plattenspieler - können dann auch die einzelnen Schnittstellen in vorteilhafter Weise digital ausgebildet werden.

Die bisherigen Untersuchungen und Entwicklungen bei digitalen Rundfunkempfängern erfolgen im wesentlichen noch auf theoretischer Basis. Dies gilt vor allem für die wichtige Demodulatorschaltung. So ist zwar durch die DE-OS 30 07 907 schon ein digitaler FM-Empfänger bekanntgeworden, der einen digitalen FM-Demodulator umfaßt. Der konkrete Schaltungsaufbau für die Realisierung des digitalen Demodulators sowie seine Funktionsweise sind in der Offenlegungsschrift allerdings nicht beschrieben.

Die "Realisierung" eines digitalen Demodulators wird vor allem an Großrechnern mit entsprechenden Programmabläufen vorgenommen, um das Verhalten des digitalen Demodulators unter Vorgabe von Algorithmen simulieren zu können.

Ein entscheidender Bestandteil eines PLL-Demodulators ist das Filter, welches von einem vorgeschalteten Phasendiskriminator gespeist wird, und dessen Ausgangssignal einem spannungsgesteuerten Oszillator (VCO) zugeführt wird.

Auch hier hat man sich bei der Digitalisierung bisher im wesentlich darauf beschränkt, die Eigenschaften des digitalen Filters rein mathematisch auf einem Rechner zu simulieren, nachdem die Grundstrukturen digitaler Filter an sich bekannt sind (H. W. Schüssler, Digitale Systeme zur Signalverarbeitung", Springer-Verlag, Berlin, Heidelberg, New York, 1973).

Der Umstand, daß die Eigenschaften und Verhaltensweisen von digitalen nichtrekursiven Filtern lediglich auf mathematischer Basis auf Rechnern nachempfunden wird, und daß man im Hinblick auf die heute zur Verfügung stehenden Bauelemente darauf verzichtet hat, digitale nichtrekursive Filter mit einem konkreten Schaltungsaufbau zu realisieren und einzusetzen, muß angesichts der erheblichen Vorteile einer digitalen Signalverarbeitung als besonders nachteilig angesehen werden.

Es ist nämlich darauf hinzuweisen, daß das Anwendungsgebiet eines digitalen nichtrekursiven Filters weit über den voranstehend beispielhaft beschriebenen Einsatz in einem FM-Demodulator hinausgeht.

So sind digitale Filter auch mit besonderem Vorteil für die Verwendung in Kraftfahrzeugen geeignet, um dort anfallende digitale Signale zu filtern. Diese Problematik stellt sich beispielsweise bei störbehafteten digitalen Signalen, die durch Analog-Digital- Wandlung aus Klopfsignalen gewonnen werden, oder auch bei anderen digitalen Signalen - etwa Drehzahlsignale - die ebenfalls störungsbehaftet sein können.

Hier setzt die Erfindung ein, der die Aufgabe zugrunde liegt, einen konkreten Schaltungsaufbau für ein digitales nichtrekursives Filter zu ermöglichen, welches universelle Anwendung zur Filterung digitaler Signale finden kann.

Die Lösung der Aufgabe erfolgt bei dem im Oberbegriff des Anspruchs 1 genannten Filter dadurch, daß das digitale Filter wenigstens zwei Multiplizierer sowie mindestens einen Multiplizierer-Akkumulator umfaßt, wobei die Register der Multiplizierer und des Multiplizierer- Akkumulator als Zustandsspeicher dienen, und daß für die Multiplizierer und den Multiplizierer-Akkumulator bezüglich des zeitlichen Ablaufs der Signalverarbeitung ein Parallelbetrieb vorgesehen ist.

Unter Verwendung von handelsüblichen, an sich bekannten Multiplizierern, dessen Register zur Anwendung als Zustandsspeicher herangezogen werden, läßt sich das digitale nichtrekursive Filter mit geringem Aufwand auf einfache Weise schaltungstechnisch realisieren.

Ein wesentlicher Gesichtspunkt ist dabei das Merkmal einer Parallelverarbeitung der einzelnen Signalgrößen, denn dadurch läßt sich der konkrete Schaltungsaufbau für das digitale Filter soweit in Grenzen halten, daß eine schaltungstechnische Realisierung unter wirtschaftlichen Gesichtspunkten möglich wird.

Ein Vorteil des digitalen Filters besteht darin, daß der dem Filter zugeordnete digitale Algorithmus durch Wahl der betreffenden Koeffizienten auf einfache Weise veränderbar ist, z. B. in einer Abhängigkeit der jeweiligen Empfangsverhältnisse beim Einsatz in einem Rundfunkgerät. Dadurch ist also eine Adaption der Filtereigenschaften an die Empfangsverhältnisse gegeben.

Ein weiterer Vorteil des digitalen Filters liegt in der eindeutigen Reproduzierbarkeit. Demgegenüber tritt bei analogen Filterschaltungen häufig ein Driften auf, und ferner besitzen die analogen Filter wenig Freiheitsgrade. Nachteilig ist auch die aufwendige Abgleichung mit Potentiometern. Wegen der beschriebenen ungünstigen Eigenschaften lassen sich die analogen Filter auch nicht reproduzierbar herstellen (dies wäre erst jeweils nach einem kompletten Abgleich möglich), so daß hier erhebliche Nachteile in der Fertigung zu verzeichnen sind. Das digitale Filter gemäß der Erfindung weist diese Nachteile nicht auf.

In einer zweckmäßigen Ausgestaltung der Erfindung ist das Filter als ein nichtrekursiver digitaler Tiefpaß 2. Ordnung aufgebaut, welches sich durch die im Anspruch 3 erwähnte Gleichung (1) beschreiben läßt. Hier wird auch der Vorteil der Parallelverarbeitung deutlich. Gemäß der genannten Gleichung sind innerhalb einer Abtastperiode (Systemabtastzeit) 3 Multiplikationen, 2 Additionen und 2 Zustandsgrößenumspeicherungen durchzuführen.

Mit konkreten digitalen Schaltungen lassen sich keine beliebig kurzen Abtastperioden bzw. keine beliebig hohen Abtastfrequenzen realisieren. Vielmehr muß man wegen der endlichen Verarbeitungszeiten relativ große Abtastperioden zugrunde legen.

Eine mit der erfindungsgemäßen Schaltung bei Anwendung in einem digitalen Demodulator realisierbare Abtastperiode liegt bei etwa 900 nsec (Nanosekunden), entsprechend einer Abtastfrequenz von 1,294 MHz.

Die genannte Periodendauer bezieht sich auf den digitalen Demodulator als Ganzes, so daß für das digitale nichtrekursive Filter selbst nur noch maximal 500 nsec zur Verfügung stehen, um die weiter oben genannten Operationen abarbeiten zu können. Dies läßt sich mit geringem Aufwand ohne weiteres durch die Parallelverarbeitung realisieren, indem beispielsweise einzelne Operationen in getrennten Bausteinen zeitlich parallel durchgeführt werden. Bei der eingangs erwähnten Simulation von digitalen Filtern mit Rechnern läßt sich übrigens eine solche Parallelverarbeitung nicht bewerkstelligen.

Andere zweckmäßige Ausgestaltungen und vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und der Zeichnung zu entnehmen. Nachfolgend wird die Erfindung an Hand des in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert, und zwar für den Fall einer Anwendung in einem digitalen Demodulator. Es zeigen:

Fig. 1 ein Blockschaltbild eines bekannten analogen PLL-Demodulators,

Fig. 2 einen digitalen PLL-Demodulator, der nach dem Prinzip des analogen Demodulators gemäß Fig. 1 aufgebaut ist,

Fig. 3 Diagramme der an gesondert in Fig. 2 bezeichneten Stellen vorhandenen Signale,

Fig. 4 ein Prinzipschaltbild eines digitalen nichtrekursiven Filters (Tiefpaß) 2. Ordnung entsprechend dem digitalen Filter in dem PLL-Demodulator gemäß Fig. 2,

Fig. 5 ein konkretes Schaltbild des digitalen Filters gemäß Fig. 4,

Fig. 6 eine Codierschaltung zur Erzeugung digitaler Signale für Filter-Koeffizienten, und

Fig. 7 eine Tabelle zur Erläuterung der Abarbeitung der einzelnen Operationen des digitalen Filters gemäß Fig. 5.

Zum besseren Verständnis der Erfindung wird unter Bezugnahme auf Fig. 1 zunächst die grundsätzliche Wirkungsweise eines PLL-Demodulators 10 bei einem in analoger Schaltungstechnik aufgebauten FM-Empfänger erläutert. Die Zwischenfrequenz ZF gelangt zu einem Phasendiskriminator 12, an den sich ein Filter 14 anschließt. Im Phasendiskriminator 12 werden die Abweichungen von der Mittenfrequenz ermittelt, und am Ausgang des nachfolgenden Filters 14 kann die demodulierte Niederfrequenz NF abgegriffen werden.

Ferner führt vom Ausgang des Filters 14 in bekannter Weise eine Verbindung zu einem spannungsgesteuerten Oszillator (VCO) 16, dessen Frequenz dem Phasendiskriminator 12 zugeführt wird, wodurch der PLL-Regelkreis geschlossen ist.

Bei der Erfindung wird nun davon ausgegangen, die an sich bekannte Wirkungsweise des PLL-Demodulators 10 auf rein digitaler Basis zu realisieren, und in Fig. 2 ist hierzu das entsprechende Blockschaltbild eines digitalen Demodulators dargestellt.

Die noch analoge Zwischenfrequenz ZF gelangt zu einem Abtasthalteglied 18, an welches sich ein Analog-Digital- Wandler 20 anschließt. Am Ausgang des Analog-Digital- Wandlers 20 sind also nur noch digitale Signale vorhanden.

Entsprechend dem zuvor an Hand von Fig. 1 erläuterten Prinzip besitzt der digitale Demodulator einen digitalen Phasendiskriminator 22 (entsprechend dem Phasendiskriminator 12 in Fig. 1), ein digitales nicht rekursives Filter 24 (entsprechend dem Filter 14) und einen digitalgesteuerten Oszillator 26 (entsprechend dem spannungsgesteuerten Oszillator 16). Der Ausgang des digitalen Filters 24 ist mit einem Register 34 verbunden, welchem nach einer Digital-Analog-Wandlung die demodulierte Niederfrequenz NF entnommen werden kann.

Der digital gesteuerte Oszillator 26 wird von einer Frequenz 2π f _o /f _A angesteuert, die zusammen mit dem Ausgangssignal des digitalen Filters 24 zu einem digitalen Integrator 30 gelangt, dem eine Cosinus- Tabelle nachgeschaltet ist.

Für die Steuerung der einzelnen Zeitabläufe benötigt der digitale Demodulator Steuersignale, und zu diesem Zweck ist die Steuereinheit 32 vorgesehen.

Fig. 3 zeigt Signal-Spektren der Signale an den Eingangsstufen des digitalen Demodulators. Die Zwischenfrequenz ZF an der in Fig. 2 mit A bezeichneten Stelle am Eingang des Abtasthaltegliedes 18 ist in Fig. 3a dargestellt. Wie dort zu erkennen ist, beträgt die Zwischenfrequenz f _ZF 10,7 MHz, und die Bandbreite liegt bei 300 KHz.

Die Abtastung des analogen Zwischenfrequenzsignals an der in Fig. 2 mit B bezeichneten Stelle ist in Fig. 3b verdeutlicht. Die Abtastfrequenz f _H beträgt 1,294 MHz.

Schließlich ist in Fig. 3c das Signal am Eingang des Analog-Digital-Wandlers 20 (vgl. C in Fig. 2) gezeigt. Die Darstellung verdeutlicht, daß hier in an sich bekannter Weise eine digitale Abmischung auf einen geringeren Frequenzwert von 347 KHz - Mittenfrequenz f _o = 347 KHz - vorgenommen wird, um mit den derzeit verfügbaren Bauelementen (hinsichtlich der Verarbeitungsgeschwindigkeit) arbeiten zu können.

Für den schaltungstechnischen Aufbau des digitalen Demodulators gemäß Fig. 2 wird durch die Erfindung die schaltungstechnische Realisierung des digitalen nichtrekursiven Filters 24 geschaffen.

Die Grundstruktur des digitalen Filters 24 (digitaler Tiefpaß 2. Ordnung) sowie die dazugehörige Differenzengleichung sind in Fig. 4 dargestellt. In dem digitalen Filter 24 muß also die nachfolgende Gleichung abgearbeitet werden, um das Ausgangssignal y (k) zu erzeugen.

Dem digitalen Filter 24 kommen mehrere Aufgaben zu. So soll das Rauschen auf minimale Werte reduziert werden, und ferner soll auch die Phasendifferenz der Phasenabweichungen im digitalen Phasendiskriminator 22 (vgl. Fig. 2) klein gehalten werden, um eine optimale Demodulation zu erzielen, bzw. um ein sauberes Niederfrequenzsignal zu erhalten.

Wie die obige Gleichung verdeutlicht, sind innerhalb einer Abtastperiode drei Multiplikationen (Koeffizienten: M, d _o , d ₁), zwei Additionen sowie zwei Zustandsgrößenumspeicherungen auszuführen. Die Systemabtastzeit ist im Rahmen des schaltungstechnisch Möglichen mit etwa 900 nsec gewählt, so daß für die Durchführung der genannten Operationen ein Zeitintervall von weniger als 500 nsec zur Verfügung steht. Um die erforderlichen Operationen innerhalb dieses kleinen Zeitintervalls mit konkreten schaltungstechnischen Mitteln abarbeiten zu können, wird eine Parallelverarbeitung vorgesehen, und in Fig. 5 ist hierzu das Blockschaltbild eines schaltungstechnischen Aufbaues für das digitale Filter 24 dargestellt.

Am Ausgang des Digital-Analog-Wandlers 20 (vgl. Fig. 2) steht das Signal

U ₁ (kT) = sin [ω kT + ϕ (kT)] (2)

an, welches einer nicht dargestellten Vorstufe zugeführt wird, die - entsprechend dem Multiplizierer 36 in Fig. 5 - mit zwei Eingangsregistern, einem Multiplizierer und einem Ausgangsregister aufgebaut ist, und dem Multiplizierer 36 über die hier 16 Einzelleitungen umfassende Verbindung D das Signal

ϕ (kT) = 1/2 sin [ϕ ₁ (kT) - ϕ (kT)] + 1/2 sin [2ω kT + ϕ ₁ (kT) + ϕ ₂ (kT)](3)
-

zuführt. Der zweite Summand dieser Gleichung soll durch das digitale Filter 24 unterdrückt werden.

Gemäß Fig. 4 umfaßt das digitale Filter einen Multiplizierer 36, von dessen Ausgang eine Verbindung 64 zu einem Addierer 42 führt. An die Verbindung 64 sind parallel ein Multiplizierer 38 und ein Multiplizierer- Akkumulator 40 angeschlossen.

Der Multiplizierer 38 besitzt einen Zustandsspeicher 48, dessen Eingang über eine Koeffizientenschaltung 44 mit der Verbindung 64 verbunden ist. Der Multiplizierer- Akkumulator beinhaltet einen Zustandsspeicher 52, einen Addierer 50 sowie eine Koeffizientenschaltung 46. Dem Addierer 50 werden die Signale von dem Zustandsspeicher 48 des Multiplizierers 38 und die Signale der an der Verbindung 64 angeschlossenen Koeffizientenschaltung 46 zugeführt. Die Ausgangssignale des Addierers 50 gelangen zum Zustandsspeicher 52, der seinerseits mit dem schon genannten Addierer 42 verbunden ist. Am Ausgang dieses Addierers stehen gemäß der in Fig. 4 geschriebenen Gleichung die Signalwerte y (k) an.

Die schaltungstechnische Realisierung des digitalen Filters gemäß Fig. 4 ist in Fig. 5 dargestellt, wobei einander entsprechende Baugruppen mit gleichen Bezugszeichen versehen sind. Der Multiplizierer 36 umfaßt zwei Register 56 und 58, die jeweils über 16 Einzelleitungen mit dem Multiplizierer 60 verbunden sind. Der Ausgang des Multiplizierers 60 führt über 32 Einzelleitungen zu einem weiteren Register 62. Dem Register 56 werden die Signale gemäß der voranstehenden Gleichung (3) zugeführt, während das Register 58 digitale Signale von einer Koeffizientenschaltung 54 erhält (Werte: 0. . .2⁴; bzw. 0. . .16).

An dem Ausgang des Registers 62 ist die Verbindung 64 angeschlossen, die zu einem Addierer 86 (20-Bit- Addierer) sowie zu dem Register 66 des Multiplizierers 38 und dem Register 74 des Multiplizierer-Akkumulators 40 führt.

Der Multiplizierer 38 umfaßt ferner noch ein Register 68, einen Multiplizierer 70 sowie ein weiteres Register 72. Dieses Register 72 ist über eine Sammelleitung 84 (16 Einzelleitungen) mit dem Register 82 des Multiplizierer-Akkumulators 40 und mit dem Addierer 86 verbunden.

Der Multiplizierer-Akkumulator 40 umfaßt neben dem an die Verbindung 64 abgeschlossenen Register 74 ein weiteres Register 76, einen Multiplizierer 78, dem ein Addierer 80 nachgeschaltet ist. Der Ausgang des Addierers 80 ist mit dem Register 82 verbunden, dessen Ausgang seinerseits zu einem Eingang des Addierers 80 führt. Das Register 76 des Multiplizierer-Akkumulators 40 ist noch mit den Signalen der Koeffizientenschaltung 46 beaufschlagt, und ebenso steht das Register 68 des Multiplizierers 38 mit der Koeffizientenschaltung 44 in Verbindung. An dem Addierer 86 am Filterausgang schließt sich ein Zwischenspeicher (Latch) 88 an. Das NF-Signal steht hier als PCM (Pulse Code Modulation) digital zur Verfügung. In Sonderfällen kann es auch nach einer Digital- Analog-Wandlung entnommen werden.

Unter Bezugnahme auf die Tabelle in Fig. 7, welche in schematischer Form einen Programmzyklus mit den zugehörigen Steuersignalen zeigt, wobei das Programm durch die Steuersignalgenerierung festgelegt ist, wird nachfolgend die Wirkungsweise der Schaltung des digitalen Filters gemäß Fig. 5 näher erläutert.

Es wird angenommen, daß bereits einige Zyklen abgearbeitet worden sind, so daß sich die Schaltung in einem Zustand befindet, welche zu einem bestimmten Zyklus die Verarbeitung von Signalen aus vorhergehenden Zyklen erlaubt.

Im ersten Zyklus (0) wurde die Summe α · U (k) + V ₂ durch die 0 → 1-Flanke des Steuersignals L1CL in das Ausgangsregister 88 übernommen (Filterausgangssignal y).

Die Steuersignale sind übrigens in der Tabelle in Fig. 7 durch Pfeile dargestellt, und es sei darauf hingewiesen, daß ein Kreis am Beginn des Pfeiles bedeutet, daß nur die 0 → 1 Flanke relevant ist.

Im ersten Zyklus wird außerdem das Register 82 (vgl. Zustandsspeicher 52 in Fig. 4) für einen Preset (von Register 72) vorbereitet.

Im zweiten Zyklus (1) wird die Sammelleitung 84 zwischen den Zustandsspeichern 72 (vgl. Zustandsspeicher 48 in Fig. 4) und 82 (vgl. Zustandsspeicher 52 in Fig. 4) aktiviert.

Im dritten Zyklus (2) wird der neue Abtastwert U (k) in das Eingangsregister 56 des Multiplizierers 36 eingetaktet, und der Multiplizierer 36 beginnt zu arbeiten.

Im vierten Zyklus (3) übernimmt der Zustandsspeicher 82 den Inhalt des Zustandsspeichers 72, d. h.: V ₂ = V ₁ = α ₂ · U (k-2). Außerdem erfolgt eine Desaktivierung der Busverbindung zwischen dem Multiplizierer 38 und dem Multiplizierer 40.

Im fünften Zyklus (4) werden gleichzeitig - also parallel - zwei Operationen gestartet, nämlich α ₂ · U (k-1) und α ₁ · U (k-1) + α ₂ · U (k-2).In diesem Zyklus beginnt also eine Parallelverarbeitung, wobei der zweite und dritte Summand der Gleichung (1) gebildet werden.

Der sechste und achte Zyklus stellt jeweils eine reine Abarbeitungszeit der Multiplizierer dar, und im dazwischen liegenden siebten Zyklus (6) erfolgt ein Austakten des Produktes von dem Multiplizierer 36 (Inhalt des Registers 62) zum Addierer 86. Diesem wird also der erste Summand der Gleichung (1) zugeführt.

Im letzten und neunten Zyklus (8) werden schließlich das Produkt α ₂ · U (k-1) bzw. die Produkt-Summe α ₁ · U (k-1) + α ₂ · U (k-2) in die Zustandsspeicher eingetaktet, womit die genannten Größen gleichzeitig auch am Addierer 86 anstehen.

Damit ist ein Antastzyklus von insgesamt 9 × 45 nsec = 405 nsec abgearbeitet, und im Anschluß an den neunten Zyklus beginnt gleich wieder der oben beschriebene erste Zyklus (0).

Die voranstehende Beschreibung verdeutlicht, daß während eines Abtastzyklusses die Gleichung (1) vollständig abgearbeitet ist, und daß das Filterausgangssignal für eine anschließende Digital-Analog-Wandlung zur Erzeugung der demodulierten Niederfrequenz NF zur Verfügung steht. Die Zyklen (2)-(6) stellen hierbei die Abarbeitungszeit für den ersten Summand der Gleichung (1) dar, und während der Zyklen (4) bis (8) erfolgt die Abarbeitung für den zweiten und dritten Summand. Während der Zyklen (4) bis (6) arbeiten dabei alle drei Multiplizierer 36, 38 und 40 gemeinsam, also parallel. Dies bedeutet, daß zu gleichen Zeiten unabhängig voneinander verschiedene Signalgrößen abgearbeitet bzw. erzeugt werden. Dadurch ist es möglich, die gesamte Gleichung (1) innerhalb des kurzen Zeitintervalls von 405 nsec abzuarbeiten und eine minimale Zykluszeit für das digitale Filter zu ermöglichen.

Dabei werden in den Speicher 86 Summanden eingetaktet, welche von Signalanteilen zu unterschiedlichen Zykluszeiten herrühren. Der erste Summand in der Gleichung (1) wird zu einem Zeitpunkt k ermittelt, während der zweite Summand bereits in einem Zeitpunkt davor (k-1) bestimmt wurde. Der dritte Summand in der Gleichung (1) wurde sogar zwei Zeitpunkte zuvor (k-2) ermittelt bzw. bestimmt.

Für die Erzeugung und Bildung der benötigten Koeffizienten sind die Multiplizierer 36, 38 und der Multiplizierer- Akkumulator 40 mit Codierschaltungen 90 (vgl. die Koeffizientenschaltungen 44, 46 und 54 in Fig. 5) verbunden, und in Fig. 6 ist eine solche Codierschaltung 90 dargestellt. Sie dient der Erzeugung digitaler Signale (0 oder 1) entsprechend den dezimalen Zahlenwerten von Null bis Sechzehn.

Die Codierschaltung 90 umfaßt zwei Schalteranordnungen 92, und durch Betätigung der einzelnen Schalter ist es möglich, auf einer gemeinsamen Busleitung (16 Einzelleitungen) gewünschte digitale 0- und 1 Signale zu erzeugen, indem die Leitungen entweder auf Massepotential gelegt oder an eine Gleichspannung von +5 Volt angeschlossen werden.

Die hierbei verwendeten Widerstände 94 besitzen in der gezeigten Ausführungsform jeweils einen Widerstandswert von 4 Kilo-Ohm.

In einem konkreten Schaltungsaufbau gemäß der Fig. 5 lassen sich für die Multiplizierer 36 und 38 die Bausteine vom Typ MPY 016 H verwenden, und für den Multiplizierer- Akkumulator 40 kann der bekannte Baustein TDC 1010 eingesetzt werden. Dabei werden als Zustandsgrößenspeicher jeweils die internen Multiplizierer- Register benutzt.

Das beschriebene digitale Filter ist nicht für den beschriebenen Anwendungsfall beschränkt, sondern kann vielmehr universell Anwendung finden. Von Vorteil ist, daß sämtliche Filterkoeffizienten beliebig und unabhängig voneinander eingestellt werden können, und zwar auch während des laufenden Filterprozesses. Dies ist insbesondere bei der Entwicklung von Filterschaltungen ein Vorteil. Hervorzuheben ist auch noch, daß durch die Erfindung erstmals eine reine Hardware-Ausgestaltung eines digitalen Filters ohne Programmablauf geschaffen wird.

Neben dem oben erläuterten Einsatz in einem digitalen Demodulator läßt sich das neue Filter mit Vorteil auch in Kraftfahrzeugen einsetzen, wo naturgemäß störbehaftete Signale vorhanden sind, um die entsprechenden digitalen störbehafteten Signale zu filtern.

In vielen Anwendungsfällen - etwa bei einer CD-Platte - stehen schon digitale Signale zur Verarbeitung an. Hier läßt sich das neue digitale nichtrekursive Filter ebenfalls mit Vorteil anwenden, wobei dann ein gesondertes Abtasthalteglied (18) entfallen kann.

Claims (9)

1. Digitales nichtrekursives Filter, insbesondere für einen digital arbeitenden PLL-Demodulator, und insbesondere digitales nichtrekursives Filter 2. Ordnung, dadurch gekennzeichnet, daß das digitale Filter (24) wenigstens zwei Multiplizierer (36, 38) sowie mindestens einen Multiplizierer-Akkumulator (40) umfaßt, wobei die Register (56, 58, 62; 66, 68, 72; 74, 76, 82) der Multiplizierer (36, 38) und des Multiplizierer- Akkumulators (40) als Zustandsspeicher dienen, und daß für die Multiplizierer (36, 38) und den Multiplizierer- Akkumulator (40) bezüglich des zeitlichen Ablaufes der Signalverarbeitung ein Parallelbetrieb vorgesehen ist.

2. Digitales Filter nach Anspruch 1, dadurch gekennzeichnet, daß die Multiplizierer (36, 38) und der Multiplizierer-Akkumulator (40) jeweils drei Register (56, 58, 62; 66, 68, 72; 74, 76, 82) als Zustandsspeicher umfassen.

3. Digitales Filter nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß es zur Erzeugung eines Ausgangssignals y(k) gemäß der Gleichung y (k) = α ₀ · U (k) + α ₁ · U (k-1) -+ α ₂ · U (K-2)(1)wobei U das Eingangssignal, k eine ganzzahlige Zahl und α ₀, α ₁, α ₂ Koeffizienten sind, zwei Multiplizierer (36, 38) und einen Multiplizierer-Akkumulator (40) besitzt.

4. Digitales Filter nach Anspruch 3, dadurch gekennzeichnet, daß der Ausgang des ersten Multiplizierers (36) zu einem Datenbus (64) führt, an welche der zweite Multiplizierer (38) und der Multiplizierer- Akkumulator (40) parallel angeschlossen sind.

5. Digitales Filter nach Anspruch 4, dadurch gekennzeichnet, daß der Datenbus (64) und der Ausgang des Multiplizierer-Akkumulators (40) mit einem gemeinsamen Addierer (86) verbunden sind, und daß der zweite Multiplizierer (38) und der Multiplizierer- Akkumulator (40) ihrerseits miteinander über einen in den hochohmigen Zustand (Tri-State) schaltbaren Datenbus (84) verbunden sind.

6. Digitales Filter nach einem der vorhergehenden Ansprüche 3-5, dadurch gekennzeichnet, daß der erste Summand in der das Ausgangssignal y (t) bestimmenden Gleichung (1) durch den ersten Multiplizierer (36) erzeugt wird, daß der dritte (letzte) Summand in dem zweiten Multiplizierer (38) und die Summe aus dem zweiten und dem dritten Summand in dem Multiplizierer-Akkumulator (40) erzeugt wird.

7. Digitales Filter nach einem der vorhergehenden Ansprüche 1-6, dadurch gekennzeichnet, daß die Multiplizierer (36, 38) und der Multiplizierer- Akkumulator (40) mit Codierschaltungen (90) verbunden sind, an deren Ausgänge wählbare digitale 0-Signale oder 1-Signale anstehen.

8. Digitales Filter nach einem der vorhergehenden Ansprüche 1-7, dadurch gekennzeichnet, daß die Verarbeitungszeit des Filters (24) zur Erzeugung einer Ausgangsgröße etwa 405 nsec beträgt.

9. Digitales Filter nach Anspruch 8, dadurch gekennzeichnet, daß die Verarbeitungszeit des Filters (14) innerhalb eines Abtastzyklus in neun Zeitintervallen von je 45 nsec aufgeteilt ist.