JPS6265513A - デジタル非巡回形フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は例えばデジタル動作するＰＬＬ偵！！ｌｉＩ器
に対して使用されるデジタル非運凹形フィルタ、例えば
２次のデジタル非巡回形フィルタに関する。

従来の技術 周知のようにデジタル信号処理は、アナログ動作する電
気回路に比べて者し一利点がおることが認められている
。すなわち例えばデジタル回路の障害に対する敏感性は
、相応のアナログ回路に比べて著しく低減されるが、こ
の点は車両に組込むように決められている無線受信機の
場合憲要な事項である。

それ故に当業者は、近年、電気回路および装置のデジタ
ル化にますます関心を抱いており、かつこの間に例えば
デジタルベースに基いて動作するいわゆるコンパクトデ
ィスク（ＯＤ）は既に音声再生に対して周知であるので
、無線受信技術の領域においてデジタル回路への１！請
が高まっている。それから別のデジタル回路装置−例え
Ｖｆ、ＯＤディスクプレーヤー−との関連において個別
インターフェイスも有利にはデジタル回路することがで
きる。

デジタル無線受信機におけるこれまでの研究および開発
は、実質的にまだ理論上のベースにおいて行なわれてい
るにすぎない。このことは殊に重要な復調器回路に対し
″Ｃ尚嵌る。例えば西独国特許出願公開第３００７９０
７号公報によって既に、デシタルＦＭ復調器を含んでい
る１１’Ｍ受信機が公知である。しかしデジタル復調器
の実現に対する具体的な回路構成並びにその作動法は、
上記公開公報には記載されていない。

デジタル復調器の１実現”はとりわけ、デジタル復調器
の特性をアルプリズムを画風って与えておいてシミュレ
ートできるようにするために、相応のプログラムシーケ
ンスを有する大型針算機において行なわれる。

ＰＬＬ復調器の重要な構成部分は、前置接続されている
位相弁別器から信号供給され、かつその出力信号が電圧
制御される発儀器（ＶＯＯ）に供給されるフィルタであ
る。

この場合もデジタル化においてこれまで実質的に、デク
タルフィルタの基本構成はそれ自体公知であるが（Ｈ，
Ｗ、　８ａｈｕｅａｓｌｅｒ　ＳＤｉｇｉｔａｌｓ８ｙ
ｓｔｅｍｅ　ｇ５ｕｒ　８１ｇｎａｌｖｅｒａｒｂｅｉ
ｔｕｎｇ　ｎ。

Ｂｐｒｉｎｇｅｒ社、Ｂｅｒｌｉｎ　、　Ｈｅｉｄｅｌ
ｂｅｒｇ　、　ＮｅｗＹｏｒｋ、　１９７５年）、デジ
タルフィルタの特性を数学的に計算機においてシミュレ
ートすることに限られている。

デジタル非巡回形フィルタの特性および作動法は単に数
学的なベースに基いて計算機でシミュレートされるにす
ぎず、かつ今日使用できる菓子を考慮して、具体的な回
路構成を有するデジタル非巡回形フィルタを実現しかつ
使用することが断念されているという事態は、デジタル
信号処理の著しい利点がわかっているだけに特に不都合
と認めなければならない。

すなわち、デフタル非巡回形フィルタの適用頭載は、冒
頭に例とし【挙げ友、ＰＭ復調器への便用を浚ぐように
なっている。

例えば、デシタルフィルタは、車両に生じる一ｒ″ノタ
ル信号をフィルタリングするために、車両に使用するに
も特別有利に適している。このような場合、例えばノッ
ク信号からＡＤ変換によって取り出される障害を受は易
いデジタル信号、ま九は別のデジタル信号においても（
同様に障害を受けるｉｉＴ　ｍｌ：性が大きい）例えは
回転数１６号において困−が生じる。

発明が解決しようとする問題点および問題点を解決する
ための手段 そこで本発明は、デシタル信号のフィルタリングのため
にユニバーサルに１史用することができるデジタル非巡
回形フィルタに対する具体的な回路構成を可能にすると
いう課題に基いている。

この課題の解決は、特許請求の範囲第１項の上位概念に
記載のフィルタにおいて次のよう圧して行なわれる。即
ち２ゾタルフイルタは少なくとも２つの米）！器並ひに
少なくとも１つの乗算器−＄、算器な有し、その際乗算
器および乗算器−１ｇ算器のレジスタは状態メモリとし
て用いられ、かつ末彎醋および乗痺器−累算器に対して
１８号処理の時間的なシーケンスに関して並列作動が行
われる。

発明の効果 市販の、それ自体公知の乗算器であって、そのレジスタ
が状態メモリとして＾用するために用いらｎる乗算器を
使用することで、デジタル非巡回形フィルタは僅かなコ
ストで簡単な手法において回路技術的に実現される。

その際’１ｌｔ−＊な一点は、個別信号址の並列処理の
特徴である。つまりこれによりデジタルフィルタに対す
る具体的な回路構成ｒよ、回路技術的な実現が経揃的な
一点に基いて６ｊ能になる程度に制限されるからである
。

−Ｐデシタルフィルタ利点は次のことにある。

即ちフィルタに対応しているデジタルアルイリズムが当
該の係数の選択によって簡単な手法によって変化可能で
あり、例えば無＃Ｍ機器へ使用する際その都度の受信状
況に依存して変化可能であることである。従ってこれに
よりフィルタ特性は受信状況に適応されることになる。

デジタルフィルタの別の利点は、一義的な再現性にある
。これに対してアナログフィルタ回路ではしばしばｒリ
フトが発生し、かつ史にアナログフィルタは自由度を殆
んど有していない。

ポテンショメータを用いた煩雑な調整も不都合である。

既述の不都合な特性のためにアナログフィルタは再現可
能に製造されないので（再現可能な製造は全体をそろっ
て調整した後その都度はじめて可能である）、この場合
製作時の着率発明の有利な実施例においてフィルタは、
特許請求の範囲第３ＪＪＫ記載の式１１）によって表わ
される、２次の非運同形デジタル低域フィルタとして構
成されている。この場合並列処理の利点も明らかになる
。上記の式によれば、１標本周期内に（系標本時間）、
３回の乗算、２回の加算および２回の状態蓋＃自供えを
実施することができる。

風体的なデクタル回路によって任意に短い標本周期ない
し任意に高い標本周波数は実施されない。むしろ有限な
処理時間のため比較的大きな標本周期に基かなければな
らない。

本発明の回路をデジタル復調器に使用する際実現可能な
標本周期は、１．２９４　ＭＨｙｒの標本周波数に相応
して、約９００　ｎ５ａｏである。

既述の周期持続時間は全体としてデジタル復Ｖ＃器に関
しているので、デジタル非巡回形フィルタ自体に対して
は、冒頭に述べた演算を処理することができるには、最
大５００　ｎｓｅｃ　ｌ、か使用することができない。

このことは、例えば個別演算を別個のモジュールにおい
て時間的に並行して実施することによって僅かなコスト
で直ちに並列処理によって実現される。更にデクタルフ
ィルタのＪ頭に述べた計算器を用いたシミュレーション
ではこの檜の並列処理は実現されない。

本発明の別の有利な実施例は特許請求の範囲の実施態様
に記載されている。

実施例 次に本発明を図示の実施例につき図面を用いて詳細に説
明する。その際本発明をデジタル復調器に使用した場合
について説明する。

本発明をよりよく理解するために、第１図を用いてまず
、アナログ回路技術において構成されている？Ｍ受信機
におけるＰｕＩＪ復＃４復唱４器１０的な動作について
説明する。中間周波数ｚｙは位相弁別器１２に達する。

位相弁別器にはフィルタ１４が接続されている。位相弁
別器１２において中心周波数の１差が求められ、かつｖ
ｋ１接続されているフィルタ１４の出力側において、復
調された低周波ＮＦｆｔ取り出すことができる。

更にフィルタ１４の出力側から公知のように電圧制御発
振ａ　（ｗｏｏ　）　１５への接続線が出ている。発振
器の周波数は位相弁別器１２に供給され、これによりＰ
ＬＬ　Ｔｈ整（９）路が閉じられている。

ところで本発明においては、ＰＬＬ復調器１０のそれ自
体公知の動作を純然たるデジタルベースに基いて実施す
ることから出発しており、かつ第２図にはこのためにデ
ジタル偵ｖＩ４器の相応のゾロツク回路図が示されてい
る。

アナログ中間周波数ＺＦが標本化および保持素子１８に
達する。この素子にはＡＤ変換器が接続されている。従
ってＡＤ変換器２０の出力側にはデジタル信号しか存在
しないことになる。

第１図に基いて既に説明した原理に相応して、デジタル
復調器はデジタル位相弁別器２２（第１図の位相弁別器
１２に相応する）、デジタル非巡回形フィルタ２４（フ
ィルタ１４に相応する）およびデジタル制御発振器２６
（電圧制御発振器１６に相応する）を有する。デジタル
フィルタ２４の出力側は、レジスタ３４に接続されてお
り、このレジスタからＤム変換後復調された低周波Ｎ１
を取り出すことができる。

デジタル制御発振器２６は、デジタルフィルタ２４の出
力信号とともＫｒデクル積分器３０に達する周波数２π
ｆｏ／ｆムによって制御される。積分器には余弦表装置
が後置接続されている。

個別の時間シーケンスを制御する九めに、デシタル復調
器は制御信号を必賛とし、かつこの目的のために制御ユ
ニット３２が設けられている。

第６図は、デジタル復Ｈ１４器の入力段における信号の
信号スペクトルを示す。第５図ａ）には、第２図にムで
示されている、標本化および保持素子１Ｂの入力端に加
わる中間局波ｚｙが図示され【いる。図かられかるよう
に、中間周波数ｆＺＩＦは１０．７　ＭＨｇ５でありか
つ帯域＋ｇは３００ｋＨＭである。

第２図にＢで示されている個所におけるアナログ中間周
波信号の標本化は、第６図ｂ）に示されている。標本周
波数ｆＨ−’Ｉ’１１．２９４　Ｍｉｉｍである。

最後に第６図Ｃ）にはＡＤ変換器２０の入力側における
信号が図示されている（第２図のＯＩ＃照）。図から明
らかな二うにζこで伏それ自体公知の方法において、（
処理速度に関して）現在使用可能な素子を用いて動作す
ることができるように、５４７　ＪＫＨＩの比較的−か
な周波数値（中間周波数ｆｏ二５４７　ＫＨＭ　）への
デジタルな周波数変換が行なわれる。

第２図の−ｆ８／Ｐタル復調器の回路技術構成のために
、本発明によって、デジタル非巡回フィルタ２４が回路
技術的に実現される。

デジタルフィルタ２４（＝Ｆ”フタル２次ローパスフィ
ルタ）の基本構成並びにそれに対応する微分方程式は第
４図に図示されている。即ちデクタルフィルタ２４にお
いて、出力信号ｙ（ｋ）を発生するために、次の武 γ を使用することができる。

デジタルフィルタ２４には複数の課題が課せられている
。即ちｌ１１１６１を最小値に低減すること、かつ更に
、最適な復Ｋｌｌ器を実現する、ないし含れいな低周波
１Ｎ号を収り出すために、デフタル位相弁別″ａ２２（
第２図参照）における位相偏差の位相差も小さく抑える
ことである。

上記式が示すように、標本周期内に６回の乗算（係数＋
’　＋　”ｏ　＋　ｄｌ　）　％　２回の加算並びに２
回の状態量の再格納を実施することがで感る。

系の標本時間は、回路技術的な能力の範囲内において約
９００　ｎｅａａか選択されており、その結果上述の演
算の実施のために５００　ｎｏｓＯより短い時間間隔を
使用することができる。具体的な回路技術手段に１って
この短い時間間隔内で必要な演算を処理することができ
るためには、並列処理が設定され、かつ第５図はこのた
めにデジタルフィルタ２４に対する回路技術構成のゾロ
ツク回路図が示され【いる。

Ｄム変換器２０（第２図参照）の出力側には次の信号 Ｕｌ　（Ｉｃ？）　＝　ｓｉｎ　（ｍｋＴ十φ（ｋｒ）
）　　　　　　　　　（２）が現われる。この信号は、
第５図の乗算器３６に相応して−２つの入力レジスタ、
１つの乗算器および１つの出力レジスタによって構成さ
れている図示されていない前置段に供給されかつ乗算器
３６にこ−では１６の個別線路を含んでいる接続線路り
を介して次の信号 ψ（ｋＴ）　＝　”／２　ｓｉｎ　（φ１（ｋＴ）−φ
ａ（ｋＴ）　）＋　”／’ｌ　ｓｉｎ　（２ωに？＋φ
ｘ（ｋＴ）＋φｇ（ｋＴ））　ｔ３）を供給する。この
式のｖｇ２の被加数はデジタルフィルタ２４によって抑
圧されるべきである。

第４図によればデジタルフィルタは、乗算器３６を有し
、その出力側から接続細路６４が加算器４２に通じてい
る。この接続線路６４に並列に乗算器３８および乗算器
−累算器４０が接続されている。

乗算器３８は、状態メモリ４Ｂを有している。

このメモリの入力側は係数回路４４を介して接続線路６
４に接続されている。乗算器−累算器４０は、状態メモ
リ５２、加算器５０並びに係数回路４６を含んでいる。

加痒器５０には、乗算器３８の状態メモリ４Ｂからの信
号および接続線路６４に接続されている係数回路４６の
信号が供給される。加算器５０の出力信号は状態メモ！
Ｊ５２に達する。状態メモリの方は、既述の加算器４２
に接続されている。この加算器の出力側には第４図に示
した式に従って信号値ｙ（ｋ）が現われる。

第４図のデジタルフィルタの回路技術的な実現は第５図
に示されており、その際互りに相応する構成群には同じ
参照費号が付されている。

乗算６３６は、それぞれ１６０個別線路を介し【乗算器
６０に接続されている２つのレジスタ５６および５８を
有している。乗算器６０の出力側は、６２０個別線路を
介して別のレジスタ６２に導かれている。レジスタ５６
には、既述の式（３）に従った信号が供給され、一方し
ジスタ５８ＫＶｉ係数回路５４からデソタル信号が供給
される（値；０・・・２４；ないし０・・・１６）。

レジスタ６２の出力側には、加算器８６（２０ピツトの
加算器）並びに乗算器３８のレジスタ６６および乗算器
−累算器４０のレジスタＴ４に導かれている接続線路６
４が接続されている。

乗算器３８はその他にレジスタ６８、乗算器７０並びに
別のレジスタ１２を有し℃いる。このレジスタＴ２は母
［８４（１６の個別線路）を介し【乗算器−累算器４０
のレジスタ８２および加ｌｌ１０８６に接続されている
。

乗算器−累算器４０は、接続線路６４に接続されている
レジスタＴ４の他に、別のレジスタ７６、加算器８０が
後置接続されている乗算器Ｔ８を有している。加ＪＥｉ
！ｉ！８０の出力ＩＩＭは、レジスタ８２に接続されて
いる。レジスタの出力側は加算器８００Å力側に導かれ
ている。乗算器−累算器４０のレジスター６にはその他
、係数回路４６の信号が加わり、かつ同様乗算器３８の
レジスタ６８は係数回路４４に接続されている。フィル
タ出力側における加算器８６には一時メモリ（ラッチ）
８８が接続されている。

低周波信号はこの場合ＰＯＭ信号としてデジタルに取り
出される。特別な場合Ｄム変侠後に取り出すようにする
こともできる。

ゾログラムサイクルと所属の制御信号とが略示されてい
る第へ図を参照して、以下に第５図のデジタルフィルタ
の回路の動作を詳しく説明する。その際プログラムは制
御信号発生によつ【規定されるようになっている。

既に２．３のサイクルが処理され、その結果回路は、所
定のサイクルのために先行のサイクルからの信号の処理
を許容する状態にあるものと、仮定している。

第１サイクル（０）において、和α・Ｕ　（ｋ）　＋Ｖ
ｔｔ　ｒｉ制御信号ｌ１１０ＩＩノ０→１９１Ｉｌｌｊ
！にニよッテ出力レジスタ８８に転送された（フィルタ
出力１ｇ号ｙ）。

ところで制御信号は第７図には矢印によって示されてい
るが、その場合矢印の始めの円は０→１側縁のみが重要
であることを表わしている。。

第１サイクルにおいて更にレジスタ８２（第４図の状態
メモリ５２参照）は（レジスタＴ２の）シリセットのた
めに準備される。

第２サイクル（１）において、状態メモリ７２　（４４
図の状態メモリ４Ｂ参照）と状態メモリ８２（第４図の
′＄態メモリ５２参照）との間の母線８４が付勢される
。

第３サイクル（２）におりて新しい標本値Ｕ（＋Ｃ）は
乗算器３６の人力レジスタ５６にクロック制御されて人
力されかつ乗算器３６は動作開始する。

第４サイクル（５）において状態メモリ８２は、状ｄメ
モ！ｊ７２の内容、Ｍｌｌ　′ｃ）Ｖｌ！−ＶＬ　−α
２・ｔｒ（ｋ−２）を引受ける。更に、乗算器３８と乗
′Ｊｉ、器４０との間のパス接続の付勢解除が行われる
。

第５サイクル（４）Ｋおい【同時に−即ち並列に−２つ
の演算、即ちα２・Ｕ（ｋ−１）およびα１−Ｕ（ｋ−
１）＋α２・σ（ｋ−２）がスタートする。即ちこのサ
イクルにおいて並列処理が始まり、その際式１１）の第
２および第５の被加数が形成される。

第６および第８のサイクルはそれぞれ、乗算器の純然た
る処理時間を表わし、かつその間にある第７サイクル（
６）において乗算器３６の積が（レジスタ６２の内容）
クロック制御されて加算器８６に出力される。即ち加算
器には式１１）の第１被加数が供給される。

最後および第９のサイクル（８）において最終的に積α
黛・ｔＴ（ｋ−１）ないし積の和αｌ・ＩＴ（ｋ−１）
＋α２・Ｕ（ｋ−２）が状態メモリにクロック制御され
【人力され、これにより上述の量は同時に加算器８６に
も現われる。

従って全部で９　ｘ　４５　ｎｓｅｃ　＝　４０５　ｎ
５ｅａの標本周期が処理され、かつ第９サイクルに続い
て直ちに上述の第１サイクル（０）が再び始まる。

これまで説明してきたことから明らかであるように、標
本周期期間中、式＋１１が完全に処理され、かつフィル
タ出力信号は、復調された低周波ＩＰを発生するための
引続くＤム変換に対して使用することができる。この場
合サイクル（２）−（６）は、式（１）の第１被加数に
対する処理時間を表わし、かつサイクル（４）ないしく
８）の期間中に第２および第３被加数に対する処理が行
なわれる。その際サイクル（４）ないしく６）の期間中
、すべて５つの乗算器３６゜３８および４０が共通に、
即ち並列に動作する。

即ち、同時期に相互に無関係に異なった債号童が処理な
いし発生される。これにより、４０５ｎｓａｏの短い時
間間隔内に式ｉｌ＋全体を処理しかつデジタルフィルタ
に対する最小サイクル時間を実現することができる。

その際メモリ８６には、信号成分から捕々異なったサイ
クル時間において発生する被加数がクロック制御されて
入力される。式中における第１被加数は、時点ｋにおい
て求められ、一方第２被加数はその前の時点（Ｉｃ−１
）において求められる。式１１）における第６の被加数
は、それより更に前の時点（ｋ−２）におい【求められ
る。

必要な係数を発生しかつ形成するために乗算器３６．３
８ｊ？よび乗算器−′＄算器４０は、コーディング回路
９０（第５図の係数回路４４゜４６および５４を参照）
に接続されており、かつ第６図においてこの種のコーデ
ィング回路９０が図示されている。それは、０から１６
までの１０進数値に相応するデジタル信号（０または１
）の発生のために用いられる。

コーディング回路９０は、２つのスイッチ装置９２を含
んでおり、かつ個別スイッチの操作によって、共通のパ
ス線路（１６０個別線路）に所望のデジタル０および１
信号を、線路をアース電位か＋５ｖの直置電圧に接続す
ることによって、発生することができる。

こ−に１！Ｉ！用されている抵抗９４は、図示の実いる
。

第５図の具体的な回路構成において、乗算器３６お工び
３８に対して、型名ＭＰＹ　Ｑ　ｌ　６　Ｈのモジュー
ルが使用され、かつ乗算器−累算器４０に対して公知の
モジュールＴｏｏｊ０１０をＭ用することができる。そ
の際状態量メモリとしてそれぞれ内部乗算器−レジスタ
が利用される。

これまで説明してきたデシタルフィルタは、既述の用途
に限定されず、ユニ・（−サルに１史用することができ
る。全部のフィルタ係数を任意にかつ相互に無関係に、
フィルタプロセスの実行期間中にも、設定ｆＡ整できる
ことは有利である。このことは、フィルタ回路の開発に
おいて殊に、利点である。−に、本発明によりまず、デ
ジタルフィルタの純然たるハードウェア構成がプログラ
ムシーケンスなしに実現されることも特筆に値する。

これまで説明してきた、デジタルフィルタへのＣすＡ） 使用の他に、本発明のフィルタは、必然的にノイズを有
する１ば号が存在する車両にも、相応のノイズのあるデ
ジタル信号をフィルタリングするために、有利に使用さ
れる。

数多くの用途において−例えばＯＤディスクにおい【−
既に処理のために９にノタル信号が（支）用されている
。この場合本発明のデジタル非巡回形フィルタが同様に
有利に１！！用され、その際こ−では別個の標本化保持
素子１８は省略することができる。

【図面の簡単な説明】

第１図は、公知のアナログＰＬＬ復！＋１１のゾロツク
図であり、第２図は、第１図のアナログ復調器の原理に
基いて構成されているデジタルフィルタｌｉ４′ｍのブ
ロック図であり、第６図は、第２図のそれぞれの回路点
における信号のスペクトル図でおり、嘱４図は、第２図
のＰＬＩ＋　ｌｊ［調器におけるデジタルフィルタに相
応する２次のデシタル非巡回形フィルタ（ローパスフィ
ルタ）の基本回路図でろり、第５図は、第４図のデジ（
ｔ＆１ノ タルフィルタの挟体的回路図であり、第６図はフィルタ
係数に対してデジタル１８号を発生するためのコーディ
ング回路であり、第７図は第５図の２クタルフイルタの
個別演算の処理過程を説明する図である。

Claims (1)

1. 【特許請求の範囲】 １、デジタルフィルタ（２４）は少なくとも２つの乗算
   器（３６、３８）並びに少なくとも１つの乗算器−累算
   器（４０）を有しており、その際前記乗算器（３６、３
   ８）および前記乗算器−累算器（４０）のレジスタ（５
   ６、５８、６２；６６、６８、７２；７４、７６、８２
   ）は、状態メモリとして用いられ、かつ前記乗算器（３
   ６、３８）および乗算器−累算器（４０）に対して信号
   処理の時間的なシーケンスに関して並列作動が行われる
   ことを特徴とするデジタル非巡回形フィルタ。 ２、乗算器（３６、３８）および乗算器−累算器（４０
   ）はそれぞれ、状態メモリとして３つのレジスタ（５６
   、５８、６２；６６、 ６８、７２；７４、７６、８２）を含んでいる特許請求
   の範囲第１項記載のデジタル非巡回形フィルタ。 ３、式 ｙ（ｋ）＝α＿０・Ｕ（ｋ）＋α＿１・Ｕ（ｋ−１）＋
   α＿２・Ｕ（ｋ−２）（１）に従つて出力信号ｙ（ｋ）
   を発生するために、２つの乗算器（３６、３８）および
   乗算器−累算器（４０）を有する、たゞし上記式におい
   てＵは入力信号、ｋは整数およびα＿０、α＿１、α＿
   ２は係数である特許請求の範囲第１項または第２項記載
   のデジタル非巡回形フィルタ。 ４、第１乗算器（３６）の出力側は、第２乗算器（３８
   ）および乗算器−累算器（４０）が並列に接続されてい
   るデータバス（６４）に導かれている特許請求の範囲第
   ３項記載のデジタル非巡回形フィルタ。 ５、一方でデータバス（６４）および乗算器−累算器（
   ４０）の出力側は、共通の加算器 （８６）に接続されており、他方で第２乗算器（３８）
   および乗算器−累算器は、高抵抗状態（トライステート
   ）において切換可能なデータバス（８４）を介して相互
   に接続されている特許請求の範囲第４項記載のデジタル
   非巡回形フィルタ。 ６、出力信号ｙ（ｔ）を決定する式（１）における第１
   被加数は第１乗算器（３６）によつて発生され、かつ第
   ３（最後）の被加数は第２乗算器（３８）において発生
   されかつ第２および第３被加数から成る和は、乗算器−
   累算器 （４０）において発生される特許請求の範囲第３項から
   第５項までのいづれか１項記載のデジタル非巡回形フィ
   ルタ。 ７、乗算器（３６、３８）および乗算器−累算器（４０
   ）は、コーデイング回路（９０）に接続されており、該
   回路の出力側において選択可能なデジタル０信号または
   １信号が現われる特許請求の範囲第１項から第６項まで
   のいづれか１項記載のデジタル非巡回形フィルタ。 ８、出力量を発生するためのフィルタ（２４）の処理時
   間は、約４０５ｎｓｅｃである特許請求の範囲第１項か
   ら第７項までのいづれか１項記載のデジタル非巡回形フ
   ィルタ。 ９、フィルタ（１４）の処理時間は、標本周期内におい
   てそれぞれ４５ｎｓｅｃの９つの時間間隔に分けられて
   いる特許請求の範囲第８項記載のデジタル非巡回形フィ
   ルタ。