DE3529033A1

DE3529033A1 - Treiberschaltung fuer gleichstrommotoren

Info

Publication number: DE3529033A1
Application number: DE19853529033
Authority: DE
Inventors: Manabu Kawagoe Saitama Sawaki
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1984-08-13
Filing date: 1985-08-13
Publication date: 1986-02-20
Also published as: US4638222A; JPS6149694A; DE3529033C2

Description

Treiberschaltung für Gleichstrommotoren Beschreibung

Die vorliegende Erfindung bezieht sich auf eine Treiberschaltung für Gleichstrommotoren.

Eine Ausführungsform einer Treiberschaltung für Gleichstrommotoren, die ein digitales Signal empfängt und wahl- IQ weise die Drehung von einem der Gleichstrommotoren in einer Richtung bewirkt, die durch den Inhalt des digitalen Signales vorgegeben ist, ist in Fig. 1 dargestellt.

Gemäß Fig. 1 sind die Eingangsklemmen IN_Q bis IN~ an ei-

IQ nen Dekoder 1 angeschlossen. In dem Dekoder 1 wird ein digitales Signal mit vier Bits einer logischen Wandlung unterworfen, um ein logisches Ausgangssignal mit 12 Bits zu erhalten. Eine erste der zwölf Ausgangsklemmen des Dekoders 1 ist an eine Schalterschaltung 2 angeschlossen.

Die Schalterschaltung 2 hat zwölf Transistoren 201 bis entsprechend der ersten bis zwölften Ausgangsklemme des Dekoders 1. Die Basis der Transistoren 201 bis 212 sind an erste bis zwölfte Ausgangsklemmen des Dekoders 1 angeschlossen. Der Emitter des Transistors 201 ist an den Kollektor des Transistors 204 angeschlossen, wobei deren Verbindungspunkt an einer Ausgangsklemme Op der Schalterschaltung 2 angeschlossen ist. Der Emitter des Transistors 202 ist an den Kollektor des Transistors 204 angeschlossen, wobei deren Verbindungspunkt an einer Ausgangsklemme O₁

„Q der Schalterschaltung 2 angeschlossen ist. Der Emitter des Transistors 203 ist an den Kollektor des Transistors 205 angeschlossen, wobei deren Verbindungspunkt an eine Ausgangsklemme 0_Q der Schalterschaltung 2 angeschlossen ist. Die Kollektoren der Transistoren 201 bis 203 sind an eine

_oc Versorgungsspannung V_nn angeschlossen. Die Emitter der

OQ L-L.

Transistoren 204 bis 206 sind an Masse geschaltet. Die Schalterschaltung 2 hat Ausgangsklemmen 0-, bis O₁-. Die

• οι Transistoren 207 bis 212 sind in der gleichen Anordnung

wie die oben beschriebenen Transistoren 201 bis 206 geschaltet, und sind jeweils an die Ausgangsklemmen CL· bis 0,- gemäß Fig. 1 angeschlossen.
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Ein Gleichstrommotor 3 ist zwischen den Ausgangsklemmen 0 und 0. angeschlossen. Ein weiterer Gleichstrommotor 4 zwischen den Ausgangsklemmen 0. und Op, ein weiterer Gleichstrommotor 5 zwischen den Ausgangsklemmen 0, und O^ sowie ein letzter Gleichstrommotor 6 zwischen den Ausgangsklemmen O₁, und 0,-. Jeder der Gleichstrommotoren 3 bis 6 hat positive und negative Anschlußklemmen. Die negativen Klemmen der Motoren 3 und 4 sind an die Ausgangsklemme O₁ angeschlossen, während die negativen Klemmen der Motoren 5 und 6 an die Ausgangsklemme O₁, angeschlossen sind. Wenn die Spannung V„_c an die Motoren 3 bis 6 in der üblichen, normalen Polarität angelegt wird, drehen sich die Motoren in einer vorbestimmten Richtung, die als Vorwärtsrichtung angenommen wird. Wenn die Spannung Vpp, die an die Motoren angelegt wird, die entgegengesetzte Polarität hat, drehen sich die Motoren in der Rückwärtsrichtung.

Bei der üblichen, bekannten Treiberschaltung für Gleichstrommotoren, die derart aufgebaut ist, wird ein digitales Signal mit 4 Bits über die Eingangsklemmen IN₀ bis IN, den Eingangsklemmen A, B, C und D des Dekoders 1 zugeführt. In dem Dekoder 1 wird das 4-Bit-Digitalsignal in ein 12-Bit-Digitalsignal unter Verwendung eines vorbestimmten kodierenden Systems umgewandelt, wobei das umgewandelte Ausgangssignal an den ersten bis zwölften Ausgangsklemmen geliefert wird. Insbesondere wenn das digitale Eingangssignal die logische Kombination "0000" aufweist, sind alle Ausgangsklemmen im logischen Zustand "0", wobei ein digitales Eingangssignal mit einem Wert zwischen dem logischen "0001" und "1111" zu einer Ausgangssignalkombination führt, bei der eine der zwölf Ausgangsklemmen den logischen Zustand "1" aufweist. Der

• (οι Dekoder 1 liefert positive logische Ausgangssignale; d. h.

eine logische "0" entspricht einem niedrigen Pegel und eine logische "1" entspricht einem hohen Pegel. Daher sind lediglich die Transistoren in der Schalterschaltung 2, die an die Ausgangsklemmen des Dekoders 1 mit hohem Pegel angeschlossen sind, leitend (eingeschaltet). Wenn beispielsweise die dritten und fünften Ausgangsklemmen des Dekoders 1 hohe Pegel haben, sind die Transistoren 203 und 205 leitend. Daher wird die Spannung V_rf,, die über die Transistoren 203 und 205 an den Motor 3 angelegt wird, in der normalen Polarität, damit der Motor 3 sich in Vorwärtsrichtung dreht.

Wenn sich der Wert des digitalen Eingangssignals ändert, ändert sich ebenfalls der Pegel einer bestimmten Ausgangsklemme unter den Ausgangsklemmen. Wenn beispielsweise die zweite und sechste Ausgangsklemme des Dekoders 1 auf hohen Pegel angehoben werden, werden die Transistoren 202 und leitend, wobei als Ergebnis hiervon die Spannung V„_c, die an den Motor 3 angelegt wird, die entgegengesetzte Polarität bekommt, damit sich der Motor 3 in die Rückwärtsrichtung dreht.

Es sei angemerkt, daß das digitale Eingangssignal derart ist, daß zwei in Reihe geschaltete Transistoren (z. B. die Transistoren 201 und 204) niemals gleichzeitig leitend sind.

Bei der bekannten Treiberschaltung für Gleichstrommotoren hängt die Totzeit bzw. Ansprechzeit, die vom Anlegen eines Digitalsignals an den Dekoder 1 bis zum Auftreten neuer Umwandlungsergebnisse an den Ausgangsklemmen von dem Inhalt der angelegten digitalen Eingangssignale ab. Da der Dekoder 1 aus einer Anzahl von Gatterschaltungen, wie beispielsweise NAND-Gattern und ODER-Gattern besteht, und da die digitalen Eingangssignale in Abhängigkeit vom Zustand der verschiedenen Bits der Eingangssignale eine unterschiedliche Anzahl von Gattern durchlaufen, ergibt

sich eine unterschiedliche Totzeit bzw. Ansprechzeit an den verschiedenen Ausgangsklemmen bei einigen Änderungen der logischen Zustände der Signaleingangsbits. Obwohl der Dekoder derart entworfen ist, daß die in Reihe geschalteten Transistoren nicht gleichzeitg gleitend werden dürfen, sind aufgrund der unterschiedlichen Ansprechzeiten an den verschiedenen Ausgangsklemmen gelegentlich kurzzeitig zwei in Reihe geschaltete Transistoren gleichzeitig eingeschaltet. In einem derartigen Zeitpunkt fließen hohe Ströme durch die beiden Transistoren, die zu Beschädigungen oder Lebensdauerverkürzungen bei den Transistoren führen können.

Demgemäß ist es ein Ziel der vorliegenden Erfindung, eine Treiberschaltung für Gleichstrommotoren zu schaffen, bei der auch bei verschiedenen Ansprechzeiten an verschiedenen Ausgangsklemmen des Dekoders ein gleichzeitiges Ansteuern oder Betreiben der beiden in Reihe geschalteten Transistoren auch für kurze Zeitintervalle verhindert wird.

Dieses sowie weitere Ziele der vorliegenden Erfindung werden durch Schaffen einer Treiberschaltung für Gleichstrommotoren erreicht, die erfindungsgemäß folgende Merkmale aufweist: eine Halteschaltung zum Erzeugen eines Erfassungssignals, wenn die Inhalte von Eingangs- und Ausgangs-Signalen der Halteschaltung nicht übereinstimmen; erste und zweite Schaltelemente, die in Reihe miteinander über einen Reihen-Verbindungspunkt miteinander verschaltet sind, der gleichfalls an eine Klemme eines Gleichstrommotors angeschlossen ist; dritte und vierte Schaltelemente, die in Reihe miteinander über einen Reihenverbindungspunkt geschaltet sind, der seinerseits ebenfalls an die andere Klemme des Gleichstrommotors angeschlossen ist; eine Spannungsversorgungseinrichtung zum Zuführen einer Spannung zur Reihenschaltung der ersten und zweiten Schaltelemente und zu einer Reihenschaltung der dritten und vierten Schaltelemente; einen Dekoder mit Ausgangsklemmen entsprechend

• 6·

den ersten bis vierten Schaltelementen, um das Ausgangssignal der Halteschaltung einer logischen Umwandlung zu unterwerfen, wobei die ersten bis vierten Schaltelemente gemäß der Ergebnisse der logischen Umwandlung eingeschaltet werden; und eine Verzögerungseinrichtung zum Verzögern des Ausgangssignals des Dekoders für die ersten bis vierten Schaltelemente und zum Aussetzen des Anlegens des Ausgangssignals des Dekoders an die ersten bis vierten Schaltelemente während einer vorbestimmten Zeitdauer nach dem Auftreten des Erfassungssignals.

Eine Ausführungsform nach dem Stand der Technik sowie Ausführungsformen der vorliegenden Erfindung werden unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Schaltungsdiagramm einer Ausführungsform einer üblichen Treiberschaltung für Gleichstrommotoren;
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Fig. 2 ein Schaltungsdiagramm eines Ausführungsbeispiels einer Treiberschaltung für Gleichstrommotoren gemäß der vorliegenden Erfindung;

Fig. 3 ein Schaltungsdiagramm einer Ausführungsform

einer Verzögerungsschaltung in der erfindungsgemäßen Schaltung; und

Fig. 4 ein Signalverlauf-Diagramm zum Beschreiben der Betriebsweise der in Fig. 3 gezeigten Verzö

gerungsschaltung.

Nachfolgend wird ein Ausführungsbeispiel einer erfindungsgemäßen Treiberschaltung für Gleichstrommotoren unter Bezugnahme auf Fig. 2 erläutert. In der Fig. 2 sind die bereits unter Bezugnahme auf Fig. 1 beschriebenen Bauteile

und Komponenten mit gleichen Bezugszahlen bzw. Bezugsbuchstaben bezeichnet.

Eine Halteschaltung 8 ist zwischen den Eingangsklemmen INq bis IN-, und den Eingangsklemmen A, B, C und D des Dekoders 1 vorgesehen. EXKLUSIV-ODER-Gatter 9 bis 12 sind mit ihren Eingangsklemmen an die Eingangs/Ausgangs-Klemmen (a und C( ), (b and β ) , (c and>* ) und (d and <f ) angeschlossen. Ein ODER-Gatter 13 ist eingangsseitig an die Ausgangsklemmen der EXKLUSIV-ODER-Gatter 9 bis 12 angeschlossen und bildet die logische Summe der Ausgangssignale der EXKLUSIV-ODER-Gatter 9 bis 12. Die Ausgangsklemme des ODER-Gatters 13 ist an eine Verzögerungsschaltung 14 und eine pulserzeugende Halteschaltung 15 angeschlossen. Die Verzögerungsschaltung 14 ist derart ausgelegt, daß sie zunächst nach Empfang eines Signals mit hohem Pegel weiterhin ein Ausgangssignal mit niedrigem Pegel erzeugt und daraufhin nach Verstreichen einer vorbestimmten Zeitdauer ein Signal mit hohem Pegel liefert, während eine Änderung vom hohen Pegel zum niedrigen Pegel direkt auf die Ausgangsseite der Verzögerungsschaltung 14 durchgreift. Die pulserzeugende Halteschaltung 15 ist beispielsweise als monostabiler Multivibrator ausgeführt. Nach Empfang eines Signals mit hohem Pegel erzeugt die pulserzeugende Halteschaltung 15 einen Haltepuls mit einer vorbestimmten Pulsbreite. Die Ausgangsklemme der pulserzeugenden Halteschaltung ist an einer Eingangsklemme eines UND-Gatters 16 angeschlossen, deren andere Eingangsklemme über einen Inverter 17 an die Verzögerungsschaltung 14 angeschlossen ist. Die Ausgangsklemme des UND-Gatters 16 ist an die Steuerklemme der Halteschaltung 8 angeschlossen.

Die UND-Gatter 18 bis 29 sind in Übereinstimmung mit den ersten bis zwölften Ausgangsklemmen des Dekoders 1 vorgesehen. Die ersten bis zwölften Ausgangsklemmen sind an jeweilige erste Eingangsklemmen der jeweiligen UND-Gatter 18 bis 29 angeschlossen. Die restlichen Eingangklemmen der

UND-Gatter 18 bis 29 sind an der Ausgangsklemme der Verzögerungsschaltung 14 angeschlossen. Die Ausgangsklemmen der UND-Gatter 18 bis 29 sind an die Basen der Transistoren 201 bis 212 angeschlossen.

Bei einer derart aufgebauten Treiberschaltung für Gleichstrommotoren wird ein paralleles digitales Signal mit vier Bits über die Eingangsklemmen IN_Q bis IN^ an die Eingangsklemmen a, b, c und d der Halteschaltung 8 angelegt. Die EXKLUSIV-ODER-Verknüpfungen der Eingangs-Ausgangs-Klemmenpaare (a und $ ), (b und β ), (c und tf ) und (d und cP ) der Halteschaltung 8 werden durch die EXKLUSIV-ODER-Gatter 9 bis 12 gebildet. Wenn die Eingangs- und Ausgangs-Signalpaare der Halteschaltung 8 einander entsprechen, weisen die Ausgangssignale der EXKLUSIV-ODER-Gatter 9 bis 12 sämtlich einen niedrigen Pegel auf. Wenn sich der Inhalt der Eingangs-Digitalsignale ändert und wenigstens eines der Eingangs-Ausgangs-Signalpaare der Halteschaltung 8 eine Abweichung zeigt, wird wenigstens eins der Ausgangssignale der EXKLUSIV-ODER-Gatter 9 bis 12 auf einen hohen Pegel angehoben, so daß das Ausgangssignal des ODER-Gatters 13 auf hohen Pegel angehoben wird. Wenn das Ausgangssignal des ODER-Gatters 13 einen hohen Pegel annimmt, wie beschrieben wurde, wird das Ausgangssignal der Verzögerungsschaltung 14 sofort auf niedrigen Pegel gesetzt, wobei die Ausgangssignale der UND-Gatter 18 bis 29 auf niedrigen Pegel unabhängig von den Ausgangspegeln des Dekoders 1 gesetzt werden, so daß sämtliche Transistoren 201 bis 212 in ihren nicht-leitenden Zustand geschaltet werden (ausgeschaltet werden). Wenn das Ausgangssignal des ODER-Gatters 13 einen hohen Pegel annimmt, erzeugt die pulserzeugende Halteschaltung 15 einen Haltepuls mit hohem Pegel. Da das Ausgangssignal der Verzögerungsschaltung 14 zu diesem Zeitpunkt einen niedrigen Pegel hat, hat das Ausgangssignal des Inverters 17 auf einem derartigen Pegel, daß der Haltepuls über die UND-Gatter 16 an die Halteschaltung 8 angelegt wird. Daher liest die Halteschaltung

neue digitale Signalpegel, die an den Eingangsklemmen a, b, c und d anliegen, hält sie und erzeugt derartige Pegel an den Ausgangsklemmen <X , β, ^ und (/* . Wenn die Ausgangs- und Eingangs-Paare der Halteschaltung 8 erneut auf diese Weise gleich werden, werden sämtliche Ausgangssignale der EXKLUSIV-ODER-Gatter 9 bis 12 auf niedrigen Pegel gesetzt, so daß das Ausgangssignal der ODER-Gatter 9 bis jeweils auf niedrigen Pegel eingestellt wird, ebenso wie das Ausgangssignal des ODER-Gatters 13 auf niedrigen Pegel gesetzt wird.

Der Haltepuls verschwindet eine vorbestimmte Zeitdauer t

nach seiner Erzeugung unabhängig von der Änderung des Ausgangspegels des ODER-Gatters 13. Wenn der Haltepuls verschwindet, verhindet die Halteschaltung 8 das Lesen der Eingangspegel und erzeugt weiterhin ausgangsseitig die gelesenen und gehaltenen Pegel an den Ausgangsklemmen & , β , y> , und (f . In Reaktion auf das neue Ausgangssignal der Halteschaltung 8, das am Dekoder 1 anliegt, erscheint ein neues logisches Umwandlungsergebnis an der ersten bis zwölften Ausgangsklemme des Dekoders 1. Bei dieser Betriebsweise ist das Ausgangssignal der Verzögerungsschaltung 14 auf niedrigem Pegel und somit sind die Ausgangssignale der UND-Gatter 18 bis 29 auf niedrigem Pegel. Das Ausgangssignal der Verzögerungsschaltung 14 wird auf hohem Pegel eine vorbestimmte Zeitdauer t, (t,;>t )

D D

nach dem Setzen auf niedrigen Pegel angehoben, woraufhin die Pegel der ersten bis zwölften Ausgangssignale des Dekoders 1 zu den UND-Gattern 18 bis 29 und durch diese zu den Transistoren 201 bis 212 zugeführt werden. Der Transistor, dem der hohe Pegel zugeführt wird, wird leitend, so daß er die Versorgungsspannung an einen der Gleichstrommotoren 3 bis 6 anlegt.

Fig. 3 zeigt ein Ausführungsbeispiel des Aufbaus der Verzögerungsschaltung 14. Das Ausgangssignal einer RS-Flip-Flop-Schaltung 1404, die aus zwei NAND-Gatter 1402 und 1403 zusammengesetzt ist, wird über einen Inverter 1401

•/Αι an eine Eingangsklemme IN angelegt, der das Ausgangs-

CL

signal des ODER-Gatters 13 zugeführt wird. Eine Eingangsklemme des NAND-Gatters 1402 dient als Setz-Klemme der Flip-Flop-Schaltung 1404, während eine Eingangsklemme der NAND-Schaltung 1403 als Rücksetz-Klemme der Flip-Flop-Schaltung 1404 dient. Die Ausgangsklemme der· NAND-Schaltung 1402 ist die Ausgangsklemme der Flip-Flop-Schältung 1404. Diese Ausgangsklemme ist über einen Inverter 1405 und einen Widerstand 14O6 an die Basis eines Transistors 1447 angeschlossen, dessen Emitter geerdet ist. Eine Konstantstromquelle 1408 und ein Kondensator 1409 sind parallel zwischen dem Kollektor und dem Emitter des Transistors 1407 geschaltet. Die Kollektorleitung des Transistors 1407 ist an eine Eingangsklemme des Komparators 1410 angeschlossen, der die Ladespannung des Kondensators 1409 mit der Spannung V„ einer elektrischen Spannungsquelle 1411 vergleicht. Die Ausgangsklemme des Komparators 1410 ist an eine Eingangsklemme eines UND-Gatters 1412 angeschlossen, dessen andere Eingangsklemme an die Ausgangsklemme der Flip-Flop-Schaltung 1404 angeschlossen ist. Die Ausgangsklemme des UND-Gatters 1412 ist an die Rücksetzklemme der Flip-Flop-Schaltung 1404 und an einen Inverter 1413 angeschlossen. Die Ausgangsklemme des Inverters 1413 ist an die Ausgangsklemme OUT der Verzögerungsschaltung 14 angeschlos-

sen.

Nachfolgend wird unter Bezugnahme auf Fig. 4 die Betriebsweise der Verzögerungsschaltung 14 mit einem derartigen Aufbau beschrieben.

Wenn das Ausgangssignal (a)des ODER-Gatters 13 auf hohen Pegel zum Zeitpunkt t. angehoben wird, wird das Ausgangssignal (b)des Inverters 1401 auf niedrigen Pegel gesetzt. Bei Anlegen dieses niedrigen Pegels an die Setzklemme der Flip-Flop-Schaltung 1404 wird das Ausgangssignal(c)der letzteren auf hohen Pegel angehoben, so daß das Ausgangssignal (d) des Inverters 1405 auf niedrigen Pegel gesetzt

•/13.

wird. Wenn der niedrige Pegel über den Widerstand 1406 an die Basis des Transistors 1407 angelegt wird, erfährt der letztere ein Umschalten in seinen nicht-leitenden Zustand. Als Ergebnis hiervon fließt ein von der Konstantstromquelle 1408 gelieferter konstanter Strom zu dem Kondensator 1409, der daraufhin geladen wird. Die Spannung (e) des Kondensators 1409 steigt daraufhin an. Beim Beginn des Ladens des Kondensators 1409 liegt die Spannung (e) unterhalb der vorbestimmten Spannung Vg, so daß das

¹^ Ausgangssignal (f) des Komparators 1410 auf hohen Pegel liegt. Wenn daher das Ausgangssignal der Flip-Flop-Schaltung 1404 auf hohen Pegel angehoben wird, steigt das Ausgangssignal (g) des UND-Gatters 1412 auf hohen Pegel, während das Ausgangssignal (h) des Inverters 1'413 (d. h. das Ausgangssignal der Verzögerungsschaltung 14) auf niedrigen Pegel gesetzt wird.

Das Ausgangssignal mit hohem Pegel, das ausgangsseitig vom UND-Gatter 1412 erzeugt wird, wird der Eingangsklemme des UND-Gatters 1403 zugeführt, deren andere Eingangsklemme bei demselben Pegel gehalten wird, dem das Ausgangssignal des UND-Gatters 1402 (hoher Pegel) aufweist. Daher wird der Ausgang (i) des NAND-Gatters 1403 auf niedrigen Pegel gesetzt, so daß die andere Eingangsklemme des NAND-Gatters 1402 bei niedrigen Pegel gehalten wird. Demgemäß wird der Ausgang des NAND-Gatters 1402 bei hohem Pegel gehalten, und der Transistor 1407 in dem nicht-leitenden, ausgeschalteten Zustand gehalten, selbst wenn der Ausgangspegel des ODER-Gatters 13 daraufhin wechselt. Da der Transistor 1407 in seinem nicht-leitenden Zustand ist, wenn die Klemmenspannung des Kondensators 1409 die vorbestimmte Spannung V„ zum Zeitpunkt t„ erreicht (die eine Zeitdauer t. nach dem Zeitpunkt t.. auftritt), wird das Ausgangssignal (f) des Komparators 1410 auf den niedrigen Pegel gesetzt. Aus diesem Grund wird der Ausgang (g) des UND-Gatters 1412 auf den niedrigen Pegel gesetzt, so

./Ik-

daß der Ausgang (h) des Inverters 1413 auf den hohen Pegel ansteigt. Da dieser Pegel an die UND-Gatter 18 bis 29 (Fig. 2) angelegt wird, wird das Pegelsignal, das an den ersten bis zwölften Ausgangsklemmen des Dekoders 1 erscheint, der Schalterschaltung 2 zugeführt.

Das Ausgangssignal mit niedrigen Pegel des UND-Gatters 1412 wird als ein Rücksetzsignal an das NAND-Gatter 1403 der Flip-Flop-Schaltung 1404 zugeführt, woraufhin das Ausgangssignal des NAND-Gatters 1403 (d. h. das andere Eingangssignal der NAND-Schaltung 1402) auf hohen Pegel steigt. Bei diesem Betrieb hält die Halteschaltung 8 ein digitales Signal mit einem neuen Inhalt, bei dem die vier .Paare von Eingangs-Ausgangspegeln der Halteschaltung 8 gleich werden, woraufhin das Ausgangssignal des ODER-Gatters 13 einen niedrigen Pegel annimmt, als dessen Folge ein Signal mit hohem Pegel der (b)-Eingangsklemme des NAND-Gatters 1402 durch den Inverter 1401 zugeführt wird. Daher wird der Ausgang des NAND-Gatters 1402 auf niedrigen Pegel gesetzt, und ein Signal mit hohem Pegel über den Widerstand 1406 an die Basis des Transistors 1407 durch den Inverter 1405 angelegt, woraufhin der Transistor 1407 leitfähig wird. Wenn der Transistor 1407 leitfähig ist, wird der Kondensator 1411 entladen. Der Entladestrom fließt durch den Transistor 1407 gegen Masse. Die Klemmenspannung (e) des Kondensators 1409 fällt schnell auf einen Pegel unterhalb der vorbestimmten Spannung V,,, so daß das Ausgangssignal (f) des Komparators 1410 von einem niedrigen Pegel auf einen hohen Pegel ansteigt. Der hohe Pegel wird an die (f)-Eingangsklemme des UND-Gatters 1412 angelegt. Wenn allerdings das Äusgangssignal mit niedrigem Pegel von dem NAND-Gatter 1402 an die andere Eingangsklemme des Und-Gatters 1412 angelegt wird, wird das Ausgangssignal dieses Gatters bei dem niedrigen Pegel gehalten. Daher wird die Verzögerungsschaltung erneut in ihren ursprünglichen Zustand versetzt.

Aus der obigen Beschreibung wird deutlich, daß bei der Treiberschaltung für Gleichstrommotoren gemäß der vorliegenden Erfindung nach Erfassen einer Änderung der Inhalte des digitalen Eingangssignals das Zuführen von Signalen zu den Schaltelementen von den Ausgangsklemmen des Dekoders für eine vorbestimmte Zeitdauer unterdrückt wird, die derart gewählt ist, daß die logische Umwandlungsoperation des Dekoders beendet ist und daß ein neuer Umwandlungs-Ausgangszustand vorliegt. Selbst wenn daher die Ansprechzeit bzw. Totzeit, die zum Erstellen neuer Umwandlungsergebnisse benötigt wird, für verschiedene Kombinationen von Eingangs-Bits verschieden ist und somit für die verschiedenen Ausgangsklemmen des Dekoders verschieden ist, werden die Schwierigkeiten bei zwei in Reihe geschalteten Schaltelementen, die gleichzeitig mit Spannung versorgt werden und gleichzeitig eingeschaltet werden, vermieden. Daher wird eine Beschädigung dieser Schaltelemente verhindert.

Leerseite -

Claims

GRÜNECKER, KlNKELDEY, STOCKMAlR & PARTNER PATENTANWÄLTE

EUROPEAN PATENT ATTORNEYS

A. QRUNECKER. o.pl .no

DR. H. KINKELDEY. Din. .no

□R.W. STOCKMAIR. an. .no >ee icau'

DR K. SCHUMANN, an. *-»s

= H JAKOB, »in. .no

DR G BEZOLD. ocpt- cmcm

W. MEISTER, jipu .nc

H HILGERS. 3IPL INO

DR. H. MEYER-PLATH. oipl .no DR. M. BOTT-BODENHAUSEN.-niPL DR U. KINKElDEY. oipl e-ζι.

3000 MÜNCHEN 22

MAXlMlL iNS'SASSE 58

P 19 754-505/er

Pioneer Electronic Corporation No. 4-1, Meguro 1-chome,
Meguro-ku, Tokyo, Japan

Treiberschaltung für Gleichstrommotoren P a tentansprüche

Treiberschaltung für Elektromotoren, g e k e η η zeichnet durch folgende Merkmale:

eine Halteschaltung (15) zum Halten und ausgangsseitigen Erzeugen eines digitalen Eingangssignals in Reaktion auf ein Erfassungssignal;

eine Erfassungsschaltung (9 bis 13) zum Erzeugen des Erfassungssignals bei Nicht-Übereinstimmung entsprechender Bits der Eingangs- und Ausgangs-Signale der Halteschaltung;

erste und zweite Schaltelemente (202, 205), die miteinander über einen Verbindungspunkt in Reihe geschaltet sind, der gleichfalls an eine erste Klemme (O₁) eines Gleichstrommotors (3 bis 6) angeschlossen ist;

■*■ dritte und vierte Schaltelemente (203, 206), die miteinander durch einen Verbindungspunkt in Reihe geschaltet sind, der ebenfalls an eine zweite Klemme (O_n) des Gleichstrommotors (3 bis 6) angeschlossen ist;

eine Einrichtung (V ) zum Zuführen einer Spannung an eine Reihenschaltung der ersten und zweiten Schaltelemente (202, 205) sowie an eine Reihenschaltung der dritten und vierten

Schaltelemente (203, 206);
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eine Dekoderschaltung mit Ausgangsklemmen entsprechend der ersten bis vierten Schaltelemente (202 bis 206) zum logischen Umwandlen des Ausgangssignals der Halteschaltung (15) und zum wahlweisen Einschalten von einem der ersten bis vierten Schaltelemente (202 bis 206) gemäß des Ergebnisses der logischen Umwandlung; und

eine Verzögerungsschaltung (14) zum Relais-artigen Durchschalten eines Ausgangssignales der Dekoderschaltung (1) _zu den ersten bis vierten Schaltelementen (202 bis 206) und zum Unterdrücken des Anlegens des Ausgangssignales der Dekoderschaltung an die ersten bis vierten Schaltelemente während einer vorbestimmten Zeitdauer nach der Erzeugung des Erfassungssignals.
2. Treiberschaltung für Gleichstrommotoren nach Anspruch 1, dadurch gekennzeichnet ,

daß die Erfassungsschaltung (9 bis 13) folgende Merkmale aufweist:

eine Mehrzahl von EXKLUSIV-ODER-Gattern (9 bis 12), von denen jeweils ein EXKLUSIV-ODER-Gatter für jedes Bit des digitalen Eingangssignals vorgesehen ist, die jeweils erste und zweite Eingänge haben, die jeweils ein Paar der Eingangs- und Ausgangs-Signale der Halteschaltung (15) empfangen; und

ein ODER-Gatter (13) mit Eingängen, die an die Ausgänge der EXKLUSIV-ODER-Gatter (9 bis 12) angeschlossen sind, wobei ein Ausgang des ODER-Gatters (13) an den Eingang der Verzögerungsschaltung (14) angeschlossen ist.
3. Treiberschaltung für Gleichstrommotoren nach Anspruch 2, ferner gekennzeichnet durch folgende Merkmale:

eine Puls-erzeugende Halteschaltung (15) mit einem Eingang, der an den Ausgang des ODER-Gatters (13) angeschlossen ist;

einen Inverter (17) mit einem Eingang, der an einen Ausgang der Verzögerungsschaltung (14) angeschlossen ist; und

ein UND-Gatter (16), dessen Eingänge an einen Ausgang der puls-erzeugenden Halteschaltung (15) und an einen Ausgang des Inverters (17) angeschlossen sind,wobei ein Ausgang des UND-Gatters (16) an einen Takteingang der Halteschaltung (8) angeschlossen ist.
4. Treiberschaltung für Gleichstrommotoren nach Anspruch 2, ferner gekennzeichnet durch:

eine Mehrzahl von UND-Gattern (18 bis 29), von denen jedes mit einem ersten Eingang an einen jeweiligen Ausgang der Dekoderschaltung (1) und mit einem zweiten Eingang an einen Ausgang der Verzögerungsschaltung (14) angeschlossen ist.