DE3525916A1

DE3525916A1 - Verfahren zur rbernahme, zwischenspeicherung und weitergabe eines elektrischen signales, pufferschaltung zur durchfuehrung des verfahrens sowie anwendung der pufferschaltung

Info

Publication number: DE3525916A1
Application number: DE19853525916
Authority: DE
Inventors: Juergen Dipl Phys Dr Goetz; Wolfgang Dipl Phys Nikutta; Hans Peter Dipl Phys Fuchs
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1985-07-19
Filing date: 1985-07-19
Publication date: 1987-01-22
Also published as: DE3525916C2

Description

Die Erfindung betrifft ein Verfahren zur Übernahme, Zwischenspeicherung und Weitergabe eines elektrischen Signales nach dem Oberbegriff des Patentanspruches 1. Sie betrifft des weiteren eine Pufferschaltung zur Durchführung des Verfahrens nach dem Oberbegriff des Patentanspruches 8 sowie eine Anwendung der Pufferschaltung nach dem Oberbegriff des Patentanspruches 22.

Aus der DE-PS 28 40 329 ist eine gattungsgemäße Pufferschaltung in MOS-Technik, verwendet als Adreßpuffer in einem Halbleiterspeicher, für die Übernahme, Zwischenspeicherung und Weitergabe von Adreßsignalen bekannt. Ihr kann auch ein gattungsgemäßes Verfahren entnommen werden.

Bei dem dort bekannten Verfahren besteht die Gefahr, daß an den beiden komplementären Ausgängen des Adreßpuffers bei einer auftretenden Spannungsinstabilität am Eingang desselben nach Übernahme des Adressierungssignales sich diese Spannungsinstabilität auf die Ausgänge auswirken kann. Um diesen Nachteil zu vermeiden, wurde bereits beim Halbleiterspeicherbaustein HYB 4116 der Fa. Siemens AG, Berlin und München, Deutschland mittels eines zusätzlichen Nadelimpulses von ca. 5-10 nsec Dauer versucht, solche Spannungsinstabilitäten weitestgehend auszuschließen. Damit wurde jedoch einerseits der Zeitraum der Übernahme des Adressierungssignales in ein starres Übernahmeraster, nämlich das des Nadelimpulses gezwängt, ohne daß sichergestellt war, daß nach Ende des Nadelimpulses das Adressierungssignal wirklich übernommen war. Außerdem war durch diese Maßnahme nicht ausgeschlossen, daß eine nach tatsächlich erfolgter Übernahme des Adressierungssignales, aber noch vor Ende des Nadelimpulses auftretende Spannungsinstabilität ohne negative Auswirkungen auf die Ausgänge des Adreßpuffers und damit auf den Halbleiterspeicher bleibt. Andererseits wurden jedoch weitere elektrische Schaltvorgänge, die innerhalb eines Halbleiterspeichers zum Zwecke des Einschreibens oder Auslesens von Daten in den bzw. aus dem Halbleiterspeicher nach tatsächlich erfolgter Übernahme der Adressierungssignale oft unnötig verzögert, weil der Nadelimpuls dies bis zu seinem Ablauf nach den genannten 5 bis 10 nsec verzögert.

Der Nadelimpuls kann außerdem durch kapazitive Belastung so verformt sein, daß der Adreßpuffer nicht mehr auf ihn reagiert, weil der Nadelimpuls ein gefordertes Mindestmaß an aktivem Pegel nicht mehr erreicht.

Falls durch beispielsweise zu schwach dimensionierte Treiber zur Erzeugung der an einen Halbleiterspeicher anzulegenden Adressierungssignale diese ihren minimalen Sollpegel nicht mehr erreichen, bleibt es einem durch Fertigungstoleranzen beim Herstellen des Halbleiterspeichers bedingten Zufall überlassen, ob solche Adressierungssignale vom Adreßpuffer richtig übernommen werden.

Außerdem sind das bekannte Verfahren und die dazu benötigte Schaltung nur auf Adressierungssignale eines Halbleiterspeichers beschränkt.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zu schaffen, mit dem sich eine Übernahme, Zwischenspeicherung und Weitergabe eines elektrischen Signales durchführen läßt, das die vorgenannten Nachteile nicht aufweist. Aufgabe ist es auch, eine Pufferschaltung zu schaffen, mit deren Hilfe das vorgenannte Verfahren durchgeführt werden kann. Ebenso ist es Aufgabe der vorliegenden Erfindung, die erfindungsgemäße Pufferschaltung nicht nur für Adressierungssignale bei integrierten Halbleiterspeichern anzuwenden.

Die Aufgabe der Erfindung wird durch die kennzeichnenden Merkmale der Patentansprüche 1, 8 und 22 bis 26 gelöst.

Vorteilhafte Ausführungen und Weiterbildungen der Erfindung sind in entsprechenden Unteransprüchen gekennzeichnet.

Die Erfindung wird im einzelnen ausführlich anhand der Fig. 1 bis 8 erläutert. Es zeigen dabei:

Fig. 1: eine erste vorteilhafte Ausführung der Pufferschaltung, anhand der das erfindungsgemäße Verfahren und eine darauf basierende Pufferschaltung beschrieben werden können,

Fig. 2: ein Impulsdiagramm zur Erfindung, das auf die Fig. 1 abgestimmt ist,

Fig. 3 bis 5 vorteilhafte Ausführungen und Weiterbildungen der Erfindung,

Fig. 6: einen Halbleiterspeicherbaustein, in dem sich die Pufferschaltung vorteilhaft anwenden läßt,

die Fig. 7 und 8 Mikroprozessorschaltungen, in denen sich die Pufferschaltung ebenfalls vorteilhaft anwenden läßt.

Anhand der Fig. 1 und 2 werden nachstehend das erfindungsgemäße Verfahren und eine erfindungsgemäße Pufferschaltung zur Durchführung des Verfahrens näher erläutert. Dabei werden für die auftretenden Signale Logikpegel verwendet, die aus Konventionsgründen mit den Regeln über die sogenannte positive Logik konform gehen. Dies bedeutet im einzelnen, daß ein "erster logischer Pegel" (versehen mit dem Bezugszeichen H für "high") ein positiveres elektrisches Potential aufweist als ein "zweiter logischer Pegel", der mit dem Bezugszeichen L (für "low") versehen ist. Beide logische Pegel sind zueinander komlementär. Andere Konventionen sind selbstverständlich denkbar und liegen, ausgehend von der vorliegend beschriebenen Erfindung, im Rahmen fachmännischen Handelns.

Bei dem erfindungsgemäßen Verfahren wird ein elektrisches Signal A _iTTL verwendet, das innerhalb einer Taktperiode TP spätestens ab einem ersten Zeitpunkt t ₁, zu dem ein erstes Strobesignal CAS 1 den ersten logischen Pegel H annimmt, den ersten logischen Pegel H oder den zweiten logischen Pegel L aufweist. Das elektrische Signal A _iTTL wird innerhalb einer Pufferschaltung in einer ersten (S 1) und einer zweiten Schaltung (S 2) mittels einer Eingangsstufe ST 1, ST 10 übernommen.

Weist das elektrische Signal A _iTTL spätestens ab dem ersten Zeitpunkt t ₁ den ersten logischen Pegel H auf, wird es innerhalb der ersten Schaltung S 1 in einer Kippschaltung FF 1 zwischengespeichert und mittels eines Ausganges der ersten Schaltung S 1, der gleichzeitig als erster Ausgang der gesamten Pufferschaltung dient, als erstes Ausgangssignal A _Bi der Pufferschaltung weitergegeben. Um das elektrische Signal A _iTTL in die erste Schaltung S 1 übernehmen zu können, wird ab dem ersten Zeitpunkt t ₁ über das Gate eines vorzugsweise in n-Kanal- Technologie vom Enhancement-Typ ausgeführten ersten Transistors T 1 der ersten Schaltung S 1 die Kanalstrecke des ersten Transistors T 1, die zwischen einem ersten Versorgungspotential V _SS und einem Spannungsversorgungsanschluß der Eingangsstufe ST 1 angeordnet ist, leitend geschaltet. Dazu ist das Gate mit einem ersten Steuereingang SE 1 der ersten Schaltung S 1 verbunden. Damit ist die Eingangsstufe ST 1 nur während der Übernahme (bis zu einem Zeitpunkt t ₂, wie noch beschrieben wird) elektrisch aktiviert. Die Eingangsstufe ST 1 ist in vorteilhafter Weise als Schmitt-Trigger, insbesondere mit einem gegenüber ihrem Eingang invertiertenden Ausgang ausgestattet. Dies hat zur Folge, daß Signalspannungen des elektrischen Signales A _iTTL, die außerhalb von vom Schmitt-Trigger als Signal zu erkennenden Signalbereichen liegen, als Störspannungen betrachtet und unterdrückt werden.

Eine vorteilhafterweise zwei antiparallel geschaltete Inverter aufweisende Kippschaltung FF 1 speichert den ersten logischen Pegel H des elektrischen Signales A _iTTL zwischen und gibt ihn als erstes Ausgangssignal A _Bi der Pufferschaltung über einen ersten Ausgang, der gleichzeitig als Ausgang der ersten Schaltung S 1 und als erster Ausgang der Pufferschaltung dient, an eine nachfolgende, hier nicht näher zu beschreibende Schaltung weiter. Die nachfolgende Schaltung kann dabei ein Adreßdecoder sein.

Ein Verbindungspunkt VP 1 innerhalb der ersten Schaltung S 1, der zwischen die Drain eines zweiten Transistors T 2, einen Eingang der Kippschaltung FF 1, den ersten Ausgang dieser Kippschaltung FF 1, der gleichzeitig als Ausgang der ersten Schaltung S 1 und als erster Ausgang der Pufferschaltung mit dem ersten Ausgangssignal A _Bi wirkt, angeordnet ist, dient dabei verschiedenen Zwecken: Über das Gate des zweiten Transistors T 2, der ebenfalls vorteilhafterweise in n-Kanal-Enhancement-Technologie aufgebaut ist, und dessen Source mit dem ersten Versorgungspotential V _SS verbunden ist, läßt sich für den ersten Ausgang der Pufferschaltung ein Ruhezustand R einstellen, der z. B. gleich ist dem zweiten logischen Pegel L des elektrischen Signales A _iTTL. Dazu wird der zweite Transistor T 2 über sein Gate ab Beginn der Taktperiode TP bis zu dem ersten Zeitpunkt t ₁ durch ein an das Gate angeschlossenes, zu einem ersten Strobesignal CAS 1 komplementäres zweites Strobesignal leitend geschaltet. Ein zweiter Ausgang der Kippschaltung FF 1, der ein zum ersten Ausgang der Kippschaltung FF 1 komplementäres Verhalten aufweist und der gleichzeitig einen weiteren Eingang der Kippschaltung FF 1 bildet, bildet einen Steuerausgang SA 1 der ersten Schaltung S 1. Er weist bis zum ersten Zeitpunkt t ₁ einen zum Ruhezustand R komplementären Pegel, im beschriebenen Ausführungsfall also den ersten logischen Pegel H auf. Der zweite Transistor T 2 wird mit Ablauf des ersten Zeitpunktes t ₁ durch das zweite Strobesignal gesperrt bis zu einem zweiten Zeitpunkt t ₄, zu dem das zweite Strobesignal ihn (T 2) wieder leitend schaltet. Damit ist sichergestellt, daß ab dem zweiten Zeitpunkt t ₄ bis zum Ende der Taktperiode TP am ersten Ausgang der Pufferschaltung wieder der dem Ruhezustand R entsprechende logische Pegel anliegt. Zwischen den beiden Zeitpunkten t ₁ und t ₄ wird dagegen das erste Ausgangssignal A _Bi der Pufferschaltung mit seinem zum Ruhezustand R komplementären logischen Pegel weitergegeben, sofern das elektrische Signal A _iTTL zum Zeitpunkt der Übernahme den ersten logeischen Pegel H aufweist. Weist das elektrische Signal A _iTTL zum Zeitpunkt der Übernahme (t ₁ bis t ₂) dagegen den zweiten logischen Pegel L auf, so behält das erste Ausgangssignal A _Bi seinen dem Ruhezustand R entsprechenden logischen Pegel bei, der in der Ausführungsform gemäß den Fig. 1 und 2 dem zweiten logischen Pegel L entspricht.

Weiters wirkt auf den Verbindungspunkt VP 1 der ersten Schaltung S 1 in noch zu beschreibender Weise der Ausgang der Eingangsstufe ST 1 über das Gate eines als Transistor T 5 bezeichneten Transistors ein.

Der erste Steuereingang SE 1 der ersten Schaltung S 1 ist, parallel zu seinem Anschluß an das Gate des ersten Transistors T 1, mit dem Gate eines dritten Transistors T 3 der ersten Schaltung S 1 verbunden. Der dritte Transistor T 3, der vorteilhafterweise in p-Kanal-Enhancement-Technologie aufgebaut ist, ist mit seiner Source mit einem zweiten Versorgungspotential V _CC und mit seiner Drain mit dem Ausgang der Eingangsstufe ST 1 der ersten Schaltung S 1 verbunden. Weil der dritte Transistor T 3 komplementär (p-Kanal anstelle von n-Kanal) zum ersten Transistor T 1 der ersten Schaltung S 1 aufgebaut ist, weil diese beiden Transistoren T 1, T 3 mit ihren Sourceanschlüssen mit dem ersten (V _SS) bzw. zweiten Versorgungspotential V _CC verbunden sind und weil beide Transistoren T 1, T 3 an ihren Gates mit einem gemeinsamen Signal verbunden sind, das am ersten Steuereingang SE 1 der ersten Schaltung S 1 anliegt, ist, ähnlich wie bei einem üblichen CMOS-Inverter, immer genau einer der beiden Tansistoren T 1, T 3 leitend. Der erste Transistor T 1 ist immer während der Übernahme (t ₁ bis t ₂) des elektrischen Signales A _iTTL in die Pufferschaltung leitend (die Übernahme wird nachstehend noch genauer beschrieben) und der dritte Transistor T 3 in den Zeiten außerhalb der Übernahme (Beginn der Taktperiode TP bis erster Zeitpunkt t ₁ sowie ab Zeitpunkt t ₂ bis Ende der Taktperiode TP). Entsprechendes gilt für die Sperrzustände der beiden Transistoren T 1 und T 3.

Zum Zeitpunkt der Übernahme (t ₁ bis t ₂), während der der erste Transistor T 1 leitend und der dritte Transistor T 3 gesperrt sind, liegt am Ausgang der Eingangsstufe ST 1 der ersten Schaltung S 1 ein zum logischen Pegel des elektrischen Signales A _iTTL komplementärer logischer Pegel, denn der Ausgang der Eingangsstufe ST 1 weist vorteilhafterweise ein invertiertes Verhalten gegenüber deren Eingang auf, an dem das elektrische Signal A _iTTL anliegt. Nach erfolgter Übernahme des elektrischen Signales A _iTTL werden zum Zeitpunkt t ₂ über den ersten Steuereingang SE 1 der ersten Schaltung S 1 der erste Transistor T 1 wieder gesperrt und der dritte Transistor T 3 wieder leitend geschaltet (wird noch näher beschrieben). Dadurch wird einerseits die Eingangsstufe ST 1 der ersten Schaltung S 1 versorgungsspannungsmäßig deaktiviert. Andererseits wird der Ausgang dieser Eingangsstufe ST 1 durch den leitenden dritten Transistor T 3 wieder auf den ersten logischen Pegel H gebracht und gehalten, obwohl er eigentlich durch das Deaktivieren der Eingangsstufe ST 1 einen unbestimmten Pegel aufweist.

Zwischen dem zweiten Versorgungspotential V _CC und dem Verbindungspunkt VP 1 innerhalb der ersten Schaltung S 1 liegen gemäß der Erfindung ein vierter (T 4) und ein zuvor bereits genannter fünfter Transistor (T 5) mit ihren Kanalstrecken in Serie zueinander. Sie sind vorteilhafterweise in p-Kanal-Enhancement-Technologie aufgebaut. Das Gate des vierten Transistors T 4 ist dabei mit einem zweiten Steuereingang SE 2 der ersten Schaltung S 1 verbunden. Dieser zweite Steuereingang SE 2 weist in noch zu beschreibender Weise ein zum ersten Steuereingang SE 1 komplementäres zeitliches Verhalten auf. Dieses wird ebenfalls noch beschrieben.

Die Sourceanschlüsse des dritten (T 3) und des vierten Transistors T 4 liegen beide am zweiten Versorgungspotential V _CC, ihre Gates sind mit dem ersten (SE 1) bzw. zweiten Steuereingang SE 2 der ersten Schaltung S 1 verbunden. Damit ist das Schaltverhalten der beiden Transistoren T 3, T 4 zueinander komplementär. Da jedoch das Schaltverhalten des dritten Transistors T 3 ebenfalls komplementär zu dem des ersten Transistors T 1 ist, weisen der erste Transistor T 1 und der vierte Transistor T 4 gleiches Schaltverhalten auf. Aufgrund des bereits beschriebenen Schaltverhaltens des ersten Transistors T 1 läßt sich also sagen, daß der vierte Transistor T 4 nur während der Übernahme (t ₁ bis t ₂) des elektrischen Signales A _iTTL leitend ist und während dieser Zeit an seiner Drain, und damit auch an der Source des fünften Transistors T 5 im wesentlichen das zweite Versorgungspotential V _CC anliegt. Das Gate des fünften Transistors T 5 ist mit dem Ausgang der Eingangsstufe ST 1 verbunden.

Weist zum Zeitpunkt der Übernahme (t ₁ bis t ₂) des elektrischen Signales A _iTTL dieses den zweiten logischen Pegel L auf, so wird es zwar mittels der Eingangsstufe ST 1 übernommen und als erster logischer Pegel H über den Ausgang der Eingangsstufe ST 1 an das Gate des fünften Transistors T 5 gelegt. Dieser bleibt jedoch gesperrt, am Verbindungspunkt VP 1 der ersten Schaltung S 1, an ihrem Ausgang und an dem der Pufferschaltung behält das erste Ausgangssignal A _Bi den dem Ruhezustand R entsprechenden zweiten logischen Pegel L bei, weil auch die Kippschaltung FF 1 ihren Zustand beibehält. Der Steuerausgang SA 1 behält seinen zum ersten Ausgangssignal A _Bi komplementären Wert (erster logischer Pegel H) bei.

Weist zum Zeitpunkt der Übernahme (t ₁ bis t ₂) das elektrische Signal A _iTTL hingegen den ersten logischen Pegel H auf, so wird es ebenfalls mittels der Eingangsstufe ST 1 übernommen und als zweiter logischer Pegel L über den Ausgang der Eingangsstufe ST 1 an das Gate des fünften Transistors T 5 gelegt. Aufgrund des vorher Gesagten liegt an dessen Source zu dieser Zeit (t ₁ bis t ₂) das zweite Versorgungspotential V _CC, gegenenfalls vermindert um einen Wert der Einsatzspannung des vierten Transistors T 4. Der fünfte Transistor T 5 wird aufgrund des an seinem Gate anliegenden zweiten logischen Pegels L leitend. Dadurch nimmt der Verbindungspunkt VP 1 innerhalb der ersten Schaltung S 1 den Wert des zweiten Versorgungspotentiales V _CC an, gegebenenfalls vermindert um die Einsatzspannungen des vierten (T 4) und des fünften Transistors T 5. Dieser Wert ist komplementär zu dem logischen Pegel des Ruhezustandes R des Ausganges der ersten Schaltung S 1. Das Ausgangssignal A _Bi nimmt also gemäß Fig. 2 den ersten logischen Pegel H an, die Kippschaltung FF 1 kippt stabil in ihren komplementären Zustand und der Steuerausgang SA 1 der ersten Schaltung S 1 nimmt den zweiten logischen Pegel L an, komplementär zum ersten Ausgangssignal A _Bi.

Der Zeitpunkt, ab dem das erste Ausgangssignal A _Bi seinen zum Ruhezustand R komplementären Zustand einnimmt, ist selbstverständlich abhängig von auftretenden Signallaufzeiten innerhalb der ersten Schaltung S 1 und kann aufgrund unvermeidlicher Fertigungstoleranzen innerhalb geringer Grenzen schwanken. Diese Grenzen sind in Fig. 2 mit t ₂ und t′₂ bezeichnet. Ein mit dem ersten logischen Pegel H am Eingang der Pufferschaltung anliegendes elektrisches Signal A _iTTL ist dabei mit einer durchgezogenen Linie gezeichnet. Es wird frühestens ab dem Zeitpunkt t ₂ weitergegeben als erstes Ausgangssignal A _Bi und spätestens zum Zeitpunkt t′₂ (dünn gestrichelt gezeichnet). Ein mit dem zweiten logischen Pegel L am Eingang der Pufferschaltung anliegendes elektrisches Signal A _iTTL ist hingegen mit einer dick gestrichelten Linie gezeichnet. Entsprechend ist auch ein zweites Ausgangssignal der Pufferschaltung, das seinen Ruhezustand R dabei nicht verändert, gezeichnet.

Abschließend läßt sich also zusammenfassen, daß bei dem erfindungsgemäßen Verfahren das erste Ausgangssignal A _Bi der vorteilhaften Pufferschaltung dann einen zu seinem Ruhestand R komplementären Zustand annimmt, wenn das elektrische Signal A _iTTL zum Übernahmezeitpunkt t ₁ bis t ₂ einerseits einem ersten logischen Pegel H entspricht und andererseits Spannungsmindestbedingungen entspricht, die durch die Gestaltung der Eingangsstufe ST 1 der ersten Schaltung S 1 festgelegt sind. Diese Eingangsstufe ST 1 ist ja vorteilhafterweise als Schmitt-Trigger mit einer entsprechenden Hysterese ausgelegt.

Die Übernahme, Zwischenspeicherung und Weitergabe des elektrischen Signales A _iTTL erfolgt auf ähnliche Art und Weise außerdem mittels einer zweiten Schaltung S 2. Sie weist ebenfalls eine Eingangsstufe ST 10, fünf Transistoren T 11 bis T 15 sowie eine Kippschaltung FF 10 auf.

Die Eingangsstufe ST 10 der zweiten Schaltung S 2 kann ebenfalls in vorteilhafter Art und Weise als Schmitt- Trigger ausgelegt sein, insbesondere mit einem invertierenden Ausgang. In vorteilhafter Ausbildung der Erfindung ist der erste (T 11) dieser fünf Transistoren T 11 bis T 15 der zweiten Schaltung S 2 in p-Kanal-Enhancement-Technologie gestaltet, während die restlichen Transistoren T 12 bis T 15 der zweiten Schaltung S 2 in n-Kanal-Enhancement- Technologie gestaltet sind. Ebenso kann die Kippschaltung FF 10 in vorteilhafter Ausgestaltung der Erfindung zwei antiparallel geschaltete Inverter aufweisen.

In Analogie zum ersten Transistor T 1 der ersten Schaltung S 1 ist der erste Transistor T 11 der zweiten Schaltung S 2 mit seiner Kanalstrecke zwischen das zweite Versorgungspotential V _CC und einen Spannungsversorgungsanschluß der Eingangsstufe ST 10 geschaltet. Sein Gate ist mit einem ersten Steuereingang SE 11 der zweiten Schaltung S 2 verbunden. Dieser ist signalmäßig identisch mit dem zweiten Steuereingang SE 2 der ersten Schaltung S 1. Entsprechend ist der erste Transistor T 11 der zweiten Schaltung S 2 analog zum ersten Transistor T 1 der ersten Schaltung S 1 nur leitend während der Übernahme (t ₁ bis t ₂) des elektrischen Signales A _iTTL; ansonsten sperrt er. Damit ist sichergestellt, daß auch die Eingangsstufe ST 10 der zweiten Schaltung S 2 nur während der Übernahme des elektrischen Signales A _iTTL aktiviert ist. Die Übernahme des elektrischen Signales A _iTTL durch die Eingangsstufe ST 10 der zweiten Schaltung S 2 erfolgt ganz analog zur Übernahme durch die Eingangsstufe ST 1 der ersten Schaltung S 1.

Der zweite Transistor T 12 der zweiten Schaltung S 2 ist mit seiner Kanalstrecke zwischen das erste Versorgungspotential V _SS und einen Ausgang der zweiten Schaltung S 2 geschaltet. Dieser Ausgang der zweiten Schaltung S 2 weist gleichzeitig als zweiter Ausgang der gesamten Pufferschaltung ein zweites Ausgangssignal der Pufferschaltung auf. Außerdem bildet er einen ersten Ausgang der Kippschaltung FF 10.

Bei dem erfindungsgemäßen Verfahren weist das zweite Ausgangssignal ebenfalls einen Ruhezustand R auf. In vorteilhafter Weiterbildung der Erfindung ist dieser Ruhezustand R gleich dem zweiten logischen Pegel L des elektrischen Signales A _iTTL und insbesondere gleich dem Ruhezustand R des ersten Ausgangssignales A _Bi der Pufferschaltung.

Dieser Ruhezustand R des zweiten Ausgangssignales der Pufferschaltung wird in den Zeiträumen vom Beginn der Taktperiode TP bis zum ersten Zeitpunkt t ₁ sowie ab dem zweiten Zeitpunkt t ₄ bis zum Ende der Taktperiode TP durch das zweite Strobesignal , das am Gate des zweiten Transistors T 12 der zweiten Schaltung S 2 anliegt, durch Leitendschalten der Kanalstrecke dieses Transistors T 12 in den genannten Zeiträumen erreicht. Der zweite Transistor T 12 der zweiten Schaltung S 2 ist entsprechend dem zweiten Transistor T 2 der ersten Schaltung S 1 ab dem Beginn der Übernahme zum ersten Zeitpunkt t ₁ des elektrischen Signales A _iTTL bis zum Ende der Weitergabe dieser Information zum zweiten Zeitpunkt t ₄ gesperrt.

Entsprechend gilt für die Leitend- und Sperrzustände des dritten (T 13), des vierten (T 14) und des fünften Transistors T 15 der zweiten Schaltung S 2 das zu dem jeweils korrespondierenden dritten (T 3), vierten (T 4) und fünften Transistor T 5 der ersten Schaltung S 1 Gesagte.

Der dritte Transistor T 13 der zweiten Schaltung S 2 ist zwischen dem Ausgang der Eingangsstufe ST 10 und dem ersten Versorgungspotential V _SS angeordnet. Sein Gate ist, ebenfalls wie das Gate des ersten Transistors T 11, mit dem ersten Steuereingang SE 11 der zweiten Schaltung S 2 verbunden. Am ersten Steuereingang SE 11 der zweiten Schaltung S 2 liegt dabei dasselbe Signal wie am zweiten Steuereingang SE 2 der ersten Schaltung S 1.

Die Kanalstrecken des vierten (T 14) und des fünften Transistors T 15 der zweiten Schaltung S 2 sind in Serie zwischen das erste Versorgungspotential V _SS und einen Verbindungspunkt VP 10 innerhalb der zweiten Schaltung S 2 geschaltet. Das Gate des vierten Transistors T 14 ist dabei mit einem zweiten Steuereingang SE 12 der zweiten Schaltung S 2 verbunden, der signalmäßig mit dem ersten Steuereingang SE 1 der ersten Schaltung S 1 gleich ist. Das Gate des fünften Transistors T 15 ist analog zum Gate des fünften Transistors T 5 der ersten Schaltung S 1 mit dem Ausgang der Eingangsstufe ST 10 und der Drain des dritten Transistors T 13 verbunden.

Der Verbindungspunkt VP 10 dient dabei ebenfalls ähnlich dem Verbindungspunkt VP 1 der ersten Schaltung S 1 verschiedenen Zwecken: Zum einen stellt er einen Steuerausgang SA 10 der zweiten Schaltung S 2 mit einem gegenüber dem zweiten Ausgangssignal komplementären Signalverlauf dar. Zum anderen dient er sowohl als ein Eingang der Kippschaltung FF 10 als auch als zweiter Ausgang der Kippschaltung FF 10. Der erste Ausgang der Kippschaltung FF 10 dient als zweiter Ausgang der Pufferschaltung mit dem zweiten Ausgangssignal . Er bildet außerdem einen weiteren Eingang der Kippschaltung FF 10 und ist mit der Drain des zweiten Transistors T 12 der zweiten Schaltung S 2 beschaltet. Auf den Verbindungspunkt VP 10 wirkt, ähnlich wie beim Verbindungspunkt VP 1 der ersten Schaltung S 1, über den fünften Transistor T 15 der zweiten Schaltung S 2 der Ausgang der Eingangsstufe ST 10 ein.

Mit Hilfe des vorstehend Beschriebenen läßt sich nun folgendes Verfahren zur Übernahme des elektrischen Signales A _iTTL, der Zwischenspeicherung und Weitergabe bezüglich der zweiten Schaltung S 2 der Pufferschaltung erläutern: Zu Beginn der Taktperiode TP ist die Eingangsstufe ST 10 deaktiviert, der erste (T 11), der vierte (T 14) und der fünfte Transistor T 15 sind gesperrt, der zweite (T 12) und der dritte Transistor T 13 sind leitend geschaltet. Dies wird durch ein am ersten Steuereingang SE 11 anliegendes Signal, ein am zweiten Steuereingang SE 12 anliegendes weiteres Signal und das zweite Strobesignal erreicht. Der dritte Transistor T 13 zieht dabei den Ausgang der Eingangsstufe ST 10, die ja versorgungsspannungsmäßig nicht aktiviert ist, auf einen Pegel, der gleich dem ersten Versorgungspotential V _SS ist. Der erste Steuereingang SE 11 und das zweite Strobesignal weisen dabei den ersten logischen Pegel H auf; der zweite Steuereingang SE 12 den zweiten logischen Pegel L.

Zum ersten Zeitpunkt t ₁, ab dem die Übernahme erfolgen soll, wird in noch zu beschreibender Weise an den ersten Steuereingang SE 11 der zweite logische Pegel L angelegt, wodurch der erste Transistor T 11 leitend wird und der dritte Transistor T 13 gesperrt wird. Entsprechend wird gleichzeitig an den zweiten Steuereingang SE 12 der erste logische Pegel H angelegt, womit auch der vierte Transistor T 14 leitend wird. Das zweite Strobesignal nimmt seinen zweiten logischen Pegel L an und sperrt damit den zweiten Transistor T 12.

Die Eingangsstufe ST 10 ist somit an ihren Spannungsversorgungsanschlüssen mit den beiden Versorgungspotentialen V _SS, V _CC verbunden und aktiviert. Sie übernimmt das eingangsmäßig anliegende elektrische Signal A _iTTL und gibt es invertiert an ihren Ausgang weiter. Weil der dritte Transistor T 13 gesperrt ist, bewirkt er gleich dem dritten Transistor T 3 der ersten Schaltung S 1 keinerlei Einfluß auf den Ausgang der Eingangsstufe ST 10.

Weist während der Übernahme des elektrischen Signales A _iTTL dieses den ersten logischen Pegel H auf, so bleibt wegen des invertierenden Ausgangs der Eingangsstufe ST 10 der fünfte Transistor T 15 gesperrt, der Schaltzustand der Kippschaltung FF 10 bleibt unverändert. Damit behält das zweite Ausgangssignal ebenfalls seinen, dem Ruhezustand R entsprechenden Zustand bei, ebenso behält der Steuerausgang SA 10 seinen Zustand mit dem ersten logischen Pegel H.

Weist hingegen während der Übernahme das elektrische Signal A _iTTL den zweiten logischen Pegel L auf, so wird der fünfte Transistor T 15 leitend und bringt damit in Verbindung mit dem leitenden vierten Transistor T 14 den Verbindungspunkt VP 10 auf den zweiten logischen Pegel L. Damit nimmt der Steuerausgang SA 10 ebenfalls den zweiten logischen Pegel L an. Ebenso kippt die Kippschaltung FF 10, am Ausgang der zweiten Schaltung, der ja dem zweiten Ausgang der Pufferschaltung entspricht, nimmt das zweite Ausgangssignal den ersten logischen Pegel H an, der komplementär ist zum logischen Pegel des Ruhezustandes R. Das elektrische Signal A _iTTL ist damit übernommen, zwischengespeichert und wird weitergegeben.

Nach Beginn der Weitergabe zum Zeitpunkt t ₂ bzw. t′₂, welcher gleich dem Ende der Übernahme ist, nehmen der zweite Steuereingang SE 12 den zweiten logischen Pegel L und der erste Steuereingang SE 11 den ersten logischen Pegel H an, was noch näher beschrieben wird. Dadurch werden der erste (T 11) und der vierte Transistor T 14 wieder gesperrt; die Eingangsstufe ST 10 wird deaktiviert. Der dritte Transitor T 13 wird leitend, zieht den (zustandsmäßig jetzt unbestimmten) Ausgang der Eingangsstufe ST 10 auf den zweiten logischen Pegel L und sperrt damit auch den fünften Transistor T 15. Die übernommene Information bleibt in der Kippschaltung FF 10 zwischengespeichert; die Eingangsstufe ST 10 bleibt deaktiviert.

Zum zweiten Zeitpunkt t ₄ nimmt das zweite Strobesignal wieder seinen ersten logischen Pegel H an. Damit wird der zweite Transistor T 12 leitend, die Kippschaltung FF 10 kippt in ihre Ursprungsstellung zurück und das zweite Ausgangssignal nimmt wieder seinen Ruhezustand R ein. Der Steuerausgang SA 10 nimmt wieder den ersten logischen Pegel H an, die beiden Steuereingänge SE 11, SE 12 bleiben unverändert. Dieser Zustand wird bis zum Ende der Taktperiode TP beibehalten.

Der Signalverlauf am ersten Steuereingang SE 1 der ersten Schaltung S 1 ist gleich dem am zweiten Steuereingang SE 12 der zweiten Schaltung S 2. Er bildet ein erstes Steuersignal SS 1. Ebenso gleicht der Signalverlauf am zweiten Steuereingang SE 2 der ersten Schaltung S 1 dem am ersten Steuereingang SE 11 der zweiten Schaltung S 2. Er bildet ein zweites Steuersignal SS 2. Beide Steuersignale SS 1, SS 1 sind zueinander komplementär. Zu ihrer Erzeugung ist innerhalb der vorteilhaften Pufferschaltung eine Steuerlogikschaltung SLS vorgesehen. Sie weist eine Kippschaltung FF auf, die vorteilhafterweise zwei antiparallel geschaltete Inverter mit je einem Eingang und einem Ausgang beinhalten kann.

Das erste Steuersignal SS 1 ist an einen ersten Ausgang der Kippschaltung FF angeschlossen, das zweite Steuersignal SS 2 an einen zweiten Ausgang derselben. Beide Ausgänge dienen gleichzeitig auch als Eingänge für die Kippschaltung FF.

Des weiteren ist das erste Steuersignal SS 1 über einen ersten (M 1), einen zweiten (M 2) und einen dritten Transistor M 3, die alle drei parallel geschaltet sind, mit dem ersten Versorgungspotential V _SS mittelbar verbunden. Ebenfalls mittelbar über einen vierten (M 11), einen fünften (M 12) und einen sechsten Transistor M 13, die in Serie zueinander geschaltet sind, ist das zweite Steuersignal SS 2 mit dem ersten Versorgungspotential V _SS verbunden. Alle sechs Transistoren M 1, M 2, M 3, M 11, M 12, M 13 sind vorteilhafterweise vom n-Kanal-Enhancement-Typ.

Am Gate des ersten Transistors M 1 liegt das zweite Strobesignal . Damit ist dieser Transistor M 1 vom Beginn der Taktperiode TP an bis zum ersten Zeitpunkt t ₁, ab dem die Übernahme des elektrischen Signales A _iTTL in die Pufferschaltung erfolgt und bis zu dem das zweite Strobesignal seinen ersten logischen Pegel H aufweist und bis zu dem das erste Strobesignal CAS 1 seinen zweiten logischen Pegel L aufweist, leitend; das erste Steuersignal SS 1 und damit auch der erste Steuereingang SE 1 der ersten Schaltung S 1 und der zweite Steuereingang SE 12 der zweiten Schaltung S 2 weisen den zweiten logischen Pegel L auf. Der erste Transistor M 1 ist gesperrt ab dem ersten Zeitpunkt t ₁ bis zum zweiten Zeitpunkt t ₄, ab dem das zweite Strobesignal wieder seinen ersten logischen Pegel H annimmt und das erste Strobesignal CAS 1 seinen zweiten logischen Pegel L.

Am Gate des zweiten Transistors M 2 liegt das erste Ausgangssignal A _Bi der Pufferschaltung. Am Gate des dritten Transistors M 3 liegt entsprechend das zweite Ausgangssignal der Pufferschaltung. Diese beiden Transistoren M 2, M 3 sind also nur dann leitend, wenn das an seinem jeweiligen Gate anliegende erste bzw. zweite Ausgangssignal A _Bi, den zu seinem Ruhezustand R komplementären (ersten) logischen Pegel (H) aufweist.

Am Gate des vierten Transistors M 11 liegt das erste Strobesignal CAS 1. Dieses weist, wie bereits beschrieben, einen zum zweiten Strobesignal komplementären zeitlichen Verlauf auf. Das erste Strobesignal CAS 1 weist demzufolge zwischen dem ersten Zeitpunkt t ₁ und dem zweiten Zeitpunkt t ₄ den ersten logischen Pegel H auf. Damit ist der vierte Transistor M 11 leitend im Zeitraum zwischen den Zeitpunkten t ₁ und t ₄.

Das Gate des fünften Transistors M 12 ist mit dem Steuerausgang SA 1 der ersten Schaltung S 1 verbunden. Da dieser ein zum Signalverhalten des ersten Ausgangssignales A _Bi der Pufferschaltung komplementäres Signalverhalten aufweist, ist der fünfte Transistor M 12 immer dann leitend, wenn das erste Ausgangssignal A _Bi der Pufferschaltung den dem Ruhezugstand R entsprechenden logischen Pegel aufweist.

Entsprechendes gilt für den sechsten Transistor M 13, dessen Gate mit dem Steuerausgang SA 2 der zweiten Schaltung S 2 verbunden ist. Dieser Steuerausgang SA 2 weist ja wiederum ein zum zweiten Ausgangssignal der zweiten Schaltung S 2 komplementäres zeitliches Verhalten auf.

Mittels der drei parallelgeschalteten Transistoren M 1, M 2, M 3 wird an den ersten Ausgang der Kippschaltung FF (und damit an einen ihrer Eingänge) immer dann als erstes Steuersignal SS 1 der zweite logische Pegel L angelegt, wenn einer dieser Transistoren M 1, M 2, M 3 leitet. Dies ist der Fall vom Beginn der Taktperiode TP bis zum Beginn der Übernahme zum ersten Zeitpunkt t ₁ und ab dem zweiten Zeitpunkt t ₄ bis zum Ende der Taktperiode TP. Außerdem ist es noch der Fall nach erfolgter Übernahme, d. h. ab dem Zeitpunkt t ₂.

Der fünfte (M 12) bzw. der sechste Transistor M 13 leitet, wie bereits beschrieben, immer dann, wenn das erste (A _Bi) bzw. das zweite Ausgangssignal der Pufferschaltung den zweiten logischen Pegel L, d. h. ihren Ruhezustand R aufweisen. Dies bedeutet, daß insbesondere innerhalb des Zeitraumes der Übernahme (t ₁ bis t ₂) beide Transistoren M 12 und M 13 leiten. In diesem Zeitraum t ₁ bis t ₂ weist jedoch auch das erste Strobesignal CAS 1seinen ersten logischen Pegel H auf, womit auch der vierte Transistor M 11 leitet. Damit gelangt in diesem Zeitraum t ₁ bis t ₂ das erste Versorgungspotential V _SS als zweiter logischer Pegel L an den zweiten Ausgang der Kippschaltung FF, der gleichzeitig einen weiteren Eingang der Kippschaltung FF bildet. Die Kippschaltung FF kippt. Mittels der beiden Steuersignale SS 1, SS 2 und die daran angeschlossenen Steuereingänge SE 1, SE 2, SE 11, SE 12 wird in der ersten und der zweiten Schaltung S 1, S 2 die Übernahme durchgeführt. Sofort nach erfolgter Übernahme (dargestellt in Fig. 2 als Zeitpunkt t ₂ bzw. t′₂), d. h. sobald eines der beiden Ausgangssignale A _Bi, seinen ersten logischen Pegel H, der zum Ruhezustand R komplementär ist, angenommen hat, wird der dem so aktivierten ersten bzw. zweiten Ausgangssignal A _Bi, der Pufferschaltung über den entsprechenden Steuerausgang SA 1 bzw. SA 2 der ersten bzw. zweiten Schaltung S 1, S 2 zugeordnete fünfte (M 12) bzw. sechste Transistor M 13 der Steuerlogikschaltung SLS gesperrt. Gleichzeitig wird der mit dem entsprechend aktivierten ersten bzw. zweiten Ausgangssignal A _Bi, verbundene zweite (M 2) bzw. dritte Transistor M 3 leitend geschaltet. Damit kippt die Kippschaltung FF wieder in ihren Ausgangszustand zurück und die Eingangsstufen ST 1, ST 10 der beiden Schaltungen S 1, S 2 werden deaktiviert.

Fig. 3 zeigt eine vorteilhafte Ausführungsform der Erfindung, bei der der erste Transistor T 1 der ersten Schaltung S 1 in p-Kanal-Enhancement-Technik ausgeführt ist und der erste Transistor T 11 der zweiten Schaltung S 2 in n- Kanal-Enhancement-Technik. Entsprechend sind der erste Transistor T 1 der ersten Schaltung S 1 an seiner Source mit dem zweiten Versorgungspotential V _CC verbunden und der erste Transistor T 11 der zweiten Schaltung S 2 an seiner Source mit dem ersten Versorgungspotential V _SS. Außerdem sind die Gates dieser Transistoren T 1,T 11 jeweils mit dem zweiten Steuereingang SE 2, SE 12 der jeweiligen Schaltung S 1 bzw. S 2 verbunden.

Fig. 4 zeigt eine vorteilhafte Ausführungsform der Erfindung, realisiert ausschließlich in n-Kanal-Technologie. Für den Durchschnittsfachmann ist diese Ausführungsform aufgrund des zuvor bezüglich den Fig. 1 und 2 Gesagten in ihrem Aufbau und ihrer Funktion sofort verständlich. Die Ausführungsform gemäß Fig. 4 weist gegenüber Fig. 1 folgende Änderungen auf: Innerhalb der ersten Schaltung S 1 ist die Eingangsstufe ST 1 mit einem nicht-invertierenden Ausgang ausgestattet. Die Source des dritten Transistors T 3 ist mit dem ersten Versorgungspotential V _SS verbunden, sein Gate mit dem zweiten Steuereingang SE 2. Das Gate des vierten Transistors T 4 ist mit dem ersten Steuereingang SE 1 verbunden. Die Ausführungsform des ersten Transistors T 11 der zweiten Schaltung S 2 entspricht der der Ausführungsform gemäß Fig. 3.

Dasselbe gilt für die vorteilhafte Ausführungsform nach Fig. 5. Sie ist voll in p-Kanal-Technologie aufgebaut. Es ist lediglich noch darauf hinzuweisen, daß bei den zweiten Transistoren T 2 und T 12 der ersten (S 1) und der zweiten Schaltung S 2 und dem ersten Transistor M 1 der Steuerlogikschaltung SLS das erste Strobesignal CAS 1 mit dem Gate verbunden ist anstelle des zweiten Strobesignals . Außerdem sind sowohl die Gateanschlüsse des zweiten (M 2) und des fünften Transistors M 12 der Steuerlogikschaltung SLS als auch die des dritten (M 3) und des sechsten Transistors M 13 der Steuerlogikschaltung SLS signalmäßig miteinander vertauscht. Das Gate des ersten Transistors T 1 der ersten Schaltung S 1 ist mit dem zweiten Signaleingang SE 2 verbunden. Die Source des dritten Transistors T 13 der zweiten Schaltung S 2 ist mit dem zweiten Versorgungspotential V _CC verbunden, sein Gate mit dem zweiten Steuereingang SE 12. Das Gate des vierten Transistors T 14 der zweiten Schaltung S 2 ist mit deren erstem Steuereingang SE 11 verbunden. Die Eingangsstufe ST 10 der zweiten Schaltung S 2 weist einen nicht-invertierenden Ausgang auf.

Fig. 6 zeigt einen integrierten Halbleiterspeicherbaustein, in dem sich bezüglich Adreßsignalen die Pufferschaltung in bekannter Weise anwenden läßt. Dabei werden, wie bekannt, zur Übernahme, Zwischenspeicherung und Weitergabe mittels der Pufferschaltung von in den Adreßsignalen A ₁ bis A _n enthaltenen Spaltenadreßinformationen die dazu notwendigen ersten (CAS 1) und zweiten Strobesignale von einem als Colomn-Address-Strobe bezeichneten, am Baustein anliegenden Signal abgeleitet. Entsprechend werden für in den Adreßsignalen A ₁ bis A _n enthaltene Zeilenadreßinformationen die dazu notwendigen ersten und zweiten Strobesignale als Signale RAS 1 und von einem als Row-Address-Strobe bezeichneten, am Baustein anliegenden Signal abgeleitet.

Die Pufferschaltung läßt sich erfindungsgemäß außerdem auch auf weitere Signale des Halbleiterspeicherbausteins wie Dateneingangssignale (DI) und/oder auf aus seinen Speicherzellen ausgelesenen Informationen als elektrisches Signal anwenden. Als Strobesignale können bausteinintern vorhandene Taktsignale verwendet werden, die z. B. aus einem am Baustein anliegenden Chip-Enable-Signal CE abgeleitet werden können.

Entsprechendes gilt für die Fig. 7, die eine Mikroprozessorschaltung zeigt. Sie enthält u. a. in ihr erzeugte Adreß- und/oder Datensignale, auf die sich vorteilhafterweise die erfindungsgemäße Pufferschaltung ebenfalls anwenden läßt.

Sie läßt sich auch auf in die Mikroprozessorschaltung eintretende Signale DI ₁ bis DI _p anwenden.

Weitere Anwendungsmöglichkeiten bieten gemäß Fig. 8 bidirektionale Bussignale D ₁ bis D _m einer Mikroprozessorschaltung.

Weitere Ausgestaltungen des vorteilhaften Verfahrens, der darauf augestimmten vorteilhaften Pufferschaltung und deren Anwendung sind für den Durchschnittsfachmann aufgrund des zuvor Geoffenbarten möglich und liegen ebenfalls im Bereiche der Erfindung.

Die Erfindung weist folgende Vorteile auf:

a) sie vermeidet die beim Stande der Technik auftretenden, zuvor bereits beschriebenen Nachteile,

b) die Verwendung von zwei Ausgangssignalen A _Bi und , die nicht komplementär zueinander sind wie beim Stande der Technik und von denen nach erfolgter Übernahme des Signales A _iTTL im Zeitraum t ₂ bis t ₄ immer genau eines den Ruhezustand R und entsprechend das andere den zum Ruhezustand R komplementären logischen Pegel aufweist, ermöglicht es einerseits, sicher zu erkennen, daß die Übernahme erfolgt ist und ermöglicht es andererseits mittels der resultierenden Steuersignale SS 1 und SS 2, sofort nach erfolgter Übernahme, d. h. z. B. unabhängig von einem beim Stande der Technik fest vorgegebenen Nadelimpuls, die Pufferschaltung durch Deaktivieren der beiden Eingangsstufen ST 1, ST 10 vom daran anliegenden elektrischen Signal A _iTTL abzukoppeln. Beim Stande der Technik können sich Signaleinbrüche (in Fig. 1 mit dem Bezugszeichen E gekennzeichnet) während des Anliegens des Nadelimpulses und auftretende Signalwechsel in diesem Zeitraum auf die Adreßpuffer so auswirken, daß diese fehlerhaft übernehmen. Dies ist bei der vorliegenden Erfindung vermieden, weil sich gemäß dem vorteilhaften Verfahren und der vorteilhaften Pufferschaltung diese nach erfolgter Signalübernahme selbststätig innerhalb kürzester Zeit verriegelt und sich damit vom elektrischen Signal A _iTTL abkoppelt.

c) Die Erfindung weist bei ihrer Verwendung als Adreßpuffer außerdem noch folgenden Vorteil auf, für dessen Erzielung bisher entweder zusätzliche Schaltungen notwendig sind oder auf den wegen des erforderlichen Aufwandes verzichtet werden mußte: Bei der Verwendung von Adreßpuffern nach dem Stande der Technik bei Halbleiterspeichern ist grundsätzlich, auch bereits vor Übernahme des elektrischen Signales A _iTTL, einer von zwei Ausgängen aktiviert. Bei nachgeschalteten Adreßdecodern ist also immer, auch bereits vor der Übernahme des elektrischen Signales A _iTTL durch den Adreßpuffer, mindestens ein Adreßdecoder ausgewählt. Deshalb notwendige Deaktivierungen von solch fälschlicherweise aktivierten Adreßdecodern steigern den Energieverbrauch, benötigen zusätzliche Schaltzeit und führen manchmal zu Fehlschaltungen. Dadurch, daß bei der vorliegenden Erfindung außerhalb des Zeitraumes, in dem die Zwischenspeicherung und Weitergabe erfolgt, beide Ausgangssignale A _Bi, denselben Ruhezustand R aufweisen, wird außerdem noch erreicht, daß keiner der nachgeschalteten Adreßdecoder aktiviert ist.

d) Durch bekannte, geeignete Dimensionierungsmaßnahmen bezüglich der Eingangsstufen ST 1, ST 10, insbesondere der Schaltpunkte der verwenderen Schmitt-Trigger läßt sich die Übernahme des elektrischen Signales A _iTTL optimieren.

Claims

1. Verfahren zur Übernahme, Zwischenspeicherung und Weitergabe eines während einer Taktperiode (TP) spätestens ab einem ersten Zeitpunkt (t ₁) gültigen elektrischen Signales (A _iTTL), bei dem ein erstes Strobesignal (CAS 1) verwendet wird und wobei verwendete Signale sowohl einen ersten (H) als auch einen zweiten logischen Pegel (L) aufweisen können, die zueinander komplementär sind,
gekennzeichnet durch folgende Verfahrensschritte:
- innerhalb einer Pufferschaltung übernehmen eine erste (S 1) und eine zweite Schaltung (S 2) das elektrische Signal (A _iTTL) ab dem ersten Zeitpunkt (t ₁), ab dem das erste Strobesignal (CASl) einen ersten logischen Pegel (H) annimmt,
- nach Übernahme des elektrischen Signales (A _iTTL) wird dieses in der ersten Schaltung (S 1) zwischengespeichert, falls das elektrische Signal (A _iTTL) während der Übernahme den ersten logischen Pegel (H) aufweist,
- nach Übernahme des elektrischen Signales (A _iTTL) wird dieses in der zweiten Schaltung (S 2) zwischengespeichert, falls das elektrische Signal (A _iTTL) während der Übernahme den zweiten logischen Pegel (L) aufweist,
- ein erstes Ausgangssignal (A _Bi) der Pufferschaltung, das einem Ausgang der ersten Schaltung (S ₁) zugeordnet ist, weist während der gesamten Taktperiode (TP) einen Ruhezustand (R) auf, der einem der beiden logischen Pegel (L, H) entspricht, falls das elektrische Signal (A _iTTL) in der zweiten Schaltung (S 2) zwischengespeichert wird,
- ein zweites Ausgangssignal () der Pufferschaltung, das einem Ausgang der zweiten Schaltung (S 2) zugeordnet ist, weist während der gesamten Taktperiode (TP) einen Ruhezustand (R) auf, der einem der beiden logischen Pegel (L, H) entspricht, falls das elektrische Signal (A _iTTL) in der ersten Schaltung (S 1) zwischengespeichert wird,
- während der Zwischenspeicherung des elektrischen Signales (A _iTTL) in einer der beiden Schaltungen (S 1,S 2) wird am Ausgang derjenigen der beiden Schaltungen (S 1,S 2), innerhalb der das elektrische Signal (A _iTTL) zwischengespeichert wird, das dem Ausgang entsprechende erste (A _Bi) oder zweite Ausgangssignal () der Pufferschaltung erzeugt mit einem logischen Pegel (H, L), der komplementär zu dem des Ruhezustandes (R) ist,
- der zu dem des Ruhezustandes (R) komplementäre logische Pegel (H, L) des einen der beiden Ausgangssignale (A _Bi, ) wird beibehalten bis zu einem zweiten Zeitpunkt (t ₄), ab dem das erste Strobesignal (CAS 1) seinen zweiten logischen Pegel (L) einnimmt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Übernahme in einer innerhalb der ersten (S 1) bzw. zweiten Schaltung (S 2) angeordneten Eingangsstufe (ST 1, ST 10) erfolgt und daß beide Eingangsstufen (ST 1, ST 10) innerhalb der Taktperiode (TP) nur während der Übernahme elektrisch aktiviert werden.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Eingangsstufen (ST 1, ST 10) jeder der beiden Schaltungen (S 1, S 2) mittels einer schaltbaren Verbindung (T 1, T 11) zwischen mindestens einem seiner Spannungsversorgungsanschlüsse und einem zugehörigen Versorgungspotential (V _SS, V _CC) aktiviert werden.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Zwischenspeicherung mittels einer Kippschaltung (FF 1, FF 10) erfolgt.

5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Übernahme des elektrischen Signales (A _iTTL), die Zwischenspeicherung und die Weitergabe durch eine Steuerlogikschaltung (SLS) kontrolliert werden.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Ruhezustände (R) der beiden Ausgangssignale (A _Bi, ) so gewählt werden, daß sie einander gleich sind.

7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Ruhezustände (R) der beiden Ausgangssignale (A _Bi, ) so gewählt werden, daß sie gleich dem zweiten logischen Pegel (L) sind.

8. Pufferschaltung zur Durchführung des Verfahrens gemäß Anspruch 1 gekennzeichnet durch - eine erste Schaltung (S 1) zur Übernahme des elektrischen Signales (A _iTTL) sowie zu seiner Zwischenspeicherung und Weitergabe, falls es während der Übernahme den ersten logischen Pegel (H) aufweist,
- mit einer Eingangsstufe (ST 1) zur Übernahme des elektrischen Signales (A _iTTL),
- mit einer Kippschaltung (FF 1) zur Zwischenspeicherung,
- mit einem an einen ersten Ausgang der Kippschaltung (FF 1) angeschlossenen Ausgang der ersten Schaltung (S 1) als ersten Ausgang der Pufferschaltung für deren erstes Ausgangssignal (A _Bi),
- mit einem an einen zweiten Ausgang der Kippschaltung (FF 1) angeschlossenen Steuerausgang (SA 1),
- mit einem ersten Transistor (T 1) als schaltbarer Verbindung zum Aktivieren der Eingangsstufe (ST 1), der mit seiner Kanalstrecke zwischen einen Versorgungspannungsanschluß der Eingangsstufe (ST 1) und einem von zwei Versorgungspotentialen (V _SS, V _CC) geschaltet ist und dessen Gate mit einem ersten Steuereingang (SE 1) der ersten Schaltung (S 1) verbunden ist,
- mit einem zweiten Transistor (T 2), der zwischen das erste (V _SS) der beiden Versorgungspotentiale (V _SS, V _CC) und den Ausgang der ersten Schaltung (S 1) angeschlossen ist und dessen Gate mit einem zweiten Strobesignal () verbunden ist, dessen zeitlicher Verlauf komplementär ist zu dem des ersten Strobesignales (CAS 1),
- mit einem dritten Transistor (T 3), der zwischen das zweite (V _CC) der beiden Versorgungspotentiale (V _SS,V _CC) und einen Ausgang der Eingangsstufe (ST 1) geschaltet ist und dessen Gate gemeinsam mit dem Gate des ersten Transistors (T 1) mit einem ersten Steuereingang (SE 1) der ersten Schaltung (S 1) verbunden ist,
- mit einem vierten (T 4) und einem fünften Transistor (T 5), die in Serie zwischen das zweite Versorgungspotential (V _CC) und einen Verbindungspunkt (VP 1) innerhalb der ersten Schaltung (S 1) geschaltet sind, wobei der vierte Transistor (T 4) mit dem zweiten Versorgungspotential (V _CC) verbunden ist und wobei der Verbindungspunkt (VP 1) mit der Drain des zweiten Transistors (T 2), mit dem ersten Ausgang der Kippstufe (FF 1), der den Ausgang der ersten Schaltung (S 1) bildet und mit einem Eingang der Kippstufe (FF 1) verbunden ist,
- mit einer Verbindung zwischen dem Gate des vierten Transistors (T 4) und einem zweiten Steuereingang (SE 2) der ersten Schaltung (S 1) sowie mit einer Verbindung des Gate des fünften Transistors (T 5) mit dem Ausgang der Eingangsstufe (ST 1),
- eine zweite Schaltung (S 2) zur Übernahme des elektrischen Signales (A _iTTL) sowie zu seiner Zwischenspeicherung und Weitergabe, falls es während der Übernahme den zweiten logischen Pegel (L) aufweist,
- mit einer Eingangsstufe (ST 10) zur Übernahme des elektrischen Signales (A _iTTL),
- mit einer Kippschaltung (FF 10) zur Zwischenspeicherung,
- mit einem an einen ersten Ausgang der Kippschaltung (FF 10) angeschlossenen Ausgang der zweiten Schaltung (S 2) als zweiter Ausgang der Pufferschaltung für deren zweites Ausgangssignal (),
- mit einem an einen zweiten Ausgang der Kippschaltung (FF 10) angeschlossenen Steuerausgang (SA 10),
- mit einem ersten Transistor (T 11) als schaltbare Verbindung zum Aktivieren der Eingangsstufe (ST 10), der mit seiner Kanalstrecke zwischen einen Versorgungsspannungsanschluß der Eingangsstufe (ST 10) und eines der beiden Versorgungspotentiale (V _SS, V _CC) geschaltet ist, und dessen Gate mit einem von zwei Steuereingängen (SE 11, SE 12) verbunden ist,
- mit einem zweiten Transistor (T 12), der zwischen das erste (V _SS) der beiden Versorgungspotentiale (V _SS, V _CC) und den Ausgang der zweiten Schaltung (S 2) geschaltet ist und dessen Gate mit dem zweiten Strobesignal () verbunden ist,
- mit einem dritten Transistor (T 13), der zwischen das erste Versorgungspotential (V _SS) und einen Ausgang der Eingangsstufe (ST 10) geschaltet ist, und dessen Gate mit dem ersten Steuereingang (SE 11) verbunden ist,
- mit einem vierten (T 14) und einem fünften Transistor (T 15), die in Serie zwischen das erste Versorgungspotential (V _SS) und den zweiten Ausgang der Kippschaltung (FF 10) geschaltet sind, wobei der zweite Ausgang der Kippschaltung (FF 10) einen Verbindungspunkt (VP 10) bildet und mit dem fünften Transistor (T 15) verbunden ist, wobei das Gate des vierten Transistors (T 14) mit dem zweiten Steuereingang (SE 12) verbunden ist und das Gate des fünften Transistors (T 15) mit dem Ausgang der Eingangsstufe (ST 10) verbunden ist,
- eine Steuerlogikschaltung (SLS), die eine Kippschaltung (FF) aufweist, mit einem ersten und einem zweiten Ausgang, die ein zueinander komplementäres Schaltverhalten aufweisen und die gleichzeitig als Eingänge für die Kippschaltung (FF) wirken, deren erster Ausgang mit den Drains eines ersten (M 1), eines zweiten (M 2) und eines dritten Transistors (M 3), die alle drei parallel zueinander geschaltet sind, verbunden ist, deren Sourceanschlüsse gemeinsam mit dem ersten Versorgungspotential (V _SS) verbunden sind, wobei das Gate des ersten Transistors (M 1) mit dem zweiten Strobesignal () verbunden ist, das Gate des zweiten Transistors (M 2) mit dem ersten Ausgangssignal (A _Bi) der Pufferschaltung verbunden ist und das Gate des dritten Transistors (M 3) mit dem zweiten Ausgangssignal () der Pufferschaltung verbunden ist, deren zweiter Ausgang über die in Serie zueinander geschalteten Kanalstrecken eines vierten (M 11), fünften (M 12) und eines sechsten Transistors (M 13) mit dem ersten Versorgungspotential (V _SS) verbunden ist, wobei das Gate des vierten Transistors (M 11) mit dem ersten Strobesignal (CAS 1) verbunden ist, das Gate des fünften Transistors (M 12) mit dem Steuerausgang (SA 1) der ersten Schaltung (S 1) verbunden ist und das Gate des sechsten Transistors (M 13) mit dem Steuerausgang (SA 10) der zweiten Schaltung (S 2) verbunden ist, deren erster Ausgang mit dem ersten Steuereingang (SE 1) der ersten Schaltung (S 1) und dem zweiten Steuereingang (SE 12) der zweiten Schaltung (S 2) verbunden ist, und deren zweiter Ausgang mit dem zweiten Steuereingang (SE 2) der ersten Schaltung (S 1) und dem ersten Steuereingang (SE 11) der zweiten Schaltung (S 2) verbunden ist.

9. Pufferschaltung nach Anspruch 8, dadurch gekennzeichnet, daß sie in CMOS-Technologie aufgebaut ist.

10. Pufferschaltung nach Anspruch 9, dadurch gekennzeichnet, daß der erste (T 1) und der zweite Transistor (T 2) der ersten Schaltung (S 1) vom n-Kanal-Typ sind und der dritte (T 3), der vierte (T 4) und der fünfte Transistor (T 5) der ersten Schaltung (S 1) vom p-Kanal-Typ.

11. Pufferschaltung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß der erste Transistor (T 11) der zweiten Schaltung (S 2) vom p-Kanal-Typ ist und der zweite (T 12), der dritte (T 13), der vierte (T 14) und der fünfte Transistor (T 15) vom n-Kanal-Typ sind.

12. Pufferschaltung nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß der erste Transistor (T 1) der ersten Schaltung (S 1) mit seiner Kanalstrecke zwischen das zweite Versorgungspotential (V _CC) und einen Versorgungsspannungsanschluß der Eingangsstufe (ST 1) geschaltet ist, daß sein Gate mit dem zweiten Steuereingang (SE 2) der ersten Schaltung (S 1) verbunden ist und daß er vom p-Kanal-Typ ist.

13. Pufferschaltung nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, daß der erste Transistor (T 11) der zweiten Schaltung (S 2) mit seiner Kanalstrecke zwischen das erste Versorgungspotential (V _SS) und einen Spannungsversorgungsanschluß der Eingangsstufe (ST 10) geschaltet ist, daß sein Gate mit dem zweiten Steuereingang (SE 12) der zweiten Schaltung (S 2) verbunden ist und daß er vom n-Kanal-Typ ist.

14. Pufferschaltung nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß alle vorgenannte Transistoren (T 1 bis T 5; T 11 bis T 15; M 1 bis M 3; M 11 bis M 13) vom Enhancement-Typ sind.

15. Pufferschaltung nach einem der Ansprüche 8 bis 14, dadurch gekennzeichnet, daß die Transistoren (M 1 bis M 3; M 11 bis M 13) der Steuerlogikschaltung (SLS) vom n-Kanal-Typ sind.

16. Pufferschaltung nach einem der Ansprüche 8 bis 15, dadurch gekennzeichnet, daß die Eingangsstufe (ST 1) der ersten Schaltung (S 1) ein Schmitt- Trigger ist.

17. Pufferschaltung nach einem der Ansprüche 8 bis 16, dadurch gekennzeichnet, daß die Eingangsstufe (ST 10) der zweiten Schaltung (S 2) ein Schmitt-Trigger ist.

18. Pufferschaltung nach einem der Ansprüch 8 bis 17, dadurch gekennzeichnet, daß der Ausgang wenigstens einer der beiden Eingangsstufen (ST 1, ST 10) gegenüber ihrem Eingang invertiert ist.

19. Pufferschaltung nach einem der Ansprüche 8 bis 18, dadurch gekennzeichnet, daß wenigstens eine der Kippschaltungen (FF 1, FF 2, FF) zwei antiparallel geschaltete Inverter aufweist.

20. Pufferschaltung nach einem der Ansprüche 8 bis 19, dadurch gekennzeichnet, daß alle ihre Transistoren (T 1 bis T 5, T 11 bis T 15, M 1, M 2, M 3, M 11, M 12, M 13) vom n-Kanal-Typ sind, daß die Eingangsstufe (ST 1) der ersten Schaltung (S 1) einen nicht-invertierenden Ausgang aufweist, daß der dritte Transistor (T 3) der ersten Schaltung (S 1) zwischen dem Ausgang der Eingangsstufe (ST 1) der ersten Schaltung (S 1) und dem ersten Versorgungspotential (V _SS) angeordnet ist, daß sein Gate mit dem zweiten Steuereingang (SE 2) verbunden ist, daß das Gate des vierten Transistors (T 4) der ersten Schaltung (S 1) mit dem ersten Steuereingang (SE 1) verbunden ist, daß der erste Transistor (T 11) der zweiten Schaltung (S 2) an seiner Source mit dem ersten Versorgungspotential (V _SS) verbunden ist und daß sein Gate mit dem zweiten Steuereingang (SE 12) der zweiten Schaltung (S 2) verbunden ist.

21. Pufferschaltung nach einem der Ansprüche 8 bis 19, dadurch gekennzeichnet, daß alle ihre Transistoren (T 1 bis T 5, T 11 bis T 15, M 1, M 2, M 3, M 11, M 12, M 13) vom p-Kanal-Typ sind, daß die Eingangsstufe (ST 10) der zweiten Schaltung (S 2) einen nicht-invertierenden Ausgang aufweist, daß bei der ersten Schaltung (S 1) das Gate des ersten Transistors (T 1) mit dem zweiten Steuereingang (SE 2) verbunden ist, daß bei der zweiten Schaltung (S 2) das Gate des dritten Transistors (T 13) mit dem zweiten Steuereingang (SE 12) verbunden ist, das Gate des vierten Transistors (T 14) mit dem ersten Steuereingang (SE 11) verbunden ist und der dritte Transistor (T 13) zwischen dem Ausgang der Eingangsstufe (ST 10) und dem zweiten Versorgungspotential (V _CC) angeordnet ist, daß das Gate des ersten Transistors (M 1) der Steuerlogikschaltung (SLS) sowie die Gates der zweiten Transistoren (T 2,T 12) der beiden Schaltungen (S 1,S 2) mit dem ersten Strobesignal (CAS 1) verbunden sind und daß bei der Steuerlogikschaltung (SLS) das Gate des zweiten Transistors (M 2) mit dem Steuerausgang (SA 1) der ersten Schaltung (S 1) verbunden ist, das Gate des dritten Transistors (M 3) mit dem Steuerausgang (SA 10) der zweiten Schaltung (S 2), das Gate des vierten Transistors (M 11) mit dem zweiten Strobesignal (), das Gate des fünften Transistors (M 12) mit dem ersten Ausgangssignal (A _Bi) der Pufferschaltung und das Gate des sechsten Transistors (M 13) mit dem zweiten Ausgangssignal () der Pufferschaltung verbunden ist.

22. Anwendung der Pufferschaltung gemäß Anspruch 8, dadurch gekennzeichnet, daß sie innerhalb eines Halbleiterspeichers auf einen Dateneingangssignal (DI) angewandt wird.

23. Anwendung der Pufferschaltung gemäß Anspruch 8, insbesondere nach Anspruch 22, gekennzeichnet dadurch, daß sie innerhalb eines Halbleiterspeicherbausteins auf eine aus einer seiner Speicherzellen ausgelesene Information als elektrisches Signal (A _iTTL) angewandt wird.

24. Anwendung der Pufferschaltung gemäß Anspruch 8, gekennzeichnet dadurch, daß sie innerhalb einer Mikroprozessorschaltung auf in dieser erzeugte Adreß- und/oder Datensignale angewandt wird.

25. Anwendung der Pufferschaltung gemäß Anspruch 8, insbesondere nach Anspruch 24, dadurch gekennzeichnet, daß sie auf in eine Mikroprozessorschaltung eintretende Signale (DI ₁ bis DI _p) angewandt wird.

26. Anwendung der Pufferschaltung gemäß Anspruch 8, dadurch gekennzeichnet, daß sie innerhalb einer Mikroprozessorschaltung auf bidirektionale Bussignale (D ₁ bis D _m) angewandt wird.