DE3504762A1

DE3504762A1 - Verfahren und schaltungsanordnung zur unterdrueckung von quantisierungsunsicherheiten

Info

Publication number: DE3504762A1
Application number: DE19853504762
Authority: DE
Inventors: Karl-Heinz 6200 Wiesbaden Klein; Wilfried Dipl.-Ing. 6101 Roßdorf Richter
Original assignee: Robert Bosch GmbH
Current assignee: Philips GmbH
Priority date: 1985-02-13
Filing date: 1985-02-13
Publication date: 1986-08-14
Also published as: DE3504762C2; US4680774A; JPS61189732A

Description

Rl.-Nr. 2127/85

11.2.1985 PAT-Da/Klm/Kh

ROBERT BOSCH GMBH, TOOO Stuttgart 1

Verfahren und Schaltungsanordnung zur Unterdrückung von Quanti sierungsunsi cherheiten

Stand der Technik

Die Erfindung geht aus von einem Verfahren nach der Gattung des Hauptanspruchs. Bei der Umwandlung eines analogen Signals in ein digital codiertes entstehen auch bei idealem Verlauf der Kennlinie des hierfür verwendeten Analog-Digital-Wandlers durch die Wahl einer endlichen Zahl von Quantisierungsstufen im Bereich des am wenigsten signifikanten Bits (least significant bit-LSB)Quantisierungsfehler. Für einen diskreten Wert eines analogen Signals, der nach der Quantisierung und Codierung durch ein bestimmtes digitales Wort oder durch das unmittelbar benachbarte dargestellt werden kann, der also in der Mitte zwischen diesen beiden Worten liegt, bedeutet dies, daß

er zufallsbedingt zeitlich aufeinanderfolgend bei jedem Abfragezyklus sowohl durch das eine als auch durch das andere Digitalwort repräsentiert sein kann. Insbesondere im Bereich niedriger analoger Signalpegel macht sich die erwähnte Quantisierungsunsicherheit von ί 1/2 LSB prozentual c stark bemerkbar. Enthält das analoge Signal zudem nur niedrigfrequente Komponenten, so kumulieren die Auswirkungen der oben erwähnten Quantisierungsunsicherheit.

Aus der DE-OS 31 Ok 2kl ist bereits ein Verfahren und eine Anordnung IQ zum Vermindern des Rauschens in einem abgefragten Signal bekannt. Mit dem bekannten Verfahren soll der Quantisierungsfehler vermindert werden, der bei der Digitalisierung eines analogen Signals entsteht. Dazu wird festgestellt, ob und wann ein digitales Signal nur niedrigfrequente Information enthält und im bejahenden Falle werden nahe 1c beieinander liegende Abfragewerte des Signals durch Bildung des Durchschnittswertes gefiltert, um den Rauschgehalt zu vermindern. Durch die Mittelung über zwei oder mehr benachbarte Äbfragewerte wird jedoch die Auflösung in unerwünschter Weise vermindert.

Vorteile der Erfindung

Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des Hauptanspruchs hat demgegenüber den Vorteil, daß das Quantisierungsrauschen reduziert wird, ohne daß gleichzeitig die zeitliche Auflösung der aufeinanderfolgenden digitalen Werte verringert wird. Als weiterer Vorteil ist anzusehen, daß das Quantisierungsrauschen sich nur in einer Richtung auswirken kann und bei gleichbleibendem analogen Signal auch nur einmal.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des im Hauptanspruch angegebenen Verfahrens möglich. Ferner werden darin Schaltungsanordnungen zur Durchführung des Verfahrens nach dem Hauptanspruch angegeben. Besonders vorteilhaft ist, daß es eine Änderung von

• ·

rl-Nr. 2127/85 -χ- 35 0-4762

. mehr als + 1 LSB oder weniger als - 0 LSB erfordert, um am Ausgang des Digital-Analog-Wandlers ein abweichendes analoges Ausgangssignal zu erhalten. Schließlich ist vorteilhaft, daß das Übemahmesignal für den in einem RAM-Speicher abgelegten digitalen Abfragewert auch durch einen PROM-Baustein erzeugt werden kann.

Zeichnung

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen Fig. 1 eine erste Schaltungsanordnung zur Reduzierung des Quantisierungsrauschens, Fig. 2 eine andere Ausführungsform einer solchen Schaltungsanordnung.

Beschreibung der Ausführungsbeispiele

In Fig. 1 weist ein Multiplexer 11 vier Eingänge auf, an denen die Analogsignale W,X,Y und Z anstehen. Der Ausgang des Multiplexers 11 ist mit dem Eingang eines Analog-Digital-Wandlers verbunden, dem die Signalabschnitte aus W, X,Y, und Z zeitlich nacheinander zugeführt und dort, in digitale Abfragewerte gewandelt werden. Die Schaltungsanordnung nach Fig. 1 weist ferner einen Speicher mit wahlfreiem Zugriff 13 auf, der die digitalen Abfragewerte aus dem Analog-Digital-Wandler 12 entsprechend den von der Adreß-BUS-Leitung Ik gelieferten Adreßworten abspeichert. Der Ausgang des Speichers mit wahlfreiem Zugriff 13 ist mit einem Eingang einer Addierstufe 15 verbunden. Der Addierer 15 fügt den Datenworten vom Ausgang des Speichers mit wahlfreiem Zugriff

30ein LSB hinzu. Die so um ein LSB erhöhten Datenworte werden dem Eingang A des !Comparators 16 zugeführt. Die Datenworte vom Ausgang des Analog-Digital-Wandlers 12 werden gleichzeitig dem Eingang B des !Comparators 16 zugeführt. Der Komparator 16 vergleicht daher

t>

ständig die Wertigkeit der Datenworte vom Ausgang des A/D-Wandlers 12 mit den in der Wertigkeit um ein LSB erhöhten Datenworten aus dem Ausgang des Addierers 15· Nach dem Einschalten beträgt der Wert am Ausgang des Speichers mit wahlfreiem Zugriff 0, am Komparator-Eingang A liegt daher der Wert 1. Das analoge Eingangssignal, das im A/D-Wandler 12 umgesetzt worden ist, liegt am Eingang B des !Comparators 16 an. Stellt der Komparator eine Ungleichheit zu 1 fest, so wird das Datenwort in den Speicher mit wahlfreiem Zugriff 13 übernommen und der durch das entsprechende

,

Adreßwort auf der Adreß-BUS-Leitung 14 beeinflußte Digital-Analog-Wandler IT, 18, 19 oder 20 beeinflußt. Die Wertigkeit des Speicherinhaltes liegt nun um ein LSB erhöht am Eingang A des Komparator s 16 an. Nach dem nächsten Abfragezyklus wird das neue Datenwort an den Eingang B des Komparators 16 gelegt. Eine Veränderung

des Speicherinhalts und somit eine Verstellung des entsprechenden D/A-Wandlers 17, 18, 19 oder 20 erfolgt nur bei Ungleichheit der um ein LSB erhöhten Wertigkeit des Datenwortes aus dem Speicher. Beim Eintreten des Sonderfalles, daß nämlich das Datenwort gleich dem Speicherinhalt ist, wird zwar das Datenwort in den Speicher mit

wahlfreiem Zugriff 13 übernommen, aber der entsprechende Digital-Analog-Wandler 17» 18, 19 oder 20 ändert seinen Zustand nicht.

Durch diese Maßnahme wird erreicht, daß die Quantisierungsunsicherheit

sich nur in eine Richtung auswirken kann und bei gleichbleibendem 25

Analogsignal auch nur einmal innerhalb der ersten Abfragezyklen.

Danach ist eine Änderung von mehr als + 1 LSB oder weniger als - 0 LSB nötig, um den entsprechenden Digital-Anaolg-Wandler 17, 18, 19 oder 20 zu beeinflussen.

Zur zeitrichtigen Verwaltung des Datenstroms in der Schaltung ist die Leitung 21 vorgesehen, welche zu dem Speicher mit wahlfreiem Zugriff 13 sowie zu den Digital-Analog-Wandlern 17> 18, 19 oder 20 führt und diese Einrichtungen über ihre Takteingänge beeinflußt.

Der Komparator 16 gibt nur dann ein Signal auf die Leitung 22,

* M "J

rl-

wenn der Vergleich der Wertigkeiten der Datenworte an den Eingängen A und B Ungleichheit zeigt. Die Leitung 22 führt zu _reinem Eingang einer UND-Schaltung 23» deren anderer Eingang mit der Taktleitung 21 verbunden ist. Der Ausgang der Verknüpfungsschaltung 23 ist mit dem Übernahmeeingang des Speichers mit wahlfreiem Zugriff 13 verbunden, so daß dieser Speicher mit wahlfreiem Zugriff 13 nur dann ein Datenwort vom Analog-Digital-Wandler 12 übernimmt, wenn es sich innerhalb der entsprechenden Abfragezyklen um mehr als ein LSB vom vorherigen Datenwort unterscheidet.

In Fiß· 2 sind gleichartig dargestellte und gleichartig wirkende Schaltungselemente durch gleiche Bezugszeichen gekennzeichnet. Für die Funktion des Addierers 15 und des Komparators 16 nach Fig. 1 ist hier eine PROM-Baustein 2k eingesetzt sein, der das Übernahmesignal für den Speicher mit wahlfreiem Zugriff 13 erzeugt.

Dabei können z.B. 16 Bit für die jeweilige Adresse und 1 Bit für den Dateninhalt vorgesehen sein.

Die Erfindung soll nicht auf den Umfang der offenbarten Ausführungsbeispiele beschränkt sein. Vielmehr werden Abwandlungen, die i^m Rahmen des fachmännischen Könnens liegen, als im Rahmen der Erfindung liegend angesehen. So kann z.B. der Multiplexer 11 anstelle einer zeitmultiplexen Signalfolge auch Signale erzeugen, welche im Frequenzmultiplex gleichzeitig übertragen werden. Ebenso kann die Anzahl der Digital-Analog-Wandler nach den jeweils vorliegenden Erfordernissen , das heißt je nach der Anzahl der erforderlichen Ausgangsleitungen mit analogen Signalen, variiert werden.

- Leerseite -

Claims

Rl.-Nr. 2127/85 3504762

II.2.I985 PAT-Da/KLm/Kn

ROBERT BOSCH OiBH, 7000 Stuttgart 1

Ansprüche

My Verfahren zur Verminderung des Quantisierungsrauschens hei der digitalen Übertragung analoger Signale durch Analog-Digital-Wandlung vor und Digital-Analog-Wandlung nach der Übertragungsstrecke, dadurch gekennzeichnet, daß empfängerseitig eine Unterscheidung zwischen gleichförmigen und ungleichförmigen digitalen Signalen vorgenommen wird und nur Signale mit einem vorgegebenen oder einem größeren Ungleichformigkeitsgrad die Digital-Analog-Wandlung beeinflußt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die digitalen Signale nach der Übertragungsstrecke gespeichert und um einen vorgegebenen Inkrementalwert geändert werden, daß die gespeicherten und die um den Inkrementalwert geänderten Signalwerte miteinander verglichen werden und daß bei Ungleichheit der ., neue Signalwert in den Speicher übernommen wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Speicherung in einem Speicher mit wahlfreiem Zugriff erfolgt, daß die vom Speicherausgang abgenommenen digitalen Signalwerte 35

— Ο —

in einer Addierstufe um einen Festwert erhöht werden, daß die Signale vom Ausgang der Addierstufe und vom Speichereingang in einer Ver_r gleichsstufe miteinander verglichen werden und daß die Vergleichsstufe "bei Ungleichheit ein Stellsignal an den Speicher mit wahlfreiem Zugriff abgibt.

h. Verfahren nach Anspruch 3» dadurch gekennzeichnet, daß die Signalwerte vom Ausgang des Speichers mit wahlfreiem Zugriff digitalanalog gewandelt werden.

5·- Schaltungsanordnung zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Speicher mit wahlfreiem Zugriff (13) am Ende der Übertragungsstrecke zur Speicherung der digitalen Signalwerte, durch eine Addierstufe (15) am Ausgang des Speichers mit wahlfreiem Zugriff (13), durch eine Vergleichsstufe (16), deren erster Eingang mit dem Ausgang der Addierstufe (15) und deren zweiten Eingang mit dem Ausgang des Speichers mit wahlfreiem Zugriff (13) verbunden ist und deren Ausgang zur Abgabe eines Übernahmesignales an den Übernahmeeingang des Speichers mit wahlfreiem Zugriff (13) bei Ungleichheit verbunden ist und durch wenigstens eine Digital-Analog-Wandlerstufe (17, 18, 19» 20) zur Digital-Analog-Wandlung der digitalen Signalwerte vom Ausgang des Speichers mit wahlfreiem Zugriff (13).

6. Schaltungsanordnung nach Anspruch 5_S dadurch gekennzeichnet, daß die Addierstufe und die Vergleichsstufe durch einen programmierbaren Lesespeicher (2k) realisiert ist.