DE3337529A1 - Electronic parallel adder-subtractor mechanism using BCD-8421 Code - Google Patents
Electronic parallel adder-subtractor mechanism using BCD-8421 CodeInfo
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Abstract
Description
Elektronisches j?arallel-Äddier-Subtrahierwerk Electronic parallel eddier subtracter
im BCD-8421 -Code Gegenstand der Erfindung ist ein eleKtronisches Parallel-Addier-Subtrahierwerk im BCD-8421-Code, bei dem nur B5D-O-Zahlen eingegeben werden und bei dem alle Ergebnis zahlen BCD-O-codiert anfallen und das entsprechend der obigen Bezeichnung von Addition auf Subtraktion umschaltbar ist und von Subtraktion auf Addition umschaltbar ist. Bei dem vorliegenden Parallel-Addier-Sub-trahierwerk wird beim Addieren die Grundzahl 6 (LHHL) in einer Zusatz-Addition hinzu-addiert (in jeder Dekade) und damit einerseits vermieden, daß einer der beiden Summanden oder der erste Summand BCD-6-codiert eingegeben werden muß und andererseits vermieden, daß die Tetraden-Addierer-Sub:brahierer mit einer Eingangs-Addier-Schaltung für die Grundzahl 6 (LHHL) versehen sein müssen. In der vorliegenden Beschreibung werden BCD-Zahlen, welche nicht um die Zahl 6 (LHHL) angehoben sind und auch nicht um eine sonstige Zahl angehoben sind, als BCD-O-Zahlen bezeichnet. BCD-Zahlen, welche um die Zahl 6 (SHEL) angehoben sind, werden in der vorliegenden Beschreibung als BCD-6-Zahlen bezeichnet. Dementsprechend werden Exzeß-3-codierte Zahlen in der vorliegenden Beschreibung als BCD-3-Zahlen bezeichnet. Infolge des Umstandes, daß beim Addieren die Speicherreihen 2 und 3 immer erforderlich sind, ist dieses Parallel-Addier-SubtrahierwerK nur als Type C möglich. in BCD-8421 code The subject of the invention is an electronic one Parallel adder subtracter in the BCD-8421 code, in which only B5D-O numbers are entered and in which all result numbers are BCD-O-coded and that accordingly the above designation can be switched from addition to subtraction and from subtraction can be switched to addition. In the case of the present parallel adding-subtracting mechanism when adding the basic number 6 (LHHL) is added in an additional addition (in every decade) and thus on the one hand avoided one of the two summands or the first summand has to be entered BCD-6-coded and, on the other hand, avoided that the tetrad adder sub: brahierer with an input adder circuit for the basic number 6 (LHHL) must be provided. In the present description BCD numbers, which are not raised by the number 6 (LHHL) and also not by one other number are raised, referred to as BCD-O numbers. BCD numbers, which around The number 6 (SHEL) raised will be used in the present specification as BCD-6 numbers designated. Accordingly, excess-3 encoded numbers are used in the present specification referred to as BCD-3 numbers. As a result of the fact that when adding the memory rows 2 and 3 are always required, this parallel-adder-subtractor is only available as a Type C possible.
IL Figur 1 ist eine Dekade des Parallel-4ddier-Subtrahierwerks Type C 1 dargestellt. In Figur 2 ist eine Dekade des Parallel-Aduier-Subtrahierweras Type ~ 2 dargestellt. In Figur 3 ist der Tetraden-Adlierer-Subtrahierer 1 a dargestellt, welcher aus der Hauptschaltung 4 und der Korrekturschaltung 5 a besteht. In Figur 4 ist der Tetraden#Addierer-Subtrahierer 1 b dargestellt, welcher aus der Hauptschaltung 4 und der Korrekturschaltung 5 b besteht. In Figur 5 ist die Zusatzschaltung 6 dargestellt. In Figur 6 ist das Ansteuer-Diagramm A 1 dargestellt; nach diesem ersten Ansteuer-Diagramm wird das vorliegende Parallel-Addier-Subtrahierwerk dann angesteuert, wenn ein Summand an den A-Eingängen anliegt und der andere Summand an den B-Eingängen anliegt. In Figur 7 ist das Ansteuer-Diagramm A 2 dargestellt; nach diesem Ansteuer-Diagramm wird das vorliegende Parallel-Addier-Subtrahierwerk dann angesteuert, wenn ein Summand zu der vorhergehenden Ergebnis zahl addiert wird oder zur Zahl 0 (LLLL) addiert wird (in jeder Dekade); in diesem Fall wird jeweils nur ein Summand zur Anlage gebracht, aber nicht an den B-Eingängen, sondern an den A-Eingängen. In Figur 8 ist das Ansteuer-Diagramm A 3 dargestellt; nach diesem Ansteuer-Diagramm wird das vorliegende Parallel-Addier-SubtrahierwerK dann angesteuert, wenn ein Summand an den A-Eingengen anliegt und der andere Summand an den B-Eingängen anliegt oder wenn ein Summand zur Zahl 0 (Null) oder zur vorhergehenden Ergebnis zahl addiert wird; in ersterem Fall darf in der Spelcherreihe 3 keine Zahl gespeichert sein; in letzterem Fall darf an den B-Eingängen keine Zahl anliegen. In Figur 9 ist das Ansteuer-Diagramm S 1 dargestellt; nach diesem Ansteuer-Diagramm wird das vorliegende Parallel-Addier-Subtrahierwerk dann angesteuert, wenn der Minuend an den B-Eirgängen anliegt und der Subtrahend an den A-Eingängen. In Figur 10 ist das Ansteuer-Diagramm S 2 dargestellt; nach diesem Ansteuer-Diagramm wird das vorliegende warallel-Addier-Subtrahierwers dann angesteuert, wenn die vorhergehende Ergebnis zahl der Minuend ist und der Subtrahend an den A-Eingängen anliegt.IL Figure 1 is a decade of the parallel 4ddier-subtracter type C 1 shown. In Figure 2 is a decade of the parallel-Aduier-Subtrahierweras Type ~ 2 shown. In Figure 3, the tetrad adlier subtracter 1 a is shown, which consists of the main circuit 4 and the correction circuit 5 a. In figure 4 the tetrad # adder-subtracter 1 b is shown, which is from the main circuit 4 and the correction circuit 5 b consists. In Figure 5 is the additional circuit 6 shown. In Figure 6, the control diagram A 1 is shown; after this The present parallel-adding-subtracting unit then becomes the first control diagram activated when one addend is present at the A inputs and the other addend is present at the B inputs. In Figure 7, the control diagram A 2 is shown; the present parallel-adding-subtracting unit is based on this control diagram then activated when a summand is added to the previous result number or is added to the number 0 (LLLL) (in every decade); in this case, each only brought one summand to the system, but not at the B entrances, but at the A inputs. In Figure 8, the control diagram A 3 is shown; according to this control diagram the present parallel-adding-subtracting unit is activated when a summand is applied to the A inputs and the other summand is applied to the B inputs or if a summand adds number to the number 0 (zero) or to the previous result will; in the first case no number may be stored in memory row 3; in the latter case there must be no number at the B inputs. In Figure 9 this is Control diagram S 1 shown; according to this control diagram, the present Parallel adder subtracter activated when the minuend at the B inputs and the subtrahend at the A inputs. In Figure 10 is the control diagram S 2 shown; according to this control diagram, the present is parallel-adding-subtracting then activated when the previous result number is the minuend and the subtrahend is present at the A inputs.
In Figur 11 ist das Ansteuer-i3iagramm S 3 dargestellt; nach diesem Ansteuer-Diagramm wird das vorliegende Parallel-Addier-Subtrahierwerk dann angesteuert, wen der Minuend an den B-Eingängen anliegt und der Subtrahend an den A-Eingsngen oder wenn die vorhergehende Ergebniszahl der jvlinuend ist und der Subtrahend an den A-Eingängen anliegt; in ersterem Fall darf in der Speicherreihe 3 teine Zahl gespeichert sein; in letzterem Fall darf an den 3-##ingängen Keine Zahl anlie-en.The control diagram S 3 is shown in FIG. 11; after this Control diagram, the present parallel adding-subtracting unit is then controlled, when the minuend is applied to the B inputs and the subtrahend to the A inputs or if the preceding result number is the jvlinuend and the subtrahend is on is applied to the A inputs; in the first case, a number may be in the memory row 3 be stored; in the latter case, the 3 - ## inputs must not be followed by a number.
Eine Dekade des Parallel-Addier-Subtrahierwerks Type 5 1 (Figur 1) besteht aus dem umschaltbaren Tetraden-Addierer-Subtrahierer 1 a und den Speicherreihen 2 und 3 und den sonstigen Teilen und Leitungen. Der Tetraden-Addierer-Subtrahierer 1 a besteht aus der Haupt-Schaltung 4, welche von Addition auf Subtraktion umschaltbar ist und von Subtraktion auf Addition umschaltbar ist und der Korrekturschaltung 5 a und der Zusatz-Schaltung 6 und der zusätzlichen Und-Schaltung 7. Die Hauptschaltung 4 ist in Figur 3 in ihren Einzelheiten dargestellt und besteht somit aus den Voll-Addierern-Subtrahierern 31 bis 34. Die Korrekturschaltung 5 a ist eine Subtrahierschaltung für die Zahl 6 (LRHL) und besteht aus dem Halb-Subtrahierer 35 und dem Voll-Subtrahierer 36 und der Rest-Schaltung 37; auch diese Schaltung ist in Figur 3 dargestellt. Die Zusatz-Schaltung 6 ist in Figur 5 dargestellt. Die Eingänge haben die Bezeichnungen A 1 bis A 4 und B 1 bis B 4. Die Ergebnis-Ausgänge haben die Bezeichnungen D 1 bis D 4. Der Dekaden-Ubertrag-Eingang hat die Bezeichnung x und der Dekaden-Übertrag-Ausgang die Bezeichnung y. Die Eingänge A 1 und B1 und der Ausgang D 1 haben die Wertigkeit 1. Die Eingänge A 2 und B 2 und der Ausgang D 2 haben die Wertigkeit 2. Die Eingänge A 3 und B 3 und der Ausgang D 3 haben die Wertigkeit 4. Die Eingänge A 4 und B 4 und der Ausgang D 4 haben die Wertigkeit 8.One decade of the parallel add-subtracter type 5 1 (Figure 1) consists of the switchable tetrad adder-subtracter 1 a and the memory rows 2 and 3 and the other parts and lines. The tetrad adder-subtracter 1 a consists of the main circuit 4, which can be switched from addition to subtraction is and can be switched from subtraction to addition and the correction circuit 5 a and the additional circuit 6 and the additional AND circuit 7. The main circuit 4 is shown in detail in FIG. 3 and thus consists of the full adders-subtractors 31 to 34. The correction circuit 5 a is a subtracting circuit for the number 6 (LRHL) and consists of the half subtracter 35 and the full subtracter 36 and the remainder circuit 37; this circuit is also shown in FIG. The additional circuit 6 is shown in FIG. The inputs have the designations A 1 to A 4 and B 1 to B 4. The result outputs have the designations D 1 to D 4. The decade carry input is labeled x and the decade carry output is labeled y. The entrances A 1 and B1 and the output D 1 have the value 1. The inputs A 2 and B 2 and the output D 2 have the valency 2. The inputs A 3 and B 3 and the output D 3 have the valency 4. The inputs A 4 and B 4 and the output D 4 have the Value 8.
Eine Dekade des Parallel-Addier-Subtrahierwerks Type ~ 2 Figur 2) weist im Vergleich mit der in Figur 1 dargestellten Dekade den Unterschied auf, daß anstelle der Korrekturschaltung 5 a eine andere Korrexturs^haltung 5 b angeordnet ist.A decade of the parallel add-subtracter type ~ 2 Figure 2) shows the difference in comparison with the decade shown in Figure 1, that instead of the correction circuit 5 a another Korrexturs ^ attitude 5 b arranged is.
Diese Korrekturschaltung 5 b ist eine Addierschaltung für die Zahl 10 (HLHL). Die Zahl 6 (SHHL) wird hierbei also dadurch subtrahiert, daß die Zahl 10 (HOHL) addiert wird und der diesbezügliche Tetraden-Ubertrag nicht verarbeitet wird.This correction circuit 5 b is an adding circuit for the number 10 (HLHL). The number 6 (SHHL) is subtracted here by the fact that the number 10 (HOHL) is added and the related tetrad carry is not processed will.
Die Wirkungsweise des Parallel-Addier-Subtrahierwerks Type C 1, bestehend aus einer kleinen oder mittleren oder groíien Anzahl Dekaden nach Figur 1, ergibt sich beim Addieren wie folgt: Die Einstellung auf Addition erfolgt durch Anlegen von H-Potential an die durchgehende Steuerleitung f, wobei die durchgehende Steuerleitung e, welche von der Steuerleitwag f über eine Negierschaltung angesteuert wird, an t,-Potential liegt. Dann wird einer der beiden Summanden an den A-Eingängen zur Anlage gebracht und der andere Summand an den B-Eingängen und dieses Parallel-Addier-Subtrahierwerk nach Figur 6 durchgesteuert. Hierbei wird im ersten Durchgang zu dem an den B-Eingängen anliegenden Summanden in jeder Dekade die Grundzahl 6 (LHHL) addiert, womit der an den B-Eingängen Bt^D-O-codiert anliegende Summand BCD-6-codiert in den Speicherreihen 2 und 3 gespeichert wird. Beim zweiten Durchgang wird dann der ebenfalls nur BCD-O-codierte, an den A-Eingängen anliegende andere Summand zu dem nun BCD-6- codierten ersten Summanden addiert, wobei in den Dekaden, welche Keinen De#aden-Ubertrag-Abgang haben, durch die entsprechende Korresturschaltung automatisch noch die Zahl 6 (LXEL) subtrahiert wird. Damit fällt die Ergebnis zahl automatisch BCD-O-codiert an. Beim zweiten Additions-Verfahren nach Figur 7 kommt åeweils nur ein Summand zur Anlage (an den A-Eingängen) und wird dieses Parallel-Addier-Subtrahierwerk nach figur 7 durchdurchgesteuert. Hierbei wird also der erste Summand zur Zahl 0 addiert und damit der erste Summand nur in die Speicherreihen 2 und 3 eingegeben. Wenn dann an den A-Eingängen der zweite Summand zur Anlage gebracht wird und dieses Parallel-Addier-Subtrahierwerk wieder nach Figur 7 durchgesteuert wird wird im ersten Durchgang in allen Dekaden zum ersten zummanden die Zahl 6 (LHHL) addiert und dann im zweiten Durchgang der zweite Summand zur vorhergehenden Additions-Ergebniszahl, welche der nunmehr BCD-6-codierte erste Summand ist. Auch hierbei wird in den DeKaden, welche keinen Dekaden-Uberbra-Abgang haben , automatisch die Zahl 6 (LE7L) wieder sustrahiert, womit auch in diesem Fall die Ergebniszahl nicht 35D-6-codiert ist, sondern nur B2,D-0-codiers ist.The mode of operation of the parallel add-subtracter type C 1, consisting from a small, medium or large number of decades according to FIG. 1 when adding as follows: The setting for addition is made by creating of H potential to the continuous control line f, the continuous control line e, which is controlled by the Steuerleitwag f via a negative circuit t, potential. Then one of the two summands at the A inputs becomes System brought and the other summand at the B inputs and this parallel add-subtracter controlled according to Figure 6. The first round will be the one at the B entrances The base number 6 (LHHL) is added to the attached summands in every decade, which means that the at the B inputs Bt ^ D-O-coded summand BCD-6-coded in the memory rows 2 and 3 is saved. During the second pass, the also only BCD-O-coded, Another summand to the now BCD-6 coded first, present at the A inputs Summands added, whereby in the decades which have no De # aden carry-over exit, the number 6 (LXEL) is automatically subtracted by the corresponding Korrestur circuit will. The result number is automatically BCD-O-coded. With the second addition method According to FIG. 7, only one summand comes to the system (at the A inputs) and becomes this parallel-adding-subtracting mechanism according to FIG. 7 through-controlled. Here so the first summand is added to the number 0 and thus the first summand only in memory rows 2 and 3 are entered. If then the second summand at the A inputs is brought to the plant and this parallel-adding-subtracting again according to FIG 7 is controlled, the first round of every decade is played the number 6 (LHHL) is added and then in the second round the second summand to the previous one Addition result number, which is the now BCD-6-coded first summand. Even in the decade, which do not have a decade-Uberbra exit, will be automatic the number 6 (LE7L) is subtracted again, which is also the result number in this case is not 35D-6 coded, but only B2, D-0 coded.
Beim Subtrahieren ergibt sich die Wirkungsweise dieses Parallel-Addier-Subtrahierwerks wie folgt: Die Einstellung auf Subtraktion erfolgt durch Anlegen von L-Potential an die durchgehende Steuerleitung f, wobei die durchgehende Steuerleitung e, welche von der Steuerleitung f über eine Negierschaltung angesteuert wird, an H-Potential liegt. Dann wird der Minuend an den B-Eingängen zur Anlage gebracht und der Subtrahend an den A-Eingängen und dieses Parallel-Uddier-Subtrahierwerk nach Figur 9 durchgesteuert. Hierbei wird in den Dekaden, welche einen Dekaden-tJbertrag-Abgang haben, automatisch die Zahl 6 (MEHL) subtrahiert, womit die Subtraktions-Ergebniszahl automatisch BCD-O-codiert ist.The mode of operation of this parallel-adding-subtracting unit results from subtracting as follows: The setting for subtraction is made by applying L potential to the continuous control line f, the continuous control line e, which is controlled by the control line f via a negative circuit, at H potential lies. Then the minuend is attached to the B-entrances and the subtrahend at the A inputs and this parallel Uddier subtracter according to FIG. Here, in the decades that have a decade-to-carry outflow, automatically subtracts the number 6 (MEHL), whereby the subtraction result number is automatically BCD-O-coded is.
Falls eine vorherige, noch in den Speicherreihen 2 und 3 gespeicherte Ergebniszahl als Minuend verarbeitet wird, wird dieses Parallel-Addier-Subtrahierwerk nach Figur 10 durchgesteuert. Der Subtrahend muß hierbei auch an den A-inggngen zur Anlage gebracht werden.If a previous one is still stored in memory rows 2 and 3 Result number is processed as a minuend, this parallel adder-subtracter controlled according to FIG. The subtrahend must also be at the outlets be brought to the facility.
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Claims (4)
Priority Applications (1)
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DE19833337529 DE3337529A1 (en) | 1983-08-16 | 1983-10-14 | Electronic parallel adder-subtractor mechanism using BCD-8421 Code |
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Family Applications (1)
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