DE3224026C2 - - Google Patents

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Description

Die Erfindung bezieht sich auf eine Vorrichtung zur Auslese eines zweidimenionsalen Ladungsbildes mittels eines Arrays gemäß dem Anspruch 1.
Es ist eine Vorrichtung zur Auslese eines zweidimensionalen Ultraschallbildes bekannt, die für eine Ultraschallkamera vorgesehen ist. Diese Vorrichtung enthält einen Stapel aus mehreren, beispielsweise 16, eindimensionalen Arrays. Jedes Array hat mehrere Elementarwandler und einen Multiplexer und unter Umständen noch einen Verstärker und ein Filter. Die Elektronik ist in einer Nut einer Leiterplatte, vorzugsweise einer Keramik-Platte, die dieses lineare Array bildet, angeordnet. Die Tiefe eines der eindimensionalen Arrays beträgt beispielsweise 1,5 mm (IEEE Ultrasonics Symposium 1980, Seiten 766 bis 769).
Bei dieser Vorrichtung haben die Verbindungsleitungen zwischen den Eingängen des Multiplexers und der Elementarwandler jeweils eines eindimensionalen Arrays unterschiedliche Längen. Es entstehen somit unterschiedliche Signalverluste. Außerdem kann in der bekannten Anordnung die Anzahl der Elementarwandler auf der Stirnseite einer der Leiterplatten nur so groß sein, wie es durch die Multiplexereingänge vorgegeben ist. Die Wandlerzahl kann beispielsweise 16 oder 32 oder ein ganzzahliges Vielfaches dieser Multiplexereingänge betragen.
Bei einer weiteren Vorrichtung zur Auslese eines zweidimensionalen Ultraschallbildes mittels eines integrierten Akustik-Arrays enthält ein zweidimenionales Array eine Matrix von in Zeilen und Spalten geordneten Dual-Gate-MOS-FETs in IC-Technik, beispielsweise 8 Dual-Gate-MOS-FETs, in jeweils einer Zeile und 8 in jeweils einer Spalte, insgesamt also 64 Stück. Diese Dual-Gate-MOS-FETs sind bekannt unter der Bezeichnung MOS-FET-Tetroden. Jedes Element dieser Matrix besteht aus einem Gate-Ableitwiderstand, einem Elementarwandler und einem Dual-Gate-MOS-FET, wobei der Gate-Ableitwiderstand und der Elementarwandler elektrisch parallelgeschaltet und mit dem ersten Gate des Dual-Gate-MOS-FETs verbunden sind. Das zweite Gate der Dual-Gate-MOS-FETs jeweils einer Spalte ist mit einer Adreßleitung und jeweils der Drainanschluß der Dual-Gate-MOS-FETs einer Zeile ist mit einer Leseleitung verbunden (Integrated Acoustic Array and Acoustical Holography, Vol. 7 Kessler (Ed.) Plenumpress, 1975, Seiten 423 bis 445).
Bei dieser bekannten Vorrichtung können sich die Ströme einer Leitung innerhalb der Matrix aufsummieren, die bei größeren Matrizen zur Überlastung der Signalleitung oder unzulässig hohen Spannungsabfällen längs dieser Leitung führen können.
Der Erfindung liegt nun die Aufgabe zugrunde, eine Vorrichtung zur Auslese eines zweidimensionalen Ladungsbildes anzugeben, bei der unterschiedliche Signalverluste in den Verbindungsleitungen vermieden werden sollen und die Zahl der Elektroden jeweils einer Zeile beliebig wählbar gemacht werden soll.
Diese Aufgabe wird gelöst mit den Merkmalen des Anspruchs 1. Da den Elektroden der Leiterplatten jeweils ein schaltbarer Verstärker zugeordnet ist, die in der Längsrichtung einer Aussparung hintereinander angeordnet sind, und da Verbindungsleiter wenigstens annähernd gleicher Länge zwischen den Elektroden und jeweils den entsprechenden schaltbaren Verstärkern vorgesehen sind, ist die Anzahl der Elektroden jeweils einer Zeile stufenlos wählbar, ohne dabei an ganzzählige Vielfache von Eingängen von Elektronikbausteinen gebunden zu sein. Außerdem erhält man durch gleichlange Verbindungsleiter eine homogene Signalverstärkung.
Eine besonders vorteilhafte weitere Ausgestaltung der Vorrichtung besteht darin, daß die Steuerleitungen mit jeweils einem elektrisch leitenden Oberflächenbereich auf der den Elektroden gegenüberliegenden Schmalseiten der Leiterplatten verbunden sind und daß Hauptsteuerleitungen auf den den Elektroden gegenüberliegenden Schmalseiten der Leiterplatten in Richtung der Spalten angeordnet sind, welche jeweils die zur gleichen Spalte gehörenden Steuerleitungen der schaltbaren Verstärker der Leiterplatten elektrisch leitend miteinander verbinden. Da eine Leiterplatte jeweils eine Zeile der Matrix bildet, kann man beim Ausfall einzelner Leiterplatten diese leicht auswechseln. Dies ist insbesondere dadurch möglich, daß die in Spaltenrichtung liegenden Hauptsteuerleitungen der Matrix von außen auf die Matrix aufgebracht werden.
In einer bevorzugten Ausführungsform sind als schaltbare Verstärker Dual-Gate-MOS-FETs vorgesehen. Die Elektroden einer Leiterplatte sind jeweils mit dem ersten Gate des zugeordneten Dual-Gate-MOS-FETs und, das zweite Gate der Dual-Gate-MOS-FETs einer Leiterplatte ist mit jeweils einer Steuerleitung verbunden. Außerdem sind die Drainanschlüsse der Dual-Gate-MOS-FETs einer Leiterplatte mit einer gemeinsamen Signalleitung und die Masseleitungen der Leiterplatten sind außerhalb der Leiterplatten mit einer Masseschiene verbunden.
Eine besondere vorteilhafte weitere Ausgestaltung der Vorrichtung besteht darin, daß die Matrix der Elektroden mit einer ultraschallempfindlichen Schicht, beispielsweise einer Polymerfolie, die ein Pulver aus Blei-Zirkonat-Titanat PZT enthält, insbesondere einer Folie aus Polyvinylidenfluorid PVDF, versehen ist, die auch wieder mit einer Elektrode versehen ist, die auch wieder mit einer Elektrode versehen ist. Durch diese Gestaltung wird aus der Vorrichtung zur Auslese eines zweidimensionalen Ladungsbildes eine besonders einfache Vorrichtung zur Auslese eines zweidimensionalen Ultraschallbildes.
In einer weiteren Ausführungsform kann die Aussparung auch als Nut gestaltet sein. Die Matrix der Elektroden kann auch mit einer lichtempfindlichen Schicht, beispielsweise einer Schicht aus Silizium versehen sein, die wiederum mit einer Elektrode verbunden ist. In dieser Gestaltung dient die Vorrichtung zur Auslese eines zweidimensionalen Ladungsbildes zugleich als Vorrichtung zur Auslese eines zweidimensionalen Lichtbildes.
Zur weiteren Erläuterung wird auf die Zeichnung Bezug genommen, in der ein Ausführungsbeispiel der Vorrichtung nach der Erfindung schematisch veranschaulicht ist.
Fig. 1 zeigt eine Vorrichtung zur Ultraschallabtastung gemäß der Erfindung und in
Fig. 2 ist eine vorteilhafte Ausführungsform der Erfindung dargestellt.
Fig. 3 veranschaulicht das Prinzip der elektrischen Schaltung.
In der Ausführungsform der Fig. 1 enthält eine Vorrichtung zur Auslese eines zweidimensionalen Ladungsbildes mittels eines Arrays 2 mit einer Matrix aus in Zeilen 4 und Spalten 6 angeordneten Elektroden 8, mehrere, beispielsweise 200, gestapelte Leiterplatten 10 und Dual-Gate-MOS-FETs 12. Jeweils eine der Flachseiten 14 der Keramik-Platten 10 ist mit einer parallel zu den Schmalseiten 16 verlaufenden Aussparung 18 versehen. Außerdem ist jeweils eine der Schmalseiten 16 der Leiterplatten 10 mit mehreren, beispielsweise 200, Elektroden 8 versehen, deren Breite der Breite der Leiterplatte entspricht. Den Elektroden 8 der Leiterplatten 10 ist jeweils ein Dual-Gate-MOS-FET 12 zugeordnet. Diese Dual-Gate-MOS-FETs 12 sind hintereinander auf der von der Aussparung 18 abgewandten Flachseite 14 der Leiterplatte 10 angeordnet und werden von der Aussparung 18 der benachbarten Leiterplatte 10 abgedeckt. Zwischen den Elektroden 8 und jeweils den entsprechenden Dual-Gate-MOS-FETs 12 sind Verbindungsleiter 20 wenigstens annähernd gleicher und verhältnismäßig kurzer Länge vorgesehen. Die Leiterplatten 10 enthalten jeweils eine Masseleitung 22, die parallel zu den Schmalseiten 16 angeordnet und erst außerhalb der Leiterplatten 10 mit Hilfe einer Masseschiene 24, deren Querschnitt nahezu beliebig gewählt werden kann, miteinander verbunden sind. Die Elektroden 8 einer Zeile 4 sind jeweils mit Hilfe eines der Verbindungsleiter 20 mit dem ersten Gate 26 und einem Ableitwiderstand 21 des zugeordneten Dual-Gate-MOS-FETs 12 einer Leiterplatte 10 verbunden, die vorzugsweise aus Keramik, insbesondere Aluminiumoxid Al₂O₃, bestehen kann. Das zweite Gate 28 der Dual-Gate-MOS-FETs 12 ist mit einer Steuerleitung S₁ bis S₈ verbunden. Die Hauptsteuerleitungen HS₁ bis HS₈ sind auf der den Elektroden 8 gegenüberliegenden Schmalseiten 17 der Leiterplatten 10 in Richtung der Spalten 6 angeordnet und verbinden die Steuerleitungen S₁ bis S₈ der Dual-Gate-MOS-FETs 12 der einzelnen Leiterplatten 10 elektrisch leitend untereinander. Von den beispielsweise HSn Hauptsteuerleitungen und beispielsweise Sn Steuerleitungen sind in der Fig. 1 nur die ersten dargestellt und mit HS₁ bis HS₈ und mit S₁ bis S₈ bezeichnet. Die Drainanschlüsse 30 der Dual-Gate-MOS-FETs 12 jeweils einer der Leiterplatten 10 sind mit einer Signalausgangsleitung verbunden, von denen in der Fig. 1 nur eine einzige dargestellt und mit Z₅ bezeichnet ist. Die obere Flachseite der Matrix der Elektroden 8 ist mit einer ultraschallempfindlichen Schicht 32, beispielsweise einer Polymerfolie, die ein Pulver aus Blei-Zirkonat-Titanat PZT enthält, insbesondere einer Folie aus Polyvinylidenfluorid PVDF, versehen. Die obere Flachseite dieser ultraschallempfindlichen Schicht 32 ist mit einer Elektrode 34 versehen und ist nur in den Bereichen in Richtung seiner Dicke polarisiert, die jeweils zwischen der Matrix der Elektroden 8 und der Elektrode 34 liegen. Diese Bereiche bilden somit jeweils einen Elementarwandler. Die Elektroden 8 und 34 bestehen aus elektrisch leitendem Material, beispielsweise Silber, das auf den Schmalseiten 16 der Leiterplatten 10 und der ultraschallempfindlichen Schicht 32 aufgebracht, beispielsweise aufgedampft oder aufgesputtert ist. Die ultraschallempfindliche Schicht 32 kann beispielsweise in Streifen aufgebaut werden, deren Breite der Breite der Schmalseiten 16 der Leiterplatten 10 entspricht, insbesondere eine großflächige Folie sein, die die Matrix der Elektroden 8 bedeckt. Unter Umständen kann es nützlich sein, wenn die Matrix der Elektroden 8 mit einer lichtempfindlichen Schicht, beispielsweise Silizium, versehen ist, deren obere Flachseite mit einer Elektrode 34 versehen ist.
Die Leiterplatten 10 bilden mit ihren zugeordneten Elektroden 8 und den Dual-Gate-MOS-FETs jeweils ein Modul. Durch die Verwendung der Hybrid-Technik kann man das Array 2 aus einer Vielzahl von Modulen, beispielsweise 200, aufbauen. Die aus der Standardhybrid-Technik gebräuchlichen Leiterplatten 10, beispielsweise aus Aluminiumoxid Al₂O₃, sind für die Dünnfilmtechnik geeignet und werden bei dieser Vorrichtung als Trägermaterial für die Elektroden 8 und die Dual-Gate-MOS-FETs 12 verwendet und können vorzugsweise zugleich als Backing für die Elementarwandler dienen. Ein besonderer Vorteil dieser Modulbauweise besteht darin, daß man beim Ausfall von einzelnen Dual-Gate-MOS-FETs 12 eine oder mehrere der Leiterplatten 10 leicht auswechseln kann.
Durch die Verwendung der Dual-Gate-MOS-FETs 12, die zugleich als Schalter, Verstärker und Impedanzwandler für die Elementarwandler dienen, erhält man eine gute Trennung zwischen Signalausgangsleitungen und Steuerleitungen, weil zwei Gates 26 und 28 vorgesehen sind, die im wesentlichen nur Kapazitäten gegen die gemeinsame Masseleitung 22 darstellen. Ein Übersprechen von den Steuerleitungen S₁ bis S₈ zu den Verbindungsleitern 20 ist somit praktisch ausgeschlossen. Außerdem werden die Signale jedes der Elementarwandler verstärkt und deren Impedanz gewandelt.
Da die Kapazität kleiner Elementarwandler jeweils sehr gering ist, müssen die Verbindungsleitungen 20 zwischen den Elementarwandlern und dem zugeordneten Gate 26 der Dual-Gate-MOS-FETs 12 einer Leiterplatte 10 jeweils kurz sein, um Verluste zu vermeiden. Außerdem sind alle Verbindungsleitungen 20 gleichlang und man erhält somit eine homogene Signalverstärkung.
Da die Matrix der Elektroden 8 mit einer ultraschallempfindlichen Schicht 32 bedeckt ist, deren obere Flachseite mit einer Elektrode 34 versehen ist, kann man ein zweidimensionales Ultraschallbild auslesen.
Da innerhalb einer Matrix mit beispielsweise 200 × 200 Elementarwandlern bei einer Länge der Leiterplatten 10 von beispielsweise 160 mm und einer Breite von beispielsweise 0,8 mm der für einen Elementarwandler zur Verfügung stehende Platz im allgemeinen gering ist, wenn ein Ultraschallbild mit hoher Auflösung abgetastet wird, können auch nur sehr dünne Leiter für die Stromzuführung und die Signalleitungen verwendet werden. Deswegen wird auch als Aufbauform die Standardhybridtechnik und insbesondere die Dünnfilmtechnik gewählt. Dies gilt ebenso für die Masseleitung 22.
Unter Umständen kann es vorteilhaft sein, die zu jeweils einer der Leiterplatten 10 gehörenden Dual-Gate-MOS-FETs 12 innerhalb der Aussparung 18 dieser Leiterplatten 10 hintereinander anzuordnen.
In einer vorteilhaften Ausführungsform nach Fig. 2 ist jeweils eine der Flachseiten 14 der Leiterplatten 10 mit einer parallel zu den Schmalseiten 16 verlaufenden Nut 19 versehen, die die Dual-Gate-MOS-FETs 12 der benachbarten Leiterplatte 10 abdeckt.
In einer weiteren Ausführungsform nach Fig. 3, ist das Prinzip der elektrischen Schaltung der Vorrichtung zur Auslese zweidimensionaler Ladungsbilder dargestellt. Die Matrix besteht aus mehreren, beispielsweise 200 Zeilen 4, von denen jeweils eine einer Leiterplatte 10 entspricht. Die Signalausgangsleitungen, von denen in der Fig. 3 nur drei dargestellt und mit Z₁, Z₂, Zn bezeichnet sind, sind außerhalb der Leiterplatten 10 mit einem Multiplexer 36 verbunden. Die Wasserleitungen 22 sind außerhalb der Leiterplatten 10 mit einer Masseschiene 24 verbunden. Die Steuerleitungen jeweils der Leiterplatten 10, von denen in der Figur nur einige dargestellt und mit S₁, S₂ und Sn bezeichnet, sind mit Hilfe der Hauptsteuerleitungen, von denen in der Figur nur einige dargestellt und mit HS₁, HS₂ und HSn bezeichnet, in Richtung der Spalten 6 untereinander elektrisch leitend verbunden. Die Hauptsteuerleitungen sind mit einem Pegelkonverter 38 und deren Eingänge mit einem Schieberegister 40 verbunden. Durch diese Gestaltung der Masseleitungen 22, der Masseschiene 24 und der Signalausgangsleitungen wird innerhalb der Matrix längs einer Leitung ein Aufsummieren der Ströme, die bei größeren Matrizen zur Überlastung der Leitung oder zu unzulässig hohen Spannungsabfällen längs dieser Leitungen führen können, vermieden.

Claims (15)

1. Vorrichtung zur Auslese eines zweidimensionalen Ladungsbildes mittels eines Arrays (2), die folgende Merkmale umfaßt:
  • a) Das Array (2) enthält gestapelte Leiterplatten (10),
  • b) eine der Flachseiten (14) jeweils einer der Leiterplatten (10) ist jeweils mit einer parallel zu deren oberen Schmalseiten (16) verlaufenden Aussparung (18) versehen, die elektronische Bauteile enthält, deren zugehörige, in Dünnfilmtechnik hergestellte Leitungen auf einer Flachseite (14) der jeweils zugehörigen Leiterplatte (10) angeordnet sind,
  • c) jeweils die obere Schmalseite (16) jeder Leiterplatte (10) ist mit Elektroden (8) versehen, die in ihrer Gesamtheit als Matrix in Zeilen (4) und Spalten (6) geordnet sind, wobei
  • d) jede Leiterplatte (10) jeweils eine Zeile (4) dieser Matrix bildet,
  • e) jeder der Elektroden (8) mit Leiterplatten (10) jeweils ein schaltbarer Verstärker zugeordnet ist und und diese schaltbaren Verstärker in der Längsrichtung der jeweils zugehörigen Aussparung (18), d. h. in Richtung der Zeilen (4), hintereinander angeordnet sind,
  • f) Verbindungsleiter (20) gleicher Länge zwischen den Elektroden (8) und jeweils den entsprechenden schaltbaren Verstärkern vorgesehen sind und
  • g) Hauptsteuerleitungen (HS₁ bis HS₈) auf den den Elektroden (8) gegenüberliegenden unteren Schmalseiten (17) der Leiterplatten (10) in Richtung der Spalten (6) angeordnet sind und jeweils die zur gleichen Spalte (6) gehörenden Steuerleitungen (S₁ bis S₈) der schaltbaren Verstärker der Leiterplatten (10) elektrisch leitend miteinander verbinden.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jeweils der einer der Elektroden (8) zugeordnete schaltbare Verstärker auf der von der Aussparung (18) abgewandten Flachseite (14) der Leiterplatte (10) angeordnet ist.
3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als schaltbare Verstärker Dual-Gate-MOS-FETs (12) vorgesehen sind.
4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Elektroden (8) einer Leiterplatte (10) jeweils mit dem ersten Gate (26) des zugeordneten Dual-Gate-MOS-FETs (12) verbunden sind.
5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das zweite Gate (28) jedes Dual-Gate-MOS-FETs (12) einer Leiterplatte (10) mit jeweils einer der Steuerleitungen (S₁ bis S₈) verbunden ist.
6. Vorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Drainanschlüsse (30) der Dual-Gate-MOS-FETs (12) einer Leiterplatte (10) mit einer gemeinsamen Signalleitung (Z₆) verbunden sind.
7. Vorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Aussparung (18) als Nut (19) gestaltet ist.
8. Vorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß Masseleitungen (22) der Leiterplatten (10) außerhalb der Leiterplatten (10) mit einer Masseschiene (24) verbunden sind.
9. Anordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Matrix der Elektroden (6) mit einer ultraschallempfindlichen Schicht (32) versehen ist.
10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die ultraschallempfindliche Schicht (32) eine Folie aus Polyvinylidenfluorid PVDF ist.
11. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die ultraschallempfindliche Schicht (32) eine Polymerfolie ist, die ein Pulver aus Blei-Zirkonat-Titanat- PZT enthält.
12. Anordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Matrix der Elektroden (8) mit einer lichtempfindlichen Schicht versehen ist.
13. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die lichtempfindliche Schicht aus Silizium besteht.
14. Anordnung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß oberhalb der ultraschallempfindlichen Schicht (32) oder oberhalb der lichtempfindlichen Schicht eine Elektrode (34) vorgesehen ist.
15. Verfahren zur Herstellung einer Vorrichtung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß den Dual-Gate-MOS-FETs (12) zugeordnete Ableitwiderstände (21), die jeweils zwischen einem der Verbindungsleiter (20) und dem gemeinsamen Masseleiter (22) angeordnet sind, in einem gemeinsamen Arbeitsgang mit aufgebracht werden.
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