EP0256378B1 - Vorrichtung zum Lesen eines zweidimensionalen Ladungsbildes - Google Patents

Vorrichtung zum Lesen eines zweidimensionalen Ladungsbildes Download PDF

Info

Publication number
EP0256378B1
EP0256378B1 EP87111002A EP87111002A EP0256378B1 EP 0256378 B1 EP0256378 B1 EP 0256378B1 EP 87111002 A EP87111002 A EP 87111002A EP 87111002 A EP87111002 A EP 87111002A EP 0256378 B1 EP0256378 B1 EP 0256378B1
Authority
EP
European Patent Office
Prior art keywords
electrodes
printed
circuit board
fets
side surfaces
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
EP87111002A
Other languages
English (en)
French (fr)
Other versions
EP0256378A1 (de
Inventor
Fritz Dipl.-Ing. Breimesser
Bernd Dr. Granz
Bertram Sachs
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to AT87111002T priority Critical patent/ATE63178T1/de
Publication of EP0256378A1 publication Critical patent/EP0256378A1/de
Application granted granted Critical
Publication of EP0256378B1 publication Critical patent/EP0256378B1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B06—GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS IN GENERAL
    • B06B—METHODS OR APPARATUS FOR GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS OF INFRASONIC, SONIC, OR ULTRASONIC FREQUENCY, e.g. FOR PERFORMING MECHANICAL WORK IN GENERAL
    • B06B1/00—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency
    • B06B1/02—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency making use of electrical energy
    • B06B1/06—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency making use of electrical energy operating with piezoelectric effect or with electrostriction
    • B06B1/0607—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency making use of electrical energy operating with piezoelectric effect or with electrostriction using multiple elements
    • B06B1/0622—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency making use of electrical energy operating with piezoelectric effect or with electrostriction using multiple elements on one surface
    • B06B1/0629—Square array

Definitions

  • the invention relates to a device for reading a two-dimensional charge image, as disclosed for example in EP-A-160821.
  • DE-A-3224026 discloses a device for reading a two-dimensional charge image which contains an array of electrodes which are arranged on the narrow sides of stacked printed circuit boards.
  • One of the flat sides of the printed circuit boards is provided with a recess running parallel to the narrow sides.
  • the recess serves to create space for the electronic components located on the adjacent plate in the stack.
  • the electrodes arranged one behind the other on the narrow side of a printed circuit board are connected via connecting conductors of approximately the same length to switchable amplifiers also arranged one behind the other in the longitudinal direction on the printed circuit board.
  • the electrodes belonging to a printed circuit board form the rows of a matrix in the stack.
  • Dual-gate MOS-FETs are provided as switchable amplifiers, the input of which is additionally protected by a bleeder resistor arranged on the printed circuit board.
  • the amplifiers located on a circuit board belong to one image line of the matrix.
  • the outputs of this Amplifiers are connected to a common output line.
  • the control inputs of the amplifiers are each connected to main control lines which are arranged on the narrow side of the printed circuit board opposite the electrodes in the direction of the columns of the matrix.
  • a common main control line is assigned to the amplifiers belonging to a column of the matrix.
  • the charge image formed on the electrode matrix can thus be read out in columns.
  • both the thickness of the circuit board and the grid size for the electrodes are limited to values that are less than 1 mm.
  • the circuit boards are manufactured using standard hybrid technology.
  • the passive components for example the leakage resistance, are applied in thin-film technology to the printed circuit board made of aluminum oxide Al2O3 and the switchable dual-gate Mos-Fets are glued onto the printed circuit board as semiconductor chips and wire-bonded.
  • this known arrangement has the disadvantage that it is only possible to determine whether a component, for example the dual-gate MOS-FET, is defective after a printed circuit board has been fitted and the bond connections have been made. If this is the case, the entire printed circuit board is unusable. Since such a printed circuit board can contain up to 200 amplifier chips, a low yield can be expected during production. An error rate in the bonding of the individual chips of, for example, only 1% would result in only one of about 8 printed circuit boards being usable on average is. In addition, if an error occurs during operation, for example due to mechanical damage to an electrode, the entire circuit board must be replaced.
  • the invention is therefore based on the object of providing a device for reading a two-dimensional charge image which can be produced with a low failure rate and which does not require the replacement of the entire printed circuit board if a single pixel fails.
  • the support bodies for the electrodes and the circuit boards associated with them are detachably connected, they can be manufactured and tested independently of one another. If, for example, an electrode on the support body becomes defective during operation, the circuit board can be separated from the support body and connected to a new tested support body.
  • the side surfaces of the support body are provided with mutually parallel conductor tracks which lead to the electrodes.
  • the circuit boards contain signal contact areas in the same grid dimension, so that the support body and the circuit boards can be soldered to one another after pre-tinning of the signal contact areas and the conductor tracks on the support body.
  • the supporting bodies consist of glass or ceramic, preferably aluminum oxide Al2O3. Dual-gate MOS-FETs are particularly suitable as switchable amplifiers.
  • the printed circuit boards and the supporting bodies for the electrodes can be manufactured independently of one another, a very thin printed circuit board, the thickness of which preferably does not exceed 0.1 mm, can be used. This makes it possible, with a grid dimension in the column direction of the matrix of up to 1.3 mm, to populate the circuit board with switchable amplifiers which are arranged in a housing.
  • the dual-gate MOS-FETs are in a SOT housing which is suitable for the assembly of printed circuit boards in SMD technology.
  • the circuit board is equipped with switchable amplifiers, which in are arranged in a housing is not possible.
  • the advantage of using housed switchable amplifiers is that the individual amplifiers can be tested prior to assembly and that there is also a significantly lower risk of damage to the MOS-FET during assembly than in the bonding process. This significantly reduces the failure rate in the manufacture of the circuit board.
  • the gate connections of the MOS-FETs which are each connected to an electrode are protected with a bleeder resistor which is integrated in the MOS-FET.
  • a cuboid support body 2 is provided on one of its side surfaces with, for example, square electrodes 4.
  • the support body 2 consists of an electrically insulating material, preferably ceramic, in particular aluminum oxide Al2O3.
  • the electrodes consist of an electrically conductive material, for example gold Au.
  • a side surface of the support body 2 which is perpendicular to the electrodes 4 and extends in the longitudinal direction is provided with mutually parallel conductor tracks 6 which touch the electrodes 4 around an edge 5.
  • the grid dimension a of the conductor tracks corresponds to the grid dimension of the electrodes 4.
  • the thickness d 1 of the support body 2 is less than 2 mm, in particular about 1.3 mm, in a preferred embodiment.
  • the side surface of the support body 2 opposite the side surface provided with conductor tracks 6 is provided in the longitudinal direction with a recess 8 which extends to the edge of the side surface facing away from the electrodes 4.
  • signal contact surfaces 12 with a grid dimension a are arranged in the longitudinal direction of a printed circuit board 10 on a flat side in its edge region.
  • This grid dimension corresponds to the grid dimension a of the conductor tracks of the support body 2 according to FIG these signal contact surfaces 12 lead signal lines 14 to switchable amplifiers.
  • the switchable amplifiers are dual-gate MOS-FETs 16, the first gate connection 162 of which is each connected to a signal contact area 12.
  • the latter is provided with switching contact areas 22, of which switching lines 18 each lead to a second gate connection 164 of the dual-gate MOS-FET 16.
  • dual-gate MOS-FETs 16 are in a SOT housing and the connections to the conductor tracks are made using SMD technology.
  • the dual-gate MOS-FETs 16 are accommodated in separate SOT housings.
  • the dual-gate MOS-FETs 16 are then arranged in groups next to one another, the number of the dual-gate MOS-FETs 16 arranged in a group one below the other from the ratio between the geometrical space requirement of an individual dual-gate MOS-FET 16 and the grid dimension a results.
  • the dual-gate MOS-FETs 16 are arranged next to one another in groups of four.
  • the drain terminal 168 of the dual-gate MOS-FET 16 is connected to an output line 20, which leads to an output signal contact area 24 common to all dual-gate MOS-FETs 16.
  • a ground contact area 25 is also arranged on the printed circuit board 10 and is connected to the source connection 166 of the dual-gate MOS-FETs 16 via ground lines 21.
  • the output lines 20 and the ground lines 21 are located on the flat side of the printed circuit board 10, which lies opposite the component side, so that in the region of the drain connections 168 and Source terminals 166 of the dual-gate MOS-FET 16 vias are required.
  • the ground lines 21 are formed over a large area and, except for the area provided for the output lines 20, cover the back of the circuit board almost completely.
  • the first gate connection 162 is protected against excessive charging by means of a ground discharge resistor, which in a preferred embodiment is integrated in the MOS-FET 16.
  • the side surfaces of the support bodies 2 provided with the conductor tracks 6 each overlap with the flat side of the circuit boards 10 on which the signal contact surfaces 12 are located.
  • the resulting contact surface 26 is smaller than the corresponding side surface of the support body 2.
  • the electrodes 4 are arranged in a stack in the form of a matrix, the rows of which are each formed by the electrodes 4 located on a single support body 2.
  • the printed circuit boards 10 are soldered to the supporting body 2 on the pre-tinned signal contact surfaces 12 or conductor tracks 6.
  • the connection between the support body 2 and the printed circuit board 10 can be established and released by local heating in the area of the support surface 24.
  • the circuit board 10 can then already be equipped with the dual-gate MOS-FETs 16.
  • the thickness d3 of the circuit board 10 is slightly smaller than the thickness d2 of the recesses 8 of the support body 2, so that the support body 2 can be stacked without a space with a minimum distance between the electrodes 4.
  • the side opposite the conductor tracks 6 and the end faces of the support body 2 are provided with a conductive layer which serves as a ground.
  • a thin electrically insulating film must then be inserted in the stack.
  • the thickness d3 of the circuit boards 10 is less than 0.2 mm, in particular about 0.1 mm, in a preferred embodiment.
  • the overall height of the housing of the dual-gate MOS-FETs 16 in the SOT housing is approximately 1.1 mm, for example. This results in a minimum thickness of the support body 2, which is approximately 1.3 mm. This measure also corresponds to the image resolution in the column direction that can be achieved with this device.
  • the transducer 30 can be constructed, for example, from a coherent plate or film or from several rods.
  • the side surface of the transducer 30 opposite the electrodes 4 is provided with a conductive layer 32, which is connected to ground together with the source connection 166 of the dual-gate MOS-FET 16.
  • the charge distribution generated in the converter 30 by external influences, for example by light, pressure or temperature, can thus be read via the electrodes 4.
  • the converter 30 can be made, for example, of piezo or pyroelectric material, for example made of piezoceramic or PVDF, or of light-sensitive material, for example silicon.
  • the impedance of the bleeder resistor integrated in the MOS-FET 16 must be much larger than the impedance of the electrodes 4 against Mass which is given, for example, in the case of a piezoelectric transducer 30 for measuring ultrasonic signals essentially by its capacitance and the ultrasonic frequency.

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Facsimile Heads (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Apparatus For Radiation Diagnosis (AREA)
  • Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
  • Combinations Of Printed Boards (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

  • Die Erfindung bezieht sich auf eine Vorrichtung zum Lesen eines zweidimensionalen Ladungsbildes, wie sie beispielsweise in EP-A-160821 offenbart ist.
  • In der DE-A-3224026 ist eine Vorrichtung zum Lesen eines zweidimensionalen Ladungsbildes offenbart, die ein Array aus Elektroden enthält, die auf den Schmalseiten gestapelter Leiterplatten angeordnet sind. Jeweils eine der Flachseiten der Leiterplatten sind mit einer parallel zu den Schmalseiten verlaufenden Aussparung versehen. Die Aussparung dient dazu, Raum für die auf der im Stapel benachbarten Platte befindlichen elektronischen Bauteile zu schaffen. Die auf der Schmalseite einer Leiterplatte in Längsrichtung hintereinander angeordneten Elektroden sind über Verbindungsleiter annähernd gleicher Länge mit auf der Leiterplatte ebenfalls in Längsrichtung hintereinander angeordneten schaltbaren Verstärkern verbunden. Die zu einer Leiterplatte gehörenden Elektroden bilden im Stapel die Zeilen einer Matrix. Als schaltbare Verstärker sind Dual-Gate-MOS-FETs vorgesehen, deren Eingang zusätzlich durch einen auf der Leiterplatte angeordneten Ableitwiderstand geschützt ist. Die auf einer Leiterplatte befindlichen Verstärker gehören zu einer Bildzeile der Matrix. Die Ausgänge dieser Verstärker sind mit einer gemeinsamen Ausgangsleitung verbunden. Die Steuereingänge der Verstärker sind jeweils mit Hauptsteuerleitungen verbunden, die auf der den Elektroden gegenüberliegenden Schmalseite der Leiterplatte in Richtung der Spalten der Matrix angeordnet sind. Den Verstärkern, die zu einer Spalte der Matrix gehören, ist dabei eine gemeinsame Hauptsteuerleitung zugeordnet. Das auf der Elektrodenmatrix entstandene Ladungsbild kann somit spaltenweise ausgelesen werden. Um eine hohe Ortsauflösung zu erhalten, ist sowohl die Dicke der Leiterplatte, als auch das Rastermaß für die Elektroden auf Werte, die kleiner als 1 mm sind, begrenzt. Da durch die begrenzte Tiefe der in die Leiterplatte eingefrästen Aussparungen hinsichtlich der Bauhöhe nur wenig Platz für die elektronischen Bauteile vorhanden ist, sind die Leiterplatten in Standardhybridtechnik hergestellt. Die passiven Bauelemente, beispielsweise der Ableitwiderstand, sind in Dünnfilmtechnik auf die Leiterplatte aus Aluminiumoxid Al₂O₃ aufgebracht und die schaltbaren Dual-Gate-Mos-Fets sind als Halbleiterplättchen auf die Leiterplatte aufgeklebt und drahtgebonded.
  • Diese bekannte Anordnung hat nun jedoch den Nachteil, daß erst nach Bestückung einer Leiterplatte und Herstellen der Bond-Verbindungen festgestellt werden kann, ob ein Bauteil, beispielsweise der Dual-Gate-MOS-FET, defekt ist. Ist dies der Fall, ist die gesamte bestückte Leiterplatte unbrauchbar. Da eine derartige Leiterplatte bis zu 200 Verstärker-Chips enthalten kann, ist bei der Fertigung mit einer niedrigen Ausbeute zu rechnen. Eine Fehlerrate beim Bonden der einzelnen Chips von beispielsweise nur 1 % würde dazu führen, daß von etwa 8 Leiterplatten im Mittel nur eine brauchbar ist. Außerdem ist bei Auftreten eines Fehlers während des Betriebs, beispielsweise durch mechanische Beschädigung einer Elektrode, die gesamte Leiterplatte auszutauschen.
  • Der Erfindung liegt somit die Aufgabe zugrunde, eine Vorrichtung zum Lesen eines zweidimensionalen Ladungsbildes zu schaffen, die sich mit einer geringen Ausfallquote herstellen läßt und die bei Ausfall eines einzelnen Bildpunktes nicht den Austausch der gesamten Leiterplatte erfordert.
  • Die genannte Aufgabe wird gelöst mit den kennzeichnenden Merkmalen des Anspruchs 1. Da die Tragkörper für die Elektroden und die mit den jeweils ihnen zugeordneten Leiterplatten lösbar verbunden sind, können sie voneinander unabhängig hergestellt und getestet werden. Wird während des Betriebs beispielsweise eine Elektrode auf dem Tragkörper defekt, so kann die Leiterplatte vom Tragkörper getrennt und mit einem neuen getesteten Tragkörper verbunden werden. Die Seitenflächen des Tragkörpers sind mit zueinander parallelen Leiterbahnen versehen, die zu den Elektroden führen. Die Leiterplatten enthalten in gleichem Rastermaß Signal-Kontaktflächen, so daß der Tragkörper und die Leiterplatten nach Vorverzinnen der Signal-Kontaktflächen und der Leiterbahnen auf dem Tragkörper miteinander verlötet werden können.
  • Die Tragkörper bestehen in einer vorteilhaften Ausführungsform aus Glas oder Keramik, vorzugsweise Aluminiumoxid Al₂O₃. Als schaltbare Verstärker sind insbesondere Dual-Gate-MOS-FETs geeignet.
  • Da die Leiterplatten und die Tragkörper für die Elektroden unabhängig voneinander gefertigt werden können, kann eine sehr dünne Leiterplatte, deren Dicke vorzugsweise 0,1 mm nicht überschreitet, verwendet werden. Dadurch ist es möglich, bei einem Rastermaß in Spaltenrichtung der Matrix bis zu 1,3 mm, die Leiterplatte mit schaltbaren Verstärkern zu bestücken, die in einem Gehäuse angeordnet sind. In einer bevorzugten Ausführungsform befinden sich die Dual-Gate-MOS-FETs in einem SOT-Gehäuse, das für die Bestückung von Leiterplatten in SMD-Technik geeignet ist. Das Ausfräsen einer Aussparung bis auf eine verbleibende Wandstärke von etwa 0,1 mm ist technisch nur mit erheblichem Aufwand durchführbar, so daß in der Ausführungsform gemäß dem Stand der Technik bei gleicher Ausdehnung der Elektroden in Spaltenrichtung eine Bestückung der Leiterplatte mit schaltbaren Verstärkern, die in einem Gehäuse angeordnet sind, nicht möglich ist. Der Vorteil der Verwendung gehäuster schaltbarer Verstärker besteht nun darin, daß die einzelnen Verstärker vor Bestückung getestet werden können und das außerdem bei der Bestückung eine gegenüber dem Bondvorgang erheblich niedrigere Gefahr der Beschädigung des MOS-FETs gegeben ist. Dadurch verringert sich die Ausfallquote bei der Herstellung der Leiterplatte beträchtlich.
  • In einer vorteilhaften Ausführungsform sind die jeweils mit einer Elektrode verbundenen Gate-Anschlüsse der MOS-FETs mit einem Ableitwiderstand geschützt, der in den MOS-FET integriert ist.
  • Zur weiteren Erläuterung der Erfindung wird auf die Zeichnung verwiesen, in deren
    • Figur 1 eine vorteilhafte Ausgestaltung des Tragkörpers für die Elektroden perspektivisch dargestellt ist.
    • Figur 2 zeigt in einer Draufsicht einen Ausschnitt aus einer bestückten Leiterplatte in einer bevorzugten Ausführungsform und in
    • Figur 3 ist die erfindungsgemäße Vorrichtung im Schnitt schematisch veranschaulicht.
  • Gemäß Figur 1 ist ein quaderförmiger Tragkörper 2 auf einer seiner Seitenflächen mit beispielsweise quadratischen Elektroden 4 versehen. Der Tragkörper 2 besteht aus einem elektrisch isolierenden Material, vorzugsweise aus Keramik, insbesondere aus Aluminiumoxid Al₂O₃. Die Elektroden bestehen aus einem elektrisch leitenden Material, beispielsweise Gold Au . Eine senkrecht zu den Elektroden 4 stehende, in Längsrichtung ausgedehnte Seitenfläche des Tragkörpers 2 ist mit zueinander parallelen Leiterbahnen 6 versehen, die um eine Kante 5 die Elektroden 4 berühren. Das Rastermaß a der Leiterbahnen entspricht dem Rastermaß der Elektroden 4. Die Dicke d₁ des Tragkörpers 2 beträgt in einer bevorzugten Ausführungsform weniger als 2 mm, insbesondere etwa 1,3 mm. Die der mit Leiterbahnen 6 versehenen Seitenfläche gegenüberliegende Seitenfläche des Tragkörpers 2 ist in Längsrichtung mit einer Aussparung 8 versehen, die sich bis zum von den Elektroden 4 abgewandten Rand der Seitenfläche erstreckt.
  • Entsprechend Figur 2 sind bei einer Leiterplatte 10 auf einer Flachseite in deren Randbereich in Längsrichtung Signal-Kontaktflächen 12 mit einem Rastermaß a angeordnet. Dieses Rastermaß entspricht dem Rastermaß a der Leiterbahnen des Tragkörpers 2 gemäß Figur 1. Von diesen Signal-Kontaktflächen 12 führen Signalleitungen 14 zu schaltbaren Verstärkern. Bei den schaltbaren Verstärkern handelt es sich um Dual-Gate-MOS-FETs 16, deren erster Gate-Anschluß 162 jeweils mit einer Signal-Kontaktfläche 12 verbunden ist. In dem den Signal-Kontaktflächen 12 gegenüberliegenden Randbereich der Bestückungsseite der Leiterplatte 10 ist diese mit Schalt-Kontaktflächen 22 versehen, von denen Schaltleitungen 18 zu jeweils einem zweiten Gate-Anschluß 164 des Dual-Gate-MOS-FETs 16 führen. In einer bevorzugten Ausführungsform befinden sich beispielsweise Dual-Gate-MOS-FETs 16 in einem SOT-Gehäuse und die Verbindungen zu den Leiterbahnen sind in SMD-Technik hergestellt. In einer besonders bevorzugten Ausführungsform sind die Dual-Gate-MOS-FETs 16 in jeweils voneinander getrennten SOT-Gehäusen untergebracht. Die Dual-Gate-MOS-FETs 16 sind dann in Gruppen nebeneinander angeordnet, wobei die Anzahl der in einer Gruppe untereinander angeordneten Dual-Gate-MOS-FETs 16 sich aus dem Verhältnis zwischen dem geometrischen Platzbedarf eines einzelnen Dual-Gate-MOS-FETs 16 und dem Rastermaß a ergibt. Gemäß Figur 2 sind beispielsweise die Dual-Gate-MOS-FETs 16 in Vierergruppen nebeneinander angeordnet. Der Drain-Anschluß 168 des Dual-Gate-MOS-FETs 16 ist mit einer Ausgangsleitung 20 verbunden, die zu einer allen Dual-Gate-MOS-FETs 16 gemeinsamen Ausgangssignal-Kontaktfläche 24 führt. Auf der Leiterplatte 10 ist auch eine Masse-Kontaktfläche 25 angeordnet, die über Masseleitungen 21 mit dem Source-Anschluß 166 der Dual-Gate-MOS-FETs 16 verbunden ist. Die Ausgangsleitungen 20 und die Masseleitungen 21 befinden sich auf der Flachseite der Leiterplatte 10, die der Bestückungsseite gegenüberliegt, so daß im Bereich der Drain-Anschlüsse 168 und der Source-Anschlüsse 166 des Dual-Gate-MOS-FETs 16 Durchkontaktierungen erforderlich sind. Die Masseleitungen 21 sind in einer bevorzugten Ausführungsform großflächig ausgebildet und bedecken bis auf die für die Ausgangsleitungen 20 vorgesehenen Bereich nahezu vollständig die Rückseite der Leiterplatte.
  • Der erste Gate-Anschluß 162 ist gegen zu hohe Aufladung mittels eines Ableitwiderstandes nach Masse geschützt, der in einer bevorzugten Ausführungsform in den MOS-FET 16 integriert ist.
  • Bei dem in Figur 3 im Schnitt dargestellten Stapel überlappen sich die mit den Leiterbahnen 6 versehenen Seitenflächen der Tragkörper 2 jeweils mit der Flachseite der Leiterplatten 10, auf der sich die Signal-Kontaktflächen 12 befinden. Die entstehende Auflagefläche 26 ist kleiner als die entsprechende Seitenfläche des Tragkörpers 2. Die Elektroden 4 sind im Stapel in Gestalt einer Matrix angeordnet, deren Zeilen jeweils durch die auf einem einzigen Tragkörper 2 befindlichen Elektroden 4 gebildet werden. In einer bevorzugten Ausführungsform sind die Leiterplatten 10 mit dem Tragkörper 2 jeweils an den vorverzinnten Signal-Kontaktflächen 12 bzw. Leiterbahnen 6 verlötet. Die Verbindung von Tragkörper 2 und Leiterplatte 10 kann dabei durch eine lokale Aufheizung im Bereich der Auflagefläche 24 hergestellt und gelöst werden. Die Leiterplatte 10 kann dann bereits mit den Dual-Gate-MOS-FETs 16 bestückt sein. Die Dicke d₃ der Leiterplatte 10 ist etwas kleiner als die Dicke d₂ der Aussparungen 8 der Tragkörper 2, so daß die Tragkörper 2 ohne Zwischenraum mit minimalem Abstand zwischen den Elektroden 4 gestapelt werden können. In einer vorteilhaften Ausführungsform ist die den Leiterbahnen 6 gegenüberliegende Seite und die Stirnflächen des Tragkörpers 2 mit einer leitfähigen Schicht versehen, die als Masse dient. Zur elektrischen Isolation der Leiterbahnen 6 untereinander muß dann im Stapel eine dünne elektrisch isolierende Folie eingefügt werden. Die Dicke d₃ der Leiterplatten 10 ist in einer bevorzugten Ausführungsform kleiner als 0,2 mm, insbesondere etwa 0,1 mm. Die Bauhöhe des Gehäuses der Dual-Gate-MOS-FETs 16 beträgt im SOT-Gehäuse beispielsweise etwa 1,1 mm. Damit ergibt sich eine minimale Dicke der Tragkörper 2, die etwa 1,3 mm beträgt. Dieses Maß entspricht auch der mit dieser Vorrichtung erreichbaren Bildauflösung in Spaltenrichtung.
  • Mit dieser Vorrichtung kann das in einem an die Elektrode 4 angrenzenden Wandler 30 induzierte elektrische Ladungssignal gelesen werden. Der Wandler 30 kann beispielsweise eine zusammenhängende Platte oder Folie oder aus mehreren Stäben aufgebaut sein. Die den Elektroden 4 gegenüberliegende Seitenfläche des Wandlers 30 ist mit einer leitfähigen Schicht 32 versehen, die gemeinsam mit dem Source-Anschluß 166 des Dual-Gate-MOS-FETs 16 mit Masse verbunden ist. Die durch äußere Einwirkung, beispielsweise durch Licht, Druck oder Temperatur, im Wandler 30 erzeugte Ladungsverteilung kann somit über die Elektroden 4 gelesen werden. Der Wandler 30 kann beispielsweise aus piezo- bzw. pyroelektrische Material, beispielsweise aus Piezokeramik oder PVDF, oder aus lichtempfindlichen Material, beispielsweise Silizium, sein. Die Impedanz des in den MOS-FET 16 integrierten Ableitwiderstandes muß dabei sehr viel größer sein, als die Impedanz der Elektroden 4 gegen Masse, die beispielsweise bei einem piezoelektrischen Wandler 30 zur Messung von Ultraschall-Signalen im wesentlichen durch seine Kapazität und die Ultraschallfrequenz gegeben ist.

Claims (5)

  1. Vorrichtung zum Lesen eines zweidimensionalen Ladungsbildes mit folgenden Merkmalen:
    a) sie enthält gestapelte quaderförmige Tragkörper (2) aus elektrisch isolierendem Material,
    b) die Tragkörper sind jeweils an einer ihrer Seitenflächen mit Elektroden (4) versehen,
    c) die Elektroden (4) sind in Längsrichtung derart hintereinander angeordnet, daß sie im Stapel die Zeilen einer Matrix bilden,
    d) die Tragkörper (2) sind jeweils mit einer Leiterplatte (10) lösbar verbunden,
    e) die Leiterplatte (10) enthält schaltbare Verstärker,
    f) die Elektroden (4) des Tragkörpers (2) sind jeweils mit einem schaltbaren Verstärker auf der dem Tragkörper zugeordneten Leiterplatte (10) elektrisch verbunden,
    und
    g) die Tragkörper (2) sind an einer ihrer in Längsrichtung ausgedehnten senkrecht zu den Elektroden (4) stehenden Seitenflächen mit zueinander parallelen Leiterbahnen (6) versehen, die zu den Elektroden (4) führen,
    dadurch gekennzeichnet , daß
    a) die Leiterplatten (10) jeweils auf einer ihrer Flachseiten im Randbereich Signal-Kontaktflächen (12) enthalten, deren Rastermaß (a) dem Rastermaß (a) der Leiterbahnen (6) auf dem Tragkörper (2) entspricht,
    b) die mit Leiterbahnen (6) versehenen Seitenflächen der Tragkörper (2) und die mit den Signal-Kontaktflächen (12) versehenen Flachseiten der ihnen jeweils zugeordneten Leiterplatten (10) sich mit einer Auflagefläche (26) überlappen, die kleiner ist als die jeweiligen Flachseiten bzw. Seitenflächen,
    c) die Seitenflächen der Tragkörper (2) in ihrem der Auflagefläche gegenüberliegenden Oberflächenbereich jeweils mit einer Aussparung (8) versehen sind, deren Tiefe (d₂) größer ist als die Dicke (d₃) der Leiterplatte (10).
  2. Vorrichtung nach Anspruch 1 mit Dual-Gate-MOS-FETs (16) als schaltbare Verstärker.
  3. Vorrichtung nach Anspruch 2 mit einem Ableitwiderstand zwischen dem ersten Gate-Anschluß (162) und dem Source-Anschluß (166) der MOS-FETs (6), der jeweils in die Dual-Gate-MOS-FETs (16) integriert ist.
  4. Vorrichtung nach einem der Ansprüche 1 bis 3 mit schaltbaren Verstärkern, die in Gehäusen angeordnet sind.
  5. Vorrichtung nach einem der Ansprüche 1 bis 4, mit schaltbaren Verstärkern, die in SOT-Gehäusen angeordnet sind.
EP87111002A 1986-08-11 1987-07-29 Vorrichtung zum Lesen eines zweidimensionalen Ladungsbildes Expired - Lifetime EP0256378B1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
AT87111002T ATE63178T1 (de) 1986-08-11 1987-07-29 Vorrichtung zum lesen eines zweidimensionalen ladungsbildes.

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3627159 1986-08-11
DE3627159 1986-08-11

Publications (2)

Publication Number Publication Date
EP0256378A1 EP0256378A1 (de) 1988-02-24
EP0256378B1 true EP0256378B1 (de) 1991-05-02

Family

ID=6307139

Family Applications (1)

Application Number Title Priority Date Filing Date
EP87111002A Expired - Lifetime EP0256378B1 (de) 1986-08-11 1987-07-29 Vorrichtung zum Lesen eines zweidimensionalen Ladungsbildes

Country Status (5)

Country Link
US (1) US4742494A (de)
EP (1) EP0256378B1 (de)
JP (1) JPS6358178A (de)
AT (1) ATE63178T1 (de)
DE (1) DE3769724D1 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3817726A1 (de) * 1988-05-25 1989-11-30 Siemens Ag Vorrichtung zur raeumlichen ultraschall-ortung von konkrementen
US5329498A (en) * 1993-05-17 1994-07-12 Hewlett-Packard Company Signal conditioning and interconnection for an acoustic transducer
EP0637470A3 (de) * 1993-08-05 1995-11-22 Hewlett Packard Co Rückschicht für einen Anordnung von akustischen Wandler.
CA2139151A1 (en) * 1994-01-14 1995-07-15 Amin M. Hanafy Two-dimensional acoustic array and method for the manufacture thereof
US5757727A (en) * 1996-04-24 1998-05-26 Acuson Corporation Two-dimensional acoustic array and method for the manufacture thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3988536A (en) * 1974-12-30 1976-10-26 Moricca Anthony C Scanning apparatus for television display or pick-up
US4025910A (en) * 1975-01-23 1977-05-24 Massachusetts Institute Of Technology Solid-state camera employing non-volatile charge storage elements
DE3224026A1 (de) * 1982-06-28 1983-12-29 Siemens AG, 1000 Berlin und 8000 München Vorrichtung zur auslese eines zweidimensionalen ladungsbildes mittels eines arrays
DE3412665A1 (de) * 1984-04-04 1985-10-17 Siemens AG, 1000 Berlin und 8000 München Vorrichtung zur auslese eines zweidimensionalen ladungsbildes mittels eines arrays

Also Published As

Publication number Publication date
ATE63178T1 (de) 1991-05-15
EP0256378A1 (de) 1988-02-24
JPS6358178A (ja) 1988-03-12
US4742494A (en) 1988-05-03
DE3769724D1 (de) 1991-06-06

Similar Documents

Publication Publication Date Title
DE69309392T2 (de) Sensor für eine richtungsabhängige physikalische Grösse
DE1591199C2 (de)
DE69419775T2 (de) Bildsensormatrix für infrarote strahlung mit kompositsensoren die jedes pixel formen
EP0022176B1 (de) Modul für Schaltungschips
EP2038624B1 (de) Elektrisches bauelement mit einem sensorelement und verfahren zur verkapselung eines sensorelements
DE3236098A1 (de) Druckwandleranordnung, insbesondere fuer industrieroboter
DE2423484C3 (de) Kapazitiver DruckmeBwandler
DE102007024402A1 (de) Dosimetrievorrichtung für Ladungsträgerstrahlung
EP0270693A1 (de) Mehrkomponenten-Dynamometer
DE3824500A1 (de) Elektrische kabelvorrichtung und damit ausgeruestete ladungssammelvorrichtung
DE3224026C2 (de)
DE2240822A1 (de) Baustein fuer elektrische schaltungen
DE2017067B2 (de) Pyroelektrischer Detektor
EP0256378B1 (de) Vorrichtung zum Lesen eines zweidimensionalen Ladungsbildes
DE102008054879B4 (de) Drucksensor
DE2022895C3 (de)
EP0160821B1 (de) Vorrichtung zur Auslese eines zweidimensionalen Ladungsbildes mittels eines Arrays
DE3125281A1 (de) Elektrische bauelementekombination, insbesondere r-c-kombination
DE3134680A1 (de) "keramisches mikro-einkapselungsgehaeuse fuer elektronische schaltungen"
DE4116826A1 (de) Ladungsverstaerker-anordnung
DE4315847A1 (de) Verbindung zwischen einem Sender und/oder Empfänger sowie einer Antenne
DE3850638T2 (de) Lötstellenprüfvorrichtung durch electronische Messung der Lötstellenfläche.
DE4139369A1 (de) Proportionalzaehlrohr, insbesondere vielfachzaehlrohr zur messung radioaktiver strahlung
EP0195467A1 (de) Influenzsondenanordnung mit mehreren Influenzsonden
DE68914507T2 (de) Vorrichtung zur Aufnahme thermischer Bilder.

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT DE FR NL

17P Request for examination filed

Effective date: 19880325

17Q First examination report despatched

Effective date: 19900627

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): AT DE FR NL

REF Corresponds to:

Ref document number: 63178

Country of ref document: AT

Date of ref document: 19910515

Kind code of ref document: T

REF Corresponds to:

Ref document number: 3769724

Country of ref document: DE

Date of ref document: 19910606

ET Fr: translation filed
PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed
PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: AT

Payment date: 19920701

Year of fee payment: 6

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 19920724

Year of fee payment: 6

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: NL

Payment date: 19920731

Year of fee payment: 6

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: AT

Effective date: 19930729

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 19930915

Year of fee payment: 7

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: NL

Effective date: 19940201

NLV4 Nl: lapsed or anulled due to non-payment of the annual fee
PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Effective date: 19940331

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Effective date: 19950503