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Verfahren und Schaltungsanordnung zur
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Synchronisation von Datensignalen Die Erfindungbetrifft ein Verfahren
zur Synchronisation von Datensignalen in Envelope-Struktur mit einem fest zugeordneten
Synchronisierbit und mit jeweils insgesamt n bit , wobei die Synchronisierbitfolge
abwechselnd "0" und "1" ist.
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In Datenübertragungsnetzen ist bei einer Übertragung in Bitgruppenstruktur
(Envelope-Struktur) zur Synchronisation in jedes Envelope ein Synchronisierbit eingefügt.
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Ein solches Envelope besteht beispielsweise aus n=10 bit in der Empfehlung
X.51 des CCITT, wobei an der zweiten Stelle jedes Envelopes das Synchronisierbit
A (Alignment-Bit) und an der ersten Stelle jedes Envelopes ein Statusbit S steht.
Das Statusbit S dient zur Unterscheidung von Nutzdatenübertragungs- und Signalisierungszustand,
d.h. ob die restlichen 8 bit Informationsdaten oder Signalisierungsdaten enthalten.
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Envelopes werden in der Senderichtung von einem Datenumsetzer zusammengesetzt,
der die von einer Schnittstelle kommenden Sendedaten (Informationsbits) mit einer
Statussignalleitung (S-Bits) und Synchronisierbits (A-Bits) zu einem Zeitmultiplex
zusammenfaßt. Die A-Bit-Folge ist dabei "wo10...". In der Empfangsrichtung müssen
die Informationsbits wieder von den Statusbits (S-Bits) und den Synchronisierbits
(A-Bits) getrennt werden. Hierzu muß der Datenumsetzer auf die Synchronisierbits
einrasten, wozu festgestellt werden muß, an welchen Stellen sich die A-Bits im Datenstrom
befinden.
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Ein mögliches Verfahren zur Synchronisation von Datensignalen ist,
den ankommenden Datenstrom im Abstand von n bit tn ist die Anzahl der Bits in einem
Envelope) auf eine feste Folge (z.B, 101) zu überwachen Tritt nun eine solche Folge
auf, stellt dies eine mögliche A-Bit-Folge dar und es wird auf diese mögliche ABit-Stelle
eingerastet. Diese Folge wird überwacht, d.h.
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es wird beispielsweise nach jeweils 2n bit überprüft, ob die Folge
an dieser Stelle noch "lot" ist. Erst wenn diese Folge gestört ist, werden andere
Bitstellen des Envelopes auf diese Bitkombination untersucht. Es wird also erst
die nächste Stelle eines Envelopes untersucht, nachdem sichergestellt ist, daß die
vorangegangene Stelle nicht das gesuchte A-Bit enthält. Dieses Verfahren ist ziemlich
langwierig. Außerdem kann eine durch Informationsbits simulierte ABit-Folge zu Fehleinrastungen
und damit zu Übertragungsfehlern führen.
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Aufgabe der Erfindung ist es deshalb, ein Verfahren zur Synchronisation
von Datensignalen der eingangs genannten Art anzugeben, das ein möglichst schnelles,
aber auch möglichst sicheres Einrasten der Synchronisation ermöglichst.
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Die beiden Lösungen dieser Aufgabe sind in den Kennzeichenteilen von
Anspruch 1 und 2 beschrieben.
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Bei diesen Verfahren ist bei ungestörter A-Bit-Folge ein falsches
Einrasten sogar ausgeschlossen, da selbst eine über längere Zeit von Informationsbits
vorgetäuschte A-Bit-Folge kein Einrasten bewirkt.
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Ist die A-Bit-Folge 1010. durch Übertragungsfehler während der Synchronisierbitsuche
gestört, kann der Fall eintreten, daß beim ersten bzw. zweiten Verfahren
n
Ergebnisse aufeinanderfolgender UND- bzw. ODER-Verknüpfungen überhaupt keine "1"
bzw. "0" enthalten. In einer vorteilhaften Weiterbildung des ersten bzw.
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zweiten Verfahrens wird deshalb die Synchronisation von vorn begonnen,
wenn mehr als (n-l) Ergebnisse aufeinanderfolgender UND- bzw. ODER-Verknüpfungen
"O" bzw. "1" sind.
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In einer weiteren vorteilhaften Ausgestaltung der Verfahren wird die
Zahl der Bitgruppen, die mindestens zur Synchronisierbitsuche herangezogen werden
sollen, vorgegeben. Diese Zahl hängt von der Güte der Übertragungsstrecke ab. Auf
diese Weise wird auch ein falsches Einrasten bei gestörter A-Bit-Folge weitestgehend
verhindert.
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Schaltungsanordnungen zur Durchführung der Verfahren und vorteilhafte
Weiterbildungen sind in den übrigen Unteransprüchen beschrieben.
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Die Erfindung und Ausführungsbeispiele von Schaltungsanordnungen werden
im folgenden anhand der Zeichnung näher erläutert. Es zeigt: Fig.l und 3 eine bildliche
Darstellung der erfindungsgemäßen Verfahrensabläufe, Fig. 2 und 4 Prinzipschaltbilder
von Schaltungen zur Durchführung der Verfahren, Fig. 5 und 6 Ausführungsbeispiele
der Prinzipschaltbilder nach Fig. 2 und 4.
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In Fig.l und 3 sind von den ankommenden Daten 4 Gruppen I, II, III
und IV von je n bit dargestellt. Der Beginn der Gruppen erfolgt ab einer beliebigen
Stelle im Datenstrom. Die Zahl n der Bits, aus denen eine Gruppe be-
steht,
entspricht der Anzahl der Bitstellen eines Envelopes. Das bedeutet, daß in jeder
Gruppe ein Synchronisierbit A auftritt, wobei die Synchronisierbitfolge abwechselnd
0 und 1 ist. Die Aufgabe besteht nun darin, festzustellen, welches Bit in einer
Gruppe das Synchronisierbit ist. Die erste Gruppe I besteht aus den Bits bll, b12,....,bln,
die zweite Gruppe II aus den Bits b21, b22..., b2n usw.
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In Fig. 1 wird nun jedes Bit der Gruppe 1 mit jedem an gleicher Stelle
stehenden Bit der Gruppe II modulo2 (mod2) addiert, ebenso jedes Bit der Gruppe
II mit dem entsprechenden Bit der Gruppe III usw Die Ergebnisse sind dann: Mli =
bll + b21, M12 = b12 0 b22,..., Mln = bln + b2n; M21 = b21 0 b31, M22 = b22 b32,..,
M2n = b2n 0 b3n; ..................
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Die mod2-Addition wird auch als Antivalenz-Verknüpfung oder Exklusiv-ODER-Verknüpfung
bezeichnet In Fig.l sind die mod2-Additionen der ersten und letzten Bits einer Gruppe
dargestellt. Die Ergebnisse der mod2-Additionen der entsprechenden Bits der Gruppen
I und II werden nun jeweils mit den Ergebnissen der mod2-Additionen entsprechender
Bits der Gruppen II und III UND-verknüpft. Dies ergibt U21 = M11 & R M21, U22
= M12 & M22,..., U2n = Min & M2n.
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Die Ergebnisse dieser UND-Verknüpfungen werden dann mit den Ergebnissen
der mod2-Additionen der Gruppen III und IV jeweils wieder UND-verknupft: U31 = U21
& M31, U32 - U22 & M32,....., U3n = U2n & M3n.
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Die Ergebnisse dieser UND-Verknüpfungen werden dann wiederum mit den
Ergebnissen der mod2-Additionen der Bits der Gruppen IV und V jeweils UND-verknüpft:
U41 = U31 & M41, U42 = U32 & M42,..., U4n = U3n & M4n.
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Dieses Verfahren wird so lange durchgeführt, bis die Ergebnisse von
n aufeinanderfolgenden UND-Verknüpfungen nur noch eine einzige "1" enthalten. Tritt
dieser Fall nach (i-l) UND-Verknüpfungen auf und ist beispielsweise Ui4 =1, steht
das Synchronisierbit A jeweils an vierter Stelle einer Gruppe. Es stellt also b14,
b24, b34, b44, ... das Synchronisierbit dar. Da das Synchronisierbit abwechselnd
"O" und "1" ist, ergeben die mod2-Additionen an dieser Stelle immer "1" und somit
auch die an diesen Stellen folgenden UND-Verknüpfungen.
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Täuschen an einer anderen Stelle Datenbits eine A-Bit-Folge vor, wird
auf diese falsche Stelle bei ungestörter A-Bit-Folge trotzdem nicht eingerastet,
da ja dann n Ergebnisse von aufeinanderfolgenden UND-Verknüpfungen noch zwei Einsen
enthalten. Ein falsches Einrasten ist nur dann möglich, wenn die A-Bit-Folge gestört
ist und an einer einzigen Stelle Datenbits eine A-Bit-Folge vortäuschen. Um auch
dies weitestgehend zu verhindern, kann man eine bestimmte Mindestzahl von Bitgruppen
oder Bits vorgeben, die mindestens zur Synchronisierbitsuche herangezogen werden
sollen. Ein Falscheinrasten ist um so unwahrscheinlicher, je größer diese Mindestzahl
ist, da die Vortäuschung einer A-Bit-Folge durch Datenbits mit zunehmender Zahl
von Bits geringer wird.
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Fig. 3 zeigt die bildliche Darstellung des zweiten erfindungsgemäßen
Verfahrens. Der Verfahrensablauf ist derselbe wie der des anhand von Fig. 1 gezeigten
ersten
Verfahrens. Es treten lediglich Xquivalenz-Verknüpfungen an die Stelle der mod2-
oder Antivalenz-Ver knüpfungen und ODER-Verknüpfungen an die Stelle der UND-Verknüpfungen.
Außerdem ergibt sich an der entsprechenden Stelle, wo sich das Synchronisierbit
befindet, eine einzige "O" statt einer einzigen "1" in einer Bitfolge von n bit
jeweils aufeinanderfolgender ODER-Ver knüpfungen, da bei den A-Bit-Stellen die Äquivalenz-und
ODER-Verknüpfungen "O" ergeben.
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In Fig. 2 ist das Prinzipschaltbild einer sehr einfachen Schaltungsanordnung
zur Durchführung des ersten Verfahrens gemäß Fig. 1 gezeigt. Die ankommenden Daten
D werden in das (n+l)-stellige Schieberegister SRä eingelesen. Die erste und letzte
Stelle dieses Schieberegisters SRl sind mit den beiden Eingängen des Antivalenzgliedes
G1 verbunden. Der Ausgang des Antivalenzgliedes G1 steht mit dem ersten Eingang
des UND-Gatters G2 und der Ausgang des UND-Gatters mit dem Eingang des n-stelligen
Schieberegisters SR2 in Verbindung. Die letzte Stelle des Schieberegisters SR2 ist
an den zweiten Eingang des UND Gatters G2 geführt.
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Im Antivalenzglied G1 werden also die jeweiligen mod2-Additionen gemäß
Fig.1 vorgenommen. Zu Beginn eines Synchronisationsvorganges enthält das Schieberegister
SR2 lauter Einsen. Damit ist sicher gestellt, daß während der ersten n Takte (n
bit) die Ergebnisse der ersten n mod2-Additionen (M11, M12, ..., D Mln) in das Schieberegister
SR2 eingelesen werden, da während dieser Zeit am zweiten Eingang des UND-Gatters
G2 dann immer eine "1" anliegt. Im nächsten Zyklus werden dann die im Schieberegister
SR2 stehenden Ergebnisse der ersten n mod2-Additionen im UND-Gatter G2 mit den nächsten
n Ergebnissen von mod2-Additionen (M21, N22,..., M2n) UND-verknüpft. Dies wird,
wie anhand der Fig. 1 be-
schrieben, so lange fortgesetzt, bis
das Schieberegister SR2 nur noch eine einzige "1" enthält.
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In Fig. 4 ist das Prinzipschaltbild einer sehr einfachen Schaltungsanordnung
zur Durchführung des zweiten Verfahrens gemäß Fig. 3 gezeigt. Im Vergleich zu Fig.
2 ist hier das Antivalenzglied G1 durch das Äquivalenzglied G3 und das UND-Gatter
G2 durch das ODER-Gatter G4 ersetzt. Zu Beginn eines Synchronisationsvorganges enthält
hier das Schieberegister SR2 lauter Nullen, damit während des ersten Zyklus am zweiten
Eingang des ODER-Gatters G4 "O" anliegt, so daß die Ergebnisse der ersten n Äquivalenzverknüpfungen
in das Schieberegister SR2 eingelesen werden. Das Synchronisierbit ist hier gefunden,
wenn das Schieberegister SR2 nur noch eine einzige "0" enthält.
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Fig. 5 zeigt ein Ausführungsbeispiel einer detailierten Schaltungsanordnung
nach Fig. 2 für Datensignale mit Envelopes aus n = 10 bit. Das il-stellige Schieberegister
SR1 nimmt die Datensignale D, die zusammen mit dem Empfangs takt T von einer Übertragungseinrichtung
geliefert werden, seriell mit der positiven Flanke des zugehörigen Empfangstaktes
T auf. Die erste und letzte Stelle des Schieberegisters SR1 werden über das Antivalenzglied
G1 mod2-verknüpft. Der Ausgang des Antivalenzqliedes G1 steht über den Schalter
G5, der sich während der Synchronisierbitsuche in der gezeichneten Stellung befindet,
mit dem ersten Eingang des UND-Gatters G2 in Verbindung. Der Ausgang des UND-Gatters
G2 ist mit dem ersten Eingang des ODER-Gatters G6 und dessen Ausgang mit der ersten
Stufe des 10-stelligen Schieberegisters SR2 verbunden. Wenn am zweiten Eingang des
ODER-Gatters G6 eine "0" ansteht, werden die
Signale am Ausgang
des UND-Gatters G2 unverändert mit der negativen Flanke des Empfangstaktes T seriell
in das Schieberegisters SR2 übernommen. Die letzte Stufe des Schieberegisters SR2
ist u.a. auf den zweiten Eingang des UND-Gatters G2 zurückgeführt. Die Aufgabe der
Gatter G5 und G6 wird später erläutert. Ansonsten ent spricht die bisher beschriebene
Anordnung der in Fig.2 gezeigten.
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Der 4-stellige duale Vorwärtszähler Z1 zählt mit den positiven Flanken
des Empfangs taktes T aufwärts bis an seinem Rücksetzeingang R eine "1" erscheint
Der Rücksetzeingang R ist mit der letzten Stufe des Schieberegisters SR2 verbunden.
Wenn nun nach 9 aufeinanderfolgenden Nullen aus dem Schieberegisters SR2 der Zähler
Z1 seinen Zählerzustand 9 erreicht hat, wechselt das Ausgangssignal des UND-Gatters
G7 von "O" nach "1", wodurch das D-Flip-Flop FF gesetzt wird, dessen Q-Ausgang an
einen Eingang des UND-Gatters G9 angeschlossen ist. Mit dem nächsten Taktimpuls
muß nun bei ungestörter A-Bit-Folge eine "1" in der letzten Stufe des Schieberegisters
SR2 erscheinen, so daß der Zähler Z1 über seinen Rücksetzeingang R zurückgesetzt
wird und eine "1" an einem weiteren Eingang des UND-Gatters G9 anliegt.
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Mit Hilfe des Vorwärtszählers Z2 wird die Zahl m der Bits vorgegeben,
die mindestens zur Synchronisierbitsuche herausgezogen werden sollen Bei Erreichen
des Zählerstandes m wird Z2 über den reigabeeingang FE festgehalten und das UND-Gatter
G9 freigegeben.
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Ist die Synchronisation erkannt, erhält die uberwachungseinrichtung
SU vom Ausgang des UND-Gatters G9 den
Synchronisierbittakt ST.
Die Überwachungseinrichtung SU dient zur Überwachung der Synchronisierbitfolge nach
der Einsynchronisierung, d.h. nachdem die Lage der A-Bit-Folge erkannt ist, indem
sie den Ausgang des Antivalenzgliedes G1 im Synchronsierbittakt ST auf das Erscheinen
einer "1" überwacht.
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Nach der Einsynchronisation meldet die Überwachungseinrichtung SU
durch SA=O die Betriebsbereitschaft. Hierdurch wird der Schalter G5 in seine untere
Lage gebracht und damit der Ausgang auf "l"-Potential gelegt, so daß nun die einzige,
im Schieberegister SR2 vorhandene "1" über das UND-Gatter G2 und das ODER-Gatter
G6 kreist, und so ohne weitere Bauteile der Synchronisierbittakt ST auch nach der
Einsynchronisierung erzeugt wird.
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Geht während der Datenübertragung die Synchronisation verloren, so
meldet die Überwachungseinrichtung SU dies durch SA=1. Hierdurch wird das Monoflop
MF getriggert und der Schalter G5 in seine obere Lage gebracht. Am Ausgang des Monoflops
MF liegt für mindestens 10 Perioden des Empfangstaktes T eine "1", so daß über das
ODER-Glied G6 alle Stufen des Schieberegisters SR2 auf "1" gesetzt werden. Außerdem
werden der Zähler Z2 und das Flip-Flop FF über den Rücksetzeingang R zurückgesetzt.
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Nachdem das Monoflop MF zurückgekippt ist, beginnt die Auswertung
der Empfangsdaten wie oben ausgeführt wurde.
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Kommt es während der Synchronisierbitsuche zu Ewbertragungsfehlern,
kann auch die A-Bit-Folge "1010..." gestört sein, so daß der Zähler Z1 irgendwann
vom Schieberegister SR2 nicht mehr zurückgesetzt wird, da im Schieberegister SR2
überhaupt keine "1" mehr vorhanden ist. Um in diesem Fall die gesamte Schaltungsanordnung
neu
zu initialisieren, d.h. die Synchronisierbitsuche neu beginnen zu lassen, wird beim
Zustand 10 des Zählers Z1 über das UND-Gatter G8 eine Fehlermeldung F an die Überwachungseinrichtung
SU gegeben, die daraufhin SA=1 abgibt, Fig. 6 zeigt ein Ausführungsbeispiel einer
detaillierten Schaltungsanordnung nach Fig. 4 für Envelopes aus n=10 bit. Die Funktionsweise
dieser Anordnung ist die selbe wie die in Fig. 5. Gegenüber Fig. 5 ist in Fig. 6
das Antivalenzglied Gi durch das Xquivalenzglied G3 und das UND-Gatter G2 durch
das ODER-Gatters G4 ersetzt (vogt. hierzu auch Fig. 2 und 4). Da hier alle Stufen
des Schieberegisters SR2 zu Beginn der Synchronisierbitsuche auf "O" gesetzt werden
müssen, ist der Ausgang des Monoflops MF auf den Rücksetzeingang R des Schieberegisters
SR2 geführt, so daß das ODER-Gatter G6 der Fig. 5 entfallen kann. Da hier in Fig.
6 nach Erkennen der Synchronisation im Schieberegister SR2 nur noch eine einzige
"0" statt einer einzigen "1" (wie in Fig.5) vorhanden ist, ist außerdem zwischen
der Verbindung der letzten Stufe des Schieberegisters SR2 und einem Eingang des
UND-Gatters G9 das Nicht-Glied N eingeschaltet, der Rücksetzeingang R des Zählers
Zl negiert und der Ausgang des Schalters G5 nach Einrastung der Synchronisation
auf "O"-Potential gelegt. Nach der Einsynchronisation wird hier der Synchronisierbittakt
ST dann von der einzigen, im Schieberegisters SR2 vorhandenen "erzeugt.