DE3050298C2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen Signalempfänger gemäß dem Oberbegriff des Anspruchs 1.

Es ist bekannt, daß sich die Qualität der Signalübertragung verschlechtert, wenn die Zeichen sich gegenseitig beeinflussen. Um dieser Verminderung der Qualität entgegenzutreten, gibt es sehr viele Lösungsansätze. Bei so ziemlich allen dieser Lösungsansätze wird zuerst der Impulsgang des Übertragungssystems abgeschätzt und dann werden die Signale, auf dieser Abschätzung basierend, entzerrt. Diese Technologie geht z. B. aus einem Bericht von Peter Monsen hervor, der den Titel "Feedback Equalization for Fading Dispersive Channels" (IEEE Transaction on Information Theory, Januar 1971, S. 56-64) trägt.

Gemäß der oben erwähnten Technik wird die lineare Verzerrung ausreichend rückgängig gemacht. Nicht lineare Verzerrungen können jedoch nicht befriedigend rückgängig gemacht werden.

Aus einem Vortrag der NTG-Fachtagung "Signalverarbeitung" vom 4. bis 6. April 1973, S. 220 bis 229, ist ein linearer Entzerrer mit einem Verzögerungsleitungs-Transversal- Filter bekannt geworden, welches denselben Einschränkungen unterworfen ist, wie der vorhin angesprochene Stand der Technik.

Im Artikel "On Receiver Structures for Channels Having Memory", Seiten 463 bis 468, in IEEE Transactions on Information Theory, Oktober 1966, ist ein mathematisches Modell vorgestellt, nach dem gegenseitige Störungen aufeinanderfolgender Symbole weitgehend rückgängig gemacht werden können, auf der Grundlage der kompletten empfangenen Nachricht. Das Rechenmodell erfordert trotz einer vereinfachenden Annahme einen erheblichen Rechenaufwand und ist daher nur für theoretische Untersuchungen mit Unterstützung eines Großcomputers geeignet.

Im Artikel "Maximum Likelihood Sequence Estimation . . ." in den IEEE Transactions on Communications, Vol.Com.-25, Nr. 7 vom Juli 1977, Seiten 633-643, ist ein Signalempfänger beschrieben, der eine Zeichenvermischung binärer phasenmodulierter Signale weitgehend ausgleichen kann. Im Empfänger wird mit einer Reihe von Anpassungsfiltern und Schritt-Tastern eine Informationsreduktion zu einer Folge von ausreichenden Vergleichszahlen bewirkt. Die Folge muß genügend lang sein, daß die Anfangs- und Endbedingung der Signalsequenz nicht mehr maßgeblich für die Gesamtbeurteilung ist. Dann wird eine Sequenz-Abschätzung mittels einer modifizierten Viterbi-Algorithmus vorgenommen. Im Prinzip läuft es darauf hinaus, daß durch den Algorithmus Ähnlichkeiten innerhalb einer Sequenz ermittelt werden, so daß stärker gestörte Teile der Sequenz analog zu ähnlichen und daher weniger gestörten Teilen quantisiert werden. Die Zuverlässigkeit steigt natürlich mit der Länge der Folge, doch steigt damit aber auch der Rechenaufwand und die Rechenzeit. Dieser Typ eines Signalempfängers ist daher bislang nur auf einem Großrechner simuliert worden, für ein in der Praxis einsetzbares Gerät ist der Aufwand jedoch zu groß.

Bekannt sind auch Korrelationsempfänger ("Principles of Communication Engineering" von J. M. Wozencraft und I. M. Jacobs, Verlag J. Wiley & Sons, N. Y., 1965, Seiten 234-237), bei denen ein Vergleich des Empfangssignales mit im Empfänger als "Schablonen" gespeicherten möglichen Empfangssignalen erfolgt, um anhand der am besten passenden Schablone auf das gesendete Signal zurückzuschließen. Um dem Einfluß der Zeichenvermischung bei diesem Prinzip Rechnung zu tragen, sind Schablonen mit 5, meist mit 7 Bit Länge üblich, weil bei einer 3-Bit-Schablone der Unsicherheitsfaktor bezüglich der Randbits dominierend und folglich zu groß für eine ausreichende sichere Zuordnung wäre. Es sind daher 2⁵ bzw. 2⁷ Schablonen mit je 5 bzw. 7 Bits zu speichern und Takt für Takt müssen jeweils alle diese Schablonen zum Vergleich herangezogen werden. Neben dem großen Speicheraufwand bedingt dieses Prinzip also auch einen hohen Rechenaufwand mit langer Rechenzeit.

Aufgabe der Erfindung ist es, einen Signalempfänger der gattungsgemäßen Art anzugeben, mit dem man lineare und nichtlineare Verzerrungen kompensieren kann, wobei der apparative und rechnerische Aufwand so gering als möglich zu halten ist, damit er im Rahmen eines in der Praxis einsetzbaren Gerätes liegt.

Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst.

Die ankommenden Datensignale werden Abtastwert für Abtastwert einzeln gewichtet, wobei die unmittelbare "Umgebung" jedes Abtastwertes zur Gewichtung miteinbezogen wird. Diese Umgebung erstreckt sich auf drei oder höchstens fünf Abtastwerte, wobei der zu gewichtende in der Mitte liegt. Man braucht daher höchstens 2⁵ "Schablonen" zu speichern. Zudem werden diese Schablonen auf zwei Speicher getrennt nach dem Mittenbit verteilt, so daß diese Vergleichsrechnungen parallel ablaufen können. Vor allem aber wird nicht stets der gesamte Datensatz der Speicher zyklisch durchgeprüft, sondern jeweils ein gezielt ausgewähltes Datenwort (bzw. dessen Vektordaten). Dadurch ist der Speicherbedarf sehr klein und es ist vor allem der Rechenaufwand sehr gering.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Ansprüchen 2 bis 6 charakterisiert.

Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert, in der Ausführungsbeispiele dargestellt sind.

In den Figuren sind Blockschaltbilder wiedergegeben, die folgendes darstellen:

Fig. 1 einen Signalempfänger gemäß einer ersten Ausgestaltung der Erfindung,

Fig. 2 eine Speichervorrichtung aus Fig. 1,

Fig. 3 einen Vektorrechner aus Fig. 1,

Fig. 4 einen Signalempfänger gemäß einer zweiten Ausgestaltung der Erfindung,

Fig. 5 eine Speichervorrichtung aus Fig. 4,

Fig. 6 eine Vergleichsschaltung aus Fig. 4,

Fig. 7 einen Signalempfänger gemäß einer dritten Ausgestaltung der Erfindung,

Fig. 8 eine Anpassungsschaltung aus Fig. 7,

Fig. 9 eine Speichervorrichtung aus Fig. 7,

Fig. 10 einen Signalempfänger gemäß einer vierten Ausgestaltung der Erfindung,

Fig. 11 eine Speichervorrichtung aus Fig. 10,

Fig. 12 einen Signalempfänger gemäß einer fünften Ausgestaltung der Erfindung,

Fig. 13 einen Schalter aus Fig. 12.

Gemäß dem Blockschaltbild nach Fig. 1 werden an eine Eingangsklemme 11 des Signalempfängers digitale Datensignale angelegt, die durch ein bekanntes Signalübertragungssystem (z. B. Drahtleitung) übertragen werden.

Die an der Eingangsklemme 11 ankommenden Datensignale werden durch einen Abtaster 20 im Rhythmus eines Taktsignals CL abgetastet, das in diesem Beispiel zum Beginn und in der Mitte der Datensignalperiode erzeugt wird. Dem jeweils ausgetasteten Abtastwert wird dann eine Probe-Entscheidung zugeordnet, und zwar dient in diesem Fall ein Komparator 13 a dazu, ein Datensymbol mit dem Wert "1" zu erzeugen, wenn der Abtastwert mindestens einem Referenzwert ref 1 entspricht, anderenfalls erzeugt er ein Datensymbol "0". Diese Datensymbole werden sequentiell einer Speichervorrichtung 14 i, welche beispielsweise vom fünfstufigen Schieberegistertyp ist, eingegeben. Hier ist also ein Adreß-Signalmuster von jeweils fünf aufeinanderfolgenden Zeitpunkten im Abstand je einer halben Datensignalperiode gespeichert.

Eine erste Speichervorrichtung 101 a 1 ist dem Symbol "0" zugeordnet. Das heißt, es werden Spannungsamplituden von fünf aufeinanderfolgenden Zeitpunkten im Abstand je einer halben Datensignalperiode unter Einschluß der des mittigen Symbols "0" als vektormetrische Daten gespeichert, und zwar für alle möglichen Verzerrungen durch je ein vorhergehendes und ein nachfolgendes Symbol jeweils ein Satz. So ein Satz kann mit einer Schablone veranschaulicht gleichgesetzt werden. Da die vor- und nachstehenden Symbole jeweils "0" und "1" sein können, ergibt sich eine dementsprechende Vielzahl von Schablonen.

Eine ähnliche zweite Speichervorrichtung 101 a 2 ist dem Symbol "1" zugeordnet. Es sind hier also vektormetrische Daten gemäß einer Vielzahl von Verzerrungsmöglichkeiten des Symbols "1" durch je ein vorangehendes und ein nachfolgendes Symbol gespeichert.

Das Adreß-Signalmuster gemäß dem ersten, zweiten, vierten und fünften Speicherplatz der Speichervorrichtung 14 i repräsentiert nun mit einer gewissen Wahrscheinlichkeit zutreffend die Umgebung des zu prüfenden Abtastwertes, so daß aus den Speichervorrichtungen 101 a 1 und 101 a 2 in Abhängigkeit davon je ein Satz vektormetrischer Daten ausgelesen und als 5-Bit-Datenwort jeweils parallel an die A-Eingänge eines ersten und zweiten Vektorrechners 103 a 1, 103 a 2 gelegt wird.

Die an der Eingangsklemme 11 ankommenden Datensignale werden auch einer Verzögerungsschaltung 21 b zugeführt, die die zeitgleich mit dem Taktsignal CL jeweils vorliegenden Momentanwerte des Datensignals wie Abtastwerte von einer Verzögerungsstufe zur nächsten weitergibt. Die erste Anzapfung ist gegenüber dem Eingang um eine volle Datensignalperiode verzögert und vier weitere Anzapfungen folgen im Abstand je einer halben Datensignalperiode. Von diesen Anzapfungen wird somit ein 5-Bit Datenwort abgegriffen, welches zeitlich mit dem Adreß-Signalmuster von der Speichervorrichtung 14 i korrespondiert.

Dieses 5-Bit Datenwort wird nun an die B-Eingänge beider Vektorrechner 103 a 1, 103 a 2 gelegt, die jeweils den vektoriellen Abstand zwischen den an ihren A- und B-Eingängen anliegenden Datenworten berechnen und ein dementsprechendes Ausgangssignal an die beiden Eingänge einer Vergleichsschaltung 105 geben. An deren Ausgang 19 erscheint als Ausgangssignal des Empfängers das Datensymbol "0", wenn das Ausgangssignal des Vektorrechners 103 a 1 kleiner ist als das des Vektorrechners 103 a 2, weil dies bedeutet, daß die "0-Schablone" am besten paßt und also der momentan zu gewichtende Abtastwert des empfangenen Datensignals mit höchster Wahrscheinlichkeit richtig als "0" zu quantisieren ist. Ist hingegen das Ausgangssignal des Vektorrechners 103 a 2 das kleinste, so gibt die Vergleichsschaltung 105 an ihrem Ausgang 19 das Datensymbol "1" ab.

Im vorgenannten Beispiel wurden Abtastwerte für fünf Zeitpunkte im Abstand je einer halben Signalperiode angenommen. Dies entspricht der "Zahndichte" einer Schablone. Es ist klar, daß man die Anzahl erhöhen oder vermindern kann und auch den Abstand wählen kann. Je größer die Anzahl, desto sicherer wird die Signalerkennung, doch steigt der apparative Aufwand. Es gilt also eine Anpassung an den Einsatzzweck zu treffen, doch sollte zumindest je ein Zeitpunkt vor und nach dem zu prüfenden Abtastwert berücksichtigt werden.

Fig. 2 zeigt den Aufbau einer der Speichervorrichtungen 101 a 1, 101 a 2. Ein Analog- Speicher 104 speichert die vorgenannten Spannungsamplituden und zwar je 16 Kombinationen für die fünf Zeitpunkte 1T, 0,5T, 0T, -0,5T und -1T. Ein Multiplexer 106, der über Eingangsklemmen 107 a bis 107 d mit den Speicherplätzen der Speichervorrichtung 14 i verbunden ist, verbindet in Abhängigkeit vom Adreß-Signalmuster an seinen Eingangsklemmen bestimmte Speicherzellen des Analog-Speichers 104 mit den Ausgangsklemmen 108 a bis 108 e, an denen somit das entsprechende 5-Bit Datenwort verfügbar ist.

Die Vektorrechner 103 a 1, 103 a 2 sind gemäß Fig. 3 aufgebaut. Jeder weist fünf Subtraktoren 110 a bis 110 e auf, die jeweils ein Differenzsignal aus einem dem jeweiligen Zeitpunkt zugeordneten Bit der an die A- und B-Eingänge gelegten 5-Bit Datenwerte bilden. Das Differenzsignal jedes Subtraktors wird jeweils einem Quadrierer 111 a bis 111 e zugeführt, deren Ausgänge parallel einem Summierer 112 i eingegeben wurde. Von dessen Ausgang wird das Ausgangssignal des Vektorrechners abgegriffen.

Fig. 4 zeigt ein Blockschaltbild eines anderen Ausführungsbeispiels, das von Fig. 1 insoweit abweicht, als es auf ein vierwertiges Quadratur-Amplitudenmodulations-System anwendbar ist. Da die Empfangssignale als 2-Bit-Daten eintreffen, sind hier zwei parallele Empfangskanäle einzurichten. Zur Unterscheidung einzelner Bausteine sind an die Bezugszeichen die Indizes 1 bzw. 2 angehängt und soweit nachfolgend nicht gesondert darauf eingegangen wird, kann auf die Beschreibung zur Fig. 1 analog verwiesen werden.

Eingangsklemmen 111 und 112 erhalten demodulierte Datensignale, die sowohl in Phase als auch in Quadraturphase sind. Es werden dort zwei Serien von Datensignalen durch komplexe Zahlen dargestellt. Im Hinblick auf den vektoriellen Abstand wird lediglich an dem Zeitpunkt, der entschieden werden soll, der quadratische absolute Wert der komplexen Zahl berechnet. In anderen Worten wird bei diesem Ausführungsbeispiel die Summe der Mengen der quadrierten Daten in Phase und in Quadraturphase berechnet und zu diesem Zeitpunkt wird angenommen, daß ein Einfluß von den vorderen und hinteren Zeitfenstern ausgeht. Die Datensignale werden durch die einstufige Verzögerungsschaltung 21 c um eine Taktperiode verzögert. Die Datensymbole der Komparatoren 13 a werden in den Speicherplätzen 14 k 1 bzw. 14 k 2 der Speichervorrichtung 14 j gespeichert. Was jedoch die Abtastwerte anlangt, die vor dem Prüfzeitbit liegen, so wurde hier die End-Entscheidung schon getroffen, so daß die an den Ausgängen 191, 192 erscheinenden Ausgangssignale im Schieberegisterspeicher 1131 bzw. 1132 zwischengespeichert werden und dann mit dem nächsten Taktimpuls in die Speicherplätze 1411 und 1412 geschrieben werden.

Man muß die Anzahl der Speichervorrichtungen und Vektorrechner im Hinblick auf die Anzahl der Symbol vorsehen, über die entschieden werden soll. Es seien nun (a _I , a _Q ) die Daten, die innerhalb eines Zeitfensters übertragen werden, wobei a _I und a _Q Daten in Phase und in Quadraturphase angeben, die den Wert "1" oder "-1" annehmen. In diesem Falle existieren vier Symbole aus je zwei Signalen, die (1, 1), (1, -1), (-1, 1) und (-1, -1) sind. Es sind also vier Speichervorrichtungen 101 b 1 bis 101 b 4 und vier Vektorrechner 103 b 1 bis 103 b 4 vorgesehen.

Fig. 5 ist ein Blockschaltbild, das ein konkretes Beispiel einer solchen Speichervorrichtung 101 b 1 zeigt, das ROM 1141 und 1142 und D/A-Wandler 1151 und 1152 umfaßt, und das an den jeweiligen D/A-Wandlern Ausgänge abgibt, die in Phase und in Quadraturphase sind.

Bei den Vektorrechnern 103 b 1 und 103 b 2, die analog zu Fig. 3 aufgebaut sind, ist zu berücksichtigen, daß jedes Symbol aus zwei parallelen Signalen gebildet wird, so daß man Subtraktoren und Quadrierer für beide vorsehen muß.

In Fig. 6 wird ein Beispiel einer angepaßten Vergleichsschaltung 105 b durch ein Blockschaltbild dargestellt. Alle Ausgangssignale der Vektorrechner werden in sechs Komparatoren 1171 bis 1176 eingegeben. Der Ausgang aus diesen Komparatoren wird zur logischen Schaltung 118 geschickt, in der logische Rechnungen angestellt werden. Nach dem Rechenvorgang werden an den Klemmen 191 oder 192 die Werte "1" oder "0" abgegeben, und zwar entsprechend den Daten "1" oder "-1" in Phase oder in Quadraturphase.

Das oben beschriebene Ausführungsbeispiel weicht von dem gemäß Fig. 1 in der Weise ab, indem für das Adreß-Signalmuster Daten des Zeitfensters verwendet werden, für das die End-Entscheidung bereits getroffen wurde. Hierdurch kann der Aufbau der Schaltung ein wenig komplizierter werden. Es wird jedoch die Wahrscheinlichkeit herabgesetzt, daß man "Schablonen" entsprechend fehlerhafter Signalmuster verwendet.

Zur Berechnung der vektormetrischen Abstände wird in diesen Beispielen die Summe der quadrierten Menge verwendet. Es ist jedoch auch möglich, die Summe der absoluten Vektorwerte zur Berechnung der Vektordistanz zu verwenden.

Fig. 7 zeigt ein Blockschaltbild eines anderen Ausführungsbeispiels, mit dem die Verzerrung beseitigt werden kann, indem man die vektormetrischen Daten in angepaßter Weise verändert, wenn die Eigenschaften der Übertragungsleitung sich ändern. Falls ein Adreß-Signalmuster und vektormetrische Daten Sa₁ a₂ a₃ . . . (t) entsprechend hierzu vorliegen, kann das empfangene Datensignal ausgedrückt werden als der Erwartungswert eines Empfangssignals S (t), wenn dieses Muster empfangen wird. Dementsprechend werden die vektormetrischen Daten der Reihenfolge nach korrigiert, und zwar durch ein Wiederholungsverfahren, das durch die folgende Gleichung (1) dargestellt wird:

S⁺a₁a₂a₃ . . . (t) = Sa₁a₂a₃ . . . (t)-α[S(t)-Sa₁a₂a₃ . . . (t)],

worin S⁺a₁a₂a₃ . . . (t) ein neues korrigiertes Datensignal ist und α ist ein Korrekturfaktor. Aus dieser Gleichung (1) geht hervor, daß S⁺a₁a₂a₃ . . . (t) im eingeschwungenen Zustand mit Sa₁a₂a₃ . . . (t) zusammenfällt und einen Wert hat, der gleich dem erwarteten Wert von S(t) ist. Hierin liegt der Grund, warum man die Korrektur in angepaßter Weise gemäß der Funktion der Eigenschaftsveränderung der Übertragungsleitung macht.

Das Ausführungsbeispiel nach Fig. 7 erhält man, indem man eine Anpassungsschaltung 120 zu der Schaltung nach dem Ausführungsbeispiel von Fig. 1 hinzufügt und indem man Speichervorrichtungen 101 c 1 und 101 c 2 verwendet, in die veränderbare Daten eingeschrieben werden können.

Der konkrete Aufbau dieser Anpassungsschaltung 120 ist in der Fig. 8 gezeigt. Die Leitungen 121 a bis 121 e bzw. 122 a bis 122 e dienen zum Empfang der vektormetrischen Daten aus den Speichervorrichtungen 101 c 1 bzw. 101 c 2. Alle diese Daten werden in den Multiplexer 123 eingegeben, durch den entweder die Leitungen 121 a bis 121 e oder die Leitungen 122 a bis 122 e durchgeschaltet werden, je nachdem, ob das regenerierte Ausgangssignal am Ausgang der Vergleichsschaltung 105 eine "0" oder eine "1" ist. Diese ausgesuchten Daten werden durch die Subtraktoren 125 a bis 125 e von den verzögerten Abtastwerten abgezogen, die von den einzelnen Anzapfungen der Verzögerungsschaltung 21 b über Leitungen 126 a bis 126 e geliefert werden. Das Ergebnis dieser Subtraktion wird den Addierern 128 a bis 128 e über Festverstärker 127 a bis 127 e zugesandt, damit sie zu den Daten aus dem Multiplexer 123 addiert werden. Aus diesen Addierern resultierende Signale werden über Leitungen 129 a bis 129 e abgesandt, und zwar als die neuen vektormetrischen Daten.

Die Speichervorrichtungen 101 c 1 und 101 c 2 haben einen Aufbau gemäß der Blockschaltung nach Fig. 9. In dieser Figur speichert der Speicher 130 die vektormetrischen Daten entsprechend dem Adreß-Signalmuster der Speichervorrichtung 14 i. In diesem Ausführungsbeispiel speichert er sechzehn Kombinationen bei jeweils jedem der fünf Zeitpunkte, 1T, 0,5T, 0, -0,5T und -1T. Die Leitungen 129 a bis 129 e gemäß Fig. 8 werden über einen Schalter 131 dann mit den Adressen des Speichers 130 verbunden, wenn das eben regenerierte Ausgangssignal das Symbol hat, dem die betreffende Speichervorrichtung zugeordnet ist. Beispielsweise werden die Daten der Speichervorrichtung 101 c 1 (Fig. 7) nur beim Vorliegen eines regenerierten Ausgangssignals des Symbols "0" korrigiert. Die Adressenauswahl erfolgt analog zur Leseoperation auch bei Einschreiboperation in Abhängigkeit vom Adreß-Signalmuster in der Speichervorrichtung 14 i.

Fig. 10 ist ein Blockschaltbild entsprechend einer Modifikation des Ausführungsbeispiels nach Fig. 7. Hier werden die regenerierten Ausgangssignale aus der Vergleichsschaltung 105 einer End-Speichervorrichtung 135 sequentiell zugeführt, die aus einem fünfstufigen Schieberegister besteht. Die Anpassungsschaltung 120 c hat prinzipiell den gleichen Aufbau wie nach Fig. 8. Bei diesem Ausführungsbeispiel sei jedoch darauf hingewiesen, daß die Leitungen 126 a bis 126 e von Fig. 8 an Anzapfungsausgänge der Verzögerungsschaltung 21 e führen, die jeweils um 3, 3,5, 4, 4,5 und 5 Zeitfenster (= halbe Signalperioden) verzögert sind.

Fig. 11 ist ein Blockschaltbild einer Speichervorrichtung 101 e 1 bzw. 101 e 2 in Fig. 10, die man erhält, indem man die Vorrichtung nach Fig. 9 modifiziert. Hier ist zusätzlich ein Multiplexer 136 vorhanden, der mit den Adreßeingängen des Speichers 130 verbunden ist und dem sowohl das Adreß-Signalmuster aus der Speichervorrichtung 14 i als auch das Signalmuster aus der End-Speichervorrichtung 135 jeweils als 4 Bit-Muster an jeweils vier parallelen Leitungen zugeführt wird. Als Signalmuster aus der End- Speichervorrichtung 135 verwendet man die Inhalte des ersten, zweiten, vierten und fünften Speicherplatzes. Der Multiplexer 136 veranlaßt nun, daß der Satz von fünf parallelen vektormetrischen Daten in Abhängigkeit des Adreß-Signalmusters der Speichervorrichtung 14 i ausgegeben wird. Zum Einschreiben korrigierter Daten jedoch wählt er Adresseneingänge in Abhängigkeit vom Signalmuster der End-Speichervorrichtung 135 aus. Der Vorteil dieser Variante liegt darin, daß die Korrektur der vektormetrischen Daten einem Signalmuster zugeordnet wird, das vollständig aus regenerierten Ausgangssignalen gebildet wird und folglich mit größerer Wahrscheinlichkeit richtig ist. Mit anderen Worten, die Chance, eine richtige "Schablone" zu verwenden, wird verbessert.

In Fig. 12 ist ein Blockschaltbild eines weiteren Ausführungsbeispiels dargestellt, bei dem man davon ausgeht, daß die Wahrscheinlichkeit, fehlerhaft zu entscheiden, am höchsten im Bereich nahe dem Referenzwert (ref 1) bzw. der Entscheidungsschwelle ist. Man schafft daher eine Null-Region nahe dem Referenzwert. Ein Zuverlässigkeitsdetektor 140 enthält einen Slice-Baustein 141, dem das empfangene Datensignal zugeführt wird, und der das Signal "0" abgibt, wenn das Datensignal in der Null-Region liegt, und anderenfalls ein Signal "1" erzeugt. Der Ausgang des Slice-Bausteins 141 ist an eine fünfstufige Speichervorrichtung 142 geführt, von der ein 5-Bit Schaltsignalmuster abgegriffen wird.

Wie die Figur zeigt, befindet sich jeweils zwischen den Speichervorrichtungen 101 a 1, 101 a 2 und den Vektorrechnern 103 a 1, 103 a 2 ein Schalter 1451 und 1452. Diese Schalter sind zudem mit Hilfsspeichervorrichtungen 144 a 1 bzw. 144 a 2 verbunden, an deren fünf Ausgängen jeweils ein Datenwort entsprechend vektormetrischer Durchschnittsdaten abgreifbar ist.

Die Schalter 1451, 1452 führen nun dem jeweiligen Vektorrechner 103 a 1, 103 a 2 in Abhängigkeit des 5-Bit Schaltsignalmusters der Speichervorrichtung 142 entweder ein Datenwort mit vektormetrischen Daten oder Durchschnittsdaten oder mit einer Kombination beider Daten zu. Es werden also jeweils die Datenwerte, die einer Entscheidungsschwelle in der Null-Region zuzuordnen sind, durch einen Durchschnittsdatenwert ersetzt, wodurch Fehlbeurteilungen zufolge eines falschen Signalmusters (einer falschen "Schablone") in ihren Auswirkungen vermindert werden.

Der Aufbau der Schalter 1451, 1452 wird anhand der Fig. 13 näher erläutert. Das 5-Bit Schaltsignalmuster wird wie gezeigt an die Eingangsseite der UND-Tore 1471 bis 1475 gelegt. Der Ausgang dieser UND-Tore wird direkt zu UND- Toren 1481 bis 1485 und über Inverter 1491 bis 1495 zu UND-Toren 1501 bis 1505 geschickt. Andere Eingangsklemmen der UND-Tore 1481 bis 1485 erhalten den Ausgang der Speichervorrichtung 101 a 1 bzw. 101 a 2. Darüber hinaus erhalten andere Eingangsklemmen von UND-Toren 1501 bis 1505 den Ausgang der Hilfsspeichervorrichtung 144 a 1 bzw. 144 a 2. Dementsprechend werden entweder die UND-Tore 1481 bis 1485 oder die UND-Tore 1501 bis 1505 angesteuert, deren Ausgänge über die ODER-Tore 1511 bis 1515 an die Vektorrechner 103 a 1 bzw. 103 a 2 geschickt werden.

Claims (6)

1. Signalempfänger für den Empfang synchroner Datensignale, bestehend im wesentlichen aus einem im rückgewonnenen Sendetakt arbeitenden Abtaster und einer Quantisierungseinrichtung, welche die Abtastwerte unabhängig voneinander durch Vergleich mit wenigstens einem Referenzwert in diskrete Datensymbole überführt, gekennzeichnet durch folgende Merkmale:

• a) in einer ersten Speichervorrichtung (101 a 1) sind alle möglichen Kombinationen vektormetrischer Daten abrufbar gespeichert für eine N Abtastwerte umfassende Sequenz, wobei der mittlere (M+1)-te Abtastwert, dem N-(M+1) Abtastwerte vorangehen und M Abtastwerte nachfolgen, einem ersten Datensymbol ("0") unveränderlich zugeordnet ist;
• b) in einer zweiten Speichervorrichtung (101 a 2) sind alle möglichen Kombinationen vektormetrischer Daten abrufbar gespeichert für eine N Abtastwerte umfassende Sequenz, wobei der mittlere (M+1)-te Abtastwert dem N-(M+1) Abtastwerte vorangehen und M Abtastwerte nachfolgen, einem zweiten Daten-Symbol ("1") unveränderlich zugeordnet ist;
• c) die Datensymbole vom Ausgang der Quantisierungseinrichtung (13 a) werden aufeinanderfolgend einer N sequentielle Speicherzellen aufweisenden dritten Speichervorrichtung (14 i) zugeführt;
• d) der Inhalt der N Speicherzellen der dritten Speichervorrichtung (14 i) wird als paralleles Adreß-Signalmuster zum Auslesen der zugehörigen N-Bit Datenworte aus der ersten und zweiten Speichervorrichtung (101 a 1, 101 a 2) abgezapft;
• e) die ausgelesenen N-Bit Datenworte der ersten bzw. zweiten Speichervorrichtung (101 a 1, 101 a 2) werden jeweils den A-Eingängen eines ersten bzw. zweiten Vektorrechners (103 a 1, 103 a 2) zugeführt;
• f) an einer Verzögerungsschaltung (21 b) wird ein N aufeinanderfolgende Abtastwerte des empfangenen Datensignals umfassendes Datenwort abgegriffen und parallel den B-Eingängen der Vektorrechner (103 a 1, 103 a 2) zugeführt;
• g) die Ausgangssignale der Vektorrechner (103 a 1, 103 a 2), welche den vektoriellen Abstand zwischen den an ihren A- und B-Eingängen anliegenden Datenworten darstellen, werden einer Vergleichsschaltung (105) zugeführt;
• h) die Vergleichsschaltung gibt an ihrem Ausgang (19) ein dem (M+1)-ten Abtastwert jeweils zugeordnetes Datensymbol ab und zwar ein erstes Datensymbol ("0"), wenn das Ausgangssignal des ersten Vektorrechners (103 a 1) den kleinsten vektoriellen Abstand anzeigt und ein zweites Datensymbol ("1"), wenn das Ausgangssignal des zweiten Vektorrechners (103 a 2) den kleinsten vektoriellen Abstand anzeigt.

2. Signalempfänger nach Anspruch 1, dadurch gekennzeichnet, daß den letzten N-(M+1) Speicherzellen der dritten Speichervorrichtung (14) anstelle des von der Quantisierungseinrichtung (13) kommenden und taktweise über die (M+1)-te Speicherzelle weitergereichten Datensymbols jeweils das am Ausgang (19) der Vergleichsschaltung (105) abgegebene Datensymbol sequentiell eingeschrieben wird.

3. Signalempfänger nach Anspruch 1, dadurch gekennzeichnet, daß N = 5 ist, daß der Abtaster (20) mit gegenüber dem Sendetakt doppelter Taktfrequenz (Cl) betrieben wird und daß die Verzögerungsschaltung (21 b) Abgriffe für einen ersten Verzögerungsintervall gemäß einem Sendetakt, gefolgt von vier Verzögerungsintervallen gemäß jeweils einem halben Sendetakt aufweist, wobei an diesen fünf Abgriffen ein 5-Bit-Datenwort abgreifbar ist.

4. Signalempfänger nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Speichervorrichtung (101 c 1, 101 c 2) als Schreib/Lese-Speicher ausgebildet sind und daß dazu eine Anpassungsschaltung (120) vorgesehen ist, mit einem Multiplexer (123), der gemäß dem am Ausgang (19) der Vergleichsschaltung (105) abgreifbaren Datensymbol das Datenwort derjenigen Speichervorrichtung an jeweils die einen Eingänge von N Subtrahierern (125 a-e) schaltet, das den kleinsten vektoriellen Abstand zu dem von der Verzögerungsschaltung (21 b) abgegriffenen Datenwort aufweist, wobei letzteres auch an die zweiten Eingänge der Subtrahierer geführt wird, mit N Addierern (128 a-e), denen einerseits jeweils die Ausgänge der Subtrahierer (125 a-e) und andererseits das vom Multiplexer (123) durchgeschaltete Datenwort zugeführt wird, wobei die Ausgangssignale der Addierer das neue Datenwort bilden, das anstelle des vom Multiplexer weitergeschalteten in die betreffende Speichervorrichtung (101 c 1, 101 c 2) eingeschrieben wird.

5. Signalempfänger nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Speichervorrichtung (101 e 1, 101 e 2) als Schreib/Lese-Speicher ausgebildet sind, daß die Datensymbole am Ausgang (19) der Vergleichsschaltung (105) aufeinanderfolgend einer N sequentielle Speicherzellen aufweisenden vierten Speichervorrichtung (135) zur Bildung eines Korrektur- Adreß-Signalmusters zugeführt werden, daß die Verzögerungsschaltung (21 e) ein weiteres, dem den Vektorrechnern (103 a 1, 103 a 2) zugeführten Datenwort N vorangehende Abtastwerte umfassendes Datenwort liefert, welches Datenwort an jeweils die einen Eingänge von N Subtrahierern gelegt wird, deren anderen Eingängen ein mittels des Korrektur-Adreß-Signalmusters ausgelesenes Datenwort derjenigen Speichervorrichtung zugeführt wird, die dem Datensymbol des (M+1)-ten Bits des Korrektur-Adreß- Signalmusters zugeordnet ist, daß dieses ausgelesene Datenwort außerdem an jeweils die einen Eingänge von Addierern angeschlossen wird, deren anderen Eingängen die Ausgänge der Subtrahierer zugeführt werden und daß die Ausgänge der Addierer das neue Datenwort bilden, das mittels des Korrektur-Adreß-Signalmusters anstelle des damit ausgelesenen eingeschrieben wird.

6. Signalempfänger nach Anspruch 1, dadurch gekennzeichnet, daß der ersten und zweiten Speichervorrichtung (101 a 1, 101 a 2) jeweils Hilfsspeichervorrichtungen (144 a 1, 144 a 2) nebengeordnet sind, in denen jeweils ein Datenwort entsprechend vektormetrischer Durchschnittsdaten abrufbar gespeichert ist, daß die empfangenen Datensignale einem Slice-Baustein (141) zugeführt werden, dessen Ausgangssignale einer N sequentielle Speicherzellen aufweisenden fünften Speichervorrichtung (142) eingegeben werden, von der ein N-Bits umfassendes Schaltsignalmuster abgreifbar ist, daß die ersten bzw. zweiten Speichervorrichtungen und deren zugehörige Hilfsspeichervorrichtungen über einen Schalter (1451, 1452) derart mit den jeweiligen Vektorrechnern (103 a 1, 103 a 2) verbunden sind, daß den Adreß-Positionen mit dem Zustand "0" im Schaltsignalmuster entsprechend der jeweilige Datenwert aus der Hilfsspeichervorrichtung ausgelesen wird, während den Adreß-Positionen mit dem Zustand "1" entsprechend der jeweilige Datenwert aus der ersten respektive zweiten Speichervorrichtung ausgelesen wird.