DE29825153U1

DE29825153U1 - Schalteraufbau eines ATM-Schalters mit großer Kapazität und Mehrklassenkern

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Publication number: DE29825153U1
Application number: DE29825153U
Authority: DE
Original assignee: Ciena Corp
Current assignee: Ciena Corp
Priority date: 1997-09-05
Filing date: 1998-04-30
Publication date: 2005-11-17
Anticipated expiration: 2008-05-01
Also published as: EP1482688A3; DE69840880D1; EP0901302A3; US6324165B1; EP1482688A2; JP3522103B2; EP1482688B1; EP0901302A2; JPH1188374A

Abstract

ATM-Schalter, welcher in der Lage ist, Ströme verschiedener Klassen mit unterschiedlichen Dienstgüteanforderungen zu unterstützen, und welcher Folgendes aufweist:
einen Kernschalter, welcher Folgendes aufweist:
einen TDM-Bus;
eine Vielzahl von mit dem TDM-Bus verbundenen Eingangsanschlüssen;
eine Vielzahl von mit dem TDM-Bus verbundenen Ausgangspuffern;
eine Vielzahl von mit jeweiligen Ausgangspuffern verbundenen Ausgangsanschlüssen; und
einen mit jedem der Ausgangsanschlüsse verbundenen Mehrfach-Ausgangspuffer;
eine Vielzahl von mit der Eingangsseite des Kernschalters verbundenen Eingangsmodulen, wobei jedes der Eingangsmodule Folgendes aufweist:
eine Vielzahl von Ausgangsanschluss-Ebenen, welche der Anzahl der Ausgangsanschlüsse entsprechen, wobei jede der Ausgangsanschluss-Ebenen eine Vielzahl von Eingangspuffern aufweist;
eine Eingangsmodul-Zeitsteuerung zum zeitlichen Steuern von Zellen in den Eingangspuffern;
eine Vielzahl von mit der Ausgangsseite des Kernschalters verbundenen Ausgangsmodulen, wobei jedes der Ausgangsmodule Folgendes aufweist:
eine Vielzahl von Ausgangsleitungs-Ebenen, wobei jede eine Vielzahl von mit einer Ausgangsleitung verbundenen Ausgangsleitungspuffern aufweist;
eine Ausgangsmodul-Zeitsteuerung zum zeitlichen Steuern...

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft ATM-Netzwerke (ATM = Asynchronous Transfer Mode, Asynchroner Übertragungsmodus), und insbesondere einen ATM-Schalter mit großer Kapazität und Mehrklassenkern, welcher in der Lage ist, von unterschiedlichen Klassen von Quellen herstammende Anfragen, wie beispielsweise die durch das ATM Forum definierten, effizient zu bedienen.

In der Geschichte haben sich Telefonnetzwerke und Computernetzwerke in gegensätzliche Richtungen entwickelt. Zur Sicherstellung einer effektiven Echtzeitkommunikation richten TDM-Telefonnetze einen Kanal ein, welcher für die Dauer des Anrufs aufrecht erhalten wird. Andererseits leitet die Paketvermittlung die Pakete ohne Einrichtung eines Kanals, da die meisten auf Computernetzen übertragenen Daten keine Echtzeitdaten darstellen. Ein Problem bei TDM-Netzen besteht darin, dass eine Quelle untätig anwesend sein kann und unnötiger Weise einen eingerichteten Kanal belegt. Ein Problem bei der Paketvermittlung besteht darin, dass sie eine hohe Protokoll-Befehlsverarbeitungszeit erfordert und daher nicht für die Echtzeitkommunikation geeignet ist.

Die ATM-Technik hat sich als Schlüsseltechnologie für künftige Kommunikationsvermittlungs- und Übertragungsinfrastruktur herauskristallisiert. Eine informative Sammlung von Notizen zu ATM-Netzen findet der Leser in "Lecture Notes in Computer Science, Broadband Network Teletraffic", James Roberts, Ugo Mocci und Jorma Virtamo (Hrsg.), Bd. 1155, Springer 1991, ISBN 3-540-61815-5. Die größte Stärke des ATM-Netzes liegt in seinem Potential, Anwendungen mit sehr verschiedenen Verkehrseigenschaften und Dienstgüteanforderungen (Quality-of-Service- oder QoS-Anforderungen) zu unterstützen. Das Ziel von ATM-Netzen besteht darin, die Vorteile von TDM-Netzen und Paketvermittlung zu kombinieren und nutzbar zu machen, während gleichzeitig die jweiligen Nachteile dieser Netze ausgemerzt werden. Somit wird die ATM-Vermittlung in der Lage sein, ein einziges Netzwerk bereitzustellen, welches das TDM- wie auch das Paketvermittlungsnetz ersetzt.

Das ATM Forum hat verschiedene Richtlinien zur ATM-Konstruktion aufgestellt, welche sich in den verschiedenen Veröffentlichungen des ATM Forums finden. Zur Vereinfachung sind bestimmte relevante Richtlinien und Akronyme nachfolgend beschrieben.

Im Moment hat das ATM Forum vier Haupt-Verkehrsklassen eingerichtet, welche im Allgemeinen in Echtzeitverkehr und Nicht-Echtzeitverkehr aufgeteilt werden. Für Echtzeitverkehr, d.h. hauptsächlich für Audioverkehr, wird CBR (Constant Bit Rate, Konstante Bitgeschwindigkeit) verwendet. Eine Genehmigung einer CBR-Rufanfrage kann durch die angeforderte Spitzengeschwindigkeit beschlossen werden. Für Videoübertragung kann VBR (Variable Bit Rate, Variable Bitgeschwindigkeit) verwendet werden da sie aus zahlreichen Bündeln besteht, muss die Genehmigung jedoch einer VBR-Ruf-Anfrage der Spitzengeschwindigkeit, einer beizubehaltenden Geschwindigkeit und der Bündelgröße Rechnung tragen. Selbst bei Genehmigung ist es erwünscht, die Übertragung von einer derartigen Quelle zu konditionieren, wie beispielsweise durch Verwendung leckender Eimer. CBR und VBR sind Echtzeit-Verkehrsklassen.

ABR (Available Bit Rate, Verfügbare Bitgeschwindigkeit) und UBR (Unspecified Bit Rate, Unspezifizierte Bitgeschwindigkeit) stellen Nicht-Echtzeit-Verkehr dar und werden in erster Linie für Computer-Kommunikation verwendet. Herkömmlicher Weise wird ABR-Verkehr unter Verwendung von Rückkopplung mit geschlossenem Regelkreis geregelt, welche ca. 3% Befehlsverarbeitungszeit ausmacht. Im Allgemeinen erzeugt die Quelle RM-Zellen (RM = Resource Management, Ressourcenverwaltung), welche sich durch das Netz fortpflanzen. Wenn jede RM-Zelle einen Schalter passiert, wird sie aktualisiert, um die tragbare Geschwindigkeit anzuzeigen, d.h. die Geschwindigkeit, mit der die Quelle die Daten übertragen sollte (i.A. als ausdrückliche Geschwindigkeit bezeichnet). Diese RM-Zellen werden zur Quelle zurückgeleitet, so dass die Quelle ihre Übertragungsgeschwindigkeit entsprechend anpassen kann. Es sollte sich verstehen, dass ein derartiges Rückkopplungssystem eine beträchtliche Verzögerung aufweist und daher nicht für Echtzeitverkehr verwendet werden kann.

Je nach der Klasse der Übertragung würde die Quelle die geeignete Dienstgüte (QoS) anfordern. Im Allgemeinen wird QoS mit Bezug zu Übertragungsverzögerung, Zellenverlust-Wahrscheinlichkeit und Zellenverlust-Verzögerungsschwankungen bestimmt. Wie vorstehend bereits angemerkt, kann die Übertragung der Quelle selbst dann reguliert werden, wenn ein Anruf zugelassen wird, beispielsweise durch Regelung der Spitzengeschwindigkeit mit Hilfe von leckenden Eimern. Im Verbindungsaufbau würde die Quelle daher die geeigneten UPC-Werte (UPC = Usage Paramter Control, Verwendungs-Paramter-Regelung) verhandeln und die erwünschte QoS anzeigen. Dann würde die CAC (Connection Admittance Control, Verbindungsgenehmigungs-Regelung) bestimmen, ob das Netzwerk den Anruf unterstützen kann.

Die Quelle würde ebenfalls eine Zieladresse anzeigen. Mit Hilfe der Zieladresse würde das ATM-Netz einen VC (Virtual Channel, Virtueller Kanal) einrichten und der Quelle den geeigneten VC-Indikator liefern. Die Quelle würde dann den VC-Indikator in jede übertragene Zelle einbringen. Der Kanal würde während der Dauer des Anrufs konstant bleiben, d.h. alle Zellen des Anrufs würden über den gleichen Kanal geleitet. Er wird jedoch als virtueller Kanal bezeichnet, da er mit anderen Quellen geteilt werden kann, d.h. es gibt keine Eins-zu-Eins-Entsprechung zwischen einem Kanal und einer Quelle.

Im Allgemeinen würden die zugelassenen Anrufe mit bestimmten Puffern in dem ATM-Schalter in Verbindung gebracht, und ein Zeitsteuer-Algorithmus würde bestimmten; welcher Puffer, d.h. welcher Anruf, zu jedem beliebigen Zeitpunkt zu bedienen wäre. Die Zeitsteuerung sollte vorzugsweise der während der Anruf-Genehmigung garantierten QoS Rechnung tragen und eine gerechte Aufteilung der Netzressourcen sicherstellen. Es wurde auch gefordert, dass der Algorithmus arbeitserhaltend sein sollte, d.h. er sollte nicht untätig sein, wenn Zellen in einem Puffer vorhanden sind.

Ein herkömmliches ATM-Kommunikationssystem ist in der GB 2272820 offenbart und kann ohne Weiteres selbst während Spitzen-Verkehrsperioden einen Betrieb des ATM-Schalters ausführen. Insbesondere verfügt das offenbarte ATM-Kommunikationssystem über einen ATM-Schalter mit einer Vielzahl von Eingangsanschlüssen und einer Vielzahl von Ausgangsanschlüssen, eine Vielzahl von mit den Eingangsanschlüssen verbundenen Eingangsanschluss-Servern und einen mit einem Ausgewählten der Ausgangsanschlüsse verbundenen Ausgangsanschluss-Server. Jeder der Eingangsanschluss-Server weist eine Vielzahl von Puffern auf. In diesem System wird vor der Übertragung einer Datensequenz eine Bandbreitenanfrage von jedem Puffer an den in der Kommunikation verwendeten Ausgangsanschluss-Server gesendet. Danach bestimmt der Ausgangsanschluss-Server, ob Datenhandhabungskapazität verfügbar ist oder nicht. Mit diesem Aufau wird der Betrieb des ATM-Schalters dann ausgeführt, wenn die Datenhandhabungskapazität verfügbar ist. Andernfalls wird eine Anordnung in einer Warteschlange ausgeführt.

Bei jedem Ereignis wurde eine Bandbreite reserviert, wenn eine Last für jeden Eingangsanschluss erhöht wird und die Datenhandhabungskapazität verfügbar ist. Eine derartige reservierte Bandbreite sollte jedoch freigegeben werden, wenn eine derartige Last verringert wird. Andernfalls können die anderen Klassen/Anschlüsse die reservierte Bandbreite nicht verwenden, die folglich möglicherweise vernichtet wird. In der Praxis ist es äußerst schwierig, eine Schwankung einer Last abzuschätzen. Folglich kann der vorstehend erwähnte herkömmliche ATM-Schalter in der Praxis die Veränderung des Verkehrs nicht aufspüren, wodurch die Bandbreiteneffizienz verringert wird.

Es wurden verschiedene Schalteraufbauten für ATM-Nezte vorgeschlagen. Ein Schalter kann aus einer einzelnen Stufe oder einer Vielzahl von Stufen von Schaltern mit kleineren einzelnen Stufen bestehen. Schalter können im Allgemeinen je nach der Positionierung der Zellpuffer unterschieden werden, d.h. es wird zwischen eingangsgepufferten und ausgangsgepufferten Schaltern unterschieden. Es ist bekannt, dass eine Ausgangspufferung einen optimalen Durchsatz erreicht (siehe beispielsweise M. J. Karol, M. G. Hluchyj und S. P. Morgan, "Input vs. Output Queuing on a Space-Division Packet Switch", IEEE Trans. Comm., Bd. 35, S. 1347–1356, Dezember 1987). Ein ausgangsgepufferter Aufbau macht es jedoch erforderlich, dass die Ausgangspuffer mit einer Zugangsgeschwindigkeit von N-mal der Leitungsgeschwindigkeit arbeiten, wobei N die Anzahl von Eingangsanschlüssen ist. Der Beschleunigungsfaktor N kann durch Verwendung des sogenannten "Knockout-Prinzips" auf L = 8 verringert werden (siehe Y. S. Yeh, M. G. Hluchyj und A. S. Acampora, "The Knockout Switch: A Simple, Modular Architecture for High-Performance Packer Switching", IEEE J. Select. Areas Comm., Bd. 5, S. 1274–1283, Oktober 1987). Ein unerwünschter Zellverlust kann sich jedoch dann ereignen, wenn der Schalter mit nicht gleichförmigen Verkehrsmustern belastet wird. Schalter von geteilten Speichern erfordern ebenfalls Puffer mit N-facher Beschleunigung.

Eingangsgepufferte Schalter erfordern keine Beschleunigung, leiden jedoch an einem geringeren Durchsatz aufgrund einer Erststellen-Blockierung. Das bedeutet, dass eine Zelle an der Spitze der Eingangspuffer-Warteschlange alle anderen Zellen in dem Puffer blockiert, bis die Ziel-Ausgangsleitung zur Annahme der ersten Zelle bereit ist. Es kann jedoch der Fall sein, dass andere Ziel-Ausgangsleitungen zur Annahme anderer Zellen bereit sind, welche durch die Zelle an der Spitze der Warteschlange blockiert sind. Dies kann zu einer ineffizienten Verwendung der Bandbreite führen und unnötige Verzögerungen verursachen.

Momentan gebaute ATM-Schalter weisen relativ einfache Zeitsteuerungs- und Pufferverwaltungs-Mechanismen mit begrenzter Unterstützung der QoS auf. Andererseits werden aufgrund der steigenden Anwendung der ATM-Technik auf dem WAN-Träger-Markt (WAN = Wide Area Network, Globales Netz) technisch höher entwickelte Schalter im WAN-Kern benötigt, welche weitaus größere Verkehrsvolumen von einer immer vielfältigeren Gruppe von Anwendungen handhaben können. Die nächste Generation von WRN-Kernschaltern wird große Kapazitäten aufweisen und in der Lage sein, QoS-Unterstützung für vielfältige Verkehrsklassen zu liefern. Es besteht daher ein Bedarf für einen Schalter, der in der Lage ist, einen derart vielfältigen Verkehr zu unterstützen.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist ein Ziel der vorliegenden Erfindung, einen ATM-Schalter bereitzustellen, welcher in der Lage ist, Bandbreite flexibel zu variierien.

Ein weiteres Ziel der vorliegenden Erfindung ist es, einen ATM-Schalter der beschriebenen Art bereitzustellen, welcher in der Lage ist, Anforderungen vielfältiger Verkehrsklassen gerecht zu werden.

Erfindungsgemäß unterstützt ein AMT-Schalter mit hoher Kapazität vielfältige Verkehrsklassen und QoS-Garantien. Insbesondere unterstützt der Schalter sowohl Echtzeit-Verkehrsklassen mit strengen QoS-Anforderungen, beispielsweise CBR und VBR, als auch Nicht-Echtzeit-Verkehrsklassen mit weniger strikten Anforderungen, wie beispielsweise ABR und UBR. Der Aufbau kann auch Echtzeit- und Nicht-Echtzeit-Mehrfachflüsse auf effiziente Weise aufnehmen. Der Schalter basiert auf einem eingangs-ausgangsgepufferten Aufbau mit einem Hochgeschwindigkeits-Kernschalter-Modul, welches die Eingangs-/Ausgangs-Module mit großen Puffern miteinander verbindet. Ein geregelter klassenbasierter Zugang wird dem Kernschalter-Modul durch intelligente Zeitsteuerungs- und Warteschlangenverwaltungs-Mechanismen verliehen.

Der Schalter würde bevorzugt in Verbindung mit einem neuen Zeitsteuerungsverfahren verwendet, der DRC (Dynamic Rate Control, Dynamische Geschwindigkeitsregelung), welche von den Erfindern der vorliegenden Anmeldung entwickelt wurde und in der zugehörigen Anmeldung beschrieben ist, die am gleichen Tag eingereicht wurde wie die ursprüngliche Anmeldung. Die erfindungsgemäße DRC regelt die interne Verarbeitung und erzielt eine gute Durchsatzleistung unter konkurrierenden Flüssen an Engstellen des Schalters. Dies wird durch Regelung über einen geschlossenen Regelkreis mit Hilfe eines PD-Reglers (PD = Proportional-Derivative, proportional-derivativ) an jeder Engstelle erzielt. Das DRC-Schema stellt für jeden Fluss eine Mindest-Dienstgeschwindigkeit plus eine dynamische Geschwindigkeitskomponente sicher, welche jegliche ungenutzte Bandbreite gerecht verteilt. Dies bildet die Grundlage für ein integriertes Schema, welches QoS für verschiedene Verkehrsklassen liefern kann.

In dem großen Schalter arbeitet der DRC-Zeitsteuermechanismus in Verbindung mit intelligenten Warteschlangen-Verwaltungsmechanismen. Die DRC-Zeitsteuerung erfasst Rückstaus an Engstellen in dem Schalter und löst den Rückstau auf kontrollierte Weise auf, indem sie Zellenwarteschlangen in Richtung der Eingangsseite des Schalters bewegt, wo Zellen-Entsorgungsmechanismen, wie beispielsweise EPD (Early Packet Discard, Frühe Paketentsorgung) und PPD (Partial Packet Discard, Teilweise Paketentsorgung) auf einzelne Klassenwarteschlangen angewendet werden können. Auch werden Zellen mit der Kennzeichnung "niedrige Priorität", d.h. deren CLP-Bit (CLP = Cell Loss Priority, Zellenverlustpriorität) auf eins gesetzt ist, fallen gelassen, wenn eine Warteschlange einen Schwellenwert überschreitet. Mit DRC arbeiten die Zellen-Entsorgungsmechanismen effektiver, da Zellen auf kontrollierte Weise gemäß dem Pegel des Schalter-Rückstaus fallen gelassen werden.

Der hierin beschriebene Schalter mit hoher Kapazität stellt einen deutlichen Fortschritt gegenüber aktuellen Schaltern dar, dies gilt sowohl für den Aggregatsdurchsatz als auch für die Unterstützung einer Vielzahl von QoS-Klassen. Die Konstruktion weist die entsprechende Flexibilität und Skalierbarkeit auf, um die Anforderungen gegenwärtiger wie auch zukünftiger Hochleistungs-ATM-Netze zu erfüllen.

Insbesondere ist ein ATM-Schalter gemäß einem Aspekt der vorliegenden Erfindung in der Lage, Ströme verschiedener Klassen mit unterschiedlichen Dienstgüteanforderungen zu unterstützen und weist einen Kernschalter auf. Der Kernschalter weist einen TDM-Bus auf, daneben eine Vielzahl von mit dem TDM-Bus verbundenen Eingangsanschlüssen, eine Vielzahl von mit dem TDM-Bus verbundenen Ausgangspuffern, eine Vielzahl von mit den jeweiligen Ausgangspuffern verbundenen Ausgangsanschlüssen und einen mit jedem der Ausgangsanschlüsse verbundenen Mehrfach-Ausgangspuffer. Der ATM-Schalter weist weiter eine Vielzahl von mit der Eingangsseite des Kernschalters verbundenen Eingangsmodulen auf. Jedes der Eingangsmodule weist eine Vielzahl von Ausgangsanschluss-Ebenen auf, welche der Anzahl der Ausgangsanschlüsse entspricht, wobei jede der Ausgangsanschluss-Ebenen eine Vielzahl von Eingangspuffern aufweist, und eine Eingangsmodul-Zeitsteuerung zum zeitlichen Steuern von Zellen in den Eingangspuffern. Zusätzlich ist eine Vielzahl von Ausgangsmodulen mit der Ausgangsseite des Kernschalters verbunden. Jedes der Ausgangsmodule weist eine Vielzahl von Ausgangsleitungs-Ebenen auf, wobei jede eine Vielzahl von mit einer Ausgangsleitung verbundenen Ausgangsleitungs-Puffern aufweist, sowie eine Ausgangsmodul-Zeitsteuerung zum zeitlichen Steuern von Zellen in den Ausgangspuffern.

Mit diesem Aufbau sind die Eingangspuffer in jedem Eingangsmodul platziert, welches den Ausgangsanschlüssen entspricht. Der Verkehr für jeden Ausgangsanschluss kann durch die Eingangsmodul-Zeitsteuerung geregelt werden.

Ein ATM-Schalter gemäß einem anderen Aspekt der vorliegenden Erfindung weist einen Kernschalter auf, welcher einen TDM-Bus aufweist, daneben eine Vielzahl von mit dem TDM-Bus verbundenen Eingangsanschlüssen, eine Vielzahl von mit dem TDM-Bus verbundenen Ausgangspuffern, eine Vielzahl von mit den jeweiligen Ausgangspuffern verbundenen Ausgangsanschlüssen und einen mit jedem der Ausgangsanschlüsse verbundenen Mehrfach-Ausgangspuffer; eine Vielzahl von mit der Ausgangsseite des Kernschalters verbundenen Ausgangsmodulen. Jedes der Ausgangsmodule besitzt eine Vielzahl von Ausgangsleitungen und weist eine Vielzahl von Ausgangsleitungs-Ebenen auf, wobei jede eine Vielzahl von mit den Ausgangsleitungen verbundenen Ausgangsleitungs-Puffern aufweist, und eine Ausgangsmodul-Zeitsteuerung zum zeitlichen Steuern von Zellen in den Ausgangspuffern. Eine Vielzahl von Eingangsmodulen ist mit der Eingangsseite des Kernschalters verbunden. Jedes der Eingangsmodule weist eine Vielzahl von Ausgangsanschluss-Ebenen auf, welche der Anzahl der Ausgangsanschlüsse entspricht. Jede der Ausgangsanschluss-Ebenen weist eine Vielzahl von Ausgangsleitungs-Ebenen auf, welche der Anzahl der Ausgangsleitungen entspricht, wobei jede der Ausgangsleitungs-Ebenen eine Vielzahl von Eingangspuffern aufweist. Jedes Eingangsmodul weist eine Eingangsmodul-Zeitsteuerung zum zeitlichen Steuern von Zellen in den Eingangspuffern auf.

Mit diesem Aufbau werden die Eingangspuffer platziert, welche sowohl den Ausgangsanschlüssen als auch den Ausgangsleitungen entsprechen. Das bedeuetet, dass der Verkehr für jede Ausgangsleitung geregelt werden kann, was eine Verringerung einer Ausgangspuffer-Kapazität ermöglicht.

KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Diagramm, welches den Aufbau des Kernschalter-Moduls gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
2a stellt den Aufbau der für eine Anordnung in einer Warteschlange pro virtuellem Kanal (VC) gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung konfigurierten Eingangs- und Ausgangsmodule dar;
2b stellt den Aufbau der für eine Anordnung in einer Warteschlange pro Klassen-Ausgangsanschluss gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung konfigurierten Eingangs- und Ausgangsmodule dar dar;
2c stellt den Aufbau der für eine Anordnung in einer Warteschlange pro Klassen-Ausgangsleitung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung konfigurierten Eingangs- und Ausgangsmodule dar;
3 stellt den Aufbau der Eingangs- und Ausgangsmodule gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung detaillierter dar;
4 stellt beispielhaft eine Zeitsteuerung mit Mindestgeschwindigkeits-Formung dar;
5 stellt beispielhaft eine Zeitsteuerung dar, welche die zeitliche Steuerung mittels der erfindungsgemäßen dynamischen Geschwindigkeitsregelung (DRC) anwendet;
6 stellt eine Geschwindigkeitsregelung mit geschlossenem Regelkreis dar;
7 ist ein Ablaufdiagramm des Algorithmus zum zeitlichen Steuern von Zellen gemäß Zeitmarken;
8 ist ein Ablaufdiagramm des Algorithmus zum erneuten zeitlichen Steuern von Zellen gemäß Zeitmarken;
9 ist ein Ablaufdiagramm zum Bedienen von Zellen von virtuellen Warteschlangen;
10 ist ein Blockdiagramm einer Zeitsteuerung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;
11 ist ein Ablaufdiagramm für den Algorithmus für Geschwindigkeitsberechnung zur DRC-Zeitsteuerung;
12 ist ein Ablaufdiagramm für die Berechnung der ausdrücklichen Geschwindigkeit für ABR;
13 ist ein Ablaufdiagramm des IRR-Filters für ABR;
14 ist ein Ablaufdiagramm für das Filter mit hohem Verstärkungsfaktor für ABR;
15 ist ein Ablaufdiagramm eines Filters mit geringem Verstärkungsfaktor für ABR;
16 stellt beispielhaft zwei Zellstrom-Flüsse dar, welche einen Ausgangsanschluss des Kernschalters belasten;
17 ist ein Graph der Daten, welche für eine mit dem Modell aus 16 durchgeführte Simulation gesammelt werden, welcher die Konvergenz der DRC-Geschwindigkeiten für den CBR-Fluss und den UBR-Fluss darstellt;
18 stellt beispielhaft drei Zellstrom-Flüsse dar, welche zwei Ausgangsanschlüsse des Kernschalters belasten.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
1. Allgemeiner Aufbau
In seiner bevorzugten Ausführungsform ist der erfindungsgemäße Schalter mit hoher Kapazität ein Einzelstufenschalter, welcher als Schaltelement in einem Mehrstufenschalter mit noch höherer Kapazität verwendet werden kann. Der erfindungsgemäße Schalter mit hoher Kapazität kann als eingangs-ausgangs-gepufferter Schalter klassifiziert werden (vgl. R. Fan, H. Suzuki, K. Yamada und N. Matsuura, "Expendable ATOM Switch Architecture (XATOM) for ATM LANs" in Proc. ICC '94, S. 99–103, Mai 1994). Das Ziel des eingangs-ausgangs-gepufferten Aufbaus ist eine Kombination der Stärken von Eingangs- und Ausgangspuffern.
In der bevorzugten Ausführungsform sind die Ausgangspuffer kleine, schnelle Puffer, welche Teil des Kernschalter-Moduls sind. Die Anordnung von Zellen in Warteschlangen findet in erster Linie an den Eingangsmodulen statt, in welchen die Puffer mit der Leitungsgeschwindigkeit arbeiten. Eine Blockade an der Spitze der Warteschlange wird durch Anordnung der Zellen im Eingangsmodul in einer Warteschlange gemäß dem Ziel-Ausgangsanschluss oder gemäß der Ziel-Ausgangsleitung vermieden. Dieser Aufbau erzielt den Durchsatz von ausgangsgepufferten Aufbauten unter Vermeidung der hohen Kosten schneller, großer Ausgangspuffer. Darüber hinaus ist eine Pufferung an den Eingangsanschlüssen effizienter als eine Ausgangspufferung. Für die gleiche Zellenverlust-Leistung werden insgesamt weniger Puffer benötigt, wenn die Zellen an den Eingangsanschlüssen in Warteschlangen angeordnet werden statt an den Ausgangsanschlüssen.
Das Rückgrad des erfindungsgemäßen großen Mehrklassenschalters ist ein neues Hochgeschwindigkeits-Kernschalterelement, welches ein schnelles, einfaches, klassenloses und verlustfreies Schalten ermöglicht. Ein geregelter Zugang zu dem Kernschalter-Modul wird durch intelligente Zeitsteuerungs-Mechanismen an den Eingangsmodulen (IM = Input Module) erzielt. Die Eingangsmodule können so angeordnet sein, dass sie eine Anordnung in Warteschlangen pro Klasse oder aber eine Anordnung in Warteschlangen pro virtuellem Kanal (VC, Virtual Channel) erlauben.
Eine Gesamtansicht der bevorzugten Ausführungsform des großen Schalters ist in 1 dargestellt. Das Kernschalter-Modul 10 weist in der dargestellten Ausführungsform 16 Eingangsanschlüsse IP1 bis IP16 auf, daneben 16 Einfach-Ausgangsanschlüsse OP1 bis OP16 und einen Mehrfach-Ausgangsanschluss MOP, wobei alle mit einem Hochgeschwindigkeits-TDM-Bus 20 verbunden sind. In dem Ausführungsbeispiel arbeiten die Eingangs- und Ausgangsanschlüsse des Kernmoduls mit der Geschwindigkeit von 2,4 Gb/s, der TDM-Bus arbeitet mit der Geschwindigkeit von 40 Gb/s. In einer Zellzeit kann das Kernschalter-Modul (höchstens) eine Zelle von jedem Eingangsanschluss zu einem beliebigen der Ausgangsanschlüsse schalten.
Ein Eingangsmodul (IMi) wird jedem Eingangsanschluss IPi des Kernmoduls zugeordnet. Die Ausgangsleitungs-Kapazität der Eingangsmodule IMi beträgt 2,4 Gb/s. Die Eingangsseite des Eingangsmoduls IMi ist mit Eingangsleitungen IL1i-IL16i verbunden, was auf drei Arten realisiert werden kann: 1) mit einer 2,4-Gb/s-Leitung; 2) mit vier 622-Mb/s-Leitungen; 3) mit sechzehn 155-Mb/s-Leitungen. In allen Fällen des Ausführungsbeispiels beträgt die Eingangsleitungs-Kapazität zu dem Eingangsmodul IMi 2,4 Gb/s. Insbesondere können die Eingangsleitungen IL1i–IL16i die Übertragung von Quellen tragen, welche in verschiedene Klassen mit verschiedenen QoS-Anforderungen unterschieden werden.
Die Eingangsmodule können gemäß Anordnung in Warteschlangen pro virtuellem Kanal (VC) (2a), Anordnung in Warteschlangen pro Klasse gemäß Ausgangsanschluss (2b) und Anordnung in Warteschlangen pro Klasse gemäß Ausgangsleitungen (2c) angeordnet sein. Die Anordnung in Warteschlangen pro VC liefert den besten Durchsatz, erfordert jedoch eine große Anzahl von Puffern in jedem Eingangsmodul. Während die Anordnung in Warteschlangen pro VC daher vom Standpunkt der Konstruktion her bevorzugt ist, kann sie vom Standpunkt der Realisierung her möglicherweise nicht bevorzugt sein.
Wie in 2b gezeigt, weist bei der Anordnung in Warteschlangen pro Klasse gemäß Ausgangsanschluss jedes Eingangsmodul IMi eine Anzahl von Schichten/Ebenen LOP1-LOP16 auf, die der Anzahl von Ausgangsmodulen entspricht, in dem Ausführunsbeispiel also 16 Schichten. Jede Schicht umfasst mehrere Puffer IB1-IBk, welche der Anzahl k von Klassen entspricht, die unterstützt werden sollen. Für jeden Eingangspuffer IBi wird eine Dienstgeschwindigkeit Ri1-Rik garantiert. Somit wird eine eingehende Zelle entsprechend des Ziel-Ausgangsanschlusses zu der passenden Schicht geleitet, und innerhalb der Schicht in Abhängigkeit von ihrer Klasse wiederum zu dem geeigneten Eingangspuffer. Die DRC-Geschwindigkeits-Rückkopplung wird von dem Ausgangsmodul bereitgestellt und entspricht der Last an den Ausgangsanschlüssen.
Wie in 2c gezeigt, sind zwei Gruppen von Schichten/Ebenen in dem Eingangsmodul bereitgestellt, wenn der Schalter für eine Anordnung in Warteschlangen pro Klasse gemäß Ausgangsleitungen angeordnet ist. Zunächst wird das Ausgangsmodul in Ausgangsanschluss-Ebenen OP1-OP16 entsprechend den Ausgangsanschlüssen aufgeteilt. Dann wird jede Ausgangsanschluss-Ebene in Ausgangsleitungs-Ebenen OL1-OLk entsprechend der Ausgangsleitungen aufgeteilt. Schließlich weist jede Ausgangsleitungs-Ebene eine Vielzahl von Puffern entsprechend der Klassen auf. In diesem Fall sind zwei DRC-Geschwindigkeits-Rückkopplungen bereitgestellt, wobei eine die Last an den Ausgangsanschlüssen anzeigt und eine die Last an den Eingangsanschlüssen anzeigt.
Auf ähnliche Weise ist ein Ausgangsmodul (OMi) jedem Einfach-Ausgangsanschluss OPi zugeordnet. Die Ausgangsseite eines OM kann aus einer, vier oder sechzehn Ausgangsleitungen mit einer Aggregats-Ausgangsleitungs-Kapazität von 2,4 Gb/s bestehen. Das Ausgangsmodul ist in Ausgangsebenen entsprechend der Ausgangsleitungen aufgeteilt. Jede Ausgangsebene weist eine Vielzahl von Puffern entsprechend der unterstützbaren Klassen auf.
Jeder Ausgangsanschluss (OPi) des Kernschalter-Moduls 10 ist mit zwei kleinen Ausgangspuffern verbunden, von denen einer, RTi, für Echtzeitverkehr bestimmt ist und der andere, NRTi, für Nicht-Echtzeitverkehr. In der bevorzugten Ausführungsform kann jeder Ausgangspuffer, RTi bzw. NRTi, etwa zweihundert Zellen speichern. Am Ausgang jedes Einfach-Ausgangsanschluss sind die Ausgangsleitungen für die Nicht-Echtzeit- und Echtzeit-Puffer mit den entsprechenden Ausgangsleitungen des Mehrfach-Ausgangsanschlusses verbunden. Während jeder Zellzeit wird (höchstens) eine Zelle vom Ausgang eines Einfach-Ausgangsanschlusses OPi zu seinem entsprechenden Ausgangsmodul OMi übertragen. Mit Bezug auf 1 ist die Prioritätsordnung wie folgt: 1) Mehrfach- Echtzeitverkehr; 2) Einfach-Echtzeitverkehr; 3) Mehrfach-Nicht-Echtzeitverkehr; 4) Einfach-Nicht-Echtzeitverkehr.
Während das Kernschalter-Modul die Hardware-Basis zur Durchführung von Einfach- und Mehrfach-Schaltung liefert, ist in der bevorzugten Ausführungsform der größte Teil der Intelligenz des Schalters in den Eingangsmodulen (IMi) und Ausgangsmodulen (OMi) angeordnet. Jedes Eingangs-/Ausgangsmodul verfügt über eine Zeitsteuerung, eine Warteschlangen-Verwaltung sowie einen großen Pufferraum. Eine enge Verbindung zwischen der Verbindungs-Genehmigungsregelung und den Eingangs-/Ausgangsmodulen stellt sicher, das jeder Warteschlangen-Fluss seine QoS-Anforderungen erfüllt.
Das IM ist verantwortlich für die ATM-Zellen-Anfangsblock-Übersetzung und Pufferung eingehender Zellen in Warteschlangen, welche durch VC-Klasse (2a) und Ziel-Kernschalter-Ausgangsanschluss (OPi) (2b) oder aber Klasse und Ziel-Ausgangsleitung (2c) organisiert sind. Der Begriff Warteschlangen-Fluss wird verwendet, um den Aggregatverkehr aller Verbindungen darzustellen, welcher einer bestimmten Warteschlange entspricht. Die Warteschlangen sind generisch und verfügen über eine programmierbare QoS, welche flexibel jeder beliebigen Verkehrsklasse durch die Verbindungs-Genehmigungsregelung (CAC) zugewiesen werden kann (siehe 3). Die Klassen-Warteschlangen werden weiter in Echtzeit- und Nicht-Echtzeit-Schlangen unterschieden. Während jeder Zellzeit wählt eine Zeitsteuerung im Eingangsmodul IMi eine (oder gar keine) der Warteschlangen aus. Von der ausgewählten Warteschlange wird die Zelle an ihrer Spitze über den TDM-Bus zu dem Ziel-Ausgangsanschluss OPi übertragen. Die Warteschlangen-Verwaltung ordnet Warteschlangen Zellpuffer zu und entsorgt Zellen, wenn Puffer-Schwellenwerte überschritten werden. Eine Anordnung von Zellen in Warteschlangen im Eingangsmodul IMi findet in einer Weise statt, um einen Rückstau an einem Ausgangsanschluss in dem Kernschalter-Modul zu vermeiden. Ein Rückstau kann auftreten, wenn die Summe des Warteschlangen-Flusses von verschiedenen Eingangsmodulen IMi die Kapazität C an einem Ausgangsanschluss OPi überschreitet. Unter derartigen Umständen wird der Ausgangsanschluss OP zu einer Engstelle.
Der Aufbau des Ausgangsmoduls ähnelt dem des Eingangsmoduls. Jedes Ausgangsmodul arbeitet als intelligenter Demultiplexer im Grunde unabhängig vom Rest des Schalters. In dem Ausgangsmodul OMi werden Zellen gemäß Klasse und Ziel-Ausgangsleitung in Warteschlangen angeordnet. Eine Anordnung von Zellen in Warteschlangen in dem Ausgangsmodul OMi ist ein Ergebnis eines Rückstaus an einer an dem Ausgangsmodul OMi befestigten Ausgangsleitung OLi, d.h. die Summe von Warteschlangen-Flüssen zu der Ausgangsleitung kann ihre Kapazität überschreiten. Somit ist die Ausgangsleitung OLi aufgrund von nicht abgestimmten Geschwindigkeiten eine weitere potentielle Engstelle für einen Warteschlangen-Fluss in dem Schalter. Ein interner Schalter-Rückstau an den Engstellen Ausgangsanschluss OPi und Ausgangsleitung OLi wird mit Hilfe einer intelligenten Zeitsteuerung und Warteschlangen-Verwaltung innerhalb der Eingangs-/Ausgangsmodule geregelt.
3 stellt beispielhaft und spezifischer die Anordnung der Eingangs- und Ausgangsmodule dar. Das Eingangsmodul 30 ist als 16 Ebenen dargestellt, welche 16 Ausgangsanschlüssen OP1-OP16 entsprechen. Jede der Ebenen weist eine Vielzahl von identischen Puffern 32 auf (von denen nur vier gezeigt sind, jedoch viel mehr vorhanden sein können). Diese Puffer können durch die CAC 33 so programmiert werden, dass sie unterschiedlichen Klassen mit jeweiligen QoS-Anforderungen entsprechen. In dem beispielhaft dargestellten Eingangsmodul 30 sind die vier Puffer CBR, VBR, ABR bzw. UBR zugeordnet. Die CAC 33 liefert auch die Zeitmarken für die Zellen in den Puffern.
Das Kernschalter-Modul 34 weist den TDM-Bus 35 auf, welcher mit einer Vielzahl von gepufferten Ausgangsanschlüssen i verbunden ist. In dem dargestellten Beispiel weist jeder Ausgangsanschluss zwei Puffer auf: den Echtzeitpuffer Rt und den Nicht-Echtzeitpuffer Nrt. Die Ausgangspuffer sind mit den Ausgangsmodulen verbunden. Jedes Ausgangsmodul ist in Ebenen OL1-OLk aufgeteilt, welche den Ausgangsleitungen entsprechen. Diese Ausgangsebenen verfügen auch über eine Vielzahl programmierbarer Puffer sowie eine Zeitsteuerung.
2. Mehrwegeführung
Ein Merkmal des erfindungsgemäßen Schalters ist seine Fähigkeit, neben Einwegeführung auch Mehrwegeführung effizient zu unterstützen. Eine Einfachverbindung innerhalb des Schalters beginnt an einer Eingangsleitung zu einem Eingangsmodul IMi und endet an einer Ausgangsleitung an einem Ausgangsmodul OMi. Eine Mehrfachverbindung beginnt an einem Eingangsmodul IMi und kann zahlreiche Ziel-Ausgangsleitungen aufweisen, welche zu einem oder mehreren Ausgangsmodulen OMi gehören. Das Kernschalter-Modul liefert die Fähigkeit, eine Mehrwegeführung unter mehreren Ausgangsmodulen OMi zu unterstützen. Eine Zelle, welche zu zwei oder mehr Ausgangsmodulen OMi geführt werden soll, wird von einem Eingangsmodul IMi zu dem Mehrfach-Ausgangsanschluss MOP übertragen. Die mehrwegegeführten Zellen werden in Echtzeit- und Nicht-Echtzeit-Zellen unterschieden, und eine einzelne Kopie der Zelle wird indem entsprechenden Puffer in dem Mehrfach-Ausgangsanschluss MOP gespeichert. Eine Verdoppelung der Zelle ereignet sich am Ausgang des Mehrfach-Ausgangsanschlusses MOP, gerade vor der Übertragung an die Ausgangsmodule OMi.
Wie in 1 gezeigt, weist der Echtzeit-Mehrfachverkehr die höchste Priorität am Eingang zu jedem Ausgangsmodul OMi auf. (In 1 ist die Ausgangspriorität mit Hilfe der Reihenfolge der Pfeile dargestellt, die auf die vertikale Linie zeigen, welche den Eingang zu dem Ausgangsmodul darstellen. Der oberste Pfeil stellt dabei die höchste Priorität dar.) In einer bestimmten Zellzeit wird die Zelle verdoppelt und zu den an der Mehrwegeführung beteiligten Ausgangsmodulen OMi übertragen, falls eine Mehrfachzelle an der Spitze des Mehrfach-Ausgangsanschluss-Echtzeit-Puffers steht. Es versteht sich, dass keine Verdoppelung von Mehrfachzellen über den TDM-Bus des Kernschalter-Moduls auftritt.
Echtzeit-Mehrfachverkehr erleidet keine Blockade, da er die höchste Priorität aufweist. Andererseits weist Nicht-Echtzeit-Mehrfachverkehr eine niedrigere Priorität als Echtzeit-Mehrwegeführung und Echtzeit-Einwegeführung. In einer bestimmten Zellzeit wird eine Nicht-Echtzeit-Mehrfachzelle an einem Ausgangsanschluss OPi blockiert, wenn entweder eine Echtzeit-Mehrfachzelle an dem OPi oder eine Einfach-Echtzeitzelle in einem beliebigen der Einfach-OPis der Mehrwegeführung zugehört.
3. Rückkopplungs-Regelung
Die Rückkopplungs-Regelung wird verwendet, um einen effizienten Betrieb des Schalters sicherzustellen. Da die Ausgangsanschluss-Puffer in dem Kernschalter-Modul klein sind, sind sie schnell überfüllt. Daher werden zwei grundlegende Mechanismen verwendet, um eine derartige Überfüllung zu kontrollieren. Die Rückkopplungs-Mechanismen sind folgende:

1. Eine Rückkopplungs-Regelung mit geschlossenem Regelkreis, welche der Engstellen-Geschwindigkeit entspricht und die Ausnutzung hoch hält, während die Warteschlangen an den Ausgangsanschluss-Puffern klein gehalten werden.
2. Ein schwellenbasierter Geschwindigkeits-Rückkopplungs-Mechanismus, der aktiviert wird, wenn die Ausgangsanschluss-Puffer des Kernschalter-Moduls trotz des ersten Regelmechanismus potentiell überfüllt werden.

Die erste Regelung wird durch DRC-Zeitsteuerung (DRC = Dynamic Rate Control, Dynamische Geschwindigkeitsregelung) in den Eingangsmodulen erzielt. Die zweite Regelung ist in das Kernschalter-Modul eingebaut und wird als Sicherheitsmechanismus zur schnellen Regelung eines kurzfristigen Rückstaus an der Engstelle des Ausgangsanschlusses OPi verwendet. Das Kernschalter-Modul liefert einen Rückkopplungspfad zur Aussendung von Zustandsinformationen eines Ausgangsanschlusses OPi an alle Ein gangsmodule IMi während jeder Zellzeit. Die Zeit, die das Rückkopplungssignal benötigt, um sich von einem Ausgangsanschluss zu den Eingangsmodulen fortzupflanzen, ist eine technikabhängige Größe, welche im Folgenden dargestellt wird als d(Zellzeiten).
In der bevorzugten Ausführungsform würde die Zeitsteuerung jegliche ungenutzte Bandbreite an die Eingangsmodule verteilen. Folglich kann die tatsächliche Übertragungsgeschwindigkeit von den Eingangsmodulen die garantierte Mindestgeschwindigkeit überschreiten. Unter bestimmten Umständen kann jedoch die Verwendung der gesamten verfügbaren Bandbreite einen Rückstau an bestimmten Ausgangsanschlüssen verursachen. Daher werden in der bevorzugten Ausführungsform Rückkopplungssignale verwenden, um einen derartigen Rückstau aufzulösen.
Bevorzugt existieren an den Ausgangsanschluss-Puffern drei Schwellenwerte welche Regel-Rückkopplungssignale erzeugen: 1) Stop-RT, 2) Form-RT und 3) Stop-NRT (siehe 1). Der Stop-RT-Schwellenanzeiger wird auf eins gesetzt, wenn die Echtzeitpuffer-Füllung größer als oder gleich dem Schwellenwert Th_stop ist andernfalls beträgt der Stop-RT null. Auf ähnliche Weise beträgt der Stop-NRT = 1, wenn die Nicht-Echtzeit-Warteschlangen-Füllung größer als oder gleich dem Th_stop ist. Der Stop-Schwellenwert Th_stop wird als der größte Wert gewählt, so dass sich unter Annahme des schlimmsten Falles, in dem alle IMs Zellen an den selben Ausgangsanschluss übertragen, bis das Stop-Signal die Eingangsmodule erreicht, keine Puffer-Überfüllung ereignet. Der Form-RT-Anzeiger wird auf eins gesetzt wenn der Echtzeit-Puffer größer als oder gleich dem Schwellenwert TH_shape < Th_stop ist. Tabelle 1 zeigt, wie die Regelsignale für einen Ausgangsanschluss in zwei Bits, B₁ und B₀, codiert sind sowie die durch die Eingangsmodule unternommene Aktion.
Tabelle 1: Rückkopplungs-Regelsignale
Wird der Stop-RT-Anzeiger auf eins gesetzt, so wid das passende Rückkopplungs-Signal aktiviert. Nach γ_d Zellzeiten erreicht das Signal alle Eingangsmodule, und jedes Eingangsmodul drosselt den Zellfluss (sowohl den Echtzeit- als auch den Nicht-Echtzeit-Fluss) an den entsprechenden Ausgangsanschluss. Der Stop-NRT-Anzeiger arbeitet analog für Nicht-Echtzeit-Verkehr. Mit Hilfe von Rückkopplungs-Signalen wird ein Zellverlust am Ausgangsanschluss verhindert. Es versteht sich, dass das Stop-Signal zur Bildung einer Eingangs-Warteschlange in dem Eingangsmodul führt. Ohne das Stop-Signal können Zellen in den Eingangsmodulen keine Warteschlangen bilden; vielmehr würde es jedes Mal zu einem Zellverlust kommen, wenn der Ausgangsanschluss überfüllt ist.
Der Form-RT-Anzeiger liefert eine Möglichkeit zur Rückstauregelung für Echtzeitverkehr basierend auf im Voraus zugewiesenen garantierten Mindestgeschwindigkeiten für Warteschlangen-Flüsse. Wenn ein Form-RT-Signal an einem Eingangsmodul IMi von einem bestimmten Ausgangsanschluss OPj empfangen wird, werden alle Echtzeit-Warteschlangen-Flüsse, welche dem Ausgangsanschluss OPj entsprechen, auf ihre garantierten Mindestgeschwindigkeiten geformt. Das bedeutet, dass die Echtzeit-Warteschlangen unabhängig von der Menge an ungenutzter Bandbreite, die für die Verteilung zur Verfügung steht, auf ihrer Mindestgeschwindigkeit geplant werden. Diese Aktion verhindert, dass die Füllung der Echtzeit-Warteschlange in dem Ausgangsanschluss OPj noch weiter anwächst, während der garantierte Mindestdurchsatz für die Echtzeit-Warteschlangen-Flüsse sichergestellt wird. Somit wird ein Echtzeit-Warteschlangen-Fluss mit einer Geschwindigkeit bedient, die grö ßer ist als die garantierte Mindestgeschwindigkeit, wenn kein Rückstau vorliegt, und mit einer Geschwindigkeit, die gleich der garantierten Mindestgeschwindigkeit ist, wenn ein Rückstau vorliegt. Wie nachstehend noch weiter beschrieben ist, stellt die DRC-Zeitsteuerung sicher, dass Stop-Signale für Echtzeit-Warteschlangen-Flüsse mit nur geringer Wahrscheinlichkeit aktiviert werden.
4. Verkehrsklassen und Dienstgüten-Unterstützung
4.1 Echtzeitverkehr
Echtzeitverkehr, wie beispielsweise CBR und VBR, unterliegt strengen Anforderungen an Zellverzögerung, Zellverlust und Zellverzögerungsvariationen (CDV, Cell Delay Variation). In Verbindung mit einem Verbindungs-Genehmigungsregel-Algorithmus (CAC-Algorithmus, Connection Admission Control-Algorithmus) kann der große Schalteraufbau QoS-Garantien liefern. Die in G. Ramamurthy und Q. Ren, "Multi-Class Connection Admission Control Policy for High Speed ATM Switches" in IEEE INFOCOM '97 (Kobe, Japan), April 1997 entwickelte CAC, auf welche hierin als Referenz verwiesen wird, kann in dem erfindungsgemäßen Schalter verwendet werden. Diese CAC errechnet die durch einen Echtzeit-Warteschlangen-Fluss benötigte Bandbreite, um die QoS-Anforderungen aller Verbindungen innerhalb des Flusses zu erfüllen. Somit berücksichtigt die CAC ein statistisches Multiplexen von Verbindungen innerhalb eines bestimmten Warteschlangen-Flusses (statistisches Multiplexen berücksichtigt, dass die für eine Stromsammlung erforderliche Bandbreite geringer ist als die Summe der einzelnen Bandbreiten, die für jeden Strom benötigt werden). Die nötige Bandbreite wird basierend auf den UPC-Werten für jede Verbindung und einer nominalen Vor-Zuweisung von Puffern an den Fluss berechnet. Es sollte sich jedoch verstehen, dass im Stand der Technik die berechnete Mindestgeschwindigkeit nur für CAC-Zwecke verwendet wird und nicht zur Zeitsteuerung gesendet wird.
Der DRC-Zeitsteuer-Mechanismus stellt sicher, dass jeder Warteschlangen-Fluss seine garantierte Mindestgeschwindigkeit erhält, und daher ist die QoS für alle Verbindungen innerhalb des Flusses sichergestellt. Die Mindestgeschwindigkeit ist kurzfristig sichergestellt, da Echtzeitverkehr eine strikte Priorität über Nicht-Echtzeitverkehr in dem Kernschalterelement aufweist, und ein Form-Rückkopplungsmechanismus von den Ausgangsanschlüssen stellt sicher, dass die Warteschlangen-Flüsse ihre garantierten Mindestgeschwindigkeiten selbst unter Rückstau-Bedingungen erhalten. Das bedeutet, dass unter Rückstau-Bedingungen der Form-Rückkopplungsmechanismus die Verteilung jeglicher ungenutzter Bandbreite anhält, wodurch die Geschwindigkeiten auf die garantierten Mindestgeschwindigkeiten reduziert werden, um den Rückstau aufzulösen, während gleichzeitig die garantierte Mindestgeschwindigkeit sichergestellt wird. Weiter wird das Prioritätsbit von Warteschlangen, welche gezwungen sind, mit Mindestgeschwindigkeit (im Form-Modus) zu arbeiten, gesetzt, wenn sie für den Dienst wählbar werden.
4.2 Nicht-Echtzeit-Verkehr
Die beiden in erster Linie als Nicht-Echtzeit-Verkehr gedachten Verkehrsklassen sind ABR und UBR. Diese Klassen weisen im Allgemeinen keine strengen QoS-Anforderungen auf, können jedoch Mindest-Durchsatzanforderungen aufweisen. Die Mindestgeschwindigkeit für einen Nicht-Echtzeit-Warteschlangen-Fluss ist lediglich die Summe des Mindestdurchsatzes über alle Verbindungen innerhalb des Flusses. Die Zeitsteuerung des großen Schalters ist in der Lage, die Mindestgeschwindigkeit für jeden Nicht-Echtzeit-Fluss über DRC-Zeitsteuerung sicherzustellen. Jegliche ungenutzte Bandbreite an einer Engstelle des Schalters wird unter konkurrierenden Warteschlangen-Flüssen (Echtzeit-Flüssen wie auch Nicht-Echtzeit-Flüssen) verteilt. Die Verteilung ungenutzter Bandbreite ist abhängig von den den verschiedenen Verkehrsklassen zugewiesenen Gewichtungen w_i. Bevorzugt werden diese Geschwindigkeiten dynamisch zugewiesen.
UBR-Quellen sind nicht geschwindigkeitsgeregelt und können einen Durchsatzverlust in herkömmlichen Schalter-Aufbauten verursachen. Mit dynamischer Geschwindigkeitsregelung empfangen UBR-Warteschlangen ihre Mindestgeschwindigkeiten plus eines gerechten Anteils an ungenutzter Bandbreite. ABR-Quellen sind über einen Rückkopplungsmechanismus mit geschlossenem Regelkreis geschwindigkeitsgeregelt. Am Schalter wird ein ausdrücklicher Geschwindigkeitswert (ER-Wert, Explicit Rate-Wert) an jeder Engstelle in dem Verbindungsfluss berechnet. In dem Aufbau des großen Schalters wird ein ABR-ER-Wert an der Engstelle der Ausgangsanschlüsse und der Engstelle der Ausgangsleitung in den Ausgangsmodulen berechnet. Unterschiedliche Verfahren können zur Berechnung des ER verwendet werden; in der bevorzugten Ausführungsform werden die ABR-ER-Werte jedoch ähnlich der Berechnung der DRC-Geschwindigkeiten berechnet.
5. Dynamische Geschwindigkeitsregelung (DRC)
DRC ist der in dem Schalter mit hoher Kapazität verwendete Mechanismus zur Zellen-Zeitsteuerung. Für ein umfassendes Verständnis von DRC sollte auf die zugehörige Anmeldung zurückgegriffen werden, welche am gleichen Tag eingereicht wurde wie die ursprüngliche Anmeldung; zur Vereinfachung wird jedoch nachstehend eine Zusammenfassung von Grundprinzipien der DRC, wie sie in dem erfindungsgemäßen Schalter angewendet wird, gegeben. Möglicherweise wünscht der Leser ebenfalls in A. Kolarov und G. Ramamurthy, "Design of a Closed Loop Feed Back Control for ABR Service", IEEE INFOCOM '97 (Kobe, Japan), April 1997 nachzulesen, wo eine Rückkopplungsregelung für ABR-Dienste beschrieben wird, wie sie in einem ATM-Netz verwendet wird. Es sollte sich jedoch verstehen, dass in der nachstehenden Beschreibung die Rückkopplung über den ATM-Schalter angewendet wird.
Das Grundprinzip besteht darin, dass jede Klassen-Warteschlange wie eine virtuelle Quelle behandelt wird, deren Dienstgeschwindigkeit dynamisch angepasst wird, um die ungenutzte Bandbreite zu reflektieren, welche an einer Engstelle in dem Schalter ver fügbar ist. Insbesondere wird jede Klasse mit ihrer garantierten Mindestgeschwindigkeit plus einem dynamisch angepassten fairen Anteil an jeglicher ungenutzter Bandbreite bedient. Die Zeitsteuerung beinhaltet das Berechnen der Warteschlangen-Dienstgeschwindigkeit und die Realisierung der Geschwindigkeits-Formfunktion für alle Warteschlangen. Ein wichtiges Merkmal dieser Vorgehensweise ist es, dass alle Warteschlangen auf einen Obersatz von Warteschlangen reduziert werden und die durch die Klasse wahrgenommene QoS durch die für die Klasse garantierte Bandbreite bestimmt wird. Die Ober-Warteschlangen werden durch die CAC Klassen zugeordnet.
5.1 Garantierte Mindestgeschwindigkeit
Um eine QoS für eine bestimmte Verbindung an einem Schalter liefern zu können, muss eine Kartierung zwischen den Verkehrseigenschaften und den Bandbreiten-Ressourcen an einem Schalter vorhanden sein. Für eine bestimmte Verbindung i kann die Verkehrsspezifikation einen Satz von QoS-Anforderungen bezüglich Zellenverlust-Wahrscheinlichkeit, Verzögerung und/oder Verzögerungsflackern aufweisen. Anstelle einer Realisierung eines Algroithmus mit Bezug auf alle spezifizierten Anforderungen ist es einfacher, die Anforderungen in eine einzelne Variable zu kartieren, welche alle Anforderungen berücksichtigen würde. In der bevorzugten Ausführungsform der DRC werden die Anforderungen auf eine Bandbreite oder Geschwindigkeit M_i kartiert, so dass, wenn die Verbindung i die Geschwindigkeit M_i empfängt, ihre QoS-Anforderungen erfüllt werden. Bevorzugt würde M_i durch den CAC-Algorithmus geliefert. Die Geschwindigkeit M_i sollte mit solcher Genauigkeit approximiert werden, dass sie alle QoS-Anforderungen beinhaltet.
Ist M_i bestimmt, so stellt die Zeitsteuerung sicher, dass die Verbindung i ihre Mindestgeschwindigkeit empfängt. Dies wiederum stellt eine Garantie der QoS der Verbindung i sicher. Somit wird die Zeitsteuerung dadurch vereinfacht, dass sie nur eine einzige Geschwindigkeit berücksichtigen muss.
Betrachtet wird ein Konzentrationspunkt in dem Netzwerk, an welchem N Verbindungen auf eine Verbindung der Kapazität C gemultiplext werden. Ganz offensichtlich muss sich Folgendes ergeben:
Die Verwendung einer einfachen First-In-First-Out(FIFO)-Zeitsteuerung liefert keine Möglichkeit der Garantie, dass jede Verbindung ihren garantierten Anteil M_i der Bandbreite erhält. Beispielsweise kann eine bestimmte Verbindung mit einer Geschwindigkeit senden, die höher ist als ihr zugewiesener Anteil M_i und dadurch einer anderen Verbindung Bandbreite wegnehmen.
Es kann auf einfache Weise sichergestellt werden, dass keine Verbindung mehr Bandbreite als ihren zugewiesenen Anteil verwendet, indem die Spitzengeschwindigkeit jeder Verbindung i auf M_i begrenzt wird. Dies kann beispielsweise durch Formung der Spitzengeschwindigkeit jeder Verbindung auf ihre zugewiesene Mindestgeschwindigkeit mit Hilfe bekannter Verfahren, wie beispielsweise der leckenden Eimer, erfolgen. 4 zeigt N Warteschlangen, wobei jede Warteschlange i auf eine jeweilige Geschwindigkeit M_i geformt ist, wobei i = 1, ..., N. Die geformten Verkehrsströme werden dann gemultiplext und in FIFO-Reihenfolge mit einer Geschwindigkeit bedient, welche gleich oder geringer ist als die Geschwindigkeit des stromabwärtigen Puffers C.
Eine Durchsetzung der Spitzengeschwindigkeit stellt sicher, dass Mindestgeschwindigkeits-Garantien für alle Verbindungen erfüllt werden. Nach dieser Zeitsteuerungs-Disziplin kann jedoch die Verbindung i niemals mehr. Bandbreite als die ihr zugewiesene M_i benutzen, selbst dann nicht, wenn Bandbreite verfügbar ist. Ist beispielsweise die Verbindung i die einzige aktive Verbindung, die sich an der Verbindungs-Bandbreite C beteiligt, so ist sie auf eine Verwendung der Bandbreite M_i beschränkt, obgleich die gesamte Verbindungskapazität C verfügbar ist. Weiterhin wird, wenn die Mindestgeschwindigkeit M_i unter der Annahme berechnet wird, dass ein statistisches Multiplexen stattfindet, die QoS der Verbindung i unter der Annahme einer Teilung der Gesamt-Bandbreite garantiert, da die Verbindungs-Kapazität mit geringer Wahrscheinlichkeit überschritten werden könnte: Diese Art der Teilung kann nicht vorkommen, wenn die Verbindungs-Spitzengeschwindigkeiten auf die Werte M_i begrenzt sind. Die zugewiesene Bandbreite M_i, welche unter der Annahme eines Verstärkungsfaktors des statistischen Multiplexens berechnet wurde, ist möglicherweise nicht ausreichend, um die QoS zu garantieren, wenn kein statistisches Multiplexen stattfindet.
Der in den statistischen geschwindigkeitsbasierten Zeitsteuerungen verwendeten Geschwindigkeits-Regelmechanismus arbeitet mit offenem Regelkreis. Eine Folge davon ist, dass die Zeitsteuerung nicht arbeitserhaltend ist, d.h. eine Zellzeit auf der Ausgangsverbindung kann untätig sein, selbst wenn sich möglicherweise zu bedienende Zellen in dem System befinden. Somit ist es möglich, dass verfügbare Bandbreite in diesen Zeitsteuerungsdisziplinen verschwendet wird. Die DRC-Zeitsteuerung schafft Abhilfe für dieses Problem über einen Regelmechanismus mit geschlossenem Regelkreis.
Das Grundprinzip der DRC-Zeitsteuerung ist in 5 dargestellt. Wie zuvor wird jeder Verkehrsstrom vor dem Eintritt in eine gemeinsame FIFO-Warteschlange, welche mit Verbindungsgeschwindigkeit C bedient wird, spitzengeschwindigkeits-geformt. Die Forumungsgeschwindigkeiten R_i werden jedoch dynamisch berechnet, um die Menge an auf der Verbindung verfügbarer Bandbreite zu reflektieren. Insbesondere wird die Verbindung i auf R_i spitzengeschwindigkeits-geformt wobei Folgendes gilt: Ri = Mi + wiEund E die abgeschätzte ungenutzte Bandbreite an der Engstelle (hierin auch als Überschussgeschwindigkeit oder Überschuss-Bandbreite bezeichnet) und w_i ≤ 0 ein optionaler Gewichtungsfaktor ist, welcher statisch oder dynamisch zugeordnet werden kann. Da gilt E ≤ 0, ergibt sich R_i ≥ M_i. Somit wird der Verbindung i die Mindestgeschwindigkeit M_i garantiert, sie kann jedoch mit einer höheren Geschwindigkeit übertragen, wenn ungenutzte Bandbreite verfügbar ist. Umgekehrt kann während eines Rückstaus die Zeitsteuerung E auf 0 bringen, wodurch die Warteschlange nur mit ihrer garantierten Mindestgeschwindigkeit bedient wird, bis der Rückstau aufgelöst ist.
5.2 Geschwindigkeitsregelung mit geschlossenem Regelkreis
6 stellt ein Geschwindigkeits-Regelsystem mit geschlossenem Regelkreis dar, welches die verfügbare Bandbreite detektiert, die unter den Verbindungen in der DRC-Zeitsteuerung zu verteilen ist. Es wird angenommen, dass die Zeit in Intervalle der Länge T diskretiert wird. X_i(n) stelle die Anzahl von Zellen dar, welche durch die Verbindung i im n-ten Zeitintervall erzeugt wird. Die Größe Q(n) stellt die Anzahl von Zellen im Puffer der zweiten Stufe dar. In der ersten Stufe wird jeder Verbindungsstrom gemäß folgender Geschwindigkeit geformt: Ri(n) = min(Mi + wiE(n),C).
Die Regelung berechnet E(n) so, dass Q(n) nahe an der Ziel-Warteschlangenschwelle Q0 gehalten wird. Im Gleichgewicht sollte die Aggregatflussgeschwindigkeit zur zweiten Stufe zur Verbindungskapazität passen (vorausgesetzt der Quellenfluss ist ausreichend).
Auf diese Weise formuliert wird die Berechnung von E(n) zum Regelproblem. Dies ähnelt in gewisser Weise dem Problem der Berechnung einer ausdrücklichen Geschwindigkeit (ER) für den ABR-Dienst, wie in der vorstehend erwähnten Arbeit über ABR von Kolarov und Ramamurthy offenbart ist. Die Realisierung der ER innerhalb des Schalters ist jedoch vereinfacht. Für den Zweck der ERC-Zeitsteuerung ist ein einzelner Regler ausreichend. Da die Geschwindigkeitsregelung lokal innerhalb des Schalters stattfindet ist die Rückkopplungsverzögerung (siehe 6) relativ zum Abtastintervall T klein. Diese Verzögerung ist im Gegensatz zur Flussregelung bei ABR vernachlässigbar, bei welcher Rückkopplungsverzögerungen berücksichtigt werden müssen. Während somit die in der Arbeit von Kolarov und Ramamurthy offenbarte Regelung lediglich für Nicht-Echtzeit-ABR-Dienst realisiert werden kann, kann die vorliegende Regelung für Echtzeit- wie auch Nicht-Echtzeit-Dienste realisiert werden.
Um die Konstruktion der Regelung zu vereinfachen, wird angenommen, dass eine einzige Quelle auf Stufe eins mit unendlichem Rückstand vorliegt (d.h. sie kann jederzeit jede verfügbare Verbindungskapazität füllen). E(n) soll die durch di Regelung zu einem Zeitpunkt n berechnete Geschwindigkeit bezeichnen. In diesem Fall ist R(n) auch die Flussgeschwindigkeit von Stufe eins zu Stufe zwei für die einzelne Quelle. ε(n) = Q(n) – Q₀ soll den Fehler zwischen der Warteschlangen-Länge zum Zeitpunkt n und der Ziel-Warteschlangen-Länge Q₀ bezeichnen. Die allgemeine Form der Diskretzeit-PD-Regelung lautet wie folgt: E(n + 1) = E(n) – α0ε(n) α1ε(n – 1) – ... – αuε(n – u) – β0E(n) – β1E(n – 1) – ... – βvE(n – v) (1)wobei α, i = 1, ..., u und βi, i = 1, ..., v real-wertige Koeffizienten sind. Für die DRC-Regelung ist eine Verwendung eines einfachen zwei-Paramter-Filters bevorzugt: E(n + 1) = E(n) – α0ε(n) – α1ε(n – 1) (2)
Somit wird die Regelung vereinfacht, wodurch eine Beschleunigung der Geschwindigkeitsformung ermöglicht wird.
5.3 Überlauf-Regelung
Die Regelung mit geschlossenem Regelkreis stellt die Geschwindigkeit E(n) so ein, dass der Fehler ε(n) = Q(n) – Q₀ im absolu ten Wert abnimmt. Die Dynamik des Aggregat-Eingangsverkehrs R(n) kann jedoch schneller sein als die der Regelung mit geschlossenem Regelkreis. Die Warteschlangen-Länge Q(n) auf der zweiten Stufe kann auf einen großen Wert anwachsen, ehe die Regelung mit geschlossenem Regelkreis sie an den Zielwert Q₀ annähern kann. Dies wird durch Verbindungen verursacht, welche mit Geschwindigkeiten übertragen, die bedeutend größer sind als ihre garantierten Mindestgeschwindigkeiten M_i. Ein großer Wert von Q(n) kann die Verzögerungsleistung von Verbindungen, welche mit Geschwindigkeiten übertragen, die nahe an ihren Mindestgeschwindigkeiten liegen, negativ beeinflussen. Da die Ansprechzeit der Regelung mit geschlossenem Regelkreis zu langsam sein kann, um eine Überlast auf der zweiten Stufe der Zeitsteuerung zu verhindern, ist in der bevorzugten Ausführungsform ein Überlast-Regelmechanismus bereitgestellt.
Überschreitet der Puffer der zweiten Stufe eine bestimmte Formschwelle, so wird ein Rückkopplungs-Formsignal an die DRC-Zeitsteuerung übertragen. Dieses Formsignal veranlasst die Zeitsteuerung dazu, alle Warteschlangen mit ihren garantierten Mindestgeschwindigkeiten M_i zu formen und die Verteilung ungenutzter Bandbreite zu stoppen. Diese Aktion liefert einen schnellen Überlast-Regelmechanismus, welcher eine Auflösung des Rückstaus erlaubt. Anders als das Rückdrucksignal des Standes der Technik weist das neuartige Formsignal die wichtige Eigenschaft auf, dass es den Warteschlangen eine Übertragung mit ihren garantierten Mindestgeschwindigkeiten bei Vorliegen eines Rückstaus erlaubt. Dennoch kann auch ein Stop-Rückdrucksignal, welches alle Warteschlangen zwingt, jegliche Zellenübertragung an die Warteschlange der zweiten Stufe zu stoppen, verwendet werden.
Insbesondere führt im Stand der Technik der einfache "Stop and Go"-Rückdruck-Regelmechanismus zu einer Gleichsetzung des Durchsatzes für alle Warteschlangen; d.h. jede Warteschlange erzielt einen Durchsatz von C/N. Darüber hinaus führt das häufige Auftreten von Stop-/Weiter-Signalen eine Zellverzögerungs-Variation (CDV, Cell Delay Variation) ein, welche die von Echtzeit-Verbin dungen erfahrene QoS negativ beeinflussen kann. In der bevorzugten Ausführungsform werden daher zwei Signale verwendet: Formsignal und Stop-Signal. Die Formsignal-Schwelle ist niedriger eingestellt als die Stop-Signal-Schwelle und erlaubt eine Auflösung des Rückstaus, während sie eine Übertragung mit der garantierten Mindestgeschwindigkeit zulässt. Die Stop-Signal-Schwelle ist sehr hoch eingestellt, so dass aufgrund der Verwendung des Formsignals das Stop-Signal nur sehr selten aktiviert würde. Das bedeutet, dass das Stop-Signal als letzte Möglichkeit eines Druck-Erleichterungs-Ventils dienen würde.
5.4 DRC-Zeitsteuerung für den großen Schalter
5.4.1 Rückkopplung über einen einzelnen Regelkreis
In den Eingangsmodulen aus 2b werden Zellen in Warteschlangen gemäß Verkehrsklasse und Ziel-Ausgangsanschluss des Kernschalter-Moduls gepuffert (im Folgenden wird eine derartige Anordnung als Klassen-/OP-Warteschlange bezeichnet). (i,j,l) soll die Warteschlange darstellen, welche der Klasse i und dem Ziel-Ausgangsanschluss j im Eingangsmodul l entspricht (wenn das Eingangsmodul durch den Kontext eindeutig ist, wird manchmal die abgekürzte Bezeichnung (i,j) verwendet, um auf eine bestimmte Warteschlange innerhalb des Eingangsmoduls Bezug zu nehmen). Jede Klassen-/OP-Warteschlange wird als virtuelle Quelle betrachtet, deren Flussgeschwindigkeit geregelt werden kann. Der Verbindungs-Genehmigungs-Regel-Algorithmus (CAC-Algorithmus) liefert dem Schalter eine garantierte Mindest-Dienstgeschwindigkeit für jede Warteschlange. Der Wert dieser Mindestgeschwindigkeit wird durch die QoS-Zielsetzung der Klasse, die Anzahl genehmigter Verbindungen und ihre VErkehrseigenschaften bestimmt. M_ijl stelle die garantierte Mindest-Dienstgeschwindigkeit für die Warteschlange (i,j,l) dar. Die Eingangsmodul-Zeitsteuerung muss sicherstellen, dass jede Eingangsmodul-Warteschlange einen Durchsatz erzielt, welcher größer oder gleich der garantierten Mindestgeschwindigkeit ist. Für Echtzeit-Verkehr muss die Durchsatz-Garantie relativ kurzfristig bereitgestellt werden.
Während Nicht-Echtzeit-Verkehr auch den garantierten Mindestdurchsatz erhalten muss, kann die Garantie langsamer bereitgestellt werden.
Die Summe der Mindestgeschwindigkeiten darf die Leitungskapazität an jedem Ausgangsanschluss und jedem Eingangsmodul nicht überschreiten, d.h.:
Die Geschwindigkeits-Garantien können durch eine statistische Geschwindigkeits-Formung der Warteschlangen-Flüsse gemäß der Mindestgeschwindigkeiten erfüllt werden. Wie vorstehend erläutert, kann unter einer statistischen Zeitsteuerungs-Disziplin eine Warteschlange jedoch niemals mit einer höheren Geschwindigkeit als ihrer zugewiesenen Mindestgeschwindigkeit übertragen, selbst wenn Bandbreite an der Engstelle des Ausgangsanschlusses verfügbar ist. Die statistische Disziplin ist nicht arbeitserhaltend im Hinblick auf die Engstelle des Ausgangsanschlusses (d.h. eine Zellzeit an einem Ausgangsanschluss kann untätig bleiben, selbst wenn eine Eingangsmodul-Warteschlange mit zu sendenden Zellen besteht), und es findet kein statistisches Multiplexen zwischen Warteschlangen-Flüssen statt. Es versteht sich, dass zwischen den Verbindungsflüssen innerhalb eines Warteschlangen-Flusses statistisches Multiplexen stattfindet.
Zur Erzielung eines statistischen Multiplexens zwischen Warteschlangen-Flüssen ist es bevorzugt, eine dynamische Geschwindigkeitsregelungs-Zeitsteuerung (DRC-Zeitsteuerung) zu verwenden. Am Ausgangsanschluss j, welcher eine potentielle Engstelle darstellt, wird basierend auf der Verkehrsausnutzung an dem Ausgangsanschluss und der Warteschlangen-Längen-Information an allen Eingangsmodul-Warteschlangen entsprechend dem Ziel-OP_j eine Überschuss-Geschwindigkeit E_j berechnet. Das Verfahren zur Berechnung E_j wird im Folgenden in Abschnitt 6 erläutert. Eine dynamische Geschwindigkeit, R_ijl wird der Warteschlange (i,j,l) gemäß folgender Gleichung zugewiesen: Rijl = Mijl + wiNijlEj,wobei w_i ein im Voraus zugewiesener Gewichtungsfaktor im Zusammenhang mit der Klasse i ist und Nil die Anzahl aktiver Verbindung im Zusammenhang mit der Warteschlange (i,j,l) ist. Für Echtzeit-Verbindungen ist N_ijl einfach die Anzahl von der Warteschlange (i,j,l) zugewiesenen Verbindungen. Für Nicht-Echtzeit-Verbindungen wird N_ijl als Schätzung der Anzahl aktiver Verbindungen berechnet, welche der Warteschlange (i,j,l) zugewiesen werden, da einige tatsächliche Verbindungen möglicherweise untätig sind. Der Wert von w_i stellt eine von der Mehrklassen-CAC getroffene Politikentscheidung dar. Somit besteht die Geschwindigkeit R_ijl aus einem statischen Teil, der durch die CAC bestimmt wird, M_ijl, und einem dynamischen Teil w_iN_ijlE_j. Der statische Teil liefert die Mindestgeschwindigkeits-Garantie, während der dynamische Teil es Warteschlangen-Flüssen erlaubt, jegliche ungenutzte Bandbreite an der Engstelle des Ausgangsanschlusses auf gerechte Weise (bestimmt durch die Gewichtungen w_i) zu nutzen, ohne dabei die Engstelle zu überlasten.
Die DRC-Zeitsteuerung wird analog auch auf die Ausgangsmodul-Warteschlangen-Zeitsteuerungen angewendet. In den Ausgangsmodulen werden Zellen gemäß Verkehrsklasse und Ausgangsleitung in Warteschlangen angeordnet. Unter Verwendung einer ähnlichen Notation wie die vorstehend für die Eingangsmodul-Zeitsteuerung eingeführt soll (i,j,l) die Warteschlange bezeichnen, welche der Klasse i und der Ziel-Ausgangsleitung j im Ausgangsmodul OM_l entspricht. Die der Warteschlange (i,j,l) in OM_l zugeordnete dynamische Geschwindigkeit R ~_ijl wird gemäß folgender Gleichung bestimmt: R ~ijl = M ~ijl + wiN ~ijl E ~jl wobei M ~_ijl die garantierte Mindestgeschwindigkeit für die Warteschlange (i,j,l), N ~_ijl die Anzahl aktiver Verbindungen, welche der Warteschlange (i,j,l) zugewiesen werden, und E ~_jl die DRC-Geschwindigkeit für die Leitung j in OM_l darstellt.
5.4.2 Rückkopplung mit dualer Regelschleife
In Abschnitt 4.4.1 wird die DRC-Geschwindigkeit E_j basierend auf der Engstelle am Ausgangsanschluss OP_j berechnet und in der Berechnung von Geschwindigkeiten R_ijl wie vorstehend beschrieben verwendet. Eine zweite Engstelle befindet sich an der Ausgangsleitung des Ausgangsmoduls aufgrund nicht abgestimmter Geschwindigkeiten. Wird eine Ausgangsleitung überlastet, so können Warteschlangen in dem Ausgangsmodul anwachsen, was zu Zellverlust und Unternutzung führt. Dieses Problem kann durch Anordnung von Zellen in Warteschlangen am Eingangsmodul gemäß Ausgangsleitung innerhalb eines Ausgangsmoduls verringert werden, wie in 2c beispielhaft dargestellt. Genauer gesagt soll (i,j,k,l) eine Warteschlange in einem Eingangsmodul entsprechend einer Klasse i, einem Ziel-Ausgangsmodul j, einer Ziel-Ausgangsleitung k (innerhalb des Ausgangsmoduls j) und einem Eingangsmodul 1 darstellen. Die Benennung (i,j,k) stellt eine Warteschlange der Klasse i im Ziel-OM_j und der Ausgangsleiugn k dar. In diesem Schema nimmt die Anzahl von Warteschlangen in dem Eingangsmodul um einen Faktor L zu, wobei L die Anzahl von Ausgangsleitungen pro Ausgangsmodul ist. Es folgt eine kurze Erläuterung, wie DRC die Schalterleistung in diesem Fall über Hinzufügung einer zweiten Rückkopplungsschleife von dem Eingangsmodul zu der Engstelle der Ausgangsleitung weiter verbessern kann.
In der zweiten Rückkoplungsschleife wird eine Geschwindigkeit E_jk basierend auf der Anzahl von an der Ausgangsleitung k in OM_j in einer Warteschlange angeordneten Zellen berechnet. Das bedeutet, dass E_ijk die freie Bandbreite darstellt, welche an der Engstelle entsprechend der Ausgangsleitung k im Ausgangsmodul j verfügbar ist. Die Geschwindigkeiten E_ijk können zu allen IMs übermittelt und zur Berechnung der dynamischen Geschwindigkeit R_ijkl für die Warteschlange (i,j,k,l) wie folgt verwendet werden: Rijkl = Mijkl + wimin{Ej,Ejk},wobei M_ijkl die garantierte Mindestgeschwindigkeit für die Warteschlange (i,j,k,l) benennt. Durch Berechnung der dynamischen Geschwindigkeit auf dieses Weise werden die Engstelle am Ausgangsmodul j und Ausgangsleitung k (im Ausgangsmodul j) aufeinander abgestimmt. In der Tat werden die dynamischen Geschwindigkeiten, welche die IM-Warteschlangen regeln, basierend auf zwei Rückkopplungsschleifen berechnet: die erste erstreckt sich dabei zu einem bestimmten Ausgangsmodul, und die zweite erstreckt sich zu einer bestimmten Ausgangsleitung innerhalb des Ausgangsmoduls. Dies hält die Warteschlangen in dem Ausgangsmodul klein, während eine hohe Ausnutzung beibehalten wird. Somit wird der größte Teil der Anordnung der Zellen in Warteschlangen auf geregelte Weise durch den DRC-Mechanismus zu dem Eingangsmodul verschoben.
6. Konstruktion der Zeitsteuerung
6.1 Geschwindigkeitsbasierte Zeitsteuerung
In jeder Zellzeit bestimmt die IM-Zeitsteuerung die nächste Warteschlange, von der aus eine Zelle zu ihrer Ziel-OP übertragen werden kann. In dem DRC-Schema basiert die Zeitsteuerung auf den Werten dynamisch berechneter Geschwindigkeiten für jede Warteschlange. Sind diese dynamischen Geschwindigkeiten gegeben, so implementiert das IM einen zweistufigen Algorithmus, um die nächste zu bedienende Warteschlange zu bestimmen:

– Stufe eins: Virtuelle Geschwindigkeitsformung
– Stufe zwei: Dienst-Zeitsteuerung

Virtuelle Geschwindigkeitsformung und Dienst-Zeitsteuerung werden ausführlich in den Abschnitten 6.2 bzw. 6.3 beschrieben.
Es wird eine Warteschlange mit der Benennung (i,j) identifiziert, was für die Klasse i (i = 0, ..., 7) und den Ziel-OP_j (j = 0, ..., 15) steht. Verbunden mit der Warteschlange (i,j) sind folgende Größen:

– TS_ij: Zeitmarke. Diese wird in einem 20-Bit-Register mit einem ganzzahligen Teil von 12 Bit und einem gebrochenen Teil von 8 Bit gespeichert. Die Zeitmarke wird immer dann aktualisiert, wenn die Warteschlange für den Dienst zeitlich gesteuert oder zeitlich neu gesteuert wird. TS_ij wird auf null initialisiert.
– AQ_ij: Tatsächliche Warteschlangen-Größe. Dies ist die Anzahl von in der Warteschlange (i,j) gespeicherten Zellen. AQ_ij wird um eins heraufgesetzt, wann immer eine Zelle an der Warteschlange (i,j) eintrifft, und um eins heruntergesetzt, wann immer die Zeitsteuerung die Warteschlange i als die in einer bestimmten Zellzeit zu bedienende auswählt. AQ_ij wird in einem 16-Bit-Register gespeichert und wird auf null initialisiert.
– VQ_ij: Dies ist die Anzahl von in der virtuellen Warteschlange für die Warteschlange (i,j) gespeicherten Zellen: VQ_ij wird in einem 8-Bit-Register gespeichert und auf null initialisiert. In der bevorzugten Ausführungsform wird VQ_ij nie über 255 erhöht.
– WF_ij: Umwicklungs-Flag. Dies ist ein Zwei-Bit-Flag, welches den Zyklus des augenblicklichen Taktes anzeigt. Es wird auf eins initialisiert.
– M_ij: Garantierte Mindestgeschwindigkeit. Diese Größe wird durch die CAC geliefert und als ein Intervall I M_ij gespeichert.
– J_ij: Intervall für garantierte Mindestgeschwindigkeit. Dies ist der Kehrwert der garantierten Mindestgeschwindigkeit M_ij für die Warteschlange (i,j) und wird als 20-Bit-Zahl im Speicher mit einem ganzzahligen 12-Bit-Teil und einem gebrochenen 8-Bit-Teil gespeichert.
– E_j: DRC-Geschwindigkeit. Die DRC-Geschwindigkeit wird an OP j basierend auf der globalen virtuellen Warteschlange für OP j berechnet. Dieser Wert wird nicht im IM gespeichert.
– W_i: Gewichtungsfaktor für die Klasse i. Dies ist der ganzzahlige 8-Bit-Teil, der in der Berechnung der Formungsgeschwindigkeit R_ij verwendet wird.
– R_ij: berechnete Formungsgeschwindigkeit. Dies ist die durch den DRC-Algorithmus zur Formung des Verkehrs der Warteschlange (i,j) berechnete Geschwindigkeit. Ihr Wert wird in Form eines Intervalls I_ij gespeichert.
– I_ij: Intervall für berechnete Geschwindigkeit. Dies ist der Kehrwert der Geschwindigkeit R_ij, welche durch den DRC-Algorithmus für die Warteschlange (i,j) berechnet wird.
– P_ij: Zeitsteuerungspriorität. Dies ist ein Ein-Bit-Flag. P_ij = 1 zeigt an, dass die Warteschlange (i,j) eine Priorität für die Auffindung der nächsten an der virtuellen Warteschlange zeitlich zu steuernden Zelle aufweist.
– PV_ij: Dienstpriorität von der virtuellen Warteschlange. Dies ist ein Ein-Bit-Flag. PV_ij = 1 zeigt an, dass die Warteschlange (i,j) Priorität für die Auffindung der nächsten zu bedienenden (an den Ausgangsanschluss zu übertragenden) Zelle von der virtuellen Warteschlange aufweist.
– S_ij: Formsignal: Wenn dieses Signal eingestellt ist, muss die Warteschlange (i,j) mit MCR-Geschwindigkeit bedient werden. Das Signal S_ij wird unter folgenden Bedingungen gleich eins gesetzt: 1. Die Warteschlange (i,j) ist von der Art RT (Echtzeit), und das Form-RT-Signal ist auf eins gesetzt. 2. Die Warteschlange (i,j) ist von der Art RT (Echtzeit), und die lokale VQ-Zählung überschreitet einen Schwellenwert: Σi,jVQ_ij ≥ Th_VQ. 3. Das Produkt N_ij × W_i × E_j = 0. Es sollte sich verstehen, dass NRT-Verkehr (Nicht-Echtzeit-Verkehr) nur in Fall 3 geformt wird.
– N_ij: Anzahl aktiver VCs. Für RT-Warteschlangen stellt diese Anzahl lediglich die Anzahl von VCs wie durch die CAC aufgezeichnet dar, da sie alle als aktiv angenommen werden. Für NRT-Warteschlangen, welche für lange Dauern untätig sein können (d.h. UBR und ABR) wird die Anzahl aktiver NRT-Warteschlangen über einen Zählmechanismus geschätzt, welcher in Abschnitt 6.5 beschrieben wird.

Es sollte sich verstehen, dass, obgleich in der vorstehend beschriebenen bevorzugten Ausführungsform die Zeitmarken pro Warteschlange zugewiesen werden, es auch möglich ist, eine Geschwindigkeitsformung durch Zuweisung von Zeitmarken pro Zelle durchzuführen. In einer derartigen Ausführungsform wären alle Zellen mit Zeitmarken, die gleich oder kleiner sind als die momentane Zeit CT, für den Dienst wählbar.
Momentane Zeit und Umwickelung
In jedem IM existiert ein 12-Bit-Zähler CT, welcher die momentane Zeit steuert, wobei jeder Zeithaken eine Zellzeit zu 2,4 Gb/s, d.h. 175 ns, darstellt. Ein Zyklus ist definiert als 2¹² Zellzeiten, oder die Zeit, die es dauert, bis CT umwickelt, beginnend mit CT = 0. Bei jeder Umwickelung von CT wird das WF_ij-Flag für jede Warteschlange (i,j) um eins erhöht, falls gilt WF_ij < 3. Diese Operation kann in einer einzigen Zellzeit durchgeführt werden. Zusammen zeigen die Zeitmarken TS_ij und das Flag WF_ij den Wert der für die Warteschlange (i,j) mit Bezug zur momentanen Zeit beibehaltenen Zeitwert an. Die Bedeutungen der vier möglichen Werte von WF sind in Tabelle 2 zusammengefasst.
Tabelle 2: Werte für WF_ij
Der Wert von TS_ij zusammen mit WF_ij ermöglicht eine Bestimmung der jeweiligen Werte der Warteschlangen-Zeitmarke und der momentanen Zeit, selbst im Fall einer Umwickelung.
6.2 Virtuelle Geschwindikgeitsformung
Die virtuelle Geschwindikgeitsformung basiert auf einer Zeitmarke TS_ij, welche jeder Warteschlange (i,j) zugewiesen wird. Die Zeitmarke TS_ij wird so aktualisiert, dass die Flussgeschwindigkeit der Warteschlange (i,j) entweder auf R_ij oder auf M_ij begrenzt ist. Die dynamische Geschwindigkeit R_ij wird bei der Zeitmarken-Berechnung verwendet, falls keine Rückstau-Bedingungen auftreten (siehe unten); andernfalls wird die Mindestgeschwindigkeit M_ij verwendet. Wird die Mindestgeschwindigkeit in der Zeitmarken-Berechnung für die Warteschlange (i,j) verwendet, so wird das Prioritätsbit P_ij auf eins gesetzt.
Jede Wartschlange mit einer Zeitmarke kleiner oder gleich der momentanen Zeit wird als wählbar betrachtet. Die momentane Zeit ist ein freilaufender Takt, in welchem das Intervall zwischen Takthaken gleich einer Zellzeit ist. Während jeder Zellzeit wählt die IM-Zeitsteuerung die nächste wählbare Warteschlange mit einer Priorität aus, welche Warteschlangen (i,j) verliehen wird, deren Prioritätsbit P_ij auf eins gesetzt ist. Ist eine wählbare Warteschlange, beispielsweise die Warteschlange (i,j) gewählt, so wird der virtuelle Warteschlangenzähler VQ_ij um eins erhöht. Der virtuelle Warteschlangenzähler zählt die Anzahl von Zellen, welche für eine Warteschlange wählbar sind, aber noch nicht übertragen wurden. AQ_ij soll die Anzahl von Zellen in der Warteschlange (i,j) darstellen. Sind noch Zellen in der aktiven Warteschlange, welche noch nicht in der virtuellen Warteschlange angeordnet worden sind, d.h. gilt AQ_ij > VQ_ij, so wird die Zeitmarke TS_ij aktualisiert, um zu reflektieren, wann die nächste Zelle in der tatsächichen Warteschlange zeitlich gesteuert werden soll. Die Zeitmarke wird auch aktualisiert, wenn eine Zelle an einer leeren Warteschlange (i,j) ankommt.
Der Zeitsteuer-Algorithmus setzt das Prioritätsbit P_ij unter zwei Bedingungen:

1. Die Zeitmarke TS_ij ist um mehr als 1/M_ij hinter die momentane Zeit zurückgefallen.
2. Es ist notwendig, den Warteschlangen-Fluss mit der garantierten Mindestgeschwindigkeit M_ij zu formen, um einen Rückstau an OP_j zu vermeiden.

Fall 1 ereignet sich, da die lokale IM-Zeitsteuerung nicht in der Lage ist, mit dem Verkehr und den berechneten Formungsgeschwindigkeiten Schritt zu halten. Da die Konvergenz der Geschwindigkeits-Berechnungen zur passenden Geschwindigkeit eine gewisse Zeit in Anspruch nimmt, kann es vorkommen, dass die augenblickliche Summe der Formungsgeschwindigkeiten an der IM-Zeitsteuerung die Leitungsgeschwindigkei C überschreitet, d.h.
Tritt dieser Zustand ein, so können mehrere Warteschlangen in der selben Zellzeit wählbar werden.
In Fall 2 wird die Warteschlange unter Formmmodus zeitlich gesteuert, d.h. die Warteschlangen-Dienstgeschwindigkeit ändert sich von R_ij auf M_ij. Formmodus wird unter folgenden Bedingungen ausgerufen:

1. Es handelt sich um eine Echtzeit-Warteschlange, und entweder ein Form- oder ein Stop-Signal vom OP ist wirksam.
2. Es handelt sich um eine Echtzeit-Warteschlange, und die lokale Summe von VQ-Zählungen für den Ziel-OP überschreitet einen Schwellenwert.
3. Die berechnete dynamische Geschwindigkeit R ist gleich der Mindestgeschwindigkeit M.

Die ersten beiden Bedingungen zeigen das Auftreten eines Rückstaus für Echtzeit-Verkehr an einem Ausgangsanschluss an. Ein Schalten auf Formmodus löst einen derartigen Rückstau schnell auf, während gleichzeitig die Mindestgeschwindigkeits-Garantie beibehalten wird. Die Verleihung von Priorität an Warteschlangen, welche im Formmodus arbeiten, stellt sicher, dass ihre Mindestgeschwindigkeiten garantiert werden. Wenn eine wählbare Warteschlange (i,j) durch eine Zeitsteuerung der ersten Stufe gewählt wird, wird ihr virtueller Warteschlangen-Zähler VQ_ij um eins heraufgesetzt. Wird das Prioritätsbit P_ij auf eins gesetzt, so wird das Prioritätsbit PV_ij der zweiten Stufe auf eins gesetzt.
Wenn eine Zelle an einer leeren Warteschlange (i,j) ankommt, wird die Wartschlange für den Dienst wählbar, und die Zeitmarke TS_ij muss neu berechnet werden, um zu reflektieren, wann die Warteschlange als nächstes bedient werden sollte. Dieses Verfahren wird als Zeitsteuerung bezeichnet. Nach der Wahl einer Warteschlange (i,j) durch die Zeitsteuerung der Stufe eins wird der virtuelle Warteschlangen-Zähler VQ_ij um eins heraufgesetzt. Befinden sich noch immer Zellen in der aktiven Warteschlange, welche nicht in der virtuellen Warteschlange zeitlich gesteuert wurden, d.h. gilt AQ_ij > VQ_ij, so sollte die Zeitmarke TS_ij aktualisiert werden, um zu reflektieren, wann die nächste Zelle in der tatsächlichen Warteschlange zeitlich gesteuert werden sollte. Dieses Verfahren wird als erneute Zeitsteuerung bezeichnet.
Zeitsteuerung
Der Algorithmus für die Zeitsteuerung ist in 7 in Form eines Ablaufdiagramms dargestellt. In Schritt S700, in dem eine Zelle an der Warteschlange (i,j) ankommt, wird der Zähler AQ_ij um eins heraufgesetzt (das Zeichen ++ wird verwendet, um eine Heraufsetzung um eins anzuzeigen). In Schritt S710 wird überprüft, ob AQ_ij – VQ_ij = 1 ist. Ist dies der Fall, so ist die Warteschlange wählbar, um zeitlich gesteuert zu werden, und das Verfahren geht weiter zu Schritt S720. Andernfalls endet die Routine bei Schritt S725.
Die Variable CCT ist eine ganzzahlige Variable mit 14 Bit, welche den Wert der momentanen Zeit relativ zur Zeitmarke TS_ij speichert. Es sollte sich verstehen, dass WF_ij auf eins initialisiert wird. Mit Bezug auf Tabelle 2 ist von Bedeutung, dass falls AQ_ij – VQ_ij = 1 ist, notwendiger Weise WF_ij ≥ 1 ist. In Schritt S720 wird CCT berechnet als CCT = CT + (WFij – 1) « 12,wobei « die Binärverschiebungs-Operation nach links (d.h. eine Multiplikation mit 2¹²) darstellt.
Der nächste Schritt im Zeitsteuerungs-Algorithmus ist ein Vergleich von CCT mit der ganzen Zahl TS_ij + IM '' / ij mit 13 Bit.
Ist die Bedingung CCT < TSij + J''ij (3)in Schritt S730 falsch, so wird die Warteschlange (i,j) als verspätet betrachtet, d.h. sie liegt um mindestens ein Intervall mit der garantierten Mindestgeschwindigkeit (J_ij) hinter der momentanen Zeit. Daher geht die Routine weiter zu Schritt S740, in welchem das Prioritätsbit P_ij auf eins gesetzt wird, da der Warteschlangen-Verkehr mit seiner garantierten Mindesteschwindigkeit konform geht. Dann wird in Schritt S750 die Warte schlange (i,j) mit der momentanen Zeit CT zeitich gesteuert, d.h. TS_ij = CT.
Trifft jedoch in Schritt S730 (3) zu, so würde die Routine zu Schritt S760 weitergehen, um den Wert von S_ij zu überprüfen. Die Warteschlange wird entweder mit der garantierten Mindestgeschwindigkeit M_ij oder der berechneten Geschwindigkeit R_ij zeitlich gesteuert, je nach dem Wert von S_ij. Gilt in Schritt S760 Sij = 0, d.h. ist der OP nicht überlastet, so wird die Warteschlange (i,j) mit der berechneten Geschwindigkeit R_ij zeitlich gesteuert, wobei in Schritt S770 die Priorität P_ij = 0 ist. Ist die Bedingung CCT < TSij + I''ij (4)in Schritt S780 falsch, so geht die Routine in diesem Fall zu Schritt S750 weiter, und die Warteschlange wird mit der momentanen Zeit CT zeitlich gesteuert. Andernfalls wird die Zeitmarke in Schritt S790 aktualisiert als TSij = TSij + Iij
Gilt in Schritt S730 S_ij = 1, d.h. ist der OP überlastet, so muss die Warteschlange (i,j) auf die garantierte Mindestgeschwindigkeit geformt werden und die Priorität P_ij = 1 erhalten (Schritt S775). In diesem Fall wird in Schritt S795 die Zeitmarke gemäß folgender Gleichung aktualisiert: TSij = TSij + Jij.
Auch das Umwickelungs-Flag WF_ij kann in Schritt S755 entsprechend angepasst werden müssen.
Zeitliche Neusteuerung
Der Algorithmus für die zeitliche Neusteuerung ist in 8 gezeigt. Der Algorithmus möchte Warteschlangen bedienen und (wenn nötig) zeitlich neu steuern, welche ihre Konformitätszeiten hinsichtlich der momentanen Zeit CT überschritten haben. In diesem Zusammenhang bedeutet ein Bedienen der Warteschlange (i,j) eine Erhöhung ihres virtuellen Warteschlangen-Zählers VQ_ij um eins. Der Algorithmus führt eine Rundumsuche der Warteschlangen (i,j) durch, wobei den Warteschlangen mit P_ij = 1 Priorität verliehen wird, wobei er sich über der Klasse i = 0, ..., 7 und dann dem Ziel-OP j = 0, ..., 15 wiederholt. Obgleich dies in 8 nicht gezeigt ist, kann es in zwei Durchläufen erfolgen. Im ersten Durchlauf wird versucht, eine Warteschlange (i,j) mit F_ij = 1 zu finden, deren Prioritätsbit gesetzt ist, d.h. P_ij = 1. Zeigt der erste Durchgang keinen Erfolg, so wird ein zweiter Durchgang ausgeführt, um eine Warteschlange mit F_ij = 1 zu finden. Der zeitliche Neusteuerungs-Algorithmus wird entweder an allen untersuchten Warteschlangen ausgeführt, oder es findet ein Auslaufen statt, welches das Ende der momentanen Zellzeit anzeigt.
Die Bedingung F_ij = 1 ist ausschließlich dann erfüllt, wenn Folgendes zutrifft:

1. AQ_ij > VQ_ij. Dies bedeutet, dass mindestens eine Zelle in der tatsächlichen Warteschlange existiert, die noch nicht zeitlich in der virtuellen Warteschlange gesteuert wurde.
2. VQij < FF(heX). Der Zähler VQ_ij ist ein 8-Bit-Zähler, welcher die Erhöhung im eins anhält, wenn VQ_ij = FF(hex). Daher können maximal 256 Zellen in einer virtuellen Warteschlange zeitlich gesteuert werden. Ist diese Grenze erreicht, so muss die Warteschlange zur zeitlichen Neuordnung umgeleitet werden; der virtuelle Warteschlangen-Zähler kann nicht über 255 hinaus erhöht werden. Es sollte sich verstehen, dass falls die Grenze des virtuellen Warteschlangenzählers auf 1 eingestellt ist, dies in der Tat die virtuelle Warteschlange außer Kraft setzt. Die Zeitsteuerung führt nach wie vor eine Geschwindigeitsformung durch, doch die Geschwindikgeitsberechnung darf nicht auf der globalen Größe der virtuellen Warteschlange basieren.
3. WF_ij ≥ 2 oder (WF_ij = 1 und TS_ij ≥ CT). Ist diese Bedingung erfüllt, so hat die Warteschlange (i,j) ihre Konformitätszeit überschritten, d.h. TS_ij stellt einen Zeitpunkt dar, welcher früher ist als die momentane Zeit wie in CT aufgezeichnet.

Wird in der Rundumschleife eine wählbare Warteschlange (i,j) gefunden, so besteht die nächste Aktion darin, VQ_ij um eins heraufzusetzen (S820): PVij = max (Pij,PVij).
Somit ist PV_ij auf eins gesetzt, wenn es entweder bereits auf eins gesetzt wurde oder P_ij gesetzt wird.
Als Nächstes muss, wenn gilt AQ_ij > VQ_ij (S830), die Warteschlange zeitlich neu gesteuert werden (S840). Andernfalls ist keine zeitliche Neusteuerung nötig (S815). Im zeitlichen Neusteurungsschritt wird eine temporäre Variable, CCT, wie im Steuerungsalgorithmus berechnet (vgl. 7): CCT = CT + (WFij – 1) « 12.
Ist CCT < TS_ij + J '' / ij falsch, so wird die Warteschlange (i,j) als hinter der momentanen Zeit zurückliegend betrachtet (S850). Um die momentane Zeit aufzuholen, wird die Warteschlange daher mit der garantierten Mindestgeschwindigkeit M_ij zeitlich gesteuert, wobei das Prioritätsbit P_ij gleich eins gesetzt ist (Schritte S865 und S875). Andernfalls, wenn CCT < TS_ij + J '' / ij zutrifft, so wird der Wert von S_ij in Schritt S860 geprüft. Falls gilt S_ij = 0, so wird die Warteschlange mit der Geschwindigkeit R_ij mit P_ij = 0 zeitlich gesteuert (Schritte S870 und S880). Andernfalls geht die Routine zu den Schritten S865 und S875 weiter, und die Warteschlange wird mit der garantierten Mindestgeschwindigkeit mit der Priorität P_ij = 1 zeitlich gesteuert.
Wenn TS_ij durch Addition zu entweder J_ij oder I_ij, einem Überfluss-Bit, Z_ij = 1, aktualisiert wird, ist die Zeitmarke TS_ij zum nächsten Zyklus fortgeschritten, daher sollte WF_ij um eins herabgesetzt werden. Andernfalls bleibt WF_ij unverändert. Dies wird in Schritt S890 erreicht.
6.3 Dienst-Zeitsteuerung
Während jeder Zellzeit wird höchstens eine Zelle von einem Eingangsmodul auf den Kern-TDM-Bus zu ihrem Ziel-Ausgangsanschluss übertragen. Wie in 9 gezeigt, wird die Warteschlange, von der die Zelle zu senden ist, durch eine Prioritäts-Rundum-Suche basierend auf den Prioritätsbits PV_ij bestimmt (Schritt S900). In der Zeitsteuerung von Stufe zwei wird eine Warteschlange als wählbar für den Dienst erachtet, wenn VQ_ij > 0 ist und der Ziel-OP-Puffer für die Warteschlange sich nicht im Stop-Modus befindet. Ist eine wählbare Warteschlange gefunden (ja in Schritt S900), so wird die erste Zelle in der Warteschlange über den TDM-Bus übertragen (Schritt S910). Auch werden in Schritt S910 sowohl VQ_ij als auch AQ_ij um eins herabgesetzt, und das Prioritätsbit der virtuellen Warteschlange, PV_ij, wird erneut auf null gesetzt. Es sollte nicht vergessen werden, dass der Wert von VQ_ij die Anzahl von Zellen anzeigt, die bereit zum Dienst sind.
6.4 Hochpegel-Hardware-Ansicht
10 zeigt eine Hochpegel-Ansicht der Hardware zum Ausführen der Zeitsteuerungs-Operationen. Die wichtigsten Komponenten sind:

1. Speicherung für die Zeitmarken TS_ij. Diese können in Form einer Vielzahl von Registern 100 implementiert werden.
2. Feld von Vergleichern 110. Der mit der Warteschlange (i,j) in Verbindung stehende Vergleicher vergleicht TS_ij und CT.
3. Speicherung für die tatsächlichen Warteschlangen AQ_ij. Dies kann als ein Feld von Zählern 200 realisiert sein.
4. Speicherung für die virtuellen Warteschlangen VQ_ij 130.
5. Block 135, welcher eine Prioritäts-Rundumsuche (PRR) im Hinblick auf die Ausgänge der Vergleicher durchführt (virtuelle Geschwindigkeitsformung).
6. Block 145, welcher PRR im Hinblick auf die virtuellen Warteschlangen durchführt (Dienst-Zeitsteuerung).
7. Computerantrieb 150.
8. "Stop/Form/Weiter"-Signale vom Kernschalter.

Die PRR 135 für virtuelle Geschwindigkeitsformung verwendet das Prioritätsbit P_ij für die Warteschlange (i,j). Der virtuelle Geschwindigkeitsformer sucht nach einer Warteschlange (i,j) mit TS_ij ≤ CT, wobei den Warteschlangen mit P_ij = 1 Priorität verliehen wird. Gilt AQ_ij > VQ_ij, so wird die virtuelle Warteschlange VQ_ij um eins heraufbesetzt. Die PRR 145 für Dienst-Zeitsteuerung bedinent die virtuellen Warteschlangen mit VQ_ij > 0 auf Rundumweise, wobei denjenigen Warteschlangen mit PV_ij = 1 Priorität verliehen wird. Die virtuelle Warteschlange (i,j) ist nur dann für den Dienst wählbar, wenn kein Stop-Signal vorliegt, das dem Ziel-Ausgangsanschluss j entspricht.
Der Computerantrieb 150 aktualisiert dynamisch die Geschwindigkeiten R_ij gemäß der DRC-Zeitsteuerung. Die Geschwindigkeit R_ij wird gemäß folgender Gleichung berechnet: Rij = Mij + wiNijEij (5)und zwar basierend auf:

– folgenden Informationen von der CAC: – der garantierten Mindestgeschwindikgeit M_ij – der Klassengewichtung w_i
– Stop/Weiter/Form-Rückkopplung von dem Kernschaltermodul
– der geschätzten Anzahl aktiver Verbindungen N_ij mit Verbindung zur Warteschlange (i,j)
– der Überschussgeschwindigkeit E_ij, welche in IRM-Zellen vom Ausgangsmodul j übertragen wird.

Der Computerantrieb aktualisiert ebenfalls die Zeitmarken TS_ij gemäß den in Abschnitt 5.2 beschriebenen Zeitsteuerungs- und Neu-Zeitsteuerungs-Algorithmen.
6.5 Abschätzung der Anzahl von aktiven VCs
Die Anzahl von aktiven VCs, N_ij, für die Warteschlange (i,j) wird in der Berechnung der Geschwindigkeit R_ij sowie in den ER-Werten verwendet, welche an den Ausgangsmodulen berechnet werden. Für Echtzeit-Verbindungen wird die Anzahl aktiver VCs als Anzahl von VCs angenommen, welche durch den CAC-Algorithmus akzeptiert wurden. Für Nicht-Echtzeit-Verbindungen, wie beispielsweise UBR und ABR, kann die Anzahl von durch die CAC akzeptierten VCs weitaus größer sein als die tatsächliche Anzahl von VCs, die zu einer bestimmten Zeit aktiv sind. Der Grund ist, dass Nicht-Echtzeit-VCs im Allgemeinen nicht für die garantierte QoS bezahlen und daher über lange Zeitperioden untätig sein können.
Somit wird ein Verfahren zur Abschätzung der Anzahl von VCs für Nicht-Echtzeit-Verkehr benötigt. Für den 40-G-Schalter der bevorzugten Ausführungsform wird ein einfaches VC-Tabellen-Referenz-Verfahren verwendet. Die Tabelle weist einen Ein-Bit-Eintrag (auf null initialisiert), neben einem Warteschlangen-Identifikator (i,j) für jede Nicht-Echtzeit-VC auf. Die Zeit wird in Intervalle der Länge Ts geteilt. Wenn eine zu VC k gehörige Zelle in einem Intervall ankommt, und der entsprechende Tabelleneintrag ist eine null, so wird der Eintrag gesetzt, und die Zählung N_ij wird um eins erhöht. Andernfalls, wenn der Tabelleneintrag bereits gesetzt ist, findet keine Aktion statt. Am Ende des Intervalls stellt N_ij eine Schätzung der Anzahl von aktiven VCs über das Intervall dar. Vor Beginn des nächsten Intervalls werden alle Zähler N_ij gelöscht. Eine glattere Schätzung der Anzahl aktiver VCs wird durch exponentielle Durchschnittsbildung erhalten: N ij(n) = ε Nij(n) + (1 – ε)Nij(n – 1) mit ε∈(0,1).
7. Geschwindigkeitsberechnung
7.1 DRC-Geschwindigkeit
7.1.1 Einschleifen-Rückkopplung
Der allgemeine Aufbau einer einzelnen Rückkopplungsschleife ist in 2b dargestellt. Die Geschwindigkeitswerte E_j (welche dem Ausgangsmodul j entsprechen) und E_j (welches der Ausgangsleitung j entspricht), für eine Zeitsteuerung am IM bzw. OM, werden alle 0,5 ms einmal berechnet (siehe Abschnitt 4). Eine Erläuterung der Berechnung der DRC-Geschwindigkeit E folgt; E ~j wird auf ähnliche Weise berechnet. 11 zeigt ein Ablaufdiagramm für die Berechnung der DRC-Zeitsteuerungsgeschwindigkeiten. In 11 bezeichnet E(n) einen generische DRC-Geschwindigkeitswert, welcher während des n-ten (0,5 ms) Abtastintervalls berechnet wurde. Das Symbol VS(n) bezeichnet die Summe der Größen der virtuellen Warteschlangen entsprechend der Engstelle. Für den DRC-Wert E_j stellt VS(n) die Summe aller virtuellen Warteschlangen dar, welche den Ausgangsanschluss j über alle Eingangsanschlüsse zum Ziel haben. Auf ähnliche Weise bezeichnet NS(n) die Gesamtanzahl aktiver VCs, die das Ausgangsmodul j über alle Eingangsmodule zum Ziel haben. Für den DRC-Wert E_jk stellt VS(n) die Summe aller virtuellen Warteschlangen dar, welche dem Ausgangsmodul j, der Ausgangsleitung k entsprechen. In diesem Fall bezeichnet NS(n) die Anzahl aktiver VCs im Ausgangsmodul j, welche die Ausgangsleitung k zum Ziel haben.
Eine Proportional-Derivativ-Regelung mit geschlossenem Regelkreis wird zur Berechnung von E basierend auf Observationen der virtuellen Warteschlangen-Länge des Aggregats an der OP-Engstelle verwendet. Wenn die OP-Kanal-Ausnutzung einen Wert U₀ (≈ 95%, siehe Schritt S1110) übersteigt, passt die Regelung den Wert von E an, um die der OP-Engstelle entsprechende virtuelle Warte schlangen-Länge des Aggregats nahe an einem Zielwert N₀ zu halten. Wenn die OP-Kanal-Ausnutzung unterhalb von U₀ liegt, passt die Regelung E so an, dass die Ausnutzung U₀ angenähert wird.
C_T(n) stelle eine Zählung der Anzahl von Zellen dar, welche am Ausgang des OP während des n-ten Abtastintervalls beobachtet wird. Ist C die Anzahl von Zellen während eines Abtastintervalls, so wird die Ausnutzung am n-ten Intervall wie folgt berechnet: U(n) = C_T(n)/C (Schritt S1100). V(n) stelle die Summe der virtuellen Warteschlangenlängen entsprechend des OP über allen IMs während dem n-ten Intervall dar. Gilt U(n) > U₀, so wird der Fehler wie folgt berechnet: D(n) = V(n) – N0,wobei N₀ die virtuelle Ziel-Warteschlangen-Länge des Aggregats ist. Andernfalls wird das Fehlersignal basierend auf einer Ziel-Ausnutzung C₀ = U₀C berechnet, und das Fehlersignal wird wie folgt berechnet: D(n) = CT(n) – C0.
Während jedes Abtastintervalls wird die Geschwindigkeit an der Engstelle unter Verwendung der folgenden Proportional-Derivativ-Regelgleichung (PD-Regelgleichung) berechnet, welche den Fehler auf null bringen möchte (Schritt S1140): E(n + 1) = E(n) – α0D(n) – α1D(n – 1).
Die Koeffizienten α₀ und α₁ sind Konstanten, welche konstruiert sind, um eine Stabilität des Systems und eine schnelle Ansprechzeit sicherzustellen. In durch die Erfinder der vorliegenden Anmeldung durchgeführten Simulationsexperimenten wurden die Konstanten eingestellt auf: α₀ = 1,25 und α₁ = –0,75. Die Bedingung, dass die Geschwindigkeit größer als null sein muss, wird über folgende Operation sichergestellt: E(n + 1) = max{E(n + 1), 0}.
Der Geschwindigkeitswert muss auch durch die Engstellen-Leitungsgeschwindigkeit begrenzt sein; d.h. E(n + 1) = min{E(n + 1), C}.
Die Geschwindigkeit wird in Einheiten von [Zellen/0,5 ms] berechnet. Die Fehlersignale D(n), D(n – 1) und der Wert E(n) werden als D(n – 1) für die nächste Geschwindigkeitsberechnung gespeichert (Schritt S1150).
7.1.2 Zweischleifen-Rückkopplung
Die Zweischleifen-Rückkopplung macht es erforderlich, dass Zellen in den Eingangsmodulen gemäß Ausgangsleitung in Warteschlangen angeordnet werden (2c). Auch müssen Zähler der Anzahl von Zellen, welche für jede Ausgangsleitung in Warteschlangen angeordnet sind, geführt werden. AQ_jk stelle die Anzahl von Zellen dar, welche für die Ausgangsleitung k im Ausgangsmodul j angeordnet sind. In diesem Fall wird eine DRC-Geschwindigkeit, E_jk (entsprechend der Ausgangsleitung k im Ausgangsmodul j), einmal alle 0,5 ms berechnet (siehe Abschnitt 4.4.2). Die Berechnung von E_jk ähnelt der Berechnung von E_j, welche für den Fall der einzelnen Schleife beschrieben wurde. In diesem Fall wird jedoch die tatsächliche Wartschlangengröße AQ_jk anstelle der virtuellen Warteschlangenzählung verwendet, welche in 11 als VS bezeichnet ist. Die Warteschlangengröße AQ_jk wird auch in der Berechnung der ausdrücklichen ABR-Geschwindigkeit für die Ausgangsleitung k im Ausgangsmodul j verwendet, wie nachstehend beschrieben wird.
7.2 Ausdrückliche ABR-Geschwindigkeit
7.2.1 Engstelle Ausgangsmodul
Für einen ABR-Dienst werden ausdrückliche Geschwindigkeitswerte (ER-Werte) basierend auf den Größen der tatsächlichen ABR-Klassen-Warteschlangen berechnet. Das hier beschriebene Verfahren der ABR-Geschwindigkeits-Berechnung ähnelt in gewisser Weise dem in dem oben angeführten Artikel über ABR-Dienst von Kolarov und Ramamurthy, wobei es Modifikationen aufweist, um die höhere Leitungsgeschwindigkeit von 2,4 Gb/s handhaben zu können, sowie für die schaltermäßige Implementation. Die ABR-Geschwindigkeits-Berechnung wird ebenfalls einmal alle 0,5 ms durchgeführt. Für jeden Ziel-OP wird ein ER-Wert ER_j mit j = 1, ..., 16 berechnet.
12 zeigt ein Ablaufdiagramm für die Berechnung des ausdrücklichen Geschwindigkeits-ER. Das Ablaufdiagramm gilt sowohl für die Engstelle des Ausgangsmoduls OM als auch für die Engstelle der Ausgangsleitung. C_abr(n) bezeichnet die Anzahl von ABR-Zellen, welche während des n-ten Intervalls von 0,5 ms eintreffen. In Schritt S1200 wird die Ausnutzung für ABR während des n-ten Intervalls wie folgt berechnet: Uabr(n) = Cabr(n)/C,wobei C die Gesamtanzahl von Zellen in dem Intervall von 0,5 ms mit Engstellengeschwindigkeit ist.
AS(n) bezeichne die Größe der tatsächlichen ABR-Warteschlange entsprechend der Engstelle (Ausgangsmodul oder Ausgangsleitung) für das n-te Intervall. Das bedeutet, dass AS(n) die Summe der tatsächlichen Warteschlangen-Größen für alle ABR-Warteschlangen mit der bestimmten Engstelle als Ziel ist. Der Wert AS(n – 1) wird im Speicher gespeichert. Überschreitet die Differenz zwischen AS(n) und AS(n – 1) einen Schwellenwert (in Schritt S1210 beispielhaft als 150 Zellen dargestellt), so zeigt dies an, dass die ABR-Warteschlange zu schnell anwächst und eine schnelle Regelung verwendet werden muss. Daher wird in Schritt S1215 das IRR-Filter angerufen. Das IRR-Filter wird ebenfalls angerufen, wenn AS(n) den Schwellenwert T_high überschreitet (Schritt S1220) oder wenn das Flag F = 1 ist (Schritt S1230).
In Schritt S1240 geht die Routine dann, wenn bestimmt wird, dass die Ausnutzung des ABR-Verkehrs geringer ist als das Ziel, weiter zu Schritt S1250. Andernfalls geht die Routine weiter zu Schritt S1245, und ein Filter mit geringem Verstärkungsfaktor wird angelegt. In Schritt S1250 wird bestimmt, dass die Summe der tatsächlichen ABR-Zellen kleiner ist als der untere Schwellenwert, dann geht die Routine weiter zu Schritt S1255, wo ein Filter mit hohem Verstärkungsfaktor angelegt wird. Andernfalls geht die Routine zurück zu Schritt S1245, und das Filter mit geringem Verstärkungsfaktor wird angelegt.
13 zeigt den Berieb des IRR-Filters Das TRR-Filter setzt einfach die ER-Geschwindigkeit mit einem Bruchteil der lokalen DRC-Geschwindigkeit E gleich. In diesem Fall gilt Folgendes: ER(n + 1) = E(n)/2(Schritt S1310). Das IRR-Filter setzt das Flag F oder setzt es zurück, je nach dem, ob der Wert von AS(n) größer oder kleiner ist als der Schwellenwert T_low (Schritt S1320). Aus 12 geht hervor, dass, solange gilt F = 1, das IRR-Filter angerufen wird. Dies unterwirft den ABR-Verkehr einer strengen Regelung. Aus 12 ist ersichtlich, dass das Fehlersignal D(n – 1) aktualisiert und gespeichert wird, obgleich es nicht in dem IRR-Filter verwendet wird.
14 zeigt den Betrieb des Filters mit hohem Verstärkungsfaktor. Die wichtigste Regelgleichung ist folgende: ER(n + 1) = ER(n) – α0D(n)/NSabr(n) – α1D(n – 1)NSabr(n – 1),wobei NS_abr(n) eine Schätzung der Summe aller aktiven ABR-VCs entsprechend der bestimmten Engstelle, gewichtet durch die ABR-Klassengewichtung w_abr ist. Die Werte der Filter-Koeffizienten sind die gleichen wie in dem lokalen DRC-Filter, d.h. α₀ = 1,2, α₁ = –0,75. Für das Filter mit hohem Verstärkungsfaktor werden die Filterkoeffizienten durch NS_abr skaliert.
Die Routine fährt wie folgt fort. In Schritt S1400 wird die Differenz zwischen tatsächlicher und Ziel-Warteschlangen-Länge bestimmt. In Schritt S1410 wird das Filter mit hohem Verstärkungsfaktor angelegt, welches die in Schritt S1400 berechnete Differenz verwendet. In Schritt S1420 wird D(n) zur Vorbereitung für die nächste Wiederholung durch D(n – 1) ersetzt. In Schritt S1430 wird durch Heranziehen von max{ER(n + 1), 0} sichergestellt, dass ER(n + 1) nicht negativ ist, während durch Heranziehen von min{ER(n + 1)E(n)} sichergestellt wird, dass ER(n + 1) nicht länger ist als die lokale DRC-Geschwindigkeit E(n) ist. In Schritt 51440 werden alle ER-Werte in der Zeit verschoben.
In dem Filter mit niedrigem Verstärkungsfaktor (siehe 15) ist die Regelgleichung Folgende: E(n + 1) = ER(n) – α0D(n) – α1D(n1) – β0ER(n) – β1ER(n – 1) – ... – β10ER(n – 10). (6)
Es sollte sich verstehen, dass die Koeffizienten für das Filter mit niedrigem Verstärkungsfaktor nicht durch NS_abr skaliert werden. Die Koeffizienten-Werte für das Filter mit niedrigem Verstärkungsfaktor sind in Tabelle 3 aufgeführt.
Tabelle 3: Koeffizientenwerte für ABR-Filter mit niedrigem Verstärkungsfaktor
Die Routine für das Filter mit niedrigem Verstärkungsfaktor ist identisch mit der des Filters mit hohem Verstärkungsfaktor, mit der Ausnahme, dass die Verstärkungsfaktor-Gleichung unterschiedlich ist. Auf die Erläuterung der Routine aus 15 wird daher in der vorliegenden Anmeldung verzichtet.
7.3 Übertragung von Regelinformation
Alle DRC-Geschwindigkeiten und ABR-ER-Geschwindigkeits-Berechnungen werden an den jeweiligen OMs durchgeführt. Während jedes Abtast-Intervalls sendet jedes IM Warteschlangen-Längen-Informationen an alle OMs. Diese Informationen werden über spezielle Regelzellen übertragen, welche als interne Ressourcen-Management-Zellen (IRM-Zellen) bezeichnet werden. Diese Zellen werden durch die IMs erzeugt und stellen Regelsignalisierungs-Befehlsverarbeitungszeit dar.
Basierend auf den Warteschlangen-Längen-Informationen berechnet jedes OM j eine DRC-Geschwindigkeit E_j für die lokale Regelung und eine ausdrückliche Geschwindigkeit (ER), ER_j, für die ABR- Quellen-Regelung. Der ABR-ER-Wert wird über in Richtung der Quelle fließende Ressource-Management-Zellen (RM-Zellen) zu der entfernten ABR-Quelle übertragen. Analog werden die durch das OM erzeugten IRM-Zellen dazu verwendet, die DRC-Geschwindigkeits-Informationen zu den IMs zu transportieren.
8. Puffer-Verwaltung
Jedes IM und OM, welches in Verbindung mit der Zeitsteuerung arbeitet, enthält eine Warteschlangen-Verwaltung, welche für die Puffer-Zuordnung verantwortlich ist. In dem Aufbau des großen Schalters gemäß der bevorzugten Ausführungsform handhaben die OM-Puffer einen Rückstau, der sich durch Contention an den OP-Engstellen ergibt. Die Warteschlangen-Verwaltungen in den IM und OM sind unabhängig, weisen jedoch einen ähnlichen Aufbau auf. Die Zellpuffer in den IM und OM werden unter allen Warteschlangen geteilt, wobei sich Begrenzungen der maximalen Warteschlangen-Größe ergeben.
Jede Warteschlange weist im Voraus zugewiesene Zellen-Entsorgungs-Schwellenwerte auf, welche auf der Verkehrsklasse und QoS-Anforderungen basieren. Die Entsorgungs-Schwellenwerte sind wie folgt in ansteigender Reihenfolge der Größe gelistet:

– Fallenlassen von Zellen mit CLP = 1.
– Frühe Paketentsorgung (EPD, Early Packet Discharge). Fallenlassen von Zellen, welche zu dem neuen Paket gehören.
– Teilweise Paketentsorgung (PPD, Partial Packet Discharge). Fallenlassen aller Zellen.

Die Warteschlangen-Verwaltung lässt alle Zellen mit CLP = 1 in jedem Warteschlangen-Fluss fallen, welcher gerade auf die garantierte Mindestgeschwindigkeit geformt wird. Auf diese Weise empfängt Verkehr mit CLP = 0 die garantierte Mindestgeschwindigkeit.
9. Leistungs-Evaluation
Das Hauptziel der DRC-Zeitsteuerung ist eine Abgleichung von Engstellen-Geschwindigkeiten in dem Schalter, um die beiden Zielsetzungen der Verhinderung von Rückstau bei gleichzeitiger Beibehaltung hoher Effizienz zu erfüllen. Zusätzlich verteilt sie die ungenutzte Bandbreite auf gerechte Weise zwischen konkurrierenden Klassen. In diesem Abschnitt werden einige repräsentative Simulationsresultate präsentiert, um die Haupt-Leistungseigenschaften der DRC-Zeitsteuerung in der Schalterkonstruktion hervorzuheben.
9.1 Konvergenz der Geschwindigkeitsregelung
Betrachtet wird ein Schalter, welcher mit zwei Ausgangsflüssen belastet ist, die den selben Ausgangsanschluss OP 1 an dem Kernschaltermodul zum Ziel haben (siehe 16):

1. Ein CBR-Fluss an IM 1 mit konstanter Eingangsgeschwindigkeit 0,58 und garantierter Mindestgeschwindigkeit M₁ = 0,6.
2. Ein UBR-Fluss an IM 2 mit konstanter Eingangsgeschwindigkeit 0,9 und garantierter Mindestgeschwindigkeit M₂ = 0,3.

Der UBR-Fluss verhält sich im Hinblick auf seine garantierte Mindestgeschwindigkeit falsch. Dies kann auftreten, da UBR-Quellen am Rand des Netzwerks nicht überwacht werden. Im Gegensatz dazu überträgt die CBR-Quelle tatsächlich mit weniger als ihrer garantierten Mindestgeschwindigkeit.
Die DRC-Geschwindigkeit für den Fluss i wird berechnet als R_i = M_i + E, wobei E die verfügbare ungenutzte Bandbreite ist, die über eine Regelung mit geschlossenem Regelkreis berechnet wird. Zum Zeitpunkt 0 ist das System leer, also gilt ursprünglich E = 1. Wenn somit die beiden Flüsse gleichzeitig zum Zeitpunkt 0 eingeschaltet werden, kann jeder Fluss anfänglich mit der Leitungsgeschwindigkeit übertragen, d.h. Ri(0⁺) = 1, i = 1, 2. Zum Zeitpunkt t = 0⁺ beträgt die Aggregats-Flussgeschwindigkeit zum OP 1 = 1,48. Der Puffer am OP 1 baut und die globale virtuelle Warteschlange bildet sich daher an den Eingangsmodulen. Der DRC-Mechanismus reagiert durch Verringern der DRC-Geschwindigkeit E.
17 zeigt ein Diagramm der Flussgeschwindigkeit R_i(t). Es ist zu beachten, dass die Geschwindigkeiten relativ schnell (in ca. 6 ms) auf Werte mit stabilem Zustand konvergieren. Der CBR-Fluss verwendet eine Bandbreite von 0,58. der UBR-Fluss versorgt das IM 2 mit der Geschwindigkeit 0,9, garantiert ist jedoch ein Durchsatz von nur 0,3. Der korrekte Wert für die DRC-Geschwindigkeit E beträgt daher 0,12. Die Geschwindigkeiten konvergieren daher wie folgt:
R₁(t) → 0,72 und R₂(t) → 0,42
Es sollte sich verstehen, dass obgleich dem CBR-Fluss eine Übertragung zum OP 1 mit einer Geschwindigkeit von 0,72 ermöglicht wird, er in das IM mit der Geschwindigkeit 0,58 eintritt. Andererseits wird der UBR-Fluss am IM 2 auf die Geschwindigkeit 0,42 geformt. UBR-Zellen werden an dem IM fallengelassen, nachdem die Kapazität des Zellpuffers überschritten ist.
9.2 Echtzeit- vs. Nicht-Echtzeit-Verzögerungsleistung
Für eine Untersuchung der Verzögerungsleistung wird das vorstehende Beispiel modifiziert, indem Fluss 2 durch einen UBR-Fluss mit willkürlichen Ein-/Aus-Perioden ersetzt wird. Die Ein- und Aus-Perioden werden exponentiell um 8 bzw. 12 [Zellzeiten] verteilt. Während einer Ein-Periode überträgt der Fluss 2 mit einer konstanten Geschwindigkeit 0,93 Zellen zum IM 2. Die mittlere Geschwindigkeit von Fluss 2 beträgt 0,372. Auch wird M₂ = 0,38 gesetzt. Die aus dem Simulationslauf erhaltenen Verzögerungsmaße sind in Tabelle 4 aufgeführt. Die mittlere Verzögerung ist zusammen mit den entsprechenden Intervallen mit einem Vertrauen von 98% in Einheiten von Zellzeiten angegeben. Es ist zu beachten, dass der CBR-Fluss sehr geringe Verzögerung und Verzögerungsflackern erfährt.
Tabelle 4: Verzögerungsleistung mit CBR-Fluss 1 und UBR-Fluss 2
Betrachtet wird nun der Fall, wenn Fluss 1 von der CBR-Klasse auf die UBR-Klasse geändert wird. Als UBR-Fluss wird Fluss 1 in dem Nicht-Echtzeit-Puffer von OP 1 gemeinsam mit Fluss 2 gepuffert. Die Simulationsergebnisse für dieses Beispiel sind in Tabelle 5 aufgeführt. Es ist zu beachten, dass die mittleren Verzögerungen beider Flüsse in Tabelle 5 im Hinblick auf die entsprechenden Verzögerungen in Tabelle 4 zugenommen haben. Insbesondere sollte sich verstehen, dass alle Verzögerungsmaße von Fluss 1 als einem CBR-Fluss deutlich besser sind als die entsprechenden Maße als UBR-Fluss. Dieses Beispiel dient zur Demonstration der strengeren QoS-Regelung, welche der Schalteraufbau für Echtzeit-Verkehr im Vergleich zu Nicht-Echtzeit-Verkehr liefert.
Tabelle 5: Verzögerungsleistung mit UBR-Fluss 1 und UBR-Fluss 2
9.3 DRC vs. statische Prioritäts-Zeitsteuerung
18 zeigt einen mit drei Ein-/Aus-Flüssen belasteten Schalter. Die Spezifikation der drei Flüsse ist in Tabell 6 aufgeführt. Jeder Fluss wird mit einer Vehrkehrsklasse, mittleren Ein- und Aus-Perioden, einer Geschwindigkeit während der Ein- Periode, einem Quellen-Eingangsmodul, einem Ziel-Ausgangsmodul und einer garantierten Mindestgeschwindigkeit (für DRC) in Verbindung gebracht.
Tabelle 6: Spezifikation von drei Flüssen
Die Flüsse 1 und 3 sind Echtzeit-VBR-Flüsse, während Fluss 2 ein Nicht-Echtzeit-VBR-Fluss ist. Weiter konkurrieren die Flüsse 1 und 2 um Dienst an IM 1. In diesem Beispiel ist ein Vergleich von DRC-Zeitsteuerung mit statischer Prioritäts-Zeitsteuerung an IM 1 interessant. Die statische Priorität verleiht dem Echtzeit-VBR-Fluss 1 eine strikte Priorität über den Nicht-Echtzeit-VBR-Fluss 2. Offensichtlich erzielt Fluss 1 unter diesem Schema die beste Verzögerungsleistung. Dies kann sich jedoch negativ auf Fluss 2 auswirken. Die DRC-Zeitsteuerung liefert einen Kompromiss, indem sie beiden Flüssen Geschwindigkeitsgarantien liefern.
Die Verzögerungsergebnisse für DRC- und statische Prioritäts-Zeitsteuerung sind in Tabelle 7 bzw. 8 gezeigt. Es ist zu beachten, dass unter der statischen Priorität Fluss 1 eine geringe Verzögerung erfährt. Die Verzögerung von Fluss 2 ist jedoch relativ groß. Unter DRC wird die Verzögerungsleistung von Fluss 1 in geringem Maß beeinträchtigt, während die Verzögerungsleistung von Fluss 2 signifikant verbessert.
Tabelle 7: Verzögerungsergebnis unter DRC-Zeitsteuerung
Tabelle 8: Verzögerungsergebnis unter statischer Prioritäts-Zeitsteuerung
Wie aus der vorstehenden Beschreibung hervorgeht, bedient der erfindungsgemäße Schalter wirksam Zellströme mit verschiedenen QoS-Anforderungen. Zusätzlich multiplext der erfindungsgemäße Schalter wirksam Einfach- und Mehrfach-Übertragung mit Hilfe eines wirksamen Prioritäts-Schemas. Die Verwendung von Puffern an Eingang, Kern und Ausgang des Schalters erlaubt eine Arbeitserhaltung ohne Verschlimmerung belasteter Engstellen. Zusätzlich wird ein Form-Rückkopplungssignal verwendet, um vorübergehend die Arbeitserhaltung zu unterbrechen, um einen vorübergehenden Rückstau aufzulösen, während die garantierte Mindestgeschwindigkeit sichergestellt wird.

Claims

ATM-Schalter, welcher in der Lage ist, Ströme verschiedener Klassen mit unterschiedlichen Dienstgüteanforderungen zu unterstützen, und welcher Folgendes aufweist: einen Kernschalter, welcher Folgendes aufweist: einen TDM-Bus; eine Vielzahl von mit dem TDM-Bus verbundenen Eingangsanschlüssen; eine Vielzahl von mit dem TDM-Bus verbundenen Ausgangspuffern; eine Vielzahl von mit jeweiligen Ausgangspuffern verbundenen Ausgangsanschlüssen; und einen mit jedem der Ausgangsanschlüsse verbundenen Mehrfach-Ausgangspuffer; eine Vielzahl von mit der Eingangsseite des Kernschalters verbundenen Eingangsmodulen, wobei jedes der Eingangsmodule Folgendes aufweist: eine Vielzahl von Ausgangsanschluss-Ebenen, welche der Anzahl der Ausgangsanschlüsse entsprechen, wobei jede der Ausgangsanschluss-Ebenen eine Vielzahl von Eingangspuffern aufweist; eine Eingangsmodul-Zeitsteuerung zum zeitlichen Steuern von Zellen in den Eingangspuffern; eine Vielzahl von mit der Ausgangsseite des Kernschalters verbundenen Ausgangsmodulen, wobei jedes der Ausgangsmodule Folgendes aufweist: eine Vielzahl von Ausgangsleitungs-Ebenen, wobei jede eine Vielzahl von mit einer Ausgangsleitung verbundenen Ausgangsleitungspuffern aufweist; eine Ausgangsmodul-Zeitsteuerung zum zeitlichen Steuern von Zellen in den Ausgangspuffern.
ATM-Schalter nach Anspruch 1, dadurch gekennzeichnet dass jeder der Ausgangspuffer des Kernschalters eine Kapazitätsüberschreitungs-Regelung zum Erzeugen eines Formsignals dann, wenn ein Zellpegel in einem jeweiligen Ausgangspuffer einen ersten Schwellenwert erreicht, und zum Erzeugen eines Stopsignals dann, wenn der Zellpegel in dem jeweiligen Ausgangspuffer einen zweiten Schwellenwert erreicht, aufweist.
ATM-Schalter nach Anspruch 1 oder 2, welcher weiter Folgendes aufweist: eine Verbindungserlaubnis-Regelung zum Herausgeben von Warteschlangen-Zeitmarken für jede Zelle in der Vielzahl von Eingangspuffern; einen Zeitgeber, welcher eine momentane Zeit ausgibt; und dadurch gekennzeichnet, dass die Eingangsmodul-Zeitsteuerung weiter einen Vergleicher aufweist zum Vergleichen der Warteschlangen-Zeitmarken mit der momentanen Zeit und zum zeitlichen Steuern der Wählbarkeit jeder der Zellen für den Dienst, welche eine Warteschlangen-Zeitmarke aufweist, die der momentanen Zeit entspricht.
ATM-Schalter nach Anspruch 1, dadurch gekennzeichnet, dass die Vielzahl von Ausgangspuffern des Kernschalters als Echtzeit-Ausgangspuffer bezeichnet werden, und dadurch, dass der Kernschalter weiter Folgendes aufweist: eine Vielzahl von Nicht-Echtzeit-Ausgangspuffern, welche der Anzahl von Echzeit-Ausgangspuffern entsprechen, und von welchen jeder mit einem der Ausgangsanschlüsse verbunden ist; einen mit jedem der Ausgangsanschlüsse verbundenen Nicht-Echtzeit-Mehrfachpuffer.
ATM-Schalter nach Anspruch 3, dadurch gekennzeichnet, dass sowohl die Eingangsmodul-Zeitsteuerung als auch die Ausgangsmodul-Zeitsteuerung weiter Folgendes aufweist: eine Zeitmarken-Speichereinheit zum Speichern der Warteschlangen-Zeitmarken und Liefern der Warteschlangen-Zeitmarken an den Vergleicher; eine mit dem Vergleicher verbundene Virtuellgeschwindigkeits-Formungseinheit zum Formen der Übertragungsgeschwindigkeit von für den Dienst wählbaren Zellen; eine Vielzahl von Virtuellwarteschlangen-Zählern zum Zählen der Anzahl von Zellen, die für den Dienst wählbar sind; eine Dienst-Zeitsteuerungs-Einheit zum zeitlichen Steuern von Zellen, die für den Dienst wählbar sind; einen Computerantrieb zum dynamischen Aktualisieren der Zeitmarken.
ATM-Schalter nach Anspruch 5, welcher weiter ein Geschwindigkeits-Feedback von den Ausgangsmodulen an die Eingangsmodule aufweist.
ATM-Schalter, welcher in der Lage ist, Zellströme verschiedener Klassen mit unterschiedlichen Dienstgüteanforderungen zu unterstützen, und welcher Folgendes aufweist: einen Kernschalter, welcher Folgendes aufweist: einen TDM-Bus; eine Vielzahl von mit dem TDM-Bus verbundenen Eingangsanschlüssen; eine Vielzahl von mit dem TDM-Bus verbundenen Ausgangspuffern; eine Vielzahl von mit jeweiligen Ausgangspuffern verbundenen Ausgangsanschlüssen; und einen mit jedem der Ausgangsanschlüsse verbundenen Mehrfach-Ausgangspuffer; eine Vielzahl von mit der Ausgangsseite des Kernschalters verbundenen Ausgangsmodulen, wobei jedes der Ausgangsmodule eine Vielzahl von Ausgangsleitungen besitzt und Folgendes aufweist: eine Vielzahl von Ausgangsleitungs-Ebenen, wobei jede eine Vielzahl von mit den Ausgangsleitungen gekoppelten Ausgangsleitungspuffern aufweist; eine Ausgangsmodul-Zeitsteuerung zum zeitlichen Steuern von Zellen in den Ausgangspuffern; eine Vielzahl von mit der Eingangsseite des Kernschalters verbundenen Eingangsmodulen, wobei jedes der Eingangsmodule Folgendes aufweist: eine Vielzahl von Ausgangsanschluss-Ebenen, welche der Anzahl der Ausgangsanschlüsse entspricht, wobei jede der Ausgangsanschluss-Ebenen eine Vielzahl von Ausgangsleitungs-Ebenen aufweist, welche der Anzahl der Ausgangsleitungen entspricht, wobei jede der Ausgangsleitungs-Ebenen eine Vielzahl von Eingangspuffern aufweist; eine Eingangsmodul-Zeitsteuerung zum zeitlichen Steuern von Zellen in den Eingangspuffern.
ATM-Schalter nach Anspruch 7, dadurch gekennzeichnet, dass jeder der Ausgangspuffer des Kernschalters eine Kapazitätsüberschreitungs-Regelung zum Erzeugen eines Formsignals dann, wenn ein Zellpegel in einem jeweiligen Ausgangspuffer einen ersten Schwellenwert erreicht, und zum Erzeugen eines Stopsignals dann, wenn der Zellpegel in dem jeweiligen Ausgangspuffer einen zweiten Schwellenwert erreicht, aufweist.
ATM-Schalter nach Anspruch 7, welcher weiter Folgendes aufweist: eine Verbindungserlaubnis-Regelung zum Herausgeben von Warteschlangen-Zeitmarken für jede Zelle in der Vielzahl von Eingangspuffern; einen Zeitgeber, welcher eine momentane Zeit ausgibt; und dadurch gekennzeichnet, dass die Eingangsmodul-Zeitsteuerung weiter einen Vergleicher aufweist zum Vergleichen der Warteschlangen-Zeitmarken mit der momentanen Zeit und zum zeitlichen Steuern der Wählbarkeit jeder der Zellen für den Dienst, welche eine Warte-Zeitmarke aufweist, die der momentanen Zeit entspricht.
ATM-Schalter nach Anspruch 7, dadurch gekennzeichnet, dass die Vielzahl von Ausgangspuffern des Kernschalters als Echtzeit-Ausgangspuffer bezeichnet werden, und dadurch, dass der Kernschalter weiter Folgendes aufweist: eine Vielzahl von Nicht-Echtzeit-Ausgangspuffern, welche der Anzahl von Echzeit-Ausgangspuffern entsprechen, und von welchen jeder mit einem der Ausgangsanschlüsse verbunden ist; einen mit jedem der Ausgangsanschlüsse verbundenen Nicht-Echtzeit-Mehrfachpuffer.
ATM-Schalter nach Anspruch 9, dadurch gekennzeichnet, dass sowohl die Eingangsmodul-Zeitsteuerung als auch die Ausgangsmodul-Zeitsteuerung weiter Folgendes aufweisen: eine Zeitmarken-Speichereinheit zum Speichern der Warteschlangen-Zeitmarken und Liefern der Warteschlangen-Zeitmarken an den Vergleicher; eine mit dem Vergleicher verbundene Virtuellgeschwindigkeits-Formungseinheit zum Formen der Übertragungsgeschwindigkeit von für den Dienst wählbaren Zellen; eine Vielzahl von Virtuellwarteschlangen-Zählern zum Zählen der Anzahl von Zellen, die für den Dienst wählbar sind; eine Dienst-Zeitsteuerungs-Einheit zum zeitlichen Steuern von Zellen, die für den Dienst wählbar sind; einen Computerantrieb zum dynamischen Aktualisieren der Zeitmarken.
ATM-Schalter nach Anspruch 11, welcher weiter ein Geschwindigkeits-Feedback von den Ausgangsmodulen an die Eingangsmodule aufweist.
ATM-Schalter, welcher in der Lage ist, Zellströme verschiedener Klassen mit unterschiedlichen Dienstgüteanforderungen zu unterstützen, und welcher Folgendes aufweist: einen Kernschalter mit einem mit einer Vielzahl von Eingangsanschlüssen und einer Vielzahl von Ausgangsanschlüssen verbundenen Zentralbus; eine Vielzahl von mit den Ausgangsanschlüssen verbundenen Ausgangsmodulen; eine Vielzahl von mit den Eingangsanschlüssen verbundenen Eingangsmodulen, wobei jedes der Eingangsmodule eine Vielzahl von Oberwarteschlangen, eine Zeitsteuerung sowie eine Verbindungserlaubnis-Regelung aufweist; dadurch gekennzeichnet, dass die Verbindungserlaubnis-Regelung die Warteschlangen den verschiedenen Klassen zuordnet und einen eingehenden Zellstrom an die entsprechende Warteschlange gemäß der für den Zellstrom angeforderten Dienstgüte leitet.
ATM-Schalter, welcher in der Lage ist, Ströme verschiedener Klassen mit unterschiedlichen Dienstgüteanforderungen zu unterstützen, und welcher Folgendes aufweist: einen Kernschalter, welcher Folgendes aufweist: einen TDM-Bus; eine Vielzahl von mit dem TDM-Bus verbundenen Eingangsanschlüssen; eine Vielzahl von mit dem TDM-Bus verbundenen Ausgangspuffern; eine Vielzahl von mit jeweiligen Ausgangspuffern verbundenen Ausgangsanschlüssen; eine Vielzahl von mit der Eingangsseite des Kernschalters verbundenen Eingangsmodulen, wobei jedes der Eingangsmodule Folgendes aufweist: eine Vielzahl von Eingangspuffern; eine Verbindungserlaubnis-Regelung, welche jedem der Eingangspuffer eine garantierte Mindestgeschwindigkeit und ein Anteils-Überschussgewicht zuweist; eine Eingangsmodul-Zeitsteuerung zum zeitlichen Steuern von Zellen in den Eingangspuffern gemäß einer Geschwindigkeit, welche sich aus der garantierten Mindestgeschwindigkeit und einem Anteil der verfügbaren ungenutzten Bandbreite zusammensetzt, wobei der Anteil proportional zu dem Anteils-Überschussgewicht ist.
ATM-Schalter nach Anspruch 14, welcher weiter eine Regelung mit geschlossenem Regelkreis zur Einstellung der verfügbaren ungenutzten Bandbreite gemäß Zellbelegung der Ausgangspuffer aufweist.
ATM-Schalter nach Anspruch 15, welcher weiter eine Überlast-Regelung zur Übertragung eines Formgeschwindigkeits-Signals von jedem Beliebigen der Ausgangspuffer jedesmal dann, wenn die Zellbelegung eines jeweiligen der Ausgangspuffer einen vorgegebenen Form-Schwellenwert erreicht, aufweist, und dadurch gekennzeichnet ist, dass die Zeitsteuerung auf das Formsignal an spricht, um die Eingangspuffer lediglich gemäß der garantierten Mindestgeschwindigkeit zu steuern.
Zeitsteuerung für einen ATM-Schalter, welche Folgendes aufweist: einen ersten Speicher zum Speichern von Zellen-Zeitmarken, welche den Zellen in Wartschlangen zugeordnet werden, die zeitlich zu steuern sind; einen zweiten Speicher zum Speichern einer tatsächlichen Warteschlangen-Last; einen dritten Speicher zum Speichern von Zellen in virtuellen Warteschlangen; einen Momentanzeit-Generator zum Generieren der momentanen Zeit; eine Vielzahl von Vergleichern zum Vergleichen der Zellen-Zeitmarken mit der momentanen Zeit und zum Benennen von Zellen, für die gilt Zellen-Zeitmarken ≤ momentane Zeitmarken, als wählbar für den Dienst; einen Virtuellgeschwindigkeits-Selektor zum Zuweisen von Zellen aus den wählbaren Zellen an die virtuellen Warteschlangen; einen Dienst-Zeitsteuerungs-Selektor, welcher Warteschlangen für den Dienst aus den virtuellen Warteschlangen auswählt; einen Computerantrieb zum zeitlichen Steuern und zeitlichen Neusteuern von Zellen in dem ersten Speicher.
Puffer, welcher Folgendes aufweist: einen ersten Überwachungsschaltkreis zum Überwachen eines Lastpegels in dem Puffer und zum Erzeugen eines Formsignals, wenn der Lastpegel einen ersten Schwellenwert erreicht, um eine Ver ringerung der Eingabe in den Puffer auf einen Mindestpegel zu verursachen, und weiter zum Erzeugen eines Stopsignals wenn der Lastpegel einen zweiten Schwellenwert erreicht, um jegliche Eingabe in den Puffer anzuhalten.
Puffer nach Anspruch 22, welcher weiter einen Abschätzungs-Schaltkreis zum Abschätzen einer ungenutzten Bandbreite, die auf dem Puffer verfügbar ist, sowie zum Erzeugen eines Signals aufweist, das die Abschätzung anzeigt.
Zeitsteuerung für einen ATM-Schalter, welche Folgendes aufweist: einen ersten Speicher zum Speichern von Warteschlangen-Zeitmarken, welche Wartschlangen zugeordnet werden, die zeitlich zu steuern sind; einen zweiten Speicher zum Speichern einer tatsächlichen Warteschlangen-Last; einen dritten Speicher zum Speichern von Zellen in virtuellen Warteschlangen; einen Momentanzeit-Generator zum Generieren der momentanen Zeit; eine Vielzahl von Vergleichern zum Vergleichen der Wartschlangen-Zeitmarken mit der momentanen Zeit und zum Benennen von Warteschlangen, für die gilt Zellen-Zeitmarken ≤ momentane Zeitmarken, als wählbar für den Dienst; einen Virtuellgeschwindigkeits-Selektor zum Zuweisen von Zellen aus den wählbaren Zellen an die virtuellen Warteschlangen; einen Dienst-Zeitsteuerungs-Selektor, welcher Warteschlangen für den Dienst aus den virtuellen Warteschlangen auswählt; einen Computerantrieb zum zeitlichen Steuern und zeitlichen Neusteuern von Zellen in dem ersten Speicher.
ATM-Schalter, welcher in der Lage ist, Zellströme verschiedener Klassen zu schalten, von denen jeder eine Datensequenz mit voneinander verschiedener Geschwindigkeit trägt, die durch eine Ausgangsleitung übertragen wird, und welcher Folgendes aufweist: einen Kernschalter mit einer Eingangsseite und einer Ausgangsseite; ein mit der Eingangsseite des Kernschalters verbundenes Eingangsmodul; ein mit der Ausgangsseite des Kernschalters und der Ausgangsleitung verbundenes Ausgangsmodul; und mindestens eine zwischen das Eingangs- und das Ausgangsmodul geschaltete Rückkopplungsschleife zum Zuführen einer Übertragungsgeschwindigkeit auf der Ausgangsleitung von dem Ausgangsmodul zu dem Eingangsmodul.
ATM-Schalter nach Anspruch 25, dadurch gekennzeichnet, dass das Eingangs- und das Ausgangsmodul eine Zeitsteuerung zum zeitlichen Steuern jedes Zellstroms der jeweiligen Klassen aufweist, um jeden Zellstrom mit einer garantierten Mindestgeschwindigkeit zu erzeugen.
ATM-Schalter nach Anspruch 26, dadurch gekennzeichnet, dass die Zeitsteuerung zusätzlich zu der garantierten Mindestgeschwindigkeit eine Überschussgeschwindigkeit zuweist, welche für jede Klasse in Abhängigkeit von einer ihr zugeordneten Priorität bestimmt wird.