DE2943564A1 - Intersystem dialogverbindung - Google Patents

Intersystem dialogverbindung

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DE2943564A1
DE2943564A1 DE19792943564 DE2943564A DE2943564A1 DE 2943564 A1 DE2943564 A1 DE 2943564A1 DE 19792943564 DE19792943564 DE 19792943564 DE 2943564 A DE2943564 A DE 2943564A DE 2943564 A1 DE2943564 A1 DE 2943564A1
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isl
unit
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DE19792943564
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George Joseph Barlow
John Joseph Bradley
Kenneth Edgar Bruce
John William Conway
David Brownell O Keefe
Jun Ralph Michael Lombardo
Bruce Tarbox
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Bull HN Information Systems Inc
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Honeywell Information Systems Italia SpA
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Description

  • Die vorliegende Erfindung bezieht sich auf DV-Systeme und ins-
  • besondere auf eine Intersystem-Dialogverbindung nach dem Gattungsbegriff des Anspruches 1.
  • Seit langem befaßt man sich bei der Entwicklung der Architektur von DV-Systemen mit der Möglichkeit,die Informationsübertragung zwischen zwei oder mehreren unabhängigen DV-Systemen zu erleichtern. In der Vergangenheit wurde der Informationsaustausch zwischen DV-Systemen dadurch bewerkstelligt, daß die Information eines Systems auf einem Medium aufgezeichnet wurde und diese Information danach für das zweite DV-System verfügbar war. In der kommerziellen Anwendung,bei der Informationsflußraten mithoher leistung erforderlich sind, kann der durch eine solche Aufzeichnungstechnik verursachte Zeitaufwand nicht akzeptiert werden. Eine Forderung nach einem logischen Systemaufbau, der einen dynamischen Informationsaustausch zwischen unabhängigen Datenverarbeitungssystemen ermöglicht, besteht aus diesem Grund.
  • Bislang unternommene Versuche zur Verwirklichung eines dynamischen Informationsaustausches zwischen unabhängigen DV-Systemen waren nicht in der Lage,Stillstandzustände zu behandeln, die auftreten können, wenn DV-Einheiten an verschiedenen Dialogbussen praktisch gleichzeitig über den gleichen Informationsweg einen Dialog mit externen Dialogbussen aufzunehmen versuchen. Weitere Probleme sind aufgetreten, da das logische Verbindungs-Steuersystem beträchtlich die Bus-Übertragungsgeschwindigkeiten auf jenen Dialogbussen beeinträchtigt, die für den Informationsaustausch erforderlich sind. Schließlich waren spezielle Software-Entwicklungen erforderlichlum die Logikschaltkreise zwischen den Systemen zu betreiben.
  • Durch die vorliegende Erfindung wird eine Intersystem-Verbindungslogik geschaffen, bei der Stillstandzustände überwunden werden, indem parallele bidirektionale Übertragungswege vorgesehen werden, eine dynamische Prioritätszuordnung geschaffen wird und eine Buszyklus-Behandlungsmöglichkeit vorgesehen wird, um den Informationsfluss auf Dialogbussen fortzusetzen zwischen denen die Information ausgetauscht werden soll. Weiterhin ist keine spezielle Software erforderlich um irgendeiner DV-Einheit an einem Dialogbus den Dialog mit einem externen Dialogbus über die Intersystem-Verbindungseinheit (ISL-Einheit) zu gestatten. Die ISL-Einheit ist daher für die Software transparent, indem miteinander verbundene Busse als ein Bus für irgendeine DV-Einheit erscheinen, die über eine ISL-Einheit mit einem externen Dialogbus in Verbindung steht.
  • Jede ISL-Einheit in dem System wird mittels Datenwortenkonfiguriert, die in Speicherzellen gespeichert sind, um die Informationsübertragung zwischen einer DV-Einheit an einem internen Dialogbus und einer DV-Einheit an irgendeinem verbleibenden Dialogbus zu erleichtern, wobei die ISL-Einheit durch ihre Konfiguration die Informationsübertragung erleichert.
  • Wenn die ISL-Einheit als Vermitteler für eine DV-Einheit wirkt, für die sie nicht konfiguriert worden ist, so müssen die Konfigurationsdaten in der ISL-Einheit verändert werden. Da unerledigte Buszyklusanforderungen zu jedem Zeitpunkt während des Betriebs einer ISL-Einheit vorliegen können, müssen die unerledigten Anforderungen befriedigt werden, um eine Unterbrechung in dem Informationsfluss des Dialogbus zu vermeiden. Darüberhinaus erfordert eine kommerzielle Verwendung des DV-Systems, daß eine ISL-Einheit innerhalb der kürzestmöglichen Zeit in einen On-Line-Logikzustand zurückgeführt werden kann.
  • Die vorliegende Erfindung ist auf ein Steuerlogiksystem gerichtet, in welchem eine ISL-Einheit von einem ON-Line-Logikzustand in einen Stop-Zustand überführt werden kannin welchem unerledigten Bus-Zyklusanforderung Rechnung getragen wird, während weitere Buszyklusanforderungen r" nicht zur Kenntnis genommen werden Die ISL-Einheit kann danach selektiv rekonfiguriert werden1 um erneut Systemmittel an dem Dialogbus in erforderlicher Weise zuzuteilen. Die ISL-Einheit kann sodann in den On-Line-Zustand innerhalb einer Zeitperiode zurückgeführt werden, die mit kommerziellen Anwendungserfordernissen kompatibel ist.
  • Ein weiteres seit langem bestehendes Problem in der DV-Technik betrifft die Vermeidung von Stillständen in DV-Systemen, die mehrere Dialogbusse umfassen welche elektrisch miteinander über ISL-Doppeleinheiten verbunden sind und wobei jeder Bus mit Zentraleinheiten CPU, peripheren Steuereinheiten und Speichereinheiten zusammenarbeitet.
  • Bei einer Ausführung, bie der mehrere Zentraleinheiten über einen internen Dialogbus einen Dialog mit Systemmitteln an einem externen Dialogbus auszuführen wünschen und bei der eine Zentraleinheit mit niedriger Priorität eine Buszyklusanforderung an die ISL-Einheit ausgegeben hat, kann die CPU-Buszyklusanforderung mit geringer Priorität von Zentraleinheiten mit höherer Priorität unterbrochen werden bevor eine Antwort von einem externen Bus empfangen wird.
  • Durch die vorliegende Erfindung wird ein Logiksystem geschaffen, das eine Neuplanung der CPU-Anforderungen mit hoher Priorität solange bewirkt, bis die CPU mit niedriger Priorität eine Antwort von dem externen Bus empfangen hat. Andernfalls würde der Zentraleinheit CPU mit niedriger Priorität derZugriff zu dem externen Bus für eine unbestimmte Zeitperiode verweigert.
  • In der Vergangenheit wurde ein Informationsaustausch zwischen DV-Systemen mittels einer Verbindungslogik verwirklicht, die auf serielle Bitübertragungen und eine bidirektionale Multiplexübertragung beschränkt war. Ferner ist die den Informationsaustausch zwischen den Dialogbussen ermöglichende Intersystemlogik mit dem Betrieb der Dialogbusse synchronisiert gewesen, wodurch die Bus-Übertragungsgeschwindigkeiten wesentlich beeinflußt wurden.
  • Die vorliegende Erfindung ist auf ein Intersystem -Dialogsteuersystem gerichtet, in welchem eine interne und eine externe ISL-Einheit einen entsprechenden Dialog mit einem internen und einem externen Dialogbus ausführen, wobei der Dialog zwischen den ISL-Einheiten asynchron erfolgt und die Informationsübertragungen durch die ISL-Einheiten bidirektional und simultan erfolgen.
  • In bekannten Systemen gibt eine DV-Einheit an einem internen Dialogbus eine Anforderung an einen externen Dialogbus aus, wobei der Informationsfluss auf dem internen Bus solange aufhören muss, bis eine Antwort empfangen worden ist.
  • Eine vorgeschlagene Lösung beinhaltet ein Software-Steuersystem, durch welches der Datenverarbeitungseinheit eine Antwort gegeben wird, um die Freigabe des internen Busses zu gestatten. Beim Erfassen des Auftritts einer Antwort von einem externen Bus signalisiert die Software der Datenverarbeitungseinheit die Erneuerung ihrer Anforderung, um die Antwort von dem externen Bus zu empfangen. Die Intervention der Software beeinflußt wesentlich die Dialogbus-Übertragungsgeschwindigkeiten, und es geht die Transparenz verloren die im anderen Fall eine ISL-Einheit aufweist. Die ISL-Einheit erscheint daher in diesem Fall als eine Steuerung für den internen Bus.
  • Bei der vorliegenden Erfindung wird eine DV-Einheit, die auf einem internen Bus eine Anforderung zu einem externen Bus ausgibt in den Wartezustand versetzt. D.h. es wird eine nicht definierte Antwort gebildet, um die Datenverarbeitungseinheit zu veranlassen, fortgesetzt ihre Anforderung erneut auszugeben, solange Buszyklen auf dem internen Bus anstehen. In der Zwischenzeit kann ein weiterer Informationsfluss auf dem internen Bus auftreten. Zusätzlich wird die ursprüngliche Anforderung der Datenverarbeitungseinheit durch das erfindungsgemäße Steuerlogiksystem während der Zeitperiode behandelt, in der die Datenverarbeitungseinheit wartet, ohne daß der Informationsfluss auf dem internen Bus beeinflußt wird Bekannte Systeme haben den Informationsaustausch zwischen Dialogbussen zu erleichtern versucht, indem Anforderungen seriell in der Reihenfolge ihres Auftritts befriedigt wurden Hierbei treten nicht akzeptierbare Speicher-Übertragungsverzögerungen auf, wenn Speicheranforderungen auf eine Nicht-Speicherantwort warten müssen. Die vorliegende Erfindung betrifft ein Logiksystem bei welchem Busanforderungen in beliebiger Reihenfolge empfangen werden können und mit der Bus-Ubertragungsgeschwindigkeit identifiziert werden können. Die danach stattfindenden Transaktionen können mit einer Priorität versehen werden, um eine optimale Leistungsfähigkeit zu erzielen und die Informationsübertragung zwischen den Dialogbussen ohne wesentliche Beeinflussung der Bus-Übertragungsgeschwindigkeiten zu bewerkstelligen. Insbesondere wird eine ISL-Transaktion identifiziert und Information von einem Bus in einen zugeteilten Registerspeicherplatz mit der Bus-Ubertragungsgeschwindigkeit geladen. Danach können die ISL-Transaktionen parallel erledigt werden. Speicherübertragungen werden von Nicht-Speicherübertragungen abgesondert, um unnötige Verzögerungen zu vermeiden, die hervorgerufen werden, wenn Speicherübertragungen eine Antwort von einer langsamen Nicht-Speicher-Datenverarbeitungseinheit erwarten.
  • Beim Entwurf eines DV-Systemswerden den Zentraleinheiten und Speichereinheiten verschiedene logische Adressen zugeordnet.
  • Bekannte Systeme waren auf Informationsübertragungen zwischen zwei Dialogbussen beschränkt. Eine weitere Adressenübersetzung ist auf einen einzigen Bereich von einandergrenzenden Adressen beschränkt gewesen, die sowohl an Speicher- als auch an Nicht-Speichergeräte angelegt wurden. Diese bekannten Geräte addierten ferner eine Verschiebung zu einer internen Adresse, um einen Dialog mit einer externen DV-Einheit auszuführen. Das Verfahren der Addition einer Verschiebung zu einer internen Adresse ist zeitaufwendig und beeinflußt daher wesentlich die Bus-Übertragungsgeschwindigkeiten.
  • Eine weitere Beschränkung bekannter Systeme rührt von der Tatsache her, daß ein einziger konstanter Verschiebungswert zu einem variablen Adressenbereich addiert wurde. Für den Fall, daß auf eine Adresse außerhalb eines laufenden externen Adressenbereiches Zugriff zu nehmen ist, kann der laufende Adressbereich auf Grund der konstanten Verschiebung nicht verschoben werden. Der Bereich muß daher vergrößert werden, wodurch einer anfordernden DV-Einheit eine größere als die erforderliche Anzahl von Adressen zuzuordnen ist.
  • Im Fall der vorliegenden Erfindung wird eine Übersetzungslogik vorgesehen, bei der eine-Vielzahl von Adressen-Ubersetzungsbereichen vorhanden ist, um den Dialog zwischen zwei oder mehr Dialogbussen zu erleichtern. Hierbei soll eine DV-Einheit an irgendeinem Bus in der Lage sein, Zugriff auf einen offensichtlich aneinandergrenzenden Adressenbereich zu nehmen, wobei der Adressenbereich alle DV-Einheiten an den miteinander verbundenen Bussen umfaßt. Ferner wird durch die Bildung einer Speicherübersetzung die interne Adresse ersetzt, anstatt modifiziert zu werden, um die Geschwindigkeitsbeschränkungen bekannter Systeme zu umgehen.
  • Die Einrichtung, bei der die Erfindung Anwendung findet, kann somit als ein Datenverarbeitungssystem beschrieben werden, das mehrere Dialogbusse aufweist, wobei Jeder Bus einen gemeinsamen Dialogweg für mehrere DV-Einheiten bildet und wobei die DV-Einheiten Speichereinheiten, periphere Steuereinheiten, Intersystem-Verbindungseinheiten (ISL-Einheiten) und Zentraleinheiten (CPU) umfassen, die alle an die Dialogbusse angeschlossen sind.Jeder Bus ist mit einer ISL-Einheit elektrisch verbunden und die ISL-Einheiten sind ihrerseits elektrisch paarweise miteinander verbunden, so daß eine Intersystem-Dialogverbindung zwischen DV-Einheiten an verschiedenen Dialogbussen geschaffen-wird, ohne daß die Bus-Ubertragungsgeschwindigkeit gestört wird.
  • Ein Problem tritt auf, wenn bekannte Lösungen auf den Test von Speicher- und Nicht-Speicher-Datenwegen in den ISL-Einheiten angewendet werden. Wenn sowohl eine interne als auch eine externe ISL-Einheit, die elektrisch miteinander verbunden sind und jeweils an einen internen und externen Dialogbus angeschlossen sind, einem Off-Line-Test unterzogen werden sollen, so sollen die internen und externen Dialogbusse nicht länger in der Lage sein, einen Informationsaustausch auszuführen. Beim On-Line-Test der ISL-Einheiten erfolgt ein Informationsaustausch zwischen den Dialogbussen, und es besteht eine Wahrscheinlichkeit, daß sowohl der interne als auch der externe Bus alleine der Testoperation zuzuordnen ist. Ein anderer Informationsfluss auf jedem der Dialogbusse soll daraufhin aufhören. Ferner kann der Testmodusbetrieb durch Anforderungen hervorgerufen werden, die von der externen ISL-Einheit von anderen DV-Einheiten an dem externen Bus empfangen werden.
  • Durch die vorliegende Erfindung wird ein logisches Steuersystem geschaffen, bei dem der Betrieb von Speicher- und Nicht-Speicher-Einrichtungen der Steuerlogik von sowohl internen als auch externen ISL-Einheiten in einem On-Line-Modus überprüft werden kann, ohne daß de externen Bus beeinflußt wird oder externe Bus-Systemmittel verwendet werden.
  • Ferner soll die externe ISL-Einheit jeden Dialog mit irgendeiner anderen DV-Einheit an dem externen Bus unterdrücken.
  • Ein seit langem bestehendes Problem in der DV-Technik betrifft die Feststellung von Informations-Übertragungsfehlern auf Grund von fehlenden oder nicht verantwortlichen Bestimmungseinheiten. Bei Systemen mit zwei Dialogbussen,von denen jeder einen gemeinsamen Informationsweg zu mehreren DV-Einheiten bildet, wurde in der Vergangenheit einem Dialogbus gestattet, anzuhalten, wenn ein Stillstandszustand auf Grund einer nicht verantwortlichen Bestimmungseinheit auftrat. Zur Behebung des Ubertragungsfehlers war ein neuer manueller Start erforderlich.
  • Softwaresysteme sind ebenfalls benutzt worden, um den Auftritt eines solchen Übertragungsfehlers anzuzeigen. Wenn eine CPU an einem Bus die Software bearbeitete ,um Fehlerzustände zu signalisieren, ging jedoch die Softwarehilfe verloren, wenn der Bus zum Stillstand kam. Danach konnte kein Hinweis auf die Fehlerquelle erhalten werden. Die Alternative bestand darin, eine CPU mit Fehlerfeststellungs-Software in der Verbindungslogik anzuordnen. Diese Alternative zerstörte nicht nur die Transparenz der Verbindungslogik sondern verkomplizierte darüberhinaus die Verbindungslogik. Durch den Verlust ihrer Transparenz erschien die Verbindungslogik als eine weitere Steuerung an einem Bus. Bezüglich der Übertragungsgeschwindigkeiten war hierbei ein beträchtlicher Kompromiß erforderlich. Bei Systemen, die mehrere Dialogbusse miteinander verbinden, bestand ein weiteres Problem darin, daß eine spezielle Software für jeden Dialogbus erforderlich gewesen ist, um die Informationsübertragung durch die Verbindungslogik zu erleichtern.
  • Ein den meisten Fehler-Detektorsystemen in DV-Systemen gemeinsamer Nachteil besteht darin, daß die Fehler lediglich angezeigt und nicht eliminiert werden.
  • Die vorliegende Erfindung betrifft ein Logiksystem innerhalb jeder ISL-Einheit zur Fehler-Feststellung und Eliminierungl wobei keine spezielle Dialogbus-Software- oder Firmware erforderlich ist. Das Logiksystem in einer internen ISL-Einheit an einem internen Bus und einer externen ISL-Einheit an einem externen Bus stellt die Gegenwart von Fehlern fest und zeigt diese an, wenn sie an der internen Busquelle auftreten Da sowohl Hardware- als auch Softwart-Fehler, die auftreten können, im voraus festgestellt werden, kann ein schädlicher Stillstand auf einem Bus verhindert werden. Bei der Feststellung eines Fehlers gibt das Detektor system eine Antwort an den internen Bus aus, um einen internen Buszyklus zu vervollständigen, wodurch der Bus für eine weitere Informationsübertragung freigegeben wird.
  • Das bevorzugte Ausführungsbeispiel einer ISL-Logikeinheit arbeitet in einem Datenverarbeitungssystem mit mehreren Intersystem-Dialogverbindungen zur Erleichterung der Informationsübertragung zwischen oder mehreren Dialogbussen von denen jeder einen gemeinsamen Informationsweg für mehrere Datenverarbeitungsgeräte einschließlich mehrerer elektrisch angeschlossener Zentraleinheiten bildet.
  • Insbesondere nimmt eine asynchrone Informations-Ermittlungslogik Binärinformation mit der Bus-Überragungsgeschwindigkeit auf, die auf einem angrenzenden internen Bus auftritt, und speichert diese in getrennten zugeteilten Datei-Speicherplätzen um die Ubertragung mehrerer Busdialoge unterschiedlichen Typs parallel zu ermöglichen. Eine Informations-Decodierlogik in elektrischer Verbindung mit der Ermittlungslogik stellt im wesentlichen mit der Bus-Ubertragungsgeschwindigkeit die Binärinformation fest, die durch die ISL-Einheit weiter zu verarbeiten ist. Eine Informations-Ubersetzung logik in elektrischer Verbindung mit der Ermittlungslogik wandelt selektiv interne Adressinformation in externe Adressen information und externe Adresseninformation in internen Adresseninformation um, wobei dies im wesentlichen mit der Bus-Ubertragungsgeschwindigkeit geschieht. Ein logisches Steuersystem in elektrischer Verbindung mit der Decodier- und der Ubersetzungslogik bewirkt -gesteuert von der Ermittlungslogikeine selektive Rekonfiguration der ISL-Einheitlum die bidirektionale Informationsübertragung zu steuern. Diese Informationsübertragung beinhaltet Lese- und Schreibanforderungen bezüglich Speicher- und Nicht-Speichereinrichtungen, CPU/CPU-Unterbrechungen sowie Unterbrechungen zwischen einer peripheren Steuereinheit PCU und Zentraleinheit CPU, wobei diese Informationsübertragungen alle über die ISL-Einheit erfolgen.
  • Die Architektur der ISL-Einheit ist dergestalt, daß eine ISL-Einheit selektiv rekonfiguriert werden kannlum Informationsübertragungen zwischen einem internen Dialogbus und irgendeiner DV-Einheit zu erleichtern. Die DV-Einheit kann hierbei Speichereinheiten, periphere Steuereinheiten, Zentraleinheiten und ISL-Einheiten in elektrischer Verbindung mit irgendeinem Dialogbus eines DV-Systems umfassen wobei jeder Dialogbus Auftritt von Übereinstimmungen und Nicht-Ubereinstimmungen zwischen der in dem logischen Speichersystem gespeicherten binär codierten Information und der binär codierten Information auf dem internen Bus an.
  • Eine Modus-Steuerlogik in der internen ISL-Einheit und in elektrischer Verbindung sowohl mit dem logischen Speichersystem als auch mit der externen ISL-Einheit speichert ein NAK-Wiederaufsuch-Bitsignal, das während eines ISL-Konfigurationsmodus durch den internen oder externen Bus geliefert wird. Die Gegenwart mehrerer Zentraleinheiten CPU an dem internen Bus wird hierdurch angezeigt. Eine NAK-Steuerlogik spricht auf die Nicht-Übereinstimmungen, die durch die Buszyklus-Vergleichlogik angezeigt werden,und das NAK- JieaerausuchDit -Signal an, um ein NAK-Signal an jene Zentraleinheit CPU an dem internen Bus auszugeben, die eine Zugriffspriorität aufweist. welche höher als die der CPU mit der niedrigsten Priorität ist. Die Zentraleinheit CPU mit der niedrigsten Priorität erhält somit Zugriff zu dem externen Bus.
  • Das logische Dialogsystem in der ISL-Einheit erleichtert den Informationsaustausch zwischen Dialogbussen während der Informationsfluss auf jedem Dialogbus mit der Bus-Übertragungsgeschwindigkeit weiterläuft und weitere Informationsübertragungen zwischen Dialogbussen weiterhin durch die ISL-Einheiten behandelt werden, die elektrisch an die Busse angeschlossen sind.
  • Insbesondere speichert ein logisches Speichersystem in elektrischer Verbindung mit einem internen Dialogbus binär codierte Information, die von dem internen Bus mit der Bus- Übertragungsgeschwindigkeit empfangen wird, wodurch jede Informationsübertragung mit dem internen Bus innerhalb einer Buszyklus-Zeitperiode vervollständigt wird. Eine Schreibauswahl-Steuerlogik in einer internen ISL-Einheit spricht auf ein BSDCNN-an eine ISL-Einheit elektrisch angeschlossen ist und die ISL-Einheiten elektrisch paarweise verbunden sind.
  • Insbesondere überführt eine Zyklus-Steuerlogik aufgrund von Dialogbusanforderungen und einer Ausgangs-Steueranweisung einer an einen internen Dialogbus angeschlossenen CPU eine adressierte ISL-Einheit von einem ON-Line-Logikzustand in einen Stop-Logikzustand. In dem Stop-Logikzustand kann die ISL-Einheit auf unerledigte Dialogbusanforderungen antworten, während weitere Dialogbusanforderungen gesperrt werden.
  • Eine programmierbare Speicherlogik in elektrischer Verbindung mit dem internen Dialogbus besitzt Speicherzellen, für die Speicherung binär codierter Information, die von irgendeinem Dialogbus empfangen wird, wodurch die Informationsübertragung zwischen mehreren Dialogbussen erleichtert wird. Eine Konfigurations-Steuerlogik verändert -gesteuert durch die Zyklus-Steuerlogik- die in ausgewählten Speicherzellen gespeicherte binär codierte Information der programmbierbaren Speicherlogik.
  • Derartige Änderungen treten in Übereinstimmung mit Konfigurationsdaten auf, die von der CPU erhalten werden, wodurch eine dynamische Zuordnung der Systemmittel des DV-Systems zwischen den Dialogbussen geschaffen wird.
  • Ein Logiksystem in der ISL-Einheit steuert den Zugriff auf mehrere Zentraleinheiten an einem internen Dialogbus zu einem externen Dialogbus, um CPU-Stillstände zu vermeiden.
  • Insbesondere speichert ein logisches Speichersystem in einer internen ISL-Einheit an einem internen Bus binär codierte Information, die von dem internen Bus mit der Busübertragungsgeschwindigkeit empfangen wird. Eine Buszyklus-Vergleichlogik in der internen ISL-Einheit und elektrischer Verbindung mit dem logischen Speichersystem spricht auf ACK-, NAK- und Wartesignale an, die von dem externen Bus über eine externe ISL-Einheit empfangen werden. Die Buszyklus-Vergleichlogik zeigt den empfangen werden,zu der internen ISL-Einheit. Ein logisches Vergleichsystem in der internen ISL-Einheit spricht auf die ACK, NAK- und Wartesignale und den Auftritt eines Leerlaufzustandes in der internen ISL-Einheit an. Das logische Vergleichssystem liefert die ACK- NAK- und Wartesignale an den internen Bus beim Auftritt einer Übereinstimmung zwischen der in der logischenSpeichereinrichtung gespeicherten binär-codierten Information und der binär codierten Information auf dem internen Bus. Eine zuvor ausgegebene Anweisung von einer DV-Einheit an den internen Bus wird hierdurch identifiziert.
  • Ein Logiksystem ist zur Identifizierung von zugeteilten Speicherplätzen in einem Dateiregister einer internen ISL-Einheit vorgesehen, wobei jeder der zugeteilten Speicherplätze eine ISL-Transaktion auf Grund einer Anforderung zeigt, die von einer DV-Einheit an einem internen Dialogbus ausgegeben wird. Die Prioritätsbildung mehrerer ISL-Transaktionen aufgrund mehrerer Anforderungen, die mit der Bus-Übertragungsgeschwindigkeit entweder von einem internen Dialogbus oder einem externen Dialogbus mittels einer externen ISL-Einheit empfangen werden, wird hierdurch erleichtert. Zusätzlich kann die Information zwischen mehreren Dialogbussen in einem DV-System übertragen werden, wobei jeder der Busse einen gemeinsamen Informationsweg für mehrere DV-Einheiten bildet. Die DV-Einheiten umfassen hierbei Speichereinheiten, periphere Steuereinheiten, ISL-Einheiten und Zentraleinheiten CPU, die elektrisch miteinander verbunden sind, wobei jeder Bus elektrisch an die ISL-Einheit angeschlossen ist und die ISL-Einheiten ihrerseits elektrisch paarweise miteinander verbunden sind.
  • Insbesondere steuert ein logisches Steuersystem auf Grund der von dem internen Bus und der externen ISL-Einheit empfangenen binär codierten Information den Betrieb der internen ISL-Einheit, in dem interne ISL-Transaktionen während einer Buszyklus-Zeitperiode identifiziert werden. Ein erstes programmierbares Speicherlogiksystem speichert -gesteuert durch das logische Signal von dem internen Bus an und lädt das logische Speichersystem mit der binär codierten Information einschließlich Voll-und Aktivitäts-Bitsignalen, wodurch der Belegtzustand und der Zustand einer unerledigten Aktion des Speichersystems angezeigt wird. Das logische Steuersystem gibt ferner ein Warte-Signal an den internen Bus aus, um einen weiteren Informationsfluss auf dem internen Bus zu gestatten.
  • Eine Zyklus-Erkennungslogik in der internen ISL-Einheit spricht auf die von dem internen Bus empfangene binär codierte Information an und liefert Kanal-Trefferbit- und Speicher-Trefferbit-Signale, die entsprechend eine externe ISL-Einheit für Nicht-Speicher-DV-Einheiten an einem externen Dialogbus identifizieren, zu welcher die binär codierte Information zu übertragen ist. Zusätzlich wird der Typ der erforderlichen ISL-Aktivität identifiziert. Eine interne Zyklus-Generatorlogik in der internen ISL-Einheit löst einen internen RRQ-Zyklus und einen internen Ubertragungszyklus in der internen ISL-Einheit auf Grund des Aktivitätsbits, des Kanal-Trefferbits und der Speicher-Trefferbitsignale aus. Die binär codierte Information von dem logischen Speichersystem wird hierdurch zu der externen ISL-Einheit übertragen. Eine externe Zyklus-Generator-Logik in der externen ISL-Einheit spricht auf binär codierte Steuersignale von der internen Zyklus-Genratorlogik an und löst einen externen RRQ-Zyklus in der externen ISL-Einheit aus, um die binär codierte Information von der internen ISL-Einheit zu empfangen. Die externe Zyklus-Generatorlogik signalisiert ferner der internen ISL-Einheit die Vervollständigung des internen Ubertragungszykluslwodurch weitere interne Zyklen in der internen ISL-Einheit ermöglicht werden.
  • Eine Buszyklus-Generatorlogik in der externen ISL-Einheit spricht auf den externen RRQ-Zyklus an und gibt ein BSDCNN-Signal an den externen Bus aus, wodurch die binär codierte Information zu dem externen Bus geliefert wird. Ein externes Antwortlogik-Steuersystem in der externen ISL-Einheit überträgt ACK-, NAK- und Wartesignale, die von dem externen Bus logik, eines logischen Speichersystems, einer Bestimmungsadressen-Übersetzungslogik, einer Quellenadressen-Übersetzungslogik und einer Kanal-Trefferbit-Speicherlogik.
  • Insbesondere spricht die Speicheradressen-Übersetzungslogik auf binäre Adresscodes an, die von einer internen ISL-Einheit über den internen Dialogbus empfangen werden, und sie liefert ein Speicher-Trefferbitsignallum den Typ der erforderlichen ISL-Aktivität zu identifizieren. Das Logiksystem liefert ferner übersetzte Speicher-Adresscodes, um entweder Speichereinheiten an dem externen Bus oder eine Nicht-Speicher-DV-Einheit an dem externen Bus zu adressieren. Das logische Speichersystem in elektrischer Verbindung mit dem internen Bus speichert codierte Information die von dem internen Bus mit der Bus-Übertragungsgeschwindigkeit empfangen wird, wodurch jede Informationsübertragung mit dem internen Bus in der Buszyklus-Zeitperiode vervollständigt wird. Die CPU-Bestimmungs-Adressenübersetzungslogik wird von dem logischen Speichersystem gesteuert und liefert übersetzte CPU-Adresscodeslum eine externe CPU an dem externen Bus zu adressieren. Die CUP-Quellen-Adressenübersetzunngslogik ist elektrisch mit einer externen ISL-Einheit an dem externen Bus verbunden und sie übersetzt CPU-Adresscodeslum eine externe CPU an dem externen Bus für eine DV-Einheit an dem internen «i,ic zu identifizieren.
  • Eine Kanal-Trefferbit-Speicherlogik in elektrischer Verbindung mit dem internen Bus liefert ein Kanal-Trefferbitsignal, um jene Adressen von Nicht-Speicher-DV-Einheiten an dem externen Bus zu identifizieren, zu denen die interne ISL-Einheit von dem internen Bus empfangene binär codierte Information übertragen sollen.
  • Ein internes Logiks-ysteir- in der internen ISL-Einheit spricht auf eine erste interne Information von dem internen Bus und auf interne Trefferbitsignale andere von den internen Treffer- Steuersystem- in einzelnen Speicherplätzen erste binäre Bit-Signale, die jene Speichereinheiten an dem externen Bus anzeigen, denen die interne ISL-Einheit den Auftritt entweder einer Speicheranforderung oder einer Wiederaufsuchanforderung anzeigen soll. Ein zweites programmierbares Speicherlogiksystem speichert- gesteuert durch das logische Steuersystem- in einzelnen Speicherplätzen zweite binäre Bitsignale, die jene Nicht-Speicher-DV-Einheiten an dem externen Bus anzeigen, denen die interne ISL-Einheit den Auftritt einer Wiederaufsuchanforderung anzeigen soll.
  • Ein logisches Speichersystem in elektrischer Verbindung mit dem internen Bus, das aufdaslogische Steuersystem anspricht, setzt mehrere Speicherplätze, von denen jeder einer internen ISL-Transaktion zugeteilt ist. Von dem internen Bus empfangene binär codierte Information kann bei einer Wiederaufsuchanforderung in einem zugeteilten Speicherplatz gespeichert werden, der durch das logische Steuersystem aufgrund der ersten binären Bitsignale ausgewählt wird. Die Information kann ferner entweder bei einer Speicheranforderung oder bei einer Wiederaufsuchanforderung in einem zugeteilten Speicherplatz gespeichert werden, der durch die logische Steuereinrichtung aufgrund der zweiten Bitsignale, eines Speicherreferenzsignales und eines Bus-Verriegelungssignales ausgewählt wird. Ferner kann die Information bei einer Wiederversuchantwort oder einer Speicherantwort in einem zugeteilten Speicherplatz gespeichert werden, der durch das logische Steuersystem aufgrund eines internen Buszyklus der zweiten Hälfte BSSHBC und eines durch die externe ISL-Einheit während eines externen Speicheranforderungszyklus erzeugten Speicherantwortcodes ausgewählt werden. Ein Belegtzustand in ausgefüllten zugeteilten Speicherplätzen wird hierbei dem logischen Steuersystem signalisiert.
  • Eine Übersetzungs-Steuerlogik spricht aufgrund von von einem internen Bus und von einem externen Bus über eine externe ISL-Einheit empfangene binär codierte Information auf Speicher-Trefferbitsignale und Kanal-Trefferbitsignale an. Das Logiksystem steuert den Betrieb einer Speicheradressen-Übersetzungsinternen Bus übertragen. Eine Kanaladressen-Ümwandlungslogik in der internen ISL-Einheit, die auf die Testmodusbits und den externen RRQ-Zyklus in der internen ISL-Einheit anspricht, wandelt Adressbits der externen binär codierten Information in einer an den internen Bus anzulegende Speicher-Adressanweisung um. Das Lesen der zweiten internen binär codierten Information aus der internen Speichereinheit wird hierdurch erleichtert.
  • Eine Speicher-Steuerwort-Sperrlogik in der internen ISL-Einheit spricht auf den externen RRQ-Zyklus in der internen ISL-Einheitan und setzt ein Speicher-Antwort (MRS)-Steuerbit eines Speicher-Steuerwortes,das durch die interne ISL-Einheit erzeugt wird, auf den Wert "O". Eine externe Schreibauswahllogik ist in der internen ISL-Einheit angeordnet und an den internen Bus angeschlossen. Beim Erfassen des MRS-Steuerbits signalisiert die externe Schreibauswahllogik der internen Steuerlogik die Auslösung eines internen RRS-Zyklus in der internen ISL-Einheit. Eine Buszyklusanforderung der zweiten Hälfte BSSHBC von dem internen Bus und die zweite interne binär codierte Information von der internen Speichereinheit werden hierdurch über einen Wiederaufsuch-Antwort (RRS)-Logikweg in der internen ISL-Einheit geleitet. Eine externe Adressenauswahllogik in der externen ISL-Einheit spricht auf die zweite interne binär codierte Information und auf einen externen RRS-Zyklus in der externen ISL-Einheit an, wobei dieser Zyklus durch die externe Steuerlogik aufgrund des internen RRS-Zyklus in der internen ISL-Einheit erzeugt wird. Bei Speicheranforderungszyklen soll die interne ISL-Einheit einen externen MRQ-Zyklus erzeugen, und aufgrund eines Signales BSSHBC von der internen Speichereinheit soll sie einen internen MRS-Zyklus wie in einem Nicht-Testmodus erzeugen, um Daten zu der externen ISL-Einheit zu übertragen.
  • Die externe Adressenauswahllogik wählt die in dem externen logischen Speichersystem gespeicherte ISL-Adresseninformation aus, um diese an den externen Bus anzulegen und beim Empfang durch die externe Steuerlogik zu identifizieren. Die externe Steuerlogik bitsignalen in der internen Trefferbit-Erzeugungslogik in der internen ISL-Einheit erzeugt werden. Die interne Steuerlogik löst einen internen Anforderungszyklus und einen Übertragungszyklus in der internen ISL-Einheit aus, um die erste interne binär codierte Information zu der externen ISL-Einheit zu übertragen. Eine externe Zyklusauswahllogik in der externen ISL-Einheit spricht auf Testmodusbits von Ausgangs-/Steueranweisungen an, die von dem internen Bus empfangen werden, und unterdrückt irgendwelche Anforderungen durch eine externe Datenverarbeitungseinheit. Die externe Zyklus-Auswahllogik gestattet die Feststellung externer ISL-Adresssignale und externer Trefferbitsignale, die entsptechend durch die externe ISL-Adressenerzeugungslogik und die externe Trefferbiterzeugungslogik in der externen ISL-Einheit erzeugt werden.
  • Eine externe Steuerlogik in der externen ISL-Einheit spricht auf den internen Anforderungszyklus in der internen ISL-Einheit und die externe Zyklus-Auswahllogik an und löst einen externen Anforderungszyklus in der externen ISL-Einheit aus, um die externen ISL-Adresssignale zu dem externen Bus zu übertragen. Die externe Steuerlogik löst ferner einen internen Anforderungszyklus in der externen ISL-Einheit bei der Feststellung irgendeines externen Trefferbitsignals aus, um sowohl die von dem externen Bus empfangene externe ISL-Adresseninformation in einem externen logischen Speichersystem zu speichern als auch die von dem externen Bus empfangene binär codierte Information zu der internen ISL-Einheit zu übertragen.
  • Bezüglich den Nicht-Speicher-Anforderungszyklen spricht eine Speicher-Referenzsignal-Erzeugungslogik in der internen ISL-Einheit auf die Testmodusbits an @,um ein Speicher-Referenzsignal an den internen Bus während eines externen RRQ-Zyklus auszugeben, der in der internen ISL-Einheit durch die interne Steuerlogik aufgrund des externen RRQ-Zyklus in der externen ISL-Einheit ausgelöst wird. Die externe binär codierte Information wird hierdurch zu einer internen Speichereinheit an dem verursacht hierbei die Auslösung eines internen Zyklus in der externen ISL-Einheit und die interne Steuerlogik verursacht die Auslösung eines externen Antwortzyklus in der internen ISL-Einheit, @,um die Übertragung der zweiten binär codierten Information zu dem internen Bus zu bewirken.
  • Eine Zeitgeber-Logiksteuerung ist in der ISL-Einheit vorgesehen, um Übertragungsstillstände zwischen Dialogbussen festzustellen und zu isolieren. Insbesondere steuert ein internes Logiksteuersystem in einer internen ISL-Einheit an dem internen Dialogbus den Informationsfluss durch die interne ISL-Einheit. Ein Buszeitgeber-Logiksystem spricht auf ein erstes BSDCNN-Signal von dem internen Bus an und erzeugt eine NAK-Antwort für den Fall, daß aufgrund des ersten BSDCNN-Signales von dem internen Bus keine Antwort innerhalb einer ersten vorbestimmten Zeitperiode erhalten wird. Eine Ersatzantwort anstelle der erwarteten Antwort wird von einer internen CPU an dem internen Bus gebildet, um den internen Bus für weitere Informationsübertragungen freizugeben. Eine ISL-MYDCNN-Zeitgeberlogik spricht auf eine Anforderung an, die durch die interne ISL-Einheit aufgrund einer von einem externen Dialogbus empfangenen Buszyklusanforderung erzeugt wird und an eine interne DV-Einheit ausgegeben wird. Diese Zeitgeberlogik erzeugt eine NAK-Antwort an den internen Bus und ein Zeitgeber-Steuersignal zu der externen ISL-Einheit, um den Ablauf einer zweiten vorbestimmten Zeitperiode dem externen Bus für den Fall zu signalisieren, daß eine von der internen Datenverarbeitungseinheit erwartete Antwort innerhalb der zweiten Zeitperiode nicht empfangen worden ist. Ein interner Buszyklus wird hierdurch vervollständigt, und irgendeine Zentraleinheit an dem internen Bus wird an der Feststellung des Ablaufs der zweiten Zeitperiode gehindert Eine Speicherzyklus-Zeitgeberlogik spricht auf einen internen MRQ-Zyklus während einer Speicher-Leseanforderung an. Die durch das interne Logiksteuersystem aufgrund einer Buszyklusanforderung von einer anfordernden DV-Einheit an dem internen Bus ausgelöst wird. Die Speicherzyklus-Zeitgeberlogik erzeugt ein Statusbit für das interne Logiksteuersystem für den Fall, daß ein externer MRS-Zyklus in der internen ISL-Einheit nicht innerhalb einer dritten vorbestimmten Zeitperiode ausgelöst wird. Ein internes Logiksteuersystem wird hierdurch veranlaßt einen externen MRS-Zyklus in der internen ISL-Einheit auszulösenlum einen Buszyklus in der internen ISL-Einheit zu vervollständigen und eine ungültige Speicherantwort der anfordernden DV-Einheit anzuzeigen. Eine Wiederaufsuch-Zeitgeberlogik an dem internen Bus spricht auf einen internen RRQ-Zyklus in der internen ISL-Einheit an, der durch das interne Logiksteuersystem aufgrund einer Buszyklusanforderung von der anfordernden DV-Einheit ausgelöst wird, und sie erzeugt ein Wiederaufsuchstatusbit für das interne Logiksteuersystem für den Fall, daß ein ACK- oder NAK-Signal von der externen ISL-Einheit nicht innerhalb einer vierten vorbestimmten Zeitperiode empfangen wird. Die Erzeugung von ACK, NAK- oder Warte-Antworten durch die interne Logiksteuerung an die anfordernde DV-Einheit wird hierdurch gesperrt, und der interne Bus wird für weitere Informationsübertragungen freigemacht. Eine E/A-Zeitgeberlogik an dem internen Bus spricht auf einen internen RRQ-Zyklus während einer Leseoperation in der internen ISL-Einheit an.
  • Der interne RRQ-Zyklus wird durch das interne Logiksteuersystem aufgrund einer Buszyklusanforderung von der anfordernden DV-Einheit erzeugt. Die E/A-Zeitgeberlogik erzeugt ein E/A-Statusbit für das interne Logiksteuersystem @,um einen externen RRS-Zyklus in der internen ISL-Einheit für den Fall auszulösen,daß eine erwartete Antwort von dem externen Bus nicht innerhalb einer fünften vorbestimmten Zeitperiode empfangen wird. Das interne Logiksteuersystem wird hierdurch zur Auslösung eines externen RRS-Zyklus in der internen ISL-Einheit veranlaßt, um einen Buszyklus in der internen ISL-Einheit zu vervollständigen und der anfordernden DV-Einheit eine ungültige Antwort anzuzeigen.
  • Eine interne Bus-Steuerlogik in der internen ISL-Einheit an dem internen Bus spricht auf ein BSDCNN-Signal an und identifiziert jene Buszyklus-Anforderungen die von dem internen Bus empfangen werden, und auf die die interne ISL-Einheit antworten soll. Ein internes Zyklus-Steuerlogiksystem spricht auf Aktivitätsbit-Signale von der internen ISL-Einheit und der externen ISL-Einheit an und steuert die Übertragung der internen binär codierten Information zu der externen ISL-Einheit und die Übertragung der externen binär codierten Information zu dem internen Bus.
  • Eine interne ISL-Schnittstellen-Speicherlogik speichert -gesteuert durch das interne Zyklus-Steuerlogiksystem- die interne binär codierte Information für eine Übertragung zu der externen ISL-Einheit. Das interne Zyklus-Steuerlogiksystem wird hierbei für den Empfang externer binär codierter Information von der externen ISL-Einheit freigemacht1 um eine simultane bidirektionale Informationsübertragung zu bewirken. Ein externes Bus-Steuerlogiksystem in der externen ISL-Einheit an dem externen Bus spricht auf ein BSDCNN-Signal auf dem externen Bus an. Bei der Feststellung des Signals identifiziert das externe Bus-Steuerlogiksystem jene Buszyklusanforderungen auf dem externen Bus, auf den die externe ISL-Einheit antworten soll. Ein externes Zyklus-Steuerlogiksystem steuert aufgrund der Aktivitätsbitsteuersignale von der internen ISL-Einheit und der externen ISL-Einheit die Übertragung der externen binär codierten Information zu der internen ISL-Einheit. Das externe Zyklussteuerlogiksystem leitet ferner die von der internen ISL-Einheit empfangene interne binär codierte Information über die externe ISL-Einheit zu dem externen Bus. Ein externes ISL-Schnittstellen-Speicherlogiksystem speichert -gesteuert vor Tt externen Zyklus-Steuerlogiksystem- die externe binär codierte Information für eine Übertragung zu der internen ISL-Einheit. Das externe Zyklus-Steuerlogiksystem wird hierdurch für den Empfang der internen binärcodierten Information von der internen ISL-Einheit frei, um eine simultane bidirektionale Inf ormati onsüber tragung zu gestatten.
  • Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles sei im folgenden die vorliegende Erfindung näher beschrieben. Es zeigen: Fig. 1 - 3 Blockdiagramme des Aufbaues von DV-System, die erfindungsgemäß miteinander in Verbindung stehen; Fig. 4 ein Blockdiagramm einer ISL-Doppeleinheitldie einen Dialogweg zwischen einem Paar von Dialogbussen bildet; Fig. 5 ein teilweises Block- und Flußdiagramm zur Veranschaulichung verschiedener Logikwege zwischen ISL-Doppeleinheiten zur Bildung eines Dialogweges zwischen einem Paar von Dialogbussen; Fig. 6 ein Zeittaktdiagramm für den Betrieb einer ISL-Einheit; Fig. 7 ein Blockdiagramm eines weiteren erfindungsgemäßen Aufbaues eines DV-Systems; Fig. 8 ein detailliertes Blockdiagramm einer erfindungsgemäßen ISL-Einheit; Fig. 9 eine graphische Darstellung des Informationsflusses zwischen einer ISL-Einheit und einem Dialogbus; Fig. 10 ein Blockdiagramm einer ISL-Doppeleinheit, die über Schnittstellen zusammengeschaltet ist; Fig. 11 eine graphische Darstellung des Informationsflusses zwischen den Teilen der ISL-Doppeleinheit Fig. 12 eine logisches Zustandsdiagramm für den Betrieb einer ISL-Einheit; Fig. 13 ein Blockdiagramm zur Veranschaulichung des Informationsflusses von einem internen Dialogbus über die ISL-Doppeleinheit zu einem externen Dialogbus; und Fig. 14A - 14Z, 14AA-14AC detaillierte logische Schaltungsdiagramme der in Figur 8 dargestellten ISL-Einheit.
  • Figuren 1-3 Diese Figuren veranschaulichen eine unterschiedliche Architektur des erfindungsgemäßen Systems. Gemäß Figur 1 bilden zwei Intersystem-Verbindungseinheiten 10 und 11 (ISL-Einheiten eine Schnittstelle zwischen DV-Systemenlvon denen jedes einen Dialogbus aufweist. Jeder Dialogbus bildet eine Schnittstelle mit geordneter Priorität mit einer Speichereinheit, einer peripheren Steuereinheit (PCU) und einer Zentraleinheit (CPU). Insbesondere ist die ISL-Einheit lo elektrisch mit der Speichereinheit 13, den PCU's 14 und 15 und der CPU 16 über den Dialogbus 12 verbunden. Die ISL-Einheit 11 ist über einen Dialogbus 21 elektrisch mit der Speichereinheit 17, den PCUs 18 und 19 und einer CPU 20 verbunden. Eine detaillierte Beschreibung des Dialogbussystemskann der US-PS 3.993.981 entnommen werden.
  • Die Systemarchitektur gemäß Figur 1 gestattet einen Dialog über irgendeinen Dialogbus mit den Geräten an jedem Dialogbus. Beispielsweise kann die CPU 16 einen Dialog mit den Geräten an dem Dialogbus 12 oder über die ISL-Einheiten lo und 11 einen Dialog mit den Geräten an dem Dialogbus 21 ausführen. Eine wesentliche Characteristik des Systems ist die übersetzbare ISL-Speicherfunktion, die später noch erläutert wird. Die Speichereinheit 13 und 17 und die CPU 16 und 20 können hierbei die gleichen Adressen aufweisen. Die PCUs können ebenfalls die gleichen Adressen aufweisen, wobei jedoch Voraussetzung ist, daß sie nicht gemeinsam und gleichzeitig angesteuert werden.
  • Figur 2 zeigt einen geringfügig unterschiedlichen Systemaufbau, bei dem mehrere ISL-Einheiten eine Schnittstelle mit dem gleichen Dialogbus bilden. Hierbei können verschiedene Dialogwege von dem einen zu dem anderen Dialogbus gebildet werden. Ferner können alle PCU's an einen Dialogbus angeschlossen werden und es kann Zugriff auf jene PCUs mittels ISL-Einheiten genommen werden, die eine Schnittstelle mit diesem Dialogbus bilden.
  • Die ISL-Einheiten 30 und 31 sind jeweils an einen Dialogbus 32 angeschlossen. Die ISL-Einheit 30 kann ferner über eine ISL-Einheit 34 mit einem Dialogbus 33 in Verbindung stehen. Ferner kann die ISL-Einheit 31 mittels einer ISL-Einheit 36 mit einem Dialogbus 35 in Verbindung stehen. Schließlich kann die ISL-Einheit 36 außer mit dem Dialogbus 35 über ISL-Einheiten 30, 31 und 34 mit den Dialogbussen 32 und 33 in Verbindung stehen.
  • In gleicher Weise kann die ISL-Einheit 34 außer mit dem Dialogbus 33 einen Dialog mit den Dialogbussen 32 und 35 über die ISL-Einheiten 30,31 und 36 ausführen. Irgendein Gerät an irgendeinem der drei Dialogbusse kann daher mit irgendeinem anderen Gerät des Systems gemäß Figur 2 einen Dialog ausführen. Die CPUs und Speichereinheiten können die gleichen Adressen aufweisen und im Time-Sharing-Betrieb angesteuert werden. Die PCUs können jedoch nur die gleichen Adressen aufweisen, wenn sie nicht gleichzeitig angesteuert werden.
  • Gemäß Figur 3 ist eine Systemarchitektur mit redundanten Dialogwegen dargestellt. Beispielsweise kann ein Dialogbus 40 einen Dialog mit einem Dialogbus 41 mittels einer Dialogververbindung 42 ausführen, die ISL-Doppeleinheiten 42a und 42b aufweist, oder sie kann mittels der Dialogverbindung 43 und 44 mit entsprechenden ISL-Doppeleinheiten verbunden sein. Für den Fall, daß die Verbindung 42 unwirksam ist, kann der Dialog noch über die Verbindungen 43 und 44 ausgeführt werden. Diese Mehrweg-Lösung wird mittels einer Zeitablauflogik verwirklicht, die später noch erläutert wird, und in jeder ISL-Einheit vorliegt, wobei ein unterschiedlicher Dialogweg aufgesucht wird, wenn ein momentaner Dialogweg blockiert ist.
  • Figur 4 Figur 4 veranschaulicht ein vereinfachtes Blockdiagramm einer ISL-Doppeleinheit, die einen Dialogweg zwischen einem Paar von Dialogbussen bildet. Gemäß Figur 4 bildet jede der ISL-Einheiten 50 und 51 einen Weg für Daten und Steuerinformation zwischen Systemkomponenten, die an Dialogbusse 52 und 53 angeschaltet sind. Die ISL-Einheiten sind zueinander identisch und jede enthält eine Registerdatei ausreichender Breite @,um eine ganze Dialogbusübertragung einschließlich Integritäts- und Steuerinformation zu speichern. Insbesondere wird eine Kanalnummer und Adresseninformation von einem internen Dialogbus 52 durch eine Ermittlungslogik 54 der internen ISL-Einheit 50 erfaßt. Wenn die Information eine Kanalnummer oder eine Adresse aufweist, die von der Erkennungseinheit erkannt wird, so wird die Adressen- und Daten-Businformation in einer Registerdatei 55 mit 4 Speicherplätzen gespeichert. Wenn ein Dialog zwischen dem internen Bus 52 und dem externen 53 gefordert ist, so erfährt die Kanalnummer- und Adresseninformation, die von der internen ISL-Einheit 50 empfangen wird eine Ubersetzung durch eine Übersetzungslogik 56, bevor sie zu der externen ISL-Einheit 51 über den externen Bus 53 übertragen wird Für den Fall, daß eine Dialoganforderung durch den externen Bus 53 ausgelöst wird, wird eine Kanalnummer- und Adresseninformation durch eine Erkennungslogik 57 in der externen ISL-Einheit 51 abgefragt. Wenn diese Information anerkannt wird, so wird die Daten- und Adressinformation von dem externen Bus in einer externen Registerdatei 58 mit vier Speicherplätzen gespeichert.
  • Wenn ein Dialog mit dem internen Bus 52 gefordert wird, so wird die Kanal- und Adresseninformation über eine Ubersetzungslogik 59 geführt, bevor sie über die interne ISL-Enheit 50 zu dem internen Bus 52 übertragen wird. Die Funktion der beiden Dialogbusse ist ohne weiteres austauschbar. Die Intern/Extern-Eigenschaft hängt normalerweise davon ab, welcher Bus einen Zyklus auslöst. Die ISL-Einheit, die eine Businformation von einem benachbarten Bus empfängt, wird daher als interne ISL-Einheit bezeichnet.
  • Die Logiknamen der vier Datei-Speicherplätze der Registerdateien 55 und 58 geben die ISL-Logikoperationen vor, die ausgeführt werdenlum den Datenfluss durch die ISL-Einheit zu steuern. Die Registerdateien werden benutzt,um die Businformation zeitweilig zu speichern. Auf diese Weise bindet eine ISL-Einheit nicht einen internen Bus, wenn beim Zugriff auf einen externen Bus Verzögerungen angetroffen werden. Durch die Verwendung der Registerdateien läuft der gesamte interne Bus-Datenfluss mit normaler Bus-Übertragungsgeschwindigkeit ab und jeder Speicherplatz der Registerdatei besitzt eine zugeteilte Funktion für einen bestimmten Typ der Bus-Übertragung. Die nachstehend aufgeführte Tabelle 1 zeigt die Art der Buszyklen auf, die auftreten können und während denen die Businformation in den Dateiregistern gespeichert wird. Speicher- Schreibbuszyklen erfordern eine Leerung des zugeordneten Registers. Dieser Zustand wird getestet mittels Datei-Voll-Flip-Flops, die in jeder ISL-Einheit angeordnet sind.
  • Ein Lesezyklus erfordert, daß eine bestimmte Antwort in einer externen ISL-Einheit geschützt wird. Diese Forderung betrifft eine allgemeine Buscharakteristik, aufgrund der Buszyklen der zweiten Hälfte (Antworten) immer angenommen werden müssen, wobei dies durch Rückstellung des Datei-Voll-Flip-Flops geschieht.
  • Wenn eine Schreibanforderung von einer internen ISL-Einheit zu einer externen ISL-Einheit weitergereicht worden ist, so wird das Datei-Voll-Flip-Flop zurückgestellt, um die Operation zu vervollständigen. Umgekehrt wird ein Datei-Voll-Flip-Flop während einer Leseanforderung nicht zurückgestellt, bis eine Antwort von einem adressierten Gerät an dem externen Bus empfangen worden ist. Eine Anforderung kann daher durch die interne ISL-Einheit solange nicht angenommen werden, bis die vorhergehende Antwort durch die externe ISL-Einheit vervollständigt worden ist.
  • Tabelle 1:Buszyklus-Tspen und Datei-Verwendung Buszyklustyp Eingabe in geschütztes Register Register Mnemonisch Mnemonisch Speicher-Leseanforderung MRQ MRS Speicher-Schreibanforderung MRQ Speicher-Leseantwort MRS E/A-Ausgangs-Anforderung RRQ E/A-Eingangs-Anforderung RRQ RRS Unterbrechung RRQ E/A-Eingangs-Antwort RRS Speicher-Lesen, Testen- RRQ RRS und Setzen Speicher-Lesen, Rück- MRQ MRS stellverriegelung Speicher-Schreiben, Rück- MRQ stell-Verriegelung Es gibt zwei verschiedene Ubertragungswege, über die eine ISL-Einheit auf Busanforderungen antwortet. Bei der Antwort auf einen MRQ-Zyklus durchlaufen die Anforderungen einen MRQ-Speicherplatz, eine Registerdatei und eine ISL-Einheit gibt eine Antwort auf einem internen Bus aus, ohne zunächst einenexternen Bus abzufragen. Es ist von Bedeutung, daß die ISv Einheit auf solche Anforderungen antwortet und den internen Bus so schnell wie eine herkömmliche Speichereinheit freimacht.Bezüglich jener Anforderungen, die einen RRQ-Speicherplatz für eine Wiederaufsuchanforderung durchlaufen,sucht die ISL-Einheit die Antwort der Bestimmungseinheit an dem externen Bus. Da die Bestimmungseinheit entweder mit einem Bestätigungs- (ACK), einem negativen Bestätigungs-(NAK)-oder einem Warte-Signal antworten kann, kann die ISL-Einheit keine sinnvolle Antwort der anfordernden Einheit geben, bis eine tatsächliche Antwort verfügbar ist.
  • Wenn eine interne ISL-Einheit eine RRQ-Anforderung empfängt, antwortet sie mit einer Warte-Antwort. Die anfordernde Einheit an dem internen Bus fährt sodann fort, den Anforderungszyklus erneut auszulösen, bis sie eine Nicht-Warte-Antwort erhält. Während die anfordernde Einheit besetzt ist, adressiert die externe ISL-Einheit die Bestimmungseinheit und erhält eine Antwort (ACK, NAK oder Warte). Jedesmal wenn die anfordernde Einheit einen Anforderungszyklus ausgibt, antwortet die interne ISL-Einheit mit einer Warte-Antwort, bis eine ACK- oder NAK-Antwort von der Bestimmungseinheit empfangen wird. Die interne ISL-Einheit vergleicht sodann die während des Anforderungs-Buszyklus empfangene Information mit dem Inhalt des RRQ-Register-Speicherplatzes. Wenn die anfordernde Einheit die gleiche Einheit ist,die die ursprüngliche Anforderung ausgab, so soll die interne ISL-Einheit, die von der externen ISL-Einbeit empfangene Antwort an den internen Bus richten Wenn die externe ISL-Einheit ein ACK, NAK oder Wartesignal von der Bestimmungseinheit empfing, so gibt die interne ISL-Einheit eine gleiche Antwort zu dem internen Dialogbus aus.
  • Jede ISL-Einheit kann die Buszug@inglichkeit eines Speichers, ein E/A-Steuerung oder eines Prozessors zu verschiedenen Zeitpunkten einehmen, wenn sie eine Übertragung auf einem Bus unterbricht und diese auf einem unterschiedlichen Bus neu auslöst. Jede ISL-Einheit wird über die Speicherung von Daten in Masken- und Übersetzungs-Speichern RAM so konfiguriert, daß sie auf bestimmte Speicheradressen, CPU-Adressen und Kanalnummern anworten kann.
  • Während der Systemoperation überwacht jede ISL-Einheit den gesamten Bus-Datenverkehr und antwortet auf individuelle Busanforderungszyklen innerhalb eines Bereiches von Identifikationsnummern mittels eines Bestimmungsgerätesan einem externen Bus, an das der Zyklus gerichtet war. Wenn eine interne ISL-Einheit auf einen BSDCNN-Busanforderungszyklus antwortet, so reicht sie die interne Businformation zu der externen ISL-Einheit weiter.
  • Die externe ISL-Einheit löst daraufhin erneut den Bus-Anforderungszyklus auf dem externen Bus aus. Der Antwortzyklus der Bestimmungseinheit folgt einem gleichen Weg in der umgekehrten Richtung und wird schließlich zu der Ursprungseinheit geleitet.
  • Mit Ausnahme für den noch zu beschreibenden ISL-Konfikurationsmodus besitzt die ISL-Einheit eine minimale Software-Zugänglichkeit. Das Ziel liegt in der Schaffung von transparenten ISL-Einheiten, wodurch die zwischen zwei Geräten an dem gleichen Bus auftretenden gleichen Funktionen auch zwei Geräten an verschiedenen Bussen zugeordnet werden können.
  • Da eine ISL-Einheit zwei Dialogbusse miteinander verbindet, kann sie als eine Komponente bei dem Aufbau von Multibus-Konfigurationen verwendet werden. Die ISL-Einheit kann jede Systemkonfiguration unterstützen, die von einer einfachen Buserweiterung bis zu Konfigurationen reicht, die einen gemeinsam benutzten Speicher, Unterbrechnungen von Zentralprozessor zu Zentralprozessor und einen Doppelzugriff zu E/A - Steuerungen aufweisen. Ferner können verbundene Systeme Mehrfacllbusse aufweisen, die über ISL-Mehrfacheinheiten miteinander verbunden sind.
  • Figuren 5 und 6 Figur 5 zeigt in einem vereinfachten Blockdiagramm die Reihenfolge der ausgeführten Maßnahmen bei einer Informationsübertragung zwischen Dialogbussen. Figur 6 stellt das zugehörige Zeittaktdiagramm dar. Gemäß Figur 5 wird ein Anforderungszyklus BSDCNN von einem an den Dialogbus 60 angeschlossenen Gerät erzeugt. Während des Anforderungszyklus wird der Speicherplatz des Dateiregisters 61a, der dem anfordernden Zyklustyp entsprichtlabgetastetlum festzustellen, ob gegenwärtig eine andere Anforderung in der Registerdatei gespeichert ist. Für den Fall, daß der Speicherplatz der Registerdatei leer ist, werden die dem Signal BSDCNN zugeordneten Daten in dem internen Dateiregister 61a gespeichert. Ferner wird festgestellt, ob die zugeordnete ISL-Schnittstelleneinheit 62a als Hilfsmittel für die Anforderung des Dialogbusses 60 dienen kann oder nicht. Kann sie es nicht, so wird das Signal BSDCNN unterdrückt. Für den Fall, daß die ISL-Schnittstelleneinheit das Signal akzeptieren kann, kann eine ACK-,NAK- oder Warteantwort zu dem Dialogbus 60 übertragen werden. Wenn insbesondere das Gerät, mit welchem ein Nachrichtenaustausch auszuführen ist, eine Speichereinheit an einem Dialogbus 63 ist, so wird normalerweise ein ACK-Signal als Antwort gesendet. Wenn das Gerät jedoch eine PCU ist, so wird ein Warte-Signal erzeugt, bis festgestellt wird, ob die periphere Einheit ein ACK,NAK- oder Warte-Signal erzeugen soll oder nicht. Der Dialogbus 60 wird daraufhin freigegeben1 um zusätzliche Zyklusanforderungen zu verarbeiten. Für den Fall, daß die ISL-Schnittstelleneinheit 62a zeitweilig belegt wird, nachdem festgestellt worden ist, daß die Einheit als Hilfsmittel für die Interne Busanforderung arbeiten kann, antwortet die Einheit mit einer Warte-Antwort.
  • Bei der Feststellung, daß ein Gerät verfügbar ist, zu dem Information übertragen werden soll, wird ein interner ISL-Zyklus innerhalb der ISL-Einheit 61 geplant. Die Planung ist erforderlich @,um Konflikte mit einer Antwort oder Anforderung zu vermeiden, die von dem Dialogbus 63 ausgelöst wird. Wenn ein erster interner Zyklus in der ISL-Einheit vervollständigt ist, wird die ISL-Schnittstelleneinheit 62a mit Adressen-, Steuer- und Datensignalen von dem Dialogbus 60 geladen. Ein zweiter interner Zyklus wird nicht ausgelöst bis ein externer Zyklus in der ISL-Einheit 64 vervollständigt ist, um die ISL-Schnittstelleneinheit zu leeren. Zusammen mit der Planung folgen die ISL-Einheiten ebenfalls einem Prioritätsschema, bei dem Speicheranforderungen diejenigen anderer Geräte beherrschen und interne Zyklen externe Zyklen dominieren.
  • Wenn die ISL-Einheit 64 in einen externen Zyklus eintritt, so wird die in der ISL-Schnittstelleneinheit 62a gespeicherte Information zu einem Dateiregister 64b übertragen. Zu diesem Zeitpunkt versucht die ISL-Einheit 64 ein MYDCNN-Signal an den Dialogbus 63 auszugeben. Wenn ein Buszyklus an die ISL-Einheit 64 geliefert wird, so wird die in dem Dateiregister 64b gespeicherte Information an ein adressiertes Gerät gerichtet, das an den Dialogbus 63 angeschlossen ist. Die von dem Dialogbus 60 gelieferte Information wird hierdurch im wesentlichen in ihrer ursprünglichen Form zu dem Dialogbus 63 übertragen.
  • Für den Fall, daß ein Gerät an dem Dialogbus 63 eine Zyklusanforderung auslöstlum einen Dialog mit einem Gerät an dem Dialogbus 60 auszuführen, wird die zuvor beschriebeneOperation wiederholt, wobei die interne Zyklusoperation in der ISL-Einheit 64 und die externe Zyklusoperation in der ISL-Einheit 61 auftritt. Insbesondere gibt der Dialogbus 63 ein BSDCN-Signal aus, das in einem Dateiregister 64a gespeichert wird.
  • Ein interner ISL-Zyklus wird sodann ausgelöst, um Adressen-, Steuer- und Datensignale von dem Dialogbus 63 in einer ISL-Schnittstelleneinheit 62b zu speichern. Beim Auftritt eines externen ISL-Zyklus in der ISL-Einheit 61 wird die in der ISL-Schnittstelleneinheit 62b gespeicherte Information über ein Dateiregister 61b an den Dialogbus 60 geliefert.
  • Gemäß Figur 6 veranschaulicht ein Impulszug 65 ein BSDCNN-Signal, das von einem Dialogbus aufgrund einer Zyklusanforderung ausgegeben wird, und ein Impulszug 66 veranschaulicht den Auftritt eines internen ISL-Zyklus. Ein Impulszug 67 veranschaulicht die Zeitperiodelwährend der Information von einem internen Dateiregister über eine ISL-Schnittstelleneinheit zu einem externen Dateiregister übertragen wird. Ein Impulszug 68 veranschaulicht den Auftritt von externen ISL-Zyklen und ein Impulszug 69 veranschaulicht eine Zeitperiode, während der ein Dialog zwischen einer externen Registerdatei über eine Geräteschnittstelle mit einem externen Dialogbus verwirklicht wird.
  • Die in Figur 6 dargestellten Zeitperioden sind lediglich repräsentativ und stellen keine genauen Werte dar. Lediglich die Reihenfolge des Auftritts der Zeitperioden ist von Bedeutung und nicht deren Dauer.
  • Ein erster interner Dialogbus erzeugt ein BSDCNN-Signal gemäß dem Impuls 65a, der von einer internen ISL-Einheit an dem Dialogbus empfangen wird. Wenn die Schnittstelleneinheit verfügbar ist, so wird die durch den Dialogbus gelieferte Information in der Schnittstelleneinheit gespeichert. Die interne ISL-Einheit tritt daraufhin in einen internen ISL-Zyklus gemäß dem Impuls 66a ein, während welchem eine Antwort auf das BSDCNN-Signal erzeugt werden kann die Verf@gbarkeit einer ISL-Schnittstelleneinheit anzuzeigen. Beim Auftritt eines Übertragungszyklus gemäß dem Impuls 67a wird eine externe ISL-Zyklusanforderung geplant. Während eines externen Zyklus gemäß dem Impuls 68a wird die in der ISL-Schnittstelleneinheit gespeicherte Information an ein externes Dateiregister geliefert, das an einen externen Dialogbus angeschlossen ist.
  • Eine Buszyklusanforderung wird daraufhin durch die externe ISL-Einheit ausgegeben, und es wird auf einPrioritätsbasis ein Buszyklus für die ISL-Einheit verfügbar gemacht. Während dieser Zeitperiode gemäß dem Impuls 69a wird ein BSDCNN-Zyklus auf dem externen Dialogbus aufgrund des Impulses 69a erzeugt, um einen Dialogkanal zwischen einem Gerät an dem Dialogbus und der externen Registerdatei zu bilden. Die von dem internen Dialogbus gelieferte Information wird daraufhin auf den externen Dialogbus gegeben. Das durch eine Kanalnummer adressierte Gerät kann sodann die Information empfangen und ein ACK-Signal ausgeben oder anderenfalls in der zuvor beschriebenen Weise entweder ein NAK- oder Wartesignal ausgeben.
  • Figur 7 Figur 7 zeigt in einer Blockdiagrammdarstellung eine weitere erfindungsgemäße Systemarchitektur, wobei mehrere Dialogbusse an einen einzigen Dialogbus angeschlossen sind, welcher mit allen PCUs des DV-System verbunden ist. Wenn ferner ein virtuelles Speicherkonzept angenommen wird, so können externe Systemspeichereinheiten an einen Dialogbus angeschlossen sein, während interne Systemspeichereinheiten mit jenen Dialogbussen verbunden sein können, die direkt an die CPU's angeschlossen sind.
  • Gemäß Figur 7 sind externe Speichereinheiten 70-72 und ISL-Einheiten 73 und 74 an einen Dialogbus 75 angeschlossen. Die ISL-Einheit 73 ist ferner mit einer ISL-Einheit 76 verbunden, die an einen Dialogbus 77 angeschlossen ist. Ferner ist die ISL-Einheit 74 mit einer ISL-Einheit 78 verbunden, die an einen Dialogbus 79 angeschlossen ist. Eine CPU 80, eine ISL-Einheit 81 und eine interne Speichereinheit 82 sind ebenfalls an den Dialogbus 79 angeschlossen. Ferner sind eine CPU 83, eine ISL-Einheit 84 und eine interne Speichereinheit 85 an einen Dialogbus 77 angeschlossen.
  • Doe soweit beschriebene Systemarchitektur ermöglicht die Verwendung eines virtuellen Speicherkonzepts, wobei die CPU 83 nicht nur zu der internen Speichereinheit 85 sondern auch zu den externen Speichereinheiten 70-72 Zugriff besitzt. In gleicher Weise kann die CPU 80 Zugriff auf die interne Speichereinheit 82 und die externen Speichereinheiten 70-72 nehmen.
  • Die ISL-Einheit 81 ist ferner mit einer an einen Dialogbus 87 angeschlossenen ISL-Einheit 86 verbunden. Die ISL-Einheit 84 ist mit einer ISL-Einheit 88 verbunden, die an den Dialogbus 87 angeschlossen ist. Die CPU's 89 sind ebenfalls an den Dialogbus 87 angeschlossen @,um den CPU's 80 und 83 einen Zugriff auf gemeinsame Informationsquellen zu ermöglichen.
  • Figur 8 Figur 8 veranschaulicht den detaillierten Datenfluss durch eine einzige ISL-Einheit. Die Steuerlogik für die ISL-Einheit wird später anhand der Figuren 14 beschrieben.
  • Ein Daten-Sender/Empfänger 90 empfängt Daten von einem internen Dialogbus und liefert solche Daten zu einem 16-Bit -Datenbus 91, der mit dem Eingang eines 4x16 Bit-Dateiregisters 92 verbunden ist. Der Bus 91 ist ebenfalls mit einem Eingang eines Busvergleichers 93 zum Vergleich der in dem Dateiregister 92 gespeicherten Daten verbunden. Die Datenleitung für das Bit O des Bus 91 ist mit einem Eingang eines Haupt-Löscbgenerators 94 verbunden. Der Hauptlöschgenerator empfängt ferner einen 6-Bit-Auslösebefehl über die Bitleitungen 8 bis 16 eines internen 24-Bit-Adressbusses 96. Aufgrund der zuvor erwähnten Eingangssignale erzeugt der Generator eine Hauptlöschsignal auf einer Leitung 97 zur Rückstellung der ISL-Einbeit, was später anhand der Figuren 14 näher beschrieben wird.
  • Der Adressbus 96 ist mit dem Ausgang eines Adressen-Sender/ Empfängers 98 verbunden, der die Adresseninformation von dem internen Dialogbus empfängt. Die Bitleitungen 8-16 des Adressbusses 96, werden als Eingänge einem ISL-Adressenvergleicher 99 zur Adressenfeststellung zugeführt und die Bitleitungen 0-9 werden dem Eingang I2 eine 10-Bit-Speicheradressen-Multiplexers 100 zugeführt. Die Datenbitleitungen 0-1 sind auf den Eingang I1 des Multiplexers 100 während der Antwortperiode auf E/A-Ausgangs-Ladeanweisungen geschaltet. Die Bitleitungen 8-17 des Adressbusses 96 sind auf den Eingang I2 eines 10-Bit-Kanaladressenregisters 101 geführt und die Bitleitungen 18-23 werden dem Eingang eines Funktionsdecodierers PROM102 zugeführt.
  • Der Bus 96 ist ferner zur Speicherung an ein 4x24 Bit-Adressdateiregister 103 und auf einen zweiten Eingang des Busvergleichers 93 geschaltet, um einen Vergleich mit dem Inhalt des Dateiregisters 92 durchzuführen.
  • Ein Adressenempfänger 104 empfängt Adresseninformation von einem externen Dialogbus und liefert diese Information an einen 24-Bit-Tristate-Adressbus 105, der mit einem Eingang eines Funktionscode-Decodieres 106 über einen die Bitleitungen 20-23 umfassenden 4-Bit-Bus 107 verbunden ist. Die Bitleitungen 20-23 des Adressbusses 105 sind an den 4-Bit-Ausgang des Speichers PROM-102 angeschlossen. Die Bitleitungen 5-17 des Busses 105 sind an den Ausgang eines 13-Bit-RAM-Steuerregisters 108 angeschlossen und die Bitleitungen 0-23 sind mit dem 23-Bit-Ausgang des Adress-Dateiregisters 103 über einen Bus 110 verbunden. Ferner ist der Bus 105 mit dem 24-Bit-Eingang des Busvergleichers 93 verbunden und die Bitleitungen 8-23 des Busses sind mit dem Eingang I2 eines Adressen-Multiplexerregisters 111 verbunden. Die Bitleitungen 14-17 dieses Busses sind an den Eingang I 1 eines Adressenmultiplexers 112 angeschlossen. Die Bitleitungen 14-17 des Busses 105 sind mit einem 4-Bit-Eingang I 1 eines 16x4-Bit-CPU-Quellenübersetzungs-RAM 113 verbunden, die Bitleitungen 14-17 sind ferner an einen 4-Bit-Eingang I 2 eines CPU-Adressregisters 114 angeschlossen, die Bitleitungen 0-23 sind an einen 24-Bit-Eingang von ISL-Schnittstellenausgangstreibern 115 gelegt und die Bitleitungen 8-17 sind an einen 10-Bit-Eingang I2 eines Registers 101 angeschlossen.
  • Daten von einem externen Dialogbus werden über Datenempfänger 116 einem 16-Bit-Tristate-Datenbus 117 zugeführt, dessen Bitleitungen 2-15 auf den Eingang eines 10-Bit-RAM-Aufwärtszählers 118 geschaltet sind. der Zähler 188 liefert ein 3-Bit-Schreibfreigabe-Steuersignal an eine Leitung 119 und einen 1C-Bit-Zählstand über einen Bus 120 an Eingänge des RAM-Steuerregisters 108. Der Datenbus 117 ist ferner an den Ausgang eines 16-Bit-Datendatei-Transmitterregisters 121 angeschlossen, welches Information von dem Daten-Dateiregister 92 an den Tristate-Bus anlegt. Der Eingang des Registers 121 ist mit dem 16-Bit-Eingang des Busvergleichers 93 verbunden, sowie an den Ausgang des Daten-Dateiregisters 92 und an den 16-Bit-Eingang I 2 des Multiplexers 11 angeschlossen. Ein dritter Eingang I 3 des Multiplexers 11 ist mit dem Ausgang des Adressenmultiplexers 112 verbunden, dessen zweiter Eingang I 2 an einen 4-Bit-Bus 122 angeschlossen ist. Der 16-Bit-Ausgang des Multiplexers 11 wird dem Eingang des Adressen-Sender/Empfängers 123 zugeführt.
  • Der Ausgang des Adressen-Sender/Empfängers 123 ist mit dem internen Dialogbus verbunden.
  • Das Daten-Dateiregister 92 liefert Daten zu dem Busvergleicher 93 während interner Dialogbuszyklen, zu dem Adressenmultiplexer 111 während Antwortzyklen und zu dem Daten-Datei-Transmitterregister 121 während interner ISL-Zyklen.
  • Dir Bitleitungen 6-15 des Datenbusses 117 werden an den Eingang I 1 eines 1Kx11 Bit-Speicher-Adressenübersetzungs-RAM125 angelegt, dessen Schreibfreigabeingang I 2 mit der Bitleitung 5 des Datenbusses 117 verbunden ist Ein dritter Eingang I 3 des RAM125 ist an den 10-Bit-Ausgang des Multiplexers 100 angeschlossen Der RAM J25 liefert 10 Bit von übersetzten Speicher-Adressdaten entweder zu dem Eingang eines 10-Bit-Speicher-Referenzregisters 126 oder zu dem Eingang eines 10 Bit-E/A-Laderegisters 127. Der RAM 125 liefert ferner ein Trefferbit-Steuersignal auf einer Leitung 128, die zu dem Eingang eines internen Datenmultiplexers 129 führt. Der Ausgang des Registers 126 wird über einen Bit-Tristate-Bus 130 einem zweiten Eingang des Multiplexers 129 und er Treiber 115 dem externen Dialogbus zugeführt. DerAusgang des Registers 127 wird ferner über den Bus 130 an die Treiber 115 und an einen dritten Eingang des Multplexers 129 angelegt.
  • Die Bitleitungen 6-9 des Datenbusses 117 sind auf den Eingang I 1 des Registers 114 geschaltet, dessen Ausgang dem Eingang I 1 eines 16x4 Bit-CPU-Bestimmungs-RAM 131 zugeführt ist. Der Eingang I 2 des RAM 131 ist mit den Bitleitungen 0-3 des Datenbusses 117 verbunden und der Eingang I3 des RAM-131 ist an die Datenbitleitung 3 des Datenbusses 117 angeschlossen. Der Ausgang des RAM 131 wird einem 4-Bit-Eingang I 5 des Multiplexers 128 zugeführt und ist ferner auf einen 4-Bit-Eingang I 1 der Treiber 115 geschaltet.
  • Die Bitleitungen 6-9 des Datenbusses 117 sind an ein Bit- Unterbrechungs-Kanalregister 132 angeschlossen, die Bitleitungen 0-15 sind mit dem Eingang einer Zeitgeber- und Statuslogikeinheit 133 verbunden, die Bitleitungen 10-15 sind auf den Eingang eines 6-Bit-Unterbrechungs-Pegelregisters 134 geführt und die Bitleitungen 0-15 sind mit dem 16-Bit-Eingang I 1 eines Datenmultiplexers 129 verbunden. Die Bitleitungen 0-4 des Datenbusses 117 sind mit dem Eingang eines 5-Bit-Modus-Steuerregisters 135 verbunden, die Bitleitungen 0-3 sind an den Eingang I1 eines 4-Bit-CPU-Quellen-Adressregisters angeschlossen und die Bitleitungen 6-9 sind dem Eingang I 2 des Registers 136 zugeführt. Die Bitleitung 3 des Datenbusses 117 ist auf den Schreib-Freigabeeingang des CPU-Bestimmungs-RAM 131 geschaltet.
  • Der 4-Bit-Ausgang des Registers 132 ist mittels des Busses 122 auf den Eingang I 2 des Adressenmultiplexers 112 in der zuvor beschrieben Weise geführt und auf einen 4-Bit-Eingang I 4 des Datenmultiplexers 129 geschaltet. Die Logikeinheit 133 liefert ISL-Statusbits an den Eingang I 3 des Datenmultiplexers 129, und der Ausgang des Registers 134 wird dem Eingang I2 des Datenmultiplexers zugeführt. DerAusgang des Modus-Steuerregisters 135 wird einer Steuerlogik zugeführt, die anhand der Figuren 14 noch näher zu erläutern sein wird. Der 4-Bit-Ausgang des Registers 136 wird dem Eingang I 2 des RAM 113 zugeführt, dessen Ausgang auf den Eingang I1 eines Datenmultiplexers 137 geschaltet ist.
  • Der Eingang I 2 des Datenmultiplexers 137 ist an den Ausgang des Datenmultiplexers 129, an den Eingang I 3 eines Daten- Multiplexerregisters 138 und über ISL-Ausgangstreiber 139 an den externen Dialogbus angeschlossen. Der Ausgang des Daten-Multiplexers 138 ist auf den Eingang I 2 des Datenmultiplexers 138 geführt. Der Eingang I2 des Datenmultiplexers 138 ist mit dem ISL-Adressenausgang eines Hexadezimal-Drehschalters 140 verbunden, und der Ausgang des Multiplexers ist über Daten-Sender/Empfänger 141 an den internen Dialogbus angeschlossen.
  • Der Multiplexer 138 liefert ein 16-Bit-Ausgangssignal an die Sender/Empfänger 141. Die Bits 6-9 des Ausgangssignales werden von dem Multiplexer 137 und die Bits 0-5 sowie 10-15 werden von dem Multiplexer 129 geliefert. Die Bits 0-15 am Ausgang des Multiplexers 129 werden den Treibern 139 zugeführt.
  • Ein Eingang eines 1024x1 Bit-RAM 142 ist mit dem Ausgang des Registers 101 verbunden Ein Schreib-Freigabeeingang I 2 des RAM 142 ist an die Bit@leitung 4 des Datenbusses 117 angeschlossen, und der Ausgang dieses RAM ist auf den Eingang I 8 des Datenmultiplexers 129 geführt.
  • Die im Zusammenhang mit den Figuren 14 noch näher zu erläuternde Steuerlogik liefert Steuersignale auf den Leitungen 143-145, die auf Eingänge eines Zyklusgenerators 146 geführt sind. Aufgrund dieser Steuersignale gibt der Generator 146 Zeittaktsignale aus, was noch näher erläutert wird.
  • Eine kurze Beschreibung der Operation der Dialogbusse soll gegeben werden @,um ein Verständnis der Anweisungstypen und Anweisungsformate und anderer Information zu geben, die von einer ISL-Einheit von einem Dialogbus empfangen wird. Auf die Beschreibung der ISL-Bus-Schnittstelle soll sodann eine Beschreibung der ISL/ISL-Schnittstelle und eine Beschreibung der Operation der ISL-Einheit gemäß Figur 8 aufgrund spezifizischer Buszyklusanforderungen gegeben werden.
  • Ein Dialogbus bildet einen gemeinsamen Dialogweg für alle Geräte, die an den Bus angeschlossen sind. Der Bus weist einen asynchronen Aufbau auf, wodurch Geräte mit unterschiedlicher Arbeitsgeschwindigkeit wirksam in dem gleichen System betrieben werden können. Die bidirektionale Charactersitik des Busses gestattet einen Dialog zwischen irgend zwei Geräten zu einem vorgegeben Zeitpunkt. Die Informationsübertragung zwischen den Geräten erfolgt auf einer Haupt/Neben-Beziehung (Master/Salve)l wobei das anfordernde und den Zugriff zu dem Bus erhaltende Gerät zur Haupteinheit und das adressierte Gerät zur Nebeneinheit wird.
  • Alle Informationsübertragungen erfolgen von der Haupt- zur Nebeneinheit und jede Übertragung wird als ein Buszyklus bezeichnet. Der Buszyklus ist die Zeitperiode in der die anfordernde Haupteinheit eine Benutzung des Busses anfordert.
  • Wenn kein anderes Gerät mit höherer Priorität eine Busanforderung ausgegeben hat, so wird der anfordernden Haupteinheit die Benutzung des Busses gestattet. Die Haupteinheit überträgt sodann ihre Informationder Nebeneinheit und die Nebeneinheit bestätigt den Dialog.
  • Wenn die Anforderung der Haupteinheit eine Antwort erfordert, so nimmt die antwortende Nebeneinheit die Rolle der Haupteinheit ein und die anfordernde Einheit wird zur Nebeneinheit.
  • Der Dialog zwischen einer Haupt- und einer Nebeneinheit erfordert eine Antwort von der Nebeneinheitlwenn die Nebeneinheit Daten überträgt. In diesem Fall erfordert die Informationsanforderung einen Zyklus und die Informationsübertragung zurück zu der anfordernden Einheit erfordert einen zusätzlichen Buszyklus zur Erledigung des Prozesses.
  • Eine Haupteinheit kann irgenein anderes Gerät an dem Bus als Nebeneinheit adressieren indem sie die Adresse der Nebeneinheit auf die Adressleitungen des Busses gibt. Es gibt 24 Adressleitungen, die in Abhängigkeit von dem Zustand eines Speicher-Referenzsignales BSMREF auf wzei verschiedene Weisen interpretiert werden können. Wenn das Signal BSMREF den Logikpegel 1 aufweist, so liegt das folgende Format an den Adressleitungen an: 0 23 Speicher-Byteadresse LSB Wenn das Signal BSMREF den Logikpegel "O" aufweist, so liegt das folgende Format an den Adressleitungen an:
    0 7 8 17 18 23
    Verschiedene Kanal-Nummer Funktion
    Verwendung der Bestimmung Code
    Drei Dialogtypen werden über einen Bus gestattet: Speicherübertragungen, E/A-Übertragungen und Unterbrechungen. Wenn Geräte an einen Bus Steuerinformation, Daten- oder Unterbrechungen übertragen, so adressieren sie einander über die Kanalnummer.
  • Zusammen mit der Kanalnummer wird ein 6-Bit Funktionscode übertragen @,um die auszuführende Funktionen festzulegen.
  • Wenn eine Haupteinheit eine Antwort von einer Nebeneinheit anfordert, so schaltet die Haupteinheit das Bus-Schreibsignal (BSWRIT-) auf den Logikpegel "O". Zusätzlich gibt die Haupteinheit ihre eigene Identität U-ber eine Kanalnummer an die Nebeneinheit aus. Diese ist auf den Detenbusleitungen folgendermaßen codiert:
    0 9 10 15
    Quellen-Kanal- $Verschiedene
    nummer Verwendung
    Eine Kanalnummer besteht für jedes Gerät eines Systems mit Ausnahme für einen Speicher, der lediglich durch eine Speicheradresse identifiziert wird. Die Kanalnummer einer Nebeneinheit tritt auf dem Adressbus für alle Nicht-Speicherübertragungen auf. Jedes Gerät vergleicht diese Kanalnummer mit ihrer eigenen intern gespeicherten Kanalnummer. Das Gerät, das eine Übereinstimmung feststellt, bildet die Nebeneinheit und muß auf diesen Zyklus antworten. Der Antwortzyklus ist an die Haupteinheit durch eine Nicht-Speicher-Referenzübertragung gerichtet. Ein Buszyklussignal der zweiten Hälfte BSSHBC- begleitet eine Übertragung @,um den Buszyklus als einen solchen zu identifizieren, der von der Haupteinheit erwartet wird.
  • CPU-Kanalnummern sind auf den hexadezimalen Bereich 00016 -OOF16 beschränkt. Die 6 signifikantesten Bits der Kanalnummer werden durch die CPU-Logik mit dem Wert "O" festgelegt und nur die am wenigsten signifikanten 4 Bit sind veränderlich.
  • CPU-Kanalnummern werden nicht durch andere Geräte benutzt. Die nachstehenden Tabellen 2A und 2B listen die üblichen Arten von Busoperationen auf, die jeweils einen oder zwei Buszyklen erfordern. Informationsübertragungen, die Schreiboperationen betreffen, erfordern einen Buszyklus, während Übertragungen, die Leseoperatipnen betreffen, einen zusätzlichen Buszyklus für die Antwort erfordern.
  • TABLE 2A
    SCHLÜ@SEL-STE@ERSIG@ALE A@ZAHL DER
    BSWRIT- @SSHBC- @SMREF- OPERATION ZYKLE@ HAUPT @EBEN ADORESS-LETTU@GEN DATE@-LEIT@@GEN
    T F T Speicher @ CPU+CU MEM 0 23 0 15
    Schreiben Addresse Date@
    F F T Speicher @ CPU+CU MEM 0 23 0 9 10 15
    L@sen @. Addresse N@upt-Kanal- Versch.
    Antwort @@@@ Ver@@@@
    0 7 8 1718 23 0 15
    T T F 1 MEN CPU+CU @@@ben-Kanal- Versch. Dat@@
    @@@@@er Ver@end
    T F T Speicher 1 CPU+CU MEN 0 23 0 7 8 15
    Schreiben Byle Addresse Daten Daten
    F F F E/A Lese@n 1 CPU CU 0 7 8 1718 23 0 9 10 15
    und Neb@n-Kanal- Fu@ktions- Haupt-Kanal- Versch.
    Antwort Nummer Code Nummer Verwend.
    0 7 8 1718 23 0 15
    T F F 1 CU CPU Neb@n-Kanal- Funktions- Daten
    Nummer Code
    T F F E/A Adress- 1 CPU CU 0 7 8 1718 23 0 15
    ausgabe Mod@l N@ben-Kanal- Funktions- Addresse
    A@tres Nummer Code
    T F F Datenausgabe 1 CPU CU 0 7 8 1718 23 0 15
    Neben-Kanal- Funktions- Daten
    Nummer Code
    T F F Unterbrechung 1 CU CPU 0 7 8 1718 23 0 9 10 15
    N@ben-Kanal- MD2 Haupt-Kanal- @uellen-
    Nummer Nummer pepel
    Tabelle 2B: Dialogbusoperationen Art der Operation Quelle Bestimmung Anzahl der Buszyklen Befehlsabruf CPU Speicher 2 Operandenabruf CPU Speicher 2 Operandenspeicherung CPU Speicher 1 Speicher-Lesen Steuerung Speicher 2 Speicher-Schreiben Steuerung Speicher 1 E/A-Ausgangs- CPU Steuerung 1 anweisung E/A-Eingangs- CPU Steuerung 2 anweisung Unterbrechung Steuerung CPU 1 Die nachstehend aufgeführte Tabelle 3 liefert eine vollständige Liste der Signale, die verwendet werden, um die ISL-Logik an den Bus anzubinden. Diese Signale sind ferner in Figur 9 veranschaulicht. Die folgenden Schnittstellensignale bilden die Bestätigungsfunktionen(handshake),die von einem Gerät an einem Dialogbus gefordert werdenlum entweder eine Buszyklusanforderung von einem anderen Gerät auszulösen, anzunehmen oder abzulehnen. Es sei darauf verwiesen, daß bei der Beschreibung der Signaleldie den Signalen nachgestellen Plus- und Minuszeichen den Logikpegel des betreffenden Signales veranschaulichen. Beispielsweise weist das Signal BSREQT- im bestätigten Fall den Logikpegel "0" auf, und im negierten Fall den Logikpegel "1". Andererseits besitzt beispielsweise das Signal BSAUOK+ den Logikpegel "1" im bestätigten Fall nd den Logikpegel "0" im negierten Fall.
  • Das Bus-Anforderungssignal BSREQT- zeigt im bestätigten Fall an, daß ein oder mehrere Geräte an dem Bus einen Buszyklus anfordern.
  • Wenn dieses Signal in negierter Form vorliegt, so sind keine Anforderungen anhängig. Das Datenzyklussignal BSDCNN- zeigt im bestätigten Fall an, daß einer bestimmten Haupteinheit (z.B.CPU, Speicher oder Steuereinheit) ein angeforderter Buszyklus gewährt worden ist und daß diese die Information auf den Bus gegeben hat zur Verwendung durch eine bestimmte Nebeneinheit. Wenn dieses Signal negiert ist, so ist der Bus nicht belegt und kann sich zwischen Buszyklen befinden. Das Bestätigungssignal BSACKR- zeigt im bestätigten Fall der Haupteinheit an, daß die Nebeneinheit eine spezifische Übertragung von der Haupteinheit empfangen und angenommen hat. Das negative Bestätigungssignal BSNAKR- zeigt einerHaupteinheit an, daß eine Nebeneinheit eine bestimmte Übertragung verweigert.
  • Beispielsweise kann eine Nebeneinheit die Annahme einer Übertragung verweigern, wenn eine belegte Steuereinheit für eine Datenübertragung adressiert wird. Das Wartesignal BSWAIT- zeigt im bestätigten Fall einer Haupteinheit an, daß eine Nebeneinheit zu diesem Zeitpunkt eine bestimmte Übertragung nicht annehmen kann. Die Nebeneinheit kann zeitweilig belegt sein und die Haupteinheit muß aufeinanderfolgende Wiederversuche auslösen, bis die Übertragung bestätigt wird.
  • Die folgenden Signale bewirken die Informationsübertragung während eines Buszyklus. Die Bus-Datenbitleitungen BSDTOO-BSDT15- können als Einzel-Datenwort, als Kanal-Nummercodierung, als niedrigrangige Adressbits oder als Pegel einer Prioritätsdecodierung in Abhängigkeit von. der auszuführenden Operation formatiert sein Somit kann eine Daten-, Adressen-, Steuer-, Register- oder Statusinformation durch 16 Datenleitungen eines Dialogbusses wiedergegeben werden. Die 24 Adressleitungen BSADOO- bis BSAD23- eines Busses können als eine einzige 23 Bit-Hauptspeicheradresse formatiert sein um eines von 8 Millionen Worten auszuwählen. Die Adressleitungen können ferner als ein Kanal-Nummerncode, als ein E/A-Funktionscode auf den Leitungen 18-23 oder als Kombination aller drei Möglichkeiten für eine IOLD-Operation, die noch näher zu erläutern sein wird formatiert sein.
  • Tabelle 3 : Dialogbus-Schnittstellensignale
    Signaltyp Leitungen Funktion Mnemonisch
    Zeittakt 1 Bus-Anforderung BSREQT-
    1 Jetzt Datenzyklus BDDCNN-
    1 Bestätigung BSACKR-
    1 Negative Bestätigung BSNAKR-
    1 Warten BSWAIT-
    Information 16 Daten BSDTOO-
    bis
    BSDT15-
    24 Adresse BSADOO-
    bis
    BSAD23-
    Informations- 1 Speicher-Referenz BSMREF-
    steuerung 1 Byte BSBYTE-
    1 Bus-Schreiben BSWRIT-
    1 Buszyklus zweite Hälfte BSSHBC-
    1 Verriegelung BSLOCK-
    1 Doppelauszug BSDBPL-
    Status/Fehler 1 Speicherfehler (rot) BSREDD-
    1 Speicherfehler (gelb) BSYELO-
    1 Datenparität links BSDPOO-
    1 Datenparität rechts BSDPO8-
    1 Adressenparität BSAPOO
    (Bits 0-7)
    1 Logiktest - Ausgabe BSQLTO-
    1 Logiktest - Eingabe BSQLTI-
    Tie-Break 1 Tie-Break-Schaltkreis BSAUOK+
    (Ungleichheit BSBUOK+
    herstellen) BSCUOK+
    BSDUOK+
    BSEUOK+
    BSFUOK+
    BSGUOK+
    BSHUOK+
    BSIUOK+
    1 Tie-Break-Schaltkreis BSMYOK+
    Verschiedene 1 Haupt löschung BSMCLR-
    1 Spannung einschalten BSPWON+
    1 Unterbrechung wieder BSRINT-
    aufnehmen
    1 50 bis 60 Hz Takt BSTIMR-
    Die folgenden Signale dienen als Daten-, Adressen- und Informations-Steuersignale, die die Übertragung und Steuerung der Information während eines Buszyklus bewirken. Das Speicher-Referenzsignal BSMREF- zeigt im bestätigten Zustand an, daß die Bus-Adressleitungen 0 bis 23 eine vollständige Hauptspeicheradresse von einer Haupteinheit aufweisen. Im negierten Fall zeigt das Signal BSMREF- an, daß die Bus-Adressleitungen eine Kanalnummer auf den Leitungen 8 bis 17 mit oder ohne einen Funktionscode auf den Leitungen 18 bis 23 enthalten oder daß die Bus-Adressleitungen einen Hauptspeichermodul-Adresscode auf den Leitungen 0 bis 7 führen. Das Schreibsignal BSWRIT- zeigt im bestätigten Fall an, daß eine Haupteinheit Daten zu einer Nebeneinheit überträgt. Im negierten Fall zeigt dieses Signal an, daß der ursprüngliche Buszyklus eine Leseanforderung signalisiertEund die Datenleitungen des Busses enthalten die Kanalnummer der anfordernden Einheit. Wenn die Nebeneinheit die Anforderung akzeptiert, so wird eine Erwiderung mit einer Leseantwort in der zweiten Hälfte des Buszyklus BSSHBC erwartet. Das Signal BSWRIT- besitzt den hohen Pegel bei allen Operationen, mit Ausnahme einer Speicher-Leseanforderung, einer Steuereinheit oder einer CPU und einer CPU-E/A-Leseanweisung. Diese Operationen erfordern eine Antwort, um die Haupteinheit durch eine getrennte Busübertragung mit Information zu versorgen. Der Buszyklus der zweiten Hälfte BSSHBC- zeigt im bestätigten Fall einer Haupteinheit an, daß die durch eine Nebeneinheit erzeugte laufende Information die Information ist, die zuvor während eines anfänglichen Buszyklus angefordert wurde.
  • Das Bytesignal BSBYTE- zeigt im bestätigten Fall an, daß eine laufende Übertragung eine Byteübertragung anstelle einer Wort-Übertragung betrifft Dieses Signal wird nur während Speicher-Schreiboperationen benutzt. Das Verriegeiungssignal BSLOCK-zeigt im bestätigten Fall an, daß eine Haupteinheit eine Statusänderung des Speichereinheit-Verriegelungs-Flip-Flops fordert.
  • Das Signal BSLOCK- gestattet ferner eine Lese-Modifizier-Schreib-Operation mit drei Zyklen, wobei die drei Zyklen hinsichtlich einer anfordernden Einheit ohne Unterbrechung ausgeführt werden können. Der erste Zyklus ist ein Lesezyklus, während welchem die Adressleitungen des Busses die Speicheradresse enthalten und die Datenleitungen des Busses die Kanalnummer des anfordernden Gerätes aufweisen. Der zweite Zyklus ist ein Antwortzyklus, während welchem die Adressleitungen des Busses die Kanalnummer des anfordernden Gerätes enthalten und die Datenleitungen des Busses die vom Hauptspeicher gelesenen Daten aufweisen. Der dritte Zyklus ist ein Schreibzyklus, während welchem die Adressleitungen des Busses die Speicheradresse enthalten, während die Datenleitungen des Busses die in den Speicher zu schreibenden Daten aufweisen. Ein Gerät kann somit einen bestimmten Speicherplatz lesen und modifizieren, während jede andere Lese/Modifizier/Schreib-Unterbrechung durch ein anderes Gerät an einem Bus verhindert wird. Auf den Speicher kann jedoch durch andere Speicheranforderungen nach dem zweiten der drei zuvor beschriebenen Zyklen zugegriffen werden.
  • Das Doppelauszugssignal BSDBPL- zeigt an, daß eine Haupteinheit ein Doppelwort von einer Nebeneinheit anfordert. Während eines ersten Buszyklus der zweiten Hälfte wird das Signal BSDBPL- zu der anfordernden Einheit zurückgeführt, um anzuzeigen, daß ein weiteres Wort folgt.
  • Die folgenden Signalleitungen bilden Hauptspeicherfehler-Berichtsleitungen für die verfügbaren Geräte und Zweiweg-Bus-Paritätsleitungen für ungerade Paritätssignale, die mit den Adress- und/oder Informationsbits benutzt werden, welche auf einen Dialogbus gegeben werden. Zwei Leitungen liefern eine Bus-Kontinuitätsprüfung und sie prüfen die Unversehrtheit der Logiktesteinrichtung in jedem Gerät. Das rote Bus-Fehlersignal BSREDD- wird nur durch eine Hauptspeichereinheit erzeugt, die eine Fehlerfeststell-und Korrekturlogik (EDAC) aufweist. Das Signal zeigt an, daß ein Speicher während eines Buszyklus der zweiten Hälfte einer Leseoperation einen Fehler festgestellt hat. Das gelbe Bus-Fehler signal BSYELO- wird nur durch eine Hauptspeichereinheit erzeugt, die eine EDAC-Logik enthält. Dieses Signal zeigt an, daß ein Hauptspeicher während eines zweiten Halbzyklus einer Leseoperation einen Fehler festgestellt und korrigiert hat. Der Logikpegel eines Bus-Adress-Paritätssignales BSAPOO- liefert eine ungerade Parität für die Adressbits 0 bis 7 (z.B. Modul-Adressbits). Der Logikpegel eines Bus-Daten-Paritätssignales für das linke Byte BSDPOO- liefert eine ungerade Parität für die Bits 0 bis 7 eines 16 Bit-Datenwortes. Der Logikpegel eines Bus-Daten-Paritätssignales für das rechte Byte BSDPO@- liefert eine ungerade Parität für die Bits 8 bis 15 des 16 Bit-Datenwortes. Die Aus- und Eingangssignale des Bus-Qualitätslogiktestes BSQLTO- und BSQLTI- sind statische Integritätssignale, die im fortwährend bestätigten Zustand anzeigen, daß jeder Test erfolgreich zu Ende geführt worden ist. Die Signale werden von einem Gerät zum anderen Gerät vom einen Ende des Busses zum anderen Ende und zurück weitergeschaltet. Durch diese Maßnahme wird eine wirksame kontinuierliche Prüfung aller verfügbaren Geräte erzielt.
  • Es gibt neun als Tie-Break-Signale (Tie-Break = Ungleichheit herstellen) bezeichnete Signale BSAUOK+ bis BSIUOK+, die alle in bestätigter Form vorliegen müssen, um eine Freigabe für jedes Gerät zu erzielen, das einen Buszyklus anfordert. Wenn mehr als ein Gerät gleichzeitig einen Buszyklus anfordert, so wird der Zyklus nur einem Gerät auf einer Positions-Prioritätsbasis in der zuvor beschriebenen Weise gewährt. Der Speicher besitzt die höchste Positionspriorität und die CPU's besitzen die geringste Priorität. Bei gleichzeitigen Anforderungen erhält daher das anfordernde Gerät mit höchster Priorität die Freigabe über alle neun Tie-Break-Signale zugeführt. Die verbleibenden anfordernden Geräte erhalten 8 oder weniger Signale zugeführt1 was von der relativen Position ihrer abnehmenden Priorität abhängt.
  • Ein Signal BSMYOK+ zeigt einem Gerät mit der nächst niedrigen Priorität an, daß ein erzeugendes Gerät und bestimmte andere Geräte mit höherer Positions-Priorität innerhalb einer vorbestimmten Zeitperiode keinen Buszyklus angefordert haben. Ein Buszyklus kann daher, falls er angefordert wird1 einer Einheit mit niedrigerer Priorität gewährt werden.
  • Die folgenden Steuersignale sind asynchron in Bezug auf die Funktionen, die sie bei der normalen Auslösung und Steuerung der Buszyklen ausführen. Das Wiederaufnahme-Unterbrechungssignal BSRINT- gestattet im bestätigten Zustand allen Steuereinheiten die Neuausgabe einer Unterbrechung, die zuvor durch eine CPU über ein negatives Bestätigungssignal verweigert wurde.
  • Das Hauptlöschsignal BSMCLR- zeigt an, daß der Hauptlöschknopf CLR auf der CPU-Steuerkonsole niedergedrückt ist oder daß eine Spannungs-Einschaltfolge wirksam ist. Wenn einer dieser Zustände vorliegt, wird hinsichtlich aller verfügbaren Geräte eine Auslöseoperation ausgeführt. Wenn das Bus-Spannungs-Einschaltsignal BSPWON+ in bestätigter Form vorliegt, so zeigt es an, daß alle Spannungsversorgungssysteme richtig funktionieren. Dieses Signal schaltet in den bestätigten Zustand um, wenn sich die Spannung stabilisiert hat und es schaltet in den negierten Zustand einige Millisekunden vor dem Spannungsausfall zurück.
  • Die Dialogbusse sind an die ISL-Einheiten mittels einer Gruppe von Sendern/Empfängern angeschlossen, durch die gleiche elektrische Charakteristiken in der erforderlichen Weise für alle Busanschlüsse hergestellt werden, so daß Daten-, Adressen- und die meisten Steuersignale den ISL-Einheiten zugeführt werden können und von diesen ausgegeben werden können.
  • Die Schnittstelle zwischen den ISL-Einheiten ist in einem allgemeinen funktionellen Blockdiagramm in Fig. 10 veranschaulicht.
  • Weiterhin sind die Schnittstellensignale zwischen den ISL-Einheiten in Fig. 11 veranschaulicht und in der nachstehenden Tabelle 4 aufgelistet.
  • Tabelle 4 : ISL-Schnittstellensignale
    Typ Funktion Anzahl der Interner Externer
    Leitungen Name Name
    Adressen 24 LCADOO+ RMADOO+
    bis bis
    LCAD23+ RMAD23+
    Daten 16 LDATOO+ RMDTOO+
    bis bis
    LDAT 15+ RMDT 15+
    Wiederauffindbarer 1 LCYELO+ RMYELO+
    Speicherfehler (gelb)
    Byte-Übertragung 1 LCBYTE+ FILBYT+
    Bus-Schreiben 1 LCWRIT+ FILWRT+
    Speicherreferenz 1 LCMREF+ FIMREF+
    Verriegelung 1 LCLOCK+ FILOCK+
    Doppelauszug 1 LCDBLE+ FILDBL+
    Hauptlöschung 1 BSMCLR- BSMCLR-
    Unterbrechungs- 1 BSRINT+ BSRINT+
    Wiederaufnahme
    ISL Externes Austasten 1 RMTSTB+ RMTSTB+
    Übertragung erledigt 1 XFRDUN+ XFRDUN+
    Speicheranforderung 1 GENMRQ- GENMRQ-
    erzeugen
    Speicherantwort 1 GENMRS- GENMRS-
    erzeugen
    Wiederaufsuchanforderunc 1 GENRRQ- GENRRQ-
    erzeugen
    Wiederaufsuchantwort 1 GENRRS- GENRRS-
    erzeugen
    Externe Bus-Bestätigung 1 RMACKR+ RMACKR+
    Externe negative Bus- RMNAKR+ RMNAKR+
    Bestätigung
    Wiederaufsuchantwort 1 RMRESP+ RMRESP+
    Antwort bestätigt 1 ANSWAK+ ANSWAK+
    Übersetzung Xaruiirrer 1 XLATOR- XLATOR-
    Externe Funktion 1 FMTFUN+ RMTFUN+
    ISL löschen 1 MYMCLR- MYMCLR-
    Doppeleinheit verbunden 1 TWINCN- TWINCN-
    Adressen-Paritätsfehler 1 LCAPER+ LCAPER+
    Daten-Patitätsfehler 1 LCDPER+ LCDPER+
    Nicht-existenter Speicher 1 NOXMEM- NOXMEM-
    Externer Überwachungszeit- 1 WTIMOT+ WTIMDT+
    geberablauf
    Externer endgültiger 1 RMTOUT- RMTOUT-
    Zeitgeberablauf
    Die asynchrone Schnittstelle zwischen den ISL-Einheiten besteht aus zwei gleichen Einweg-Bussen gemäß Fig. 10, wodurch eine parallele bidirektionale Verarbeitung zwischen den ISL-Einheiten gebildet wird. Fig. 11 zeigt die Informationsübertragung auf einem der zwei Busse. In den folgenden Absätzen wird eine kurze Beschreibung der auf einem derartigen Bus auftretenden ISL-Signale gegeben.
  • Wenn eine interne ISL-Einheit Information zu einer externen ISL-Einheit zu übertragen hat, so gibt sie ein externes Tastsignal RMTSTB+ an die externe ISL-Einheit aus. Die externe ISL-Einheit kann den Buszyklustyp durch den Zustand von vier Steuersignalen identifizieren, die ein Signal RMTSTR+ begleiten. Es gibt ein Steuersignal für jeden Typ von Buszyklus (z.B. Speicheranforderung, Speicherantwort, Wiederaufsuchanforderung und Wiederaufsuchantwort). Die externe ISL-Einheit benutzt das Signal RMTSTR+, um die vier Steuersignale in den Prioritätsschaltkreis ihrer Steuerlogik einzutasten und sie bestätigt den Empfang der Information durch Sendung eines Busübertragungs-Erledigt-Signales XFRDUN+ an die interne ISL-Einheit. Wenn die interne ISL-Einheit dieses Signal empfängt, so ist der Übertragungszyklus vervollständigt.
  • Das Speicheranforderung-Erzeugungssignal GENMRQ- zeigt im bestätigten Zustand an, daß die interne ISL-Einheit einen internen Speicher-Anforderungszyklus vervollständigt hat und daß sie die externe ISL-Einheit anfordert, um einen externen Speicher-Anforderungszyklus auszuführen. Das Speicherantwort-Erzeugungssignal GENMRS- zeigt im bestätigten Zustand an, daß die interne ISL-Einheit einen internen Speicherantwortzyklus vervollständigt hat und die externe ISL-Einheit anfordert, um einen externen Speicherantwortzyklus auszuführen. Das Wiederaufsuchanforderungs-Erzeugungssignal GENRRQ- zeigt im bestätigten Zustand an, daß die interne ISL-Einheit einen internen Wiederaufsuchanforderungszyklus vervollständigt hat und die externe ISL-Einheit anfordert, um einen externen Wiederaufsuchanforderungszyklus auszuführen. Ein Wiederaufsuchantwort-Erzeugungssignal GENRRS- zeigt an, daß die interne ISL-Einheit einen internen Wiederaufsuchantwortzyklus vervollständigt hat und die externe ISL-Einheit anfordert, um einen externen Wiederaufsuchantwortzyklus auszuführen. Ein Wiederaufsuchantwortsignal RMRESP- zeigt an, daß eine externe ISL-Einheit eine Antwort während eines externen Wiederaufsuchanforderungszyklus empfangen hat. Das Signal RMRESP- wird von der internen ISL-Einheit benutzt, um zwei externe Dialogbus-Antwortleitungen ACK und NAK auszutasten und einen Bus-Vergleichszyklus auszulösen. Das externe Bus-Bestätigungssignal RMACKR+ zeigt an, daß die externe Einheit eine Bestätigungsantwort ACK von dem externen Dialogbus empfangen hat. Dieses Signal wird während Wiederaufsuchanforderungszyklen benutzt, wobei die Antwort der Nebeneinheit vor der Ausgabe der Antwort an eine Haupteinheit erhalten werden muß. Ein externes negatives Bus-Bestätigungssignal RMNAKR+ zeigt an, daß die externe ISL-Einheit eine negative Bestätigungsantwort NAK von dem externen Dialogbus empfangen hat. Das Signal RMNAKR+ wird während Wiederaufsuchanforderungszyklen benutzt, wobei eine Antwort der Nebeneinheit vor der Ausgabe einer Antwort an eine Haupteinheit erhalten werden muß. Ein Antwort-Bestätigungssignal ANSWAK+ zeigt an, daß eine interne ISL-Einheit eine Bestätigungsantwort ACK übertragen hat, während ein interner Wiederaufsuchanforderungszyklus vervollständigt wird Das Signal ANSWAK+ wird von der externen ISL-Einheit als ein Zeittaktsignal benutzt, wenn der zugeordnete Wiederaufsuchantwortzyklus behandelt wird.
  • Ein Kanalnummer-Übersetzungssignal XLATOR+ zeigt an, daß die interne ISL-Einheit eine CPU-Kanalnummer auf dem internen Dialogbus festgestellt hat. Beim Empfang des Signales XLATOR+ führt die externe ISL-Einheit eine CPU-Kanalnummer-Übersetzung hinsichtlich der Bits d bis 9 auf dem Dialogbus aus. Das Signal XLATOR+ wird benutzt, wenn eine ISL-Einheit CPU/CPU-Unterbrechungen überträgt oder eine Ausgangs-Unterbrechungs-Steueranweisung bzw. eine Eingangs-Unterbrechungs-Steueranweisung bearbeitet.
  • Ein externes Funktionssignal RMTFUN+ zeigt an, daß eine interne ISL-Einheit eine ISL-Anweisung empfangen hat, die an eine externe ISL-Einheit adressiert war.
  • Ein ISL-Löschsignal MYMCLR- zeigt an, daß die interne ISL-Einheit eine Löschfolge ausführt. Ein Doppel-Verbindungssignal TWINCN-zeigt an, daß die externe ISL-Einheit richtig angeschlossen ist.
  • Ein Adress-Paritätsfehlersignal LCAPER+ zeigt an, daß die interne ISL-Einheit einen Dialogbus-Adressen-Paritätsfehler festgestellt hat. Beim Empfang dieses Signales erzeugt die externe ISL-Einheit eine unkorrekte Adressenparität während einer externen Dialogbus-Übertragung. Auf diese Weise kann der Fehler zu einer möglichen Bestimmungseinheit weitergereicht werden, bevor er berichtet wird.
  • Ein Daten-Paritätsfehlersignal LCDPER+ zeigt an, daß die interne ISL-Einheit einen Dialogbus-Datenparitätsfehler oder einen roten Busfehler festgestellt hat. Beim Empfang des Signales LDCPER+ erzeugt die externe ISL-Einheit eine unkorrekte Datenparität und einen roten Busfehler während einer externen Dialogbus-Übertragung.
  • Auf diese Weise wird ein Fehler zu einer möglichen Bestimmungseinheit übertragen, bevor er berichtet wird.
  • Ein Signal für einen nicht-existenten Speicher NOXMEM- zeigt an, daß eine externe ISL-Einheit eine negative Bestätigungsantwort NAK von dem Speicher auf eine ihrer nicht-verriegelten Speicher-Schreibanforderungen empfangen hat. Beim Empfang des Signales NOXMEM- soll die interne ISL-Einheit versuchen, eine nicht-existente Systemmittel-Unterbrechung zu erzeugen. Ein externes Überwachungszeitgeber-Ablaufsignal WTIMOT+ zeigt an, daß der externe Überwachungszeitgeber abgelaufen ist. Beim Empfang des Signales WTIMOT+ soll die interne ISL-Einheit versuchen, eine Uberwachungs-Zeitablauf-unterbrechung zu erzeugen. Ein externes endgültiges (dead man) Zeitablaufsignal RMTOUT- zeigt an, daß die externe ISL-Einheit keine Antwort empfangen hat, d. h. weder eine ACK-, NAK- oder Warte-Antwort.
  • Durch die Informationsübertragung zwischen ISL-Einheiten wird eine Intern/Extern-Beziehung gebildet. Die ISL-Einheit, die Information überträgt, wird als interne Einheit bezeichnet und die ISL-Einheit, die Information empfängt, wird als externe Einheit bezeichnet. Alle Informationsübertragungen zwischen den ISL-Einheiten erfolgen von der internen zu der externen Einheit und jede Übertragung wird als Übertragungszyklus bezeichnet.
  • Diese Intern/Extern-Beziehung ähnelt der Haupt/Neben-Beziehung auf den Dialogbussen. Wenn eine Haupteinheit einen Buszyklus auf einem Bus anfordert, wird die ISL-Einheit, die den Zyklus abfängt, zu einer internen ISL-Einheit.
  • Bei anderen Arten von Buszyklusanforderungen muß eine Nebeneinheit entweder mit einer ACK-, NAK- oder Warte-Antwort antworten, wobei eine große Wahrscheinlichkeit besteht, daß irgendeine der drei Antworten auftritt. In solchen Fällen kann eine ISL-Einheit keine sinnvolle Antwort an eine Haupteinheit geben, bis die Bestimmungs-Nebeneinheit antwortet. Die folgenden Arten von Buszyklusanforderungen werden ausgegeben: E/A-Ausgangsanforderungen; E/A-Eingangsanforderungen; Speicher-Leseanforderung-Test- und Verriegelungssetzsignale; und Unterbrechungen.
  • In dem Fall, wo eine dieser Arten von Buszyklusanforderungen von einer internen ISL-Einheit empfangen wird, gibt diese eine Warte-Antwort aus. Die Haupteinheit an dem internen Bus fährt sodann fort, die Buszyklusanforderung erneut auszulösen, bis eine Nicht-Warte-Antwort empfangen wird. Während die Haupteinheit auf diese Weise besetzt ist, adressiert die externe ISL-Einheit eine Nebeneinheit, um entweder eine ACK- oder eine NAK-Antwort zu erhalten.
  • Bei der nächsten Buszyklusanforderung von der Haupteinheit soll die interne ISL-Einheit die Nebeneinheit-Antwort liefern. Die ISL-Einheit, die eine Nebeneinheit an einem externen Bus adressiert, wird zu einer externen ISL-Einheit. Wenn der Dialog eine Antwort erfordert, wird jedoch eine vorhergehende Nebeneinheit zur Haupteinheit. Ferner wird eine vorhergehende externe ISL-Einheit zu einer internen ISL-Einheit.
  • Es gibt drei grundlegende Zyklen, die in einer ISL-Einheit erzeugt werden: Ein interner, ein externer und ein Übertragungszyklus. In einen internen Zyklus wird im allgemeinen eingetreten, um auf eine Information in einem Adressen-Dateiregister 103 und in einem Daten-Dateiregister 92 einzuwirken. In einen internen Zyklus wird ferner eingetreten, wenn keine externen Zyklen oder Datei-Informationszyklen anhängig sind, aber eine ISL-Unterbrechung, ein Speicher-Zeitablauf oder ein E/A-Zeitablauf anhängig ist. Interne Zyklen treten ferner während einer Hauptlöschfolge auf, um den RAM-Zähler 118 von einem Zählstand Null auf einen Zählstand von 1024 zu erhöhen und alle RAM-Speicherplätze in der ISL-Einheit zu initialisieren. Wenn eine ISL-Einheit in einen internen Zyklus eintritt, um Adressdatei- und Datendatei-Information zu verarbeiten, so kann sich kein Übertragungszyklus in Bearbeitung befinden.
  • In einen externen Zyklus wird durch eine externe ISL-Einheit eingetreten, um Information von einer internen ISL-Einheit zu empfangen. Wenn interne und externe Zyklusanforderungen gleichzeitig empfangen werden, so wird der internen Zyklusanforderung zuerst Rechnung getragen. Externe Zyklen können auf Grund von vier externen ISL-Anweisungen auftreten: Speicheranforderungs-Erzeugungsanweisung, Speicherantwort-Erzeugungsanweisung, Wiederversuchanforderungs-Erzeugungsanweisung oder Wiederversuchsantwort-Erzeugungsanweisung. Um in einen externen Zyklus einzutreten, darf eine ISL-Einheit sich nicht in einem internen Zyklus oder einem Bus-Vergleichszyklus befinden.
  • In einen Übertragungszyklus wird eingetreten, um Information von einer internen ISL-Einheit zu einer externen ISL-Einheit zu übertragen. Eine Daten zu einer externen ISL-Einheit übertragende interne ISL-Einheit erzeugt einen Übertragungszyklus und verursacht den Auftritt eines entsprechenden externen Zyklus. Der Übertragungszyklus wird von der internen ISL-Einheit bei der Feststellung eines externen Zyklus in der externen ISL-Einheit beendet.
  • Durch Erzeugung der zuvor beschriebenen Zyklen kann sich eine ISL-Einheit in einem von drei Haupt-Logikzuständen befinden.
  • Insbesondere kann eine CPU-Anweisung das Modus-Steuerregister 135 mit Bitmustern laden, um eine ISL-Einheit in einen der drei Haupt-Logikzustände zu versetzen: Lösch-, Stop- und On-line-Zustand. Umschaltungen zwischen den Logikzuständen treten auf Grund einer E/A-Ausgangs-Steueranweisung oder einer Spannungseinschaltfolge auf. Die E/A-Anweisungen können entweder von den internen oder externen Dialogbussen ausgelöst werden.
  • Der Löschzustand ist vorübergehend. In ihn wird eingetreten, wenn eine E/A-Ausgangs-Steueranweisung eine Auslösung einer ISL-Einheit fordert oder wenn eine Spannungseinschaltfolge ausgelöst wird. Im Löschzustand kann eine Interne CPU die Interne ISL-Einheit zurückstellen, indem jede Übersetzungs-Speicherzelle des RAM 125 auf den Logikpegel "1" gesetzt wird und indem alle anderen Register und RAM-Speicherplätze gelöscht werden. Daraufhin wird die ISL-Konfigurationsinformation aus den RAM-Speichern 113, 125, 131 und 142 entfernt. Die ISL-Einheit antwortet daher auf keinen Buszyklus mit Ausnahme jener die an eine ISL-Kanalnummer gerichtet sind.
  • Eine ISL-Einheit tritt in einen Stop-Zustand entweder automatisch aus dem Löschzustand ein oder auf Grund einer E/A-Ausgangs-Steueranweisung, die einen Eintritt der ISL-Einheit in den Stop-Zustand erfordert. Wenn in den Stop-Zustand aus einem On-line-Zustand eingetreten wird, so hält die ISL-Einheit alle Konfigurationsinformation in den RAM-Speichern 113, 125, 131 und 142 zurück, die vor dem Stop-Zustand vorlag. Während sie sich im Stop-Zustand befindet, antwortet die ISL-Einheit nicht auf irgendwelche Buszyklen, mit Ausnahme jener, die an die Kanalnummer der ISL heit gerichtet sind Nur während eines Stop-Zustandes akzeptiert die ISL-Einheit E/A-Anweisungen zur Änderung der Konfigurationsinformation.
  • In den On-line-Zustand wird auf Grund einer E/A-Ausgangs-Steueranweisung eingetreten, worauf die ISL-Einheit in den Daten- Übertragungsmodus eintritt. Im On-line-Zustand antwortet die ISL-Einheit auf Buszyklen, die an die ISL-Kanalnummer gerichtet sind, vorausgesetzt, daß diese keine Konfigurations-Steueranweisungen betreffen und sie antwortet auf Buszyklen, die an Speicherplätze in dem Speicher RAM 142 und in dem Speicher RAM 125 gerichtet sind, welche jeweils ein Bit mit dem Wert "1" als Kanaltrefferbit und als Speichertrefferbit aufweisen. Die ISL-Einheit kann jedoch nicht konfiguriert werden, um in einem speziellen Testmodus zu arbeiten. Der Testmodus bezieht sich auf Busantworten, die während einer Test- und Überprüfungsoperation auftreten, die noch weiter zu beschreiben sein wird.
  • Eine ISL-Einheit kann ferner in einen Modus innerhalb von fünf logischen Steuermoden versetzt werden, wobei dieser Modus durch ein E/A-Ausgangs-Anweisungswort angezeigt wird. Die Steuermoden umfassen den Löschmodus, den Stop-Modus, den Wiederaufnahme-Modus, den zyklischen Verschiebemodus und den NAK-Wiederaufsuch-Modus.
  • Der durch das Steuermodusregister 135 angezeigte Löschmodus tritt auf, wenn einer der folgenden Zustände vorliegt: (1) Eine Haupt-Löschfunktion ist während der Spannungszuführung zu der ISL-Einheit aktiviert; (2) ein Spannungsausfall tritt auf; (3) ein Auslösebit (Datenbitleitung 0 der Busse 90 oder 116) ist in einer Ausgangs-Steueranweisung freigegeben; oder (4) eine Hauptlöschfunktion ist aktiviert, wenn ein Hauptlösch-Druckknopf auf einer Bedienungs-Steuerkonsole gedrückt ist.
  • Der Auftritt irgendeiner der ersten drei Zustände führt zur Initialisierung aller Konfigurationsdaten in der ISL-Einheit.
  • Wenn eine Bus-Hauptlöschfunktion aktiviert ist, so verbleibt die ISL-Einheit in dem laufenden Logikzustand und die ISL-Konfiguration bleibt unverändert. Eine Haupt-Löschfolge wird gleichzeitig sowohl in der internen, als auch in der externen ISL-Einheit ausgelöst. Die Folge wird fortgesetzt, bis die ISL-Register einschließlich des Unterbrechungskanalregisters 132, des Unterbrechungspegelregisters 134 und des Modus-Steuerregisters 135 gelöscht sind. Der Unterbrechungspegel der ISL-Einheit wird hierbei auf den Wert "O" gesetzt. Interne Wiederaufsuchzyklen werden während der Hauptlöschfolge erzeugt und der RAM-Zähler 118 wird bis zu einem Zählstand von 1024 (CNTR1K) fortgeschaltet. Wenn das Signal CNTR1K gültig ist, so veranlaßt es die Beendigung der Hauptlöschfolge. Alle RAM-Speicherplätze der ISL-Einheit werden daraufhin initialisiert und die ISL-Einheit antwortet danach nur auf einen Bus-Datenverkehr, der an ihre eindeutige ISL-Kanalnummer gerichtet ist.
  • Im Stop-Modus antwortet eine ISL-Einheit nur auf Buszyklen, die an ihre eigene Kanalnummer gerichtet sind. Irgendein Befehl, der einen Dialog über die ISL-Einheit aufzunehmen versucht, wird unterdrückt und führt zu einem Zeitablauf, was noch weiter beschrieben wird. Irgendwelche Speicher- oder E/A-Lesezyklen, die akzeptiert werden, bevor in den Stop-Modus eingetreten wird, werden vor dem Eintritt in den Stop-Modus vervollständigt.
  • Im Wiederaufnahmemodus kehrt die ISL-Einheit zu dem On-line-Zustand zurück. Die ISL-Einheit antwortet auf an ihre Kanalnummer gerichtete Buszyklen, vorausgesetzt, daß es sich nicht um Konfigurations-Steueranweisungen handelt. Ferner ruft die ISL-Einheit den Auftritt von Trefferbits an den Ausgängen der Speicher RAM 125 und 142 hervor.
  • Die Beziehung zwischen den Logikzuständen und den logischen Steuermoden, die eine ISL-Einheit einnehmen kann, ist in Fig. 12 dargestellt. Die drei Logikzustände, die eine ISL-Einheit einnehmen kann, sind der On-Line-Zustand 150, der Stop-Zustand 151 und der Lösch-Zustand 152. Wenn sich eine ISL-Einheit in dem On-line-Zustand befindet und eine E/A-Ausgangs-Steuerwortanweisung empfängt, um in einen logischen Wiederaufnahme-Steuermodus einzutreten, so wird in den On-line-Zustand erneut eingetreten, wie dies durch die logische Steuerschlelfe 153 dargestellt ist. Wenn der logische Entscheidungsfluß die Umschaltung von dem On-line-Zustand 150 in den Stop-Zustand 151 beinhaltet, so muß die ISL-Einheit in einen logischen Stop-Steuermodus eintreten, um eine solche Umschaltung zu bewirken.
  • Beim Empfang eines E/A-Ausgangs-Steuerwortes, das der ISL-Einheit den Eintritt in einen logischen Stop-Steuermodus befiehlt, während sie sich in dem Stop-Zustand befindet, wird in den Stop-Zustand erneut eingetreten, wie dies durch die logische Steuerschleife 154 veranschaulicht ist. Wenn die ISL-Einheit von dem Stop-Zustand 151 in den Lösch-Zustand 152 umschalten soll, so muß die ISL-Einheit in den logischen Lösch-Steuermodus eintreten, um diese Umschaltung zu bewirken. Der Lösch-Zustand 152 ist ein temporärer Zustand, wie dies durch die gestrichelten Linien in Fig. 12 angezeigt ist. Beim Eintritt in den Lösch-Zustand schaltet die ISL-Einheit automatisch auf den Stop-Zustand 151 um, was durch den gestrichelten Logikweg 155 angezeigt ist. In den Lösch-Zustand kann ebenfalls von dem On-line-Zustand 150 mittels eines logischen Lösch-Steuermodus eingetreten werden, sowie auf Grund einer Spannungs-Einschaltmaßnahme oder einer Spannungs-Abschaltmaßnahme. Wenn ein Spannungs-Abschaltzustand auftritt, während die ISL-Einheit sich. in dem logischen On-line-Zustand befindet, so wird die ISL-Einheit in dem On-line-Zustand für ungefähr 1,5 ms bleiben, um eine Zustandsnotierung zwischen den Dialogbussen zu gestatten.
  • Wenn eine E/A-Ausgangs-Steuerwortanweisung in dem Modus-Steuerregister 135 gemäß Fig. 8 gespeichert ist, so signalisiert der Ausgang des Registers der Steuerlogik den Typ der geforderten ISL-Antwort. Wenn sich das Bit Null auf dem Logikpegel "1" befindet, so wird in einen Hauptlösch-Steuermodus eingetreten.
  • Wenn das Bit 1 den Logikpegel "1" aufweist, so wird jedoch in einen Wiederaufnahme-Steuermodus eingetreten. In einen logischen Stop-Steuermodus wird eingetreten, wenn das Bit 1 den Logikpegel "0" aufweist. Die Bits 2 und 3 des Registers 135 steuern den Rundumzyklus-Steuermodus und das Bit 4 steuert den NAK- Wiederaufsuch-Steuermodus. Insbesondere gibt die ISL-Einheit eine NAK-Antwort aus, wenn das Bit 4 sich auf dem Logikpegel "1" befindet und sie gibt eine Warte-Antwort aus, wenn sich das Bit 4 auf dem Logikpegel "O" befindet.
  • Es sei darauf verwiesen, daß weder der Rundumzyklus- noch der NAK-Wiederaufsuch-Steuermodus in dem Zustandsdiagramm dargestellt ist, da sie keinen Einfluß auf den logischen ISL-Zustand haben. Der Rundumzyklus-Steuermodus stellt eine Testbedingung dar, während welcher die internen und externen ISL-Einheiten und die Schnittstellenlogik zwischen beiden Einheiten getestet wird.
  • Der NAK-Wiederaufsuch-Steuermodus erlaubt das Aussenden einer NAK-Antwort zu einem Gerät, das eine Behandlung während eines ISL-Belegtzustandes angefordert hat. Dieser Steuermodus wird benutzt, um temporär ein Gerät mit höherer Priorität von einem Dialogbus zu entfernen, während die ISL-Einheit einer CPU antwortet.
  • Die Betriebsweise der ISL-Einheit gemäß Fig. 8 sei nunmehr beschrieben. Im Betrieb wird die Information von dem internen Dialogbus mittels der Sender/Empfänger 90 und 98 empfangen und in den Registern 92 und 103 gespeichert. Die Register 92 und 103 bilden zusammen vier Speicherplätze mit 40 Bit zur Identifizierung des Typs der auftretenden Informationsübertragung.
  • Eine Speicherantwort MRS ist dem Speicherplatz 3 mit der höchsten Priorität zugeordnet. Die zweithöchste Priorität ist dem Speicherplatz zugeordnet, in welchem eine Speicheranforderung MRQ gespeichert wird. Eine Wiederaufsuchantwort RRS wird im Speicherplatz 1 und eine Wiederaufsuchanforderung RRQ wird im Speicherplatz 0 gespeichert. Es gibt zwei verschiedene logische Entscheidungswege der ISL-Einheit bei der Behandlung von Buszyklusanforderungen. Im einen Fall antwortet die ISL-Einheit auf eine Buszyklusanforderung, ohne zuerst einen externen Bus abzufragen. Im zweiten Fall muß die tatsächliche Antwort der Bestimmungseinheit von einer ISL-Einheit empfangen werden, bevor eine Antwort auf eine Buszyklusanforderung gegeben werden kann. Bei jeder Buszyklusanforderung gibt es drei mögliche Antworten, nämlich eine ACK-, eine NAK- oder eine Warte-Antwort.
  • Die ISL-Einheit antwortet auf die folgenden Typen von Buszyklusanforderungen mit einer ACK-Antwort, wenn der Datei-Speicherplatz nicht belegt ist oder mit einer Warte-Antwort, wenn der Datei-Speicherplatz belegt ist. Die ISL-Einheit antwortet niemals auf folgende Buszyklusanforderungen mit einer NAK-Antwort: Speicher-Leseanforderung; Speicher-Schreibanforderung; Speicher-Leseantwort; Speicher-Leseanforderung und Rückstellverriegelung; Speicher-Schreibanforderung und Rückstellungsverriegelung; und E/A-Eingangsantwort.
  • Es ist von Bedeutung, daß die ISL-Einheit auf Buszyklusanforderungen antwortet und den Bus frei macht, um eine unnötige Abnahme der Buszyklusgeschwindigkeit zu vermeiden. Wenn eine ISL-Einheit einen Speicheranforderungszyklus akzeptiert und eine NAK-Antwort auf dem externen Bus empfängt, muß sie daher bei einem Schreibzyklus eine nicht-existente Systemmittelunterbrechung auf dem internen Bus auslösen oder einen Buszyklus der zweiten Hälfte mit falscher Pariät für eine Leseanforderung erzeugen, wobei dies unter Verwendung eines Speicher-Zeitgebers mit vorprogrammiertem Stop geschieht, was noch näher beschrieben wird.
  • Ein interner MRQ-Zyklus tritt auf Grund eines Aktivitätsbits auf, das in den Dateiregistern 92 und 103 zu dem Zeitpunkt gesetzt wird, wo die interne Businformation gespeichert wird. Die Speicheranforderung wird erzeugt, um das Lesen oder Schreiben in einem externen Speicher zu ermöglichen. Im Falle einer Leseoperation bleibt der Speicherplatz 2 der Register 92 und 103 belegt und wird nicht zurückgestellt, bis eine Antwort von dem externen Speicher empfangen wird. Die Antwort in Form von MRS-Daten wird in den Speicherplatz 3 der externen ISL-Register geladen, die den Registern 92 und 103 gemäß Fig. 8 entsprechen.
  • Die externe ISL-Einheit bewirbt sich danach um einen ISL-Zyklus für die Übertragung der MRS-Daten zu den Empfängern 104 und 116.
  • Die MRS-Daten werden hierbei mittels der Busse 105 und 117 an Sender/Empfänger 123 und 141 angelegt, die zu dem internen Dialogbus führen. Die MRS-Adresseninformation wird von dem Daten-Dateiregister 92 während eines externen MRS-Zyklus in der internen ISL-Einheit erhalten. Bei Vervollständigung der Datenübertragung von dem externen Dialogbus über die ISL-Einheit gemäß Fig. 8 kann eine neue Anforderung von dem internen Dialogbus erhalten werden.
  • Es sei darauf verwiesen, daß vier Dialogbuszyklen an einer Leseoperation zwischen Dialogbussen beteiligt sind, die über ein Paar von ISL-Einheiten miteinander verbunden sind. Im Gegensatz hierzu bedingt eine Leseoperation bezüglich eines einzigen Dialogbusses nur zwei Buszyklen. Jeder einer ISL-Einheit dargebotene interne Buszyklus muß auf einem externen Bus verdoppelt werden. Die Anzahl der für eine Informationsübertragung zwischen den Dialogbussen erforderlichen Zyklen wird somit gegenüber der Anzahl verdoppelt, die hinsichtlich des Informationsflusses bei einem Einzelbus erforderlich ist.
  • Zwei weitere Informationsübertragungen RRQ und RRS seien nachstehend beschrieben. Die Wiederaufsuchanforderung RRQ wird anfänglich niemals mit einem ACK-Signal bestätigt. Ein Warte-Signal muß anfänglich ausgegeben werden bis eine Antwort von einem Gerät an dem externen Bus empfangen wird. Eine RRQ-Transaktion tritt beispielsweise auf, wenn ein Speicher-Speicherplatz abgefragt werden muß, um festzustellen, ob er benutzt worden ist.
  • Ist dies nicht der Fall, so können die Daten in dem Speicherplatz modifiziert oder ersetzt werden. Ist einmal eine RRQ-Anforderung ausgegeben worden, so wird ein Voll-Bit in dem Speicherplatz 0 der Register 92 und 103 gesetzt, um einen Belegtzustand anzuzeigen. Ein interner ISL-Zyklus wird daraufbin erzeugt, worauf ein externer ISL-Zyklus und ein externer Diaiogbuszyklus in der zuvor beschriebenen Weise folgt. Wenn eine Antwort, wie beispielsweise eine ACK-, NAK- oder Warte-Antwort von dem externen Bus empfangen wird, so wird die Antwort und ein externes Antwort-Steuersignal RMRESP an die interne ISL-Einheit gerichtet. Es sei darauf verwiesen, daß eine Warte-Antwort durch die Abwesenheit einer ACK- oder NAK-Antwort angezeigt wird.
  • Wenn eine ISL-Einheit eine Buszyklusanforderung empfängt, so werden wie zuvor beschrieben, selektive Bus-Steuersignale abgefragt, um zu definieren, welcher von vier Speicherplätzen in den Dateiregistern 92 und 103 benutzt worden ist, um die binär codierte Information auf dem Bus aufzunehmen. Jede der vier Speicherplätze weist ein zugeordnetes Belegtbit auf, das als Voll-Bit bezeichnet wird. Das Voll-Bit wird gesetzt, wenn ein zugeordneter Speicherplatz geladen ist und zur Einwirkung auf die ISL-Einheit bestimmt ist. Eine derartige Bestimmung tritt zusammen mit der Erzeugung von Trefferbits durch die RAM-Speicher 125 und 142 gemäß Fig. 8 auf. Das Voll-Bit sperrt nur das Laden von weiterer Information in den zugeordneten Speicherplatz. Die anderen drei Speicherplätze der Register 92 und 103 können geladen werden, wenn ein zugeordnetes Voll-Bit nicht gesetzt ist. Ein Voll-Bit wird immer dann zurückgestellt, wenn der Inhalt des zugeordneten Speicherplatzes nicht länger für den internen ISL-Gebrauch benötigt wird. Beispielsweise kann das Voll-Bit des Speicherplatzes für die Speicheranforderung zurückgestellt werden, wenn die ISL-Schnittstellen-Ausgangsgeräte 115 und 139 während eines internen Speicher-Anforderungszyklus MRQ einer Speicher-Schreiboperation geladen sind. Im Falle einer Speicher-Leseoperation wird jedoch das Voll-Bit nicht zurückgestellt bis der externe Speicher-Antwortzyklus MRSCYR auftritt.
  • Jedem Speicherplatz der Register 92 und 103 ist ferner ein internes Aktivitätsbit zugeordnet, das als "2DO"-Bit bezeichnet ist, welches den Zyklusgenerator 146 ansteuert. Insbesondere wird der Zyklusgenerator durch die Aktivitätbits der internen ISL-Einheit FIL2DO- und ein externes Aktivitätsbit RMT2DO- angesteuert. Wenn ein interner Zyklus erzeugt wird, so ist das zugeordnete Aktivitätsbit zurückgestellt.
  • Beim Auftritt eines Leerlaufzustandes in der internen ISL-Einheit und einer Buszyklusanforderung auf dem internen Bus wird ein Bus-Vergleichszyklus in der internen ISL-Einheit ausgelöst. Der Bus-Vergleicher 93 vergleicht die gesamten 40 Bit des Speicherplatzes 0 der Dateiregister 92 und 103 mit der Information, die von den internen Bus-Sendern/Empfängern 90 und 98 empfangen wird. Wenn eine Übereinstimmung auftritt, so wird die von dem externen Bus empfangene ACK-, NAK- oder Warte-Antwort an das anfordernde Gerät an dem internen Dialogbus gerichtet.
  • Es liegt somit auf der Hand, daß immer dann, wenn ein Gerät an dem internen Bus einen Buszyklus auf dem externen Bus anfordert, dieses Gerät eine Warte-Antwort durch die interne ISL-Einheit ausgibt bis eine Antwort von dem externen Bus empfangen wird.
  • Wenn die Antwort eine ACK- oder eine NAK-Antwort ist, so wird das interne Gerät nicht weiterhin einen Wiederversuch ausführen.
  • Solange jedoch die Antwort eine Warte-Antwort ist, fährt das interne Gerät fort, RRQ-Signale zu erzeugen. Die CPU's rufen die Erzeugung eines RRQ-Signales in einer ISL-Einheit hervor, wenn E/A-Anweisungen oder ein Speichertest- und Setzbefehl ausgegeben wird. Die PCU's können die Erzeugung von RRQ-Signalen hervorrufen, wenn eine Unterbrechungsanweisung zu eIner CPU an einem externen Bus ausgegeben wird, Wenn eine Schreiboperation angefordert ist, so wird das Voll-Bit in den Registern 92 und 103 zurückgestellt, wenn die in den Dateiregistern 92 und 103 gespeicherte Information in die Treiber 115 und 139 geladen wird. Weltere Dialoganforderungen können danach von dem internen Bus ausgegeben werden Wenn eine Leseoperation angefordert ist1 so tritt jedoch die CPU in einen Warte-Zustand bis Daten von dem externen Bus empfangen werden.
  • Das Voll-Bit der Register 92 und 103 bleibt daher gesetzt bis Daten von dem externen Bus empfangen werden In einer Ausführung mit mehreren CPU's kann der Bus-Vergleicher 93 eine Nicht-Übereinstimmung für den Fall anzeigen, daß eine CPU mit hoher Priorität an einem internen Bus Zugriff auf eine interne ISL-Einheit zu nehmen versucht, die zuvor Information von einer CPU mit niedrigerer Priorität in den Dateiregistern 92 und 103 gespeichert hat. Um einen CPU-Stillstand zu vermeiden wird eine noch weiter zu beschreibende NAK-Wiederaufsuchlogik durch die CPU mit niedrigerer Priorität aktiviert, um ein NAK-Signal an die CPU mit höherer Priorität auszugeben.
  • Es sei darauf verwiesen, daß durch den Aufbau der in Fig. 8 dargestellten ISL-Einheit mehrere Dialogwege zwischen den internen und externen Dialogbussen gebildet werden. Insbesondere kann die interne ISL-Einheit vier Informationsübertragungs-Transaktionen aufweisen, die mit RRQ, RRS, MRQ und MRS bezeichnet sind und in den Dateiregistern 92 und 103 abgelegt sind. Eine der drei Transaktionen kann während eines internen ISL-Zyklus wirksam sein, während die anderen drei Transaktionen auf ihre Behandlung warten. Während dieser Periode werden nur ausgewählte Steuersignale von der externen ISL-Einheit empfangen. Eine andere von der externen ISL-Einheit an die Empfänger 104 und 116 gelieferte Information wird gesperrt. Bei der Vervollständigung des internen Zyklus und anderer unerledigter Zyklen wird die interne ISL-Einheit in einen externen Zyklus eintreten, während welchem die Information an den Empfängern 104 und 116 über Tri-state-Busse 105 und 117 zu Sendern/Empfängern 123 und 141 entsprechend weitergereicht wird. Eine typische Operation der internen ISL-Einheit schreitet daher in folgender Weise fort. Der interne Dialogbus kann ein BSDCNN-Signal an die interne ISL-Einheit erzeugen, um die Dateiregister 92 und 103 zu laden. Die externe ISL-Einheit kann danach Information an die Empfänger 104 und 116 liefern. Da ein interner Zyklus Priorität über einen externen Zyklus besitzt, wird die Information in den Registern 92 und 103 zuerst über die Tri-state-Busse 105 und 117 der externen ISL-Einheit mittels der Schnittstellen-Ausgangstreiber 115 und 139 zugeführt. Der Logikpegel der Tri-state-Busse 105 und 117 wird danach verändert, um die Ausgangssignale der Empfänger 104 und 116 über Sender/Empfänger 123 und 141 dem internen Dialogbus zuzuführen.
  • Die vier Transaktionstypen, die den Transaktionen zugeordneten Prioritätspegel und die ISL-Zyklen sowie der ISL-Aufbau wirken zusammen, um ISL-Informationsübertragungen zu bewirken, ohne daß die Ubertragungsgeschwindigkeit des Dialogbusses wesentlich beeinflußt wird. Im hier beschriebenen bevorzugten Ausführungsbeispiel beträgt die Buszyklusperiode ungefähr 175-300 ns.
  • Innerhalb dieses ungefähren Bereiches wurde keine Beeinflussung des Informationsflusses auf den Dialogbussen festgestellt.
  • Eine detailliertere Erläuterung des Datenflusses zwischen den internen und externen Dialogbussen sei nunmehr im Hinblick auf die vorangegangene Übersicht gegeben. Die ISL-Einheiten arbeiten in zwei Betriebsweisen, einem Informationsübertragungsmodus und einem ISL-Konfigurationsmodus.
  • Im Informationsübertragungsmodus wird ein anfängliches BSDCNN-Signal von dem internen Dialogbus durch die Sender/Empfänger 90 und 98 gemäß Fig. 8 empfangen und danach entsprechend in die Register 92 und 103 geladen, wenn die Register nicht belegt sind Wenn eine Speicheranforderung MRQ während eines internen ISL-Zyklus wirksam wird, so wird die interne Businformation in den Speicherplatz 2 der Register 92 und 103 eingeschrieben. Wenn das Voll-Bit der Register nicht den Wert 1 aufweist, so wird der Speicherplatz 2 bedingungslos mit der Information geladen, unabhängig davon, ob die interne ISL-Einheit als ein Hilfsmittel für diesen Zyklus verfügbar ist oder nicht. Während der Zeit, in der die Dateninformation in die Register 92 und 103 eingeschrieben wird, adressieren die Sender/Empfänger 90 und 98 den Speicheradressen-Übersetzungsspeicher RAM 125 über den Multiplexer 100. Wenn ein noch weiter zu erläuterndes Trefferbit an dem adressierten Speicherplatz vorliegt, so wird ein MRQ-Zyklus ausgelöst. Zusätzlich werden die Speicher-Adressdaten in dem adressierten Speicherplatz des Speichers RAM 125 in das Speicher-Referenzregister 126 geladen. Wenn die interne ISL-Einheit einen internen Zyklus durchläuft, ist somit eine Speicheradresse verfügbar.
  • Die Speicherübersetzung tritt auf den Bits 0-9 am Ausgang des Speichers RAM 125 auf. Die Bits 0-9 geben bis zu 1024 8K-Speichermodule vor, während die Bits 10-23 einen 8K-Speichermodul vorgeben. Es gibt somit eine Gesamtheit von 8 Megabyte, die über die Dialogbusse adressiert werden können. Der Speicher RAM 125 bildet ein Mittel zur Übersetzung irgendeines der 1024 8K-Module, die während eines Speicher-Anforderungszyklus adressiert werden. Die Übersetzung erleichtert den Dialog zwischen Geräten an verschiedenen Dialogbussen, wobei gleiche Speichergeräte die gleichen Adresszuordnungen aufweisen können.
  • Jede ISL-Einheit enthält einen 1024 Bit-Kanalnummernspeicher RAM, wie beispielsweise den Kanalmaskenspeicher RAM 142. Jedes Bit des Speichers RAM wird als ein Trefferbit bezeichnet und stellt eine Kanalnummer dar. Insbesondere repräsentieren die Kanalnummer-Trefferbits jene Kanäle, die nicht tatsächlich auf dem internen Bus vorliegen, sondern eine Antwort der ISL-Einheit erfordern. Die ISL-Einheit akzeptiert irgendeine Nicht-Speicherreferenz, deren Kanalnummer einem Kanalnummer-Trefferbit auf dem Logikpegel "1" entspricht.
  • Bei beendeter Ladung des Speicherplatzes 2 des Daten-Dateiregisters 92 und des Adressen-Dateiregisters 103 wird ein Speicheranforderungs-Voll-Bit gesetzt, wenn jedes der nachstehenden drei Ereignisse vorliegt: Ein Speicher-Trefferbit wird durch den Speicheradressen-Übersetzungsspeicher RAM 125 ausgegeben, das von dem internen Bus empfangene Speicher-Referenzsignal besitzt den hohen Pegel und das Bus-Verriegelungssignal von dem internen Bus besitzt den niedrigen Pegel. Das Voll-Bit veranlaßt seinerseits das Setzen eines Aktivitätbits "2DO", wodurch ein Zyklusgenerator 146 angesteuert und ein interner Zyklus MRQ ausgelöst wird.
  • Während der Zeitperiode, in der die Treiber 115 von den Registern 103 und 126 geladen werden, wird ein 16-Bit-Datenwort in dem Daten-Dateiregister 92 über das Transmitterregister 121 und den Bus 117 an den Eingang Il des Datenmultiplexers 129 angelegt. Das Ausgangssignal des Multiplexers 129 wird durch das Signal am Eingang Il ausgewählt und den ISL-Ausgangstreibern 139 zugeführt. Die Treiber 115 und 139 umfassen die interne ISL-Hälfte der ISL-Schnittstelleneinheit 62a gemäß Fig. 5, was durch die gestrichelten Linien angedeutet ist. Die verbleibende Hälfte der Schnittstelleneinheit 62a befindet sich in der externen ISL-Einheit 64.
  • Bei Beendigung des internen Zyklus gibt das logische Steuersystem einen Tastimpuls aus, um die Treiber 115 und 139 freizugeben, wodurch ein Obertragungszyklus ausgelöst wird, durch welchen die Information von dem internen Dialogbus zu der externen ISL-Einheit gerichtet wird Für den Fall, daß die externe ISL-Einheit eine Speicheranforderung MRQ auslöst, tritt die interne ISL-Einheit gemäß Fig. 8 in einen externen Zyklus ein, wobei Adressen- und Dateninformation von dem externen Dialogbus über die Empfänger 104 und 116 an die Tri-state-Busse 105 und 117 angelegt wird. Wenn die interne ISL-Einheit in sen externen Zyklus eintritt, so signalisiert das interne ISL-Logiksteuersystem die Beendigung des Übertragungszyklus zu der externen ISL-Einheit. Die Schnittstelle zwischen den ISL-Einheiten ist danach frei und ermöglicht weitere Informationsübertragungen.
  • Die Bits 0-23 des Busses 105 werden über das Multiplexerregister 111 dem Eingang I2 der Sender/Empfänger 123 zugeführt. Das 16-Bit-Datenwort auf dem Bus 117 wird an den Eingang I1 des Datenmultiplexers 129 angelegt, dessen Ausgang über das Datenmultiplexerregister 138 den Sendern/Empfängern 141 zugeführt wird.
  • Wenn das Logiksteuersystem einen Tastimpuls zur Freigabe der Sender/Empfänger 123 und 141 ausgibt, so wird Information von dem externen Dialogbus an den internen Dialogbus angelegt, um den externen Zyklus zu beenden. Durch die vorstehende Erläuterung wurde die Operation einer ISL-Einheit sowohl bei internen als auch bei externen Zyklen auf Grund einer Speicheranforderung beschrieben.
  • Wenn eine Wiederaufsuchanforderung RRQ von dem internen Bus durch die interne ISL-Einheit empfangen wird, so wird die Information von dem internen Dialogbus über die Sender/Empfänger 90 und 98 an die Busse 91 und 96 entsprechend angelegt. Die Information wird in die Register 92 und 103 in der zuvor beschriebenen Weise geladen. Die Bits 8-17 der Adresseninformation, die ein Hauptgerät an dem internen Dialogbus identifizieren, werden von dem Bus 96 dem Eingang I1 des Kanaladressenregisters 101 zugeführt. Daraufhin adressiert das Register 101 den Kanal-Maskenspeicher RAM 142. Wenn ein Bit mit dem Wert 1 in dem adressierten Speicherplatz angetroffen wird, so schaltet der Ausgang des Speichers RAM auf den Logikpegel "1" um, wodurch die interne ISL-Einheit als Hilfsmittel für die von dem Hauptgerät ausgegebene Anforderung identifiziert wird. Die Steuerlogik erfaßt das Ausgangssignal des Speichers RAM 142 und setzt daraufhin das RRQ-Voll-Bit in den Registern 92 und 103. Danach kann keine weitere Information in die Register geladen werden bis eine Antwort von dem externen Dialogbus empfangen wird. Die Steuerlogik gibt ferner Anweisungstastsignale aus, um die in dem Adress-Dateiregister 103 gespeicherte Adresseninformation über die Busse 105 und 147 dem Eingang I2 der Treiber 115 zuzuleiten.
  • Die 16 Datenbits des Daten-Dateiregisters 92 werden über das Transmitterregister 121 und über den Bus 117 dem Eingang 11 des Multiplexers 129 zugeleitet. Das Register 92 kann jedoch gültige Daten enthalten oder auch nicht. Wenn das Hauptgerät ein Ausgangssignal oder eine Schreibanweisung ausgibt, so können Daten zu einem adressierten Gerät an dem externen Dialogbus übertragen werden. Wenn eine Leseanweisung ausgegeben wird, so besteht jedoch die einzige zu der externen ISL-Einheit zu Übertragende Information in der Adresse des Hauptgerätes. Es müssen keine Daten übertragen werden.
  • Wenn eine Leseanweisung von dem internen Dialogbus empfangen wird, so wird die Adresse des Hauptgerätes an dem internen Bus in dem Daten-Dateiregister 92 gespeichert. Zusätzlich wird die Leseanweisung zu der Steuerlogik der externen ISL-Einheit übertragen, was im Zusammenhang mit den Figuren 14 noch näher beschrieben wird. Die Steuerlogik der externen ISL-Einheit erfaßt die Leseanweisung und gibt daraufhin die Adresse der externen ISL-Einheit aus, indem ein hexadezimaler Drehschalter entsprechend dem Schalter 140 aktiviert wird. Die ISL-Adresse wird daraufhin über einen Datenmultiplexer analog dem Multiplexer 138 und über externe Sender/Empfänger analog den Sendern/ Empfängern 141 dem externen Dialogbus während des externen Wiederaufsuchanforderungszyklus zugeführt. Beim Empfang einer Antwort von dem externen Dialogbus durch externe Sender/Empfänger analog den Sendern/Empfängern 90 und 98 während eines Buszyklus der zweiten Hälfte wird die von den externen Sendern/Empfängern empfangene Adresseninformation mit dem externen ISL-Adresscode durch einen ISL-Adressenvergleicher analog dem Vergleicher 99 verglichen. Wenn eine Übereinstimmung auftritt, so wird diese durch den Vergleicher der externen Steuerlogik signalisiert.
  • Die Aktivitätbits 200 des Speicherplatzes 1 der externen Adressen-und Daten-Dateiregister werden daraufhin durch die externe Steuerlogik gesetzt, um einen Wiederaufsuchantwortzyklus RRS in der externen ISL-Einheit auszulösen. Daten von den externen Dateiregistern werden daraufhin zu externen ISL-Schnittstellen-Ausgangstreibern übertragen. Bei der Auslösung eines Übertragungszyklus in der externen ISL-Einheit werden die Daten von den Treibern an die Empfänger 104 und 116 der internen ISL-Einheit geleitet. Auf Grund des Übertragungszyklus tritt die interne ISL-Einheit in einen Wiederaufsuchantwortzyklus RRS ein, um Daten von den Empfängern 116 über die Sender/Empfänger 141 an den internen Bus zu richten. Insbesondere werden von der externen ISL-Einheit über die Empfänger 116 empfangene Daten über den Bus 117 und den Eingang I1 des Multiplexers 129 dem Eingang I3 des Multiplexers 138 zugeführt. Der Ausgang des Multiplexers 138 wird seinerseits über Sender/Empfänger 141 an den internen Dialogbus angelegt. Zur Vervollständigung der Leseoperation wird die in dem Dateiregister 92 gespeicherte Adresse des Hauptgerätes über den Multiplexer 111 und die Sender/Empfänger 123 an den internen Bus angelegt.
  • Die Informationsübertragung durch die ISL-Einheiten sei nunmehr im Zusammenhang mit spezifischen durch die ISL-Einheiten durchgereichten E/A-Anweisungen beschrieben. Das Format derartiger Anweisungen ist für die ISL-Einheiten nicht signifikant, da diese auf ein Gerät an einem externen Dialogbus bezogen sind.
  • Die Anweisungen treten lediglich als Daten für die ISL-Einheiten auf und sie werden durch die ISL-Einheiten zu einem Dialogbus weitergereicht. Wenn eine E/A-Ausgangsanweisung durch die interne ISL-Einheit zu der externen ISL-Einheit übertragen werden soll, so verursacht eine auf Grund der E/A-Anweisung von der externen ISL-Einheit empfangenes ACK-Signal die Umschaltung des Voll-Bits in den Pegistern 92 und 103 auf den Wert "O". Eine weitere Informationsübertragung von dem internen Dialogbus wird dadurch gestattet. Im Falle einer Leseanweisung von der internen ISL-Einheit verbleibt jedoch das Voll-Bit auf dem Logikpegel "1" bis Daten von der externen ISL-Einheit empfange werden. Ferner wird den Daten von dem externen Bus solange kein Rückfluß zu der internen ISL-Einheit gestattet bis ein ACK-Signal von dem adressierten Gerät an dem externen Bus zu dem Hauptgerät an dem internen Bus übertragen worden ist.
  • Da die interne ISL-Einheit in einen Leerlaufzustand eintreten muß, bevor ein Bus-Vergleichszyklus ausgeführt werden kann, ist es begreiflich, daß die von dem externen Bus angeforderten Daten empfangen werden sollen, bevor ein Leerlaufzyklus auftritt. Da die externe Steuerlogik sicherstellt, daß Daten von der externen zu der internen ISL-Einheit nicht übertragen werden bis eine ACK-Antwort auf eine Anforderung aufgetreten ist, werden Daten von dem externen Bus in den externen Daten- und Adressen-Dateiregistern gespeichert bis die geeignete Bestätigungsantwort aufgetreten ist.
  • Wenn die von der externen ISL-Einheit angeforderten Daten zu der internen ISL-Einheit gerichtet werden, so schaltet das Voll-Bit in den Registern 92 und 103 auf den Logikpegel "O" um, um den RRQ-Weg für eine weitere Informationsübertragung freizugeben.
  • Wenn eine E/A-Eingangsanweisung durch die externe und interne ISL-Einheit zu dem internen Dialogbus weitergereicht wird, so legt die interne ISL-Einheit die ISL-Kanaladressgruppe in dem hexadezimalen Drehschalter 140 über den Multiplexer 138 und die Sender/Empfänger 141 an der internen Dialogbus an. Der Interne Bus erzeugt hierauf ein Buszykluss@@nal der zweiten Hälfte BSSHBC und eine Geräteadresse. Das Signal BSSHBC wird von dem Sender/ Empfänger 90 und die Geräteadresse @@rd von dem Sender/Empfänger 98 empfangen. Die Geräteadresse wird mit dem Identifikationscode der internen ISL-Einheit durch den Vergleicher 99 verglichen.
  • Wenn eine Übereinstimmung auftritt, so signalisiert der Vergleicher 99 dies der internen Steuerlogik. t)i* Steuerlogik erzeugt hierauf ein ACK-Signal an den internen Dialogbus. Es sei darauf verwiesen, daß alle Zyklen der zweiten Hälfte bestätigt werden (ACK) und daß keine negativen Bestätigungs- oder Wartesignale (NAK oder WAIT) ausgegeben erden. Daten von dem internen Bus werden danach sofort in d£n Daten- und Adress-Dateiregistern 92 und 103 gespeichert Ein interner RRS-Zyklus wird danach durch die interne Steuerlogik eingereiht und bei der Auslösung des Zyklus wird die in dem Daten-Dateiregister 92 gespeicherte Information über das Datendatei-Transmitterregister 121 und den Tri-state-Bus 117 dem Eingang Il des internen Datenmultiplexers 129 zugeleitet. Der Ausgang des Multiplexers ist auf die ISS-Ausgangs-Sender/Empfänger 139 geschaltet. Während eines Übertragungszyklus wird die Information von den Sendern/Empfängern 115 und 139 an Empfänger der externen ISL-Einheit angelegt. Wenn Information durch den Empfänger 116 von der externen ISL-Einheit auf Grund einer Anforderung eines Gerätes an dem internen Dialogbus empfangen wird, so wird die Adresse des Gerätes an dem internen Bus, die in dem Dateiregister 92 gespeichert ist, über den Eingang I1 des Multiplexers 111 und den Eingang I2 der Sender/ Empfänger 123 an den internen Bus angelegt. Die Daten von der externen ISL-Einheit werden über den Tri-state-Bus 117, den Eingang I1 des Multiplexers 129 und den Eingang I3 des Multiplexers 138 den Sendern/Empfängern 141 zugeführt.
  • Die Speichertest- und Setzbefehle des Informationsübertragungsmodus sind Speicheranforderungen, die den internen ISL-Wiederaufsuchweg benutzen, um einen externen Speicher zu testen, bevor einer internen Haupteinheit geantwortet wird. Die zugeordneten Datenwege sind identisch zu jenen eines internen MRQ-Zyklus mit der Ausnahme, daß die Adresseninformation von dem Speicher-Referenzregister 126 wieder aufgesucht wird. Die verbleibenden Bits 10-23 werden von dem Adress-Dateiregister 103 über den Bus 105 an dem Eingang I2 der Sender/Empfänger 115 empfangen. Das Bit 23 ist das Speicheradressen-Übersetzungsbit für den Test-und Setzbefehl. Es sei vermerkt, daß die Eingänge I2 und I3 der Sender/Empfänger 115 im Multiplexbetrieb betätigt werden.
  • Im internen ISL-Zyklus wird daher die Adressen information von dem Speicher-Referenzregister 126 und dem Dateiregister 103 an die Sender/Empfänger 115 gerichtet. Die Daten von dem Daten-Dateiregister 92 werden über den Datendatei-Transmitter 121 und den Datenmultiplexer 129 den Sendern/Empfängern 139 zugeführt.
  • In der externen ISL-Einheit findet keine Übersetzung statt. Die verbleibenden ISL-Operationen bei einem Test- und Setzbefehl sind die gleichen wie bei einem Standard-E/A-Zyklus.
  • Bevor das Weiterreichen von Dialogbus-Unterbrechungen durch die ISL-Einheiten erläutert wird, ist eine detailliertere Erläuterung der CPU-Kanalnummern-Übersetzung erforderlich. Zusätzlich zu der Kanalnummer-Ermittlungsfunktion führt eine ISL-Einheit eine Kanalnummernübersetzung irgendeiner CPU-Kanalnummer in dem Bereich 00016 bis 00F16 durch. Bezüglich der CPU-Architektur legt die CPU-Kanalnummer den Speicherplatz eines zugeteilten Speichers an einem Bus fest. Der Kanal 0 benutzt die Speicherplätze 0 bis 255, der Kanal 1 benutzt die Speicherplätze 256 bis 511 usw. Normalerweise ist die CPU mit der niedrigsten Priorität an einem Bus dem Kanal 0 zugeordnet und die CPU mit der nächsthöheren Priorität an einem Bus ist dem Kanal 1 zugeordnet.
  • Wenn gleiche Kanalnummer-Zuordnungen an mehr als einem Bus auftreten, so müssen die CPU-Kanalnummern übersetzt werden, um Konflikte zu vermeiden.
  • Gemäß Fig. 13 ist für zwei Fälle der Kanalnummer-Ermittlungs-und Übersetzungs-Informationsfluß dargestellt. Im einen Fall wird eine Buszyklusanforderung durch einen internen Dialogbus ausgelöst und im zweiten Fall tritt eine interne Antwort auf eine externe Buszyklusanforderung auf. Im ersten Fall wird eine Bestimmungs-Kanalnummer durch den Adressbus 96 in Übereinstimmung mit dem Format angelegt, das durch die Einheit 156 dem Kanalnummern-Massenspeicher RAM 142 und dem CPU-Bestimmungs-Übersetzungsspeicher RAM 131 angezeigt wird. Der Kanal-Massenspeicher RAM 131 enthält Trefferbits zur Anzeige, ob eine interne ISL-Einheit eine bestimmte Kanalnummer akzeptieren soll. Eine einzige Kanalnummer-Übersetzungstabelle ist in zwei 16 x 4 Bit-RAM-Speichern gespeichert, wobei sich einer in der internen und der andere in der externen ISL-Einheit befindet. Der RAM-Speicher in der internen ISL-Einheit wird als CPU-Bestimmungs-Kanalnummer-Übersetzungsspeicher bezeichnet und ist beispielsweise durch den Speicher RAM 131 vorgegeben. Der RAM-Speicher in der externen ISL-Einheit wird als CPU-Quellen-Kanalnummer-Übersetzungsspeicher bezeichnet und ist beispielsweise durch den Speicher RAM 113 vorgegeben.
  • Im zweiten Fall, wo eine interne Antwort auf eine externe Buszyklusanforderung gegeben wird, wird eine Quellen-Kanalnummer über den Datenbus 91 an den CPU-Quellen-Kanalnummer-Übersetzungsspeicher RAM 113 der externen ISL-Einheit angelegt.
  • Jede ISL-Einbeit enthält ferner einen Kanalnummer-Selektor. Gemä Fig 13 enthält die interne ISL-Einheit einen Kanalselektor 157 und die externe ISL-Einheit enthält einen Kanalselektor 158.
  • Es wird entweder die nicht übersetzte Kanalnummer bei Nicht-CPU-Kanalnummern oder die übersetzte Ranalnummer bei CPU-Kanalnummern ausgewählt. Die übersetzte Kanalnummer wird immer dann ausgewählt, wenn einer der drei folgenden Zustände vorliegt: 1) Die CPU-Kanalnummern an dem Adressbus werden durch die Bestimmungs-Übersetzungstabelle übersetzt ; 2) die CPU-Kanalnummern, die auf dem Datenbus während CPU/CPU-Unterbrechungen vorliegen,werden durch die Quellen-Übersetzungstabelle übersetzt; und 3) die CPU-Kanalnummern, die auf dem Datenbus als Teil einer Ausgangs-Unterbrechungs-Steueranweisung vorliegen, werden durch die Quellen-Übersetzungstabelle in allen Fällen übersetzt, außer wenn sie an die ISL-Einheit gerichtet sind.
  • Die Formate der Bestimmungs- und der Quellen-Kanalnummerinformation, die durch die externe ISL-Einheit an den externen Dialog- -bus angelegt wird, sind in den Blöcken 159 und 160 entsprechend.
  • veranschaulicht.
  • Es gibt vier Bedingungen, bei denen eine CPU-Übersetzung auftritt. Bei der ersten Bedingung versucht ein Gerät an dem internen Dialogbus eine CPU an einem externen Dialogbus zu unterbrechen. Die interne ISL-Einheit löst daraufhin einen internen RRQ-Wiederaufsuch-Anforderungszyklus bei der Feststellung eines Trefferbits in der adressierten Zelle des Kanal-Maskenspeichers RAM 142 aus, wenn der Speicherplatz Null der Dateiregister 92 und 103 nicht belegt ist. Die ISL-Schnittstellen-Ausgangstreiber 139 werden von dem internen Datenmultiplexer 129 geladen und der Eingang I1 dieses Multiplexers empfängt Daten von dem Datendatei-Transmitterregister 121. Die Bits 0-13 und 18-23 der ISL-Schnittstellen-Ausgangstreiber 115 werden aus dem Adressen-Dateiregister 103 geladen, während die Bits 14-17 aus dem CPU-Bestimmungsspeicher RAM 131 geladen werden. Der Speicher RAM 131 wird seinerseits durch das CPU-Adressregister 114 adressiert, das die Bits 14-17 am Ausgang des Dateiregisters 103 zugeführt erhält.
  • Ein zweiter Zustand tritt auf, wenn eine E/A-Anweisung zu einem Gerät an einem externen Dialogbus einen Funktionscode von 03 aufweist. Ein solcher Funktionscode legt einen Ausgangs- Unterbrechungs-Steuerbefehl fest. Während eines externen RRQ-Zyklus werden die Bits 6-9 auf dem Bus 117 über das Register 136 zur Adressierung des Speichers RAM 113 zugeführt. Der Ausgang des Speichers RAM 113 ist über den Datenmultiplexer 137, das Multiplexerregister 138 und die Sender/Empfänger 141 auf den internen Bus geschaltet. Die Ausgangsinformation des Speichers RAM 113 ersetzt somit die Datenbits, die eine CPU-Kanaladresse innerhalb der Unterbrechungs-Steuerinformation repräsentieren, die an ein Gerät an dem externen Dialogbus anzulegen ist.
  • Im dritten Zustand entspricht der Informationsfluß demjenigen des zweiten Zustandes mit der Ausnahme, daß der CPU-Quellen-Übersetzungsspeicher RAM 113 die Quellen-CPU-Kanaladresse in dem Datenfeld bei einer von der internen zu der externen CPU gerichteten Unterbrechung darstellt. Das Datenfeld in der Unterbrechungsanweisung enthält die Quellenadresse der Unterbrechung und die Information über den Unterbrechungspegel.
  • Der vierte Zustand tritt in dem Fall auf, wenn eine E/A-Anweisung an einen externen Dialogbus einen Funktionscode von 02 aufweist, durch welchen eine Eingangs-Unterbrechungs-Steueranweisung festgelegt wird. Während des internen RRS-Wiederaufsuch-Antwortzyklus in der externen ISL-Einheit, der auf Grund eines Buszyklus der zweiten Hälfte von dem adressierten Gerät an dem externen Dialogbus erzeugt wird, werden Datenbits 6-9 von dem Datendatei-Transmitterregister 121 über das CPU-Adressregister 114 an den CPU-Bestimmungsspeicher RAM 131 angelegt. Die Ausgangsinformation des Speichers RAM 131 wird in die Bits 6-9 der ISL-Schnittstellentreiber 139 geladen. Die Bits 6-9 stellen die Adresse einer externen zu unterbrechenden CPU dar.
  • Bezüglich der Weiterreichung von E/A-Anweisungen durch die ISL-Einheiten sei darauf verwiesen, daß eine Unterbrechung ein Zyklus darstellt, der durch eine CPU oder eine PCU erzeugt und an eine CPU ausgegeben wird. Insbesondere wird während eines BSDCNN-Zyklus die von dem internen Dialogbus über die Senden Empfänger 98 empfangene Adresseninformation an das Kanal-Adressregister 101 angelegt, um einen von 1024 Speicherplätzen in dem Kanal-Maskenspeicher RAM 142 zu adressieren. Wenn das Ausgangssignal des Speichers RAM 142 auf den Logikpegel "1" umschaltet, so wird die interne ISL-Einheit gemäß Fig. 8 zu einer Hilfseinrichtung für den BSDCNN-Zyklus. Die CPU-Adressen treten insbesondere zwischen den Hexadezimaladressen 00 bis OF auf. Wenn das Ausgangssignal des Speichers RAM 142 auf den Logikpegel "1" umschaltet und die hochrangigen 6 Bits 0 bis 5 der Adresseninformation auf dem Bus 96 den Wert "0" aufweisen, so ist die Nebeneinheit eine CPU. Da ein solcher Auftritt in einem anderen Buszyklus als dem Buszyklus der zweiten Hälfte erfolgt, ist der Zyklus ein Unterbrechungszyklus. Wenn die interne ISL-Einheit somit die Adresse einer CPU empfängt, für welche CPU die ISL-Einheit zu einer Hilfseinrichtung wird, so muß der Buszyklus ein Unterbrechungszyklus sein. Während eines Unterbrechungszyklus sind die CPU-Adressen übersetzbar.
  • Wenn festgestellt worden ist, daß die interne ISL-Einheit eine Hilfseinrichtung für einen Unterbrechungszyklus werden soll, so wartet die Steuerlogik der internen ISL-Einheit auf einen nächsten RRQ-Zyklus. Beim Eintritt der ISL-Einheit in einen RRQ-Zyklus empfängt die externe ISL-Einheit eine übersetzte Adresse und Daten von der internen ISL-Einheit. Die übersetzte Adresse wird an den externen Dialogbus angelegt, um die adressierte CPU zu unterbrechen. Die CPU antwortet daraufhin auf die Unterbrechung mit einem ACK- oder NAK-Signal. Die ACK- oder NAK-Antwort wird direkt zu der internen ISL-Einheit durch den Bus-Vergleicher 93 in der zuvor beschriebenen Weise zurückgesendet. Wenn der Wiederaufsuchweg der internen ISL-Einheit durch Behandlung einer vorangegangenen Anweisung belegt ist, so kann eine Unterbrechung nicht verarbeitet werden. Die ISL-Einheit gibt daher eine NAK-Antwort auf die Unterbrechungsanforderung aus und erzeugt danach eine Wiederaufnahme-Unterbrechungsanweisung an den internen Bus, wenn die vorhergehende Anweisung vollständig behandelt ist.
  • Der interne Bus kann daraufhin erneut eine Unterbrechungsanforderung an die externe ISL-Einheit ausgeben. Wenn die Unterbrechung nicht mit einer NAK-Antwort beantwortet wurde, so schließt die Unterbrechung eine CPU von der Annahme weiterer Dialogbuszyklen aus. Im Falle mehrerer CPU's wird eine mit NAKRETRY bezeichnete ISL-Wiederaufsuch-Steueranweisung geliefert, um einen Zustand zu schaffen, bei dem eine CPU mit hoher Priorität eine Anforderung ausgibt, nachdem eine CPU mit niedriger Priorität einen eine Antwort erwartenden Buszyklus angenommen hat. Die NAKRETRY-Antwort stellt die CPU mit höherer Priorität zeitweilig zufrieden, um der CPU mit niedriger Priorität die Vervollständigung ihres Prozesses zu gestatten. Ein Stillstand, der den ISL-Dialogweg zwischen den Dialogbussen sperren würde, wird somit vermieden.
  • Es gibt zwei CPU-E/A-Befehle, durch die eine anweisende CPU einer PCU die Adresse einer zu unterbrechenden CPU und den Prioritätspegel der Unterbrechung vorgibt. Die zwei Befehle sind der Ausgangs- und der Eingangs-Unterbrechungs-Steuerbefehl. Eine derartige Unterbrechungs-Steuerinformation muß übersetzt werden, wenn sich die anweisende CPU an einem Dialogbus und die PCU an dem anderen Dialogbus befindet. Der CPU-Quelen-Übersetzungsspeicher RAM 113 und der CPU-Bestimmungs-Übersetzungsspeicher RAM 131 ermöglichen die Übersetzung der Unterbrechungs-Steuerinformation.
  • Die Übersetzungs-Datenflußwege weisen die zuvor beschriebene Form auf, wie sie im Zusammenhang mit dem zweiten und vierten Zustand der CPU-Übersetzungen beschrieben wurden.
  • Bei der weiteren Beschreibung des Informationsübertragungsmodus der ISL-Einheit gemäß Fig. 8 sei nunmehr der Betrieb der verbleibenden Geräte betrachtet, die während des Datenübertragungsmodus benutzt werden, wobei darauf verwiesen sei, daß die gleichen Geräte weitere Funktionen während des ISL-Konfigurationsmodus besitzen können. Der Funktionsdecodierer PROM 102 decodiert Anweisungen des internen Dialogbusses an die ISL-Einheit, die unter den Bits 18 - 23 der Adresseninformation auf dem Bus 96 auftreten. Derartige Anweisungen können während der Informationsübertragung und bei ISL-Konfigurationsmoden empfangen werden. Während des Informations-Übertragungsmodus können jedoch die Busanweisungen den Eingangsstatus, den Eingangs-ID-Code, die Zeitgeberrückstell-Unterbrechungsmaske und die Ausgangs-Steuerwortanweisungen umfassen. Alle Busanweisungen, auf die bei einem ISL-Konfigurationsmodus geantwortet wird, sollen weiter beschrieben werden.
  • Die nachstehende Tabelle 5 ist eine Decodiertabelle für den Funktionsdecodierer PROM 142.
  • Das Modus-Steuerregister 135 wird während der Bearbeitung einer noch weiter zu beschreibenden Steuerwortanweisung geladen, um entweder einen Informationsübertragungsmodus oder einen ISL-Konfigurationsmodus anzuzeigen. Die Zeitgeber- und Statuslogikeinheit 133 umfaßt einen Überwachungszeitgeber innerhalb der ISL-Einheit, eine E/A-Zeitablaufeinheit, eine ISL-Buszyklus-Zeitablaufeinheit und eine Dialogbuszyklus-Zeitablaufeinheit, wobei letztere nur wirksam ist, wenn eine ISL-Einheit an einen Dialogbus ohne CPU's angeschlossen ist. Die Zeitgebereinheiten machen gemeinsam die ISL-Einheit für den Betrieb der Dialogbusse transparent. Die Logikeinheit 133 umfaßt ferner Statusbitgeneratoren, die den ISL-Operationsmodus, die freigegebenen Taktsignale, die Gegenwart einer Unterbrechung, den Typ der Unterbrechung usw. anzeigen.
  • Das Vnterbrechungskanalregister 132 und das Unterbrechungspegelregister 134 werden während eines Ausgangs-Unterbrechungs-Steuerbefehls an die ISL-Einheit geladen. Die Unterbrechungs-Kanal- und Pegelregister 132 und 134 werden von der ISL-Einheit während der Erzeugung einer Unterbrechung benutzt.
  • Das Unterbrechungs-Kanalregister 132 ist ein 4 Bit-Register, das die Adresse der zu unterbrechenden CPU vorgibt. Das Unterbrechungs-Pegelregister 134 weist eine Breite von 6 Bit auf und zeigt den der Unterbrechung zugeordneten Prioritätspegel an. Eine CPU an einem Dialogbus kann den Unterbrechungspegel abtasten, um Softwareoperationen innerhalb der CPU zu steuern.
  • TABLE 5
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    Wenn eine CPU zu unterbrechen ist, so wird der Ausgang des Unterbrechungs-Kanalregisters 132 an den Eingang I2 des Adressenmultiplexers 112 angelegt. Der Ausgang des Multiplexers 112 wird über den Multiplexer 111 an die Sender/Empfänger 123 angelegt, um die Adresse der zu unterbrechenden CPU zu bilden. Zu diesem Zweck werden die Bits 6-9 des Adressbusses mit 4 Bits von dem Unterbrechungs-Kanalregister 134 kombiniert. Der Ausgang des Registers 134 wird über den Eingang I2 des Datenmultiplexers 129 den Bits 10-15 des Datenmultiplexerregisters 138 zugeführt. Die Bits 0-9 dieses Multiplexerregisters werden durch den hexadezimalen Drehschalter 140 geliefert, um einer unterbrochenen CPU zu signalisieren, daß die ISL-Einheit die unterbrechende Einheit ist. Auf Grund eines Masken-Adressbefehls, der noch weiter beschrieben wird, wird der RAM-Zähler 118 und das RAM-Steuerregister 108 mit einer Adressen- und Schreib-Freigabeinformation für jedes Trefferbit der Ubersetzungs-Speicher RAM geladen. Ein Ausgangs-Maskendaten-Befehl lädt die Übersetzungsdaten in Speicherplätze der Ubersetzungsspeicher RAM, die durch die Ausgangs-Maskenadress-Befehle adressiert werden.
  • Der Zyklusgenerator 146 umfaßt eine Entscheidungssteuerlogik für die Auswahl des Operationszyklus und zur Erzeugung von Zeittaktsignalen für die Steuerung der Operation der ISL-Einheit während des ausgewählten Zyklus: Der Zyklusgenerator erhält zwei Eingangssignale zugeführt. Das erste Eingangssignal ist ein externes Zyklussignal auf der Leitung 134, die von der externen ISL-Einheit kommt. Das zweite Eingangssignal wird durch die Dateiregister-Aktivitätsbits 2DO gebildet, die auf der Leitung 144 übertragen werden und eine Anforderung nach Zyklen der internen ISL-Einheit anzeigen. Auf Grund der beiden Eingangssignale liefert der Zyklusgenerator 146 Zeittaktsignale für die Steuerung der Operation der ISL-Einheit.
  • Das E/A-Laderegister IOLD 127 wird mit einer übersetzten Speichermoduladresse geladen, wenn eine E/A-Ladeanweisung an eine Steuerung ausgegeben wird. Die E/A-Ladeanweisung umfaßt zwei Unteranweisungen betreffend die Speicheradresse und den Speicherbereich.
  • Der Speicher-Adressteil der E/A-Anweisung erfordert eine Speicherübersetzung. Die Übersetzungsbits von dem Speicher RAM 125 werden daher in das IOLD-Register auf Grund einer E/A-Anweisung geladen.
  • Bei der weiteren Beschreibung des Betriebs einer ISL-Einheit auf Grund eines IOLD-Befehles seien die Speicherplätze unter Bezugnahme auf Speichermoduladressen beschrieben. Moduladressen sind die übersetzten Bits einer Speicheradresse. Beispielsweise besitzt eine interne Speichereinheit 32 K Speicherbits, die 4 Module mit jeweils 8 K Speicherplätze umfassen. Eine interne Speichereinheit weist somit Muduladressen 0, 1, 2 und 3 auf. Im hier beschriebenen bevorzugten Ausführungsbeispiel besitzen sowohl der interne als auch der externe Dialogbus Speichereinheiten mit jeweils 4 Speichermodulen. Ferner sind sowohl die interne als auch die externe ISL-Einheit so konfiguriert, daß sie für jeden Dialogbus zugänglich sind. Jeder Bus besitzt sor--t Zugriff zu 8 Speichermodulen des Speichers.
  • Wenn eine CPU an einem internen Dialogbus einer externen Steuereinheit PCU an einem externen Dialogbus eine Verbindung mit einem Speichermodul an dem externen Bus befiehlt, so muß die interne CPU einen IOLD-Befehl an die externe PCU ausgeben. Mit dem IOLD-Befehl wird ein Speichermodul mit einer Adresse festgelegt, die höher als die irgendeines an dem internen Bus verfügbaren Speichermoduls ist. Die interne ISL-Einheit soll somit auf ein RAM-142 Kanal-Trefferbit gemäß der externen PCU antworten und sie soll die Adressbits auf den Bitleitungen 0-7 des Adressbusses 96 und die Bitleitungen 0 und 1 des Datenbusses 91 benutzen, um den Übersetzungsspeicher RAM 125 zu adressieren. In dem adressierten Speicherplatz des Speichers RAM 125 soll die übersetzte Speichermoduladresse der externen PCU gespeichert sein. Die übersetzt Adresse wird zu dem IOLD-Register 127 übertragen, um während eines RRQ-Zyklus zu der externen ISL-Einheit übertragen zu werden.
  • Die externe PCU nimmt beim Empfang der übersetzten Adresse direkt Zugriff auf den externen Speichermodul.
  • In dem Fall, wo eine interne CPU einer externen PCU den Dialog mit einem internen Speichermodul befiehlt, gibt die interne CPU einen IOLD-Befehl an die interne ISL-Einheit aus. Die interne ISL-Einheit akzeptiert den Befehl und benutzt die 24 Bit-Adresse auf den Bussen 91 und 96 zur Adressierung des Speichers RAM 125.
  • Die Ausgangsinformation des Speichers RAM 125 wird in dem IOLD-Register 127 gespeichert und später an die externe PCU in der zuvor beschriebenen Weise ausgegeben. Die externe PCU adressiert ihrerseits einen Speichermodul mit einer höheren Adresse als irgendein Speichermodul an dem externen Bus. Die externe ISL-Einheit wird so konfiguriert, daß sie die von der externen PCU gelieferte Speichermoduladresse in die Speichermoduladresse an dem internen Bus übersetzt, mit welchem internen Bus die externe PCU durch Befehl den Dialog aufzunehmen hat. Der einzige Unterschied zwischen einer IOLD- und einer Standard-E/A-Anweisung liegt in dem Eingangsweg zu den Sendern/Empfängern 115. Bei einem IOLD-Befehl werden die Bits 0-9 durch das Register 127 anstatt durch das Register 126 geliefert.
  • IOLD-Befehle werden von einer ISL-Einheit immer dann angenommen, wenn sie eine Kanalnummer adressieren, die von dem Kanal- Maskenspeicher RAM 142 erkannt wird. Die ISL-Einheit führt eine Übersetzung des Adressteiles des IOLD-Befehles durch. Das Format des IOLD-Befehles ist in Tabelle 6 dargestellt. Die Übersetzung wirkt auf die 10 signifikantesten Bits der Adresse ein, die durch die Bits 0-7 des Adressbusses 91 und die Bits 0 und 1 des Datenbusses 96 vorgegeben sind. Die 10 signifikantesten Bits des Adressteiles des IOLD-Befehles werden durch den Inhalt des adressierten Speicherplatzes des Speicheradressen-Übersetzungsspeichers RAM 125 ersetzt.
  • Tabelle 6 IOLD-Befehlsformat 1. Adress-Bus
    0 7 8 17 18 23
    Adress-Bits Bestimmungs- FC FC = 09
    D bis 7 $Kanal-Nr.
  • 2. Daten-Bus 0 15 Adress-Bits 8 bis 23 3. Adress-Bus
    Q 7 8 17 18 23
    MBZ $Bestimmungs- $FC = OD
    4. Daten-Bus 0 15 Bereich Während der Auslösung der ISL-Einheit wird der Speicheradressen-Ubersetzungsspeicher RAM 125 in allen Zellen mit dem Wert 1 geladen. Die CPU-Software auf einem Dialogbus braucht nur jene spezifischen RAM-Speicherplätze zu laden, an denen eine Adressierung durch IOLD-Befehle erwartet wird. Wenn eine IOLD-Adresse außerhalb dieser spezifischen Speicherplätze liegt, so wird sie in eine Adresse umgesetzt, die zwischen 8 Million und 8 Million minus 8 K Worten liegt. Solange der adressierte Speicher nicht in einem System benutzt wird, das eine ISL-Einheit enthält, führt jeder Programmierfehler zu einem nicht existenten Systemmittelstatus einer E/A-Steuerung.
  • Bei der Konfigurierung einer ISL-Einheit zur Behandlung von IOLD-Befehlen müssen zwei Fälle betrachtet werden.
  • Im ersten Fall nimmt eine Steuerung Zugriff auf einen Speichermodul an dem externen Bus auf Grund eines IOLD-Befehles, der auf dem internen Bus ausgegeben wird und Bezug auf einen Speichermodul an dem internen Bus nimmt. Der Adressenübersetzungs-Speicherplatz in dem Speicher RAM 125, der dem internen Speichermodul entspricht, muß mit den signifikantesten Bits des Speichermoduls des externen Bus geladen werden. Die Steuerung sucht danach die IOLD-Speicheradresse auf dem externen Bus. Es sei darauf verwiesen, daß ein Trefferbit für den externen Speichermodul in dem Speicher RAM 125 keinen Einfluß auf die IOLD-Adressenübersetzung hat. Wenn in dem adressierten Speicherplatz ein Trefferbit mit dem Wert "0" vorliegt, so befindet sich der Speicher an dem externen Bus. Wenn ein Trefferbit mit dem Wert "1" vorliegt, so ist der Speichermodul für eine CPU an dem internen Bus zugänglich aber örtlich an dem externen Bus angeordnet.
  • Im zweiten zu betrachtenden Fall nimmt eine externe Steuerung Zugriff auf einen Speichermodul an dem internen Bus auf Grund eines IOLD-Befehles auf dem internen Bus. Da sich der Speichermodul tatsächlich an dem internen Bus befindet, muß der Speicher RAM 125 ein Trefferbit mit dem Logikpegel "0" ausgeben. Es ist ersichtlich, daß in diesem Fall zwei Adressübersetzungen erforderlich sind. Eine zur Übertragung des IOLD-Befehles zu der externen Steuerung und die andere, um der externen Steuerung de Zugriff auf den internen Speicher zu gestatten.
  • Im ISL-Konfigurationsmodus antwortet die ISL-Einheit auf insgesamt 9 E/A-Befehle bzw. Anweisungen, die Daten zu oder von der ISL-Einheit übertragen. Diese E/A-Anweisungen sind in der nachstehenden Tabelle 7 aufgelistet. Keine Datenübertragungen zwischen den Dialogbussen treten während des Konfigurationsmodus auf. Statt dessen werden die ISL-Einheiten während des Konfigurationsmodus geladen, um den Dialog zwischen den Bussen während dem ISL-Informationsübertragungsmodus zu erleichtern.
  • Tabelle 7 Bus-E/A-Anweisungen zur ISL-Einheit
    Typ Funktions- Anweisung
    code
    E/A-Ausgang 01 Steuerwort
    03 Unterbrechungssteuerung
    27 Zeitgeberrückst./
    Unterbrech.maske
    OB Ausg.-Maskenadresse
    11 Ausg. -Maskendaten
    E/A-Eingang 02 Unterbrechungssteuerung
    10 Eing. -Maskendaten
    18 Statuswort
    Geräte-Identifikation
    Innerhalb der ISL-Einheit gibt es einen Aktiv/Passiv-Statusschalter, der in Zusammenhang mit den Figuren 14 noch näher beschrieben wird. Der Schalter steuert die Zugänglichkeit der ISL-Einheit für Konfigurationsanweisungen. Die Wirkung des Schalters bei der Annahme von internen und externen Busanweisungen durch die ISL-Einheiten ist in Tabelle 8 veranschaulicht und wird nachstehend beschrieben. Im aktiven Status antwortet die ISL-Einheit auf irgendeine während des ISL-Konfigurationsmodus empfangene Konfigurationsanweisung. Im passiven Status antwortet die ISL-Einheit nur auf ausgewählte Konfigurationsmodus-Anweisungen. Durch die Benutzung des Aktiv/Passiv-Statusschalters können die internen und externen ISL-Einheiten durch einen Bus oder durch voneinander unabhängige Busse konfiguriert werden.
  • Es sei darauf verwiesen, daß bei der folgenden Erläuterung Zyklen als intern bezeichnet werden, wenn sie von einem Dialogbus erzeugt werden. Wenn ein Zyklus von der ISL-Zwischenschnittstelle erzeugt wird, so wird er jedoch als extern bezeichnet.
  • Wenn eine Busanweisung an eine ISL-Einheit ausgegeben wird, so stellt die ISL-Einheit ihre Adresse durch den Adressenvergleicher 99 fest und decodiert einen 6 Bit-Funktionscode auf dem Bus 96 durch den Speicher PROM 102. Der 4 Bit-Ausgang des Speichers PROM 102 wird in einem Ausgangsregister für den internen Gebrauch bereitgehalten. Durch das Signal des ISL-Adressenvergleichers 99 wird das RRQ-Aktivitätsbit 2DO und das Voll-Bit gesetzt, wodurch ein interner RRQ-Zyklus ausgelöst wird, welcher zur Steuerung des Datenflusses aller ISL-Anweisungen benutzt wird.
  • Der RRQ-Zyklus aktiviert den Funktionscode-Decodierer 106. Wenn die Ausgangsbits des Speichers PROM 102 über den Adressbus 105 an den Decodierer 106 angelegt werden, so wird eine der 16 möglichen Ausgangs-Steuerleitungen aktiviert, um die spezifische zu bearbeitende Anweisung anzuzeigen.
  • Tabelle 8 Aktiv/Passiv-Zustandsschalter
    Anweisung Aktiv Passiv Bereitschaft On-line Stop Test Name
    01 # # # # # Steuerwort
    03 # # # # Unterbrechungssteuerung
    27 # # # # # # Zeitgeberrückstellung/
    Unterbrechungsmaske
    OB # # # # Ausg. -Maskenadresse
    11 # # # # Ausg. -Maskendaten
    02 # # # # Unterbrechungssteuerung
    10 # # # # Eing. -Maskendaten
    18 # # # # # # Statuswort
    26 # # # # # # Geräte-Identifikation
    ISL-Anweisungen veranlassen den Auftritt von einem, zwei oder drei internen ISL-Zyklen. Interne Eingangs- oder Ausgangsanweisungen lösen einen einzigen RRQ-Zyklus aus, in welchem Daten in ein spezifisches Register geladen oder aus einem spezifischen Register gelesen werden. Eingangsanweisungen führen ferner zu einem Buszyklus der zweiten Hälfte BSSHBC der von der internen ISL-Einheit an eine Daten anfordernde CPU-Haupteinheit erzeugt wird. Externe ISL-Ausgangsanweisungen führen zu zwei Zyklen.
  • Der erste Zyklus ist ein interner RRQ-Zyklus, während welchem Daten von dem Datendateiregister 92 zu der externen ISL-Einheit wie in einem Standard-RRQ-Zyklus übertragen werden. Ferner wird Information auf dem Bus 105 einschließlich der Funktionscodes von dem Speicher PROM 102 und anderer für den Funktionscode spezifischer Information den ISL-Treibern 115 zur Übertragung zu der externen ISL-Einheit zugeführt. Der zweite Zyklus tritt in der externen ISL-Einheit als ein externer RRQ-Zyklus auf, während welchem Daten in der gleichen Weise gespeichert werden, wie die Information auf den Bussen 105 und 117 der internen ISL-Einheit auftritt.
  • Externe ISL-Eingangsanweisungen erfordern drei Zyklen. Der erste Zyklus ist der gleiche wie bei den Ausgangsanweisungen.
  • Der zweite Zyklus ist der gleiche wie bei den Ausgangsanweisungen mit der Ausnahme, daß Daten von spezifischen Registern gelesen werden und einem dem Bus 117 in der externen ISL-Einheit entsprechenden Datenbus dargeboten und zu der internen ISL-Einheit über den Treibern 139 entsprechende Schnittstellentreiber übertragen werden. In der internen ISL-Einheit werden die Daten durch Datenempfänger 116 während eines externen RRS-Zyklus empfangen. Der RRS-Zyklus wird erzeugt, um die Daten zu dem internen Bus über Datenmultiplexer 129, Datenmultiplexer/Register 138 und Daten-Sender/Empfänger 141 zu übertragen. Die Adresseninformation wird aus dem Daten-Dateiregister 92 wieder aufgesucht und über das Adressenmultiplexer/Register 111 an Sender/Empfänger 123 angelegt.
  • Wie zuvor beschrieben, besitzt jede ISL-Einheit eine Kanalnummer, die benutzt wird, wenn eine CPU eine ISL-Einheit adressiert. Wenn eine Anweisung eine ISL-Einheit durchläuft, so wird jedoch die CPU-Bestimmungs-Kanalnummer benutzt. Eine CPU an einem spezifischen Bus kann die interne ISL-Einheit an dem internen Bus adressieren oder sie kann die externe ISL-Einheit über die interne ISL-Einheit adressieren. Die Kanalnummern einer jeden ISL-Einheit werden durch DIP-Schalter festgelegt. Im Prinzip gehören daher die ISL-Anweisungen der Tabelle 7 zu jeder ISL-Einheit und sie können von jedem Bus ausgegeben werden. Der Aktiv/ Passiv-Schalter in jeder ISL-Doppeleinheit ermöglicht oder sperrt die Steuerung der ISL-Einheit durch den internen Bus.
  • Ein erster zu beschreibender Busbefehl ist eine Ausgangs-Steueranweisung mit einem Funktionscode 01 gemäß der Tabelle 7. Das Datenfeld des Anweisungswortes liefert eine Modussteuerung einschließlich der Datenübertragung/Konfiguration, der Auslösung, des Stops, der Wiederaufnahme, der NAK/RETRY-Antwort und der Testmoden gemäß der Tabelle 9,in der ein X anzeigt, daß der Logikpegel "O" oder "1" auftreten kann. Es gibt zwei Testmodusbits, nämlich die Bits 2 und 3. Ein Bit zeigt den Speicher-Referenzmodus an und das andere Bit steuert die Antwort der ISL-Einheit auf interne oder externe Buszyklen.
  • Tabelle 9
    Bit O Bit 1 Bit 2 Bit 3 Bit 4
    1 X X X X Auslösen
    ß 1 x x X Stop
    O O X X X Wiederaufnahme
    O X X X 1 NAK-Wiederauf such-
    Antwort nicht erfüllt
    O X 1 X X Nicht-Speicher-Rückkehr
    als Speicherreferenz
    o X X x 1 X Externe ISL-Einheit
    antwortet nur auf ihre
    eigenen Bus zyklen
    Die Systemauslösung wird durch das Bit 0 der Steuerwortanweisung gesteuert. Das Bit wird durch den Haupt-Löschgenerator 94 erfaßt, um die ISL-RAM-Speicherplätze zu löschen. Die Bits 0 und 1 der Steuerwortanweisung veranlassen den Eintritt der ISL-Einheit in einen Nicht-Daten-Übertragungszustand bei der Behandlung von vorliegenden Anforderungen. Wenn somit die ISL-Einheit bestätigt hat, daß sie als eine Hilfseinrichtung für einen Dialogbuszyklus tätig sein wird, so fährt die ISL-Einheit weiter, diese Anforderung zu behandeln bis alle Dialoge vervollständigt sind, die für die Befriedigung dieser Anforderung erforderlich sind. Irgendwelche anderen Datenübertragungsanforderungen, die nach der Auslösung der Konfigurationsmodusanweisung auftreten, werden nicht beachtet. Die Anweisung versetzt die ISL-Einheit in einen Modus, der die Behandlung von Standard-Dialogbusanforderungen gestattet.
  • Im Falle eines Systems mit mehreren CPU's wird die NAK/RETRY-Logik durch das Bit 4 der Steuerwortanweisung ausgelöst, um einer CPU mit höherer Priorität eine negative Bestätigungsantwort NAK zu geben und die Fortsetzung einer ISL-Datenübertragung hinsichtlich einer CPU mit geringerer Priorität zu ermöglichen.
  • Der Steuerwortanweisung wird die höchste Priorität in dem ISL-System zugeordnet, da sie den Modus der Operation steuert. Sie kann jedoch nur ausgegeben werden, wenn die ISL-Einheit einen aktiven Status aufweist. In einem passiven Status nimmt die ISL-Einheit die Ausgangs-Steueranweisung nicht an. Die Ausgangs-Steueranweisung erfordert zwei zuvor beschriebene Zyklen, die das Modus-Steuerregister 135 sowohl in der internen als auch in der externen ISL-Einheit laden.
  • Die Ausgangs-Unterbrechungs-Steueranweisung mit dem Funktionscode 03 lädt die Register 132 und 134 mit Unterbrechungsdaten während des Konfigurationsmodus und nur in dem aktiven Zustand.
  • Wenn sich die ISL-Einheit in dem passiven Zustand befindet, so wird diese Anweisung nicht angenommen. Die Ausgangs-Unterbrechungs-Steueranweisung kann entweder an die interne oder an die externe ISL-Einheit ausgegeben werden und einen oder zwei der zuvor beschriebenen Zyklen erfordern.
  • Diese Anweisung ist eine 16 Bit-Anweisung, die die CP-Kanalnummer und den Unterbrechungspegel vorgibt, die von der ISL-Einheit bei der Unterbrechung einer CPU benutzt werden. Die Anweisung besitzt das folgende Format:
    0 5 6 9 10 15
    Unbeachtlich $CP-Kanal-Nr. Unterbrechungs-
    pegel
    Das Register 132 wird mit der 4 Bit-Adresse einer CPU geladen, die von der ISL-Einheit zu unterbrechen ist, wenn ein Unterbrechungszustand angetroffen wird. Die signifikantesten 6 Bits einer CPU-Adresse weisen immer den Logikpegel 11011 auf. Das Register 134 wird mit einem 6 Bit-Feld geladen, das einen Unterbrechungspegel festlegt, den die unterbrochene CPU bei der Definition der Unterbrechungspriorität benutzt.
  • Die Rückstell-Zeitgeberanweisung mit dem Funktionscode 27 steuert die Rückstellung aller Zeitgeber-Statusbits. Die Anweisung steuert ferner die Freigabe oder Sperrung des internen oder externen Überwachungszeitgebers, die Freigabe oder Sperrung der E/A- bzw. Wiederaufsuch-Zeitgeber und die Freigabe oder Blockierung der externen ISL-Unterbrechungen. Der Speicher-Zeitgeber ist immer freigegeben. Wenn einer der Zeitgeberfehler durch den Auftritt eines Fehlers aktiviert wird, so muß der Zeitgeber durch die Rückstell-Zeitgeberanweisung zurückgestellt werden.
  • Wie zuvor beschrieben, werden sowohl die Ausgangs-Zeitgeber-Daten als auch die Statusinformation in die Logikeinheit 133 geladen.
  • Die Logikeinheit kann hierdurch den Status einer jeden Zeitgeber-Operation anzeigen, Die Rückstell-Zeitgeberanweisung kann ferner benutzt werden, um den Überwachungszeitgeber im Datenübertragungsmodus oder im Konfigurationsmodus oder in dem aktiven bzw passiven Zustand ein-und auszuschalten. Wenn der Zeitgeber nicht innerhalb einer vorbestimmten Zeitperiode getastet wird, so wird eine Unterbrechung mit hoher Priorität innerhalb der Unterbrechungsarchitektur einer CPU behandelt. In dem Fall, wo der logische Entscheidungsfluß nicht in der Lage ist, aus einer CPU-Steuerschleife auszutreten, wird der Überwachungszeitgeber freigegeben, um eine Austrittseinrichtung zu bilden. Im bevorzugten hier beschriebenen Beispiel gibt es einen internen und einen externen Überwachungszeitgeber. Jeder Zeitgeber und die von diesem ausgegebenen Unterbrechungen werden von der CPU gesteuert. Der Rückstellzeitgeber kann sowohl der internen als auch der externen ISL-Einheit zugeordnet sein und einen oder zwei Zyklen in der zuvor beschriebenen Weise erzeugen. Das Format der Rückstellzeitgeber-Anweisung ist in der nachstehenden Tabelle 10 angegeben.
  • Tabelle 10 Bit O = 1 Rückstellung Speicher-Programmstop-Zeitgeberstatus Bit 1 = 1 Rückstellung E/A-Programmstop-Zeitgeberstatus Bit 2 = 1 Rückstellung Überwachungszeitgeber und Statusbit Bit 3 = 1 Rückstellung Wiederaufsuch-Zeitgeberstatus Bit 4- = O Blockieren interner Überwachungszeitgeber-Unterbrechungen Bit 4 = 1 Freigabe interner Überwachungszeitgeber-Unterbrechungen Bit 5 = O Blockieren externer Uberwachungszeitgeber-Unterbrechungen Bit 5 = 1 Freigabe externer Überwachungszeitgeber-Unterbrechungen Bit 6 = O Blockieren externer Unterbrechungen Bit 6 = 1 Freigabe externer Unterbrechungen Bit 7 = O Sperren von E/A- und Wiederaufsuch-Programmstop-Zeitgebern Bit 7 = 1 Freigabe von E/A- und Wiederauf such-Progran stop-Zeitgebern Bit 8 - 15 RFU (reserviert für zukünftigen Gebrauch) Die Ausgangs-Maskenadressenanweisung mit dem Funktionscode OB und die Ausgangs-Maskendatenanweisung mit dem Funktionscode 11 löst eine ISL-Konfiguration aus, indem der Inhalt des Adressenübersetzungsspeichers RAM 125, des Kanal-Maskenspeichers RAM 142 und der CPU-Übersetzungsspeicher RAM 113 und 131 in den Speicher eingeschrieben wird.
  • Die Ausgangs-Maskenadressenanweisung kann nur an eine ISL-Einheit im aktiven Zustand und nur an die interne ISL-Einheit ausgegeben werden. Somit ist nur ein Zyklus erforderlich. Der Ausgangs-Maskenadressenbefehl lädt in den RAM-Zähler 118 die Adressen-und Schreib-Freigabeinformation, die zu den spezifischen Übersetzungsspeichern RAM gehört, in die während eines Ausgangs-Maskendatenbefehls Daten einzuschreiben sind. Insbesondere wird der RAM-Zähler 118 für die Adressierung des Speicheradressen-Übersetzungsspeichers RAM 125, des Kanal-Maskenspeichers RAM 142, des CPU-Bestimmungs-Speichers RAM 131 und des CPU-Quellen-Speichers RAM 113 während einer ISL-Konfigurations-Zeitperiode benutzt. Die Adresse des zu modifizierenden RAM-Speicherplatzes wird in dem RAM-Zähler 118 gespeichert und an das RAM-Steuerregister 108 angelegt Das Register 108 ist eine Tri-state-Geräteschnittstelle mit dem Adressbus 105. Der Inhalt des Registers wird benutzt, um den Speicheradressen-Übersetzungsspeicher RAM 125, das Kanal-Adressregister 101, das CPU-Adressregister 114 und das CPU-Adressregister 136 zu adressieren Auf dem Datenbus 117 auftretende Daten können hierdurch in die adressierten Speicherplätze geschrieben werden.
  • Die Ausgangs- oder Eingangs-Maskendatenanweisungen erhöhen den Zählstand des Zählers 118. Durch Verwendung des Zählers werden fortlaufend Speicherplätze der ISL-RAM-Speicher adressiert, ohne daß Ausgangs-Maskenadressenanweisungen neu ausgegeben werden müssen. Der Zähler erleichtert diese Operation, indem er ausgehend von einem Startspeicherplatz die sequentielle Adressierung ermöglicht.
  • Wenn der Ausgangs-Maskenadressenbefehl an eine interne ISL-Einheit ausgegeben wird, werden die von dem internen Dialogbus empfangenen und in dem Daten-Dateiregister 92 gespeicherten Daten über das Register 121 und den Bus 117 dem Eingang des RAM-Zählers 118 zugeführt.
  • Wie zuvor beschrieben, werden 10 Bit einer Speicheradresse benutzt, um 1024 Speicherplätze des Speichers über den Speicher Adressenmultiplexer 100 und ein Kanal-Adressregister 101 zu adressieren. Der 13 Bit-Eingang des RAM-Zählers 118 umfaßt eine Adresse für einen der 1024 Speicherplätze in den Speichern RAM 142 oder 125 und ein Freigabebit zum Einschreiben in irgendeinen oder alle Übersetzungs-RAM-Speicher. Die niedrigrangigen 4 Bits werden benutzt, um die Speicher RAM 131 und 113 zu adressieren.
  • Die Bits 3, 4 und 5 des Busses 117 stellen die Schreib-Freigabesignale dar.
  • Wenn die Bits 3, 4 und 5 des Busses 117 über den RAM-Zähler 118 und das RAM-Steuerregister 108 an den Bus 105 angelegt werden, so werden sie zu den entsprechenden Adressbits 5, 6 und 7. Das Adressbit .5 gestattet ein Einschreiben in die CPU-RAM-Speicher 131 und 113. Das Adressbit 6 gibt den Kanal-Maskenspeicher RAM 142 frei und das Adressbit gibt den Speicher-Maskenspeicher RAM 125 frei. Es ist somit ersichtlich, daß auf Grund des Ausgangs-Maskenadressenbefehls die ISL-Einheit in dem Zähler 118 die RAM-Adressen speichert, in die Daten einzuschreiben sind. Zu diesem Zweck werden die Bits 0-15 des Daten-Dateiregisters 92 in dem Zähler 118 gespeichert. Von den 16 Bit stellen 10 Bit RAM-Adressen dar und 3 Bit sind Schreib-Steuerbits.
  • Die Ausgangs-Maskendatenanweisung, die nur während des Konfigurationsmodus und im aktiven Status ausgegeben werden kann, liefert Daten, die @ den durch die Ausgangs-Maskenadressenanweisung adressierten Speicherplatz einzuschreiben sind. Die Ausgangs-Maskendaten können entweder an interne oder externe ISL-Einheiten ausgegeben werden und sie erfordern einen oder zwei interne Zyklen, wie dies zuvor beschrieben wurde. Hierauf werden in dem Daten-Dateiregister 92 gespeicherte Daten über das Register 121 an den Datenbus 117 angelegt. Die Funktion-Codeinformation wird durch den Speicher PROM 102 in der zuvor beschriebenen Weise geliefert und durch den Funktionscode-Decodierer 106 decodiert. Das Ausgangssignal des Decodierers 106 befiehlt der internen Steuerlogik die Weiterleitung der Daten auf dem Bus 117 zu einem der Speicher RAM 142, 125, 113 oder 131 für eine Schreiboperation. Die Startadresse des Speicherplatzes des festgelegten Speichers RAM, in den die Daten einzuschreiben sind, wird durch den Zähler 118 vorgegeben. Die Adresse wird über die RAM-Steuereinheit 108 und über den Bus 105 angelegt, um eine der Speicherzellen des festgelegten Speichers RAM zu adressieren. Die Bits 5, 6 und 7 des Registerausganges des Zählers 118 werden somit zu Schreib-Freigabetastsignalen für die Speicher 131, 113, 125 und 142.
  • Der spezifische Zeittakt der Schreiboperation wird durch den Zyklusgenerator 146 vorgegeben. Schreibimpulse werden für jeden freigegebenen Speicher RAM der internen ISL-Einheit erzeugt.
  • Hierdurch können Daten in irgendeinen oder alle der Speicher RAM geschrieben werden.
  • Es kann entweder die interne oder die externe ISL-Einheit durch einen Ausgangs-Maskendatenbefehl geladen werden. Der Ausgangs-Maskenadressenbefehl wird jedoch nur an eine interne ISL-Einheit angelegt. Wenn somit Daten in einen internen RAM-Speicher beginnend vom Speicherplatz 0 einzuschreiben sind, so kann ein anderer Ausgangs-Maskenadressenbefehl nicht ausgegeben werden, um in die externen Speicher RAM beginnend vom Speicherplatz O einzuschreiben. Dies kann nur durch einen Ausgangs-Maskendatenbefehl geschehen, der an die externe ISL-Einheit ausgegeben wird.
  • Es ist somit ersichtlich, daß die Ausgangs-Maskenadress- und Ausgangs-Maskendaten-Anweisungen paarweise zusammenarbeiten, um die vier Konfigurationsspeicher RAM in der ISL-Einheit zu laden. Das Format der Anweisungen zum Laden des Speicheradressen- Übersetzungs-Maskenspeichers RAM 125 ist folgendes:
    0 4 5 6 15
    Ausgangs-Maskenadresse MBZ 1 Speicher-Maskenadr.
    Ausgangs-Maskendaten Unbeacht- H Speicher-Übersetzungsadr.
    lich M
    Die Ausgans-Maskenadressenanweisung gibt den Start-Speicherplatz für den RAM-Zähler 118 vor. Die Ausgangs-Maskendatenanweisung lädt einen 10 Bit-Wert in einen zuvor festgelegten Speicherplatz und erhöht den Zähler. Um den nächsten fortfolgenden Speicherplatz zu laden, muß nur die Ausgangs-Maskendatenanweisung ausgegeben werden. Die Speicher-Trefferbits H sind alle auf den m Wert "0" initialisiert und die Speicher-Maskendaten sind alle auf den Wert 1 initialisiert.
  • Beim Laden des Kanal-Maskenspeichers RAM 142 besitzen die Anweisungen folgende Formate:
    0 3 4 5 6 15
    Ausgangs-Maskenadresse MBZ 1 Kanal-Maskenadresse
    H
    Ausgangs-Maskendaten Unbeachtlich C Unbeach
    Die Ausgangs-Maskenadressenanweisung gibt den Start-Speicherplatz des RAM-Zählers 118 vor. Die Ausgangs-Maskendatenanweisung lädt das Kanal-Trefferbit HC, damit die ISL-Einhe Kanalnummer antworten kann. Zusätzlich veranlaßt die Ausgangs-Maskendatenanweisung die Fortschaltung des Zählers 118. Um ein Trefferbit in den nächstfolgenden Speicherplatz zu laden, muß nur die Ausgangs-Maskendatenanweisung ausgegeben werden.
  • Um einen CPU-Übersetzungsspeicher RAM 131 oder 113 zu laden, müssen die Ausgangs-Maskenadress- und die Ausgangs-Maskendaten-Anweisungen folgende Formate aufweisen:
    0 2 3 4 11 12 15
    Ausgangs-Maskenadresse MBZ 1 MBZ CP-Übersetzung
    0 3 4 15
    Ausgangs-Maskendaten CP-Übersetzung Unbeachtlich
    zu
    Die Ausgangs-Maskenadressenanweisung identifiziert eine CPU-Kanalnummer. Die Ausgangs-Maskendatenanweisung definiert den Wert, auf den die Kanalnummer übersetzt wird, wenn sie durch die ISL-Einheit hindurchgeleitet wird. Zusätzlich erhöht die Ausgangs-Maskendatenanweisung den Zählstand des Zählers 118 auf den nächstfolgenden Wert.
  • Im folgenden seien nunmehr die Eingangsanweisungen beschrieben.
  • Die Eingangs-Unterbreschungssteueranveisang it dem Funktionscode 02 ist der Ausgangs-Unterbrechungssteueranwelsung ähnlich.
  • Die Anweisung erfordert einen oder drei Zyklen für interne oder externe ISL-Anweisungen und die ISL-Einheit muß sich in einem Konfigurationsmodus und in einem aktiven Status befinden. Anstatt das Unterbrechungs-Kanalregister 132 und das Unterbrechungs-Pegelregister 134 zu laden, leitet jedoch die Anweisung die Daten zu dem internen Datenmultiplexer 129. Die Daten werden danach über den Multiplexer 129 und den Sender/Empfänger 138 zu den Daten-Sendern/Empfängern 141 geleitet. Der Inhalt des Daten-Dateiregisters 92, das die Adresse des Haupt-Gerätes enthält, wird über das Adressenmultiplexer/Register 111 zu den Adressen-Sendern/E--<-.-.'pfängern 123 geleitet Die Eingangs-Unterbrechungssteueranweisung veranlaßt die ISL-Einheit, den Inhalt der Unterbrechungsregister 132 und 134 an den Datenmultiplexer 129 anzulegen. Das Unterbrechungs-Kanalregister 132 liefert eine CPU-Kanalnummer anzeigende 4 Bit und das Unterbrechungs-Pegelregister 134 liefert mit 6 Bit den Unterbrechungspegel. Das Format der Anweisung ist das gleiche wie bei der Ausgangs-Unterbrechungssteueranweisung.
  • Die Eingangs-Maskendatenanweisung mit dem Funktionscode 10 veranlaßt eine ISL-Einheit, den Inhalt der Speicherzelle auszulesen, die zuvor durch eine Ausgangs-Maskenadressenanweisung adressiert wurde. Insbesondere erfaßt die interne Steuerlogik die in den Zähler 118 geladene Adresse und löst ein Lesen eines jeden der Speicher RAM 113, 125 und 142 aus. Ein einziges Kanal-Maskenbit wird von dem Speicher RAM 142 gelesen, 10 Speicher-Übersetzungsbits und ein Trefferbit werden von dem Speicher RAM 125 gelesen und 4 CPU-Bestimmungsbits werden von dem Speicher RAM 131 gelesen.
  • Eine Gesamtheit von 16 Bit wird daher über Sender/Empfänger entweder an den internen oder an den externen Dialogbus angelegt.
  • Die Eingangs-Maskendaten können sowohl an die interne als auch an die externe ISL-Einheit ausgegeben werden, was zu einem bzw.
  • 3 Zyklen in der zuvor beschriebenen Weise führt.
  • Die Eingangs-Maskendatenanweisung liefert ferner eine nachträgliche Erhöungsmöglichkeit, wenn der RAM-Zähler 118 mit einem anfänglichen Zählstand geladen worden ist. Der Speicherplatz O eines Speichers RAN kann zuerst gelesen werden, worauf 1024 Eingangs-Maskendatenanweisungen zum Auslesen aller 1024 Speicherplätze folgen. Da die RAM-Daten bei der Auslösung durch den hexadezimalen Wert 03FF vorgegeben sein sollen, zeigen irgendwelche anderen Daten an, daß ein Übersetzungs- oder Trefferbit in dem adressierten Speicherplatz vorliegt. Die ISL-Einheit muß sich in dem Konfigurationsmodus und im aktiven Status befinden.
  • Das Format der Eingangs-Maskendatenanweisung ist im Vergleich zu der Ausgangs-Maskenadressenanweisung folgendermaßen vorgegeben:
    0 5 6 15
    Ausgangs-Masken-
    adressenanweisung Unbeachtlich Maskenadresse
    0 3 4 5 6 15
    Eingangs-Masken- CP Übersetz. HC HM Speicher-Übersetz.
    datenanweisung Kanal-Nr. adresse
    Die Ausgangs-Maskenadressenanweisung setzt einen Start-Speicherplatz in dem Zähler 118. Die Eingangs-Maskendatenanweisung liefert den Inhalt des adressierten Speicherplatzes und erhöht den Zählstand des Zählers. Um den nächsten Speicherplatz zu lesen, muß nur die Eingangs-Maskendatenanweisung ausgegeben werden. Die Eingangs-Maskendatenanweisung holt den Inhalt aller ISL-Konfigurationsspeicher RAM zum gleichen Zeitpunkt zurück. Für eine spezifische Adresse werden die entsprechende Speicher-Übersetzungsadresse, das Speicher-Trefferbit Hm, das Kanal-Trefferbit Hc und die CPU-Ubersetzungs-Kanalnummer zurückgeholt. Da der CPU-Kanalnummer-Übersetzungsspeicher nur 16 Speicherplätze aufweist, holt eine Ausgangsadresse von 0 den gleichen Speicherplatz wie eine Adresse von 01016, 02016 usw. zurück.
  • Die Eingangs-Statuswortanweisung mit dem Funktionscode 18 veranlaßt das Lesen der Statusbits, die in der Logikeinheit 133 gespeichert sind. Der Zustand der Zeitgeber, der Auftritt von unerledigten Unterbrechungen und der Logikzustand der ISL-Einheit kann hierbei festgestellt werden. Eine Statuswortanweisung kann entweder im Datenübertragungs- oder im Konfigurationsmodus und sowohl im aktiven als auch im passiven Status ausgegeben werden.
  • Die Statusbits sind gemäß der nachfolgenden Tabelle 11 definiert.
  • Tabelle 11 - Statusbits
    Bit Identifikation Definition
    O On-line Beide ISL-Einheiten sind im
    Betrieb mit eingeschalteter
    Spannung.
    1 Externe Unterbrechung Dieses Bit ist ein zusammenge-
    setztes Statusbit, das drei ex-
    terne Statusbits repräsentiert
    und Gegenstand von zwei Masken-
    bits ist. Es besitzt einen posi-
    tiven Pegel:
    Externe WDT-Maskenfreigabe
    (Bit 5 von FC=27)
    UND
    Externer WDT-Zeitablauf (Bit 6
    von externe Status)
    ODER
    Externe Fehlermasken-Freigabe
    (Bit 6 von FC=27)
    UND
    Externes nicht-existierendes
    Systemmittel
    (Bit 13 von externem Status)
    3 Aktiver Schalter Die interne Doppeleinheit befindet
    sich im aktiven Status.
    6 Interner WDT-Zeit- Dieser Zustand ist Gegenstand der
    ablauf internen WDT-Maske (Bit 4 von FC=27
    8 Wiederaufsuch- Der Wiederaufsuch-Programmstop-
    Programmstop Zeitgeber ist abgelaufen.
    9 E/A-Programmstop Der E/A-Programmstop-Zeitgeber ist
    abgelaufen.
    10 Speicher-Lese- Der Speicher-Lese-Programmstop-
    Programmstop Zeitgeber ist abgelaufen.
    13 Nicht-existentes Die ISL-Einheit empfing eine NAK-
    Systemmittel Antwort von dem Speicher bei einer
    ihrer nicht-verriegelten Speicher-
    operationen.
    14 Bus-Parität Die ISL-Einheit stellte eine feh-
    lerhafte Parität bei einer an sie
    gerichteten Obertragung fest.
    2
    4
    5
    7 RFU (reserviert für
    11 zukünftigen
    12 Gebrauch)
    15
    Eine weitere Eingangsanweisung ist die Eingangs-Geräteidentifikationsanweisung, die entweder beim Informationsübertragungs-oder beim ISL-Konfigurationsmodus und sowohl im aktiven als auch im passiven Status ausgegeben werden kann. Die ISL-Identifikationsnummer ist eine feste Nummer, die für jede ISL-Einheit unabhängig von der Adresse identisch ist. Die Anweisung ist insofern eindeutig als nur die interne Identifikationsnummer gelesen wird, ganz gleich, ob die interne oder die externe ISL-Einheit adressiert wird. Wenn die externe ISL-Einheit nicht elektrisch mit der internen ISL-Einheit verbunden ist, so soll jedoch die Identifikationsnummer, die auf dem internen Bus gelesen wird, beispielsweise einen hexadezimalen Wert von 2400 aufweisen. Wenn jede ISL-Einheit elektrisch angeschlossen und mit Spannung versorgt ist, so kann beispielsweise die Identifikationsnummer den Hexadezimalwert 2402 besitzen. Die Eingangs-Geräteidentifikationsanweisung kann somit durch ein Diagnoseprogramm benutzt werden, um festzustellen, ob eine interne und/oder eine externe ISL-Einheit angeschlossen ist.
  • Eine detaillierte Erläuterung der Testmodusoperation einer ISL-Einheit soll nunmehr gegeben werden. In einem Ausgangs-Steuerwortbefehl gibt es zwei Test- bzw. Rundumzyklus-Modusbits in der zuvor beschriebenen Weise. Das Bit 2 wird als ein Gesamt-Testmodusbit und das Bit 3 wird als ein externes Testmodusbit bezeichnet. Wenn ein Gesam-Testmodusbit gesetzt ist, tritt jede der ISL-Einheiten in einen Testmodus ein. Wenn das externe Testmodusbit gesetzt ist, ist jedoch nur die externe ISL-Einheit betroffen.
  • In einem Testmodus soll einer von zwei Logikwegen benutzt werden.
  • Wenn das Gesamt-Testmodusbit gesetzt ist, wird ein Speicher-RUckschleifen-Logikweg benutzt. Ein E/A-Rückschleifen-Logikweg erfordert das Setzen sowohl des Gesamt-Testmodusbits als auch des externen Testmodusbits.
  • Im Speicher-Rückschleifen-Logikweg müssen die interne und externe ISL-Einheit so konfiguriert sein, daß sie auf von dem internen Dialogbus ausgegebene Adressen einwirken. Wenn insbesondere eine CPU einen Speicher-Referenzbefehl an einen internen Dialogbus ausgibt, wobei eine andere Adresse als eine interne Speicheradresse angezeigt wird, so muß die interne ISL-Einheit eine Übersetzung dieser Information zu der externen ISL-Einheit übertragen. Wenn die angezeigte Adresse in der externen ISL-Einheit konfiguriert ist, so führt die externe ISL-Einheit die Information zu der internen ISL-Einheit zurück. Eine Rückschleife wird hierdurch ausgelöst, um die Information erneut in der internen ISL-Einheit für die Zuführung zu dem internen Bus zu übersetzen. Es sei darauf verwiesen, daß, obgleich eine Speicheradresse weder auf dem internen noch auf dem externen Speicherbus vorliegt, die interne und externe ISL-Einheit so konfiguriert sein kann, daß sie die Speicheradresse erkennt und als eine Hilfseinrichtung für den zugeordneten Speicherzyklus wirkt. Die ISL-Einheiten geben daher ACK-Antworten auf Grund der Speicheradresse in der zuvor beschriebenen Weise aus.
  • Eine bedeutende Charakteristik des Testmodus liegt darin, daß die interne und externe ISL-Einheit dynamisch getestet werden kann, ohne daß die Systemoperationen auf einem externen Dialogbus unterbrochen werden. Es werden keine Geräte an dem externen Bus benutzt und es wird nicht mehr als ein einziger Buszyklus verloren. Ein weiteres Merkmal liegt darin, daß kein in der Bearbeitung befindlicher Prozeß vor seiner Vervollständigung unterbrochen wird.
  • Wenn ein E/A-Rückschleifentest auszuführen ist, so werden die gleichen Logikwege wie zuvor bei den Daten benutzt. Die in den ISL-Einheiten erzeugten ISL-Zyklen sind jedoch verschieden.
  • Ferner werden das Kanaladressregister 101 und der Kanal-Maskenspeicher RAM 142 anstelle des Speicheradressregisters 100 und des Speicheradressen-Übersetzungsspeichers RAM 125 überprüft.
  • Im Betrieb wird eine E/A-Anweisung an eine Kanalnummer ausgegeben. Da die Kanalnummer durch eine E/A-Anforderung und nicht durch eine Speicheranforderung vorgegeben wird, ist die Kanalnummer nicht übersetzbar. statt dessen wird die Kanalnummer, die sich nicht auf Kanalnummern auf dem internen oder externen Bus beziehen muß, in eine Speicheradresse auf der Rückschleife zu dem internen Dialogbus umgewandelt. Durch Auslesen oder Einschreiben in den internen Speicher wird die Speicheranforderung über die interne ISL-Einheit zu der externen ISL-Einheit und zurück über die interne ISL-Einheit übertragen. Es sei darauf verwiesen, daß, wenn die ausgewählte Kanalnummer entweder auf dem externen oder auf dem internen Bus aufgetreten ist, eine ACK-Antwort außerhalb der ISL-Einheiten erzeugt wird. Eine Kanalnummer, die weder von dem internen noch von dem externen Bus erkannt wird, muß daher an den Kanal-Maskenspeicher RAM 142 angelegt werden. Da die Speicher RAM zur Erkennung der Kanalnummer konfiguriert sein können, wird der Kanal von der internen zu der externen ISL-Einheit und sodann zurück zu der internen ISL-Einheit übertragen. Die Kanalnummer mit der verbleibenden Adressbusinformation muß in eine tatsächliche Speicheradresse auf dem internen Bus umgewandelt werden, um einen erfolgreichen Test ausführen zu können.
  • Die Testmodusbits, die gesetzt sind, um einen E/A-Rückschleifentest auszulösen, schalten ebenfalls eine Speicher-Referenzleitung in der internen Steuerlogik auf den Logikzustand "1 . Wenn die Rückschleifeninformation von der externen ISL-Einheit durch die Empfänger 104 und 115 empfangen wird und in die Multiplexer 111 und 138 geladen wird, wird somit die Adresseninformation einschließlich der Kanalnummer zu einer Speicheradresse. Ein Speicherplatz an dem internen Bus kann somit bei einem Logiktest gelesen oder geschrieben werden. Eine Unterscheidung zwischen dem Speicher-Rückschleifentest und dem E/A-Rückschleifentest liegt darin, daß während des Speicher-Rückschleifentests nur MRQ- und MRS-Zwischenspeicherzyklen benutzt werden. Während des E/A-RUCkschleifentests werden jedoch interne RRQ- und RRS-Zyklen benutzt.
  • Die Speicherzyklen werden immer bestätigt, während die E/A-Zyklen anfänglich nicht bestätigt werden. Statt dessen wird eine Warte-Antwort ausgegeben, bevor ein interner RRQ-Zyklus in der externen Einheit stattfindet. Infolge eines internen RRQ-Zyklus in der externen ISL-Einheit wird ein externer RRQ-Zyklus in der internen ISL-Einheit erzeugt. Beim Auftritt des externen RRQ-Zyklus in der internen ISL-Einheit wird die E/A-Anweisung in eine Speicheradresse des internen Speichers umgewandelt und von der internen zu der externen ISL-Einheit übertragen. Beim Auftritt einer Übereinstimmung in dem Bus-Vergleicher der externen ISL-Einheit überträgt die externe ISL-Einheit eine ACK-Antwort von dem externen Bus zu der internen ISL-Einheit. Beim Auftritt einer Übereinstimmung in dem Bus-Vergleicher 93 der internen ISL-Einheit wird die ACK-Antwort zu dem internen Bus übertragen. Die CPU an dem internen Bus, die die RRQ-Anforderung auslöst, wird somit befriedigt und hört auf, RRQ-Anforderungen zu erzeugen. Es werden somit zwei Rückschleifentests ausgeführt, um die interne und externe ISL-Logik zu testen. Ein Test erfolgt auf Grund einer RRQ-Anforderung und ein Test auf Grund einer MRQ-Anforderung.
  • Bei erneuter Bezugnahme auf den ISL-Konfigurationsmodus ist ersichtlich, daß eine ISL-Einheit durch die Verwendung von E/A-Ausgangsanweisungen konfiguriert wird. Insbesondere bewirkt die Steuerwortanweisung das Laden des Modussteuerregisters 135, das Unterbrechungssteuerwort bewirkt das Laden des Unterbrechungskanalregisters 132 und des Unterbrechungs-Pegelregisters 135 und die Rückstell-Zeitgeberanweisung bewirkt das Laden der Zeitgeber- und Statuslogikeinheit 133. Ferner bewirkt die Ausgangs-Maskenadressenanweisung das Laden des RAM-Zählers 118 und des RAM-Steuerregisters 108. Die Ausgangs-Maskendatenanweisung wird benutzt, um Daten in die ISL-RAM-Speicher zu laden.
  • Die in die ISL-Einheit während einer ISL-Konfiguration geladenen Daten können durch die Verwendung der E/A-Eingangsanweisungen überprüft werden.
  • Jede ISL-Einheit umfaßt 5 Zeitgeber, die im Zusammenhang mit den Figuren 14 näher beschrieben werden, um Programmstop-Zustände festzustellen und zu löschen. Die Zeitgeber werden durch die zuvor beschriebenen Rückstell-Zeitgeberanweisungen zurückgestellt.
  • Wenn ein Buszyklus der zweiten Hälfte von dem Speicher nicht innerhalb einer vorbestimmten Zeitperiode, die durch einen Speicher-Programmstop-Zeitgeber angezeigt wird, weiterkommt, so hat die ISL-Einheit eine Leseanforderung durch Aussendung eines ungültigen Datenwortes an die anfordernde Einheit zu beenden. Im hier beschriebenen bevorzugten Ausführungsbeispiel wird eine vorbestimmte Zeitperiode von ungefähr 6s benutzt.
  • Wenn ein Buszyklus der zweiten Hälfte von einer E/A-Steuerung beispielsweise nicht innerhalb von ungefähr 200 ms weitergelangt, so gibt ein E/A-Programmstop-Zeitgeber ein Signal aus, um die ISL-Einheit zur Vervollständigung einer Eingangsanforderung zu veranlassen, indem ein bedeutungsloses Datenwort mit falscher Datenparität an die anfordernde Einheit gesendet wird und ein Rot-Indikator gesetzt wird. Der E/A-Programmstop-Zeitgeber wird durch die Rückstell-Zeitgeberanweisung freigegeben.
  • Wenn ein interner Buszyklus nicht innerhalb von 7 us beendet wird, so wird durch einen endgültigen Zeitablauf ein Signal ausgegeben, das die ISL-Einheit zur Ausgabe einer NAK-Antwort veranlaßt. Dies ist eine Behandlung für den Bus anstelle für die ISL-Einheit und diese ist bei jenen Konfigurationen vorgesehen, bei denen der Bus keine CPU aufweist. Die NAK-Antwort soll die gleiche Wirkung, wie ein nicht-existentes Systemmittel hervorrufen, wobei weitere Maßnahmen der ISL-Einheit auftreten können, wenn diese an dem Zyklus beteiligt ist.
  • Ein Überwachungszeitgeber ist vorgesehen, um die Verwendung von ISL-Einheiten in redundanten Systemen zu erleichtern Wenn der Zeitgeber einmal durch eine E/A-Anweisung eingeschaltet ist, so gibt er ein Signal mit dem Logikpegel "1" aus, sofern er nicht häufiger als einmal pro Sekunde mit 60 Hz zurückgestellt wird. Wenn der Zeitgeber ein Signal mit dem Logikpegel "1" ausgibt, so werden der interne und der externe Bus unterbrochen.
  • Die Überwachungszeitgeber-Unterbrechungen können durch ein geeignetes Setzen der Rückstell-Zeitgeberanweisung blockiert werden.
  • Der Wiederaufsuch-Programmstop-Zeitgeber wird gestartet, wenn eine ISL-Einheit zuerst infolge eines Wiederaufsuchsignales ein Warte-Signal ausgibt,und er wird zurückgestellt, wenn ein ACK-oder NAK-Signal ausgegeben wird. Wenn mehr als 100 ms beispielsweise verstrichen sind und der Wiederaufsuchzyklus nicht beendet ist, so soll die ISL-Einheit nicht auf weitere Buszyklusanforderungen von einer ursprünglichen Haupteinheit antworten. Die Busoperation endet durch Zeitablauf und die verursachende Einheit erhält den Programmstop mitgeteilt. Der Zeitgeber wird unter Steuerung durch die Rückstell-Zeitgeberanweisung wieder freigegeben.
  • Jeder der Zeitgeber steuert den Logikpegel von Statusbits, wie dies in der Tabelle 11 angegeben ist.
  • Jede ISL-Einheit besitzt ein Statusregister in der Zeitgeber-und Statuslogikeinheit 133. Das interne Statusregister enthält auf die interne ISL-Einheit bezogene Information sowie ein zusammengesetztes Statusbit, das bestimmte Zustände in der externen ISL-Einheit repräsentiert. In dem Fall, in dem sich das externe Unterbrechungsbit in dem Internen Statusregister auf dem Logikpegel "1" befindet, wird der detaillierte Status durch Lesen des externen Statusregisters über die interne ISL-Einheit erhalten. Drei Maskenbits sind vorgesehen, um bestimmte spezifische Unterbrechungs- und Statuszustände zu blockieren. Diese Maskenbits werden gesetzt bzw. gelöscht auf Grund der Rückstell-Zeitgeber/Unterbrechungsmasken-Anweisung (FC = 27).
  • Figuren 14A-14Z, 14AA-14AC Die Figuren 14 veranschaulichen eine ISL-Einheit in einer detaillierten schematischen Logik. Es sei darauf verweisen, daß die Logiksysteme, die eine ISL-Einheit bilden, er die ganze Einheit verteilt sind und daß bestimmte logische Elemente gemeinsam benutzt werden.
  • Will man die Verbindungen der logischen Elemente beschreiben, die eine ISL-Einheit ausmachen, so ist darauf zu verweisen, daß die Eingänge und Ausgänge der logischen Elemente über Verbindungsleitungen mit anderen logischen Elementen verbunden sind, die über die 29 Figuren 14 verteilt sind.
  • Die Logikelemente der Figuren 14 sind mit einem bestimmten Zahlensystem numeriert. Beispielsweise wird jede Komponente durch eine dreistellige Zahl gekennzeichnet. Jede Komponente erhält eines oder mehrere Eingangssignale zugeführt und erzeugt ein oder mehrere Ausgangssignale. Jedes Signal ist durch eine fünfstellige Zahl gekennzeichnet. Die ersten drei Ziffern eines jeden Signales identifizieren die Komponente, an deren Ausgang das Signal auftritt. Die letzten beiden Ziffern identifizieren die Anschluß stiftnummer des Ausgangs dieser Komponente. Jedes Signal besitzt eine mnemonische Beschreibung aus neun Buchstaben, wodurch die Signalfunktion beschrieben wird und eine zweistellige Zahl zur Kennzeichnung unterschiedlicher Signale mit der gleichen mnemonischen Bedeutung. Jedes Signal besitzt ferner einen Nachsatz (+) oder (-),wodurch der Zustand festgelegt wird, in welchem das Signal den positiven Pegel aufweist, sowie zwei Dezimalziffern zur Unterscheidung zwischen Signalen mit dem gleichen mnemonischen Ausdruck bestehend aus sechs Buchstaben.
  • Betrachtet man beispielsweise Fig. 14M, so wird dort ein 74LS04-Inverter durch die dreistellige zahl 641 bezeichnet. Das Ausgangssignal tritt an der Anschlußstiftnummer 04 auf. Das Ausgangssignal ist daher mit 64104 bezeichnet. Das mit der Anschlußstiftnummer 03 verbundene Eingangssignal ist mit 64103 beziffert. Dieses Eingangssignal wird durch ein integriertes NOR-Gatter 640 Vom Typ 74 S02 erzeugt. Das Ausgangssignal des Gatters tritt an dem Anschluß stift 13 auf.
  • Der mnemonische Ausdruck für die Schreib -Unterbrechungsfunktion ist durchWRTINT gegeben. Die Signalnummer 64013 wird mnemonisch mit WRTINT-OO bezeichnet. Das Minuszeichen zeigt an, daß das Signal 64013 sich auf dem Logikpegel "0" befindet, wenn das System die Schreib-Unterbrechungsfunktion ausführt. In gleicher Weise wird das Signal 64104 mnemonisch mit WRTINT+10 bezeichnet. Das Pluszeichen zeigt an, daß sich das Signal 64104 auf dem Logikpegel "1" befindet, wenn das System die Schreib-Unterbrechungsfunktion ausführt. Die nachgestellten Zahlen 00 und 10 bezeichnen unterschiedliche Signale mit dem gleichen mnemonischen Ausdruck.
  • Um eine sinnvolle Beschreibung der Verbindungen eines jeden logischen Elements innerhalb der Figuren 14 zu geben, sei auf zwei Computerlisten verwiesen, die als Anhang A und B in der Anlage beigefügt sind. Die logischen Elemente der Figuren 14 sind in Übereinstimmung mit einem Zahlensystem numeriert, das in den Anhängen A und B verwendet wird.
  • Der Anhang A ist durch eine fünfstellige Signalnummer sortiert und besitzt sechs Spalten. Die erste Spalte identifiziert das Signal. Die zweite Spalte identfiziert den mnemonischen Ausdruck.
  • Die dritte Spalte listed die dreistellige Referenznummer und die zweistellige Stiftanschlußnummer auf. Die vierte Spalte zeigt an, ob das Signal für die Komponente innerhalb der Spalte 5 eine Quelle (S) oder eine Last (L) einer Schaltkreiskomponente, ein Eingang (0 oder ein Ausgang (0) eines Anschlusses, eine Anschluß klemme (T) oder ein festverdrahtetes ODER-Gatter W ist. Die fünfte Spalte identifiziert die Schaltkreiskomponente durch die Katalognummer des Herstellers. Die ersten drei Zeichen der sechsten Spalte werden nicht benutzt. Die letzten beiden Zeichen werden im Zusammenhang mit der Liste benutzt, die in der Tabelle 10 zur Identifizierung der Figuren 14A-14AC wiedergegeben ist.
  • Tabelle 12 Liste der Figuren 14 A-Z und AA-AC Logikblatt Figur Bezeichnung 01 14A NML-Bus-Verteiler 02 14B NML-Treiber/Empfang. (Verb. Z01) 03 14C NML-Treiber/Empfang. (Verb. Z02) 04 14D NML Bus-Steuerung 05 14E Bus-Adressen-MUX 06 14F Adressen- und Daten-Tristate-Verbinder 07 14G Bus Daten-MUX 08 14H ACK, NAK, WAIT 09 14I DCNN und HIS-Antwort 10 14J Kanaldecodierung und Identifikation 11 14K Funktionsdecodierung 12 14L IOLD und MCLR 13 14M Unterbrechungssteuerung 15 14N Datei-Füllsteuerung 16 140 Adressen und Daten-Dateien 17 14P Bus-Vergleich 18 14Q RAM-Zähler und Steuerung 19 14R Kanal & Speicher-Adressen-MUX 20 14S Speicher-Adressenübersetzung und Trefferbit 21 14T Interne Datendatei und MUX 22 14U Übertragungs- und externer Zyklus 23 14V Prioritäts- und Zyklus generator 24 14W Übersetzer 26 14X WDT- und ISL-Unterbrechung 27 14Y Bus- E/A-Speicher-Wiederaufsuch-Zeitgeber 28 14Z Zwischen-Bus-ADDR.-Treiber/Empfäng.
  • 29 1 4AA Zwischen-Bus-Daten-Treiber/Empfäng, 30 14AB Zwischen-Bus-Verschiedene DRV/RECV 31 14AC Doppel-Schnittstelle-Verbindung und Anschluß Beispielsweise stellt in der Zeile 64013 der Spalte 1 die Zahl 64013 die Signalnummer dar. Der Ausdruck WRTINT-OO in Spalte 2 beziffert das Signal mnemonischgnalnummer 64013 wird in Spalte 3 wiederholt. Der Buchstabe S in der Spalte 4 zeigt eine Quelle (vom Gatter 640, Anschlußstift 13) an. Die Angabe 64 S02 in Spalte 5 ist die Identifikationsnummer des Herstellers für die Komponente 640. Die Zeichen 06Z der Spalte 6 werden nicht beachtet. Die Zahl 13 bezieht sich auf eine Blattnummer, wie sie in Tabelle 12 wiedergegeben ist. Unter Bezugnahme auf Tabelle ist ersichtlich, daß die Blattnummer 13 zu der Fig. 14M gehört, auf der die Unterbrechungs-Steuerlogik dargestellt ist.
  • Nach der Zeile mit der Signalnummer 64013 sind die Spalten 1 und 2 leergelassen. Die Zahl 64103 in Spalte 3 bezieht sich auf den Anschlußstift 03 der Komponente 641. Die Spalte 4 zeigt mit dem Buchstaben L an, daß das Signal 64013 mit dem Eingangsstift 03 der Komponente 641 verbunden ist. Die Angabe 74S04 in der Spalte 5 ist wiederum die Identifikationsnummer des Herstellers für die Komponente 641 und die Zeichen 07D in Spalte 6 werden wiederum unterdrückt. Die Zahl 13 in Spalte 6 kann jedoch wieder benutzt werden, um innerhalb der Tabelle 12 die Fig. 14M zu identifizieren.
  • Der Anhang B ist mittels der mnemonischen Ausdrücke in Spalte 2 sortiert und umfaßt sechs Spalten.Die erste Spalte listet die die Signalnummer auf. Die zweite Spalte legt den mnemonischen Ausdruck für das Signal fest. Die dritte Spalte listet die Signalnummer auf. Die vierte Spalte zeigt an, ob die Komponente in Spalte 5 eine Quelle (S), oder eine Last (L) oder wenn eine Verbindung vorgesehen ist, ein Eingang (I) oder ein Ausgang (O) ist. Eine Anschlußklemme (T) und ein fest verdrahtetes ODER-Gatter (W) können ebenfalls angezeigt werden. Die Spalte 5 legt die Schaltkreiskomponente durch die Katalognummer des Herstellers fest. Die ersten drei Zeichen der sechsten Spalte werden nicht benutzt. Die letzten beiden Zeichen werden im Zusammenhang mit der Tabelle 12 benutzt, um die Figuren 14A-14AC zu identifizieren, in denen die Komponente angetroffen wird.
  • Beispielsweise ist in den Spalten 1 und 3 der durch den mnemonischen Signalausdruck WRTINT-OO vorgegebenen Zeile die Signalnummer 64013 an gegeben. In Spalte 4 zeigt der Buchstabe S an, daß das Gatter 640 eine Quelle für das Signal 64013 ist.
  • In Spalte 5 gibt der Ausdruck 74S02 die Hersteller-Identifikationsnummer für das Gatter 640 vor. In Spalte 6 werden die Zeichen 06Z unterdrückt. Die Zahlen 13 identifizieren die Fig. 14M in Tabelle 12. I der Zeile nach dem Ausdruck WRTINT-00 bleiben die Spalten 1 und 2 leer. Die Zahl 64103 in Spalte 3 ist eine Signalnummer, durch die die Komponente mit der Referenznummer 641 und mit einem Anschlußstift 03 festgelegt wird. Der Buchstabe L in Spalte 4 zeigt an, daß das Signal 64013 an einen Eingangsstift der Komponente 74S04 angelegt wird. Der Ausdruck 74504 in Spalte 5 ist die Hersteller-Identifikationsnummer für das Gatter 641. In Spalte 6 werden die Zeichen 07D unterdrückt und die Zahlen 13 verweisen auf Fig 14M in Tabelle 12 Als weiteres Beispiel werden gemäß Fig. 14F das Signal 16306 mit dem mnemonischen Ausdruck AFIL10+00, das Signal 83509 mit dem mnemonischen Ausdruck RMAD10+00 und das Signal 74105 mit dem mnemonischen Ausdruck CNTL10+00 EINEM festverdrahteten ODER-Gatter 142 zugeführt. Der Ausgang des Gatters 142 wird durch das Signal 14201 mit dem mnemonischen Ausdruck ADDR10+00 gebildet.
  • Gemäß Fig. 14-0 bildet das Signal AFIL10+00 einen Ausgang am Anschlußstift 06 eines SpeichersRAM163. Gemäß Fig. 14Z bildet das Signal 88309 mit dem mnemonischen Ausdruck RMAD10+00 ein Ausgangssignal am Anschlußstift 09 eines Treibers 883. Gemäß Fig 14Q wird das Signal 74105 mnemoniscb durch den Ausdruck CNTL10+00 beschrieben und bildet ein Ausgangssignal an dem Anschlußstift 05 des Registers 741.
  • Gemäß dem Anhang A identifizieren in Zeile 16306 die Spalten 1 und 3 das Signal 16306 mit dem mnemonischen Ausdruck AFIL1O+00.
  • Der Buchstabe W in Spalte 4 zeigt an, daß das Signal 16306 mit einem fest verdrahteten ODER-Gatter verbunden ist. In Spalte 5 wird angezeigt, daß das Signal durch ein Schaltkreiselement 74LS670 erzeugt wird. In Spalte 6 wird der Ausdruck 08A unterdrückt und die Zahlen 16 identifizieren im Zusammenhang mit der Tabelle 12 Figur 140. In der nächst folgenden Zeile bleiben die Spalten 1 und 2 leer. Die Spalte 3 legt das fest verdrahtete ODER-Gatter als Gatter 142 fest. Die Zahl 02 identifiziert den Anschlußdraht als zweiten Anschlußwinkel an dem Stift. In Spalte 4 identifiziert der Buchstabe L das Signal 16306 als einen Eingang des fest verdrahteten ODER-Gatters 142. In Spalte 5 zeigt der Ausdruck +W003 an, daß das fest verdrahtete ODER-Gatter ein Gatter mit drei Eingängen ist, das vier Drahtwickel um einen Stift aufweist. Die Drähte sind mit 01, 02, 03 und 04 bezeichnet.
  • Die Spalte 6 zeigt an, daß das ODER-Gatter in der Figur gefunden werden kann, die der Blattnummer 06 in Tabelle 12 zugeordnet ist.
  • Diese Figur ist durch Fig. 14F vorgegeben. Der Ausdruck 11A in Spalte 6 wird unterdrückt.
  • Gemäß der Zeile 14201 mit dem mnemonischen Ausdrcuk ADDR10+00 gibt die Spalte 1 die Komponentenbezugsnummer 142 vor. Die Zahlen 01 legen den Draht als ersten Drahtwickel an dem Anschlußstift fest. Die Spalte 4 zeigt an, daß das Signal ein Quellensignal (S) ist. Die Spalte 5 legt die Komponente als ein fest verdrahtetes ODER-Gatter mit drei Eingängen in der zuvor beschriebenen Weise fest. Die Spalte 6 zeigt an, daß das ODER-Gatter in der Figur gefunden werden kann, die der Blattnummer 06 in Tabelle 12 zugeordnet ist. Der Ausdruck 11A wird unterdrückt.
  • Gemäß der mit dem Ausdruck AFIL10+00 im Anhang B bezeichneten Zeile ist erkennbar, daß die Spalten 1 und 3 die Signalnummer 16306 vorgeben. In Spalte 4 legt der Buchstabe B das Signal als ein Eingangssignal zu einem fest verdrahteten ODER-Gatter fest.
  • Die Spalte 5 identifiziert das Signal als Ausgangssignal des Schaltkreiselementes 74LS670. Der Ausdruck 08A in Spalte 6 wird unterdrückt. Die Zahlen 16 im Zusammenhang mit der Tabelle 12 legen Fig. 140 fest. In der nächstfolgenden Zeile bleiben die Spalten 1 und 2 leer. Die Spalte 3 gibt das fest verdrahtete ODER-Gatter 142 vor. Die Zahlen 02 legen einen Draht als zweiten Drahtwickel auf einem Stift fest. In Spalte 4 identifiziert der Buchstabe L das Signal als ein Eingangssignal zu dem fest verdrahteten ODER-Gatter. Die Spalte 5 gibt die Schaltkreiskomponente +W003 als ein fest verdrahtetes ODER-Gatter mit drei Eingängen vor. In Spalte 6 wird der Ausdruck 11A unterdrückt. Die Zahlen 06 legen im Zusammenhang mit Tabelle 12 Fig. 14F fest.
  • Gemäß der Zeile ADDR10+OO identifizieren die Spalten 1 und 2 die Signalnummer 14201. Die Spalte 3 legt das Signal als ein Ausgangssignal der Komponente 142 fest. Die Zahlen 01 zeigen an, daß der Draht der erste Drahtwickel an dem Anschlußstift ist. In Spalte 4 beziffert der Buchstabe S die Komponente als eine Quelle.
  • In Spalte 5 wird die Komponente als ein ODER-Gatter mit drei Eingängen identifiziert.Die Spalte 6 zeigt an, daß das fest verdrahtete ODER-Gatter in Fig. 14F zu finden ist.
  • Das Signal 88309 mit dem mnemonischen Ausdruck RMAD10+00 und das Signal 74105 mit dem mnemonischen Ausdruck CNTL10+00 können anhand der zuvor beschriebenen Richtlinien in dem Anhang A und B gefunden werden.
  • Im folgenden sei nunmehr eine funktionsbeschreibung der in den Figuren 14 dargestellten ISL-Einheit gegeben. Da die Logiksysteme, welche die ISL-Einheit bilden, über die gesamte Einheit verteilt sind, verteilt sich auch die Funktionsbeschreibung über alle Figuren 14.
  • Die Auslöselogik der ISL-Einheit umfaßt die Spannungseinschalt-und Hauptlöschphase welche im Zusammenhang mit dem Logikdiagramm gemäß Fig. 14L beschrieben werden. Fig. 14A veranschaulicht einen Verbinder 104 und einen Verbinder 105, welche die Dlalogbussignale mit dem Logiksystem der ISL-Einheit verbinden. Ein Bus-Spannungseinschaltsignal von dem Dialogbus wird allen Geräten zugeführt. Die ISL-Logik stellt eine Anstiegsflanke eines Bus-Spannungseinschaltsignales 10535 fest, welches dem Eingang einer Verzögerungsleitung 250 in Fig. 14L zugeführt wird. Die Verzögerungsleitung 250 besitzt zwei verzögerte Ausgangssignale.
  • Ein erstes Ausgangssignal 25003 ist gegenüber dem Bus-Spannungseinschaltsignal 10535 um 30 ns verzögert. Ein zweites Ausgangssignal 25014 ist um 60 ns verzögert. Die Signale 25003 unc 25014 werden dem Eingang eines ODER-Gatters 251 zugeführt. Der Ausgang des ODER-Gatters 251 bildet ein Impulssignal 25103, dessen Anstiegsflanke 30 ns nach dem Anstieg des Bus-Spannungseinschaltsignales 10535 ansteigt und dessen Abfallflanke 60 ns nach dem Abfall des Bus-Spannungseinschaltsignales 10535 abfällt.
  • des Das Ausgangssignal 25103 wird dem Eingang Monoflops 370 zugeführt, das ein Bestätigungssignal 37005 und ein negiertes Signal 37012 erzeugt. Das negierte Signal 37012 ist ein negativ verlaufender Impuls von 1,5 ms Dauer.
  • Das negierte Signal 37012 wird dem Takteingang eines D-Flip-Flops 531 zugeführt. Das Flip-Flop 531 spricht auf die abfallende Flanke des negierten Signals 37012 an, das ungefähr 1,5 ms nach der abfallenden Flanke des Bus-Spannungseinschaltsignales 10535 zugeführt wird.
  • Das Ausgangssignal 53109 des Flip-Flops 531 wird einem Eingang eines EXKLUSIV-ODER-Gatters 290 zugeführt. Ein internes Dialogbus-Hauptlöschsignal 24305 wird einem anderen Eingang des EXKLUSIV-ODER-Gatters 290 zugeführt. Das Signal 24305 ist das bestätigte Ausgangssignal des D-Flip-Flops 243. Ein Haupt-Löschknopf auf der Steuerkonsole liefert ein Signal 10407 an einen Treiber/Empfänger 242 (Fig. 14B) von dem Verbinder 104.
  • Das Ausgangssignal 24214 des Treiber/Empfängers 242 wird einem Takteingang eines Flip-Flops 243 (Fig. 14L) zugeführt. Ein Signal 93213 wird dem Eingang CD des Flip-Flops 243 von der externen ISL-Einheit zugeführt. Das Signal 93212 stellt sicher, daß das Flip-Flop 243 nur gesetzt wird, wenn keine Hauptlöschung in der externen ISL-Einheit auftritt.
  • Entweder das Bus-Spannungseinschaltsignal 53109 oder das Hauptlöschschaltersignal 24305 starten eine Haupt-Löschfolge durch Setzen eines Ausgangssignales 29006 des EXKLUSIV-ODER-Gatters 290 auf den Logikpegel "1".
  • Das Ausgangssignal 29006 wird einem invertierenden Treiber 468 zugeführt. Ein invertiertes Ausganssignal 46808 wird einer 200 ns-Verzögerungsleitung 467 zugeführt. Das Ausgangssignal am 200 ns-Abgriff wird dem Rückstellanschluß des Flip-Flops 243 zugeführt.
  • Hierdurch wird ein 200 ns-Impuls an die ISL-Logik sichergestellt, um die Rückstellfunktion unabhängig von der zeitlichen Länge des Bus-Löschsignales 10407 auf dem Bus auszuführen. Ein Widerstand 129 mit 100 Ohm wird für die Verzögerungsleitung 467 benutzt, um das Signal elektrisch abzuschließen.
  • Am Ende eines 200 ns-Impulses löscht das Signal 46707 das Flip-Flop 531. Das negative Ausgangssignal 53108 des Flip-Flops 531 wird dem Takteingang eines D-Flip-Flops 511 zugeführt1 um dieses in den gesetzten Zustand zu bringen. Durch das Setzen des Flip-Flops 511 wird der interne Löschvorgang gestartet.
  • Die Haupt-Löschfunktion der ISL-Einheit wird durch eines von vier Signalen erzeugt. Ein Signal 24306 ist das negierte Ausgangssignal des Flip-Flops 243, das durch die interne Steuerkonsole vorgegeben wird. Das zweite Signal 93212 ist das Haupt-Löschsignal von einer externen Steuerkonsole. Das dritte Signal 91612 wird durch einen Software-Auslösebefehl oder einen Spannungseinschalt zustand auf dem internen Dialogbus herborgerufen Das vierte Signal ist der Software-Auslösebefehl oder ein Spannungseinschaltzustand auf dem internen Dialogbus Drei von diesen Signalen werden den Eingängen eines invertierten ODER-Gatters 734 zugeführt.
  • Ein Ausgangssignal 73406 wird einem Eingang eines ODER-Gatters 831 zugeführt. Das vierte Signal, d.h. das Haupt-Löschsignal 53109 wird dem anderen Eingang des Gatters 831 zugeführt. Ein Ausgangssignal 83111 des ODER-Gatters 831 wird den vier Eingängen eines NAND-Gatters 830 zugeführt, das das Hauptlösch-Ausgangssignal für die Flip-Flops und Register liefert. Das Signal 83006 wird durch einen Inverter 448 invertiert, dessen Ausgang 44806 ebenfalls benutzt wird, um die Flip-Flops und Register zu löschen.
  • Einige Flip-Flops und Register erfordern das Bestätigungssignal, während andere Flip-Flops und Register das negierte Signal erfordern.
  • Das Signal 83006 wird dem Takteingang eines Flip-Flops 470 zugeführt. Das Ausgangssignal 47005 des Flip-Flops startet die Haupt-Löschfolge. Anfänglich, als der 200 ns-Hauptlöschimpuls 46707 erzeugt wurde, wurde der 40ns-Impuls 46712 einem NAND-Gatter 512 zugeführt. Das Signal 53109 wurde dem anderen Eingang des NAND-Gatters 512 zugeführt. Das Ausgnagssignal 51208 ist auf ein ODER-Gatter 469 geführt. Da das Ausgangssignal 46908 des Gatters 469 normalerweise den Logikpegel "1" aufweist, muß das Ausgangssignal 46908 auf den Logikpegel "0" umschalten, um das Flip-Flop 770 zurückzustellen, wenn das Signal 51208 auf den Logikpegel "0" umschaltet. Die vorstehende Schaltfolge stellt sicher, daß das System sich im ausgelösten Zustand befindet, nachdem der 200 ns-Impuls 46707 auf seinen normalen Logikpegel "1" zurückgekehrt ist.
  • Das Signal 58101 als Ausgangssignal eines JK-Flip-Flops 581 in Fig. 14N wird ebenfalls dem Eingang des NOR-Gatters 469 in Fig.
  • 14L zugeführt. Das Signal 58109 wird auf den Logikpegel "O" gesetzt, um das Flip-Flop 470 zurückzustellen, wenn eine Wiederaufsuchanforderung bearbeitet wird.
  • Das Flip-Flop 470 ist demnach 40 ns nach dem Zeitpunkt zurückgestellt, an dem das Haupt-Löschsignal 10407 über den Bus empfangen worden ist. Das Flip-Flop 470 wird erneut durch die abfallende Flanke des Signales 83006 gesetzt, um die Haupt-Löschfolge zu starten.
  • Das MY-Haupt-Löschsignal 53109 wird einem Inverter 868 zugefübrt, und das Ausgangssignal 86804 ist auf einen Eingang eines Treibers 870 in Fig. 14AB geschaltet. Ein Ausgangssignal 87014 wird auf dem externen Bus ausgesendet, um anzuzeigen, daß die ISL-Logikeinheit sich in einer Haupt-Löschoperation befindet. Ein Signal 91612 wird über den externen Bus durch die ISL-Logikeinheit empfangen und einem Eingang eines NOR-Gatters 734 zugeführt, um anzuzeigen, daß sich eine andere Einheit in einem Haupt-Löschmodus befindet. Ein Ausgangssignal 73406 wird dem anderen Eingang des ODER-Gatters 831 zugeführt, wodurch das Haupt-Löschsignal 83111 erzeugt wird, um alternativ das Flip-Flop 470 beim Anstieg des Signales 83006 zu setzen.
  • Das Flip-Flop 470 für die Haupt-Löschfolge wird damit sowohl in der internen als auch in der externen Einheit gesetzt. Das Haupt-Löschfolgesignal 47005 wird einem UND/ODER-Gatter 388 in Fig. 14V zugeführt. Das Ausgangssignal 38808 wird an ein NOR-Gatter 608 angelegt. Das Ausgangssignal 60808 ist auf den Eingang CD eines D-Flip-Flops 464 geschaltet. Ein Signal 60408 wird dem Takteingang des Flip-Flops 464 zugeführt und stellt ein Ausgangssignal eines UND-Gatters 604 dar. Ein Signal 17612 ist auf einen Eingang des UND-Gatters 604 geschaltet. Das Signal 17612 ist das Ausgangssignal eines negierenden ODER-Gatters 176. Das Signal 38808 am Ausgang des UND/ODER-Gatters 388 wird einem Eingang des negierenden ODER-Gatters 176 zugeführt.
  • Zusätzlich zu dem Internen Zyklus-Flip-Flop 464 wird ein ISL-Zyklus-D-Flip-Flop 441 durch das Taktsignal 60408 gesetzt. Das Flip-Flop 441 wird bei jedem ISL-Zyklus gesetzt und das Flip-Flop 464 wird gesetzt wenn der einen ISL-Zyklus verursachende Zustand auf eine Anforderung von einem internen Dialogbus zurückzuführen ist Ein externes Zyklus-Flip-Flop 572 wird gesetzt, wenn ein ISL-Zyklus von einem externen Dialogbus ausgelöst wird.
  • Bei gesetztem ISL-Zyklus-Flip-Flop 441 wird das Ausgangssignal 44109 dem Eingang eines Spannungsteilers 322 zugeführt Das Ausgangssignal 32206 wird an eine 125 ns-Verzögerungsleitung 374 angelegt. Die verschiedenen Ausgangssignale der Verzögerungsleitung 374 werden benutzt, um die Flip-Flops während des ISL-Zyklus zu steuern.
  • Insbesondere stellt das Signal 37411 mit 50 ns Verzögerung das ISL-Zyklus-Flip-Flop 441 zurück. Hierdurch wird das Ausgangssignal 44109 mit einem 50 ns-Impuls synchronisiert. Wenn das interne Zyklus-Flip-Flop 464 gesetzt ist, so wirddas Ausgangssignal 46405 einem 4 Bit-Register 4890 zugeführt, um Eingangsdaten in das Register 490 einzutakten. Die Eingangssignale des Registers 490 sind das Speicher-Anforderungssignal 48305, das Wiederaufsuch-Anforderungssignal 58109, das Wiederaufsuch-Antwortsignal 58810 und das Speicher-Antwortsignal 35106.
  • Die Logik gemäß Fig. 14V stellt ferner die Priorität fest und sie stellt fest, ob die interne oder externe Operation Zugriff zu dem ISL-Zyklus bekcmmt. Die Haupt-Löschfolge besitzt die höchste Priorität, obgleich der Zyklus, der die Haupt-Löschfolge ausführt, die niedrigste Priorität besitzt. Die Funktionen mit höherer Priorität werden jedoch gesteuert, um die Haupt-Löschoperation zu gestatten.
  • Beispielsweise wird das interene Wideraufsuch-Anforderungssignal 58109 durch ein Ausgangssignal eines JK-Flip-Flops 581 in Fig. 14N erzeugt. Das Flip-Flop 581 ist während der Auslösefolge gesetzt.
  • Ein Signal 83006 wird dem Eingang S eines D-Flip-Flops 632 zugeführt, wodurch dieses gesetzt wird, wenn das Signal 83006 den Logikpegel "0" aufweist. Hierdurch wird das Ausgangssignal 63209 auf den Logikpegel "1" gesetzt. Wenn kein Bus-Datensignal 21510 mit dem Logikpegel "1" vorliegt, so schaltet der Ausgang eines NAND-Gatters 559 auf den Logikpegel "O" um. Das Signal 55906 wird dem Eingang S des Flip-Flops 581 zugeführt, um dieses zu setzen. Das Ausgangssignal 58109 wird auf den Logikpegel "1" gesetzt und dem Eingang CJ eines JK-Flip-Flops 584 zugeführt.
  • Das Flip-Flop 584 wird ebenfalls während einer Haupt-Löschfolge durch das Signal 53108 gesetzt, das einem ODER-Gatter 605 zugeführt wird. Das Ausgangssignal 60506 dieses Gatters wird dem Eingang S des Flip-Flops 584 zugeführt, wodurch dieses gesetzt wird. Das Flip-Flop 584 wird zu diesem Zeitpunkt gesetzt, um eine andere von dem Bus ankemmende Anforderung zu blockieren.
  • Das Ausgangssignal 58109 des Flip-Flops 581 wird, wie zuvor erwähnt, dem Eingang des Registers 490 gemäß Fig. 14V zugeführt und durch das Signal 46405 in das Register eingetaktet. Das entsprechende Ausgangssignal 49010 des Registers 490 wird dem UND-Gatter 5831 zugeführt, das eines von vier UND-Gattern bildet, welche die vier grundlegenden ISL-Zyklen definieren.
  • Diese UND-Gatter, welche weiter unten näher beschrieben werden, sind durch die Gatter 583, 590, 486 und 493 vorgegeben. Im vorliegenden Fall wird das Ausgangssignal 58306 der internen Wiederaufsuch-Anforderung ausgewählt.
  • Gemäß Fig. 14Q ist während der Haupt-Löschfolge ein vorbestimmtes Muster in allen 1024 Adressen der Speicher mit wahlfreiem Zugriff RAM gespeichert. Die Zähler 744, 745 und 746 sind anfänglich durch das Rückstellsignal 83111 auf Null zurückgestellt, wobei dieses Signal durch das ODER-Gatter 831 gemäß Fig. 14L in der zuvor beschriebenen Weise erzeugt wird. Die Zähler 744, 745 und 746 werden sodann nach ihrer Rückstellung auf 1024 Zählstand fortgeschaltet. Das Zählsignal wird durch das Ausgangssignal 47006 des Flip-Flops 470 in Fig. 14L ausgelöst, welches einem Eingang eines NOR-Gatters 908 gemäß Fig. 14Q zugeführt wird. Das Ausgangssignal 90812 wird dem Eingang eines UND-Gatters 740 zugeführt. Das interne Wiederaufsuch-Anforderungssignal 90002 wird einem anderen Eingang des UND-Gatters 740 zugeführt. Das Ausgangssignal 74003 bildet ein Zählstand-Erhöhungssignai und ist einem UND-Gatter 747 zugeführt. Das Ausgangssignal 74711 wirdder Anschlußklemme +1 des Zählers 746 zugeführt. Das Signal 90002 wird erzeugt, wenn das Ausgangssignal 58306 des UND-Gatters 583 in Fig. 14V auf einen Inverter 900 gemäß Fig. 140 geschaltet wird.
  • Der Ausgang dieses Inverters bildet das Signal 90002. Ein End-Impulssignal 37606 wird einem EIngang des UND-Gatters 747 zugeführt. Das 125 ns-Ausgangssignal 37407 der Verzögerungsleitung 37415 gemäß Fig. 14V wird auf den Eingang eines Inverters 377 gegegeben. Das Ausgangssignal 37712 wird dem Eingang eines Inverters 376 zugeführt, der das Ende-Impulssignal 37606 erzeugt. Dieses 125 ns-Signal schaltet die Zähler 746, 745 und 744 gemäß Fig. 14Q schrittweise fort, indem es das Ausgangssignal des UND-Gatters 747 steuert. Das Übertrags-Ausgangssignal 74612 wird dem Anschluß +1 des Zählers 745 zugeführt und das Übertragungs-Ausgangssignal 74512 wird dem Anschluß +1 des Zählers 744 zugeführt.
  • Die Ausgangssignale 74603, 74602, 74606 und 74607 des Zählers 746 für die Zåhlstände 1, 2, 4 und 8 sind auf entsprechende Eingänge eines Registers 741 geschaltet Ebenso sind die Ausgangssignale 74503, 74502, 74506 und 74507 des Zählers 745 auf entsprechende Eingänge des Registers 741 geschaltet. Die Ausgangssignale 74403 und 74404 des Zählers 744 für die Zählstände 1 und 2 sind schließlich ebenfalls als Eingangssignale einem Register 929 zugeführt.
  • Die Register 741 und 929 sind Tristate-Register.
  • Die Register 929 und 741 werden durch ein Zählstand-Auswahlsignal 74808 freigegeben, das den Freigabeeingängen dieser Register zugeführt wird. Das Signal 74808 wird durch das Ausgangssignal eines UND-Gatters 748 vorgegeben und ist wirksam, wenn sich das ISL-System in einem Haupt-Löschmodus befindet. Beide Eingangssignale 53910 und 56108 des UND-Gatters 748 befinden sich zu diesem Zeitpunkt auf dem Logikpegel "O".
  • Die Ausgangssignale der Register 741 und 929 werden durch die Signale 92915, 92912, 92916, 92909, 92905, 74105, 74106, 74119, 74102, 74109, 74115, 74112 und 74 116 vorgegeben. Diese Signale werden gemäß Fig. 14F auf die Adressbus-Bits 5-17 der festverdrahteten ODER-Gatter 13701, 13801, 13901, 14001, 14101, 14201, 14301, 14401, 14501, 14601, 14701, 14801 und 14901 entsprechend geschaltet.
  • Gemäß Fig. 14R werden die Bits 8-17 der Adressignale 14001, 14101, 14201, 14301, 14401, 14501, 14601, 14701, 14801 und 14901 dem Anschluß 1 der Multiplexer 313, 314 und 315 zugeführt. Die Kanal-Adressignale 09 der Multiplexer 313, 314 und 315 werden den Adressanschlüssen eines Speichers RAM 276 zugeführt. Während der Haupt-Löschfolge wird daher auf alle 1024 Adressen des Speichers RAM 276 zugegriffen, da der Anschluß 1 durch das Signal 53910 ausgewählt ist.
  • In gleicher Weise werden die Adressbits 8-11 der Signale 14001, 14101, 14201 und 14301 dem Eingangsanschluß 1 eines Multiplexers 472 zugeführt. Die Adressbits 12-15 der Signale 14401, 14501, 14601 und 14701 werden dem Eingangsanschluß 1 eines Multiplexers 473 zugeführt und die Adressbits 16 und 17 dieser Signale werden auf den Eingangsanschluß 3 der Multiplexer 474 und 475 geschaltet. Den Multiplexern 474 und 475 wird ein Signal 48112 des NAND-Gatters 481 an dem Eingangsanschluß 1 zugeführt.
  • Das Signal 48112 befindet sich zu diesem Zeitpunkt auf dem Logikpegel "1", da die Eingangssignale 24414, 27006 und 53910 alle den Logikpegel "0" ausweisen.
  • Die Ausgänge der Multiplexer 472, 473, 474 und 475,d. h. die Speicher-Adressbits 0-9 in Form der Signale 47212, 47209,47207, 47204, 47312, 47309, 47307, 47304, 47409 und 47507 werden den Adressanschlüssen der Speicher-Übersetzungs-RAM 706 bis 714 und dem Trefferbit-Speicher-RAM 863 zugeführt.
  • Gemäß Fig. 14W werden die Adressbits 14-17 der Signale 14601, 14701, 14801 und 14901 dem Anschluß G eines Multiplexers 749 zugeführt. Die CPU-Übersetzungs-Adressbits 0-3 der Signale 74912, 74909, 74907 und 74904 werden den Adressen-Eingangsanschlüssen der Speicher RAM 754 und 757 zugeführt. Der Eingang 0 des Multiplexers 749 wird ausgewählt, da das Signal 92806 den Logikpegel "0" an den Auswahleingang des Multiplexers 749 liefert und sich das Interne Wiederaufsuch-Antwortzykuss-gnal 54012 am Eingang eines UND-Gatters 928 auf dem Logikpegel "0" befindet.
  • Das Haupt-Löschfolgesignal 47006 wird den Eingängen von NAND-Gattern 750 bis 753 zugeführt. Da sich das ISL-System noch in einem Haupt-Löschzyklus befindet, befindet sich das Signal 47006 auf dem Logikpegel "O". Die Ausgangssignale 75003, 75108, 75211 und 75306 weisen den Logikpegel "1" auf. Diese Signale werden dem Daten-Eingangsanschluß des Speichers RAM 754 zugeführt. Da der Speicher RAM 754 zyklisch durch die 16 Adresspeicherplätze durchschaltet, wird der Wert "O" in jeden Adresspeicherplatz eingeschrieben, da das Signal am Eingang des Speichers RPM 754 invertiert wird.
  • Der Schreib-Freigabeanschluß des Speichers RAM 754 wird durch ein Signal 76003 aktiviert, das am Ausgang eines UND-Gatters 760 gebildet wird. Das Signal 63811 am Ausgang eines UND-Gatters 638 wird gemäß Fig. 14V einem Eingang eines NAND-Gatters 760 zugeführt.
  • Ein Eingang des UND-Gatters 638 wird durch den 60 ns-Verzögerungsimpuls 32502 gebildet. Gemäß Fig. 14K wird sowohl das MYCLER-Signal 51105 als auch das Haupt-Löschfolgesignal 47005 den EingängenoleAND-Gatters 471 zugeführt. Das Signal 51105 am Eingang des NAND-Gatters 471 gestattet die Löschung des Speichers RAM 754 während einer Spannungseinschalt-Hauptlöschfolge. Die Löschung des SpeichersRAM754 ist jedoch untersagt, wenn der Haupt-Löschknopf auf der Steuerkonsole gedrückt ist. Beide Signale befinden sich auf dem Logikpegel "1", um eine RAM-Schreiboperation anzuzeigen. Das Ausgangssignal 47103 wird einem Eingang eines NOR-Gatters 639 zugeführt. Das Ausgangssignal 63908 mit dem Logikpegel "1" wird dem Eingang des UND-Gatters 638 gemäß Fig. 14V zugeführt. Das Ausgangssignal 63811 mit dem Logikpegel "1" wird dem Eingang des NAND-Gatters 760 in Fig. 14W zugeführt, wenn das Adressbit 5 des Signales 13701 ebenfalls den Logikpegel "1" aufweist. Das Ausgangssignal 76003 des NAND-Gatters 760 schaltet sodann auf den Logikpegel "O" um, um die RAM-Schreiboperation freizugeben.
  • Gemäß Fig. 14R wird das Eingangs-Kanal-Maskenschreibsignal dem Schreib-Freigabeeingang des Speichers RAM 276 zugeführt. Das Signal 63811 wird auf einen Eingang eines NAND-Gatters 312 gegeben. Ebenfalls wird ein Adressbit 6 des Signales 13801 dem anderen Eingangsanschluß des NAND-Gatters 312 zugeführt. Das Signal 63811 befindet sich, wie zuvor beschrieben, auf dem Logikpegel "1". Wenn das Adressbit 6 den Logikpegel "1" aufweist, so führt der Speicher RAM 276 die Schreiboperation aus. Das Haupt-Löschfolgesignal 47006 wird einem Eingang eines UND-Gatters 275 zugeführt. Da das Signal 47006 während der ersten Haupt-Löschfolge den Logikpegel "0" aufweist, befindet sich das Ausgangssignal 27505 auf dem Logikpegel "O". Bits mit dem Binärwert "0" werden daher in den Speicher RAM 276 unter den Adressen eingeschrieben, die durch das Adressbit 6 definiert sind.
  • Gemäß Fig. 14S wird das Signal 68311 und das Adressbit 7 des Signales 13901 einem NAND-Gatter 859 zugeführt. Das Freigabesignal 85906 am Ausgang dieses Gatters wird den Schreib-Freigabe-Eingängen der Speicher RAM 706 bis 715 und 863 zugeführt.
  • Das Haupt-Löschfolgesignal 47006, das den Logikpegel "0" aufweist, wird dem UND-Gatter 862 zugeführt. Das Ausgangssignal 86208 mit dem Logikpegel "0" wird auf den Schreib-Eingangsanschluß des Speichers RAM 863 geschaltet. Bits mit dem Binärwert "0" werden daher in alle Adresspositionen eingeschrieben.
  • Die Datenbits 6-15 der Signale 33901, 34001, 34101, 34201, 34301, 34401, 345018 34601, 34701 und 34 801 werden den Daten-Eingangsanschlüssen der Speicher RAM 706 bis 715 zugeführt. Da die Datenbits 6-15 normalerweise den Logikpegel @X "1" aufweisen, wird in alle 1024 Adressen der Speicher RAM 706-715 der Binärwert "1" eingeschrieben.
  • Gemäß Fig 1 4M halten Widerstandsnetzwerke 648, 649 und 650 die Datenbits 01-15 der Signale 33401, 33501, 33601, 33701 und 33801 auf dem Logikpegel "1" während des Haupt-Löschzyklus, und es werden keine Daten über den Dialogbus durch die Empfänger/Treiber 232 bis 238 gemäß Fig. 14b empfangen.
  • Gemäß Fig. 14Q wird das Signal 86108 ODER-Gattern 759, 737 und 730 zugeführt. Die Ausgangssignale 75906, 73706 und 73003 werden dem Eingangsanschluß des Registers 929 zugeführt. Die Ausgangssignale 92912, 92915 und 92916 werden fest verdrahteten ODER-Anschlüssen 137, 138 und 139 gemäß Fig. 14F zugeführt. Die Ausgangssignale 13701, 13801 und 13901 befinden sich auf dem Logikpegel "1", um die Schreiboperation zu gestatten. Die Speicher RAM werden während der Haupt-Löschoperation in der zuvor beschriebenen Reise initialisiert.
  • Gemäß Fig. 14V wird das 100 ns-Verzögerungssignal 37406 dem Eingang eines Inverters 327 zugeführt. Das Ausgangssignal 32712 des Inverters wird dem Eingang eines Inverters 326 zugeführt. Das Ausgangssignal 23610 dieses Inverters wird wiederum dem Eingang eines Inverters 762 zugeführt. Das Signal 32712 ist auf ein NAND-Gatter 323 geschaltet. Der andere Eingang dieses Gatters wird durch das Ende-Impulssignal 37712 vorgegeben.
  • Das Haupt-Löschfolge-Flip-Flop 470 gemäß Fig. 14L bleibt gesetzt, bis die Adresse 1024 der verschiedenen Speicher RAM in der zuvor beschriebenen Weise gelöscht worden ist.
  • Gemäß Figur 14Q besitzt das Signal 74406 am Ausgang des Zählers 744 den Logikpegel "1" wenn der Zählstand in den Zählern 744-746 den Zählstand 1024 erreicht hat. Das Signal 74406 wird dem Eingang eines Inverters 316 gemäß Figur 14L zugeführt. Das Ausgangssignal 31608 wird dem Rückstelleingang des Flip-Flops 511 zugeführt,um dieses zurückzustellen. Das Signal 31608 wird ebenfalls einem Eingang eines NAND-Gatters 540 gemäß Figur 14N zugeführt. Das Ausgangssignal 54008 mit dem Logikpegel "1" wird auf den Eingang eines NAND-Gatters 582 geschaltet. Im 1024sten Zyklus wenn sich das Ende-Impulssignal 37712 und das interne Wiederaufsuch-Anforderungsignal 58306 auf dem Logikpegel "1" befinden, werden diese beiden Signale dem Eingang des NAND-Gatters 582 zugeführt. Das Ausgangssignal des Gatters schaltet auf den Logikpegel "0" um und wird dem Rückstelleingang des Flip-Flops 581 zugeführt. Das Signal 58109, das dem Eingang des ODER-Gatters 469 gemäß Figur 14L zugeführt wird, befindet sich auf dem Logik pegel "O". Da das Signal 46908 auf den Rückstelleingang des Flip-Flops 470 geschaltet ist, wird dieses Flip-Flop zurückgestellt.
  • Die Hauptlöschfolge ist hierdurch beendet.
  • Wenn die Haupt-Löschfolge beendet ist, so ist das Flip-Flop 584 gemäß Figur 14N zurückgestelltlum externen Anforderungen den Zugang zu dem ISL-System über die Dialogbusse zu gestatten. Signale 74406, 47005 und 76208 werden den Eingängen eines UND/ODER-Gatters 286 zugeführt. Das Ausgangssignal 28608 ist auf einen Eingang eines ODER-Gatters 293 geschaltet. Das Ausgangssignal 29308 wird an den Rückstellanschluß des Flip-Flops 584 angelegt.
  • Das Signal 76208 bildet das Ausgangssignal des Inverteres 762 gemäß Figur 14V und bildet die Umkehrung des Signales 32610, das an den Eingang des Inverters 762 angelegt wird.
  • Bei der Beschreibung der Betriebsweise der ISL-Einheit aufgrund einer Ausgangs-Steueranweisung sei Bezug auf Figur 14A genommen.
  • Befehle werden von dem Dialogbus-Verbinder 105 als Bus-Adresssignale 10503-10510, 10512-10519, 10521, 10523 -10525, 10530 und 10532 empfangen. Die Adressbits 0-23 der Signale werden an Treiber/ Empfänger 181 bis 205 gemäß Figur 14C angelegt. Gemäß Figur 14J werden die Adressbits 8-16 der Signale 18900, 19010,19103, 19214, 19306, 19410, 19603, 19703 und 19810 an Vergleicher 302-310 entsprechend angelegt. Die Vergleicher 302-310 umfassen den Adressenvergleicher 99 gemäß Figur 8. An die Vergleicher 302-310 werden ebenfalls die Signale 10307, 10306, 10314, 10315, 10207, 10206, 10214, 10215,10107 und 10114 angelegt, die die Ausgangssignale der Schalter 101, 102 und 103 bilden. Die Schalter werden manuell auf eine vorbestimmte Adresse eingestellt. Die Ausgangssignale 30208, 30303, 30411, 30506, 30611, 30703, 30806, 30911 und 31008 der Vergleicher 302-310 werden auf den Eingang eines NAND-Gatters 439 geschaltet.Das Ausgangssignal 43909 dieses Gatters wird dem Eingang CD eines Flip-Flops 440 zugeführt.
  • Das Signal 24512 zeigt an, daß die Informationsübertragung keine Speicher-Referenz-Bus-Informationsübertragung ist. Das Signal wird dem Eingang des UND-Gatters 439 zugeführt. Das Signal 10444 wird von dem Verbinder 104 gemäß Figur 14A empfangen und einem Treiber/Empfänger 244 gemäß Figur 14B zugeführt. Das Ausgangssignal 24414 wird dem Eingang eines Inverters 145 zugeführt und dessen Ausgangssignal 24512 ist auf den Eingang des UND-Gatters 439 geschaltet. Ein Bus-Datensignal 21401 wird von dem Verbinder 105 empfangen und dem festverdrahteten ODER-Gatter 214 zugeführt. Das Signal 21815 wird an den Treiber/Empfänger 218 angelegt und dessen Ausgangssignal 21814 wird dem Eingang eines Inverters 215 gemäß Figur 14I zugeführt. Das Ausgangssignal 21510 ist auf einen Treiber 216 geschaltet. Das Ausgangssignal 21606 des Treibers 216 bildet den Eingang einer Verzögerungsleitung 358. Das 60ns-Ausgangssignal 35811 der Verzögerungsleitung wird dem UND-Gatter 360 zugeführt, um das Signal 36008 zu erzeugen, das auf den Takteingang des Flip-Flops 440 gemäß Figur 14J geschaltet ist. Hierdurch wird sichergestellt, daß die Bussignale einen stabilen Zustand erreicht haben und ausgetastet werden können. Das ISL-Adresssignal 44006 schaltet auf den Logikpegel "1" um und das Signal 44005 schaltet auf den Logikpegel "0" um.
  • Die Bus-Adressbits 18-23 der Signale 20006, 20103, 20206,20314, 20410 und 20510 werden den Adressen-Auswahlanschlüssen eines Speichers PROM399 gemäß Figur 14K zugeführt. Das Aktivsignal 10115 und das Betriebssignal 539 10 wird ebenfalls den Adress-Auswahlanschlüssen des Speichers PROM399 zugeführt. Das Aktivsignal 10115 wird durch den Ausgang des Schalters 101 gemäß Figur 14J vorgegeben. Jede ISL-Einheit in dem System kann in den aktiven oder passiven Zustand gesetzt werden. Der Aktivzustand gestattet der ISL-Einheit die Ausführung bestimmter zusätzlicher Funktionen. Das Betriebssignal 53910, das im bestätigten Zustand als DV-Modus und im negierten Zustand als ISL-Konfigurationsmodus definiert ist, wird durch ein Datenbitsignal 33310 gemäß Figur 141 gesteuert. Dies wird weiter unten beschrieben.
  • Gemäß Figur 14L werden die Bus-Adressbits 18-20 der Signale 2006, 20103, 20206, 20314 und 20410 an den Eingang eines NAND-Gatters 131 angelegt. Wenn die Adressbits 18-22 alle den Logikpegel "0" aufweisen, so befindet sich ein Ausgangssignal 13106 auf dem Logikpegel "1" und wird einem Eingang eines UND-Gatters 405 zugeführt. Das Adressbit 23 entsprechend dem Signal 20510 wird einem anderen Eingang des UND-Gatters 405 zugeführt. Das Aktivsignal 10105 und das ISL-Adresssignal 44006 sind auf weitere Eingänge des UND-Gatters 405 geschaltet, an dessen Ausgang das Steuersignal 40508 abgenommen wird.
  • Der Funktionscode 01 des Signales 40508 wird an einen Eingang eines NAND-Gatters 394 angelegt, welches ein Funktions-Auslösesignal 39408 erzeugt. Das Datenbit O des Signales 22203 wird dem anderen Eingang des NAND-Gatters 394 zugeführt,um anzuzeigen, daß die Ausgangssteuerung den Subanweisungs-Auslösebefehl ausführt. Das Funktions-Auslösesignal 3940B wird dem Eingang 5 des Flip-Flops 531 zugeführt, wodurch dieses gesetzt wird und die Haupt-Löschfolge in der zuvor beschrieben Weise auslöst. Der einzige Unterschied besteht darin, daß die Haupt-Löschfunktion von einem internen Dialogbus anstatt durch eine Spannungs-Einschaltfolge ausgelöst wird.
  • Gemäß Figur 14 H wird das MYCLER-Signal 53109 einem Eingang des ODER-Gatters 438 zugeführt. Das Ausgangssignal 43808, das den Logikpegel "1" aufweist, wird einem Eingang eines Register; 631 zugeführt. Das 135ns-Verzögerungssignal 35809 wird dem Takteingang des Registers 631 zugeführt. Dieses setzt das Ausgangssignal 63116 auf den Logikpegel "1". Das Signal 63116 ist auf einen Eingang eines NOR-Gatters 130 geschaltet. Das Ausgangssignal wird dem Eingang S eines Flip-Flops 433 zugeführt, wodurch ein Bestätigungssignal 43305 erzeugt wird, das den Treibern/ Empfängern 178 und 179 gemäß Figur 14C zugeführt wird. Das Signal wird zu dem Dialogbus übertragen,um den Informationsempfang von einer sendenden Quelle zu bestätigen. Die Ausgangs-Auslösesteueranweisung wird immer angenommen und bestätigt.
  • Die Stop-Subanweisung versetzt die ISL-Einheit in einen ISL-Konfigurationsmodus und die Wiederaufnahme-Subanweisung versetzt die ISL-Einheit in einen Informationsübertragungsmodus.
  • Gemäß Figur 14L befindet sich das Ausgangssignal 30404 auf dem Logikpegel "0", wenn das Datensignal 22203 einen von dem Logikpegel "1" abweichenden Pegel aufweist, so daß die zuvor beschriebene Folge nicht ausgeführt wird. Stattdessen wird das Ausgangssignal des Speichers PROM399 in Figur 14K benutzt.
  • Die Ausgangssignale 39909 bis 39912 des Speichers PROM 399 werden an die Eingangsanschlüsse eines Registers 400 angelegt. Ein Tastsignal 36204 wird dem Takteingang des Registers 400 zugeführt. Der Speicher PROM399 entspricht dem Speicher PROM102 gemäß Figur 8.
  • Das 90ns-Verzögerungssignal 35805 gemäß Figur 141 wird dem Eingang eines NAND-Gatters 361 zugeführt. Das ISL-Bereitschaftssignal 44512 und das Bus-Schreibfreigabesignal 64405 werden an die anderen Eingänge des NAND-Gatters 361 angelegt.
  • Gemäß Figur 14K ist das ISL-Adresssignal 44006 auf einen Eingang eines UND-Gatters 445 geschaltet. Ferner wird an den Eingang des UND-Gatters 545 das BSSHBC-Signal 26012 angelegt, das eine Datenantwort auf eine Datenanforderung anzeigt. Das Buszyklussignal der zweiten Hälfte 10412 wird von dem Verbinder 104 gemäß Figur 14A dem Treiber/Empfänger 259 gemäß Figur 14B zugeführt. Dieser Treiber/Empfänger 259 liefert das Ausgangsignal 25914. Das externe Testsignal 53914 besitzt den Logikpegel "1", da die Anweisung kein Testmodusbefehl ist.
  • Gemäß Figur 14N wird ein 60ns-Verzögerungssignal 36008 dem Takteingang eines D-Flip-Flops 644 zugeführt. Das Datei-Schreibfreigabesignal 39607 wird an den Eingang CD des Flip-Flops 644 angelegt. Ein Multiplexer 396 wählt eine Anzeige aus, um anzuzeigen, daß das Adressen-Dateiregister 103 bzw.das Datendateiregister 92 gemäß Figur 8,in die Information einzuschreiben ist, nicht gefüllt ist. In diesem Fall zeigt das Signal 58406 am Eingang des Multiplexers 396 an, daß das Wiederaufsuch-Anfoderung-Voll-Register leer ist, da das Flip-Flop 584 nicht gesetzt ist. Datei-Auswahlsignale 40903 und 41106 werden den Auswahlanschlüssen des Multiplexers 396 zugeführt. Zu diesem Zeitpunkt weisen beide Auswahlsignale den Logikpegel "0" auf und der Eingangsanschluß 0 des Multiplexers 396 wird ausgewählt.
  • Gemäß Figur -140 wird das Buszyklussignal 25914 der zweiten Hälfte einem Eingang eines NAND-Gatters 565, einem UND-Gatter 409 und einem NAND-Gatter 478 zugeführt. Das Bus-Rückstellverriegelungssignal 24102 ist einem Eingang des UND-Gatters 409 und eines NAND-Gatters 476 zugeführt. Das Speicher-Referenzsignal 24414 Ist auf die Eingänge der NAND-Gatter 476 und 565 geschaltet. Das Bus-Adressbit 18 des Signales 20006 wird einem Eingang des NAND-Gatters 478 zugeführt. Die Signale 27808, 56506 und 47603 werden Eingängen eines NOR-Gatters 411 zugeführt, um das Datei-Schreibsignal 41106 zu erzeugen. Am Ausgang des UND-Gatters 409 ergibt sich das Signal 40903.
  • Da es sich nicht um einen Buszyklus der zweiten Hälfte oder um einen Bus-Speicherzyklus handelt, besitzt das Signal 25914 den Logikpegel "0". Beide Datei-Schreibauswahlsignale 40903 und 41106 weisen daher ebenfalls den Logikpegel "0" auf.
  • Gemäß Figur 14B wird das Signal 10410 dem Treiber/Empfänger 240 von dem Verbinder 104 gemäß Figur 14A zugeführt. Das Ausgangssignal 24006 wird gemäß Figur 14B dem Eingang eines Inverters 241 zugeführt, der ein Ausgangssignal 24102 erzeugt.
  • Das Speicher-Referenzsignal 10444 wird von dem Verbinder 104 dem Treiber/Empfänger 244 zugeführt, der ein Ausgangssignal 24414 erzeugt.
  • Wenn jedoch das Wiederaufsuch-Anforderungs-Voll-Flip-Flop 584 gemäß Figur 14N gesetzt ist, so ist die ISL-Einheit belegt.
  • Die ISL-Einheit wird daher keine Anweisung annehmen. Das Bus-Schreibfreigabesignal 64405 wird somit dem Takteingang eines D-Flip-Flops 404 gemäß Figur 14H zugeführt. Das interne Wiederaufsuchanforderung-Voll-Signal 58406, das dem Eingang CD zugeführt wird, ist auf "0" gesetzt. Das Flip-Flop 404 bleibt daher gesetzt. Das Funktions-Bestätigungssignal 40409 befindet sich auf dem Logikpegel "0" und wird den Eingängen eines UND-Gatters 401 und eines NAND-Gatters 421 zugeführt. Das sperrende Wartesignal 42103 wird einem Eingang eines UND-Gatters 447 zugeführt.
  • Ein Vergleichsignal 31808 ist auf einen weiteren Eingang des UND-Gatters 447 geschaltet. Da es sich nicht um einen Vergleichszyklus handelt, weist das Signal 31808 den Logikpegel "1" auf.
  • Ein internes Wiederaufsuch-Anforderungs-Setz-Signal 58506 wird einem Eingang des UND-Gatters 447 zugeführt. Das Signal 58506 steht am Ausgang des UND-Gatters 585 gemäß Figur 14N an.
  • Eingangssignale 40802 und 41008 besitzen den Logikpegel "1".
  • Das Signal 40903 wird dem Eingang eines Inverters 410 gemäß Figur 140 zugeführt, der an seinem Ausgang das Signal 41008 liefert.
  • Ein Wiederaufsuchsignal 56608 ist auf einen Eingang des UND-Gatters 585 gemäß Figur 14N geschaltet. Gemäß Figur 14K werden die Signale 40712, 33006 und 44512 den Eingängen eines UND-Gatters 442 zugeführt. Das ISL-Bereitschaftssignal 44512 weist den Logikpegel "1" " auf. Das Datenparität-Fehlersignal 33006 setzt den Logikpegel "1" da kein Daten-Paritätfehler vorliegt.
  • Das Wiederaufsuchsignal 56608 bildet den Ausgang eines NOR-Gatters 66 gemäß Figur 14N. Das Signal 31704 wird dem Eingang des NOR-Gatters 566 zugeführt und weist den Logikpegel "0" auf, da ein ISL-Funktions-OK-Signal 44208 am Eingang eines NOR-Gatters 317 den Logikpegel "1" aufweist.
  • Das Funktions-OK-Signal 40712 gemäß Figur 14K wird durch eine Decodierung des Speichers PROM 399 gebildet. Die 4 Ausgangssignale 39909-39912 werden einem NOR-Gatter 406 zugeführt. Solange eines der Signale den Logikpegel "1" aufweist, besitzt das Ausgangssignal 40606 den Logikpegel "0". Das Signal 40606 wird dem Eingang eines Inverters 407 zugeführt, dessen Ausgangssignal 40712 den Logikpegel "1" aufweist.
  • Gemäß Figur 14H ist das ISL-Wartesignal 44706 auf einen Eingang eines ODER-Gatters 629 geschaltet. Das Ausgangssignal 62906 wird dem Eingang eines Register 631 zugeführt. Dessen Ausgangssignal 63102 ist auf einen Inverter 36 geschaltet Das Ausgangssignal 63006 beaufschlagt den Eingang S eines D-Flip-Flops 453. Dessen Ausgangssignal 45309 befindet sich auf dem Logikpegel "1" und wird der Treiberseite eines Treibers/Empfängers 263 gemäß Figur 14B zugeführt. Das Ausgangssignal 26302 ist auf ein festverdrahtetes ODER-Gatter 262 geschaltet, das an den Verbinder 104 angeschlossen ist und sein Signal auf dem Bus als das Signal ESWAIT-OO aussendet.
  • Gemäß Figur 14H wird das Signal 58406 den Eingängen CD und R des Flip-Flops 404 zugeführt. Das Bus-Schreibfreigabesignal 844Q5 wird an den Takteingang angelegt und setzt das Flip-Flop 404 mit seiner Anstiegsflanke. Das Flip-Flop 404 signalisiert im gesetzten Zustand ein BestätIgungssg al für den Bus in der zuvor beschrieben Weise.
  • Gemäß Figur 14 0 speichern die Speicher RAM 161-166 die das Adressen-Dateiregister 103 gemäß Figur 8 umfassen, die Bus-Adressbits 0-23. Die Speicher RAM 364, 177 647, 365, 366 und 389, die das Daten-Dateiregister 92 gemäß Figur 8 umfassen, speichern die Daten-Bitsignale 0-15 und die Bus-Steuersignale.
  • Die Schreib-Auswahlsignale 40903 und 41106 wählen einen von 4 Speicherplätzen in jedem Speicher RAM aus und in den ausgewählten Speicherplätzen werden die Signale an den Eingangsanschlüssen dieses Speichers RAM gespeichert. Das Bus-Schreibfreigabesignal 64406 wird dem Takteingang eines jeden Speichers RAM zugeführt um die Eingangsdaten in jeden Speicher RAM einzutakten.
  • Zu dem Zeitpunkt, wo die Information in die Speicher RAM eingeschrieben ist, werden die Flip-Flops 644 und 584 gemäß Figur 14N gesetzt. Dies geschieht als eine Folge davon, daß das Flip-Flop 581 beim Anstieg des Signales 64405 während der Zeitperiode des 60ns-Verzögerungssignales 36008 gesetzt wird. Das Flip-Flop 584 wird daraufhin durch das 135ns-Verzögerungssignal 35602 gesetzt, da das Signal 58109 den Logikpegel "1" aufweist.
  • Gemäß Figur 14V werden die Signale 92306, 27108, 83006 und 58109 des Zyklusgenerators 146 gemäß+S den Eingängen des UND/ ODER-Gatters 388 zugeführt. Das Signal 92306 weist den Logikpegel "1" auf, da die ISL-Einheit keine Übertragung zu dem externen Bus ausführt. Das Signal 3306 besitzt den Logikpegel "1", da eine Haupt-Löschfolge nicht auftritt. Ferner befindet sich das Signal 27108 auf dem Logikpegel "1", da keine Bus-Registeroperation stattfindet, und das Signal 58109 weist ebenfalls den Logikpegel "1" auf.
  • Das Ausgangssignal 38808 wird dem ODER-Gatter 608 zugeführt.
  • Das Ausgangssignal 60808 ist auf den Eingang CD des Flip-Flops 464 geführt. Das Ausgangssignal 60408 ist auf den Takteingang des Flip-Flops 464 geschaltet. Die Signale 37606, 17612, 57206 und 46406 werden in der zuvor beschrieben Weise den Eingängen des UND-Gatters 604 zugeführt. Die Signale 37606, 46406 und 57206 befinden sich auf dem Logikpegel "1", wenn sich die ISL-Einheit im Leerlauf befindet. Da das Eingangssignal 38808 des ODER-Gatters 176 den Logikpegel "0" aufweist, besitzt das dem UND-Gatter 604 zugeführte Ausgangssignal 17612 den Logikpegel "1".
  • Die Flip-Flops 464 und 441 werden hierdurch gesetzt, um einen ISL-Zyklus in der zuvor beschrieben Weise zu starten.
  • Gemäß Figur 14 0 wird das Haupt-Löschfolgesignal 47005 und das interne Zyklussignal 46406 den Eingängen eines UND Gatters 369 zugeführt, wobei beide Signale den Logikpegel "0" aufweisen.
  • Wenn das Signal 46406 auf den Logikpegel "1" umschaltet, so schaltet das Ausgangssignal 36903 in dem Datendatei-Transmitterregister 121 gemäß Figur 8 auf den Logikpegel "1" um. Das Signal 36903 wird dem Freigabeanschluß der Register 367 und 368 zugeführt, die das Datendatei-Transmitterregister 121 gemäß Figur 8 umfassen. Daraufhin gibt das Register die Ausgangssignale 36702, 36705, 36706, 36709, 36712, 36715, 36716, 36719, 36802, 36805, 36806, 36809, 36812, 36815, 36816 und 36819 aus. Zusätzlich gibt das Register die Signale 39102, 39105, 3910 und 39109 aus.
  • Diese Signale werden festverdrahteten ODER-Gattern 332 und 334 bis 348 in Figur 14F zugeführt.
  • Gemäß Figur 14 0 wählen die Datei-Leseauswahlsignale 40211 und 40312 den Speicherplatz in dem Speicher RAM aus, der die an seinem Ausgang auftretende Information enthält. Die Signale 49014 und 90704 werden den Eingängen eines NOR-Gatters 402 zugeführt und diese befinden sich auf dem Logikpegel "1" während des internen Wiederaufsuch-Anforderungzyklus. Die Signale 49404, 49014 und 48502 werden den Eingängen eines NOR-Gatters 403 zugeführt Diese Eingangssignale befinden sich auf dem Logikpegel "1", da die ISL-Einheit sich nicht in einem der Zyklen befindet, die durch die Signale festgelegt sind, welche dem NOR-Gatter 403 zugef-trt werden. Das Ausgangssignal 40312 befindet sich auf dem Logikpegel "0".
  • Die zwei Lese-Auswahlsignale 40211 und 40312 auf dem Logikpegel "0" wählen den Speicherplatz 0 des Speichers RAM aus.
  • Der Speicherplatz 0 ist als das Wiederaufsuch-Anforderungsregister (RRQ-Register) definiert. Wenn die Datei-Schreibauswahlsignale 40903 und 41106 den Logikpegel "0" während der Dialogbusübertragung aufweisen, so wurde Information in den Speicherplatz 0 der Speicher RAM geschrieben.
  • Gemäß Figur 141 wird das Datensignal 33401 einem Inverter 333 zugeführt. Das Ausgangssignal 33310 ist auf den Eingang eines Registers 539 geschaltet. Das Zeittaktsignal 32610 und das Signal 39702 werden Eingängen eines NAND-Gatters 547 zugeführt. Gemäß Figur 14K befinden sich die Signale 41810 und 58306 auf dem Logikpegel "1" und sie werden den Eingängen des UND/ODER-Gatters 363 zugeführt. Das Ausgangssignal 36308 ist auf den Freigabeeingang eines Decodierers 397 geschaltet, der den Funktionscode-Decodierer 106 gemäß Figur 8 enthält. Da das Signal 36308 den Logikpegel "0" aufweist, ist der Decodierer 397 freigegeben. Die Adressbits 20-23 der Signale 15301, 15401, 15501 und 15601 werden dem Eingang des Decodierers297 zugeführt. In diesem Fall wird das Ausgangs-Steuersignal 39702 ausgewählt, da das Adressbit 21 des Signales 15401 den Logikpegel "1" und die Adressbits 20, 22 und 23 der Signale den Logikpegel "1" aufweisen. Gemäß Figur 14I veranlaßt bei einer Umschaltung des Zeittaktsignales 32610 auf den Logikpegel "0" das dem Takteingang des Registers 539 zugeführteAusgangssignal 54713 das Betätigungssignal 53910 zur Umschaltung auf den Logikpegel wenn das Datensignal 33401 den Logikpegel "1" aufweist. Die ISL-Einheit befindet sich daher in einem logischen Stop-Zustand. Wenn das Betätigungssignal 53910 den Logikpegel "1" aufweist, so befindet sich die ISL-Einheit in einem logischen On-Line-Zustand.
  • Gemäß Figur 14F werden die Signale 40006 40003, 40004 und 40005 festverdrahteten ODER-Funktionen 153 bis 156 zugeführt. Die Signale 40003 bis 40006 bilden Ausgangssignale des Registers 400 gemäß Figur 14K. Das Register 400 wird durch Signale 41811 und 60306 freigegeben, die den Freigabeanschlüssen des Registers 400 zugeführt werden. Das Signal 41811 wird am Ausgang des Registers 418 erzeugt. Das Signal 44208 wird dem Eingang des Registers 418 in der zuvor beschriebenen Weise zugeführt.
  • Die Signale 64508 und 57205 bilden die Eingänge eines UND-Gatters 603. Beide Eingangssignale weisen den Logikpegel "0" auf und werden weiter unten näher beschrieben. Das Ausgangssignal 60305 wird einem zweiten Freigabeeingang des Registers 400 zugeführt, wodurch das Ausgangssignal des Speichers PROM 399 gespeichert wird. Der Speicher PROM 399 ist für ausgewählte Operation codiert, wobei das Signal 40003 den Logikpegel "1" aufweist.
  • Das Signal 40003 wird der ODER-Verbindung 154 gemäß Figur 14F zugeführt und das Ausgangssignal 15401 ist in der zuvor beschrieben Weise auf den Decodierer 397 geschaltet.
  • Das Bus-Adressbit 17 des Signales 19914 wird einem Eingang des Registers 418 zugeführt, wenn das Signal 99914 den Logikpegel "1" aufweist. Das externe Adresssignal 41807 wird daraufhin als ein Ausgangssignal des Registers 418 ausgewählt1 um anzuzeigen, daß eine externe ISL-Einheit adressiert ist. Wenn sich das Signal 19914 auf dem Logikpegel "0" befindet, so wird das interne Adresssignal 41806 ausgewählt, um anzuzeigen, daß eine interne ISL-Einheit adressiert ist. Die Ausgangs-Steueranweisung wird sowohl von der internen als auch von der externen ISL-Einheit verarbeitet, unabhängig von dem Zustand des Bus-Adressbits 17 des Signales 19914.
  • Das Steuersignal 41815 am Ausgang des Registers 418 befindet sich für den Funktionscode 01 auf dem Logikpegel "1". Das Signal 41814 wird einem UND-Gatter 387 zugeführt. Wenn sich das Signal auf dem Logikpegel "0" befindet, so schaltet das an den Eingang eines NAND-Gatters 545 angelegte Ausgangssignal 38706 auf den Logikpegel "0" um. Das Signal 41802 wird ebenfalls dem Eingang des NAND-Gatters 545 zugeführt. Das weiter unten noch weiter zu beschreibende Signal weist ebenfalls den Logikpegel "0" auf.
  • Das Ausgangssignal 54513 wird einem Eingang eines NAND-Gatters 906 gemäß Figur 14U zugeführt Das interne Wiederaufsuch-Anforderungszyklussignal 58306 wird einem anderen Eingang des NANT-Gatters 906 zugeführt. Beide Eingangssignale 54513 und 58306 befinden sich auf dem Logikpegel "1". Das Ausgangssignal 90611 ist auf einen Eingang eines ODER-Gatters 763 geschaltet. Das Ausgangssignal des Gatters schaltet auf den Logikpegel 1 um, welcher dem Eingangsanschluß CJ eines JK-Flip-Flops 923 zugeführt wird. Das Signal 86011 am Eingang CK befindet sich auf dem Logikpegel "O", da der Haupt-Löschzyklus nicht beendet ist.
  • Das Zyklussignal 76208 wird einem Inverter 761 zugeführt. Das Ausgangssignal 76108 ist auf den Takteingang des Flip-Flops 923 geschaltet. Dieses Taktsignal wird 100ns in dem ISL-Zyklus angelegt. Das Flip-Flop 923 zeigt im gesetzten Zustand an, daß eine Übertragungsoperation von der internen zu der externen ISL-Einheit aufgetreten ist. Das Flip-Flop bleibt gesetzt, bis die Übertragung beendet ist.
  • Das Übertragungs-Voll-Signal 92305 wird an den Takteingang eines D-Flip-Flops 919 angelegt, wodurch dieses gesetzt wird. Das Ausgangssignal 91909 ist auf den Eingang eines NAND-Treibers 920 geschaltet. Das Ausgangssignal 92008 wird an den Eingang einer 125ns-Verzögerungsleitung 917 angelegt.
  • Das 37,5ns-Signal 91703 wird auf den Eingang eines ODER-Gatters 918 geschaltet. Das Ausgangssignal 91808 wird dem Rückstelleingang des Flip-Flops 919 zugeführt wodurch dieses zurückgestellt wird, nachdem es für 37, 5ns gesetzt war.
  • Das Übertragungszyklussignal 91908 wird einem Eingang eines NAND-Gatters 897 zugeführt. Das Haupt-Löschfolgesignal 86106 ist an den anderen Eingang des NAND-Gatters 897 angelegt und befindet sich bei dieser Operation auf dem Logikpegel "0".
  • Das externe Tastsignal 89701 wird in der externen ISL-Einheit benutzt, um die Daten einzutasten, die von der internen ISL-Einheit gesendet werden.
  • Gemäß Figur 142, in der die ISL-Schnittstellentreiber 115 und die externen Adress-Empfänger 104 gemäß Figur 8 veranschaulicht sind, wird das Übertragungs-Voll-Signal 92306 an die Takteingänge der Multiplexerregister 832, 835, 836, 838, 840, 842 und 846 angelegt. Die Signale 82610, 86404 und 87311 sind auf die Eingangsanschlüsse eines ODER-Gatters 911 geschaltet und weisen den Logikpegel "1" auf. Das Ausgangssignal 91108 wird den Auswahlsanschlüssen der Multiplexerregister 832 und 835 zugeführt und besitzt den Logikpegel "1". Es werden daher die an den Eingangsanschluss 1 angelegten Eingangssignale ausgewählt.
  • Die Signale 86404 und 87311 werden an Eingänge eines ODER-Gatters 912 angelegt. Das Ausgangssignal 91203 wird dem Auswahleingang des Multiplexerregisters 836 zugeführt. Da in diesem Fall die Signale 86404 und 87311 den Logikpegel "1" aufweisen wird der Anschluß 1 des Multiplexerregisters 836 ausgewählt.
  • Die Signale 43009 und 58306 werden den Eingängen eines NAND-Gatters 910 zugeführt. Das Ausgangssignal 91003 ist auf den Auswahlanschluß des Multiplexerregisters 840 geschaltet. Da in diesem Fall beide Signale 43009 und 58306 den Logikpegel "O" aufweisen, wird der Eing@@gsanschluß 1 des Multiplexerregisters 840 ausgewählt.
  • Die Multiplexerregister 838, 840 und 842 sind so geschaltet, daß der Eingangsanschluß 1 unter allen Umständen ausgewählt wird. Die Adressbits 0-23 der Signale 13201, 13301, 13401, 13501, 13601, 13701, 13801, 13901, 14e01, 14101, 14201, 14301, 14401, 14501, 14601, 14701, 14801, 14901, 15001, 15101, 15301, 15401, 15501 und 15601 werden in den Multiplexerregistern 832, 835, 836, g38, 840, 842 und 846 gespeichert.
  • Gemäß Figur 14AA, in welcher Figur die ISL-Schnittstellentreiber 139 und die externen Datenempfänger 116 gemäß Figur 8 veranschaulicht sind1 wird das Signal 92306 dem Takteingang der Multiplexerregister 849, 851, 853 und 855 zugeführt. Das signal 92806 ist an die Auswahleingänge der Multiplexerregister 851 und 853 angeschlossen. Die Auswahleingänge der Multiplexerregister 849 tind 855 sind so geschaltet, daß der Eingangsanschluß 1 ausgewählt wird. Das Auswahlsignal 92806 bildet den Ausgang eines UND-Gatters 928 in Figur 14W. Die Signale 59012 und 92505 werden den Eingängen des UND-Gatters 928 zugeführt,D a beide Eingangssignale den Logikpegel "0" bei dieser Operation aufweisen, wird der Eingangsanschluss 1 der Multiplexer/Register 851 und 853 in Figur 14AA ausgewählt.
  • Die Datenmultiplexer-Bits 0-15 der Signale 78307, 78409, 78507, 78609. 78707, 78809, 78907, 79009, 79107, 79209, 79307, 79409, 79509, 79607, 79709 and 79807 werden den Eingangsanschlüssen der Multiplexerregister 849, 851, 853 und 855 zugeführt.
  • Gemäß Figur 14T sind die Signale 78111 und 78208 auf die Auswahlanschlüsse 1 und 2 der Multiplexer 783-798 geschaltet, die den internen Datenmultiplexer 129 gemäß Figur 8 umfassen. Die Signale 42410 und 80108 werden einem ODER-Gatter 781 zugeführt, das ein Ausgangs-Auswahlsignal 78111 erzeugt. Die Signale 82010 und 80108 werden Eingängen eines ODER-Gatters 782 zugeführt, das ein Ausgangs-Auswahlsignal 78208 erzeugt. Da die Eingänge der ODER-Gatter 781 und 782 den Logikpegel "0" aufweisen, werden die Eingänge 0 der Multiplexer 783-798 ausgewählt. Die Datenbits 2-15 der Signale 33501, 33601,33701, 33801, 33901, 34001, 34101, 34201, 34301, 34401, 34501, 34601, 34701 und 34801 werden dem Eingangsanschluß 0 der Multiplexer 785 bis 798 entsprechend zugeführt. Die Signale 93012 und 93009 werden dem Eingangsanschluß der Multiplexer 783 und 784 entsprechend zugeführt.
  • Die Signale 93012 und 93009 bilden Ausgangssignale eines Multiplexers 930. Die Datenbits 0 und 1 der Signale 33201 und 33401 sind auf den Eingangsnanschluss 0 des Multiplexers 930 geschaltet. Das Signal 82706 ist an den Auswahlanschluss des Multiplexers 930 angelegt und besitzt bei dieser Operation den Logikpegel "0". Das Freigabesignal 80108 ist an den Freigabeanschluss der Multiplexer 783-788 angelegt und befindet sich auf dem Logikpegel "0". wodurch die Multiplexer 783-788 freigegeben werden.
  • Die Multiplexer 789 bis 798 sind immer freigegeben.
  • Zu diesem Zeitpunkt ist Adressen- und Daten-Information von der internen ISL-Einheit über den Dialogbus empfgangen und in Registern gespeichert worden. Die Adressen- und Daten-Signale werden über den Zwischen-Dialogbus zu der externen ISL-Einheit über die ISL-Schnittstellentreiber 115 und 139 gemäß Figur 8 gesendet.
  • Beispielsweise werden gemäß Figur 14AA die Ausgangssignale 84912-84915 des Multiplexerregisters 849 an den Eingang eines Treibers 848 angelegt. Die Ausgangssignale 84803, 84805, 84807 und 84809 werden an eine Reihe von Abschlußwiderständen 651 in Figur 14AC angelegt. Die Ausgangssignale 65111 bis 65114 der Widerstandsreihe 651 werden Anschlüssen eines Verbinders 660 zugeführt, der den ISL-Zwischen-Dialogbus bildet. Gemäß Figur 14AA ist der Ausgang der Multiplexer 851, 853 und 855 mit dem ISL-Zwischen-Dialogbus über Treiber 850, 852 und 854 und über die Widerstandsreihen 651, 652 und 653 gemäß Figur 14AC angeschlossen.
  • Die Signalleitungen der Verbinder 660 und 663 übertragen Information zu der externen ISL-Einheit. Die Signalleitungen der Verbinder 661 und 662 empfangen Information von der externen ISL-Einheit.
  • Gemäß Figur 14U wird das Signal 92305 dem Takteingang eines Registers 813 zugeführt. Die Eingangssignale 86404, 90002, 86712 und 90910 stellen 4 ISL-Zyklen dar, nämlich eine Speicheranforderung, eine Wiederaufsuchsanforderung, eine Speicherantwort und eine Wiederaufsuchsantwort. Der beschriebene ISL-Zyklus ist der interne Wiederaufsuch-Anforderungszyklus RROCYL. In diesem Fall weist das Signal 90002 den Logikpegel "0" auf. Das Ausgangssignal 81307 besitzt den Logikpegel t0 und wird dem Eingang einer; Treibers 314 in Figur I4AB für eine Übertragung zu der externen ISL-Einheit zugeführt.
  • Gemäß den Figuren 14AB, AC wird das Massesignal 67708 dem Eingangsanschluss F eines Empfänger/Treibers 733 zugeführt. Dieser Empist immer freigegeben, wenn die ISL-Verbindungskabel zwischen der internen und externen ISL-Einheit mit den entsprechenden Einheiten verkabelt sind. Das Signal 67708 ist das Ausgangssignal eines Inverters 677 gemäß Figur 14AC. Ein Kondensator 667 und ein Widerstand 668 sind an den Eingang des Inverters 677 angeschlossen. Eine Spannung von +5Volt wird dem anderen Anschluss des Widerstandes 668 zugeführt. Masse an liegt dem anderen Anschluss des Kondensators 667.
  • In der externen ISL-Einheit ist ein Wechselspannungs-Massesignal 66201 an den Stift 1 des Verbinders 662 angeschlossen und über das Kabel mit dem Anschlussstift 1 des internen ISL-Verbinders 663 verbunden, der an Masse angeschlossen ist.
  • Wenn die Kabel miteinander verbunden werden, so tritt die Masse an dem Anschluss-Stift 1 des Verbinders 663 an dem Eingang des Inverters 677 auf und veranlaßt das Signal 67708 zur Annahme des Logikpegels "1", wodurch der Empfänger 733 gemäß Figur 14AB freigegeben wird. Wenn das Kabel zwischen den Doppeleinheiten aufgetrennt wird, so wird das Wechselspannungs-Masse-Signal des Stiftes 1 des Verbinders 662, d.h. das Signal 66201 durch den Widerstand 668 nach oben gezogen, so daß das Wechselspannungs-Nassesignal 67708 zur Annahme des Logikpegels "O" veranlaßt wird. Dieses Signal sperrt die Ausgänge des externen Empfängers 733 gemäß Figur 14AB. Wenn daher die Kabel miteinander verbunden sind, so wird das externe Tastsignal 73307 dem Takteingang eines JK-Flip-Flops 874 gemäß Figur 14V zugeführt, welches durch die abfallende Flanke des Tastsignales gesetzt wird.
  • In der externen Einheit wird das Ausgangssignal 87409 dem Eingang eines UND-Gatters 799 zugeführt. Das Signal 620888 wird an den anderen Eingang des UND-Gatters 799 angelegt. Da das Signal 62008 den Logikpegel "1" aufweist, besitzt das Ausgangssignal 79911 ebenfalls den Logikpegel "1". Das Signal 79911 wird einem Eingang eines UND-Gatters 812 gemäß Figur 14AB zugeführt. Das Signal 67708 weist den Logikpegel "1" auf, da die Kabel miteinander verbunden sind, so daß das erzeugte Freigabesignal 81208 den Logikpegel 1 aufweist. Das Signal 81208 wird dem Freigabeanschluss des Empfänger /Treibers 815 zugeführt. Das Signal 66222 am Eingang wurde in der internen ISL-Einheit erzeugt.
  • Das Ausgangssignal 81509 wird dem Eingang eines Inverters 816 zugeführt. Das Ausgangssignal 81606 wird an einen Eingang eines UND/NOR-Gatters 578 gemäß Figur 14V angelegt.
  • Die Signale 93214 und 92306 sind auf den Eingang des UND/NOR-Gatters 578 geführt und sie weisen den Logikpegel "1" auf.
  • Das externe unerledigte Ausgangssignal 57808 ist auf einen Eingang eines UND-Gatters 558 geschaltet. Das Signal 87407 wird an den anderen Eingang des UND-Gatters 558 angelegt und besitzt den Logikpegel "O". Das Ausgangssignal 58803 mit dem Logikpegel "0" wird einem Eingang eines UND-Gatters 571 zugeführt. Das Vergleich signal 27909 ist auf den anderen Eingang des UND-Gatters 571 geschaltet und besitzt den Logikpegel "O", da es sich nicht um einen Vergleichzyklus handelt. Das Signal 57106 ist an den Eingang eines NOR-Gatters 176 angeschlossen. Das Ausgangssignal 17612 mit dem Logikpegel "1" wird einem Eingang des UND-Gatters 604 zugeführt. Dies führt zu dem ISL-Zyklus in der zuvor beschriebenen Weise.
  • In diesem Fall wird jedoch das externe Zyklus-Flip-Flop 572 anstelle des internen Zyklus-Flip-Flops 464 gesetzt. Da ferner das Flip-Flop 464 nicht gesetzt wird, bleibt das Register 490 leer und die Zyklussignale 58306, 59012, 486Q3 und 49303 verbleiben auf dem Logikpegel "0". Stattdessen wird gemäß Figur 14U das externe Zyklussignal 90201 erzeugt.
  • Die Signale 81509 und 57206 werden dem Eingang eines NAND-Gatters 902 zugeführt. Das Ausgangssignal 90201 ist das Signal RRQCYR, das den externen Wideraufsuch-Anforderungszyklus in der externen ISL-Einheit definiert.
  • Da kein Informationsübertragungsmodus vorliegt, wird das Ausgangssignal 57304 des UND-Gatters 573 gemäß Figur 14V mit dem Logikpegel "1" einem Eingang eines UND-Gatters 880 gemäß Figur 14AB zugeführt. Das Wechselspannungs-Massesignal 67708 wird dem anderen Eingang zugeführt. Das Ausgangssignal 88006 ist auf den Freigabeanschluß des Empfängers 803 Figur 14V geschaltet. Das Signal 56108 wird dem Eingang eines Inverters 876 zugeführt.
  • Das Ausgangssignal 87602 ist mit einem Eingang eines UND-Gatters 878 gemäß Figur 14AB verbunden. Das Massesignal 66201 wird dem anderen Eingang zugeführt. DasAusgangssignal 87803 wird dem Freigabeeingang der Treiber 882 und 884 gemäß Figur 14Z zugeführt. Die Treiber/Empfänger 889 bis 892, 818 und 817 gemäß Figur 14AA und der Treiber/Empfänger 809 gemäß Figur 14AB werden in ähnlicher Weise wie der Treiber/Empfänger 803 freigegeben.
  • Ferner werden gemäß Figur 14Z die Treiber/Empfänger 881-886 durch das Extern-Signal freigegeben, um die ISL-Zwischen-Dialogbusinformation zu empfangen.
  • Die Adressen- und Datenleitungen und einige Steuerleitungen sind von der internen ISL-Einheit zu der externen ISL-Einheit übertragen worden und es ist ein ISL-Zyklus in der externen ISL-Einheit ausgelöst worden.
  • Gemäß Figur 14K wird das externe Signal 56108 dem Eingang eines UND/NOR-Gatters 363 zugeführt. Das Signal 93214 wird an den anderen Eingang des UND/NOR-Gatters 363 geführt. Wie zuvor beschrieben wird der Decodierer 397,der den Funktionscode-Decodierer 106 gemäß Figur 8 umfaßt,freigegeben.
  • Das Ausgangs-Steuersignal 39702 wird wie zuvor ausgewählt, da die Adresssignale 15301, 15401, 15501 und 15601 über den Zwischendialogbus von der anderen ISL-Einheit empfangen werden.
  • Gemäß Figur 14V erzeugt die Verzögerungsleitung 374 das Ende-Zyklussignal 37407, das dem Inverter 377 zugeführt wird. Das Ausgangssignal 37712 wird an das NAND-Gatter 323 angelegt. Das Signal 32712 wird ebenfalls an das NAND-Gatter 323 angelegt.
  • Das Ausgangssignal 32306 wird dem Eingang eines ODER-Gatters 463 zugeführt. Das Ausgangssignal 46306 wird an ein ODER-Gatter 291 angelegt, welches das externe Löschsignal 29111 erzeugt, das das Flop-Flop 572 zurückstellt und dadurch den externen Zyklusteil des Ausgang-Steuerbefehls beendet. Die endgültige Beendigung des Befehls findet in der internen ISL-Einheit statt. Das Übertragungs-Erledigt-Signal 92206, wie es in der externen ISL-Einheit durch das CYC100-Signal 76208 und das externe Zyklussignal 57205 an dem UND-Gatter 922 erzeugt wird, wird in der internen ISL-Einheit über die zuvor erwähnten Empfänger empfangen.
  • Gemäß Figur 14U wird in der internen ISL-Einheit das Signal 73303 an den Eingang eines NOR-Gatters 739 angelegt. Das Ausgangssignal 73913 wird dem Rückstellanschluss des Flip-Flops 923 zugeführt, wodurch dieses zurückgestellt wird. Das Flip-Flop 923 war ursprünglich gesetzt worden, als die Informationsübertragung zwischen der internen und externen ISL-Einheit gestartet wurde.
  • Gemäß Figur 14V wird das Signal 92306 erneut dem UND- /NOR-Gatter 388 und 578 zugeführt, um einem weiteren ISL-Zyklus in der internen ISL-Einheit stattzugeben, wodurch die interne ISL-Einheit in die Lage versetzt wird, eine andere Anweisung von dem Bus anzunehmen.
  • Der Ausgilngs-Urlterbrechung s s teuerbe lädt die Unterbrechungsinformation in die ISL-Einheit, so daß bei einer ausgelösten Unterbrechung der Zentralprozessor auf dem vorgegebenen Pegel unterbrochen werden kann.
  • Gemäß Figur 14N ist das Flip-Flop 581 in der zuvor beschrieben Weise gesetzt. Das Signal 64405, welches das Flip-Flop 581 setzt, taktet ebenfalls die über den Bus empfangene Adresse, die Daten-und die Steuerinformation in die Adressen- und Daten-Registerdatei gemäß Figurl4Q. Das Signal 58109 wird wie zuvor an den Eingang des Registers 490 gemäß Figur 14V angelegt.
  • Gemäß Figur 14K geben die an das UND/NOR-Gatter 363 angelegten Signale 41810 und 58306 das Ausgangssignal 36308 frei, wodurch der Decodierer 397 freigegeben wird. Wie zuvor wird der Speicher PROM 399 adressiert und die an dem adressierten Speicherplatz befindliche Information in dem Register 400 gespeichert. Das Ausgangssignal des Registers 400 wird den festverdrahteten ODER-Verbindungen gemäß Figur 14F und den Eingangsanschlüssen des Decodierers 397 zugeführt. In diesem Fall wird das Ausgangs-Unterbrechungssteuersignal 39710 ausgewählt und einem Eingang eines UND-Gatters 551 zugeführt. Das Signal 57508 wird dem anderen Eingang des UND-Gatters 551 zugeführt und besitzt den Logikpegel "0". Das Ausgangssignal 55106 ist gemäß Figur 14M auf einen Eingang eines NAND-Gatters 825 geschaltet. Das Zeittaktsignal 32610 wird dem anderen Eingang des NAND-Gatters 825 zugeführt. Das Ausgangssignal 82504 wird den Takteingängen der Register 819 und 857, dem Unterbrechungskanalregister 132 und dem Unterbrechungspegelregister 134 gemäß Figur 8 zugeführt.
  • Die Datenbits 6-8 in Form der Signale 33901, 34001 und 34101 werden den Eingängen des Registers 819 und die Datenbits 10-15 in Form der Signale 34301, 34401, 34501, 34601, 34701 und 34801 werden den Eingängen des Registers 857 zugeführt, wodurch dieser Zyklusteil des Befehls beendet wird. Das interne Zyklus-Flip-Flop 464 gemäß Figur 14V wird, wie zuvor beschrieben zurückgestellt.
  • Wenn dieser Befehl durch die interne ISL-Einheit ausgelöst wurde, so wird das RRQ-Voll-Flip-Flop 584 gemäß Figur 14N in der zuvor beschriebenen Weise zurückgestellt.
  • Wenn die externe ISL-Einheit den Ausgangs-Unterbrechungssteuerbefehl verarbeitet, so setzt in der internen ISL-Einheit das BSAD17-Signal 19914 am Eingang des Registers 418 gemäß Figur 14K mit dem Logikpegel "1" das externe Adresssignal 41807 auf den Logikpegel "1" und das interne Adresssignal 41806 auf den Logikpegel "0". Das Ausgangssignal 38706 des UND-Gatters 387 mit dem Logikpegel "0" setzt das Ausgangssignal 54513 des NAND-Gatters 545 auf den Logikpegel "1". Hierdurch wird das Ausgangssignal 57508 des UND-Gatters 575 auf den Logikpegel "1" gesetzt. Das Ausgangssignal 55106 des UND-Gatters 551 schaltet daraufhin auf den Logikpegel "1" um.
  • Gemäß Figur 14N setzt das Signal 55106 mit dem Logikpegel "1" das Ausgangssignal 82504 des NAND-Gatters 825 auf den Logikpegel "0", wodurch verhindert wird, daß Information in die Register 819 und857 geladen wird.
  • In diesem Fall wird die interne ISL-Einheit die Information zu der externen ISL-Einheit übertragen. Gemäß Figur 14U setzt das Signal 54513 mit dem Logikpegel "1" das Ausgangssignal 90611 des NAND-Gatters 906 auf den Logikpegel "0", wodurch das Signal 76308 auf den Logikpegel "1" gesetzt wird. Hierdurch wird wie zuvor beschrieben, das Flip-Flop 923 gesetzt und der Übertragungszyklus von der internen zu der externen ISL-Einheit erzeugt.
  • Der Rückstell-Zeitgeberbefehl gibt eine Anzahl von Zeitgebern in der internen ISL-Einheit frei. Das Ausgangs-Zeitgebersignal 39717 wird durch den Decodierer 397 gemäß Figur 14K mit dem Logikpegel "0" erzeugt und einem Eingang eines UND-Gatters 553 zugeführt. Da dies eine interne Operation ist, befindet sich das externe Funktionssignal 57508, das dem anderen Eingang des UND-Gatters 553 zugeführt wird, auf dem Logikpegel "0".
  • Das Ausgangssignal 55311 mit dem Logikpegel "0" wird dem Eingang eines Inverters 554 zugeführt. Das Ausgangssignal 55404 mit dem Logikpegel "1" ist an den Eingang eines NAND-Gatters 280 gemäß Figur 14X angelegt. Das um Ozons verzögerte Zeittaktsignal 32502 wird an den anderen Eingang des NAND-Gatters 280 angelegt.
  • Das Ausgangssignal 280C8 wird dem Takteingang eines Registers 915 zugeführt, das einen Teil des Modus-Steuerregisters 135 gemäß Figur 8 bildet. Die Ausgangssi-gnale des Registers 914 ermöglichen eine Anzahl von Zeitgeberzuständen. Wenn einer dieser Zeitgeberzustände abläuft, so wird der Ausgang-Zeitgeberbefehl benutzt, um den Zeitgeber zurUckzustellen und weitere Zeitablauffehler zu verhindern.
  • Das Ausgangssignal 91407 ist das Überwachungs-Zeitgeber-Gatter-Freigabesignal. Der Überwachungszeitgeber ist ein Zeitgeber für eine Sekundelder im Zusammenhang mit der Software benutzt wird.
  • um festzustellen, ob ein Gerät für einen Dialog mit der ISL-Einheit nicht verantwortlich ist. Das Ausgangssignal 91402 stellt den Überwachungszeitgeber zurück. Das Ausgangssignal 91410 ist das Zeitgeber-Freigabesignal. Das Zeitablauf-Freigabesignal testet, ob ein Gerät einen Hardwarefehler aufweist. Das Ausgangssignal 91415 ist das Unterbrechungs-Freigabe-Rückstellsignal. Das Unterbrechungs-Freigabe-Rückstellsignal führt einen Test auf nichtexistente Systemmittel durch. Diese Unterbrechung kann während einer Speicher-Schreiboperation oder nach einem Speicher-Zeitablauf erfaßt werden.
  • Sowohl während der Haupt-Löschfolge als auch während einer der zuvor angegebenen Zeitgeberoperationen befindet sich das Ausgangs-Löschsignal 55208 auf dem Logikpegel "1", wenn eines der Signale 28008 oder 47006, die beide dem Eingang eines NOR-Gatters 552 zugeführt werden, den Logikpegel "0" aufweist. Dieses Signal gibt die Löschung aller Zeitgeber in der ISL-Einheit frei.
  • Gemäß Figur 14Y, in der die Zeitgeber- und Statuseinheit 133 von Figur 8 dargestelltlist, werden das Datenbit 3 in Form des Signales 33601 und das Ausgangs-Löschsignal 55203 dem Eingang eines NAND-Gatters 600 zugeführt. Alle Datenbits 9-15 besitzen während der Haupt-Löschfolge den Logikpegel "1".
  • Das Ausgangs-Löschsignal 60006 wird dem Rückstelleingang eines Wiederaufsuch-Zeitablauf-D-Flip-Flops 599 zugeführt, wodurch dieses zurückgesetzt wird. Die Wirkungsweise des Flip-Flops 599 soll weiter beschrieben werden.
  • In gleicher Weise wird das Ausgangs-Löschsignal 55203 und das Datenbit 0 in Form des Signales 33201 den Eingängen eines NAND-Gatters 506 zugeführt. Das Ausgangssignal 50608 ist auf den Rückstelleingang eines D-Flip-Flops 505 geführt, wodurch dieses zurückgesetzt wird. Das Flip-Flop 505 zeigt im gesetzten Zustand an, daß keine Antwort vom Speicher empfgangen wurde. Diese Operation wird weiter unten beschrieben.
  • Das Ausgangs-Löschsignal 55203 und das Datenbit 1 wird den Eingängen eines NAND-Gatters 460 zugeführt. Das Ausgangssignal 46011 ist auf den Rückstelleingang eines D-Flip-Flops 459 geschaltet, das hierdurch zurückgesetzt wird. Das Flip-Flop 459 zeigt im gesetzten Zustand einen E/A-Geräte-Zeitablauf an.
  • Gemäß Figur 14X wird das Ausgangs-Löschsignal 55203 und Datenbit 2 in Form des Signales 33501 den Eingängen eines UND-Gatters 635 zugeführt. Das Ausgangssignal 63503 ist auf den Rückstelleingang von Zählern 636 und 637 geschaltet, wodurch diese Zähler zurückgestellt werden. Diese Zähler 636 und 637 bilden einen Teil der Überwachungs-Zeitgebersteuerung. Die Operation der Überwachungs-Zeitgebersteuerung wurde zuvor beschrieben.
  • Der Ausgang-Adressenbefehl beeinflußt im Gegensatz zu den zuvor beschriebenen Befehlen nicht die externe ISL-Einheit. Die Ausgangs-Adressenbefehle werden nur an die interne ISL-Einheit ausgegeben, da alle Adressen durch die interne ISL-Einheit gesteuert werden. Der Ausgangsbefehl lädt eine Adresse in die interne ISL-Einheit. Diese Adresseninformation beinhaltet eine Kanaladresse und/oder eine Speicheradresse. DerAusgangs-Adressenbefehl wählt einen der Adressspeicherplätze aus Gemäß Fig. 14K wählen die Ausgangs-Adressbefehle das Ausgangssignal 39706 des Funktionscode-Decodierers 397 aus. Gemäß Fig.
  • 14Q, in welcher der RAM-Zähler 118 und das RAM-Steuerregister 108 von Fig. 8 dargestellt sind, werden die Signale 39706 und ein um 50 ns verzögertes Zeittaktsignal 32404 den Eingängen eines NAND-Gatters 743 zugeführt. Das Ausgangssignal 74310 ist auf den Takteingang des Registers 758 und auf den Eingang eines Inverters 742 geschaltet. Das Ausgangssignal 74212 wird dem Anschluß G1 der RAM-Zähler 744, 745 und 746 zugeführt, wodurch die Dateneingänge dieser Zähler freigegeben werden.
  • Das Register 758 wird mit den Datenbits 3-5 der Signale 33601, 33701 und 33801 geladen, welche Signale die Schreib-Freigabesteuerung der drei RAM-Speicher (CP-Übersetzer, Speicher-Übersetzer und Kanalbit) bilden.
  • Der Zähler 744 wird mit den Datenbits 6 und 7 der Signale 22901 und 34001 geladen. Der Zähler 745 wird mit den Datenbits 8-11 der Signale 34101, 34201, 34301 und 34401 geladen und der Zähler 746 wird mit den Datenbits 12-15 der Signale 34501, 34601, 34701 und 34801 geladen.
  • Der Ausgangs-Adressenbefehl wird durch die RAM-Zähler 744, 745 und 746 vervollständigt, die mit der Adresse der Speicherplätze geladen sind, welche gelesen oder modifiziert werden, sowie durch das Register 258, das die Schreib-Freigabebits für die RAM-Auswahl speichert.
  • Der Ausgangs-Datenbefehl wird zusammen mit dem Ausgangs-Adressenbefehl benutzt. Unter Benutzung der Adress-Speicherplätze und der Speicher RAM, die durch den Ausgangs-Adressenbefehl festgelegt werden, werden die von dem Dialogbus empfangenen Daten während dieses Befehles in den Speichern RAM an der festgelegten Adresse gespeichert.
  • Gemäß Fig. 14K wird das Ausgangssignal 39715 des Decodierers 397 auf den Logikpegel "0" gesetzt. Wie zuvor beschrieben, werden das Signal 39715 und das externe Funktionssignal 57508, die beide den Logikpegel "0" aufweisen, dem Eingang eines UND-Gatters 643 zugeführt. Das RAM-Schreibsignal 64303 mit dem Logikpegel "0" wird dem Eingang des NOR-Gatters 639 zugeführt.
  • Das Schreib-Freigabesignal 63908 weist den Logikpegel "1" auf.
  • Gemäß Fig. 14V werden das Signal 63908 und das um 50 ns verzögerte Zeittaktsignal den Eingängen des UND-Gatters 638 zugeführt.
  • Hierdurch wird das Speicher-Schreibsignal 63811 auf den Logikpegel "0" gesetzt.
  • Gemäß Fig. 14Q werden die Signale 53910 und 56108 dem Eingang des UND-Gatters 748 zugeführt. Das Ausgangssignal 74808 ist an den Freigabeeingang der Register 741 und 929 angelegt, wodurch die in den RAM-Zählern 744-746 gespeicherte Adresse an dem Ausgang der Register ausgegeben wird. Die Ausgangssignale des RAM-Steuerregisters 108 gemäß Fig. 8, die in Fig. 14F durch die Signale 74102, 74105, 74106, 74109, 74112, 74115, 74116, 74119, 92905, 92906, 92909, 92912, 92915 und 92916 vorgegeben sind, werden den fest verdrahteten ODER-Anschlüssen 137-149 zugeführt.
  • Gemäß Fig. 14Q wird der Ausgang des Registers 758 den ODER-Gattern 730, 737 und 759 zugeführt. Die Ausgangssignale 73003, 73706 und 75906 legen den Speicher RAM fest, in den die in den Registern 741 und 929 gespeicherte Adresse einzuschreiben ist.
  • Das Signal 73003 bildet den Speicher-Übersetzungs-Schreibfreigabeausgang. Das Signal 73706 bildet den Kanal-Schreibfreigabeausgang und das signal 75906 bildet das CP-Übersetzungs-Schreibsignal Es ist daher möglich, in irgendeine Kombination der Speicher RAM einzuschreiben. Die Signale 73003, 73706 und 75906 werden ebenfalls in dem Register 929 gespeichert.
  • Die Signale 75906, 73706 und 73703 treten auf dem Adressbus in der ISL-Einheit als Adressignale 13701, 13801 und 13901 entsprechend auf. Das Signal 13701 wird dem Eingang des NAND- Gatters 760 in Fig. 14W zugeführt. Das Signal 63811 bildet den anderen Eingang des NAND-Gatters 760,und das Ausgangssignal 76003 wird dem Schreib-Freigabeeingang der Speicher RAM 757 und 754 sowie den CP-Quellen- und Bestimmungsspeichern RAM 131 und 113 gemäß Fig. 8 zugeführt.
  • Gemäß Fig. 14R werden die Signale 13801 und 63811 den Eingängen des NAND-Gatters 312 zugeführt. Das Ausgangssignal 31206 wird an den Schreib-Freigabeeingang des Speichers RAM 276 und an den Kanal-Trefferbit-Speicher RAM 142 gemäß Fig. 8 angelegt.
  • Gemäß Fig. 14S werden die Signale 13901 und 63811 an die Eingänge des NAND-Gatters 859 angelegt. Das Ausgangssignal 85906 ist auf den Schreib-Freigabeeingang der Speicher RAM 706 bis 715 und 883 sowie auf den Speicher-Übersetzungs- und Trefferbit-Speicher RAM 125 gemäß Fig. 8 geführt.
  • Gemäß Fig. 14Q werden am Ende des Befehls die RAM-Zähler 744-746 durch das Signal 74711 in ihrem Zählstand um 1 erhöht, indem dieses Signal dem Takteingang +1 des Zählers 746 zugeführt wird.
  • Das Eingangssignal 39715 des NOR-Gatters 908 weist den Logikpegel "0" auf, wodurch das Ausgangssignal 90812 ebenfalls den Logikpegel "0" aufweist. Da sich das Signal 90002 auf dem Logikpegel "0" befindet, besitzt auch das Ausgangssignal 74003 den Logikpegel "0". Da das Ende-Impulssignal 37606 den Logikpegel "0" aufweist, erhöht das Ausgangssignal 74711 mit dem Logikpegel "0" den Zähler 746 am Ende des ISL-Zyklus, wenn das Signal 97606 auf den Logikpegel "1" umschaltet, und die Zähler 745 und 746 werden durch die Übertragssignale 74612 und 74512 entsprechend erhöht.
  • Gemäß Fig. 14N wird das RRQ-Voll-Flip-Flop 584 zurückgestellt, wenn die Eingangssignale 76208, 56803, 47006 und 57611 des UND/ NOR-Gatters 286 den Logikpegel "1" aufweisen.
  • Bei der externen Operation des Ausgangs-Maskendatenbefehls wird die Ausgangs-Maskenadresse nur über den internen Bus ausgegeben, so daß,wenn ein Ausgangs-Maskendatenbefehl an einen externen Bus auszugeben ist, die Adresse über den externen Bus in der gleichen Weise gesendet wird, wie dies zuvor beschrieben wurde, wobei dies über den Adressbus geschieht und die Daten und andere Funktionen der Datendatei entnommen werden.
  • Zum Einschreiben in die externen ISL-RAM-Speicher wird die Adressen- und Dateninformation von der internen ISL-Einheit zu der externen ISL-Einheit gesendet,und der Zähler in der externen ISL-Einheit wird nicht benutzt, um die Adressen der Speicher RAM zu steuern. Die Information für die Adressierung kommt immer von der internen ISL-Einheit.
  • Die Eingangs-Unterbrechungssteuerung wird von dem Zwischen-Dialogbus genau in der gleichen Weise wie die Ausgangsbefehle empfangen, wobei sich jedoch das Ausgangssignal 39909 des Speichers PROM 399 gemäß Fig. 14K auf dem Logikpegel "1" befindet.
  • Das Signal 39910 wird dem Eingang des Registers 400 zugeführt.
  • Das Ausgangssignal 40005 ist an den fest verdrahteten ODER-Anschluß 156 in Fig. 14F angelegt. Das Signal 15601 mit dem Logikpegel "1" wird dem Eingang des Decodierers 397 gemäß Fig. 14K zugeführt. Das Ausgangssignal 39709 weist den Logikpegel "0" auf.
  • Ferner werden die Signale 19914, 44208 und 44508 den Eingängen des Registers 418 zugeführt Die Ausgangssignale 41806, 41810 und 41814 befinden sich auf dem Logikpegel "1". Diese Signale werden dem Eingang des UND-Gatters 387 zugeführt. Das Ausgangssignal 38706 mit dem Logikpegel "1" ist auf den Eingang des NAND-Gatters 545 geführt. Das Ausgangssignal 54513 mit dem Logikpegel "O" ist auf den Eingang eines NOR-Gatters 613 geschaltet. Das Ausgangssignal 61306 wird hierdurch auf "1" gesetzt.
  • Gemäß Fig. 14N sind die Flip-Flops 581 und 584 erneut gesetzt, und es wird ein interner ISL-Zyklus in der zuvor beschriebenen Weise ausgelöst. Die Adressen- und Dateninformation auf dem Dialogbus wird in den Registerdateien der internen ISL-Einheit gespeichert.
  • Die Absicht dieses Befehls dient dem Lesen der zwei Register 819 und 857 gemäß Fig. 14M. Das Register 819 enthält die CP-Kanaladresse und das Register 857 enthält einen Pegel, auf dem die Unterbrechung gesteuert wird. Die Information von dem Register 819 entsprechend dem Unterbrechungs-Kanalregister 132 gemäß Fig. 8 und von dem Register 857 entsprechend dem Unterbrechungs-Pegelregister 134 gemäß Fig. 8 wird auf den Dialogbus gegeben.
  • Die Signale 81902, 81907, 81910, 81915, 85715, 85702, 85710, 85707, 85705 und 85712 werden an den Eingangsanschluß 3 der internen Datenmultiplexer 789 bis 798 gemäß Fig. 14 T angelegt.
  • Massesignale werden an die Eingangsanschlüsse 3 der internen Datenmultiplexer 783 bis 788 angelegt. Die Signale 39709 und 42708 sind an die Eingänge eines NOR-Gatters 801 angelegt. Das Signal 39709 weist den Logikpegel "0" auf. Das Ausgangssignal 80108 befindet sich auf dem Logikpegel "1" und wird den Eingängen von ODER-Gattern 781 und 782 zugeführt. Die Ausgangssignale 78111 und 78208 mit dem Logikpegel "1" sind auf die Auswahlanschlüsse 1 und 2 der Multiplexer 783 bis 798 geführt, wodurch der Eingangsanschluß 3 der Multiplexer ausgewählt wird.
  • Die Signale 78907, 79009, 79107 und 79209 werden dem Eingangsanschluß 0 eines Multiplexers 780 gemäß Fig. 14W zugeführt, der dem Datenmultiplexer 137 gemäß Fig. 8 entspricht. Die Ausgangssignale 78004, 78007, 78009 und 78012 werden dem Eingangsanschluß 1 des Multiplexers 526 gemäß Fig. 14 G zugeführt. Die Ausgangssignale 78609, 78307, 78507, 78409, 78707, 79307, 79509, 79607, 79709 und 79807 werden dem Eingangsanschluß 1 der Multiplexerregister 525, 527 und 528 gemäß Fig. 14G zugeführt, die das Datenmultiplexerregister 138 gemäß Fig. 8 umfassen. Das Ausgangssignal 52408 des UND/NOR-Gatters 524 mit dem Logikpegel "1" wird dem Auswahlanschluß der Multiplexerregister 525, 526 und 527 zugeführt, wodurch der Eingangsanschluß 1 ausgewählt wird. Die Signale 52408 und 42709 weisen den Logikpegel "1" auf und werden den Eingängen eines UND-Gatters 372 zugeführt.
  • Der Ausgang dieses Gatters schaltet auf den Logikpegel "1" um und dieses Ausgangssignal wird dem Auswahlanschluß des Multiplexerregisters 528 zugeführt.
  • Gemäß Fig. 14G werden die Signale 15202, 61306 und 58306 an den Eingang eines NAND-Gatters 465 angelegt. Das Adressbit 20 in Form des Signales 15202 zeigt an, daß ein Eingangsbefehl ausgeführt wird.
  • Das Ausgangssignal 46508 mit dem Logikpegel "0" wird dem Eingang eines NOR-Gatters 378 zugeführt. Das Ausgangssignal 37806 besitzt den Logikpegel "1".
  • Gemäß Fig. 14D werden die Signale 76208 und 37806 mit dem Logikpegel "1" den Eingängen eines UND/NOR-Gatters 278 zugeführt. Das Ausgangssignal 27808 ist an die Takteingänge der Multiplexerregister 525 bis 528 gemäß Fig. 14G angelegt.
  • Die Ausgangssignale 52514, 52512, 52513, 52515, 52613, 5 52614, 52615, 52712, 52714, 52713, 52715, 52814, 52815, 52813 und 52812 werden an Paritätsgeneratoren 521 und 522 angelegt, die Paritätssignale 52109 und 52209 erzeugen.
  • Gemäß Fig. 140 werden die Signale 27808 und 56406 den Eingängen eines ODER-Gatters 562 zugeführt. Das Ausgangssignal 56211 ist an den Eingang eines Inverters 563 geführt. Das Ausgangssignal 56308 ist auf den Takteingang eines ISL-Anforderungs-Filp-Flops 450 geschaltet. Das Signal 45009 und das Bus-Belegtsignal 20804 bilden die Eingänge eines NAND-Gatters 533. Wenn der Bus nicht belegt ist, so setzt das Ausgangssignal 53303, das dem Setzeingang eines MY-Anforderuns-Flip-Flops 534 zugeführt wird, dieses Flip-Flop.
  • Das Signal 56211 wird ebenfalls dem Takteingang des ISLUOK-Flip-Flops 446 zugeführt, wodurch dieses gesetzt wird und den Bus-Prioritätsschaltkreis durch das Signal 44609 mit dem Logikpegel "1" freigibt, das einem NAND-Gatter 520 zugeführt wird.
  • Wenn alle Eingangsbedingungen des NAND-Gatters 520 erfüllt sind, so wird das Ausgangssignal 52009 dem Setzeingang eines MY-Datenzyklus-Jetzt-Flip-Flops 517 zugeführt, wodurch angezeigt wird, daß die ISL-Einheit Information auf den Dialogbus ausgibt.
  • Die Ausgangssignale der Multiplexerregister 525 bis 528 gemäß Fig. 14G und der Paritätsgeneratoren 521 und 522 werden gemäß Fig. 14B den Eingängen von Treiber/Empfängern 219, 220, 222 bis 238 zugeführt. Das MY-Datenkanal-Signal wird den anderen Eingängen der Treiber/Empfänger zugeführt, wodurch die Information auf den Bus gegeben wird.
  • Gemäß Fig. 14N wird der ISL-Zyklus in der zuvor beschriebenen Weise beendet, indem das RRQ-Voll-Flip-Flop 584 zurückgestellt wird, wenn die Signale 76208, 56803, 47006 und 57611 an den Eingängen des UND/NOR-Gatters 286 den Logikpegel "1" aufweisen und indem das Flip-Flop 581 zurückgestellt wird, wenn die Signale 37712, 58306 und 54008, die die Eingänge des NAND-Gatters 582 bilden, den Logikpegel "1" aufweisen.
  • Der externe Unterbrechungs-Steuerbefehl entspricht dem internen Unterbrechungs-Steuerbefehl mit der Ausnahme, daß das BSAD17-Signal 19914 am Eingang des Registers 418 gemäß Fig. 14K den Logikpegel "1" aufweist. Das Ausgangssignal 41806 mit dem Logikpegel "0" wird dem Eingang des UND-Gatters 387 zugeführt. Das Ausgangssignal 38706 mit dem Logikpegel "0" setzt die Ausgangssignale 45413 und 61306 auf "1" bzw. "O".
  • Gemäß Fig. 14G setzt das Eingangssignal 61306 des NAND-Gatters 465 das Ausgangssignal 46508 auf "1", wodurch das Freigabesignal 37806 auf "0" gesetzt wird. Die Signale 37806 und 76208 werden dem Eingang eines UND/NOR-Gatters 278 gemäß Fig. 14D zugeführt.
  • Das Signal 37806 mit dem Logikpegel "0" setzt das Ausgangssignal 27808 auf "1", wodurch der Takteingang der Multiplexerregister 525-528 gesperrt wird.
  • Die externe ISL-Einheit erzeugt einen ISL-Zyklus und sendet Daten zurück zu der internen ISL-Einheit, wie dies durch die Befehle festgelegt ist.
  • Wie bei früheren externen ISL-Zyklen erzeugt der Decodierer 397 gemäß Fig. 14K das Signal 39709, das seinerseits den externen Anforderungszyklus in der externen ISL-Einheit erzeugt. Die externe ISL-Einheit sendet jedoch die Daten zu der internen ISL-Einheit in der folgenden Weise zurück.
  • Gemäß Fig. 14U werden die Signale 15301 und 90112 an die Eingänge eines NAND-Gatters 905 angelegt. Das Ausgangssignal 90504 auf dem Logikpegel "1" wird dem Eingang eines UND-Gatters 822 zugeführt.
  • Das Signal 93214 wird an den anderen Eingang des UND-Gatters 822 angelegt. Da es sich um die externe ISL-Einheit handelt, wurde das Signal 93214 mit dem Logikpegel "1" durch die interne ISL-Einheit erzeugt und zu der externen ISL-Einheit gesendet, um anzuzeigen, daß es ein externer Funktionscode war.
  • Das Ausgangsignal 82208 wird dem Eingang eines NAND-Gatters 924 zugeführt. --as Ende-Impulssignal 37606 wird auf einen Inverter 800 geschaltet. Das Ausgangssignal 80002 wird dem anderen Eingang des UND-Gatters 924 zugeführt. Das Ausgangssignal 92408 schaltet auf den niedrigen Pegel am Ende des externen Zyklus, wodurch das Flip-Flop 923 gesetzt wird. Dieses Flip-Flop löst im gesetzten Zustand den Übertragungszyklus von der externen zu der internen ISL-Einheit in der zuvor beschriebenen Weise aus.
  • Das Signal 82208 wird einem Eingang eines NOR-Gatters 909 zugeführt. Das Signal 59012 ist auf den anderen Eingang des NOR-Gatters 909 geschaltet. Das Ausgangssignal 90910 wird einem Eingang des Registers 813 und das Signal 92305 wird dem Takteingang des Registers 813 zugeführt.
  • Gemäß Fig. 14U wird das Signal 81314 zu der internen ISL-Einheit zurückgesendet. In Fig. 14V wird ein Signal 81503 erzeugt und einem NOR-Gatter 269 zugeführt. Das Ausgangssignal 26912 wird auf den Eingang eines UND/NOR-Gatters 578 geschaltet. Das Signal 27108 wird dem anderen Eingang dieses Gatters zugeführt.
  • Hierdurch wird der externe Zyklus zurück zu der internen ISL-Einheit in der zuvor beschriebenen Weise ausgelöst.
  • Der anfängliche Zyklus in der internen ISL-Einheit war ein externer Eingangszyklus. Der von der internen ISL-Einheit herrührende Zyklus wurde zu der externen ISL-Einheit gesendet, um innerhalb der externen ISL-Einheit einen RRQCYR-Zyklus auszulösen. Dieser Zyklus in der externen ISL-Einheit erzeugt einen RRSCYR-Zyklus (Antwort) in der internen ISL-Einheit. Die interne ISL-Einheit löst einen RRSCYL-Zyklus aus, um während dieses Zyklus die von der externen ISL-Einheit empfangenen Daten auf den Bus auszugeben.
  • Gemäß Fig. 14N wird in der internen ISL-Einheit das von der externen ISL-Einheit empfangene Signal 81503 und das Signal 57206 den Eingängen eines NAND-Gatters 597 zugeführt und das externe Antwort-Ausgangssignal 59710 wird einem Eingang eines ODER-Gatters 592 zugeführt. Das Signal 46108 wird dem anderen Eingang des ODER-Gatters 592 zugeführt und weist den Logikpegel "0" auf.
  • Das Ausgangssignal 59211 mit dem Logikpegel "1" zeigt den externen Antwortzyklus RRSCYR an.
  • Wie zuvor beschrieben, geben der Datenbus und der Adressbus in der internen ISL-Einheit die externe Adresse und die externen Daten an, die von der anderen Hälfte der ISL-Einheit empfangen werden. So präsentieren in diesem Fall die Daten auf dem Datenbus den Unterbrechungskanal und den Unterbrechungspegel, die von der externen ISL-Einheit den Transmittern zugeführt werden.
  • Der Datenbus besitzt die richtigen Daten während dieses externen Zyklus in der internen ISL-Einheit. Diese Daten werden über die Datenmultiplexer 783 bis 798 gemäß Fig. 14T zugeführt, die den Datenmultiplexer 129 gemäß Fig. 8 umfassen. In Abweichung von der internen Eingangs-Unterbrechungssteuerung ist zu diesen Zeitpunkt das Ausgangssignal des Funktionscode-Decodierers ungültig, da dies ein Antwortzyklus ist.
  • Gemäß Fig. 14T besitzen die Signale 29709 und 42708 den Logikpegel "1" und werden den Eingängen des NOR-Gatters 801 zugeführt.
  • Die Auswahlsignale 78111 und 78208 besitzen daher den Logikpegel "0", wodurch der Eingangsanschluß 0 der Multiplexer 789 bis 798 ausgewählt wird. Hierdurch werden die Datenbits 6-15 in Form der Signale 33901, 34001, 34101, 34201, 34301, 34401, 34501, 34601, 34701 und 34801 ausgewählt, die den Unterbrechungskanal und den Unterbrechungspegel wiedergeben, der in Form von Daten von der externen zu der internen ISL-Einheit gesendet wird.
  • Bis an diese Stelle sind alle beschriebenen Zyklen ISL-Zyklen gewesen, die die Funktionscode-Decodierer freigeben. Der jetzt vorliegende externe Wiederaufsucb-Antwortzyklus RRSCYR löst je doch keine Funktionscode-Decodierung aus. Gemäß Fig. 14K weist das Signal 36308 am Freigabeeingang des Decodierers 397 den Logikpegel "1" " auf. Daher wird ein externer Funktionscode für einen RRSCYR-Rückzyklus zu der internen ISL-Einheit nicht erzeugt. Die Daten- und Adresseninformation wird in der zuvor beschriebenen Weise an den Bus ausgesendet.
  • Gemäß Fig. 14N werden die RRQ-Flip-Flops 584 und 581 in dem ursprünglichen RRQCYL-Zyklus wie bei einer Ausgangs-Anweisung oder der anfänglichen Eingangs-Anweisung über das Gatter 582 zurück gestellt. Während des RRQCYL-Zyklus wird zum Zeitpunkt des End-Impulses das Flip-Flop 581 zurückgestellt. Das RRO-Voll-Flip-Flop 584 hält diesen Übertragungsweg belegt, so daß die Rückstellung des Flip-Flops 581 zu diesem Zeitpunkt die Operation nicht beeinflußt, da es nicht erneut gesetzt werden kann, bis die RRQ-Voll-Signale 58405 und 58406 in ihren Normalzustand zurückkehren, in dem das Flip-Flop 5ß4 nicht gesetzt ist.
  • Gemäß Fig. 14K wird das Register 418 durch das Ausgangssignal 56011 eines ODER-Gatters 560 zurückgestellt. Das Register 418 wird daher zum gleichen Zeitpunkt zurückgestellt, indem das Flip-Flop 584 gemäß Fig. 14N zurückgestellt wird, so daß alle Steuerfunktionen in dem Register 418 gelöscht werden, die bei der Auslösung dieses Befehls gesetzt waren.
  • Der Eingangs-Maskendatenbefehl liest grundsätzlich die Trefferbitinformation des Speichers RAM 142 gemäß Fig. 8. Ferner liest er die Speicher-Adressenübersetzung und das Trefferbit des Speichers RAM 125 sowie den CPU-Bestimmungs-Übersetzungsspeicher RAM 131 gemäß Fig. 8. Der Eingangs-Datenanweisung geht immer ein Ausgangs-Adressbefehl voraus, es sei denn, es werden aneinandergrenzende Speicherplätze gelesen. Ein Eingangs-Datenbefehl folgt auf den anderen. Es muß jedoch irgendwie ein Ausgangs-Adressbefehl vorhanden sein, der die Adresse des Start-Speicherplatzes lädt, welcher in den RAM-Zähler 118 gemäß Fig. 8 einzulesen ist. Dieser RAM-Zähler speist das RAM-Zählersteuerregister 108, dessen Ausgang benutzt wird, um die Speicher RAM 142, 125 und 131 zu adressieren. Die Adresseninformation wird benutzt, um die Speicher RAM zu adressieren und die Daten dieser Speicher RAM werden zu dem Datenbus der internen oder externen ISL-Einheit übertragen, an die der Befehl ausgegeben wurde. Die zyklische Durchschaltung eines internen ISL-Eingangs-Datenbefehles umfaßt einen Dialogbuszyklus zur Vorgabe des Befehls, sodann einen internen ISL-Zyklus, der in diesem Fall ein RRQCYL-Zyklus ist und schließlich einen weiteren Dialogbuszyklus. Es gibt somit nur einen internen ISL-Zyklus für einen internen Eingangs-Datenbefehl. Der externe Eingangs-Datenbefehl erfordert hingegen 3 interne ISL-Zyklen. Der erste Zyklus ist ein RRQCYL-Zyklus, der der externen ISL-Einheit die Adresse des zu lesenden RAM-Speicherplatzes sendet. Während dieses Zyklus wird die RAM-Adresse zu der externen ISL-Einheit zusammen mit dem zuvor beschriebenen Funktionscode gesendet, um als zweiten Zyklus den RRQCYR-Zyklus in der externen ISL-Einheit zu erzeugen. Diese Daten werden ihrerseits den externen ISL-RAM-Speichern entnommen, die den RAM-Speichern 142, 125 und 131 gemäß Fig. 8 entsprechen. Die Daten werden zurück zu der internen ISL-Einheit gesendet, in der als dritter Zyklus der RRQCYR-Zyklus erzeugt wird. Nach dem RRSCYR-Zyklus werden die Daten auf den Dialogbus gegeben, um zu der CPU übertragen zu werden, die die Daten angefordert hat. Der größte Teil der Befehlslogik ist bereits im Zusammenhang mit dem Eingangs-Unterbrechungssteuerbefehl beschrieben worden. Der Hauptunterschied liegt in dem Ausgangssignal des Funktionscode-Decodierers, welches die geeigneten Multiplexereingänge auswählt, um die Daten zu dem Datenbus zu steuern unil den Dialogbus in Abhängigkeit von einer internen oder einer externen ISL-Einheit auszuwählen.
  • Gemäß Fig. 14N werden die Flip-Flops 584 und 581 in der zuvor beschriebenen Weise gesetzt. Das Signal 58506 mit dem Logikpegel "1" wird dem Eingang CJ des Flip-Flops 581 zugeführt und das Taktsignal 66405 setzt dieses Flip-Flop. Das dem Eingang CJ des RRQ-Voll-Flip-Flops 584 zugeführte Signal 58109 setzt dieses beim Abfall des Taktsignales 35602. Hierdurch wird die Annahme anderer Anweisungen durch die ISL-Einheit verhindert, die den Wiederaufsuchweg verwenden.
  • Wie zuvor beschrieben, erzeugt die ISL-Einheit bei der Feststellung einer auszuführenden Wiederaufsuchanforderung einen ISL-Zyklus. Der ISL-Zyklus startet die Zeittaktkette durch die Verzögerungsleitung 374 gemäß Fig. 14V und setzt einen internen ISL-Zyklus, unabhängig davon, ob es sich um einen internen oder externen Befehl zu diesem Zeitpunkt handelt. Der interne Zyklus erzeugt bei einer Adressierung des Befehls an die interne ISL-Einheit den Zeittakt und den Datenweg, um Daten zu den Dialogbustreibern zu senden. Gemä2 Fig. 14K erzeugt der Funktionscode-Decodierer 397 ein Ausgangssignal 39714 für einen Ein-gangs-Datenbefehl Der Eingangs-Datenfunktionscode auf dem Dialogbus weist bei seiner Ausgabe den Funktionscode 10 auf. Der Funktionscode 10 wird zusammen mit der geeigneten Steuerbitkonfiguration dem Speicher PROM 399 zugeführt. Das Ausgangssignal des Speichers PROM 399 stellt einen codierten internen Funktionscode dar und wird in dem Register 400 gespeichert. Der Ausgang des Registers 400 wird während des RRQCYL-Zyklus auf den Adressbus gegeben und der Funktionscode am Eingang des Decodierers 397 gibt das Eingangs-Datenfunktionssignal 39714 frei. Diese Funktion versucht bei ihrer Ausgabe an die interne ISL-Einheit die Daten von den festgelegten Registern zu lesen.
  • Während die Eingangsdaten anliegen, sammeln die Datenmultiplexer gemäß Fig. 14T alle geeigneten Daten der verschiedenen Register.
  • Das Eingangsdatensignal 39714 wird an den Eingang eines Inverters 820 angelegt. Das Ausgangssignal 82010 wird dem Eingang des ODER-Gatters 782 zugeführt. Das Ausgangssignal 78208 am Auswahleingang 2 des Multiplexers besitzt den Logikpegel "1". Das Signal 78111 am Auswahleingang 1 des Multiplexers besitzt den Logikpegel "0", da beide Eingangssignale 42410 und 80108 des ODER-Gatters 781 den Logikpegel "0" aufweisen, da es sich um keine Eingangs-Unterbrechungssteuerung oder einen Unterbrechungszyklus handelt.
  • Es werden daher die Eingangsanschlüsse 2 der Multiplexer 783 bis 786 ausgewählt. Die Eingangsdaten sind die Funktionssignale 75411, 75409, 75407 und 75405 des CP-Bestimmungs-Übersetzungsspeichers RAM 754 gemäß Fig. 14W.
  • Gemäß Fig. 14W werden die Ausgangssignale 74904, 74907, 74909 und 74912 des Multiplexers 749 den Adressen-Auswahlanschlüssen des CP-Bestimmungsspeichers RAM 754 zugeführt.
  • Die Signale 59012 und 92505 werden auf das UND-Gatter 928 geschaltet. Da dies kein RRSCYL-Zyklus ist, wird das Ausgangssignal 62806 mit dem Logikpegel "0" dem Auswahlanschluß des Multiplexers 749 zugeführt. Daher werden die Adressbits 14-17 in Form der Signale 14601, 14701, 14801 und 14901 ausgewählt.
  • Gemäß Fig. 14Q werden die Ausgänge der RAM-Zähler 744 bis 746 auf die Eingänge der Register 741 und 929 geschaltet, die das RAM-Steuerregister 10 gemäß Fig. 8 umfassen. Da dies ein ISL-Konfigurationsmodus und eine nicht externe Operation ist, weisen die Signale 53910 und 56108 am Eingang des UND-Gatters 748 den Logikpegel "0" auf. Das Ausgangssignal 74808 mit dem Logikpegel "0" gibt die Register 741 und 929 frei. Die ausgewählten Ausgänge dieser Register werden an den Eingangs-Adressenauswahlanschlüssen des Speichers RAM 754 in Fig. 14W in der zuvor beschriebenen Weise wiedergegeben.
  • Die Zähler 744 bis 746 gemäß Fig. 14Q waren zuvor von einem Ausgangs-Adressenbefehl geladen worden.
  • Gemäß Fig. 14R werden die Adressenauswahl-Eingangsanschlüsse des Kanal-Maskenspeichers RAM 276, der das Kanaltrefferbit speichert, durch die Multiplexer 313 bis 315 ausgewählt. Das Signal 53911 wird den Auswahlanschlüssen der Multiplexer 313 bis 315 zugeführt.
  • Da es sich um einen Konfigurationsmoduszyklus handelt, weist das Signal 53911 den Logikpegel "1" auf, wodurch der Eingangsanschluß 1 ausgewählt wird. Dies sind die Adressbits 8-17 in Form der Signale 31509, 31504, 31515, 31507, 31412, 31409, 31404, 31407, 31304 und 31 312.
  • Das Kanal-Trefferbit-Ausgangssignal 27607 des Speichers RAM 276 wird dem Eingangsanschluß 2 des Multiplexers 787 gemäß Fig. 14T zugeführt. Das Speicher-Trefferbit 86307 wird dem Eingangsanschluß 2 des Multiplexers 738 zugeführt. Dieses Trefferbit steht am Ausgang des Speichers RAM 863 gemäß Fig. 145 an. Die Eingangs-Adressbits 0-9 in Form der Auswahlsignale 47507, 47509, 47307, 47312, 47309, 47304, 47204, 47209, 47212 werden als Ausgangssignale der Multiplexer 472 bis 475 gemäß Fig. 14R erzeugt. Die Eingangssignale 48112 und 53911 an den Auswahleingängen 1 und 2 besitzen den Logikpegel "1". Da es sich nicht um einen Speicher-Referenzmodus handelt und sich die ISL-Einheit nicht im Datenübertragungsmodus befindet, weisen die Signale 24414 und 53910 des Gatters 481 den Logikpegel "0" auf. Der Ausgang des NAND-Gatters 481 ist daher auf "1" gesetzt.
  • Es werden daher die Adressbits 8-17 in Form der Signale 14001, 14101, 14201, 14301, 14401, 14501, 14601, 14701, 14801 und 14901 ausgewählt. Das Speicher-Trefferbit in Form des Ausgangssignales 86307 des Speichers RAM 863 gemäß Fig. 14S wird daher ausgewählt.
  • Die Ausgangssignale 70607, 70707, 70807, 70907, 71007, 71107, 71207, 71307, 71407 und 71507 der Speicher-Übersetzungs-Speicher-RAM 706 bis 715 werden dem Anschluß 2 der internen Datenmultiplexer 789 bis 798 gemäß Fig. 14 T entsprechend zugeführt. Die Speicher RAM 706 bis 715 werden durch diese Signale adressiert, die den Trefferbit-Maskenspeicher RAM 863 gemäß Fig. 14S adressieren.
  • Bei einem internen Eingangs-Datenbefehl werden die Daten von den Multiplexern 783 bis 798 gemäß Fig. 14T zu dem Eingangsanschluß 1 der Multiplexerregister 525 bis 528 gemäß Fig. 14G übertragen, welche die Bus-Schnittstellen-Multiplexerregister 138 gemäß Fig. 8 umfassen.
  • Wie zuvor beschrieben, wählt das Auswahlsignal 52408 die Signale an dem Eingangsanschluß 1 der Multiplexerregister 525 bis 527 aus und das Auswahlsignal 37208 wählt die Signale an dem Eingangsanschluß 1 des Multiplexerregisters 528 aus.
  • Die verbleibende Operation bei einem internen Eingangs-Datenbefehl stimmt mit der zuvor beschriebenen Übertragung der Information auf dem Dialogbus bei Beendigung des RRQCYL-Zyklus überein.
  • Der externe Eingangs-Datenbefehl löst eine Operation aus, die mit der zuvor beschriebenen Operation für den Eingangs-Unterbrechungssteuerbefehl identisch ist, d. h. es wird während des RRQCYL-Zyklus ein Übertragungszyklus erzeugt, durch den ein externes Tastsignal an die externe ISL-Einheit erzeugt wird. Die externe ISL-Einheit benutzt dieses Signal, um einen externen Zyklus zu erzeugen. Dieser externe Zyklus ist ein zuvor beschriebener RRQCYR-Zyklus und der Hauptunterschied liegt darin, daß die externe ISL-Einheit ihre Adresse von den externen Adressempfängern entsprechend dem Block 104 in Fig. 8 empfängt, während zuvor die Adressen von der RAM-Zählersteuerung an die Datenmultiplexer, die Kanaladressen- und Speicher-Übersetzungs-Speicher RAM geliefert wurden. Die Adresseingänge des Kanal-Trefferbit-Speichers RAM in Fig. 14R, des Speicher-Ubersetzungsspeichers RAM in Fig. 14S und des CP-Übersetzungsspeichers RAM in Fig. 14W kommen daher weiterhin in der zuvor beschriebenen Weise von den Adressbits, und der Ausgang dieser Speicher RAM wird dem Datenmultiplexer wie bei dem internen Befehl zugeführt, wobei das Ausgangssignal des Datenmultiplexers anstelle über die Datenmultiplexerregister gemäß Fig.
  • 14G zu dem Dialogbus auf die internen Datentreiber gemäß Fig. 14AA geschaltet ist. Die Multiplexerregister 849, 851, 853 und 855 empfangen die Ausgangsdaten der Multiplexer und speichern diese bei Beendigung der Übertragungszeit, wie dies zuvor beschrieben wurde. Das Ausgangssignal 92408 des Gatters 924 gemäß Fig. 14U ist das Signal, das mit 100 ns Verzögerung im externen Zyklus auftritt, wenn die Daten zu der internen ISL-Einheit übertragen werden. Die Daten müssen zu der internen ISL-Einheit zurückgesendet werden und diese vier Multiplexer empfangen daher die zurückzusendenden Daten Nun empfängt die interne ISL-Einheit ein Signal, um einen RRSCYR-Zyklus zu erzeugen. Dieser zuvor beschriebene RRSCYR-Zyklus nimmt die Daten von der externen ISL-Einheit auf, sendet sie zu dem Dialogbusregister und erzeugt seinerseits einen Dialogbuszyklus und sendet diese Daten zu der CPU zurück, die die Daten ursprünglich angefordert hat.
  • Im folgenden sei der Eingangs-Statusbefehl der ISL-Einheit beschrieben. Die ISL-Eingangs-Statusanweisung istlsoweit es die Zykluslogik und den Zeittakt betrifft, mit den anderen Eingangsanweisungen der ISL-Einheit identisch. Nur der RRQCYL-Zyklus findet statt, wenn der Befehl an die interne ISL-Einheit gerichtet ist Wenn der Befehl an die externe ISL-Einheit gerichtet ist, so werden drei Zyklen aufgeführt, der RRCYL-Zyklus für die interne ISL-Einheit, der RRQCYR-Zyklus für die externe ISL-Einheit und der RRSCYR-Zyklus für die interne ISL-Einheit Die einzigen t Unterschiede werden nachstehend angegeben: Gemäß Fig. 14K wird das Signal 39711 als Ausgangssignal des Decodierers 397 ausgewählt. Das Signal 39711 wird dem Eingang eines Inverters 424 zugeführt. Das Ausgangssignal 42410 mit dem Logikpegel "1" wird dem Eingang des ODER-Gatters 781 gemäß Fig. 14T zugeführt. Das Eingangssignal 78111 mit dem Logikpegel "1" wählt den Eingangsanschluß 1 der Multiplexer 783 bis 798 aus.
  • Das Signal 78208 am Auswahleingang 2 besitzt den Logikpegel "0".
  • Daher werden die Signale am Eingangsanschluß 1 für die Übertragung zu dem Dialogbus ausgewählt und zu der anfordernden Zentraleinheit übertragen.
  • Diese Eingangs-Datensignale (ISL-Statusbits) der Multiplexer 783 bis 798 sind in Tabelle 11 angegeben. Das Datenbit 0 (Eingangssignal 87203, Multiplexer 783) ist das Betriebsbit, das anzeigt, ob sich die ISL-Einheit in einem Datenübertragungs- oder Konfigurationsmodus befindet. Das Datenbit 1 (Eingangssignal 89309, Multiplexer 784) zeigt an, ob eine Unterbrechung von einer externen ISL-Einheit angefordert wurde. Es zeigt sowohl einen Überwachungszeitgeberablauf, als auch einen Fehler bezüglich eines nicht existenten Systemmittels an. Anstatt alle individuellen Statusbit-Eingänge nun zu erläutern, sei der Datenfluß des Befehls vervollständigt und bei der Vervollständigung sei angegeben, wozu die individuellen Statusbits in Fig. 14T gehören.
  • Wie zuvor beschrieben, werden die Datenausgangssignale der Multiplexer 783 bis 798 gemäß Fig. 14T an die Bus-Multiplexerregister 848, 851, 853 und 855 gemäß Fig. 14AA bei dem internen ISL-Eingangs-Statusbefehl angelegt. Ein Dialogbuszyklus wird erzeugt und die Statusinformation wird zu der anfordernden Zentraleinheit gesendet.
  • Der externe Eingangs-Statusbefehl ist identisch zu den externen Eingangsdaten und Eingangs-Unterbrechungssteuerbefehlen. Die Information wird auf dem Bus von der externen zu der internen ISL-Einheit ausgesendet, von welcher sie auf dem Dialogbus zu dem anfordernden Zentralprozessor gesendet wird.
  • Im folgenden werden die Funktionen angegeben, die die Statusbits in der ISL-Zeitgeber- und Statuseinheit 133 gemäß Fig. 8 ausführen. Das erste Statusbit 0 an den Datenmultiplexer gemäß Fig. 14T ist durch das Betriebs-Bitsignal 87203 vorgegeben. Gemäß Fig. 14I werden die Signale 62806 und 53910 den Eingängen eines UND-Gatters 872 zugeführt. Das Signal 62806 mit dem Logikpegel "1" zeigt an, daß die andere ISL-Einheit, die eine externe oder interne Einheit sein kann, in das System eingebunden ist und daß Spannung angelegt ist.
  • Das Signal 66243 ist über den Verbinder 662 gemäß Fig. 14AC mit dem ISL-Schnittstellenbus verbunden und wird an einen Eingang des Treibers 736 gemäß Fig. 14AB angelegt, sowie an einen Widerstand 665, der an +5V angeschlossen ist. Wenn daher die ISL-Einheit entweder abgetrennt oder die Spannung abgeschaltet wird, so nimmt das Signal 66243 den Logikpegel "1" ein.
  • Das Ausgangssignal 73612 wird gemäß Fig 14J dem Eingang eines Inverters 628 zugeführt. Das Ausgangssignal 62806 ist auf den Eingang eines UND-Gatters 872 geschaltet. Das Signal 53910 und das Ausgangssignal 87203 weisen den Logikpegel "1" auf und sie werden dem Eingangsanschluß 1 des Multiplexers 783 gemäß Fig.14T zugeführt.
  • Dem Treiber 913 wird gemäß Fig. 14AB ein Massesignal an seinem Eingang zugeführt. Das Ausgangssingal 91318 wird dem Verbinder 663 zugeführt und sodann der anderen ISL-Einheit, wodurch das Massesignal für die miteinander verbundenen ISL-Einheiten geliefert wird.
  • Gemäß Fig 14T wird das gespeicherte externe Unterbrechungssignal 89309 dem Eingangsanschluß 1 des Multiplexers 784 zugeführt. Dieser Multiplexer erzeugt das Ausgangssignal 87409.
  • Gemäß Fig 14X werden ein Signal 87112 für einen nicht existenten Speicher, ein Überwachungszeitgebersignal 91616, ein Zeitablaufsignal 91402 und ein externes Unterbrechungs-Freigabesignal 91415 den Eingängen eines UND/NOR-Gatters 895 zugeführt. Das Ausgangssignal 89508 mit dem Logikpegel "0" zeigt an, daß eine externe Unterbrechung oder ein Zeitablauf vorliegt und dieses Signal wird dem Setzeingang eines D-Flip-Flops 893 zugeführt, welches hierdurch gesetzt wird.
  • Gemäß Fig. 14Y wird das Ende-Impulssignal 37712 und das Statussignal 42410 mit dem Logikpegel "1" den Eingängen eines NAND-Gatters 609 zugeführt. Das Ausgangssignal 60906 ist auf den Eingang eines ODER-Gatters 295 geschaltet. Ein Haupt-Löschsignal 83006 wird dem anderen Eingang dieses Gatters zugeführt.
  • Das Ausgangssignal 29506 mit dem Logikpegel "0" ist auf den Rückstelleingang des Flip-Flops 893 gemäß Fig. 14X geführt, wodurch dieses zurückgestellt wird, nachdem der Status gelesen ist.
  • Gemäß Fig. 14T ist der Eingangsanschluß 1 des Multiplexers 785 an Masse bzw. den Logikpegel "0" angeschlossen, so daß das Statussignal 78507 dieses Multiplexers den Logikpegel "0" aufweist. Das Ausgangssignal 78609 des Multiplexers 786 wird durch das Aktivsignal 10115 erzeugt. Dieses Signal 10115 wird durch den Ausgangszustand des hexadizimalen Drehschalters 101 gemäß Fig. 14J vorgegeben, der anzeigt, daß diese interne ISL-Einheit aktiv ist, wenn der Logikpegel "1" vorliegt.
  • Die Ausgangssignale 78707 und 78809 der Multiplexer 787 und 788 weisen den Logikpegel "0" auf, da die entsprechenden Eingangsanschlüsse 1 an Masse gelegt sind.
  • Die Überwachungszeitgeberablauffunktion wird am Ausgang des Multiplexers 789 durch das Signal 78907 ausgegeben. Das Signal 91502 wird dem Eingangsanschluß 1 dieses Multiplexers 789 zugeführt. Gemäß Fig. 14X wird ein 50 oder 60-Zyklus-Wechselspannungssignal 10435 von dem Verbinder 104 gemäß Fig. 14A dem Eingang eines RC-Filterwiderstandes 112 in Fig. 14X zugeführt.
  • Der andere Anschluß des Widerstandes führt das Signal 11202, welches über einen Kondensator 113 mit 0,01F dem Eingang eines Schmitt-Trigger-Inverters 261 zugeführt wird. Der andere Anschluß des Kondensators 113 ist an Masse gelegt. Das Ausgangssignal 26102 des Schmitt-Trigger-Inverters 261 ist auf den Eingang eines UND-Gatters 634 geschaltet. Das Überwachungszeitgeber-Freigabesignal 91407 und das Uberwachungs-Zeitablaufsignal 63712 werden den anderen Eingängen des UND-Gatters 634 zugeführt. Das Überwachungszeitgeber-Freigabesignal 91407 wird während des Ausgangs-Zeitgeberbefehls in der zuvor beschriebenen Weise gesetzt.
  • Das Überwachungszeitgeberablaufsignal 63712 verhindert einen Zeitablaufzyklus, wenn der vorangegangene Zyklus abgelaufen ist.
  • Das Ausgangssignal 63406 wird dem Freigabeanschluß G2 und dem Takteingang des Zählers 636 zugeführt. Das Ausgangssignal 63602 ist an den Freigabeeingang G2 und den Takteingang eines Zählers 637 angeschlossen. Das Ausgangssignal 63712 wird dem Eingang des UND-Gatters 634 und dem Eingang eines Inverters 915 zugeführt. Das Ausgangssignal 91502 ist auf den Ein-gangsanschluß 1 des Multiplexers 789 geführt. Der Überwachungszeitgeber wird durch das Signal 63503 zurückgestellt, das den Logikpegel "1" während etwa einer Sekunde seit dem Betriebsstart der Zähler 736 und 737 aufweist, wonach das Zeitablaufsignal 91502 erzeugt wird. Die Rückstellung der Zähler 736 und 737 wurde zuvor beschrieben.
  • Gemäß Fig 14T weist das Ausgangssignal 79009 des Multiplexers 790 den Logikpegel "0" auf, da der Eingangsanschluß 1 an Masse gelegt ist.
  • Das Signal 79107 wird dem Ausgang des Multiplexers 791 abgenommen Das Wiederaufsuch-Zeitablaufsignal 59905 wird dem Eingangsanschluß 1 des Multiplexers 791 zugeführt. Das Signal 59905 wird auf "1" gesetzt1 wenn während einer E/A-Anweisung an eine Steuerung an dem externen ISL-Bus ein ACK-Signal 16001 oder ein NAK-Signal 24901 nicht innerhalb von 120 ms nach der Auslösung der Anweisung empfangen wird, wodurch der die Anweisung auslösenden Zentraleinheit ein Gerätefehler angezeigt wird. Die Erzeugung des Signales 59905 wurde zuvor beschrieben.
  • Das Signal 79209 wird dem Ausgang des Multiplexers 792 abgenommen. Das E/A-Zeitablaufsignal 45909 wird dem Anschluß 1 des Multiplexers 792 zugeführt. Das E/A-Zeitablaufsignal 45909 weist den Logikpegel "1" auf, wenn eine E/A-Anweisung an eine Steuerung an einem externen Bus ausgegeben wird, eine Bestätigung über die empfangene Anweisung gegeben wird und ein Buszyklus der zweiten Hälfte von diesem Gerät auftreten soll,aber nicht innerhalb von 250 ms auftritt. Dies bedeutet, daß die Freigabe der Zeitgeber über den Ausgangs-Zeitbefehl in der zuvor beschriebenen Weise auf den hohen Pegel gesetzt worden ist.
  • Das Signal 79307 bildet den Ausgang des Multiplexers 793. Das Speicher-Zeitablaufsignal 50509 wird dem Anschluß 1 des Multiplexers 793 zugeführt. Dieses Signal 50509 weist den Logikpegel "1" auf, wenn ein zweiter Halb-Buszyklus nicht innerhalb von ungefähr 6 ms auftritt und der erste Halb-Buszyklus bestätigt wurde.
  • Der Betrieb des Flip-Flops 505 gemäß Fig. 14Y wurde zuvor beschrieben.
  • Die Signale 79409 und 79509 an den Ausgängen der Multiplexer 794 und 795 befinden sich auf dem Logikpegel "0", da die Eingangsanschlüsse 1 der Multiplexer an Masse angeschlossen sind. Das Signal 79607 bildet das Ausgangssignal des Multiplexers 796. Das Signal 86905 für ein nicht existentes Systemmittel wird dem Eingangsanschluß 1 des Multiplexers 796 zugeführt. Dieses Signal weist den Logikpegel "1" auf, wenn während einer Speicher-Schreiboperation der adressierte Speicherplatz in dem System nicht vorliegt.
  • Gemäß Fig. 14I wird das NAK-Bussignal 24814 dem Eingang eines Registers 413 zugeführt. Das Ausgangssignal 41307 ist auf den Eingang eines NAND-Gatters 544 geschaltet. Das Speicher-Schreibsignal 52306 und das Speicher-Anforderungssignal 51505 wird ebenfalls den Eingängen des NAND-Gatters 544 zugeführt. Das Ausgangssignal 54408 mit dem Logikpegel "0" wird dem Setzeingang eines D-Flip-Flops 869 in Fig. 14T zugeführt, wodurch dieses gesetzt wird und anzeigt, daß der durch die externe ISL- Einheit adressierte Speicherplatz nicht vorliegt.
  • Das Signal 79709 bildet den Ausgang des Multiplexers 797. Das ISL-Paritätsfehlersignal 44409 wird dem Eingangsanschluß 1 des Multiplexers 797 zugeführt. Dieses Signal weist zu jedem Zeitpunkt den Logikpegel "1" auf, in dem eine an die ISL-Einheit ausgegebene Anweisung eine fehlerhafte Parität enthält. Gemäß Fig.
  • 14B werden die Datenbits 0-15 den Eingängen von Paritätsgeneratoren 232 und 239 zugeführt. Die Ausgangssignale 23206 und 23906 mit ungerader Parität sind auf die Eingänge eines NOR-Gatters 221 geführt. Das Ausgangssignal 22108 ist auf den anderen Eingang des ODER-Gatters 331 geschaltet. Das BSREDD-Signal 25403 zeigt an, daß die Quelle eine fehlerhafte Parität festgestellt hat, bevor die Daten auf den Bus gesendet wurden. Das Signal 33108 wird dem Eingang CD eines D-Flip-Flops 444 in Fig. 14Y zugeführt, das mit dem Zeittaktsignal 36204 gesetzt wird, wenn eine fehlerhafte Parität festgestellt wird.
  • Das Ausgangssignal 39807 am Ausgang des Multiplexers 798 befindet sich auf dem Logikpegel "0", da der Eingangsanschluß 1 des Multiplexers 798 auf Masse gelegt ist.
  • Die Eingangs-Identifikationsanweisung ID ist in ihrer Initialisierung von den anderen Eingangsanweisungen verschieden, da kein Unterschied besteht, ob diese an eine interne oder an eine externe ISL-Einheit ausgegeben wird. Der Zyklus ist der gleiche.
  • Dies bedeutet, daß nur ein Zyklus beteiligt ist und daß dieser ein interner RRQCYL-Zyklus ist. Die Identifikation ID, die bezüglich einer ISL-Einheit zurückgeführt wird, nimmt entweder den Hexadezimalwert 2402 in dem Fall ein, wo sowohl die interne als auch die externe ISL-Einheit miteinander verbunden und an Spannung gelegt sind und sie nimmt den Hexadezimalwert 2400 ein1 wenn die externe ISL-Einheit elektrisch nicht angeschlossen ist.
  • Gemäß Fig. 14K wird der Ausgang des SFrllsrs P 399 an den Eingang des UND-Gatters 419 angeschlossen Das Ausgangssignal 41906 wird dem Eingang des Registers 418 zugeführt. Das Ausgangssignal 41802 ist auf den Eingang des NAND-Gatters 545 geschaltet.
  • Das Signal 41802 hindert mit einem Logikpegel 1 das Ausgangssignal 54513 an der Erzeugung eines externen Zyklus. Der Decodierer 397 erzeugt ferner das Ausgangssignal 39716. Das Signal 39716 ist an die Auswahleingänge der Multiplexer 435 und 436 in Fig. 14J angelegt, welche den Identifizierungs-Funktionscode von hexadezimal 24 auswählen.
  • Die Signale 42304 und 62806 werden den Eingängen eines UND-Gatters 417 zugeführt. Das Signal 42304 liefert die ID-Codier/Decodierfunktion und besitzt den Logikpegel "1". Das Signal 62806 wurde zuvor beschrieben und besitzt den Logikpegel "1", wenn die externe ISL-Einheit angeschlossen und mit Spannung versorgt ist.
  • Das Ausgangssignal 41711 des ID-Bits 14 gibt mit einem Logikpegel von "1" einen Hexadezimalwert 2 für die letzte hexadezimale Zahl vor. Der ID-Code ist daher bei einer internen ISL-Einheit hexadezimal durch 2400 und bei sowohl einer internen als auch einer externen ISL-Einheit hexadezimal durch 2402 vorgegeben.
  • Gemäß Fig. 14G wird das Signal 42304 mit dem Logikpegel "1" dem Eingang des UND/NOR-Gatters 524 zugeführt. Das Ausgangssignal 52408 mit dem Logikpegel "0" wird dem Auswahlanschluß der Multiplexerregister 525 bis 527 zugeführt, wodurch der Eingangsanschluß 0 dieser Register ausgewählt wird. Das Auswahlsignal 52408 wird dem Eingang des UND-Gatters 372 und somit dem Datenmultiplexerregister 138 gemäß Fig. 8 zugeführt. Das Ausgangssignal 37208 mit dem Logikpegel "0" ist auf den Auswahlanschluß des Multiplexerregisters 528 geschaltet, wodurch eine entsprechende Auswahl erfolgt.
  • Die Eingangssignale 43504, 43410 und 43507 des Multiplexerregisters 525 weisen den Logikpegel "0" auf und das Eingangssignal 43509 besitzt den Logikpegel "1". Das Eingangssignal 43512 des Multiplexerregisters 527 besitzt den Logikpegel "0" und das Eingangssignal 43604 besitzt den Logikpegel "1". Die Eingangssignale 43609, 43612 und 43607 des Multiplexerregisters 526 weisen den Logikpegel "0" auf. Das Ausgangssignal 52615 ist auf "0" gesetzt, da der Eingang 0 geerdet ist. Die Signale 52908 und 86606 sind auf den Eingang eines ODER-Gatters 513 ges-haltet. Beide Signale weisen den Logikpegel "0" auf, da sie einer Nicht-ID-Funktionsübertragung zugeordnet sind. Das auf den Eingang des Multiplexerregisters 527 geführte Ausgangssignal 51303 besitzt den Logikpegel 0".
  • Das Ausgangssignal 51406 des ODER-Gatters 514 mit dem Logikpegel "0" wird dem Eingang des Multiplexerregisters 527 zugeführt. Das Eingangssignal 53006 des ODER-Gatters 514 ist bei einem Logikpegel "0" einer Speicherübertragung und einer Unterbrechung zugeordnet. Die Ausgangssignale 52814 und 52815 befinden sich auf dem Logikpegel "0", da ihre entsprechenden Eingangsanschlüsse des rlultiplexerregisters 528 an Masse gelegt sind. Das Signal 41711 beschreibt entweder eine interne ISL-Operation oder eine terne und eine externe ISL-Operation in der zuvor beschriebenen Weise.
  • Das Ausgangssignal 52812 befindet sich auf dem Logikpegel "0", da der Eingangsanschluß des Multiplexerregisters 528 während des RRQ-Zyklus an Masse gelegt ist. Das Bus-Taktsignal 27808 wird in der zuvor beschriebenen Weise erzeugt und lädt die Identifikation ID in die Register 735-738, wodurch ein Dialogbuszyklus erzeugt und diese Identifikation an die die Daten anfordernde Zentraleinheit gesendet wird Dies ist in Fig. 8 gezeigt, wobei die Information des hexadezimalen Drehschalters 140 direkt zu dem Datenmultiplexerregister 138 gesendet wird. Hierdurch wird im wesentlichen der ISL-Konfigurationsmodus beendet.
  • Gemäß Fig. 14K werden die Ausgangssignale 40003 bis 40006 den fest verdrahteten ODER-Schaltungspunkten 153-156 zugeführt, um gemäß Fig. 14F die Adressbits 20-23 in Form der Signale 15301, 15401, 15501 und 15601 zu liefern. Das Reg-Ister 400 gew<äß Fig 14K wird durch die Signale 41811 und 60306 mit dem Binärwert "0" freigegeben. Das Signal 41811 wurde zuvor beschrieben.
  • Die Signale 64508 und 57205 werden einem UND-Gatter 603 zugeführt. Die Signale 64508 und 57205 befinden sich auf dem Logikpegel "0", da es sich nicht um einen externen Zyklus oder einen auszuführenden Übertragungszyklus handelt. Das Ausgangssignal 60306 befindet sich auf dem Logikpegel "0" und wird dem Freigabeeingang des Registers 400 zugeführt.
  • Im Informationsübertragungsmodus benutzt die ISL-Einheit alle Konfigurationsdaten, die in dem ISL-Konfigurationsmodus geladen wurden. Die ersten Zyklen werden von dem Speicher-Anforderungsweg besetzt, der vier Zyklen beansprucht. Der MRQCYL-Zyklus ist der Anfangszyklus, der auf die Feststellung des Speicherzyklus durch die ISL-Einheit folgt. Der MRQCYR-Zyklus ist der nächste Zyklus, der in der externen ISL-Einheit auftritt, wobei die Zyklen an dieser Stelle abgebrochen werden, wenn ein Speicher-Schreibbefehl vorliegt. Auf den MRQCYL-Zyklus folgt unmittelbar der MRQCYR-Zyklus, in welchem Daten in einen Speicher an dem externen Bus geschrieben werden. Bei einem Speicher-Lesebefehl verbleibt die ISL-Einheit in dem Belegtzustand für den Speicher-Anforderungsweg und wartet einen Speicher-Antwortzyklus ab. Es tritt sodann ein interner Speicher-Antwortzyklus auf, der gegenüber dem ursprünglichen MRQCYL-Zyklus auf der externen Seite liegt und von einem MRSCYR-Zyklus gefolgt wird, der wiederum auf der internen Seite liegt, auf welcher die ursprüngliche Anweisung ausgegeben wurde. Die Speicheranforderung stellt die ursprüngliche Anforderung dar und sodann wird auf eine Antwort von dem Speicher gewartet. Diese Antwort kann von der externen Einheit über einen MRSCYL- und einen MRSCYR-Zyklus zurück zu der internen Einheit erfolgen. Zwei Zyklen für einen Schreibbefehl und vier Zyklen für einen Lesebefehl werden grundsätzlich gefordert. Während des BSDCNN-Zyklus antwortet die ISL-Einheit als eine Hilfseinrichtung auf die Speicheranforderung, die an den Dialogbus von einem internen Gerät ausgegeben wird. Dies geschieht während der Zeit DCN und gemäß Fig. 14-0 erfolgt das Schreiben in einen Register-Dateispeicherplatz über ein NAND-Gatter 476. Dem Gatter 476 werden am Eingang die Signale BSMREF-24414 und BSLOCK-24102 zugeführt, die beide von dem Dialogbus erzeugte Signale darstellen.
  • Das Signal BSLOCK zeigt an, daß kein Test- und Setzbefehl an einen Speicher vorliegt und das Signal BSMREF verweist auf einen Speicherbefehl. Nicht-Test- und Setzverriegelungen werden weiter unten beschrieben.
  • Das BSMREF-Signal 24414 und das BSLOCK-Signal 24102, die beide den Logikpegel "1" aufweisen, werden dem Eingang des NAND-Gatters 476 zugeführt. Das Ausgangssignal 47603 ist auf den Eingang des NOR-Gatters 411 geführt. Das Ausgangs-Auswahlsignal 41106 besitzt den Logikpegel "1" und wird dem Eingang des Inverters 410 zugeführt. Das Ausgangssignal 41008 besitzt den Logikpegel "0". Das Signal 25914 mit dem Logikpegel "0" wird dem Eingang des UND-Gatters 509 zugeführt. Ein Ausgangssignal mit dem Logikpegel "O" wird dem Inverter 408 zugeführt, dessen Ausgangssignal 40802 den Logikpegel "1" aufweist. Bei einer Speicheranforderung wird daher der Speicherplatz 2 der Speicher RAM in Fig. 14-0 ausgewählt. Zuvor wurde der Speicherplatz 0 bei einem ISL-Konfigurationsmodus ausgewählt.
  • Gemäß Fig. 14N wird das Signal 48706 dem Eingang des Multiplexers 396 zugeführt. Die Auswahlsignale 40903 und 41106 sind an die Auswahlanschlüsse des Multiplexers 396 angelegt und wählen den Eingangsanschluß 2 aus. Das Ausgangssignal 39607 ist auf den Eingang CD des Flip-Flops 644 geschaltet und dieses wird gesetzt, wenn das Taktsignal 36008 60 ns In dem DCN-Zyklus zugeführt wird, obei das Ausgangsslgnal 64405 dem Takteingang eines JK-Flip-Flops 483 zugeführt wird. Die Signale 54808, 40802 und 41106 mit dem Logikpegel "1" werden dem Eingang eines UND-Gatters 489 zugeführt.
  • Das Signal 54808 tritt am Ausgang eines UND-Gatters 548 gemäß Fig 14I auf. Das Signal 86307 wird am Ausgang des Trefferbit-Speichers RAM 863 gemäß Fig. 14S gebildet und das Signal 62606 weist den Logikpegel "1" auf, da es sich um einen Informationsübertragungsmodus und nicht um eine Testoperation handelt.
  • Das Ausgangssignal 48912 wird dem Eingang CJ des Flip-Flops 483 zugeführt. Das Ausgangssignal 48305 ist auf den Eingang CD eines D-Flip-Flops 487 geführt. Nach 135 ns in dem Zyklus setzt das Signal 35712 das Flip-Flop 487, welches mit seinem Ausgangssignal 48705 jeden weiteren Datenverkehr über diesen Speicherplatz in der D-Datei sperrt.
  • Das Ausgangssignal 48706 wird dem Setzeingang des Flip-Flops 487 zugeführt, um dieses für den Fall gesetzt zu halten, daß andere DCN-Signale 35712 an den Takteingang angelegt werden.
  • Gemäß Fig. 14S werden die Ausgangssignale 70607 bis 71507 der Speicher-Übersetzungs-RAM 706 bis 715 an die Eingänge der Register 716 und 717 angelegt. Das Signal 48305 wird auf die Takteingänge der Register 716 und 717 geführt und die RAM-Signale werden in den Registern gespeichert, wenn das Signal 48305 den Logikpegel "1" einnimmt.
  • Gemäß Fig. 14H werden die Signale 86307, 24414 und 41106 mit dem Logikpegel "1" den Eingängen eines UND-Gatters 477 zugeführt. Das Ausgangssignal 47706 und das Signal 46209 werden an die Eingänge eines UND-Gatters 484 angelegt. Das Signal 64406 wird auf den Takteingang eines JK-Flip-Flops 462 geschaltet. Das Ausgangssignal 46209 befindet sich auf dem Logikpegel "1". Das Ausgangssignal 48408 wird dem Eingang des Registers 631 zugeführt, das durch das Signal 35809 nach 135 ns in dem Zyklus getaktet wird.
  • Das Ausgangssignal 63115 ist an den Eingang des NOR-Gatters 130 gelegt. Das Ausgangssignal 13005 mit dem Logikpegel "0" ist auf den Setzeingang des D-Flip-Flops 433 geschaltet, wodurch dieses gesetzt wird. Das Setzen des Flip-Flops ruft ein Bestätigungssignal auf dem Dialogbus hervor, wodurch der DCN-Zyklus beendet wird.
  • Am Beginn der Speicher-Leseanforderung wird der Zeitablauf für einen Speicherzyklus gestartet. Gemäß Fig. 14Y wird das Signal 48305 an den Takteingang eines D-Flip-Flops 617 angelegt. Da dies eine Speicher-Schreiboperation ist, befindet sich das Signal 26610 auf dem Logikpegel "0" und das Flip-Flop 617 wird nicht gesetzt. Bei einer Leseoperation wird das Flip-Flop 617 gesetzt und das Signal 61706 wird einem negierten Eingang eines 6 s-Monoflops zugeführt. Das Signal 48603 mit dem Logikpegel "1" wird dem nicht-invertierten Eingang des Mcnoflops 611 zugeführt.
  • Der Speicher-Anforderungszyklus wird folgendermaßen gestartet.
  • Gemäß Fig. 14V wird das Signal 48306 einem Eingang eines NOR-Gatters 645 zugeführt. Das Ausgangssignal 64508 mit dem Logikpegel "1" wird einem Eingang eines UND/NOR-Gatters 388 zugeführt.
  • Da das Signal 92306 den Logikpegel "1" aufweist, setzt das Ausgangssignal 38808 mit dem Logikpegel "0" das interne Zyklus-Flip-Flop 464 und das ISL-Zyklus-Flip-Flop 411 in der zuvor beschriebenen Weise. Das Signal 46405 taktet das Signal 48305 in das Register 490. Das Speicheranforderungs-Speichersignal 49002 nimmt den Logikpegel "1" ein und das Signal 49003 nimmt den Logikpegel "0" ein. Das Signal 49002 wird dem Eingang des UND-Gatters 486 zugeführt und wenn bei einem Signal 49014 mit dem Logikpegel "1" kein Speicher-Antwortzyklus vorliegt, so wird der Speicher-Anforderungszyklus ausgelöst, bei welchem die Signale 48603 und 48502 den Logikpegel "1" bzw. "0" aufweisen. Der Speicher-Anforderungszyklus aktiviert wie in allen in dem ISL-Konfigurationsmodus gezeigten Zyklen die Verzögerungsleitung 374 und der Zyklus wird in der zuvor beschriebenen Weise fortgesetzt.
  • Gemäß Fig. 14N ist die Logik für die Beendigung des Speicher-Anforderungszyklus für die verschiedenen Zustände in der internen Hälfte dargestellt und wird nachfolgend beschrieben.
  • Um das Speicher-Anforderungs-Voil-Flip-Flop 487 zurückzustellen, wird das Signal 43502 mit dem Logikpegel "0" und das Zeittaktsignal 32610 den Eingängen eines NAND-Gatters 482 zugeführt. Das Ausgangssignal 48201 mit dem Logikpegel <1" wird dem Eingang eines UND/NOR-Gatters 488 zugeführt. Das Dsteil-Schreibsignal 36609 mit dem Logikpegel "1" wird dem anderen Eingang des UND/ NOR-Gatters 488 zugeführt. Das Ausgangssignal 48808 mit dem Logikpegel "0" ist auf den Eingang eines ODER-Gatters 283 geschaltet.
  • Das Ausgangssignal 23306 mit dem Loglkpegel "0" stellt das Flip-Flop 487 zurück. Der andere Eingang des ODER-Gatters 283 wird durch das Haupt-Löschsignal 83006 mit dem Wert "1" gebildet.
  • Das Flip-Flop 487 wird zurückgestellt, wenn die ISL-Einheit eine Speicher-Schreiboperation ausführt. Das Flip-Flop 487 wird nicht zurückgestellt, wenn die ISL-Einheit eine Speicher-Leseoperation ausführt.
  • Das Signal 48201 wird dem Eingang des NOR-Gatters 282 zugeführt.
  • Das Ausgangssignal 28204 ist auf den Rückstelleingang des Flip-Flops 483 geführt, wodurch dieses zurückgestellt wird. Hierdurch wird in jedem Fall der angeforderte MRQ-Zyklus 100 µs nach der Ausgabe der Speicheranforderung abgeschaltet aber nur bei einer Speicher-Schreiboperation läuft der MRQ-Zyklus voll aus. Im Falle einer Leseoperation bleibt das MRQ-Voll-Flip-Flop noch gesetzt.
  • Um die Information für den MRQ-Zyklus zu der externen ISL-Einheit zu übertragen, wird ein Übertragungs-Voll-@K-Flip-Flop gesetzt.
  • Wie zuvor anhand der Fig. 14U beschrieben, wird das Speicher-Anforderungszyklussignal 86404 mit dem Logikpegel "0" dem Eingang des NOR-Gatters 763 zugeführt. Das Ausgangssignal 76308 wird auf den Eingang CJ des Flip-Flops 923 geschaltet, welches mit dem abfallenden Taktsignal 76108 gesetzt wird und alle Daten-und Adressleitungen in den internen Adressen- und Datentreibern lädt, um diese der externen ISL-Einheit zuzuführen. Der Datenweg ergibt sich folgendermaßen.
  • Gemäß Fig. 14-0 werden die Signale, die in den Speicherplatz 2 der Registerdatei zum DCN-Zeitpunkt geschrieben werden, durch die Lese-Auswahlsignale 40312 und 40211 ausgewählt.
  • Das Speicher-Antwortzyklussignal 49014 und das Wiederaufsuchantwortsignal 90704, die beide den Logikpegel "1" aufweisen, werden dem Eingang des NOR-Gatters 402 zugeführt. Das Leseauswahlsignal 40211 wird dem Leseanschluß 1 der Datei zugeführt. Das Speicher-Anforderungszyklussignal 48502 mit dem Wert "0" wird auf den Eingang des NOR-Gatters 403 geschaltet. Das Leseauswahlsignal 40312 mit dem Wert 1 wird dem Leseanschluß 2 der Datei zugeführt, welche in dem Speicherplatz 2 die Adressdaten und Steuersignale speichert, die zu den Speicheranforderungszyklen gehören.
  • Gemäß Fig. 14T weisen die Eingangs-Auswahlsignale 78111 und 78208 den Logikpegel "0" auf, wodurch der Eingangsanschluß 0 der Multiplexer 783 bis 798 ausgewählt wird. Ferner wird das Auswahlsignal 82706 dem Auswahleingang des Multiplexers 930 zugeführt. Da das Auswahlsignal 83706 den Logikpegel "0" aufweist, wird der Eingangsanschluß 0 des Multiplexers 930 ausgewählt.
  • Gemäß Fig. 14-0 werden die DFIL-Bits 0-15 an den Ausgängen der Dateien 364, 177, 647, 365, 366 und 389 an die Eingänge der Register 367 und 368 angelegt. Die DFIX-Bits 0-15 an den Ausgängen der Register 367 und 368 werden auf den Datenbus übertragen.
  • Das Signal 16803 wird an den Freigabeeingang der Dateien 161 und 162 angelegt, wobei es am Ausgang eines ODER-Gatters 168 erzeugt wird. Das RRQCYL-Signal 58305 wird an den Eingang eines NAND-Gatters 169 angelegt. Da dies kein RRQ-Zyklus ist, besitzt das Signal 58305 den Logikpegel "0", so daß das Ausgangssignal 16908, das dem Eingang des ODER-Gatters 168 zugeführt wird, den Logikpegel "1" aufweist. Das Informationsübertragungsmodus-Leerlaufsignal 54906 wird dem anderen anderen des ODER-Gatters 168 mit dem Logikpegel "1" zugeführt, da es sich nicht um einen Leerlaufzyklus handelt. Das Ausgangssignal 80 mit dem Logikpegel "1" verhindert, daß die Ausgangssignale der Dateien 161 und 162 ausgewählt werden.
  • Das MRQ-Zyklussignal 48502 wird dem Eingang eines ODER-Gatters 167 zugeführt. Da es sich um einen MRQ-Zyklus handelt, besitzt dieses Signal 48502 den Logikpegel "0" und das Ausgangssignal 16708 weist den gleichen Pegel auf. Das Signal 16708 wird den Freigabeanschlüssen der Dateien 163 bis 166 zugeführt, worauf die AFIL-Bitsignale 08-23 ausgegeben werden. Die AFIL-Bitsignale 0-7 werden nicht freigegeben.
  • Gemäß Figur 14S speichert das Register 716 die Speicherübersetzuns-Adressesignale 0-7, die durch die Ausgänge der Übersetzimgsspeicher RAM 705-713 gebildet werden. Ferner speichert das Register 717 die Übersetzungs-Adresssignale 8 und 9, die an den Ausgängen der Übersetzungspeicher RAM714 und 715 anstehen. Während des Speicher-Anforderungszyklus werden daher die Adressenübersetzungs-Speichersignale ADXLMO-9 an die Eingangsanschlüsse O der Multiplexer 832, 835 und 836 gemäß Figur 14Z angelegt. Die Multiplexerregister 832, 835, 836, 838, 840, 842 und 846 werden alle mit dem Abfall des Übertragungs-Voll-Signales 92306 getaktet.
  • Das Auswahlsignal 91108 befindet sich auf dem Logikpegel "O", da das Speicheranforderungs-Zyklussignal 86404 als ein Eingang des ODER-Gatters 911 den Logikpegel "0" aufweist, wodurch die Eignale an dem Eingangsanschluss 0 der Multiplexer 832 und 835 ausgewählt werden. In gleicher Weise wählt das Signal 91203 den Eingangsanschluß 0 des Multiplexers 836 aus, da das Signal 86404 am Eingang des ODER-Gatters 912 den Logikpegel "0" aufweist. Die Signale 72001 bis 72901 werden durch die Multiplexerregister 832, 835 und 836 ausgewählt und an die Eingänge der Treiber 833 , 834 und 837 als Adresssignale LCADO-9 für die Übertragung zu dem Bus angelegt. Die Ausgangssignale 83612 unf 83613 werden an die Eingänge der Treiber 847 und 844 gemäß Figur 14AB angelget, um zu dem Bus übertragen zu werden.
  • Die Auswahleingänge der Multiplexerregister 838, 842 und 846 befinden sich auf dem Logikpegel "1", wodurch die Eingangsanschlüsse 1 ausgewählt werden. Das Eingangs-Auswahlsignal 91003 des Multiplexerregisters 840 besitzt ebenfalls den Logikpegel "1", da es sich nicht um einen RRQ-Zyklus handelt, so daß das Signal 58306 am Eingang des NAND-Gatters 910 den Logikpegel "0" aufweist.
  • Die Adressignale 14201 , 14301, 14401, 14501, 14601, 14701, 14801, 14901, 150o1, 15301, 15401, 15501 und 15601 werden dem Eingangsanschluss 1 der Multiplexerregister 838, 840, 842 und 846 zugeführt. Ferner wird das Datei-Verriegelungssignal 36407 und das Datei-Schreibsignal 36609 dem Eingangsanschluss 1 des Multiplexeregisters 846 zugeführt. Die Ausgangs-Adresssignale LCAD10-23 werden den Eingängen der Treiber 837, 839, 841 und 843 zur Übertragung zu der externen ISL-Einheit über den ISL-Schnittstellenbus zugeführt. Die Signale 84613 und 84615 werden an die Eingänge der Treiber 844 angelegt,um über den ISL-Schnittstellenbus übertragen zu werden.
  • Gemäß Figur 14U wird das Register 813 mit dem Anstieg des Ubertragungs-Voll-Signales 92305 gesetzt. Das Speicher-Anforderungs-Zyklussignal 86404 mit dem Logikpegel "0" wird dem Eingang anschluss des Registers 813 zugeführt. Das Ausgangssignal 81302 mit dem Logikpegel "0" wird dem Eingang des Treibens 814 gemäß Figur 14AB zugeführt. Das Ausgangssignal 81409 wird an den Eingang eines Widerstandsnetzwerkes 655 gemäß Figur 14AC angelegt.
  • Das Ausgangssignal 65515 ist auf den Verbinder 663 zur Übertragung des Signales zu der externen ISL-Einheit geschaltet. Das Signal 66220 gelangt in der externen ISL-Einheit an den Verbinder 662 gemäß Figur 14AC und das Signal 66220 wird an den Eingang des Empfänger/Treibers 815 gemäß Figur 14AB angelegt. Das Ausgangssignal 81507 ist auf den Eingang des ODER-Gatters 269 gemäß Figur 14V geführt Das Ausgangssignal 26912 mit dem Logikpegel wird auf den Eingang des UND/DNDR-Gatters 578 geschaltet. Unter der Annahme, daß das Bus-Voll-Signal 27108 zu diesem Zeitpunkt den Logikpegel "1" aufweist, nimmt das Ausgangssignal 57808 den Logikpegel "0" ein.
  • Das Signal 57808 wird dem Eingang des UND-Gatters 558 zugeführt Das Ausgangssignal 55803 wird an den Eingang des UND-Gatters 571 angelegt. Das Ausgangssignal 57106 ist auf den Eingang des NOR-Gatters 176 geschaltet. Dessen Ausgangssignal 17612 ist mit dem Eingang des UND-Gatters 604 verbunden Das Ausgangssignal 60408 wird dem Takteingang des Flip-Flops 441 zugeführt, wodurch dieses gesetzt wird. Ferner wird das externe Zyklus-Flip-Flop 572 gesetzt Gemäß Figur 14V werden die Signale 81507 und 57206 den Eingängen eines NAND-Gatters 865 zugeführt Das externe MRQ-Zyklussignal 86513 weist den Logikpegel "1" auf.
  • Gemäß Figur 14V wird das Signal 57205 mit dem Logikpegel "1" dem ODER-Gatter 561 zugeführt. Das externe Signal 56108 besitzt den Logikpegel 1 und wird den Treibern 881 bis 886 gemäß Figur 14Z, den Treibern 803 und 809 gemäß Figur 14AB und den Treibern 889 bis 892 gemäß Figur 14AA zugeführt. Die Information von der internen ISL-Einheit wird über diese Treiber von der externen ISL-Einheit aufgenommen.
  • Die Adressen- und Dateninformation von der internen ISL-Einheit ist von der externen ISL-Einheit empfangen worden. Die Adresseninformation umfaßt die ersten 10 Bit der Speicherübersetzung in der internen ISL-Einheit. Die verbleibenden Adressbits werden von der internen ISL-Einheit von der Zentraleinheit empfangen und zu der externen ISL-Einheit gesendet. Die Dateninformation in Form der Signale 33401 bis 34801 wird durch die externe ISL-Einheit von der internen ISL-Einheit empfangen und zu dem Eingangsanschluss 0 der Multiplexer 783 bis 798 gemäß Figur 14T übertragen. Die Ausgangssignale 78711 und 78206 der ODER-Gatter 781 und 782 weisen bei diesem Zyklus den Logikpegel "0" auf.
  • Die Datenbits 1 und 2 werden über den Eingangsanschluß 0 des Multiplexers 930 ausgewählt.
  • Die Ausgangssignale DTMXO-15 der Multiplexer 783 bis 798 geben die Daten wieder, die von der internen ISL-Einheit übertragen werden. Gemäß Figur 14C und unter Bezugnahme auf die von der internen ISL-Einheit empfangenen Adresssignale werden die Adressbits 8-11 in Form der Signale 14001, 14101, 14201 und 14301 dem Eingangsanschluss 0 des Multiplexers 157 zugeführt und die Adressbits 12, 13, 18 und 18 in Form der Signale 14401, 14501, 15001 und 15101 werden dem Eingangsanschluss 0 des Multiplexers 158 zugeführt. Die Adressbits 20-23 in Form der Signal 15301, 15401, 15501 und 15601 werden dem Eingangsanschluss des Multiplexers 160 zugeführt. Die Adressbits 14-17 in Form der Signale 14601, 14701, 14801 und 14901 werden dem Eingangsanschluss 1 des Multiplexers 731 gemäß Figur 14M zugeführt. Die Ausgangssignale 73107, 73109, 73112 und 73104 sind auf den Eingangsanschluss 0 des Multiplexers 159 geschaltet. Da es sich nicht um einen Unterbrechungszyklus handelt, besitzt gemäß Figur 14E das Signal 42709 den Logikpegel "0", wodurch die Ausgänge der Multiplexer 157-160 die Signale am Eingang wiedergeben. Die Adresseingänge an dem Eingangsanschluss 0 werden ausgewählt, da es sich nicht um einen Bus zyklus der zweiten Hälfte handelt und das Multiplexer-Auswahlsignal 37806 den Logikpegel ' "0" aufweist. Die Ausgänge der Multiplexer 157-160 sind mit den Eingängen der Register 508 und 509 verbunden. Die Eingangs-Adressbits 0-7 des Registers 507 werden direkt von dem Adressbus empfangen, und da es sich nicht um einen Unterbrechungszyklus handelt, weist das Rückstellsignal 42708 den hohen Pegel auf.
  • Die Datenmultiplexsignale DTMXO-15 am Ausgang der Multiplexer 783-798 gemäß Figur 14T werden dem Eingangsanschluss 1 der Multiplexer 525, 527 und 528 gemäß Figur 14G und dem Eingangsanschluss 0 des Multiplexers 780 gemäß Figur 14W zugeführt In Figur 14G wird das MRQCYR-Signal 86513 und das externe Datei-Schreibsignal 39310 den Eingängen des UND/NOR-Gatters 524 zugeführt. Das Ausgangssignal 52408 mit dem Logikpegel "1" wählt den Eingangsanschluß 1 der Multiplexer 525-527 aus.
  • Das Signal 37208 wählt den Eingangsanschluß 1 des Multiplexerregisters 528 aus. Das Datei-Schreibsignal 80701 mit dem Logikpegel "1" wird dem Eingang eines Inverters 393 zugeführt. Dessen Ausgangssignal 39310 besitzt den Logikpegel "0".
  • Die Ausgangssignale 78004, 78007, 78009 und 78012 des Multiplexers 780 in Figur 14W werden dem Eingangsanschluss 1 des Multiplexerregister 526 in Figur 146G zugeführt.
  • Wenn die externe Einheit eine Leseoperation ausführt und das Datei-Schreibsignal 80701 den Logikpegel "0" aufweist, so befindet sich das Signal 39310 auf dem Logikpegel "1" Das Ausgangssignal 52408 besitzt den Logikpegel "0", wodurch der Eingangsanschluss 0 der Multiplexerregister 525 bis 528 ausgewählt wird Dos Auswahlsignal 37208 weist den Logikpegel "0" auf.
  • Daher werden gemäß Figur 14J die von dem hexadezimalen Drehschalter erzeugten Signale 101, 102 und 103 an den Eingangsanschlüssen 0 der Multiplexerregister 525 bis 528 gemäß Figur 14G wiedergegeben.
  • Das Bit 10 in Form des Signales 51303 wird am Ausgang des ODER-Gatters 513 erzeugt. Das MRSBIT-Signal 86606 wird dem Eingang des ODER-Gatters 513 zugeführt. Gemäß Figur 14AA wird das FILWRT-Signal 80701 mit dem Logikpegel "0" dem Eingang eines Inverters 806 zugeführt. Das Ausgangssignal 80612 ist auf den Eingang eines UND-Gatters 868 geschaltet. Das MRQCYR-Signal 86573 mit dem Logikpegel "1" wird dem anderen Eingang des UND-Gatters 866 zugeführt. Das Ausgangssignal 86606 weist bei einer Leseoperation den Logikpegel "1" und bei einer Schreiboperation den Logikpegel "0" auf, was sich in dem Signaleingang 51303 des Multiplexerregisters 527 wiederspiegelt. Bei einer Leseoperation weist daher das MY-Datenbit 9 in Form des Signales 52615 den Logikpegel "0" auf. Das MY-Datenbit 10 in Form des Signales 52713 besitzt den Logikpegel "1" und die MY-Datenbits 11-15 in Form der Signale 52715, 52814, 52815 und 52812 besitzen den Logikpegel "O".
  • Gemäß Figur 14D wird das Taktsignal 76208 und das MRQCYR-Signal init dem Logikpegel "1" den Eingängen des UND/NOR-Gatters 278 zugeführt. Das 100ns-Verzögerungs-Ausgangssignal 27808 mit dem Logikpegel "0" wird dem Eingang eines Inverters 279 zugeführt.
  • Das Ausgangssignal 27908 mit dem Logikpegel 1 wird den Takteingängen der Register 507, 508 und 509 in Figur 14E und den Multiplexerregistern 525 bis 528 in Figur 14G zugeführt. Das Bus-Taktsignal 27908 setzt ebenfalls ein D-Flip-Flop 271. Gemäß Figur 14V verhindert das Bus-Voll-Signal 27108 am Eingang des UND/NOR-Gatters 578 den Start eines weiteren externen ISL-Zyklus.
  • Zuvor wurde erörtert, was passieren kann, wenn alles innerhalb des Systems normal abläuft und der Speicher-Anforderungszyklus auf dem externen Bus bestätigt wird. Es können jedoch verschiedene Ereignisse auftreten, bei denen die Anforderung nicht bestätigt wird.
  • Wenn eine NAK-Antwort vorliegt, so kann diese entweder durch ein nichtexistierendes Gerät, einen Paritätsfehler oder einen Speicherdefekt verursacht werden. Die NAK-Antwort kann durch den Speicher selbst oder durch irgendeinen Zeitablauf auf dem Dialogbus erzeugt werden. In der Dialogbus-Logik gibt es eine Bus-Zeitablauffunktion. Wenn der Zyklus einem nichtexistierenden Gerät zugeordnet ist, so gibt es keine Antwort. Innerhalb 5µswird die Zentraleinheit an diesem Bus anstelle des nichtexistierenden Geräts mit einer NAK-Antwort antworten. Hierdurch wird der Bus für einen weiteren Datenverkehr freigemacht. Die Zentraleinheit an diesem Bus erzeugt einen internen Abfant für diesen Zyklus und führt eine Software-Subroutine aus. Wenn sich keine Zentraleinheit an dem externen Bus befindet, so erzeugt die ISL-Einheit diese NAK-Antwort bei einem nichtexistierenden Gerät. Es gibt somit 2 Arten der Erzeugung einer NAK-Antwort. Im erstenFall erzeugt oder sieht die ISL-Einheit einen DCN-Zyklus auf dem Bus der nicht ihr eigener DCN-Zklus ist. Das D-Flip-Flop 268 gemäß Figur 14Y wird gesetzt.
  • Das DCND60-Signal 36008 wird dem Eingang eines Monoflops 612 zugeführt. Wenn das Monoflop 612 nicht innerhalb von 7 µs durch das Dialogbus DCNB-Signal 21306 zurückgestellt wird, so wird ein Signal 61204 erzeugt und dem Flip-Flop 268 zugsführt µm dieses zu setzen, wenn das dem Eingang CD zugeführte Signal 36008 noch den Logikpegen "1" aufweist. Gemäß Figur 14H wird das Bus-Zeitablaufsignal 26806 dem Eingang eines ODER-Gatters 274 zugeführt.
  • Das Ausgangssignal 27411 mit dem Logikpegel s setzt das D-Flip-Flop 449. Gemäß Figur 14B wird das Ausgangsignal 44909 dem Eingang eines Treiber/Empfängers 247 zugeführt, wodurch das BSNAKR-Signal 24901 erzeugt wird.
  • Gemäß Figur 14Y wird im zweiten Fall die NAK-Antwort folgendermaßen erzeugt. Das DCN-Signal 36008 mit 6ons Verzögerung und das MY-Datenzyklus-Jetzt-Signal 51707 werden den Eingängen eines 3 µs-Monoflops 100 zugeführt. Das Ausgangssignal 10012 wird an den Takteingang eines D-Flip-Flops 535 angelegt. Wenn das an den 'CD-Eingang angelegte Signal 36008 nach Ablauf von 3 /us den Logikpegel "1" aufweist und das Taktsignal 10012 vorliegt, so wird das Flip-Flop 535 gesetzt. In Figur 14H wird das MY-Zeitablaufsignal 54508 mit dem Logikpegel "0" dem anderen Eingang des ODER-Gatters 274 zugeführt und das NAK-Signal wird in der zuvor beschriebenen Weise erzeugt. Gemäß Figur 14I wird das von der externen ISL-Einheit empfangene NAK-Signal 24814 dem Eingang des Registers 413 zugeführt. Das Ausgangssignal 41307 ist auf den Eingang des NAND-Gatters 544 geführt. Das externe MY-Speicher-Wiederaufsuchanforderungssignal 51505 wird dem anderen Eingang des NAND-Gatters 544 zugeführt, wodurch das Signal 54408 für einen nichtexistenten Speicher erzeugt wird.
  • Das Signal 54408 zeigt mit dem Logikpegel "O" an, daß hinsichtlich der externen ISL-Einheit ein Zeitablauf vorliegt. Gemäß Figur 14T setzt das Signal 54408 das interne Nicht-Existenz-Flip-Flop 869. Das Ausgangssignal 86905 ist das Statussignal und zeigt einen Fehler bezüglich eines nichtexistenten Systemmittels an. Gemäß Figur 14X wird das Signal 54408 dem Eingang eines NOR-Gatters 824 zugeführt. Das Ausgangssignal 82406 ist auf den Takteingang eines Unterbrechungs-Ausführungs-D-Flip-Flops 823 geschaltet. Das Unterbrechungs-Sperrsignal 82106 wird dem Eingang CD des Flip-Flops 823 zugeführt. Das Signal 82106 wird gemäß Figur 14M folgendermaßen erzeugt. Das Datenbit 10 des Signales 34 301 wird dem Eingang des Registers 857 zugeführt und befindet sich bei einer Unterbrechungs-Sperroperation auf dem Logikpegel "1". Das Ausgangssignal 85715 ist auf den Eingang des Inverters 856 geschaltet. Das Ausgangssignal 85606 wird dem Eingang eines NAND-Gatters 821 zugeführt. Die Pegelbits 1-5 in Form der Signale 86702, 85705, 85707, 85710 und 85712 werden den Eingängen eines NAND-Gatters 858 zugeführt. Das Ausgangssignal 85806 ist auf den Eingang des NAND-Gatters 821 geschaltet. Das Unterbrechungs-Sperrsignal 82106 wird durch die dem Register 857 zugeführten Datenbits 10-15 gesteuert. Wenn das Signal 82106 den Logikpegel "1" aufweist, wodurch angezeigt.
  • wird, daß die Unterbrechung nicht gesperrt ist, so wird das Flip-Flop 823 in Figur 14X gesetzt. Das Ausgangssignal 82309 wird einem NAND-Gatter 607 zugeführt. Das Ausgangssignal 60708 ist auf den Eingang S eines Unterbrechungszyklus-D-Flip-Flops 427 geschaltet, wodurch ein Unterbrechungszyklus in der ISL-Einheit erzeugt wird, die den Dialogbus unterbricht, an dem nichtexistierende Systemmittel festgestellt wurden Die interne ISL-Einheit besitzt ferner die Fähigkeit, die externe ISL-Einheit zu unterbrechen. Gemäß Figur 14AB wird das Signal 54408 für einen nichtexistierenden Speicher dem Eingang des Treibers 870 zugeführt. Das Ausgangssignal 87018 wird über den Zwischenbus zu der externen ISL-Einheit gesendet, in welcher das Signal 66137 durch den Empfänger 916 empfangen wird. Das Ausgangssignal 91616 wird dem Eingang eines Inverters 871 zugeführt. Gemäß Figur 14X ist das Ausgangssignal 87112 auf den Eingang des UND/NOR-Gatters 895 geschaltet.Das Unterbrechungs-Freigabesignal 91415 wird an den anderen Eingang des UND/NCR-Gatters 895 angelegt. Das Signal 91415 befindet sich auf dem Logikpegel "1", wenn der Ausgangs-Zeitgeberbefebl mit dem Datenbit 6 auf dem Logikpegel "1" ausgegeben wurde. urch das Ausgangssignal 89508 mit dem Logikpegel "0" wird das Flip-Flop 893 gesetzt. Das Signal 89508 erzeugt ferner über das ODER-Gatter 824 das Signal 82406 mit dem Logikpegel "1", wodurch das Flip-Flop 823 gesetzt wird.
  • Vorstehend wurde die Operation beschrieben, bei der eine Schreibanweisung an einen externen Speicher ausgegeben wurde. Dieser externe Speicher war entweder nicht vorhanden oder nicht funktionsfähig, so daß der interne ISL-Zeitgeber von 3 /us ablief. Die Funktion für einen nichtexistierenden Speicher wurde gesetzt, und es wurde ein entsprechender Hinweis an die externe ISL-Einheit gesendet. Die Unterbrechungs-Ausführungs-Flip-Flops 823 in der externen und internen ISL-Einheit wurden gesetzt. Die Datenbits 10-15 wurden durch die Zentraleinheit gesetzt µm die Unterbrechung zu ermöglichen, Es ist möglich, daß eine ISL-Einheit die Unterbrechung sperrt und die andere ISL-Einheit die Unterbrechung gestattet.
  • Eine normale Leseantwort der zweiten Hälfte ist die Folge einer erfolgreichen Leseanforderung, die auf dem externen ISL-Bus bestätigt wurde. Zunächst wird der DCN-Zyklus,der von dem Speicher aufgrund der Speicher-Leseanforderung erzeugt wird, zu der die ISL-Adresse enthaltenden ISL-Einheit gesendet. Die Adresse wird auf den Zwischendialogbus während des Speicher-Antwortzyklus der zweiten Hälfte gegeben.
  • Gemäß Figur 14J werden durch die exklusiv-ODER-Gatter 302 bis 310 die Bus-Adresssignale 8-16 mit den ISL-Adresssignalen 8-16 verglichen1 und bei logischer Übereinstimmung dieser Signale wird das Ausgangssignal mit dem Logikpegel "1" dem Eingang des UND-Gatters 439 zugeführt. Da es sich um eine Speicher-Leseoperation handelt, besitzt das Signal 24512 den Logikpegel "1" und das Ausgangssignal 43909 wird dem Eingang CD des Flip-Flops 440 zugeführt. Das Zeittaktsignal 36008 wird dem Takteingang zugeführt und setzt dieses ISL-Adress-Flip-Flop 440.
  • Gemäß Figur 140 wird das Bussignal der zweiten Hälfte 25914 und das Adressbit 18 des Signales 20006 mit dem Logikpegel "1" dem NAND-Gatter 478 zugeführt. Das Ausgangssignal 47808 mit dem Logikpegel "1" zeigt an, daß dieser Buszyklus der zweiten Hälfte aufgrund einer Speicheranforderung erfolgt. Das Ausgangssignal 47808 mit dem Logikpegel "0" wird dem NOR-Gatter 411 zugeführt, wodurch das Datei-Schreibsignal 41106 am Auswahleingang 2 freigegeben wird. Das Datei-Schreibsignal 40903 am Auswahleingang 1 besitzt den Logikpegel "1", da das Verriegelungsignal 24102 diesen Pegel aufweist. Daher wird der Adresspeicherplatz 3 der Daten- und Adressendatei ausgewählt.
  • Gemäß Figur 14N werden die Signal 40903, 41106 und 44006 mit dem Logikpegel "1" einem UND-Gatter 500 zugeführt. Das Ausgangssignal 50008 ist auf ein UND-Gatter 496 geschaltet. Da es sich nicht um eine Doppelauszugoperation handelt, besitzt das dem anderen Eingang des UND-Gatters 496 zugeführt Signal 21104 den Logikpegel "1". Das Ausgangssignal 49611 wird dem Eingang CJ eines Speicher-Antwort-Ausführungs-JK-Flip-Flops 492 zugeführt.
  • Das Schreib-Freigabesignal 64405 am Takteingang setzt dieses Flip-Flop 492 mit der abfallenden Flanke.
  • Gemäß Figur 14V wird das Ausgangssignal 49206 einem NOR-Gatter 351 zugeführt. Das Ausgangssignal 35106 ist auf ein Register 490 geschaltet. Ferner ist das Ausgangsignal 49206 einem NOR-Gatter 645 zugeführt. Das Ausgangssignal 64508 wird einem UND/NOR-Gatter 388 zugeführt. Das Übertragungs-Voll-Signal 92306 mit dem Logikpegel "1" ist auf den anderen Eingang des UND/NOR-Gatters 388 geführt. Wie zuvor beschrieben, wird hierdurch das interne Zyklus-Flip-Flop 464 und das ISL-Zyklus-Flip-Flop 441 gesetzt. Das Ausgangssignal 49015 wird einem UND-Gatter 493 zugeführt. Da kein Doppelzyklus-Signal 35206 vorliegt, befindet sich der andere Eingang des UND-Gatters 493 auf dem Logikpegel " 1 "1". Das Ausgangssignal 49303 besitzt den Logikpegel "1".
  • Der Zweck des Speicher-Antwortzyklus ist es, dem Speicher über die externe ISL-Einheit Daten zu entnehmen, und der internen ISL-Einheit zuzuführen, um sie an die Quelle zu liefern1 die die Daten an dem internen Bus angefordert hat. Das Übertragungs-Voll-Flip-Flop 923 in Figur 14U wird daher gesetzt ~m die ISL-Schnittstellenregister zu laden. Das Signal 940309 wird einem Inverter 867 zugeführt Das Ausgangssignal 86712 ist auf das NOR-Gatter 763 geschaltet. Das Ausgangssignal 76308 wird dem Eingang CJ des Flip-Flops 923 zugeführt, so daß dieses mit der abfallenden Flanke des Signales 76108 gesetzt wird Wie zuvor beschrieben, werden die ISL-Schnittstellenregister geladen und die Daten werden über den Zwischendialogbus zu der internen ISL-Einheit übertragen. Es sei darauf verwiesen, daß die Adresseninformation zu diesem Zeitpunkt unwichtig ist, da sie durch die interne ISL-Einheit durch die Quellenadresse ersetzt wird.
  • Gemäß Figur 14T besitzt das Ausgangssignal 80101 den Logikpegel "0", da dies keine Eingangs-Unterbrechungssteuerung- oder Unterbrechungszyklusoperation ist. Die Ausgangssignale 78111 und 78208 besitzen den Logikpegel "0", da es sich nicht um eine Eingangsstatus- oder Eingangsdaten-Operation handelt Es werden daher die Eingänge 0 der Multiplexer 783 bis 798 ausgewählt.
  • ,Gemäß Figur 140 ist die Datenbusinformationn den Registern 367 und 368 gespeichert. Die Steuerinformation ist in dem Register 391 gespeichert, dessen Ausgangssignale immer freigegeben sind.
  • Der Ausgang des UND-Gatters 369 besitzt den Logikpegel "O", da es sich um eine interne Zyklusoperation handelt und nicht um eine Haupt-Löschoperation. Die Signale 47005 und 46406 besitzen den Logikpegel "O". Die Ausgangssignale der Register 367 und 368 werden daher an die festverdrahteten ODER-Gatter 332 bis 348 gemäß Figur 14F angelegt.
  • Die Ausgänge der festverdrahteten ODER-Gatter geben nun die in den D-Dateien 364-366, 177, 647 und 389 bei der Speicherantwort gespeicherten Daten. Die Daten werden daher über die Datenmultiplexer 783-798 in Figur 14T bei der abgelaufenen Übertragungszeit in den Dialogbusregistern 859, 851, 853 und 855 gemäß Figur 14AA gespeichert. Die Ausgangssignale sind auf Treiber 848, 850 und 852 geschaltet und werden über Empfänger zurück zu der internen ISL-Einheit geführt. Das Tastsignal von der externen ISL-Einheit ruft in diesem Fall in der internen ISL-Einheit die Erzeugung eines externen MRSCYR-Zyklus hervor.
  • Gemäß Figur 14U wird das Signal 86712 dem Register 813 zugeführt. Wenn das Signal 92305 den Logikpegel 1 aufweist, so wird das Ausgangssignal 81310 auf den Zwischenbus gegeben und gemäß Figur 14AB zu der internen ISL-Einheit als Signal 81403 übertragen. Das Signal wird in der internen ISL-Einheit als Signal 66219 empfangen und am Ausgang des Treibers 815 als Signal 81505 wiedergegeben.
  • Gemäß Figur 14V wird das Signal 81505 dem NOR-Gatter 269 zugeführt. Das Ausgangssignal 26912 löst einen externen Zyklus in der internen ISL-Einheit aus, indem es das Flip-Flop 441 und das externe Zyklus-Flip-Flop 572 setzt.
  • Gemäß Figur 14N werden die Signale 81505 und 57206 mit dem Logikpegel 0" den Eingängen eines NAND-Gatters 499 zugeführt. Das Ausgangssignal 49901 mit dem Logikpegel 1 wird einem ODER-Gatter 495 zugeführt. Das MRSCYR-Signal 49511 wird dem Eingang eines Inverters 494 zugeführt. Das Ausgangssignal 49404 weist den Logikpegel "0" auf. Gemäß Figur 14Y stellt das MRSCYR-Signal 49404 den Speicher-Zeitgeber 611 zurück, der einer der Zeitgeber 133 gemäß Fig. 8 ist. Da das MRSCYR-Signal 49404 dem Eingang CD eines D-Flip-Flops 502 zugeführt wird, verbleibt das Speicher-Zeitablaufsignal 50509 auf dem Logikpegel "0" und das Signal 50508 auf dem Logikpegel "1".
  • Das Signal 49404 wird dem NOR-Gatter 378 gemäß Figur 14G zugeführt. Das Ausgangssignal 37808 ist auf das UND/NOR-Gatter 278 in Figur 14D geführt. Zur Zykluszeit 100, wenn das Signal 76208 den Logikpegel "1" aufweist, besitzen die Bus-Taktsignale 27808 und 28908 den Logikpegel "0" und "1".
  • Wie zuvor beschrieben1 besitzen während eines externen ISL-Zyklus gemäß Figur G die Auswahlsignale 78111 und 78208 beide den Logikpegel "0", wodurch der Eingangsanschluss 0 der Multiplexer 783-798 ausgewählt wird. Die Datenausgänge dieser Multiplexer treten in Figur 14G als Eingangssignale der Multiplexerregister 525 bis 528 auf. Das Taktsignal 27808 taktet die Daten in die Multiplexerregister 525 bis 528. Das Signal 27908 setzt ferner das Bus-Voll-Flip-Flop 271, wodurch jeglicher weiterer Datenverkehr von der externen ISL-Einheit daran gehindert wird, einen ISL-Zyklus in der internen ISL-Einheit für den Zugriff auf den internen Dialogbus hervorzurufen.
  • Die Adresse der die Daten anfordernden Quelle ist in den Daten-Dateispeichern RAM364-366, 177, 389 und 647 gemäß Figur 140 gespeichert In diesem Fall wird der Speicherplatz 2 gelesen Da dies ein MRSCYR-Zyklus ist, weisen die Signale 49014 und 90704 an dem NAND-Gatter 402 den Logikpegel "1" auf, und das Ausgangs-Leseauswahlsignal 40211 besitzt den Logikpegel "0". Ferner besitzt das Signal 49404 am Eingang des NAND-Gatters 403 den Logikpegel "0" und das Ausgangs-Leseauswahlsignal 40312 den Logikpegel "1". Die Quellenadresse wurde ursprünglich während der ersten Hälfte des Speicheranforderungszyklus in den Speicherplatz 2 geschrieben. Während des zweiten Halbzyklus wird die Quellenadresse aus den Speichern RAM 364-366, 389 und 647 über die Register 267, 368 und 391 gelesen und auf dem Dialog-Adressbus wiedergegeben, wobei dies gemäß Figur 14E über die Multiplexer 157-160 und die Register 507 bis 509 geschieht.
  • Da das MRQ-Voll-Flip-Flop 487 während der ersten Hälfte des Speicheranforderungszyklus gesetzt wurde, wird gemäß Figur 14N das Einschreiben weiterer Dialogbusdaten in den MRQ-RAM-Speicherplatz gesperrt. Das Flip-Flop 487 wird durch die Signale 76208, 49511 und 39006, die dem UND/NOR-Gatter 488 zugeführt werden, zurückgestellt, wenn diese den Logikpegel "1" aufweisen. Das Ausgangssignal 4O808 mit dem Logikpegel "0" wird dem Eingang des ODER-Gatters 283 zugeführt, dessen Ausgangssignal 28306 das Flip-Flop 487 zurückstellt. Das Signal 39006 weist den Logikpegel "1" auf, da es sich nicht um eine Speicher-Doppelzyklus-Anweisung handelt. Es wird ein Dialogbuszyklus erzeugt, der die Daten zurück zu der anfordernden Quelle sendet und den Lesezyklus beendet. Die Rückstellung des Flip-Flops 487 gestattet einen weiteren Datenverkehr auf dem Speicher-Anforderungsweg.
  • Wenn eine NAK-Antwort auf den ersten Halbzyklus der Leseanforderung vorliegt, so setzt gemäß Figur 14Y das interne 6 Monoflop 611 das Zeitablauf-Flip-Flop 502. Da der erste Halbzyklus der Anforderung bereits abgefragt worden ist und der Anforderer eine Antwort im zweiten Halbzyklus erwartet, wird ein zweiter Halbzyklus erzeugt, jedoch mit fehlerhafter Parität und mit gesetzten Indikatoren für ein nicht korrigierbares Speicherlesen. Die veranlaßt den Anforderen, die in dem zweiten Halbzyklus empfangenen Daten nicht zu verwenden und in einigen Fällen einen erneuten Versuch auszuführen.
  • Wenn das Flip-Flop 502 gesetzt wird, so treten eine Reihe von Ereignissen auf. Die Signale 50209 und 43705 werden dem Eingang eines UND-Gatters 501 zugeführt. Da diese ISL-Einheit sich in einem Leerlaufzustand befindet, weist das Signal 43705 den Logikpegel "1" auf. Das Ausgangssignal 50108 wird dem Takteingang eines D-Flip-Flops 505 zugeführt wodurch dieses gesetzt wird.
  • Das Ausgangssignal 50509 ist das bereits beschriebene Statusbit, das einen Speicher-Zeitablauf anzeigt. Die Signale 50209 und 50509 mit dem Logikpegel "1" werden einem NAND-Gatter 503 zugeführt. Das Ausgangssignal 50306 ist auf ein ODER-Gatter 620 geschaltet und ruft ein Zeitablauf-Generatorsignal 62008 mit dem Logikpegel "0" hervor.
  • Das Signal 50306 wird durch die Einrichtung 504 invertiert und das Ausgangssignal 50408 wird gemäß Figur 14M einem ODER-Gatter 495 zugeführt. Das MRSCYR-Ausgangssignal 49511 erzeugt einen internen ISL-Zyklus. Dieser Zyklus ist der zweite Halbzyklus einer externen Speicherantwort.
  • Gemäß Figur 14V wird das Signal 62008 einem UND-Gatter 799 zugeführt Dieses hindert das Empfänger-Voll-Flip-Flop 874 am Setzen des Freigabe-Generatorsignales 79911 auf den Logikpegel "1", wodurch die Freigabe des Empfängers 815 gemäß Figur 14AB verhindert wird. Hierdurch wird die Auslösung von externen ISL-Zyklen verhindert Gemäß Figur 14V wird das Signal 62008 mit dem Logikpegel "0" einem ODER-Gatter 412 zugeführt. Das Ausgangssignal 41206 ist auf ein NOR-Gatter 176 geschaltet. Das Ausgangssignal 17612 löst die Folge aus, die das interne Zyklus-Flip-Flop 464 und das ISL-Zyklus-Flip-Flop 441 setzt. Das an das NOR-Gatter 608 angelegte Signal 41206 setzt das Ausgangssignal 60808 auf den Logikpegel "1", welches dem Eingang CP des Flip-Flops 464 zugeführt wird. Das gesetzte Flip-Flop 464 verbindert das Setzen des zyklus-Flip-Flops 572.
  • DasSignal 46405 ist an den Takteingang des Registers 490 angelegt Das Signal 41206 mit dem Logikpegel "Qw wird jedoch dem ODER-Gatter 287 zugeführt. Das Ausgangssignal 28708 stellt das Register 490 zurück, wodurch das Taktsignal 46405 übersteuert wird, das ebenfalls dem Register 490 zugeführt wird. Daher ist keine der internen Zyklusfunktionen gültig.
  • Obgleich eine NAX-Antwort vom Speicher empfangen wurde, ist es noch erforderlich der Quelle zu antworten. Um jedoch der Quelle anzuzeigen, daß die empfangenen Daten ungültig sind, erzeugt die ISL-Einheit eine fehlerhafte Parität.
  • Gemäß Figur 14G wird das Signal 63008 einem Inverter 621 zugeführt.
  • Das Ausgangssignal 62112 mit dem Logikpegel "1" wird einem ODER-Gatter 349 zugeführt. Das Daten-Paritätsfehlersignal 34911 mit dem Logikpegel "1" ist auf den Eingang eines Registers 523 geschaltet. Wenn das Taktsignal 27908 den Logikpegel "1" einnimmt, so wird das Datenparität-Ausgangssignal 52302 den Eingängen von Paritätsgeneratoren 521 und 522 zugeführt, die hierauf eine gerade Parität erzeugen. Das Ausgangssignal 34911 wird an ein ODER-Gatter 392 angelegt. Dessen Ausgangssignal 39208 ist auf den Eingang des Registers 523 geführt. Das Ausgangssignal 52309 ist an den Treiber 254 gemäß Figur 14B angelegt und wird auf den Dialogbus als BSREDD-Signal 10338 übertragen µm einen nicht korrigierbaren Fehler anzuzeigen. Das dem NOR-Gatter 378 zugeführte Signal 49404 erzeugt das Freigabesignal 37806 für den Buszyklus der zweiten Hälfte, das gemäß Figur 14D dem Eingang des UND/NOR-Gatters 278 zugeführt wird. Das Zyklus 100-Signal 76208 am Eingang des UND/NOR-Gatters 278 erzeugt das Bus-Taktsignal 27808 durch welches die Daten und Adresse in die Dialogbusregister wie bei einem normalen MRSCYR-Zyklus eingetastet werden.
  • Der Wiederaufsuch-Anforderungsweg RRQCYL wird benutzt für die Eingangs/Ausgangs-Speicher-Leseanforderung mit Test und Verriegelung, für die Unterbrechung und für den speziellen Eingabe/ Ausgabe-Ladebefehl IOLD.
  • Der Empfang eines Wiederaufsuch-Anforderungsbefehles von dem internen Dialogbus kann die ISL-Einheit veranlassen, bis zu 4 Zyklen zu erzeugen. Der Anfangszyklus ist der RRQCYL-Zyklus, der die Information von der internen zu der externen ISL-Einheit überträgt.
  • Der RRQCYR-Zyklus erzeugt einen externen Zwischendialog-Buszyklus.
  • Im Falle einer Ausgangsanweisung oder einer Unterbrechung beendet dieser Zyklus einen Befehl. Da der Wiederaufsuchweg für jene Befehle benutzt wird, die eine tatsächliche Antwort von dem externen Dialogbus erfordern, antwortet die interne ISL-Einheit mittels des externen Zwischendialog-Buszyklus mit einem Bus-Wartesignal 26201 gemäß Figur 14B. Sodann wird die tatsächliche Antwort von dem externen Bus erhalten und zurück zu der internen ISL-Einheit gebracht, von wo die Information zu der anfordernden Quelle während eines Vergleichszyklus zurückgesendet wird. Im Falle eines Lesebefehls wartet die interne ISL-Einheit auf die externe zweite Halbantwort, wie bei einer Speicher-Leseanforderung, wenn erst einmal die erste Halbanforderung auf dem externen Dialogbus erzeugt ist Gemäß Figur 145 werden während der DCN-Zeit, die den RRQCYL-Zyklus auslöst, Übersetzungs- M-£pecher adressiert Dies geschieht in der gleichen Weise wie bei dem zuvor beschriebenen MRQ-Zyklus. Wenn dieser Befehl ein Speicher-Lesebefehl, eine Test- und Setzverriegelung- oder eine IOLD-Anweisung ist, so müssen Eingangssignal daten von dem Ausgang der Speicher RAM 706 bis 715 in die Register 718 und 719 geladen werden. Diese Register werden mit dem Speicher-Taktsignal 73806 am Ausgang des Inverters 738 getaktet.
  • Das 141 28106 wird gemäß Figur 281 am Ausgang des UND/ NOR-Gatters Eingangssigale erzeugt. Die sind durch die Signale 53910 und 58405 vorgegeben. Daher wird der Taktimpuls während des Datenübertragungsmodus erzeugt, wenn das Wiederaufsuch-Anforderungs-Voll-Flip-Flop 584 in Figur 14N gesetzt ist. Dieses taktet die Daten in die Register 718 und 719. Der Datenweg wird weiter unten beschrieben.
  • Gemäß Figur 14R werden die Eingangsanschlüsse 1 der Multiplexer 474 und 475 ausgewählt, da das Speicher-Referenzsignal 24414 am Eingang des NAND-Gatters 481 den Logikpegel "0" aufweist. Da es sich um den Datenübertragungsmodus handelt, wird durch das Signal 53911 mit dem Logikpegel "0" der Eingangsanschluss 0 der Multiplexer 472 und 473 ausgewählt. Auf diese Weise werden die hochrangigen .Datenbits 0 und 1 und die hochrangigen Adressbits 0-7 ausgewählt. Die Ausgangssignale der Multiplexer 472 bis 475 werden den Adressanschlüssen der Speicher RAM863 und 706 bis 715 in Figur 14S zugeführt.
  • Gemäß Figur 14R werden die Kanalmasken-Adresssignale durch die Multiplexer 313, 314 und 315 ausgewählt. Dies geschieht über den Eingangsanschluss 0 dieser Multiplexer. Die Bus-Adresssignale 8-17 werden dem Anschluß 0 zugeführt. Der Speicher RAM276 wird mit diesen Ausgangssignalen adressiert und das Kanalmasken-Bitsignal 27607 mit dem Logikpegel "1" wird dem Eingang eines UND-Gatters 546 zugeführt. Da es sich nicht um eine Testmodusfunktion handelt, weist das Signal 62203 den Logikpegel "1" auf. Das Betriebssignal 53910 und das Speicherreferenz-Löschsignal 48112 werden einem UND-Gatter 550 zugeführt. Da es sich um eine Betriebsfunktion und nicht um eine Speicherreferenz-Löschfunktion handelt, weisen beide Signale 53910 und 48112 sowie das Ausgangssignal 55011 den Logikpegel "1" auf. Das Ausgangssignal 54608 wird in Figur 14N dem ODER-Gatter 317 zugeführt. Dessen Ausgangssignal 31704 mit dem Logikpegel "0" wird einem NOR-Gatter 566 zugeführt, dessen Ausgangssignal 56608 daraufhin auf "1" gesetzt wird.
  • Wie zuvor beschrieben werden die Datei-Auswahlsignale 40802 und 41008 mit dem Logikpegel 1 dem Eingang des UND-Gatters 585 zugeführt. Das Signal 56608 mit dem Logikpegel 1 wird ebenfalls dem UND-Gatter 585 zugeführt. Dieses Gatter setzt das Flip-Flop 581 mit dem Anstieg des Schreib -Freigabesignales 64405.
  • Gemäß Figur 140 weisen die Datei-Schreibauswahlsignale 41106 und 40903 den Logikpegel "0" auf, da es sich nicht um die zweite Hälfte des Bus zyklus und nicht um einen Speicher-Referenzzyklus handelt. Die Signale 25914, 24414, 56506 und 47808 weisen den Logikpegel "0" auf. Daher wird der Speicherplatz 0 der Daten-und Adressdateien 92 und 103 von Figur 8 ausgewählt und bei der Zuführung des Schreib-Freigabesignales 64408 wird die Information auf dem internen Dialogbus in die Speicher RAM eingeschrieben.
  • Gemäß Figur 14N wird das Flip-Flop 584 durch das DCN-Signal 35602 nach 135ns in dem Dialogbuszyklus gesetzt. Das Signal 58405 wird in Figur 14Y dem Takteingang eines D-Flip-Flops 615 zugeführt. Das Signal 41811 ist auf den Eingang CD des Flip-Flops 615 geführt, welches mit dem Anstieg des Taktsignales 58405 gesetzt wird. Das Ausgangssignal 61505 ist an ein UND-Gatter 614 angelegt. Das Zeitgeber-Freigabesignal 91410 besitzt den Logikpegel "1", da es mit einem Datenbit 7 während des Ausgangs-Zeitgeberbefehls gesetzt wurde.
  • Das Bus-Zeitgebersignal 26102 liefert 6O Zyklusimpulse.
  • DasAusgangssignal 61412 wird an den Freigabeeingang D2 und den Anschluß +1 eines Zählers 619 a gelegt, der 60Zyklusimpulse zählt. Dies wurde zuvor beschrieben.
  • Dieser Zeitgeberzähler 619 wird benutzt µm eine in der externen ISL-Einheit aufgetretene Fehlfunktion festzustellen. Wenn dieser Detektor nicht benutzt wird, so verbleibt der interne Dialogbus in einem Wartemodus.
  • Das RRO2DO-Signal 58109 erzeugt einen RRQCYL-Zyklus, durch den der Inhalt der Daten- und Adressleitungen aufgenommen wird. Nach beendeter Übertragungszeit taktet das Übertragungs-Voll-Signal 92305 die Daten und Adressen in die internen ISL-Treiber. Die Daten gelangen zu den DAtenmultiplexern 783-798, wie dies zuvor anhand von Figur 14D beschrieben wurde.
  • Der grundlegende Informationsfluss wurde zuerst beschrieben. Jetzt sollen die Ünterschiede zu diesem grundlegenden Informationsfluss für eine Speicher-Leseoperation mit Test- und Setzverriegelung und Unterbrechung und für IOLD-Operationen beschrieben werden.
  • Gemäß Figur 14U wird das RRQCYL-Signal 90002 dem Register 813 zugeführt Das GENRRQ-Ausgangssignal 81307 wird in der zuvor beschrieben Weise zu der externen ISL-Einheit übertragen Gemäß Figur 14V wird das GENRRQ-Signal 81606 in der externen ISL-Einheit einem UND/NOR-Gatter 578 zugeführt. Die Signale 57410 und 27108 weisen zu diesem Zeitpunkt den Logikpegel 1 auf, und sie werden ebenfalls dem UND/NOR-Gatter 578 zugeführt. Das Ausgangssignal 57808 besitzt den Logikpegel "0". Die Verzögerungsleitung 374 wird in Betrieb genommen und es werden die Ausgangs-Taktsignale erzeugt.
  • Gemäß Figur 14D werden das externe Funktionssignal 57410, das Zyklus 100-Signal 76208, das Betriebssignal 53910 und das RRQCYR-Signal 90201 mit dem Logikpegel 1" dem UND/NOR-Gatter 278 zugeführt, wodurch die Bus-Taktsignale 27808 und 27908 erzeugt werden. Diese Bus-Taktsignale starten den Zeittakt für den externen Dialogbuszyklus,und die externe ISL-Einheit adressiert während dieses Zyklus das durch den Adressbus festgelegte Gerät.
  • Gemäß Figur 14H werden das Warte-Sperrsignal 42103, das RRQSET-Signal 58506 und das Vergleichsignal 31808, die alle den Logikpegel "1" aufweisen, dem UND-Gatter 447 zugeführt. Das Ausgangssignal 44706 ist auf ein ODER-Gatter 629 geschaltet. Dessen Ausgangssignal 62906 wird dem Eingang des Registers 631 zugeführt. Das Ausgangssignal 63102 wird an den ringang eines Inverters 630 angelegt. Dessen Ausgangssignal 63006 ist auf den Setzeingang des Flip-Flops 452 geführt, wodurch dieses gesetzt wird.
  • Das Ausgangssignal 45309 ist an den Treiber/Empfänger 263 angelegt, der das BSWAIT-Signal 26201 auf den internen Dialogbus ausgibt. Die interne ISL-Einheit fährt fortleine Warteantwort auf diese Weise zu erzeugen, bis ein Vergleichzyklus erzeugt wird.
  • Gemäß Figur 141 wird das externe Dialogbus-ACK-Antwortsignal 17803, das NAK-Signal 24814 oder ein Wartesignal 26303 in dem Register 413 gespeichert. Die Ausgangssignale 41303 und 41306 werden einem ODER-Gatter 415 zugeführt. Dessen Ausgangssignal 41511 ist auf den Eingang eines UND/NOR-Gatters 570 geschaltet. Das MYRRQR-Zyklussignal 51515, d@@ in dem Register 515 gespeichert wurde Sls die Anforderung auf den externen Dialogbus gegeben wurde, weist den Logikpegel "1" auf. Das Ausgangssignal 57008 wirddem Eingang eines ODER-Gatters 270 zugeführt, wodurch ein Bus-Löschsignal 27006 erzeugt wird, das das Bus-Voll-Flip-Flop 271 in Figur 14G zurückstellt.
  • Das externe Antwort-Signal 57008 wird dem Eingang des Treibers 894 in Figur 14AB zugeführt. Dessen Ausgangssignal 89409 wird einer Widerstandsreihe 658 in Figur 14AC zugeführt. Das Ausgangssignal 65802 ist an den Verbinder 663 für die Übertragung über den ISL-Zwischenbus angeschlossen. Das Signal 66237 wird von der internen ISL-Einheit am Eingang des Treibers733 in Figur 14AB empfangen. Das Ausgangssignal 73305 ist auf den Takteingang des Registers 768 in Figur 14P geschaltet, welches in der internen ISL-Einheit die ACK/NAK-Antwortsignale 73614/73616 speichert, die auf dem externen Dialogbus erzeugt werden.
  • Die Signale 73614 und 73616 werden einem NAND-Gatter 579 zugeführt. Dessen Ausgangssignal 57913 wird an das Register 568 angelegt. Wenn weder eine NAK- noch eine ACK-Antwort empfangen wurde, so wird die Warteantwort im Register 568 gespeichert.
  • Gemäß Figur 14I wird während des externen Dialogbuszyklus an die Eingangsanschlüsse des Registers 577 das ACK-Signal 17803 und das NAK-Signal 24314 angelegt Das Register 413 speichert ebenfalls das ACK-Signal 17803 und das NAK-Signal 24814. Die Ausgangssignale ACK-57710 und NAK-57707 des Registers 577 werden dem Eingang eines Treibers 913 in Fig. 14AB zugeführt, wodurch die Ausgangssignale 91312 und 91314 zu der internen ISL-Einheit übertragen werden, in welcher sie an einen Treiber 736 als Signale 66241 und 66242 angelegt werden. Die Ausgangssignale 73614 und 73616 sind in Figur 14B an das NOR-Gatter 579 angeschlossen. Wenn beide Signale den Logikpegel "0" aufweisen, so nimmt das Ausgangssignal 57913 den Logikpegel "1" ein, welches die erzeugtw Warte-Antwort darstellt. Die drei externen Antwortsignale 57913, 73614 und 73616 werden in dem Register 568 gespeichert, wenn das externe Antwortsignal 73305 empfangen wird und am Eingang C des Registers 568 einen Anstieg auf den Logikpegel "1" ausführt. Das Antwort- 'signal muß zurück zu der anfordernden Quelle an dem internen Dialogbus gesendet werden, wozu unter Verwendung des Busvergleichers 93 in Figur 8 ein Vergleichzyklus erzeugt wird. Das externe Tastsignal 89610, das QUE2DO-Signal 55604 und das Empfänger-Voll-Signal 87407 werden einem UND-Gatter 543 zugeführt. Da diese drei Signale zu diesem Zeitpunkt den Logikpegel "1" aufweisen, besitzt das Ausgangssignal 54312 ebenfalls den Logikpegel "1" und zeigt an, daß keine Zyklen in der internen ISL-Einheit wirksam sind.
  • Das Ausgangssignal 54312 wird dem Eingang eines ODER-Gatters 420 zugeführt. Das Leerlauffreigabe-Ausgangssignal 42011 wird dem Eingang CD eines D-Flip-Flops 437 zugeführt. Während des nächsten DCN-Zyklus setzt die Anstiegsflanke des Taktsignales 21510 das Flip-Flop 437.
  • Das ISL-Leerlaufsignal 43705 ist auf ein UND-Gatter 311 geschaltet.
  • Dem UND-Gatter 311 wird ferner das Nicht-Zyklus-Signal 54312, das externe Testsignal 53914 und das Vergleichsfreigabesignal 30108 zugeführt, die alle den Logikpegel 1 aufweisen. Da das externe Gültigantwort-Signal 56803 am Eingang des NOR-Gatters 301 den Logikpegel "0" aufweist, besitzt das Ausgangs-Vergleichfreigabe-Signal 30108 den Logikpegel "1".
  • Das Ausgangs-Signal 31106 wird dem Takteingang eines Vergleichausführung-D-Flip-Flops 297 zugeführt,wodurch gesetzt wird. Das Ausgangssignal 29709 wird einem UND-Gatter 299 zugeführt. Die Signale 41008, 40802 und 43705, die alle den Logikpegel "1" aufweisen, werden den Eingängen des UND-Gatters 299 zusätzlich zugeführt. Die Signale 41008 und 40802 zeigen durch den Logikpegel "1" an, daß der RRQ-Speicherplatz der D-Datei ausgewählt ist.
  • Das Ausgangssignal 29908 wird auf den Eingang CD eines D-Flip-Flops 318 geschaltet, das 6ons nach dem Start des DCN-Zyklus durch das Signal 36008 und 60ns nach dem Setzen des Flip-Flops 437 gesetzt wird.
  • Während des Vergleichszyklus liest die interne ISL-Einheit die in 'den Daten- und Adressdateien gespeichert Information und vergleicht diese mit der Information, die von dem Zwischendialogbus empfangen wird. Der Vergleich erfolgt durch die Vergleicher 380-398 in Figur 14P, die den Busvergleicher 93 gemäß Figur 8 umfassen. Busadresssignale BSADO23 werden an den B-Eingangsanschluss und die Bits0-23 der Adresssignale 13201 bis 15601 werden A-Eingangsanschluß der Vergleicher 384 bis 386 zugeführt.Die Bus-Datensignale BSDTO-15 sind an die B-Eingangsanschlüsse und die Datensignale DFILO-15 sind an die A-Eingangsanschlüsse angeschlossen.
  • Die Ausgangssignale 38009, 38109, 38209, 38309, 38409, 38509 und 38609 sind auf den Eingang eines festverdrahteten ODER-Gatters 379 geschaltet, das über einen 3300hm Widerstand 115 an +5Volt angeschlossen ist. Wenn die von dem Dialogbus empfangene Information die gleich ist, wie sie In der D-Datei und der A-Datei der Speicher RAM In der ISL-Einheit gespeichert ist, so nimmt das Ausgangssignal 37901 den Logikpegel "0" ein. Wenn die zwei Informationsgruppen nicht einander gleich sind, so nimmt das Ausgangssignal 37901 den jeweils anderen Pegel ein und zeigt an, daß diese Information nicht von der Quelle stammt, die den ursprünglichen Zyklus ausgelöst hat, oder daß die Information zu einem anderen Zyklus gehört.
  • Die Signale 37901 und 31808 mit dem Logikpegel "1" werden einem UND-Gatter 273 zugeführt. Dessen Ausgangssignal 37208 ist auf einen Inverter 272 geschaltet. Dessen Ausgangssignal 27204 besitzt den Logikpegel "0" und wird einem UND-Gatter 542 zugeführt Wenn der Vergleich eine Übereinstimmung anzeigt, so befindet sich das Ausgangssignal 54212 auf dem Logikpegel "0" Gemäß Figur 14H wird das Vergleichsignal mit dem Logikpegel "1" dem Eingang eines UND-Gatters 170 zugeführt. Diesem UND-Gatter 170 werden ebenfalls die Signale 56807 und 59906 mit dem Logikpegel "1" zugeführt Das Ausgangssignal 17012 ist an ein Register 631 angeschlossen und wird mit dem 135ns DCN-Signal 35809 eingespeichert. Das Ausgangssignal 63112 ist an den Eingang des NOR-Gatters 130 angelegt. Das Ausgangssignal mit dem Logikpegel "0" Setzt das ISL-ACK-Flip-Flop 433, das in der zuvor beschrieben Weise ein ACK-Signal erzeugt.
  • Im Falle einer NAK-Antwort weist das Signal 56815 zusammen mit den Signalen 17208 und 17308 an dem NAND-Gatter 171 den Logikpegel "1" auf. Das Ausgangssignal 17112 mit dem Logikpegel "O" an dem ODER-Gotter 526 ruft ein Signal 53806 mit dem Logikpegel 1 am Eingang des Registers 631 hervor. Dessen Ausgangssignal 63105 wird dem Takteingang eines D-FlipFlops 449 zugeführt, wodurch das ISN-AKR-Flip-Flop gesetzt wird. Das Ausgangssignal ISN-AKR 44909 wird über den Dialogbus in der zuvor beschriebenen Weise ausgesendet. Für den Fall eines Bus-Übereinstimmungszustandes, bei welchem die ISL-Einheit eine Warte-Antwort gespeichert hatte, wird das Signal 56810 dem Eingang eines UND/NOR-Gatters 174 zugeführt. Diesem Gatter werden ebenfalls die Signale 273C8 und 59906 mit dem Logikpegel "1" zugeführt. Das Ausgangssignal 17408 ist auf den Eingang eines Inverters 175 geschaltet.
  • Dessen Ausgangssignal 17506 wird dem Eingang des Registers 631 zugeführt. Das Ausgangssignal 63109 ist auf den Takteingang des Flip-Flops 453 geführt, wordurch dieses gesetzt wird. Hierdurch wird ein BSWAIT-Signal auf dem Dialogbus ausgegeben.
  • Wenn ein Nicht-Vergleich vorlag und das Signal 37901 in Figur 14B den Logikpegel "0" besitzt, dann weist das Signal 27308 den Logikpegel "0" und das Signal 27204 den Logikpegel "1" auf, wodurch das Signal 54212 auf "1" gesetzt wird.
  • An dem UND/NOR-Gatter 174 in Figur 14H weisen zu diesem Zeitpunkt die Signale 54212, das NAK-Wiederaufsuch-Signal 53903 und das CP-Adresssignal 31910 den Logikpegel "1" auf. Daher besitzt das Ausgangssignal 17408 den Logikpegel "0". Dadurch wird das Flip-Flop 453 in der zuvor beschriebenen Weise gesetzt und das BSWAIT-Signal wird auf dem Dialogbus ausgesendet.
  • Die Beendigung des internen RRQ-Zyklus bei einer Schreibanweisung ergibt sich folgendermaßen: Im Falle einer ACK-Antwort von der externen Einheit besitzt das Signal 56817 in Figur 14H den Logikpegel "1". Wie zuvor beschrieben wird hierdurch das Signal 17012 auf "1" gesetzt, wodurch die ACK-Antwort zu der anfordernden Quelle auf den Zwischendialogbus zurückgeführt wird. Das Signal 17012 und das Schreibsignal 36609 besitzt in Figur 14N den Logikpegel "1". Das UND/ODER-Gatter 286 gibt ein Ausgangssignal 28608 mit dem Logikpegel "O" an das ODER-Gatter 293 aus, dessen Ausgangssignal 29308 daraufhin den Logikpegel "0" einnimmt. Das Signal 29308 an dem Eingang R des JK-Flip-Flops 584 stellt die RRQ-Funktion zurück, womit der RRQ-Weg für einen anderen Befehl geöffnet wird.
  • Gemäß Figur 14AB wird im Falle einer ACK-Antwort bei einer Leseoperation das ACK-Signal 17012 zusammen mit dem Datei-Schreibsignal 80504 dem UND-Gatter 732 zugeführt,um das Ausgangssignal 73203 zu erzeugen. Das Signal 73203 wird zu der externen ISL-Einheit zurückgeführt. Dasvon der externen Einheit empfangene Singal 73309 setzt das Flip-Flop 593 in Figur 14N. Das Flip-Flop 593 gestattet die Aussendung der zweiten Zyklushälfte zu der internen Einheit.
  • Diese Folge wird ebenfalls während eines Lese- oder Schreibbefehls mit einer NAK-Antwort beendet. Gemäß Figur 14H wird das Ausgangssignal 17112 mit dem Logikpegel "0" dem ODER-Gatter 526 zugeführt. Das Ausgangssignal 53603 ist auf ein ODER-Gatter 293 in Figur N gefhrt, wodurch das Flip-Flop 584 zurückgestellt wird Gemäß Figur 14H wird während des Vergleichzyklus das Antwort-Wartesignal 17508 dem Eingang des Registers 631 zugeführt. Das Ausgangssignal 63109 in Figur 14N wird auf den Takteingang eines D-Flip-Flops 632 geschaltet. Das Ausgangssignal 63209 wird dem anderen Eingang des NAND-Gatters 559 zugeführt. Dessen Ausgangssignal 55906 setzt das Flip-Flop 581, wodurch ein anderer Wiederaufsuch-Anforderungs-Ausführungszyklus in der zuvor beschriebenen Weise gestartet wird.
  • Der RRQ-Zyklus wird wiederholt bis eine ACK- oder NAK-Antwort zu der Quelle übertragen wird.
  • Die Auswirkung der Warteantwort besteht darin, die Befehlsausführung wieder zu versuchen, indem das Flip-Flop 584 in Figur 14N zu dieser Zeit gesetzt bleibt. Gemäß Figur 14Y besitzt das Eingangs-Rückstellsignal 58406 den Logikpegel "0", wodurch der Zähler 619 freigegeben wird, der einen Teil der Zeitgeber- und Statuslogik 133 von Figur 8 umfaßt. Das Signal 61412 führt 60Hz-Impulse den Anschlüssen +1 und G2 zu. Wenn die Warteantwort mehr 120ms vorliegt, so wird das Signal 61907 auf "1" gesetzt. Hierdurch wird das Flip-Flop 599 gesetzt1 und das Signal 61608 befindet sich auf dem Logikpegel "1", da eine ACK-Antwort nicht empfangen wurde.
  • Gemäß Figur 14H wird das Signal 59906 mit dem Logikpegel "0" dem UND-Gatter 170 zugeführt. Das Ausgangssignal 17012 besitzt den Logikpegel "0", wodurch die ACK-Antwort gesperrt wird.
  • In gleicher Weise wird das Signal 59906 dem ODER-Gatter 172 zugeführt. Dessen Ausgangsnsignal 17208 mit dem Logikpegel "0" wird dem Eingang des NAND-Gatters 171 zugeführt. Das Ausgangssignal 17112 mit dem Logikpegel "1" sperrt das NAK-Signal. Das Signal 59906 am UND/ODER-Gatter 174 sperrt eine Warte-Antwort, so daß überhaupt keine Antworten vorliegen. Dies führt zu einem Zeitablauf an dem internen ISL-Bus und signalisiert der internen Zentraleinheit, daß kein Systemmittel für diese Kanalnummer vorhanden ist. Obleich die ISL-Einheit für diese Adresse konfiguriert ist, ereignet sich der Zeitablauf und die Software muß prüfen, warum das Gerät zu diesem Zeitpunkt entweder unwirksam ist oder ob die ISL-Einheit anfänglich falsch konfiguriert wurde, so daß sie einen Fehler bei dem RRQCYR-Zyklus erzeugt. Gemäß Figur 14G befindet sich bei dem RRQCYR-Zyklus das Signal 39310 auf dem Logikpegel "1", da dies eine Leseanforderung ist. Das Ausgangssignal 52408 befindet sich auf dem Logikpegel "0", wodurch die ISL-Adresseingänge der Daten-Multiplexerregister 525-528 ausgewählt werden. Ferner weist das Datenbit 10 in Form des Signales 51303 den Logikpegel "0" auf, da dies kein Unterbrechungszyklus oder Speicher-Leseanforderungs-Zyklus ist. Das Datenbit 10 wird als Adressbit 18 mit dem Logikpegel "0" empfangen wenn der Antwortzyklus von dem externen Gerät empfangen wird. Hierdurch wird das Ausgangssingal 47808 des Gatters 478 in Figur 140 auf den Logikpegel "1" gesetzt.
  • Gemäß Figur 140 besitzt das Signal 25914 bei der zweiten Hälfte des Buszyklus den Logikpegel "1". Die Busverriegelung ist nicht gesetzt, so daß das Signal 24102 den Logikpegel "1" und das Datei-Schreibauswahlsignal 40903 den Logikpegel "1" aufweisen. Die Signale 47603, 56506 und 47808 besitzen den Logikpegel "1", so daß das Datei-Sahreibauswahlsignal 41106 den Logikpegel "0" besitzt. Die Information wird daher in den Speicherplatz 1 eingeschrieben, der der Wiederaufsuch-Antwort-Speicherplatz der Adressen und Datendatei in Figur 140 entsprechend den Dateiregistern 92 und 103 in Figur 8 ist.
  • Gemäß Figur 14N werden die Signale 41008, 40903 und 44006 mit dem Logikpegel "1" dem Eingang eines UND-Gatters 598 zugeführt Das Ausgangssignal 59808 mit dem Logikpegel 1 wird auf den Eingang CJ eines JK-Flip-Flops 595 geschaltet und das Bus-Schreibfreigabesignal 64405 wird dessen Takteingang zugeführt4 wodurch das Flip-Flop gesetzt wird Wenn die interne ISL-Einheit eine ACK-Antwort an die externe ISL-Einheit zurückführt, so wird das Wiederaufsuch-Antwort-Freigabe-Flip Flop 593 gesetzt, da das Taktsignal 73309 auf "1" in der zuvor beschrieben Weise gesetzt wird.
  • Die Signale 59509 und 59305 werde einem NAND-Gatter 487 zugeführt Das Ausgangssignal 58703 ist auf einen Inverter 58810 geschaltet.
  • Gemäß Figur 14V, die den Zyklusgenerator 146 von Figur 8 veranschaulicht, wird das Signal 58703 einem NOR-Gatter 645 zugeführt.
  • Dessen Ausgangssignal 64508 ist auf ein UND/NOR-Gatter 388 geschaltet. Das Signal 92306 mit dem Logikpegel "1" wird dem anderen Eingang dieses Gatters zugeführt. Das Ausgangssignal 38308 mit dem Logikpegel "0" erzeugt den internen Zyklus und den ISL-Zyklus durch Setzen der Flip-Flops 464 und 441. Das Signal 58810 wird in das Register 490 eingetastet. Das Ausgangssignal 49007 wird einem UND-Gatter 590 zugeführt, wodurch das RRSCYL-Zyklussignal 59012 erzeugt wird.
  • Nun erzeugt der ISL-Zyklus die Zeittaktsignale über die Verzögerungsleitung 374. Der Datenweg ist identisch mit demjenigen für den Speicherantwortzyklus. Die Daten werden1 wie in irgendeinem externen Zyklus, zu der internen ISL-Einheit zurückgesendet, wenn das Übertragungs-Voll-Flip-Flop 923 in Figur 14U gesetzt ist.
  • Das Signal 59012 wird dem NOR-Gatter 9o9 zugeführt, dessen Ausgangssignal 90910 auf den Eingang des Registers 813 geführt ist. Das von diesem erzeugte RRS-Signal 81315 wird zu der internen ISL-Einheit übertragen.
  • Das Signal 66221 wird durch den Treiber 815 gemäß Figur 14AB empfangen. Das Ausgangssignal 81503 löst den externen Zyklus in der internen ISL-Einheit aus. Der Datenweg ist identisch zu demjenigen des zuvor beschriebenen externen MRS-Zyklus.
  • In der internen ISL-Einheit wird gemäß Figur 14N das RRQ-Voll-Flip-Flop 584 folgendermaßen zurückgestellt. Die Signale 59211 und 76208 werden den Eingängen des UND/ODER-tters 286 zugeführt. Das Ausgangssignal 28606 mit dem Logikpegel "0" wird auf den Eingang des ODER-Gatters 293 geschaltet. Das Ausgangssignal 29308 stellt das Flip-Flop 584 zurück.
  • In der externen ISL-Einheit werden zum Zeitpunkt des RRSCYL-Zyklus das RRS-Voll-Flip-Flop 595 und das RRS-Freigabe-Flip-Flop 593 in Figur 14N zurückgestellt. Die Signale 59012 und 32712 werden einem NAND-Gatter 596 zugeführt. Das Ausgangssignal 59603 mit dem Logikpegel "0" wird an den Eingang eines ODER-Gatters 294 angelegt. Dessen Ausgangssignal 29411 stellt die Flip-Flops 593 und 595 zurück.Gemäß Figur 14Y ist bei einer Leseoperation das Flip-Flop 616 in der internen ISL-Einheit gesetzt, da eine ACK-Antwort empfangen wird, wodurch das Signal 56807 auf "1" gesetzt wird. Das Signal 27308 weist den Logikpegel "1" nach einem Übereinstimmungs-Vergleichzyklus auf. Das Signal 61608 mit dem Logikpegel "0" wird dem Eingang CD des Flip-Flops 599 zugeführt, wodurch dieses an der Rückstellung gehindert wird. Der Zeitgeber-Zähler 619 wird zurückgestellt, wenn das Signal 58406 den Logikpegel "1" aufweist.
  • Während einer Leseoperation wartet nach dem Empfang der Pestätigung der Lesezyklusanforderung die ISL-Einheit ungefähr 240ms.
  • Das Ausgangssignal 61912 des Zählers 619 wird einem Inverter 618 zugeführt. Das Signal 61808 ist auf den Takteingang eines D-Flip-Flops 456 geschaltet, wodurch dieses gesetzt wird. Das Ausgangssignal 45605 mit dem Logikpegel "1" wird dem Eingang eines UND-Gatters 455 zugeführt.
  • Wenn die ISL-Einheit sichSwie zuvor beschrieben, im Leerlauf befindet, so wird das Signal 437O5 mit dem Logikpegel "1" dem anderen Eingang des UND-Gatters 455 zugeführt. Das Ausgangssignal 45511 setzt das Flip-Flop 459. Das Ausgangssignal 45909 stellt das E/A-Zeitgeber-Statusbit dar.
  • Die Signale 45909 und 45606 werden den Eingängen eines NAND-Gatters 457 zugeführt. Dessen Ausgangssignal 45711 ist auf einen Inverter 458 geschaltet. Das Ausgangssignal 45711 ist auf den Eingang eines ODER-Gatters 620 geführt. Das Signal 62008 mit dem Logikpegel "0" ist das Zeitablauf-Generatorsignal der Zeitgeber- und Statuslogikeinheit 133 gemäß Figur 8. Die Funktion des Signales liegt in der Simulation eines Paritätsfehlers in der zuvor beschrieben Weise.
  • Gemäß Figur 14N wird das Signal 46108 dem Eingang eines ODER-Gatters 592 zugeführt, das ein RRSCYR-Leerzyklussignal 59211 erzeugt Die vorstehende Folge wurde durch den Zeitablauf-Zähler 619 in Figur 14Y erzeugt . Die normale Beendigung dieser Reihenfolge setzt diesen Zähler zurück, wenn das RRQ-Voll-Flip-Flop zurückgestellt wird. Das Flip-Flop 615 wird durch das Signal 29308 zurückgestellt. DasSignal 61505 am Eingang des UND-Gatters 614 sperrt mit dem Logikpegel "0" die 60Hz-Zeittaktimpulse 26102.
  • Das RRSCYR-Signal 59211 und das Ende-Impulsignal 37712 werden den Eingängen eines UND-Gatters 594 zugeführt. Das Ausgangssignal 59406 ist an den Eingang eines NOR-Gatters 432 angeschlossen. Dessen Ausgangssignal 43201 stellt das Flip-Flop 456 zurück. Das Flip-Flop 459 wird solange nicht zurückgestellt, bis ein Ausgangs-Löschbefehl ausgegeben wird, der das Zeitgeberbit zurückstellt.
  • Die IOLD-Anweisung ist eine Eingabe/Ausgabe-Anweisung, die zwei Zyklen erfordert. Der erste Zyklus RRQCYL findet in der internen ISL-Einheit undder zweite Zyklus RRQCYR findet in der externen ISL-Einheit statt. Die IOLD-Anweisung ist in der Hinsicht einmalig, als die Speicher-Adressdaten sowohl einen Teil der Adressen- als auch der Datenfelder bilden. Die IOLD-Anweisung besteht aus zwei Teilen. Der erste Teil der Anweisung ist in dem Ausgangs-Registerabschnitt gespeichert. Die Adresssignale 0-7 stellen die Speicheradresse dar, die durch die Steuerung während einer DMA-Operation benutzt wird. Die restlichen Adresssignale 8-23 sind die Datensignale 0-15. Der zweite Teil der IOLD-Anweisung ist identisch mit irgendeiner anderen E/A-Anweisung.
  • Gemäß Figur 14S werden während eines DCN-Zyklus die Speicher-Übersetzungsspeicher RAM 706 bis 715 in die Speicher-Referenzregister 716 und 717 geladen. Während des Ladens einer Standard-E/A-Anweisung in die Datendatei handelt es sich hierbei um den Wiederaufsuchweg. Die Speicher-Übersetzungsbits werden in die IOLD-Register 718 und 719 geladen, anstatt in die Register 716 und 717. Das Signal 73806 führt diese Auswahl aus. Gemäß Figur 14I werden die Signale 53910 und 58405 mit dem Logikpegel "1" den Eingängen eines UND/ODER-Gatters 281 zugeführt.
  • bas Ausgangssignal 28106 ist gemäß Figur 14S auf einen Inverter 738 geschaltet. Das Ausgangsignal 73806 wird den Taktanschlüssen der Register 718 und 719 zugeführt, wodurch die Daten von den Speicher-Übersetzungsspeichern RAM 706 bis 715 in die Register getaktet werden. Während des RRQCYL-Zyklus der auf das Laden der Daten- und Adresspeicher RAM gemäß Fig. 140 folgt, wird das Signal 48603 mit dem Logikpegel "0" den Freigabeanschlüssen der Register 718 und 719 zugeführt, wodurch diese freigegeben werden.
  • Während des internen RRQCYL-Zyklus werden gemäß Figur 14L die Adresssignale 18,19,21 und 22 und das Signal 64706 den Eingängen eines NAND-Gatters 829 zugeführt. Wenn die Eingangssignale alle den Logikpegel "0" aufweisen, so besitzt das Ausgangssignal 82906 den Logikpegel "1" und wird dem UND-Gatter 828 zugeführt. Das Signal 58306 besitzt ebenfalls den Logikpegel "1". Das Ausgangssignal 82803 ist auf den Eingang eines UND-Gatters 827 geführt.
  • Die Adressbits 20 und 23 der Signale 15301 und 15601 sind auf die Eingänge des UND-Gatters 827 gegeben, so daß für den Fall, daß sie den Logikpegel "1" aufweisen, das dem Inverter 826 zugeführte Ausgangssignal 82706 ebenfalls den Logikpegel t aufweist. Das Ausgangssignal 82610 zeigt mit einem Logikpegel 1," an, daß durch die Adressbits 20-23 der Signale 15301, 15401, 15501 und 15601 ein Eexadezimalwert 9 angezeigt wird.
  • Gemäß Figur 14R, in welcher der Speicher-Adressenmultiplexer 100 von Figur 8 dargestellt ist, werden das Speicher-Referenzsignal 24414, das Haupt-Löschsignal 47006 und das Betriebsart-Signal 53910 den Eingängen eines NAND-Gatters 481 zugeführt. Da das Signal 24414 den Logikpegel "0" aufweist, befindet sich der Auswahleingang der Multiplexer 474 und 475 auf dem Logikpegel "1".
  • Das Auswahlsignal 53911 befindet sich auf dem Logikpegel "0", wodurch der Eingangsanschluss 1 der Multiplexer 474 und 475 ausgewählt wird. Daher werden die BSDT-Bits 0 und 1 der Signale 18905 und 19010 als Adressbits 8 und der Signale 47507 und 47509 ausgewählt. Die Signale BSADO-7 werden dem Eingangsanschluss 0 der Multiplexer 472 und 430 zugeführt, so daß als Adressbits 0-7 die Signale 47212, 47209, 47207, 47204, 42312, 47309, 47307 und 47304 ausgewählt werden.
  • werden Gemäß Figur 14S die Adressignale 0-9 an die Adress-Auswahlanschlüsse der Speicher-Ubersetzungsspeicher RAM 706 bis 715 angelegt. Die Datenbits 6-15 der Signale 33901 bis 34801 werden an die Eingangsanschlüsse angelegt und in die Speicher RAM 706 bis 715 unter der während der Konfiguration festgelegten Adresse eingeschrieben. Die Ausgangssignale 70607 bis 71507 werden an die Eingänge der IOLD-Register 718 und 719 angelegt.
  • Gemäß Figur 14T wird das Signal 82706 an den Auswahlanschluss des Multiplexers 930 angelegt, wodurch die Adress-Übersetzungsbits 8 und 9 der Signale 72801 und 72901 ausgewählt werden.
  • Gemäß Figur 14Z wird das IOLD-Signal 82610 mit dem Logikpegel "0" an den Eingang des ODER-Gatters 911 angelegt. Dessen Ausgangs#signal 91108 wird den Auswahlanschlüssen der Multiplexerregister 832 und 835 zugeführt, wodurch der Eingangsanschluss O ausgewählt wird. Die Adressen-Übersetzungsbits 0-7 der Signale 72001 - 72701 bilden die restlichen 8 Bit der Adressen-ÜbersetzungspeicherRAM. Der restliche Zyklus ist identisch zu irgendeiner anderen E/A-Anweisung. Daten werden zu der externen ISL-Einheit übertragen und es werden hierbei die Standard-Daten- und Adresswege benutzt, um die Information auf den externen Dialogbus zu bringen.
  • Der nächste charakteristische Weg wird bei dem RRQCYL-Zyklus durch den Speichertest- und Setzverriegelungsbefehl vorgegeben, bei dem es sich um den Speicher-Referenzbefehl handelt, der über den Wiederaufsuchweg läuft. Der Grund hierfür liegt darin, daß der Speichertest- und Setzverriegelungsbefehl ein Bit auf der Speicherplatine an dem Dialogbus testet. Dieses Bit muß getestet werden, bevor bekannt ist, ob der Befehl ausgeführt werden kann oder nicht.
  • Obleich das System so konfiguriert ist, daß jeder Speicherplatz ausgelesen werden kann, ist es bekannt, ob das Verriegelungsbit gesetzt ist oder nicht. Die richtige Antwort wird erzeugt und in einer ähnlichen Weise wie bei einem E/A-Ausgabebefehl zurückgesendet. Da es sich um einen Speicherbefehl handelt, ist der Speicher-Übersetzungsweg für die richtige Speicheradressierung und ebenfalls für das Schreiben der Information in die richtigen Datei-Speicherplätze erforderlich.
  • Gemäß Figur 140, besitzt für die Datei-Schreibauswahllogik der Test- und Setzbefehl eine eindeutige Funktion BSLOCK auf dem Dialogbus. Dieses Funktion ist durch ein Speicherreferenz- und ein BSLOCK-Befehl gegeben. Ferner handelt es sich nicht um einen Buszyklus der zweiten Hälfte. Das Signal 25914 und das Signal 24102 befinden sich auf dem Logikpegel "0" und das Signal 24414 besitzt den Logikpegel "1". Hierdurch wird der Datei-Speicherplatz 0 für den Informationsweg ausgewählt.
  • Gemäß Figur 14I werden die Signale 62606 und 86307 an den Eingang eines UND-Gatters 548 angelegt. Das Signal 86307 ist das aus dem Speicher RAM 863 in Figur 14S ausgelesene Trefferbit, wobei dieser Speicher den Speicher RAM 125 in Figur 8 umfaßt. Das Signal 62606 ist das Test-Operationssignal . Das Ausgangssignal 54808 wird an den Eingang eines NAND-Gatters 480 in Figur i4N angelegt. Das Signal 24414 mit dem Logikpegel 1 wird dem anderen Eingang des NAND-Gatters 480 zugeführt. Das Ausgangssignal 48011 ist an den Eingang des NOR/Gatters 566 angelegt. Das Ausgangsignal 56608 ist auf den Eingang des UND-Gatters 585 geschaltet.
  • Signale 40802 und 41008 besitzen den Logikpegel "1". Das Ausgangssignal 58506 setzt das Flip-Flop 5811 wenn das Taktsignal 64405 auf "0" gesetzt wird, wodurch der RRQCYL-Zyklus für den Test- und Setzbefehl ausgelöst wird. Wie bei vorangegangenen RRQ-Zyklen müssen die Speicher-Übersetzungsdaten in den Übersetzungspeichern RAM 125 gemäß Figur 8 in die Register 71B und 719 geladen werden.
  • per Test- und Setzbefehl muss die Daten zu den internen Multiplexregistern in Figur 14Z in gleicher Weise wie ein IOLD-Befehl übertragen.
  • Gemäß Figur 14Z besitzen die Signale 58306 und 64706 den Logikpegel "1", da es sich um einen RRQCYL-Zyklus und um einen Speicher-Referenzbefehl handelt. Diese Signale werden einem NOR-Gatter 873 zugeführt. Dessen Ausgangsignal 87311 mit dem Logikpegel "0" ist auf das ODER-Gatter 911 geschaltet. Das Ausgangssignal 91108 mit dem Logikpegel "0" ist den Auswahlanschlüssen der ISL-Schnittstellen-Multiplexerregister 832 und 835 zugeführt, wodurch die Adressen-Übersetzungssignale 72001 bis 72701 ausgewählt werden.
  • Das Signal 87311 ist auf den Eingang eines ODER-Gatters 912 geschaltet, wodurch die Adressen-Übersetzungssignale 72801 und 72901, das Speicher-Referenzsignal 64706 und das Dateibyte 38910 ausgewählt werden. Der Datenteil dieses Befehles verläuft über den normalen Datenweg zu den Transmitterregistern und Treibern.
  • Die restlichen Adressbits kommen von dem Standard-Adressbus über den internen Adressbusweg. Während des externen Zykluslder in der externen ISL-Einheit folgt, gibt es einige spezielle Steuerleitungen, die auf dem externen ISL-Bus gesetzt werden müssen.
  • Gemäß Figur 14G wird das Datei-Verriegelungssignal 80401, das in der internen ISL-Einheit mit dem Logikpegel 1 erzeugt wird, einem Eingang eines ODER-Gatters 466 zugeführt. Das Ausgangssignal 46603 ist auf ein UND-Gatter 443 geschaltet. Da dies kein Testmodus ist, wird das Signal 53906 mit dem Logikpegel "1" dem Eingang des UND-Gatters 443 zugeführt. Das Ausgangssignal 44311 ist auf den Eingang des Registers 523 geschaltet. Die Bus-Verriegelungsfunktion bildet den Schlüssel zum Lesen des Test- und Setzbits innerhalb des Speichers. Das Bit wird mit eingeschalteter Bus-Verriegelung getestet. Wenn beim Test das Bit zuvor in dem Speicher gesetzt worden ist, und zu diesem Zeitpunkt nicht verwendbar ist, so wird eine NAK-Antwort gegeben, die den Befehl beendet. Die Antwort wird zu der internen ISL-Einheit zur Verwendung durch die Software zurückgesendet. Wenn das Bit nicht gesetzt war, so kann es inFolge dieses Befehls gesetzt werden, und es wird eine ACK-Antwort zu der internen ISL-Einheit zurückgeführt und der spezifische Befehlstyp bearbeitet.
  • Es gibt verschiedene Typen von Setz- und Testbefehlen, bei denen bestimmte Dinge erledigt werden, die den Betrieb der ISL-Einheit nicht beeinflussen. Es gibt einen Fall, bei dem der Test- und Setzbefehl eine Warte-Antwort empfängt, da der Speicher durch irgendeinen anderen Datenverkehr belegt oder sich im Auffrischzyklus befindet. Das Warte-Antwortsignal 26303, das bei irgendeinem externen Zyklus erhalten wird, wird gemäß Figur 141 in das Register 413 geladen. DasAusgangssignal 41310 wird an den Eingang eines NAND-Gatters 328 in Figur 14D angelegt. Die Signale 52305 und 51515 mit dem Logikpegel "1" sind auf die Eingänge eines UND-Gatters 602 geschaltet. Das Ausgangssignal 60203 ist auf den Eingang eines ODER-Gatters 633 geführt. Dessen Ausgangssignal 63303 ist auf den anderen Eingang des NOR-Gatters 328 geschaltet. Das Ausgangssignal 32806 ist auf den Takteingang des Wiederaufsuch-Anforderungs-D-Flip-Flops 564 geschaltet, wodurch dieses gesetzt wird. Das Ausgangssignal 56406 ist auf den Eingang des ODER-Gatters 562 geführt, wodurch ein Dialogbus-Anforderungszyklus ausgelöst wird.
  • Die Unterbrechung, die von einer Steuerung ausgelöst und an eine Zentraleinheit an dem externen Bus gegeben wird, steuert den RRQCYL-Wiederaufsuchweg folgendermaßen: Die Unterbrechung ist eine Standard-E/A-Ausgabeanweisung. Sie ist ein Befehllder durch die ISL-Einheit verläuft und spezielle Beachtung aufgrund der Tatsache erfordert, daß die Unterbrechung durch ein Gerät ausgelöst sein kann, das eine höhere Priorität als ein Gerät aufweist, das bereits den Wiederaufsuchweg innerhalb der ISL-Einheit benutzt.
  • Wenn daher der Weg belegt ist, so muss die Information verarbeitet werden bevor die Unterbrechung bearbeitet wird Die Unterbrechung muss festgestellt werden und es muss Innerhalb einer Antwortzeit geantwortet werden, die 135ns in dem DCN-Zyklus liegt, nachdem die ACK-, NAK- oder Warte-Antwort auf den Bus ausgesendet wurden.
  • Gemäß Figur 14M werden die Signale BSAD8-12 an den Eingang eines NAND-Gatters 277 angelegt. Das Signal BSAD13 ist auf einen Inverter 195 geschaltet. DasAusgangssignal 19504 wird ebenso wie das Ausgangssignal 27705 einem UND-Gatter 321 zugeführt.
  • Da dies kein Speicher-Referenzbefehl ist, befindet sich das Signal 24414 auf dem Logikpegel "1". Wenn die Adressbits BSAD08-13 den Logikpegel "0" aufweisen, so weist das Ausgangssignal des UND-Gatters 321 den Logikpegel "1" auf. Das Signal 32106 wird einem UND-Gatter 320 zugeführt. Das Betriebsart-Kanalmaskensignal 54608 wird dem Eingang des UND-Gatters 320 zugeführt.
  • Das Signal 54608 bildet den Ausgang eines UND-Gatters 546 in Figur 14R.Das Ausgangssignal 27607 des Speichers RAM276 mit Logikpegel 1 wird einem UND-Gatter 546 zugeführt.
  • Gemäß Figur 14M ist das Ausgangssignal 32008 auf den Eingang CD eines D-Flip-Flops 430 geschaltet, das mit dem Anstieg des RRQ-Voll-Signales 58405 nach 135ns in dem DCN-Zyklus gesetzt wird. Das gesetzte Flip-Flop zeigt an, daß die Unterbrechung durch die ISL-Einheit angenommen worden ist. Wenn zu diesem Zeitpunkt kein Vergleich stattgefunden hat, so wird gemäß Figur 14H das Signal 54212 mit dem Logikpegel "1" " dem Eingang eines UND-Gatters 422 zugeführt. Das Signal 32008 ist auf den anderen Eingang des UND-Gatters 422 geschaltet. Das Ausgangssignal 42203 ist auf den Eingang des Registers 631 geführt. Die Signale 54212 und 32008 sind an die Eingänge des UND/ NOR-Gatters 541 geführt. Dessen Ausgangssignal 54106 bildet den Eingang des NOR-Gatters 538. DasAusgangssignal 53806 wird dem Eingang des Registers 631 zugeführt und führt zum Aussenden einer NAK-Antwort auf dem Dialogbus. Ferner wird die NAK-Unterbrechungsfunktion in Form des Signales 63119 dem Eingang eines Inverters 537 zugeführt. Dessen Ausgangssignal 53702 mit dem Logikpegel "0" ist an den Eingang S eines D-Flip-Flops 429 in Figur 14X gelegt, wodurch dieses gesetzt wird. Das Ausgangssignal 42905 ist auf ein UND-Gatt 395 geschaltet. Das RRQ-Voll-Signal 58406 wird dem andere: Eingang dieses Gatters zugeführt, wobei dieses Signal auf "1" gesetzt wird, wenn der Weg unbelegt ist. Das Ausgangssignal 39503 ist auf den Eingang eines Monoflops 451 geschaltet. Dessen Ausgangssignal 45113 ist auf den Eingang eines Treiber/Emnfängers 258 in Figur 14B geschaltet, der ein 3ons-BSRINT-Signal 10406 auf dem Dialogbus ausgibt, wodurch der die NAK-Antwort empfangenden Quelle angezeigt wird, daß die Unterbrechung dieser ISL-Einheit erneut anzubieten Ist. Wenn der Weg für die Unterbrechung nicht belegt ist, so ist die Rückantwort zu der Quelle eine BSWAIT-Antwort gewesen. Das BSWAIT-Signal veranlaßt die Quelle ihre Anweisung fortgesetzt auszugeben, bis sie eine Nicht-Warteantwort empfängt. Unterdessen wird die Unterbrechung in der externen ISL-Einheit bearbeitet.
  • Gemäß Figur 14M werden das CP-Unterbrechungssignal 32106 oder Bus-Schreibsignal 25510 den Eingängen eines NOR-Gatters 640 zugeführt. Das Ausgangssignal 64013 wird dem Eingang eines Inverters 641 zugeführt. Dessen Ausgangssignal 64104 ist an den Eingang des Speichers RAM366 in Figur 140 als Datei-Schreibfunktion angelegt.
  • Gemäß Figur 14W wird der Eingangsanschluss 0 des CP-Bestimmung-Adressenmul.tiplexers 749 ausgewählt. Es werden daher die Adressbits 14-17 in Form der Signale 14601 bis 14901 durchgeschaltet Die CP-Kanal-Adresssignale 74912, 74909, 74907 und 74904 werden an die Adressen-Auswahlanschlüsse des Speichers RAM754 angelegt.
  • Der Speicher RAM757 speichert die Übersetzungsadresse für die Zentraleinheit CPU, die zuvor durch eine Konfigurationsanweisung geladen wurde, als sich die ISL-Einheit in dem ISL-Konfigurationsmodus befand.
  • Gemäß Figur 14Z werden die Ausgangssignale 754111 75409, 75407 und 75405 an den Eingangsanschluss 0 des Multiplexerregisters 840 angelegt. Die Signale 43008 und 58306 mit dem Logikpegel 1" werden den Eingängen des NAND-Gatters 910 zugeführt. Das Ausgangs-Auswahlsignal 91003 mit dem Logikpegel "0" wählt den Eingangsanschluss 0 des Multiplexerregisters 840 aus. Die Ausgangssignale 84015, 84014, 84013 und 84012 werden auf die Eingänge von Treibern 839 und 841 geführt, die dem ISL-Schnittstellentreiber 115 von Figur 8 entsprechen, von welchem sie an die externe ISL-Einheit gesendet werden. Diese Signale repräsentieren die Adresse der Zentraleinheit, die ursprünglich die ISL-Einheit geladen hat.
  • Gemäß Figur 14M wird das Signal 91003 dem Eingang eines NAND-Gatters 904 zugeführt. Das Bit 2 des Datensignales 33501 wird dem anderen Eingang des NAND-Gatters 904 zugeführt. Ferner werden die Datenbits 0,1 und 3-5 in Form der Signale 33401 bis 33801 den Eingängen eines NAND-Gatters 903 zugeführt. Die Datenbits 0-5, die dem Datenbus 117 in Figur 8 entsprechen, befinden sich auf dem Logikpegel "0", um eine eine andere- Zentraleinheit unterbrechende Zentraleinheit anzuzeigen.
  • Die Ausgangssignale 90305 und 90413 mit dem Logikpegel "1" sind auf ein UND-Gatter 755 geschaltet. Das Signal 58306 wird ebenfalls einem Eingang des UND-Gatters 755 zugeführt. Das Ausgangssignal 75506 mit hohem Pegel ist auf ein ODER-Gatter 927 geschaltet. Dessen Ausgangssignal 92711 ist auf den Eingang eines Registers 845 in Figur 14AA geführt. Das Ausgangssignal 84505 ist auf den Eingang des Treibers 844 in Figur 14AB geschaltet.Das Ausgangssignal 84407 wird an den ISL-Schnittstellenbus angelegt und am Eingang des Treibers 803 in der externen ISL-Einheit als Signal 66244 empfangen.Das Ausgangssignal 80303 wird auf ein festverdrahtetes ODER-Gatter 926 in Figur 14AA geführt.
  • Gemäß Figur 14W wird das Ausgangssignal 92601 dem Eingang CD eines D-Flip-Flops 925 zugeführt. Während des RRQCYR-Zyklus in der externen ISL-Einheit wird das Signal 90201 mit dem Logikpegel "1" dem Eingang eines UND-Gatters 899 zugeführt.
  • DasSignal 76208, das loons nach Beginn des Zyklus den Logikpegel "1" " einnimmt, wird dem anderen Eingang des UND-Gatters 899 zugeführt. DasAusgangssignal 89911 wird dem Takteingang eines D-Flip-Flops 925 zugeführt. Das Flip-Flop 925 ist bis zum nächsten RRQCYR-Zyklus gesetzt. Das Funktions-Flip-Flop 925 wurde zuvor beschrieben.
  • Die Datenbits 6-9 der Signale 33901 bis 34201 werden dem Eingangsanschluss 1 des Multiplexers 756 zugeführt, der das CPU-Quellen-Adressregister 136 gemäß Figur 8 umfaßt. Dieser Eingang wird ausgewählt, da das dem Auswahlanschluss des Multiplexers 756 zugeführte Signal 53910 den Logikpegel 1 aufweist. Die Ausgangssignale 75604, 75607, 75609 und 75612 werden den Adressanschlüssen des CPU-Quellen-Übersetzungsspeichers RAM 757 zugeführt, der die Übersetzungsinformation speichert, um die richtige CPU-Quellenadresse in dem Speicher RAM 113 in Figur 8 auszuwählen.
  • Das Signal 92601, das den Logikpegel 1 aufweist, wird den Auswahlanschlüssen des Datenmultiplexers 780 entsprechend dem Datenmultiplexer 137 in Figur 8 zugeführt, wodurch die CPU-Quellen-Übersetzungssignale 75705, 75707, 75709 und 75711 ausgewählt werden.
  • Gemäß Figur 14G werden die Signale 90201 und 39310 dem Eingang eines UND/NOR-Gatters 524 zugeführt. Da,wie zuvor beschrieben, das Datei-Schreibsignal 80701 den Logikpegel "1" aufweist, befindet sich das Inverter-Ausgangssignal 39310 auf dem Logikpegel "0". DasAusgangssignal 52408 wählt daher den Eingangsanschluss 1 des Bus-Daten-Multiplexerregister 526 entsprechend dem Datenmultiplexer/Register 138 in Figur 8 aus, wodurch die Datenbits 6-9 in Form der Signale 78007, 78004, 78009 und 78012 ausgewählt werden. Die Ausgangssignale des Multiplexers 526 zusammen mit den Ausgangssignalen der anderen Multiplexer, wie die zuvor beschrieben wurden, werden in dem RRQCYR-Zyklus auf dem Dialogbus wiedergegeben, wodurch die Unterbrechungsanweisung beendet wird.
  • Gemäß Figur 14E speichern die Adressenmultiplexerregister 507 bis 509 entsprechend dem Adressenmultiplexerregister 111 in Figur 8 die Adresse' wie sie von der internen ISL-Einheit gesendet wurde. Gemäß Figur 14G werden die Datenmultiplexersignale an den Eingangsanschluss 1 der Multiplexerregister 525, 527 und 528 angelegt. Während einer Schreiboperation werden die Datensignale 6-9 an den Eingangsanschluss 1 des Datenmultiplexerregisters 526 angelegt.
  • Während einer Leseoperation wählen die Eingangsanschlüsse O der Datenmultiplexerregister 525, 526 und 527 die ISL-Kanaladresse dieser ISL-Einheit aus. Diese ist durch die Signale von den hexadezimalen Drehschaltern 100 bis 103 in Fig. 14J vorgegeben. Wie zuvor beschrieben, besitzt das MYDAT1O-Signal 51303 bei einer Leseoperation den Logikpegel "1" und bei einer Schreiboperation den Logikpegel "0".
  • Gemäß Figur 14D werden die Signale 57410, 76208, 53910 und 90201 mit dem Logikpegel "1" den Eingängen eines UND/NOR-Gatters 278 zugeführt, wodurch die Taktsignale 27808 und 27908 erzeugt werden. Das Signal 27908 taktet die Adresssignale 0-31 in die Register 507, 508 und 509 in Figur 14E, die Datensignale 0-15 in die Multiplexerregister 525-528 und das Signal 27908 setzt das Bus-Voll-Flip-Flop 2711 wodurch ein weiterer externe: ISL-Zyklus gesperrt wird.
  • Die durch die ISL-Einheit verlaufenden Ausgabe- und Eingabe-Unterbrechungssteuerbefehle werden festgestellt, so daß eine spezielle Übersetzung der CP-Adresse stattfinden kann. Die Feststellung einer Ausgabe/Eingabe-Unterbrechungssteuerung auf Grund des Funktionscodes 03 und 02 ist Fig. 14M entnehmbar, wo ein UND-Gatter 811 die Adressignale 18-21 mit dem Logikpegel "0" während des E/A-Unterbrechungssteuerbefehls feststellt. Das Signal 64706 weist den Logikpegel "0" auf, da dies kein Speicher-Referenzzyklus ist. Das Ausgangssignal 81105 mit dem Logikpegel "1" wird einem UND-Gatter 810 zugeführt. Das Signal 53910 weist den Logikpegel "1" auf und wenn das Adressbit 22 in Form des Signales 15501 den Logikpegel "1" aufweist, so weist das Ausgangssignal 81012 bei dem hexadezimalen Funktionscode von 02 und 03 ebenfalls den Logikpegel f auf. Das Signal 81012 erzeugt über das ODER-Gatter 927 das Übersetzungssignal 92711, das zusammen mit der Daten und Adresseninformation während des RRQCYL-Zyklus zu der externen ISL-Einheit gesendet wird.
  • Dies wurde zuvor beschrieben. Bei einem Ausgabe-Unterbrechungsbefehl ist der RRQCYL-Zyklus mit irgendeinem anderen Ausgabebefehl identisch und die Adresse und Daten nehmen den gleichen Weg. Der einzige Unterschied ist durch das Übersetzungssignal 92711 gegeben, das über die externe ISL-Einheit gesendet wird In der externen ISL-Einheit nehmen während der Ausführung des RRQCYR-Zyklus die Daten einen geringfügig unterschiedlichen Weg bezüglich der Datenbits 6-9 in Form der Signale 33901 bis 34201.
  • Gemäß Fig. 14W bilden die Ausgänge des Multiplexers 756 die Bits 0-3 der CP-Quellen-Adressignale 75604, 75607, 75609 und 75612. Diese Signale adressieren den Speicher RAM 757, der die CP-Übersetzungsdaten speichert. Wie zuvor beschrieben.
  • werden die Ausgangssignale des Speichers RAM 757 auf Grund des Signales 92601 mit dem Logikpegel "1" durch den Multiplexer 780 ausgewählt.
  • Die Ausgangssignale 78004, 78007, 78009 und 78012 werden dem Eingangsanschluß 1 des Multiplexers 526 in Fig. 14G zugeführt.
  • Die Ausgangsinformation enthält die übersetzte CP-Adresse, welche die Steuerung in die Lage versetzt, die zu unterbrechende Zentraleinheit zu bestimmen. Wenn diese Zentraleinheit in der ISL-Einheit konfiguriert ist, so wirkt die ISL-Einheit als eine Hilfseinrichtung für diese CP-Unterbrechung bei ihrer Ausgabe.
  • Bei einem Eingabe-Unterbrechungssteuerbefehl wird der RRQCYL-Zyklus in der internen ISL-Einheit nach dem RRQCYR-Zyklus in der externen ISL-Einheit ausgewählt.
  • Gemäß Fig. 14W wird während des RRQCYR-Zyklus in der externen ISL-Einheit das Flip-Flop 925 gesetzt, wodurch das Funktions-Übersetzungssignal 92505 erzeugt wird, das dem Eingang des UND-Gatters 928 zugeführt wird. Während des RRQCYR-Zyklus wird die erste Hälfte der Anforderung zu dem externen Dialogbus in der zuvor beschriebenen Weise übertragen. Wenn die Steuerung die zweite Hälfte der Antwort sendet, so erzeugt die externe ISL-Einheit den RRSCYL-Zyklus. Das Ausgangssignal 92806 befindet sich auf dem Logikpegel "1", wodurch der Eingangsanschluß 1 des Multiplexers 749 ausgewählt wird. Das Flip-Flop 925 bleibt gesetzt, bis ein RRQCYR-Zyklus erzeugt wird, ohne daß das Übersetzungssignal 92601 gesetzt ist. Dies kann aber nicht auftreten, bis eine Antwort im Falle einer Eingabeanweisung stattgefunden hat. Die Ausgangssignale des Multiplexers 749 adressieren den Speicher RAM 754. Der Dateninhalt des Speichers RAM 754 enthält die Übersetzungsumkehr des Speichers RAM 757, so daß die ursprünglichen Daten der Ausgabe-Unterbrechungssteuerung zu der Zentraleinheit zurückgeführt werden.
  • Gemäß Fig. 14AA wählt das Ausgangssignal 92306 den Eingangsanschluß 1 der Multiplexerregister 851 und 853 aus. Die Multiplexerregister 851 wählen die Bits 0 und 1 der CP-Bestimmungssignale 75411 und 75409 aus. Diese Signale werden den Bits 6 und 7 der Daten-Ausgangssignale 85114 und 85113 zugeführt. Das Multiplexerregister 853 wählt die Bits 2 und 3 der CP-Bestimmungssignale 75407 und 75405 aus, die den Bits 8 und 9 der Daten-Ausgangssignale 85312 und 85313 zugeführt werden. Ferner sind die Bits 4, 5, 10 und 11 der Datenmultiplexersignale 78707, 78809, 79307 und 79409 den Eingängen der Multiplexerregister 851 und 853 zugeführt. Der Ausgang der Multiplexerregister 851 und 853 ist an die Treiber angeschlossen und sie werden zu der internen ISL-Einheit mit dem Rest der Daten zurückgesendet, die von der Quellen-CP gesendet wurden, als der Ausgabe-Unterbrechungssteuerbefehl ausgegeben wurde. Daher wird in der ISL-Einheit der sich ergebende Dialogbuszyklus dem Anforderer des Eingabe-Unterbrechungssteuerbefehls die Daten zuführen.
  • Der Systemspeicher kann so konfiguriert sein, daß er zwei Sekunden-Halbantworten (2 Datenworte) bei einer einzigen Speicheranforderung sendet, um den Speicherdurchfluß zu erhöhen. Das erste Wort wird mit dem Doppelauszugsignal 10404 mit dem Logikpegel "0" während eines ersten Sekunden-Dialogbus-Halbzyklus ausgegeben.
  • Ungefähr 300 ns später wird mit dem Signal 10404 auf dem Logikpegel "1" ein zweiter Sekunden-Halbzyklus ausgegeben.
  • Gemäß Fig. 14N werden die Signale 40903 und 41106 mit dem Logikpegel "1" dem UND-Gatter 500 zugeführt. Das Signal 44006 besitzt den Logikpegel "1". Das Ausgangssignal 50008 wird dem Eingang eines NAND-Gatters 373 zugeführt. Das Bus-Doppelauszugssignal 21006 wird einem anderen Eingang des NAND-Gatters 373 zugeführt.
  • Das Bus-Schreibfreigabesignal 64405 mit dem Logikpegel "1" ist auf den anderen Eingang des NAND-Gatters 373 geführt. Das Ausgangssignal 37308 mit dem Logikpegel "0" setzt ein D-Flip-Flop 252.
  • Gemäß Fig. 14V wird das Ausgancssignal 35206 mit dem Logikpegel "0" auf den Eingang eines NCR-Gatters 351 geschaltet Das Ausgangssignal 35106 ist dem Eingang des Registers 490 zugeführt.
  • Die Ausgangssignale 49014 und 49015 definieren den Speicher-Antwortzyklus MRSCYC. Die Signale 35205 und 35308 sind auf die Eingänge des UND/NOR-Gatters 388 geschaltet. Da das Signal 35308 zu diesem Zeitpunkt den Logikpegel "1" aufweist, führt das Ausgangssignal 38808 mit dem Logikpegel "0" zum Setzen der Flip- Flops 464 und 441, wodurch der ISL-Zyklus und die internen Zyklen erzeugt werden.
  • Gemäß Fig. 14N werden die Signale 32502 und 49015 mit dem Logikpegel "1" dem Eingang eines UND-Gatters 354 zugeführt. Das Ausgangssignal 35411 ist auf den Takteingang eines D-Flip-Flops 353 geschaltet, das mit dem Anstieg des Signales 35411 gesetzt wird, da das dem Anschluß CD zugeführte Signal 35205 den Logikpegel " "1" aufweist. Das Setzen des Flip-Flops 353 veranlaßt die Rückstellung des Flip-Flops 352, wenn das Übertragungs-Voll-Signal 64602 den Logikpegel "0" aufweist, was normalerweise der Fall ist.
  • Gemäß Fig. 14-0 wird das Signal 35308 den Takteingängen der Register 367, 368 und 391 zugeführt, wodurch die Daten und die Ausgangs-Steuersignale der Speicher RAM 364, 365, 366, 177, 647 und 389 eingespeichert werden. Die Daten werden in den Registern 367, 368 und 391 bei dem ersten Speicher-Antwortzyklus verriegelt, wodurch der Speicherplatz für die Speicherantwort in den Speichern RAM 364-366, 177, 647 und 389 für den zweiten Speicher-Antwortzyklus frei wird.
  • Gemäß Fig. 14N werden während des ersten MRSCYL-Zyklus Signale 49303 und 37712 mit dem Logikpegel "1" den Eingängen eines NAND-Gatters 375 zugeführt. Das Ausgangssignal 37511 mit dem Logikpegel "0" ist auf ein ODER-Gatter 350 geschaltet. Dessen Ausgangssignal 35008 wird dem Rückstelleingang des Flip-Flops 353 zugeführt, wodurch dieses am Ende des ersten MRSCYL-Zyklus dieser Doppelantwort zurückgestellt wird. Während des zweiten Speicher-Antwortzyklus befindet sich das Ausgangssignal 50008 noch auf dem Logikpegel "1" und wird dem Eingang des UND-Gatters 496 zugeführt. Das Signal 21104 mit dem Logikpegel "1" wird dem anderen Eingang des UND-Gatters 496 zugeführt. Dessen Ausgangssignal 49611 mit dem Logikpegel "1" setzt das Flip-Flop 492 mit dem Abfall des Schreib-Freigabesignales 64405.
  • Gemäß Fig. 14V wird das Signal 49206 mit dem Logikpegel "0" dem NOR-Gatter 351 zugeführt, wodurch ein weiterer MRSCYC-Zyklus gesetzt wird. Nun wird in Fig. 14N das Ausgangssignal 35411 auf "1" gesetzt, wobei dies jedoch auf Grund des zurückgestellten Flip-Flops 352 geschieht, dessen Signal 35205 mit dem Logikpegel "0" auf den Eingang D einwirkt. Das Flip-Flop 353 wird daher nicht gesetzt. Der Daten- und Adressenfluß innerhalb der ISL-Einheit ist identisch zu demjenigen bei dem ersten Speicher-Antwortzyklus.
  • Gemäß Fig. 14-0 wurden während des ersten MRSCYC-Zyklus die Daten in die Register 367, 368 und 391 eingespeichert. Der Takteingang 35308 wurde am Ende dieses MRSCYC-Zyklus auf den Logikpegel "0" gesetzt. Während des zweiten Zyklus werden die Register mit den Daten des zweiten Speicher-Antwortzyklus geladen, wenn das Flip-Flop 353 gesetzt ist und das Signal 35308 den Logikpegel "1" aufweist.
  • Die ISL-Einheit kann selbst in bestimmten Fällen Unterbrechungen erzeugen, wenn das Unterbrechungs-Steuerpegelregister mit einer von Null verschiedenen Information geladen ist und die geeignete CP-Adresse in die Kanalregister geladen ist.
  • Gemäß Fig. 14M enthalten das Unterbrechungs-Kanalregister 819 und das Pegelregister 857 die Daten, die von der ISL-Einheit benutzt werden, um Unterbrechungen zu erzeugen. Die definierten Unterbrechungszyklen werden durch die ISL-Einheit erzeugt und sie werden nicht durch die ISL-Einheit geleitet Gemäß Fig. 14X nimmt das Ausgangssignal des UND-NOR-Gatters 895 den Logikpegel "0" ein, wenn von der externen ISL-Einheit ein nicht existierender Speicherfehler oder ein Überwachungszeitgeberablauf festgestellt wird und wenn die Unterbrechungs-Freigabefunktion gesetzt ist. Das Ausgangssignal 82406 eines NOR-Gatters 824 mit dem Logikpegel "1" setzt ebenfalls ein Flip-Flop 823, wenn ein nicht existierender Speicherfehler oder ein Überwachungszeitgeberablauf in der internen ISL-Einheit vorliegen.
  • Das Sperrsignal 82106 besitzt den Logikpegel "1" wie zuvor beschrieben. Das Ausgangssignal 82309 des Flip-Flops 823 wird einem UND-Gatter 607 zugeführt. Wenn die ISL-Einheit sich im Leerlauf befindet, so weist das Signal 43705 den Logikpegel "1" auf und das Ausgangssignal 60708 besitzt den Logikpegel "0", wodurch das Flip-Flop 427 gesetzt wird. Die Signale 43108 und 42504 besitzen den Logikpegel "1".
  • Gemäß Fig. 14V wird das Signal 42708 mit dem Logikpegel "0" dem Eingang des ODER-Gatters 412 zugeführt. Das Ausgangssignal mit dem Logikpegel "0" wird dem Gatter 287 zugeführt. Das Ausgangssignal 28708 mit dem Logikpegel "0" hält das Register 490 im zurückgestellten Zustand. Das Signal 41206 wird dem NOR-Gatter 608 zugeführt. Das Ausgangssignal 60808 ist auf den Eingang CD des Flip-Flops 464 geschaltet. Das Signal 41206 wird ferner dem NOR-Gatter 176 zugeführt. Dessen Ausgangssignal 17612 ist auf einen Eingang des UND-Gatters 604 geschaltet. Der Anstieg des Ausgangssignales 60408 setzt die Flip-Flops 464 und 441, wodurch die internen Zyklen und der ISL-Zyklus erzeugt und die Ausgangs-Zeitfunktionen der Verzögerungsleitung 374 gesetzt werden. Es sei erneut vermerkt, daß kein besonderer interner Zyklus erzeugt wird, da das Register 490 im zurückgestellten Zustand gehalten wird.
  • Gemäß Fig. 14D werden die Signale 42709 und 76208 mit dem Logikpegel "1" den Eingängen des UND/NOR-Gatters 278 zugeführt. Das Ausgangssignal 27808 erzeugt einen Dialogbuszyklus und überträgt die Daten- und Adresseninformation auf den Bus.
  • Gemäß Fig. 14M wird das Signal 42708 mit dem Logikpegel "0" dem Auswahleingang des Multiplexers 731 zugeführt, um den Eingangsanschluß 0 auszuwählen. Die Ausgangssignale 73107, 73109, 73112 und 73104 stellen die zu unterbrechende CP-Kanalnummer dar und werden an den Eingang des Multiplexers 159 in Fig. 14E angelegt. Die Eingangsanschlüsse 0 des Multiplexers 159 werden ausgewählt, da es sich nicht um die zweite Hälfte des Buszyklus handelt und somit das Signal 37806 den Logikpegel "0" aufweist. Die Multiplexer 157, 158 und 160 werden nicht freigegeben, so daß die Ausgangssignale den Logikpegel "0" aufweisen, da das Freigabesignal 42709 den Logikpegel "1" besitzt. Ferner befindet sich das Signal 42708 auf dem Logikpegel "0" und wird dem Rückstelleingang des Registers 507 zugeführt, wodurch die hochrangigen Adressbits 0-8 auf "0" gesetzt werden. Die restlichen Bit des Adressbusses besitzen mit Ausnahme der Bits 14-17 den Logikpegel "0", wobei es sich bei den Bits 14 bis 17 um die einzig freigegebenen Bits an den Eingängen der Register 508 und 509 handelt.
  • Gemäß Fig. 14T wird das Signal 42708 mit dem Logikpegel "0" dem NOR-Gatter 801 zugeführt. Das Ausgangssignal 80108 mit dem Logikpegel "1" wählt hierdurch den EinganganschluB 3 der Multiplexer 783 bis 798 aus. Die Datenmultiplexersignale 0-5 besitzen den Logikpegel "0". Die Datenmultiplexersignale 6-9 zeigen die Unterbrechungskanalsignale 6 bis 9 an. Die Datenmultiplexersignale 10-15 zeigen die Pegelsignale 0-5 an. Durch die Pegelsignale 0-5 wird der Pegel angezeigt, auf dem die ISL-Einheit die Zentraleinheit unterbricht.
  • Gemäß Fig. 14G wird das Signal 42709 mit dem Logikpegel "1" dem Eingang des UND/NOR-Gatters 524 zugeführt. Das Ausgangssignal 52408 mit dem Logikpegel "0" wählt den Eingangsanschluß 0 der Multiplexerregister 525-527 aus. Jedoch wird der Eingangsanschluß 1 des Multiplexerregisters 528 ausgewählt, da das Signal 42709 am Eingang des UND-Gatters 372 den Logikpegel "1" aufweist. Das Multiplexerregister 528 wird daher die Datenbits 12-14 der Multiplexersignale 79607, 79509, 97909 und 79809 auswählen.
  • Das Multiplexerregister 527 wählt die MY-Datenbits 10 und 11 in Form der Signale 51303 und 51406 aus. Die Signale 42709 und 79307 werden dem Eingang eines UND-Gatters 529 zugeführt. Da das Signal 42709 den Logikpegel "1" aufweist und das dem ODER-Gatter 513 zugeführte Signal 86606 den Logikpegel "0" besitzt, gibt das Signal 51406 den Zustand des Datenbits 10 des Nultiplexersignales 79307 wieder.
  • In gleicher Weise werden die Signale 42709 und 79309 dem Eingang des UND-Gatters 530 zugeführt. Dessen Ausgangssignal wird dem Eingang eines ODER-Gatters 514 zugeführt. Das Ausgangssignal 51406 gibt den Zustand des Datenbits 11 des Multiplexersignales 79409 wieder.
  • Gemäß Fig. 14J werden die Signale 10307 und 39716 dem Eingang eines NAND-Gatters 434 zugeführt. Das Signal 10307 gibt den Zustand des Bits 8 der ISL-Kanaladresse wieder, da das Signal 39716 zu diesem Zeitpunkt den Logikpegel "0" besitzt.
  • Die hexadezimalen Drehschalter 140. in Fig. 8 sind mit ihren Ausgangssignalen ISLA9-16 auf den Eingangsanschluß 1 der Multiplexer 435 und 436 geführt. Die Ausgangssignale ISIDA 1-8 sind an den Eingangsanschluß 0 der Daten-Multiplexerregister 525-527 in Fig.
  • 14G angelegt.
  • Die dem Bus dargebotenen Daten sind daher bei der Erzeugung des Dialogbuszyklus die Adresse der zu unterbrechenden Zentraleinheit und die Kanaladresse der ISL-Einheit sowie der Pegel, auf welchem die Zentraleinheit CPU zu unterbrechen ist.
  • Gemäß Fig. 14G werden die Signale 42709 und 80701 an die Eingänge eines ODER-Gatters 454 angelegt. Das ISL-Schreibsignal 45411 wird dem Eingang des Registers 523 zugeführt. Das Ausgangssignal 52306 wird auf dem Dialogbus ausgesendet, um anzuzeigen, daß die Unterbrechung ein Schreibzyklus ist.
  • Die ISL-Einheit empfängt entweder eine NAK- oder eine ACK-Antwort von der Zentraleinheit CPU. Wenn eine NAK-Antwort empfangen wird, dann folgt die CPU mit der Ausgabe eines BSRINT-Signales 10406 über den Bus. In diesem Fall muß die Unterbrechung erneut erzeugt werden.
  • Gemäß Fig. 14I wird das NAK-Antwortsignal 24814 dem Eingang des Registers 413 am Ende des MY-Datenzyklus-Jetzt-Signales 51608 zugeführt. Das Ausgangssignal 41307 ist auf den Takteingang eines D-Flip-Flops 431 in Fig. 14X geschaltet, welches hierdurch gesetzt wird. Durch das Setzen des Flip-Flops 431 wird die Erzeugung einer jeglichen weiteren Unterbrechung der ISL-Einheit verhindert bis das BSRINT-Signal 10406 von der Zentraleinheit auf dem internen Bus empfangen wird.
  • Das Signal 10406 stellt die Wiederaufnahme-Unterbrechungsfunktion dar, die die Zentraleinheit erzeugt, wenn sie eine Unterbrechung annehmen kann. Wenn das Signal 10406 erzeugt wird, so erzeugen all jene Geräte, die zuvor eine Unterbrechung gespeichert haben (auf Grund einer NAK-Antwort) erneut ihre Unterbrechungen. Das Signal 10406 wird durch den Treiber/Empfänger 258 in Fig. 14B empfangen Das Ausgangssignal 25806 wird dem. Eingang eines NOR-Gatters 428 in Fig. 14X zugeführt. Das Ausgangssignal 42801 mit dem Logikpegel "0" stellt das Flip-Flop 431 zurück.
  • Wenn eine ACK-Antwort empfangen wird, so wird das Signal 41302 dem Eingang eines NOR-Gatters 426 zugeführt. Das Ausgangssignal 42610 stellt das Flip-Flop 823 zurück. Bei der NAK-Antwort bleibt jedoch das Flip-Flop 623 gesetzt.
  • Die Eingangssignale 43705, 43108, 42504 und 82309 mit dem Logikpegel "1" werden daher den Eingängen des UND-Gatters 607 zugeführt. Das Ausgangssignal 60708 setzt das Flip-Flop 427, wodurch der Unterbrechungszyklus in der zuvor beschriebenen Weise ausgelöst wird. Die Folge wird fortgesetzt, bis eine ACK-Antwort von dem durch die ISL-Einheit erzeugten Unterbrechungszyklus empfangen wird.
  • Das Haupt-Löschsignal 44806, das dem Eingang des NOR-Gatters 426 zugeführt wird, stellt das Flip-Flop 823 zurück.
  • Verschiedene Logikfunktionen seien hier beschrieben. Gemäß Fig. 14H werden die Signale 44512, 33108 und 21710 mit dem Logikpegel "1" den Eingängen eines NAND-Gallers 555 zugefübrt, wodurch angezeigt wird, daß während einer ISL-Anweisung ein Daten-Paritätsfebler erfaßt wurde. Das Ausgangssignal 55508 mit dem Logikpegel "0" ist auf ein ODER-Gatter 536 geführt. Dessen Ausgangssignal 53603 stellt über ein ODER-Gatter 293 das Flip-Flop 584 mit dem Ausgangssignal 29308 zurück. Das Signal 55508 wird ferner dem Eingang eines NOR-Gatters 538 in Fig. 14H zugeführt, welches die NAK-Antwort in der zuvor beschriebenen Weise erzeugt.
  • Die Signale 44006 und 25914 sind auf den Eingang eines UND-Gatters 606 geführt. Das Ausgangssignal 60606 erzeugt eine ACK-Antwort, indem angezeigt wird, daß während der zweiten Hälfte des Buszyklus die ISL-Adresse festgestellt wurde.
  • Gemäß Fig. 14J werden die Signale 93212 und 10114 den Eingängen eines NAND-Gatters 610 zugeführt. Das Ausgangssignal 61010 mit dem Logikpegel "1" gibt eine Haupt-Löschfunktion frei, die auf dem internen Bus ausgegeben und an die externe ISL-Einheit abgegeben wird.
  • Das Signal 61010 wird dem Eingang des Treiber/Empfängers 242 in Fig. 14B für die Übertragung auf den Bus zugeführt.
  • Gemäß Fig. 14Y stellt ein Wiederaufsuch-Lösch-D-Flip-Flop 601 im gesetzten Zustand das RRQ-Voll-Flip-Flop 584 in Fig. 14N zurück.
  • Das Flip-Flop 601 wird bei einem Zeitablauffehler gesetzt. Das Signal 17208 ist dem rnverter 173 zugeführt. Das Ausgangssignal 17310 ist auf den Eingang CD des Flip-Flops 601 geschaltet, welches mit dem Anstieg des Signales 27204 gesetzt wird.
  • Gemäß Fig. 14P wird das Signal 87407 einem Inverter 557 zugeführt.
  • Das Signal 87407 mit dem Logikpegel "0" zeigt an, daß ein externes Tastsignal empfangen wurde und ein externer Zyklus stattfinden soll. Das Ausgangssignal 55712 wird dem Eingang eines NAND-Gatters 285 zugeführt. Das Signal 21510 ist an den anderen Eingang des NAND-Gatters 285 angelegt und zeigt im Logikzustand "1" an, daß dies kein Buszyklus ist. Das Ausgangssignal 28503 wird einem ODER-Gatter 296 zugeführt. Das Signal 29803 ist an den anderen Eingang des ODER-Gatters 296 angelegt und zeigt im Logikzustand "0" an, daß der Vergleichszyklus beendet ist. Das Ausgangssignal 29608 mit clem Logikpegel "0" stellt das Flip-Flop 297 zurück.
  • Die Signale 35712 und 27308 werden an die Eingänge eines NAND-Gatters 300 angelegt. 135 ns nach dem Start des Vergleichszyklus wird das Ausgangssignal 30011 auf den Logikpegel "0" gesetzt und dem Eingang eines ODER-Gatters 298 zugeführt. Das ISL-Haupt-Löschsignal 83006 wird an den anderen Eingang des ODER-Gatters 298 angelegt. Das Ausgangssignal 29803 mit dem Logikpegel "0" ziegt das Ende des Vergleichszyklus an.
  • Gemäß Fig. 11G werden das MRQCYR-Signal 86513 und das ISLOCK-Signal 14311 ciem Eingang eines UND-Gatters 642 zugeführt. Das Ausgangssignal 64206 ist an den Eingang eines ODER-Gatters 452 angelejt. Das Signal 37806 wird dem anderen Eingang des ODER-Gatters 452 zugeführt. Dessen Ausgangssignal Eingang des Registers 515 geschaltet. Das Ausgangssignal 51507 erzeugt die zweite Hälfte des Buszyklussignales 10402, das auf dem Dialogbus ausgesendet wird. Während des Schreib- und Rückstellverriegelungsbefehles zeigt das Signal 51507 an, daß der Speicher das Testbit zurückzustellen hat.
  • Die Testmodus-Möglichkei en und die zyklische Fortschaltung des Testmodus der ISL-Einheit seinen nun beschrieben. Es gibt zwei Testmodusfälle, die Speicher-Rückschleife und die Ein/Ausgabe-Rückschleife. Die Speicher-Rückschleife benutzt die Konfiguration der ISL-RAM-Speicher, die Speicherübersetzungs-Speicher RAM und die Speicher-Trefferbitspeicher RAM, um die ISL-Einheit zyklisch durchzuschalten. Die Standard-Fortschaltung der ISL-Einheit wird grundsätzlich durch die Konflguratlo gesteuert, die sowohl in die interne als auch in die externe ISL-Einheit geladen ist. Die ISL-Einheit ist so konfiguriert, daß sie auf Adressen auf dem Bus antwortet. Die externe ISL-Einheit empfängt die Adresseninformation von der internen ISL-Einheit und führt diese zu der internen ISL-Einheit zurück. Daher befinden sich im Falle der Speicher-Rückschleife die einer Anweisung zugeordneten Speicherzyklen im Informationsübertragungsmodas der ISL-Einheit. Die Testmodusbits gestatten im gesetzten ISL-Konfigurationsmodus die Durchfübrung des Speicherzyklus in der ISL-Einheit. Die interne ISL-Einheit erzeugt beim Empfang einer Speicheranforderung einen MRQCYL-Zyklus, der zu der Erzeugung eines MRQCYR-Zyklus in der externen ISL-Einheit führt. Da die externe ISL-Einheit so konfiguriert ist, daß sie die Adresse, die sie zu dem Dialogbus gesendet hat, annimmt, erzeugt sie ihrerseits einen MRQCYL-Zyklus wie beim Empfang von einer externen Einheit. Hierdurch wird ein MRQCYR-Zyklus zurück in der internen ISL-Einheit erzeugt. Insgesamt erzeugt der interne Buszyklus einen Zyklus von der internen ISL-Einheit zu der externen ISL-Einheit und zurück zu der internen ISL-Einheit. Es kann entweder eine Schreib- oder eine Leseanweisung erzeugt werden. Wenn eine Schreibanweisung erzeugt wird, so werden die Daten in den Speicherplatz des Systemspeichers geschrieben, der durch die interne ISL-Einheit adressiert wurde.
  • Die ursprüngliche Adresse ist nur für die interne ISL-Einheit gültig. Diese Adresse wird sodann durch die interne ISL-Einheit in irgendeine Adresse übersetzt, die auf dem externen Dialogbus nicht gültig ist. Die externe ISL-Einheit wirkt auf diese Adresse ein und übersetzt sie zurück als eine auf dem internen Bus verwendbare Adresse. Wenn der betroffene MRQ-Zyklus eine Datenanforderung betrifft, so sendet der interne Speicher diese Daten an die externe ISL-Einheit. Diese Antwort erzeugt den MRSCYL-Zyklus in der internen ISL-Einheit, der bestätigt wird,und erzeugt sodann den MRSCYR-Zyklus in der externen ISL-Einheit, durch welchen die ISL-Adresse auf den Dialogbus ausgesendet wird. Die externe ISL-Einheit empfängt die ISL-Adresse und erzeugt den MRSCYL-Zyklus, der den MRSCYR-Zyklus in der internen ISL-Einheit erzeugt, wodurch die Daten zurück zu der Zentraleinheit gesendet werden, die die Daten ursprünglich angefordert hat. Die Daten wurden von dem Systemspeicher angefordert, zu der internen ISL-Einheit gesendet, sodann von dieser zu der externen ISL-Einheit gesendet und zu der internen ISL-Einbeit zurückgeholt, wobei 8 Zyklen erzeugt wurden, die alle üt<er die Standard-Daten- und Adresswege verliefen. Hierdurch wird die Speicher-Rückschleife beendet.
  • Die E/A-Rückschleife arbeitet in ganz ähnlicher Weise wie die Speicher-Rückschleife, mit der Ausnahme, daß sie den Wiedez-aufsuchweg verwendet und daB beide Testmodusbits gesetzt sein müssen.
  • Das Testmodusbit muß in der internen und in der externen ISL-Einheit gesetzt sein. Im Gegensatz zur Speicher-Rückschleife muß hier das externe Testmodusbit nicht gesetzt sein aber es kann gesetzt werden, um einen weiteren Datenverkehr daran zu hindern, von dem externen Dialogbus in die ISL-Einheit zu gelangen. Das externe Testmodusbit sperrt alle Antworten mit Ausnahme der eigenen Antwort der ISL-Einheit. Für eine Standard E/A-Anweisung werden die Kanal adresse und der Funktionscode in dem E/A-Rückschleifenmodus benutzt, um einen Speicherplatz an dem internen ISL-Bus zu adressieren, nachdem diese Anforderung durch die interne und die externe ISL-Einheit und zurück zu der internen ISL-Einheit geleitet wurde. Die Speicherplatzadresse wird benutzt, sowohl bei einer E/A-Lese- als auch Schreiboperation. Bei einer Leseoperation werden die angeforderten Daten durch die interne ISL-Einheit unter Verwendung des Wiederaufsuchweges durch die externe ISL-Einheit und zurück zu der internen ISL-Einheit wie beim Speicher-Rückschleifentest geleitet. Es wird jedoch der Wiederaufsuch-Anforderungszyklus benutzt. Der erste Zyklus ist der interne RRQCYL-Zyklus, der als eine Standard-E/A-Anweisung behandelt werden kann. Diese Anforderung wird zu der externen ISL-Einheit übertragen, wo der RRQCYR-Zyklus erzeugt wird. Dies führt zu einem Dialogbuszyklus zu einer Kanaladresse, die auf dem externen Bus nicht vorhanden ist aber in dem externen ISL-Kanal-Trefferbitspeicher RAM konfiguriert ist. Eine Bus-Warte-Antwort und ein RRQCYL-Zyklus werden durch die externe ISL-Einheit erzeugt. Die externe Warte-Antwort erzeugt eine externe ISL-Rückantwort an die interne ISL-Einheit. Die interne ISL-Einheit wird erneut die Wiederaufnahme der gleichen Anweisung versuchen, die durch die Standard-E/A-Anweisung gegeben ist Der durch die externe ISL-Einheit erzeugte RRQCYL-Zyklus führt zu einem RRQCYR-Zyklus in der internen ISL-Einheit. Dieser RRQCYR-Zyklus auf dem internen ISL-Bus ändert die Anweisung von einer Kanalanweisung in eine Speicher-Referenzanweisung. Das Spelcher-Referenzsignal wird auf " 1 gesetzt, so daß die diese Anweisung begleitenden Daten tatsächlich zu einem Systemspeicher gesendet werden1 wenn eine Schreibanweisung vorliegt. Wenn eine Leseanforderung vorliegt, so antwortet der Systempeicher mit Daten. Wenn eine Schreibanweisung vorliegt, so wird in einen Systemspeicherplatz eingeschrieben, den die Zentraleinheit sodann lesen kann, indem sie einen Vergleichbefehl erzeugt, um zu prüfen, ob die empfangenen Daten mit den gesendeten Daten übereinstimmen. Wenn diese Anweisung durch den Systemspeicher bestätigt wird, so wird die Bestätigung zurück zu der externen ISL-Einheit über das externe Antwortsignal gesendet. Wenn der Wiederaufsuch-Anforderungszyklus von der internen ISL-Einheit an die externe ISL-Einheit ausgegeben wird, so empfängt die Anweisung eine Bestätigungsantwort, die zurück zu der internen Zentraleinheit gesendet wird, die den E/A-Lese- bzw. Schreibzyklus angefordert hat. Die von dem internen Systemspeicher an die interne ISL-Einheit ausgelöste Bestätigung wird zu der externen ISL-Einheit und zurück zu der internen ISL-Einheit gesendet. Die von der internen ISL-Einheit ausgehenden Daten durchlaufen die externe ISL-Einheit und gelangen zurück zu der internen ISL-Einheit.
  • Die Wirkungsweise entspricht im wesentlichen einem Speicheranforderungs-Zykluswort mit der Ausnahme, daß der Wiederaufsuchweg und die Kanaladresse und der Funktionscode als Speicherplatz verwendet werden. Die Daten benutzen alle Kanaldatenwege. Während der E/A-Rückschleife besitzt das MRS-Datenbit 10 den Logikpegel "0", so daß bei einer E/A-Leserückschleife das Adressbit 18 beim Antwortzyklus des Speichers den Logikpegel "0" besitzt. Die Antwort wird an den Wiederaufsuchspeicherplatz der Datendatei anstelle der Speicherantwort wiedergegeben. Die Antwort von dem Systemspeicher wird daher in den Wiederaufsuch-Antwortspeicherplatz geladen und erzeugt einen RRSCYL-Zyklus. Dieser RRSCYL-Zyklus wird bestätigt, da er ein Buszyklus der zweiten Hälfte ist und er erzeugt einen RRSCYR-Zyklus in der externen ISL-Einheit, der seinerseits den RRSCYL-Zyklus in der gleichen externen ISL-Einheit wie im Falle einer Speicherantwort erzeugt.
  • Dies wird erneut bestätigt1 und der RRSCYL-Zyklus erzeugt den RRSCYR-Zyklus zurück in die externe ISL-Einheit. Der RRSCYR-Zyklus sendet die Daten zu der Zentraleinheit CPU, die die Daten angefordert hat und beendet den E/A-Rückschleifenbefehl.
  • Bei der spezifischen Testmodussteuerung wird gemäß Fig. 14G das Signal 53906 mit dem Logikpegel "0" dem Eingang eines UND- Gatters 443 zugeführt. Hierdurch wird das Verriegelungssignal 44311 gesperrt, wodurch die Funktion gesperrt wird. Wie zuvor beschrieben, steuert dieses signal bestimmte Funktionen, wenn Speicheranweisungen ausgegeben werden.
  • Das Signal 53907 wird dem Eingang eines UND-Gatters 627 zugeführt.
  • Das Ausgangssignal 62708 ist an den Eingang eines ODER-Gatters 625 angelegt. Dessen Ausgangssignal 62508 wird auf den Eingang eines Registers 523 geschaltet. Das Speicher-Referenz-Ausgangssignal 52305 wird auf den Bus gesendet, wodurch angezeigt wird, daß dies ein Bus-Speicherzyklus ist. Das Gatter 627 weist das Eingangssignal 53914 auf. In der internen ISL-Einheit besitzt dieses Signal den Logikpegel "1" und in der externen ISL-Einheit besitzt es den Logikpegel "0", wodurch ein Speicher-Bezugszyklus in der externen ISL-Einheit blockiert wird.
  • Dies gestattet die Änderung einer E/A-Anweisung in eine Speicherreferenz. Das RRQCYR-Signal 90201 gestattet die Speicherreferenz während eines externen Wiederaufsuch-Zyklus, wenn das Signal 90201 den Logikpegel "1" aufweist.
  • Gemäß Fig. 14R besitzt das TSTRMT-Signal 53915 am Eingang des Gatters 622 den Logikpegel 0" in der Internen ISL-Elnheit und den Logikpegel "1" in der externen ISL-Einheit. Den anderen Eingang des Gatters 622 bildet das Signal 51707, welches den Logikpegel "1" aufweist, wenn die externe ISL-Einheit keinen Dialogbuszyklus erzeugt. Wenn die externe ISL-Einheit eine Wiederaufsuchpfadanforderung von der externen Quelle empfängt, so besitzt das Ausgangssignal des Gatters 622 den Logikpegel "O", Dieses Ausgangssignal wird dem Eingang des Gatters 546 zugeführt, das das Ausgangssignal 54608 auf "0" setzt, wodurch die externe ISL-Einheit daran gehindert wird, selbst irgendwem zu antworten.
  • Gemäß Fig. 14I wird das Testkanalsignal 62203 mit dem Logikpegel "0" dem Eingang eines UND-Gatters 626 zugeführt. Das Ausgangssignal 62606 mit dem Logikpegel "0" sperrt das Ausgangssignal 54808 des UND-Gatters 548, wodurch die Feststellung eines Speicher- Trefferbits verhindert wird. Dies hindert eine externe Quelle an der Auslösung eines ISL-Speicheranforderungszyklus.
  • Gemäß Fig. 14P wird während des E/A-Rückschleifenmodus das RRQCYR-Signal 90201 mit dem Logikpegel "1" an den Eingang eines NAND-Gatters 623 angelegt und das externe Antwortsignal 56802, das infolge der Feststellung einer externen Antwort von der externen ISL-Einheit den Logikpegel "1" aufweist, wird dem anderen Eingang des NAND-Gatters 623 zugeführt. Das Testmodussignal 53907 wird einem weiteren Eingang des NAND-Gatters 623 zugeführt. Das Ausgangssignal 62308 mit dem Logikpegel "0" setzt das Flip-Flop 297.
  • Wenn die ISL-Einheit in den Leerlauf gelangt, so wird das Signal 29908 auf den Logikpegel 1 gesetzt, so daß das Flip-Flop 318 mit dem Anstieg des Taktsignales 36008 gesetzt wird. Hierdurch wird ein Vergleichszyklus ausgelöst, der die von der internen ISL-Einheit empfangene externe Antwort zurück zu dem internen Bus sendet.
  • Gemäß Fig. 14K wird das Signal 53914 mit dem Logikpegel "0" dem Eingang des UND-Gatters 445 zugeführt. Das Ausgangssignal 44512 mit dem Logikpegel "0" hindert die ISL-Einheit an irgendeinem Bus an der Antwort auf einen Befehl.
  • Nachstehend wird in Tabelle 13 eine Auflistung der Funktionsblöcke von Fig. 8 durch Bezeichnung, Referenznummer und Logikblattnummer gegeben. Die Logikblattnummern in Tabelle 13 können zusammen mit der Tabelle 12 benutzt werden, um jene Figuren 14 zu bestimmen, in denen ein Funktionsblock von Fig. 8 in seiner detaillierten Logik dargestellt ist.

Claims (12)

  1. Trefferbit-Erzeugungseinrichtung, eine Kanal-Trefferbit-Erzeugungseinrichtung und ein Register aufweisen, g e -kennzeichnet durch: a) eine interne Steuerlogikeinrichtung in der internen ISL-Einheit, die auf Grund einer ersten von dem internen Bus empfangenen internen binär codierten Information und auf Grund von von der Kanal-Trefferbit-Erzeugungseinrichtung erzeugten internen Kanal-Trefferbitsignalen einen internen RRQ-Zyklus und einen Übertragungszyklus in der internen ISL-Einheit auslöst, um die erste interne binär codierte Information zu der externen ISL-Einheit zu übertragen; b) eine externe logische Zyklus-Auswahleinrichtung in der externen ISL-Einheit, die auf von dem internen Bus empfangene Testmodusbits von Ausgangs-Steueranweisungen anspricht, um die Feststellung von Speicher-Trefferbitsignalen in der externen ISL-Einheit zu sperren und jene externen ISL-Adressignale und externen Kanal-Trefferbitsignale festzustellen, die durch die externe ISL-Adressenerzeugungseinrichtung und die externe Kanal-Trefferbit-Erzeugungseinrichtung in der externen ISL-Einheit entsprechend erzeugt werden; c) eine externe Steuerlogikeinrichtung in der externen ISL-Einheit, die auf Grund des internen RRQ-Zyklus in der internen ISL-Einheit und auf Grund der externen Zyklus-Auswahleinrichtung einen externen RRQ-Zyklus in der externen ISL-Einheit auslöst, um die externen ISL-Adressignale zu dem externen Bus zu übertragen, und die einen internen RRQ-Zyklus in der externen ISL-Einheit bei der Feststellung irgendwelcher externer Kanal-Trefferbitsignale auslöst, um sowohl die von dem externen Bus empfangene externe ISL-Adresseninformation in dem externen Register zu speichern, als auch die von dem externen Bus empfangene binär codierte Information zu der internen ISL-Einheit zu übertragen; d) eine Speicher-Referenzsignal-Erzeugungseinrichtung in der internen ISL-Einheit, die auf Grund der Testmodusbits ein Speicher-Referenzsignal an den internen Bus während eines externen RRQ-Zyklus ausgibt, um die externe binär codierte Information in eine interne Speichereinheit an dem internen Bus zu übertragen, wobei der externe RRQ-Zyklus in der internen ISL-Einheit durch die interne Steuerlogikeinrichtung auf Grund des internen RRQ-Zyklus in der externen ISL-Einheit ausgelöst wird; e) eine Kanaladress-Umwandlungseinrichtung in der internen ISL-Einheit, die auf die Testmodusbits und den externen RRQ-Zyklus in der internen ISL-Einheit anspricht und die Adressbits der externen binär codierten Information in eine an den internen Bus anzulegende Speicher-Adressanweisung umwandelt, wodurch das Lesen der zweiten internen binär codierten Information von der internen Speichereinheit akkomodiert wird; f) eine Speicher-Steuerwort-Sperreinrichtung in der internen ISL-Einheit, die auf Grund des externen RRQ-Zyklus in der internen ISL-Einheit ein Speicherantwort (MRS)-Steuerbit eines von der internen ISL-Einheit erzeugten Speicher-Steuerwortes auf den Wert "O" setzt; g) eine interne logische Schreibauswahleinrichtung in der ISL-Einheit und in elektrischer Verbindung mit dem internen Bus, die auf das MRS-Steuerbit anspricht und der internen Steuerlogikeinrichtung die Auslösung eines internen RRS-Zyklus in der internen ISL-Einheit signalisiert, wodurch eine von dem internen Bus empfangene Buszyklusanforderung der zweiten Hälfte (BSSHBC) und die von der internen Speichereinheit über einen Wiederaufsuchantwort (RRS)-Logikweg empfangene interne zweite binär codierte Information in die interne ISL-Einheit geleitet wird; und h) eine externe logische Adressenauswahleinrichtung in der externen ISL-Einheit, die auf Grund der internen zweiten binär codierten Information und eines externen RRS-Zyklus in der externen ISL-Einheit die in dem externen Register gespeicherte externe ISL-Adresseninformation auswählt, um diese an den externen Bus anzulegen und beim Empfang durch die externe Steuerlogikeinrichtung zu identifizieren, worauf die externe Steuerlogik einen internen RRS- Zyklus in der externen ISL-Einheit und die interne Steuerlogik einen externen RRS-Zyklus in der internen ISL-Einheit auslöst, um die Ubertragung der zweiten binär codierten Information zu dem internen Bus zu bewirken.
    14. Logisches Steuersystem zum Testen von ISL-Speicheranforderungs (MRQ)-Datenflußwegen in einer internen und externen ISL-Einheit eines DV-Systems, in welchem die externe ISL-Einheit mit einem externen Dialogbus und die interne ISL-Einheit mit einem internen Dialogbus elektrisch verbunden ist und beide ISL-Einheiten miteinander verbunden sind und wobei die beiden ISL-Einheiten jeweils eine ISL-Adressenerzeugungseinrichtung, eine Speicher-Trefferbit-Erzeugungseinrichtung, eine Kanal-Trefferbiterzeugungseinrichtung und ein Register aufweisen, g e k e n n z e i c h n e t d u r c h a) eine erste interne Steuerlogikeinrichtung in der internen ISL-Einheit, die auf Grund der von dem internen Bus empfangenen binär codierten Information einen internen MRQ-Zyklus und einen internen Übertragungszyklus in der internen ISL-Einheit auslöst, um die binär codierte Information zu der externen ISL-Einheit zu übertragen; b) eine externe Zyklus-Auswahleinrichtung in der externen ISL-Einheit, die auf Grund von von dem internen Bus empfangenen Testmodusbits von Ausgangs-Steueranweisungen die Feststellung von Kanal-Trefferbitsignalen in der externen ISL-Einheit sperrt und die Feststellung der von der externen Speicher-Trefferbit-Erzeugungseinrichtung in der externen ISL-Einheit erzeugten Speicher-Trefferbitsignale ermöglicht, wodurch eine vollständige Informationsübertragung auf dem externen Bus innerhalb einer einzigen Buszyklus-Zeitperiode ermöglicht wird; c) eine externe Logiksteuereinrichtung in der externen ISL-Einheit, die auf Grund des internen MRQ-Zyklus in der internen ISL-Einheit einen externen MRQ-Zyklus in der externen ISL-Einheit auslöst und auf Grund festgestellter Speicher-Trefferbitsignale einen internen MRQ-Zyklus in der externen ISL-Einheit auslöst, um die binär codierte Information zu der internen ISL-Einheit zu übertragen; und d) eine zweite interne Steuerlogikeinrichtung in der internen ISL-Einheit, die auf Grund von Testmodusbits und eines externen MRQ-Zyklus in der internen ISL-Einheit, der durch die interne erste Steuerlogikeinrichtung auf Grund des internen MRQ-Zyklus in der externen ISL-Einneit ausgelöst wird, die binär codierte Information zu dem internen Bus überträgt, wodurch das Einschreiben der binär codierten Information unter der Steuerung der ersten internen Steuereinrichtung in eine an den internen Bus angeschlossene Speichereinheit akkomodiert wird.
    15. Logisches Steuersystem zum Testen von ISL-MRQ- und MRS-Datenflußwegen in einer internen und externen ISL-Einheit eines DV-Systems, in welchem die externe ISL-Einheit mit einem externen Dialogbus und die interne ISL-Einheit mit einem internen Dialogbus elektrisch verbunden ist und beide ISL-Einheiten miteinander verbunden sind und wobei die beiden ISL-Einheiten jeweils eine ISL-Adressenerzeugungseinrichtung, eine Speicher-Trefferbit-Erzeugungseinrichtung, eine Kaa-Trefferit-rzeugungseinrFchtung und ein Register aufweisen, g e k e n n z e i c h n e t d u r c h a) eine erste interne Steuerlogikeinrichtung in der internen ISL-Einheit1 die auf Grund der von dem internen Bus empfangenen ersten internen binär codierten Information und der von der internen Speicher-Trefferbit-Erzeugungseinrichtung erzeugten internen Speicher-Trefferbitsignale einen internen MRQ-Zyklus und einen Übertragungszyklus in der internen ISL-Einheit auslöst, um die erste interne binär codierte Information zu der externen ISL-Einheit zu Übertragen; b) eine externe Zyklusauswahllogikeinrichtung in der externen ISL-Einheit, die auf Grund von von dem internen Bus empfangenen Testmodusbits von Ausgangs-Steueranweisungen die Feststellung von Kanal-Trefferbitsignalen in der externen ISL-Einheit sperrt und jene externen ISL-Adressignale und externen Speicher-Trefferbitsignale feststellt, die von der externen ISL-Adressenerzeugungseinrichtung und der externen Speicher-Trefferbit-Erzeugungseinrichtung in der externen ISL-Einheit erzeugt werden; c) eine externe Steuerlogikeinrichtung in der externen ISL-Einheit, die auf Grund des internen MRQ-Zyklus in der internen ISL-Einheit und auf Grund der externen Zyklusauswahllogikeinrichtung einen externen MRQ-Zyklus in der externen ISL-Einheit auslöst, um die externen ISL-Adresssignale zu dem externen Bus zu übertragen und die einen internen MRQ-Zyklus in der externen ISL-Einheit beim Feststellen irgendwelcher Speicher-Trefferbitsignale auslöst, um sowohl die von dem externen Bus empfangene externe ISL-Adresseninformation in dem externen Register zu speichern, als auch die von dem externen Bus empfangene externe binär codierte Information zu der internen ISL-Einheit zu übertragen; d) eine zweite interne Steuerlogikeinrichtung in der internen ISL-Einheit, die auf Grund des internen MRQ-Zyklus in der externen ISL-Einheit die externe binär codierte Information zu einer internen Speichereinheit an dem internen Bus während eines externen MRQ-Zyklus überträgt, um das Lesen der zweiten internen binär codierten Information aus der internen Speichereinheit zu akkomodieren, wobei der externe MRQ-Zyklus in der internen ISL-Einheit durch die erste interne Steuerlogikeinrichtung auf Grund des externen MRQ-Zyklus in der internen ISL-Einheit ausgelöst wird; e) eine Speicher-Steuerwort-Erzeugungseinrichtung in der internen ISL-Einheit, die auf Grund des externen MRQ-Zyklus in der internen ISL-Einheit ein MRS-Steuerbit eines durch die interne ISL-Einheit erzeugten Speicher-Steuerwortes auf den Wert "1" setzt; a) eine Zyklus-Steuerlogikeinrichtung, die auf Grund von Dialogbusanforderungen und einer Ausgangs-Steueranweisung einer Zentraleinheit an einem Dialogbus eine adressierte ISL-Einheit von einem On-line- in einen Stop-Logikzustand überführt, wobei die adressierte ISL-Einheit auf unerledigte Dialogbusanforderungen antworten kann, während weitere Dialogbusanforderungen gesperrt werden; b) eine programmierbare Speichereinrichtung in elektrischer Verbindung mit einem der Dialogbusse und mit Speicherzellen zum Speichern der von einem Dialogbus empfangenen binär codierten Information, um Informationsübertragungen zwischen mehreren Dialogbussen zu erleichtern; und c) eine auf die Zyklus-Steuerlogikeinrichtung ansprechende Konfigurations-Steuerlogikeinrichtung, um die in ausgewählten Speicherzellen der programmierbaren Speichereinrichtung gespeicherte binär codierte Information zu ändern, wobei dies in Ubereinstimmung mit der von der Zentraleinheit empfangenen Konfigurationsdaten geschieht, um eine dynamische Neuzuordnung der Systemmittel des DV-Systems zwischen den Dialogbussen zu schaffen.
    17. Zeitgeber-Steuerlogiksystem in einer ISL-Einheit zum Feststellen, Isolieren und Eliminieren von Informationsübertragungs-Stillständen zwischen Dialogbussen eines DV-Systems mit mehreren Dialogbussen, von denen jeder einen gemeinsamen Informationspfad zu mehreren DV-Einheiten bildet, und wobei die DV-Einheiten, Speichereinheiten, periphere Steuereinheiten, Zentraleinheiten und ISL-Einheiten in elektrischem Dialog mit Dialogbussen in einem DV-System umfassen und die ISL-Einheiten paarweise elektrisch zusammengeschaltet sind, gekennzeichnet durch a) eine interne Steuerlogikeinrichtung in einer internen ISL-Einheit und in elektrischer Verbindung mit einem internen Dialogbus zur Steuerung des Informationsflusses durch die interne ISL-Einheit; b) eine Bus-Zeitgeberlogikeinrichtung, die auf Grund eines ersten BSDCNN-Signales von dem internen Bus eine NAK-f ) eine interne Schreibauswahllogikeinrichtung in der internen ISL-Einheit in elektrischer Verbindung mit dem internen Bus, die auf das MRS-Steuerbit anspricht, um der internen Steuerlogikeinrichtung das Auslösen eines internen MRS-Zyklus in der internen ISL-Einheit zu signalisieren, wodurch eine Buszyklus-Anforderung der zweiten Hälfte (BSSHBC) von dem internen Bus und die von der internen Speichereinheit empfangene zweite interne binär codierte Information über einen MRS-Logikpfad zu der internen ISL-Einheit geleitet wird; und g) eine externe Adressenauswahllogikeinrichtung in der externen ISL-Einheit, die auf Grund der zweiten internen binär codierten Information und eines externen MRS-Zyklus in der externen ISL-Einheit, der durch die externe Steuerlogik auf Grund des internen MRS-Zyklus erzeugt wird, die in dem externen Register gespeicherte externe ISL-Adresseninformation auswählt, um diese an den externen Bus zur Identifizierung durch die externe Steuerlogik anzulegen, woraufhin die externe Steuerlogikeinrichtung einen internen MRS-Zyklus in der externen ISL-Einheit und die interne Steuerlogikeinrichtung einen externen MRS-Zyklus in der internen ISL-Einheit auslöst, um die Übertragung der zweiten binär codierten Information zu dem internen Bus zu bewirken.
    16. ISL-Einheit-Architektur, bei der eine ISL-Einheit selektiv rekonfiguriert werden kann, um eine Informationsübertragung zwischen einem internen Dialogbus und irgendeiner DV-Einheit zu akkomodieren, wobei die DV-Einheit Speichereinheiten, periphere Steuereinheiten, Zentraleinheiten und ISL-Einheiten in elektrischem Dialog mit Dialogbussen in einem DV-System umfassen kann und jeder Dialogbus elektrisch an eine ISL-Einheit angeschlossen ist und die ISL-Einheiten paarweise elektrisch zusammengeschaltet sind, g e k e n n z e i c h n e t durch : durch die interne Steuerlogikeinrichtung auf Grund einer Buszyklusanforderung von der anfordernden DV-Einheit ausgelöst wird, ein Wiederaufsuch-Statusbit für die interne Steuerlogikeinrichtung für den Fall erzeugt, daß ein ACK-oder NAK-Signal von der externen ISL-Einheit nicht innerhalb einer vierten vorbestimmten Zeitperiode empfangen wird, wodurch die Erzeugung der ACK-, NAK- oder Warte-Antworten durch die interne Steuerlogikeinrichtung an die anfordernde DV-Einheit gesperrt und der interne Bus für weitere Informationsübertragungen freigegeben wird; und f) eine E/A-Zeitgeberlogikeinrichtung in elektrischer Verbindung mit dem internen Bus, die während einer Leseoperation auf Grund eines internen RRQ-Zyklus in der internen ISL-Einheit, der durch die interne Steuerlogikeinrichtung auf Grund einer Buszyklusanforderung von der anfordernden DV-Einheit erzeugt wird, ein E/A-Statusbitsignal für die interne Steuerlogikeinrichtung erzeugt, um einen externen RRS-Zyklus in der internen ISL-Einheit für den Fall auszulösen, daß eine erwartete Antwort von dem externen Bus nicht innerhalb einer fünften vorbestimmten Zeitperiode empfangen wird, wodurch die interne Steuerlogikeinrichtung zur Auslösung eines externen RRS-Zyklus in der internen ISL-Einheit veranlaßt wird, um einen Buszyklus in der internen ISL-Einheit zu vervollständigen und eine ungültige Antwort der anfordernden DV-Einheit anzuzeigen.
    18. Intersystem-Dialogsteuersystem zum elektrischen Verbinden mehrerer Dialogbusse eines DV-Systems, wobei jeder Dialogbus einen gemeinsamen Informationsweg zu mehreren DV-Einheiten bildet, die Speichereinheiten, periphere Steuereinheiten, Zentral einheiten und ISL-Einheiten für eine simultane bidlrektlonale binär codierte Informationsübertragung zwischen einem internen und einem externen Dialogbus umfassen, g e -K e n n z e i c h n e t d u r c h : a) eine interne Bus-Steuerlogikeinrichtung in einer internen an einen internen Dialogbus angeschlossenen ISL-Einheit, die auf Grund eines BSflCNN- 1 toit1 1<'.-- auf dem internen Bus Antwort für den Fall erzeugt, daß eine Antwort auf das erste BSDCNN-Signal nicht innerhalb einer ersten vorbestimmten Zeitperiode von dem internen Bus empfangen wird, wodurch eine Ersatzantwort anstelle der erwarteten Antwort durch eine interne Zentraleinheit gebildet wird, um den internen Bus für weitere Informationsübertragungen freizugeben; c) eine ISL-MYDCNN-Zeitgeberlogikeinrichtung, die auf Grund einer durch die interne ISL-Einheit erzeugten Anforderung, welche durch eine von einem externen Dialogbus empfangene Buszyklusanforderung hervorgerufen wird, eine NAK-Antwort für den internen Bus und ein Zeitgeber-Steuersignal für die externe ISL-Einheit erzeugt, um dem externen Bus den Ablauf einer zweiten vorbestimmten Zeitperiode für den Fall zu signalisieren, daß eine erwartete Antwort von der internen DV-Einheit nicht innerhalb der zweiten Zeitperiode empfangen wird, wodurch ein interner Buszyklus vervollständigt und jede Zentraleinheit an diesem internen Bus daran gehindert wird, den Ablauf dieser zweiten Zeitperiode festzustellen; d) eine Speicherzyklus-Zeitgeberlogikeinrichtung, die auf Grund eines internen MRQ-Zyklus während einer Speicher-Leseanforderung, der durch die interne Logiksteuereinrichtung auf Grund einer Buszyklusanforderung einer anfordernden DV-Einheit ausgelöst wird, ein Statusbit für die interne Steuerlogikeinrichtung für den Fall erzeugt, daß ein externer MRS-Zyklus in dieser internen ISL-Einheit nicht während einer dritten vorbestimmten Zeitperiode ausgelöst wird, wodurch die interne Steuerlogikeinrichtung zur Auslösung eines externen MRS-Zyklus in der internen lSL-Einheit veranlaßt wird, um einen Buszyklus in der internen ISL-Einheit zu vervollständigen und eine ungültige Speicherantowrt der anfordernden DV-Einheit anzuzeigen; e) eine Wiederaufsuch-Zeitgeberlogikeinrichtung in elektrischer Verbindung mit dem internen Bus, die auf Grund eines internen RRQ-Zyklus in der internen ISL-Einheit, welcher jene von dem internen Bus empfangenen Buszyklusanforderungen identifiziert, auf die die interne ISL-Einheit zu antworten hat; b) eine interne Zyklussteuerlogikeinrichtung, die auf Grund von Aktivitätsbit-Steuersignalen der internen und externen ISL-Einheit die Ubertragung der internen binär codierten Information zu der externen ISL-Einheit steuert und die von der externen ISL-Einheit empfangene binär codierte Information zu der internen ISL-Einheit leitet; c) ein internes ISL-Schnittstellenregister, das - angesteuert von der internen Zylkus-Steuerlogikeinrichtung - die interne binär codierte Information für eine Ubertragung zu der externen ISL-Einheit steuert, wodurch die interne Zyklus-Steuerlogikeinrichtung für den Empfang der externen binär codierten Information von der externen ISL-Einheit frei wird, um eine simultane, bidirektionale Informationsübertragung hervorzurufen; d) eine externe Bus-Steuerlogikeinrichtung in einer externen ISL-Einheit an dem externen Bus, die auf Grund eines BSDCNN-Signales auf dem externen Bus jene von dem externen Bus empfangenen Buszyklusanforderungen identifiziert, auf die die externe ISL-Einheit zu antworten hat; e) eine externe z Zyklus-Steuerlogikeinrichtung, die auf Grund von Aktivitätsbit-Steuersigalen der internen und externen ISL-Einheit die Übertragung der von dem internen und externen Bus empfangenen externen binär codierten Information zu der internen ISL-Einheit steuert und die von der internen ISL-Einheit empfangene interne binär codierte Information zu der externen ISL-Einheit leitet; und f) ein externes ISL-Schnittstellenregister, das - angesteuert von der externen Zyklus-Steuerlogikeinrichtung - die externe binär codierte Information für eine Übertragung zu der internen ISL-Einheit steuert, wodurch die externe Zyklus-Steuerlogikeinrichtung für den Empfung der internen binär codierten Information von der internen ISL-Einheit frei wird, um eine simultane, bidirektionale Informationsübertragung bervor@unufen.
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