DE2935291A1

DE2935291A1 - Monolithische statische speicherzelle

Info

Publication number: DE2935291A1
Application number: DE2935291A
Authority: DE
Inventors: Armin Wilhelm Dr.-Ing. 8035 Gauting Wieder
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1979-08-31
Filing date: 1979-08-31
Publication date: 1981-03-19
Also published as: JPS5637668A; JPS6022505B2; CA1157951A; US4336604A

Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen

Berlin und München YPA

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Monolithische statische Speicherzelle.

Die Erfindung "bezieht sich auf eine monolithische statische Speicherzelle nach dem Oberbegriff des Anspruchs 1, und auf Verfahren zu ihren Betrieb.

Es sind statische RAM-Speicherzellen bekannt, die aus einer Mehrzahl von in MIS-Technik (Metall-Isolierschicht-Halbleiter-Technik) aufgebauten, auf einen Halbleiterkörper integrierten Feldeffekttransistoren bestehen. Hierzu sei auf das Buch "Semiconductor Memory Design and Application" von Luecke, Mize und Carr, McGraw-Hill Kogakusha Ltd., Tokyo, Seiten 117-119 hingewiesen. Für die Realisierung einer solchen Speicherzelle muß ein der Anzahl der Feldeffekttransistoren entsprechender Teil einer Grenzfläche des Halbleiterkörpers zur Verfügung gestellt v/er- I den. Andererseits sind auf einen Halbleiterkörper integrierte, dynamische Ein-Transistor-Speicherzellen bekannt (vgl. IEEE Journal of Solid State Circuits, Vol. SC-7, No.5, Oktober 1972, Seiten 336-34C), die einen wesentlich kleineren Teil seiner Grenzfläche beanspruchen, Jedoch so betrieben v/erden müssen, daß die in ihnen gespeicher-

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ten digitalen Informationen periodisch ausgelesen, regeneriert und wieder eingelesen v/erden. Auch bei der Auslesung der gespeicherten Informationen ist eine Regenerierung derselben erforderlich.

Der Erfindung liegt die Aufgabe zugrunde, eine statische Speicherzelle vorzusehen, die auf einer wesentlich kleineren Halbleiterfläche realisiert werden kann als die herkömmlichen statischen Speicherzellen. Diese Aufgabe wird durch die im Anspruch 1 gekennzeichneten Merkmale gelöst.

Die statische Speicherzelle nach der Erfindung zeichnet sich insbesondere dadurch aus, d3ß sie einen mit einer dynamischen Ein-Transistor-Speicherzelle vergleichbaren, geringen Bedarf an Kalbleiterfläche hat, ohne daß die bei dynamischen Speicherzellen auftretenden, bereits erwähnten Nachteile der periodischen Regenerierung der gespeicherten digitalen Informationen auftreten. Daher erlaubt die erfindungsgemäße statische Speicherzelle bei der Verwendung in Kalbleiterspeichern eine Erhöhung der Bitdichte auf sonst nur mit dynamisch betriebenen Speicherzellen erreichbare Vierte, ohne daß der bei den letzteren notwendige Schaltungsmehraufwand für eine Regenerierung und Taktung getragen werden muß.

Die Unteransprüche sind auf bevorzugte Weiterbildungen und Ausgestaltungen der Erfindung sowie auf Verfahren zum Betrieb einer Speicherselle nach der Erfindung gerichtet.

Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigt:

Pig.1 eine Prinzipdarstellung einer nach der Erfindung

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ausgebildeten Speicherselle,

Fig.2 die schematische Darstellung eines ersten Betriebszustandes der Speicherzelle nach Fig.1, 5

Fig.3 die schematische Darstellung eines zweiten Betriebszustandes dieser Speicherzelle,

Fig.4 die Darstellung eines zu Fig.2 und Fig.5 gehörenden Potentialverlaufs,

Fig.5 eine schematische Darstellung des Zellenquerschnittes, in dem der Potentialverlauf nach Fig.4 und Fig.6 auftritt,

15

Fig.5 die Darstellung eines zu den Fig.3 und 5 gehörenden Potentialverlaufes,

Fig.7 ein Funktionsdiagramm zu einer Teilschaltung von Fig.1,

Fig.8 eine schematische Guerschnittsdarstellung einer Ausgestaltung der Speicherzelle nach Fig.1,

Fig.9 eine Darstellung des lay-out der Ausgestaltung nach Fig.8,

Fig.10 eine Darstellung des lay-out einer alternativen

Ausgestaltung zu Fig.8 und
30

Fig.11 eine schematische Darstellung der Organisation

eines mit erfindungsgemäßen Speicherzellen aufgebauten Halbleiterspeichers.

Die Speicherzelle nach Fig.1 ist auf einem dotierten

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Halbleiterkörper 1, z.B. aus η-leitenden Silizium, aufgebaut, der mit einer Halbleiterschicht 2 entgegengesetzter Leitfähigkeit, z.B. aus p-leitendem Silizium, abgedeckt ist. An der Grenzfläche 2a dieser Schicht befindet sich ein zu dieser entgegengesetzt dotiertes Gebiet 3, das bei dem genannten Beispiel η-leitend ist. Eine erste Ansteuerleitung (Bitleitung), die als eine leitende Belegung 4 mit einem Anschluß 5 dargestellt ist, kontaktiert das Gebiet 3. Neben dem Gebiet 3 ist ein Gate 6 angeordnet, das durch eine Gateisolierung 7 von der Grenzfläche 2a getrennt ist und durch seitliche Teile der die Gateisolierung darstellenden Schicht, die z.B. aus SiO₂ besteht, auch in lateraler Richtung gegenüber den angrenzenden Schaltungsteilen elektrisch isoliert ist. Das Gate 6 stellt einen Teil einer zweiten Ansteuerleitung (Wortleitung) dar, die einen endseitigen Anschluß 8 aufweist, oder ist über diesen Anschluß 8 mit einer Wortleitung verbunden. Neben dem Gate 6 ist eine elektrisch leitende Belegung 9 vorgesehen, die durch eine sehr dünne elektrisch isolierende Schicht 10, z.B. aus SiO₂, von der Oberfläche 2a getrennt ist.. Die Dicke der Schicht 10 ist dabei so gewählt, daß sie einen Tunnelstrom zwischen der Grenzfläche 2a und der leitenden BeIegung 9 zuläßt. Letztere ist über ein Lastelement, das in Fig.1 durch ein Widerstandssymbol angedeutet ist, mit einem Anschluß 12 verbunden, der mit einer Spannung V^ beschaltet ist. Der Halbleiterkörper 1 ist mit einem Anschluß 13 versehen, dem eine Spannung ^vc_uv zugeführt ■wird. Die Speicherzelle ist von einer grabenförmigen Ausnehmung 14 umgeben, die sich von der Grenzfläche 2a bis in den Halbleiterkörper 1 hinein erstreckt und mit einer elektrisch isolierenden Schicht, insbesondere Oxidschicht 15» ausgefüllt ist. Die Schaltungsteile 14, können auch durch eine in vertikaler Richtung von der Grenzfläche 2a bis zur Grenzfläche 1a reichende und in

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lateraler Richtung etv/a den Abmessungen der Ausnehmung 14 entsprechende Halbleiterzone ersetzt sein, deren Leitfähigkeit styp dem des Halbleiterkörpers 1 entspricht.

Fig.2 zeigt zunächst einen ersten Betriebszustand der in Fig.1 schematisch dargestellten Speicherzelle. Die des Anschluß 12 ständig zugeführte Spannung Y^ bewirkt den Aufbau einer Raunladungszone 16 unterhalb der leitenden Belegung 9. Die in dieser Sone 16 thermisch erzeugten negativen Ladungsträger gelangen unter dem Einfluß des in der Zone herrschenden elektrischen Feldes zur Grenzfläche 2a, während die positiven Ladungsträger 18 den Anschluß 13 zugeführt werden. Die sehr dünne isolierende Schicht 10 erlaubt das Hindurchtreten der negativen Ladungsträger 17, die dann weiterhin dem Anschluß 12 zugeführt werden, so daß zwischen den Anschlüssen 12 und 13 ein auf die Ladungsträger 17 und 13 zurückgehender C-enerationsstrom fließt.

Der in Fig.3 dargestellte Betriebszustand unterscheidet sich von dem nach Fig.2 dadurch, daß sich an der Grenzfläche 2a unterhalb der leitenden Belegung 9 eine Inversionsschicht bzw. Inversionsladung 19 befindet, unter deren Einfluß sich die Raumladungszone 16 verringert.

Die Schaltungsteile 19, 2 und 1 stellen einen bipolaren Transistor dar, dessen Emitterzone durch den Halbleiterkörper 1 und dessen Basiszone durch die Hslbleiterschicht 2 gebildet werden. Der Kollektor dieses Transistors wird durch die Inversionsschicht 19 dargestellt. Unter dem Einfluß der Spannung Y_D entsteht ein durch den Pfeil 20 angedeuteter Insektionsstrom aus negativen Ladungsträgern, die vom Halbleiterkörper 1 über die Grenzfläche 1a in die Schicht 2 injiziert werden und zum Inversionskollektor 19 gelangen. Es entsteht ein wesentlich größerer Tunnelstrom durch die isolierende Schicht 10 als bei dem

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Betriebszustand nach Fig.2, wobei die negativen Ladungsträger wieder zum Anschluß 12 gelangen. Zwischen den An- \ Schlüssen 12 und 13 besteht somit ein Injektionsstrom, ^c dessen Größe durch den Tunnelstrom bestimmt ist.

Fig.4 zeigt einen Potentialverlauf 0 entlang der Linie A-A in Fig.2, Fig.5 im oberen Teil einen diese Linie enthaltenden Querschnitt durch die Anordnung nach Fig. 2, der |; senkrecht zur Bildebene von Fig.2 verläuft. Die Schal- I tungsteile 1, 2 und 9 bis 13 der Fig.5 sind bereits anhand der Fig.1 und 2 beschrieben. Der in Fig.4 über der Ent- f fernung ζ von dem oberen Ende des Lastelementes 11 aufge- $ tragene Potentialverlauf 0 läßt erkennen, daß der kleine I Generationsstrom an dem Lastelement 11 einen sehr kleinen |

Potentialabfall bewirkt, während der an der Isolierschicht | 10 entstehende Potentialabfall mit 20 bezeichnet ist. ^: In der Raumladungszone 16 fällt das Potential 0 bis auf das Potential 01 der Halbleiterschicht 2 ab, während es in der Raumladungszone 21, die. sich zusammen mit der Raumladungszone 22 an der Grenzfläche 1a aufbaut, einen Potentialanstieg 23 etwa auf den Wert 24 gibt, der dem Potential des Halbleiterkörpers 1 entspricht.

Fig.6 zeigt den Potentialverlauf 0 entlang der Linie B-B in Fig.3 in einem Fig.4 entsprechenden Diagramm, wobei nunmehr eine kleinere Raumladungszone 16' zu berücksichtigen ist, was in Fig.5 angedeutet ist. Der wesentlich größere Injektionsstrom ergibt dabei einen Spannungsabfall 25 im Lastelement 11, einen vergrößerten Spannungsabfall 20' an der Isolierschicht 10, einen verringerten Spannungsabfall innerhalb von 16' auf den nunmehr um die Fluß'spannung FS erhöhten Wert 01' der Schicht 2 und einen verkleinerten Potentialanstieg 23' etwa auf den Wert 24, der wieder dem Potential des Halbieiterkörpers 1 entspricht. ■ 1

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In Fig.7 ist die Strom-Spannungs-Zennlinie eines aus den Teilen 2, 16, 10 und 9 bestehenden "bistabilen Elements dargestellt. In diesem Diagramm ist der durch das Element fließende Strom I über der an die Teile 2 und 9 angelegten Spannung Y aufgetragen. Die Kennlinie besitzt zwei Äste 25 und 26, die zusammen mit einer dem Lastelement 11 entsprechenden Widerstandslinie ₎ 27 zwei Schnittpunkte 28 und 29 ergeben. Jeder dieser Schnittpunkte stellt einen stabilen'Arbeitspunkt des Tunnelelementes dar. ' . " ""',..

Das Element 10/.9, 16 und 2 bildet zusammen mit 11 und dem Halbleiterkörper 1 eine Teilschaltung, die in zwei stabilen, durch die Arbeitspunkte 28 und 29 definierten SchaItzuständen betrieben wird, wobei die Auswahl zwischen den Arbeitspunkten 28 und 29 durch die Größe des zwischen den Anschlüssen 12 und 13 fließenden Stromes erfolgt. Ist keine Inversionsladung 19 vorhanden (Fig2), so fließt ein kleiner Generationsstrom, der über die Kennlinie nach Fig.7 eine Einstellung auf die Spannung 20 bzw. auf den Arbeitspunkt 28 bewirkt. Bei einer gemäß Fig.3 vorhandenen Inversionsladung stellt sich durch den vorhandenen großen Injektionsstrom, der eine Spannung 20' über der Isolierschicht 10 abfallen läßt, der Arbeitspunkt 29 ein. Hierbei verhindert der Injektionsstrom einen Abbau der Inversionsladung 19, während im ersten . Fall der dem Generationsstrom entsprechende kleine Tunnelstrom den Aufbau einer unerwünschten Inversionsladung an der Grenzfläche 2a unterhalb der leitenden Belegung verhindert.

Das Speicherelement wird nun so betrieben, daß zum Einschreiben einer ersten digitalen Information, die z.B. durch eine logische "0" gegeben ist, die Bitleitung 4 über den Anschluß 5 auf ein hohes Potential V_Q gelegt

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I «

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wird. Die Wortleitung 6 wird über ihren Anschluß S mit einer Gatespannung Y_Q "beschältet, die die Halbleiterschicht unterhalb von 6 invertiert und den Aufbau eines Transferkanals an der Grenzfläche 2a zur Folge hat. Die am Anschluß 12 liegende Spannung Y^ erzeugt ein Oberflächenpotential an der Grenzfläche 2a unterhalb der Belegung 9, das kleiner ist als das Potential des mit der Bitleitung 4 verbundenen Gebietes 3. Daher werden keine Ladungsträger aus dem Gebiet 3 an die Grenzfläche 2a unterhalb von 10 transportiert und es bildet sich dort keine Inversionsladung aus. Damit entsteht der anhand von Fig.2 erläuterte Betriebszustand, in dem ein kleiner Generationsstrom fließt und der Arbeitspunkt 23 eingestellt ist. Nach dem Einschreiben der digitalen Information wird V_G abgeschaltet und die Bitleitung 4 damit vom Speicherelement getrenn

Zum Einschreiben der zweiten digitalen Information, die z.B. durch eine logische "1" gegeben ist, wird die Bitleitung 4 über den Anschluß 5 mit einer niedrigen Spannung V,. beschaltet. Dem Anschluß 8 wird wieder die einen Transferkanal erzeugende Gatespannung Y_Q zugeführt. Dabei werden Ladungsträger aus dem Gebiet 3 in die Halbleiterschicht 2 indiziert und sammeln sich unter der mit Yrj beschalteten Belegung 9 in Form einer Inversionsladung an. Es ergibt sich der Betriebszustand gemäß Fig.3, in dem ein großer Injektionsstrom fließt, der dem Arbeitspunkt 29 entspricht. Durch diesen Insektionsstrom wird die Inversionsladung nach dem Abschalten von Vq bzw. dem Abtrennen der Bitleitung 4 vom Speicherelement aufrechterhalten.

Die gespeicherte digitale Information, die ,sich aus dem Vorhandensein oder Nichtvorhandensein der Inversionsladung 19 ergibt, wird nunmehr durch die stationären Ar-

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beitspunkte 28 und 29 aufrechterhalten, ohne periodisch regeneriert werden zu müssen.

Zum Auslesen der gespeicherten Information wird die 3itleitung 4 zunächst auf ein Referenzpotential rückgesetzt und anschließend von äußeren Potentialen freigeschaltet, so daß sie' sich in einem Zustand des "floating" befindet. Anschließend wird das Gate 6 wieder mit der Gatespannung V_G beaufschlagt. Unterschiedliche Potentialänderungen, die auf der Bitleitung 4 in Abhängigkeit vom Vorhandensein oder Nichtvorhandensein einer Inversionsladung 19 entstehen, werden als AusleseSignaIe für unterschiedliche gespeicherte digitale Informationen bewertet, indem sie dem Gate eines eingangsseitigen Feldeffekttransistors einer Bewerterstufe zugeführt werden und den durch diesen fließenden Strom beeinflussen, dessen an einem Lastelement entstehender Spannungsabfall einer weiteren logischen Verarbeitung zugrunde gelegt werden kanr.. Zweckräßigerweise wird die Bitleitung 4 zum Auslesen auf ein hohes Referenzpotential rückgesetzt, so daß beim Auslesereiner logischen "1" durch die in 3 eindringenden Ladungsträger ein deutlicher Spannungsabfall auf der Bitleitung 4 entsteht, während beim Auslesen einer logischen "0" mangels einer Inversionsladung 19 das'Rücksetzpotential auf der Bitleitung 4 erhalten bleibt.

In Fig.8 ist eine vorteilhafte Ausgestaltung einer Speicherzelle nach der Erfindung im Schnitt dargestellt. Das Gate β ist als ein Teil einer leitenden Belegung einer ersten Belegungsebene ausgebildet, die die Wortleitung darstellt. Die Bitleitung 4 besteht aus einer leitenden Belegung in Form eines mäanderförmigen Streifens, der das Gebiet 3 kontaktiert und außerhalb des Kontaktbereiches in einer zweiten Belegungsebene verläuft, Ein Teil einer weiteren mäanderförmigen ' BeIe-

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gung 30 stellt die Belegung 9 (Fig.i) dar. Die Belegungen β, 4 bestehen vorzugsweise aus hochdotiertem, polykristallinem Silizium und sind durch isolierende Zwischenschichten 32, vorzugsweise aus SiO₂, voneinander getrennt. In einer Ausnehmung 31 der isolierenden Zwischenschichten 32, die innerhalb einer Ausnehmung 33 der Belegungen 4 und 6 liegt und bis auf die mit der sehr dünnen isolierenden Schicht 10 bedeckte Grenzfläche 2a reicht, ist die Belegung 30 bis an diese Schicht 10 ge-,führt. Zur Bildung des Lastelementes 11 kann die Belegung 30 im 3ereich der Ausnehmung 31 schwach dotiert sein, während sie in ihren übrigen Teilen undotiert ist. Je stärker diese Dotierung ist, umso kleiner ist der Widerstand des Lastelementes. Die Verbindung von dem Lastelement 11 zu dem Anschluß 12 erfolgt in Fig.8 über eine streifenförmige Metallisierung 30a, die parallel oder senkrecht zur Bildebene verläuft.

In Fig.8 ist eine symmetrische Weiterbildung der Anordnung nach Fig.1 dargestellt, bei der links und rechts von einer mittleren Symmetrieebene SE zwei Transferelemente 3-8 bzw. 3'-8¹ angeordnet sind, die an eine gemeinsame dünne isolierende Schicht 10 und eine gemeinsame leitende Belegung 9 angrenzen.

Fig.9 zeigt das lay-out einer Anordnung nach Fig.8. Dabei sind die Isolationszonen 14, 15 durch schraffierte Streifen 34 angedeutet, während die Wortleitung 6 durch einen Streifen 35, die Bitleitung 4 durch einen Streifen 3β und die Belegung 30 durch einen Streifen 37 gekennzeichnet sind. Die Ausnehmung 31 in Fig.8 ist in Fig.9 entsprechend gekennzeichnet. In dem alternativen lay-out nach Fig.10 ist eine Ausnehmung 38 vorgesehen, die der Ausnehmung 31 entspricht, Jedoch in einer Ecke der für eine Speicherzelle vorgesehenen, von den Isolationszonen 14,

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15 eingeschlossenen Halbleiterfläche liegt.

In Fig.11 ist eine zweckmäßige Organisationsform einer aus Speicherzellen nach der Erfindung aufgebauten Speichermatrix angegeben. Die Transferelemente der Speicherzellen sind mit 42 und 43 bezeichnet, während die bistabilen Schaltungen 1, 2, 9, 10 und 11 der Speicherzellen durch die Blöcke 44 und 45 angedeutet sind. Die in einer Matrixzeile liegenden Speicherzellen 39 und 40 weisen eine gemeinsame Bitleitung 4 auf, die in einer Spalte zusammengefaßten Speicherzellen gemeinsame Wortleitungen 6, die im Fall der Fig.11 durch eine zwischen zwei Spalten liegende, allen Speicherzellen dieser beiden Spalten gemeinsame Wortleitung 41 dargestellt werden. Die streifenförmigen Metallisierungen 30a verlaufen parallel zu den Wortleitungen 41 -, während die Masseanschlüsse der bistabilen Teilschaltungen 44, 45 durch den Anschluß 13 des Halbleiterkörper 1 gebildet werden.

Soll bei der Ausgestaltung nach Fig.8 das Lastelement 11 einen kleinen Widerstand aufweisen^oder ganz wegfallen, so wird der im Bereich der Ausnehmung 31 liegende Teil der aus Polysilizium gebildeten Belegung 30 stark dotiert. Bei einer schwachen Dotierung stellt dieser Teil der Belegung 30 ein Element dar, das den Teilen 9 und 11 von Fig.1 entspricht. Andererseits kann in Fig.8 die Schicht 10 wegfallen, wenn der die Grenzfläche 2a dann kontaktierende Teil der polykristallinen Belegung 30 undotiert bleibt.

Die dünne isolierende Schicht 10 kann beispielsweise durch eine SiOg-Schxcht mit einer Schicktdicke von etwa 30-60 £ oder durch eine undotierte Polysiliziumschicht mit einer Schichtdicke in der Größenordnung von 4000 S. realisiert werden.

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^;;; Für den Fall, daß die Schicht 10 in Fig.3.fehlt, kann

der die Grenzfläche 2a berührende Teil der polykristal-

'; linen Belegung 30 so ausgebildet sein, daß er an seiner

I der streifenförmiges* Metallisierung zugewandten Fläche

5 eine durch die gestrichelte Linie 50 angedeutete schwache

_r,\ Dotierung erhält, so daß die Grenzfläche zwischen den

,;) Teilen 30 und 30a im Bereich dieser Dotierung einen in

Ö Durchlaßrichtung betriebenen Schottky-Ubergang darstellt,

κ der dem Lastelement 11 entspricht. I 10

I Zweckmäßigerweise erhält eine mit 81 (Fig.1, Fig.8) beil zeichnete Zone der Halbleiterschicht 2 eine stärkere I Dotierung als der übrige Teil der Zone 2, um eine uneri wünschte npn-Transistoraktion zwischen den Teilen 1, 2 ψ 15 und 3 zu unterbinden, bei der vom Halbleiterkörper 1 injijf zierte Ladungsträger über die Halbleiterschicht 2 in das 5f Gebiet 3 gelangen. Eine den Teilen 1, 2, 9, 10, 11 und fi 12 entsprechende Anordnung ist in dem Aufsatz "Steady-State Characteristics of Τον/ Terminal Inversion-Controlled ] 20 Switches" von H. Kroger und Richard Wegener, abgedruckt Ii in Solid State Electronics, 1978, Vol.21, Seiten 643-654, I beschrieben.

Die angegebenen Spannungen und Potentiale haben gegenüber I 25 dem Potential am Anschluß 13 ein positives Vorzeichen, I . wenn der Halbleiterkörper 1 η-leitend und die Halbleiter-

Ί schicht p-leitehd ausgebildet sind, herden die Leitfähig-

^? keitstypen der einzelnen Halbleitergebiete durch die

entgegengesetzten ersetzt, so erhalten die auf das Poten-30 tial am Anschluß 13 bezogenen Spannungen und Potentiale

ein negatives Vorzeichen.

15 Patentansprüche
11 Figuren

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Claims

Patentansprüche

Monolithische statische Speicherzelle, dadurch gekennzeichnet, daß auf einem mit einem ersten Anschluß (13) versehenen Halbleiterkörper (1) eines ersten Leitfähigkeitstyps eine Kalbleiterschicht

(2) eines zweiten Leitfähigkeitstyps angeordnet ist, daß an einer Grenzfläche (2a) der letzteren ein Gebiet

(3) des ersten Leitfähigkeitstyps vorgesehen ist, das mit einer ersten Ansteuerleitung (4) verbunden ist, daß ein neben dem Gebiet (3) liegender erster Bereich der Halbleiterschicht (2) durch ein mit einer zweiten Ansteuerleitung (3) verbundenes Gate (6) überdeckt ist, das durch eine Gateisolation (7) von der Grenzfläche (2a) getrennt ist, daß ein neben dem ersten Bereich liegender zweiter Bereich der Kalbleiterschicht (2) durch eine mit einem zweiten Anschluß (12) in Verbindung stehende, leitende Belegung (9) abgedeckt ist und daß die leitende Belegung (9) durch eine dünne, einen Tunnelstrom zwischen der Grenzfläche (2a) und der leitenden Belegung (9) zulassende, elektrisch isolierende Schicht (10) von der Grenzfläche (2a) getrennt ist.
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die leitende Belegung (9) über ein Lastelement (11) mit dem zweiten Anschluß (12) verbunden ist.
3. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß das Lastelement (11) aus einer widerstandsbehafteten Schicht besteht, die auf der leitenden Belegung (9) aufgebracht ist.

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4. Speicherzelle nach einen der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß sie von einer grabenfömigen Ausnehmung (14) ungeben ist, die sich von der Grenzfläche (2a) der Halbleiterschicht (2) bis in den Halbleiterkörper (i) hinein erstreckt und mit einer elektrisch isolierenden Schicht (15), insbesondere Oxidschicht, ausgefüllt ist.
5. Speicherzelle nach einen der Ansprüche 1 bis 3, dadurch gekennzeichnet, da3 sie von einer Zone des ersten Leitfähigkeitstyps ungeben ist, die sich von der Grenzfläche der Halbleiterschicht (2a) bis zur nächstliegenden Grenzfläche (1a) des Halbleiterkörpers (1) erstreckt.
6. Speicherzelle nach eines: der Ansprüche 1 bis 5, dadurch gekennzeichnet , daß die erste Ansteuerleitung (4) aus einer ersten streifenförmiges leitenden Belegung einer zweiten Belegungsebene besteht, die das Gebiet

(3) kontaktiert und oberhalb der zweiten Ansteuerleitung (6) liegt, welche aus einer zweiten streifenförmiges leitenden Belegung einer ersten Belegungsebene besteht, daß die mit dem zweiten Anschluß (12) in Verbindung stehende leitende Belegung (9) aus einem dotierten Teil einer weiteren streifenfömigen Eelegung (30) besteht, der innerhalb einer randseitig isolierten Ausnehmung (31) der ersten und zweiten streifenförmigen leitenden Belegungen auf der den Boden der Ausnehmung (31) bildenden dünnen isolierenden Schicht (10) aufgebracht ist, daß die weitere streifenförmige Belegung (30) außerhalb der Ausnehmung (31) in einer dritten Belegungsebene verläuft und daß oberhalb des genannten dotierten Teils der weiteren streifenförmiges Belegung (30) eine streifenförmige leitende Belegung (3Ca) vorgesehen ist, die mit dem zweiten Anschluß (12) verbunden ist.

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7. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet , daß die Dotierung des Teils der wei- % teren streifenförmigen Belegung (30) so schwach ist, | daß er auch das Lastelement (11) darstellt. \
8. Speicherzelle nach einem der Ansprüche 1 bis.5, dadurch gekennzeichnet , daß die erste Ansteuerleitung (4) aus einer ersten streifenförnigen leitenden Belegung einer zweiten Belegungsebene besteht, die das Gebiet (3) kontaktiert und oberhalb der zweiten Ansteuerleitung (6) liegt, welche aus einer zweiten steifenförmigen leitenden Belegung einer ersten Belegungsebene besteht, daß ein Teil einer aus undotiertem, ;■ polykristallinen Silizium bestehenden, weiteren streifenförmigen Belegung (30) innerhalb einer randseitig isolierten Ausnehmung (31) der ersten und zweiten streifenförmigen leitenden Belegungen auf der den Boden der Ausnehmung (31) bildenden Grenzfläche (2a) der Halbleiterschicht (2) aufgebracht ist, daß die weitere streifenförmige Belegung (30) außerhalb der Ausnehmung (31) in einer dritten Belegungsebene verläuft und daß die mit jdem zweiten Anschluß (12) in Verbindung stehende lei- ί tende Belegung (9) aus einsr streifenförmigen leitenden ; Belegung (30a) besteht, die oberhalb des genannten Teils der weiteren streifenförniigen Belegung (30) angeordnet ist.
9. Speicherzelle nach Anspruch 8, gekennzeichnet durch eine schwache Dotierung des auf der Grenzfläche (2a) aufgebrachten Teils der weiteren streifenförnigen Belegung (30) auf seiner der streifenförmigen leitenden Belegung (30a) zugewandten Seite (50).
10. Speicherselle nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet , daß eine unter dem

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Gebiet (3) liegende Zone (Si) der Kalbleiterschicht (2) mit einem höheren Dotierungsgrad versehen ist als die übrigen Teile derselben.
11. Speicherzelle nach einem der Ansprüche 1 bis 7 und 10, dadurch gekennzeichnet , daß die dünne isolierende Schicht (10) aus einer Oxidschicht besteht.
12. Speicherzelle nach einem der Ansprüche 1 bis 5» 3 und 9', dadurch gekennzeichnet , daß die dünne isolierende Schicht (10) aus einer undotierten Polysiliziumschicht (30) besteht.
13. Speicherzelle nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet , daß sie mit weiteren, gleichartig aufgebauten Speicherzellen in den Reihen und Spalten einer Speichermatrix angeordnet ist, daß die Speicherzellen einer Zeile jeweils mit einer gemeinsamen erster. Ansteuerleitung (4) verbunden sind, daß die Speicherzellen einer Spalte jeweils mit einer gemeinsamen zweiten Ansteuerleitung (6) beschaltet sind, und daß die zweiten Anschlüsse (12) der Speichersellen einer Spalte jeweils mit einer gemeinsamen Spannungszuführungsie itung (30a) verbunden sind.
14. Verfahren zum Betrieb einer Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß zum Einschreiben einer digitalen Information erster Art das Gate (6) mit einer Gatespennung (U_G) beschaltet wird, durch die an der Grenzfläche (2a) des ersten Bereiches ein Inversionskanal entsteht, wobei das Gebiet (3) nit einer so hohen Spannung (Uq) beschaltet wird, daß ein Transport vor. Ladungsträgern aus dem Gebiet (3) an die Grenzfläche (2a) des zweiten Bereiches unterbleibt, und wobei an den beiden

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& Anschlüssen (12, 13) eine Spannung liegt, unter deren

.|i Einfluß an der Grenzfläche (2a) des zweiten Eereiches

,'■ eine Raumla dungs zone (16) entsteht und zwischen den bei-

..: den Anschlüssen (12, 13) ein Generationsstrcm erzeugt

5 wird, der die dünne elektrisch isolierende Schicht (10)

4 auf einen stationären Arbeitspunkt (28) eines kleinen

Jl Tunnelstromes einstellt, und daß zum Einschreiben einer

I digitalen Information zweiter Art das Gate (6) mit der

I genannten Gatespannung (U_Q) beschaltet wird, wobei das I 10 Gebiet (3) mit einer so niedrigen Spannung (U₁) beschal-

I tet wird,- daß aus dem letzteren an die Grenzfläche (2a)

ff des zweiten Bereiches transportierte Ladungsträger dort

\i eine Inversionsschicht (19) bilden, und wobei durch die

§ genannte, an den beiden Anschlüssen (12, 13) liegende ;| 15 Spannung zwischen diesen ein Injektionsstrom fließt,

5 der die dünne elektrisch isolierende Schicht (10), auf

I einen stationären Arbeitspunkt (29) eines großen Tunnel-

i stromes einstellt.

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15. Verfahren nach Anspruch 14, dadurch g e k e η η I zeichnet, daß zum Auslesen der gespeicherten

Informationen die mit dem Gebiet (3) verbundene erste Ansteuerleitung (4) auf ein Referenzpotential rückgesetzt und anschließend von äußeren Potentialen freigeschaltet

25 v/ird, daß das Gate (6) mit der genannten Gatespannung (U„) beschaltet wird und daß unterschiedliche Potentialänderungen, die auf der ersten Ansteuerleitung (4) in Abhängigkeit vom Vorhandensein oder NichtVorhandensein einer Inversionsschicht (19) entstehen, als Lesesignal für un-

30 terschiedliche gespeicherte digitale Informationen bewertet werden.

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