DE2900163A1

DE2900163A1 - Doppeldichtelesesystem

Info

Publication number: DE2900163A1
Application number: DE19792900163
Authority: DE
Inventors: Donald J Rathbun
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1978-01-03
Filing date: 1979-01-03
Publication date: 1979-08-09
Also published as: FR2413824B1; JPS54109414A; US4212038A; FR2413824A1; IT7947509A0; AU4300778A; IT1113728B; GB2012146A; CA1120584A; GB2012146B; AU519464B2

Description

DIPL. ING. HEINZ BARDEHLc München, 3. Januar 1979

DIPL. CHEM. DR. PETER FÜ RNISS 9 Q Ω Ω 1 C

PATENTANWÄLTE ' ^' * 3 U U [ Ö

Aktenzeichen: Unser Zeichen: P 2818

Anmelder:

Honeywell Information Systems Inc.

200 Smith Street
Waltham, Mass.02154
USA

Doppeldichtelesesystem

909832/0

Kanzlei: Herrnstraße 45, München SS

DIPL. ING. HEINZ BARDEHLt München,

DIPL. CHEM. DR. PETER FÜRNISS

PATENTANWÄLTE .1 * ·? U U I D ij

Aktenzeichen: Unser Zeichen:

Anmelder:

Die vorliegende Erfindung bezieht sich auf ein System zur Umsetzung eines codierten Informationsflusses in NRZ Format, und insbesondere auf ein logisches System, das keine Abstimmeinstellungen erfordert, um einen MFM codierten Informationsfluß in einen NRZ Informationsfluß und eine Folge von Synchronisationsimpulsen zu trennen.

Die Notwendigkeit, digitale Informationen auf einem magnetischen Medium in höherer Dichte aufzuzeichnen, hat zur Entwicklung vielzahliger Codierungsverfahren einschließlich Phasencodierung und Frequenzcodierung geführt. Bei höheren Datenverarbeitungsgeschwindigkeiten, die größeren Wert auf eine magnetische Aufzeichnung hoher Dichte legen, wurde zu frequenzmodulierten (FM) und modifizierten frequenzmodulierten (MFM) binären Informationsfolgen gegriffen. Die FM und MFM Informationsfolgen werden allgemein als codierte Informationen einfacher Dichte, bzw. doppelter Dichte bezeichnet.

Eine FM oder Lesegewinnung einfacher Dichte ist in dem US-Patent 4 034 348 von Rathbun offenbart, dort werden Rückkopplungsschleifen verwendet, um Zeitstrobe-Impulse zur Erfassung sowohl der Takt- als auch der Datenbits zu erzeugen. Weiterhin wurde eine MFM oder Codierung doppelter Dichte in einem Projektentwurt der Control Data Corporation mit dem Titel "MFM Double Density FDD System" vom 16. November 1976 offenbart. Das Einfügen eines unzulässigen logischen NuIl-

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Kanzlei: Hermitraße 15, München 82

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Taktsignals in das Adressenkennzeichnungsfeld, um eine Adressierung zu schaffen, und die Verwendung von Verzögerungsleitungen, um die Lesewiedergewinnung anzupassen, sind ebenfalls offenbart worden.

Read-recovery- oder Lesewiedergewinnungssysteme besitzen allgemein frequenzempfindliche Vorrichtungen wie beispielsweise Verzögerungsleitungen, variable Frequenzoszillatoren (VFO), Pnase-IiOck-Oszillatoren (PLO) und Rückkopplungsschleifen zur Erzeugung von Zeitstrobe-Impulsen. Verzögerungsleitungen besitzen nur eine begrenzte Genauigkeit, die in heutigen Datenverarbeitungssystemen nicht mehr hingenommen werden kann. Die VFO- und PLO-Systeme müssen auf die Rate, mit der die Informationen von einem Speicher empfangen werden, abgestimmt werden. Wenn die VFO- oder PLO-abgestimmte Frequenz sich ändert oder der Systemaufbau geändert wird, ist ein Wiederabstimmen erforderlich, um Lesefehler zu verhindern. Zusätzlich wird die Genauigkeit von VFO- und PLO-Systemen durch das Auftreten von Schreibverzweigungen (write splices) beeinträchtigt, die in dem Informationsfluß als Ergebnis Ergänzens oder Überschreibens von Datenaufzeichnungen auf dem Speichermedium vorhanden sein können. Weiterhin sind Verzögerungsleitungen, VFO und PLO nicht mit integrierten Schaltungen auszuführen. Diejenigen Read-Recovery-Systeme, die das Rückkopplungsschleifenverfahren zur Erzeugung von Zeitstrobe-Impulsen verwenden, sind die im Stand der Technik umfangreicheren. Wegen ihrer Komplexität sind Rückkopplungsschleifen auf die FM-Reäd-Recovery-Systeme begrenzt.

Die vorliegende Erfindung ist auf ein logisches System zur Überführung von MFM codierten Informationen in eine NRZ Informationsfolge gerichtet, ohne daß Verzögerungsleitungen, VFO, PLO oder Zeitstroberückkopplungsschleifen verwendet werden. Das Read-Recovery-System kann in integrierter Schaltung ausgeführt werden, ist unempfindlich gegenüber dem Auftreten von Schreibbruchstellen in dem Informationsfluß und erfordert keine Einstellungen oder Abstimmungen.

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Die vorliegende Erfindung sieht ein logisches Lesesystem oder Read-Recovery-System vor, das keine Abstimmeinstellungen erfordert, um die MFM codierte, gelesene Information von einem magnetischen Medium in eine NRZ (non-return-to-zero) Information und eine Folge von Zeitstrobe-Impulsen zu konvertieren. Das System ist unempfindlich gegenüber dem Auftreten von Schreibschnittstellen in dem MFM Informationsfluß und in integrierter Schaltung herstellbar.

Insbesondere wird jede Bithalbzelle einer Vielzahl Informationsbitzellen in dem MFM Informationsfluß abgetastet, um eine Adreßkennzeichnung zu erfassen und die logischen Takt- und Datensignale, die in dem Datenfeld auftreten, das der Adressierung folgt, zu identifizieren. Die Taktsignale werden von den Datensignalen getrennt, um einen NRZ Informationsfluß und eine Folge von Synchronisationsstrobe-Impulsen zur Übertragung der NRZ Information auf nachfolgende Systeme zu bilden.

Ein Aspekt der Erfindung ist, daß Bits mit logisch Eins, die in dem MFM Informationsfluß auftreten, der Reihe nach durch ein Eingangsschieberegister geführt werden, um ein Vielzahlinformationsbitzellenfenster zu schaffen. Die Ausgänge der Eingangsschieberegister werden durch einen Multiplexer in Ansprache auf ein Steuersignal abgetastet, das das Auftreten von Taktbits in dem MFM Informationsstrom anzeigt. Dadurch werden Zeitstrobes zur Steuerung des Betriebs des logischen Lesesystems geschaffen.

Ein weiterer Aspekt der Erfindung ist, daß die Informationsbitverarbeitungsrate zur Identifizierung von Takt- oder Datenbits vergrößert wird, indem Bits, die mit einem Abstand von weniger als 1,25 Informationsbitzellenperxoden oder mit mehr als 1,75 Informatxonsbitzellenperioden auftreten, als gleichartig identifiziert werden, und Bits, die zwischen 1,25 und 1,75 Informatxonsbitzellenperioden auseinander auftreten, als unterschiedlich identifiziert werden. Die Bitverarbeitungsrate

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wird weiterhin dadurch verbessert, daß ein Informationsbit von dem Eingangsschieberegister entfernt wird, wenn das Informationsbit als Datenbit oder Taktbit identifiziert wurde.

Ein besseres Verständnis der vorliegenden Erfindung und weitere Merkmale und Vorteile sind aus der folgenden Beschreibung im Zusammenhang mit den zugehörigen Zeichnungen zu entnehmen. Fig. 1 ist ein Blockdiagramm eines Datenverarbeitungssystems unter Verwendung der vorliegenden Erfindung;
Fig. 2 ist ein Blockdiagramm des Plattenadapters nach

Fig. 1;
Fig. 3 ist eine Darstellung eines frequenzmodulierten Binärinformationsflusses;

Fig. 4 ist eine Darstellung eines binären Informationsflusses, der für eine MFM Codierung formatiert ist und auf der Plattenvorrichtung nach Fig. 1 aufgezeichnet ist;

Fig. 5 ist eine detaillierte elektrische Darstellung eines logischen Systems unter Verwendung der vorliegenden Erfindung; und

Figuren 6 bis 9 sind Zeitdiagramme des Betriebs des logischen Systems nach Fig. 5 in Ansprache auf Daten, die von der Platte nach Fig. 1 empfangen werden.

Fig. 1 zeigt in der Form eines Funktionsblockdiagramms ein Datenverarbeitungssystem unter Verwendung der Erfindung.

Das Datenverarbeitungssystem besitzt eine Vielzahl von Einheiten, die mit einer üblichen Datenleitung oder Bus 10 zur Übertragung von Informationen während asynchron erzeugter Informationsübertragungszyklen verbunden sind. Die asynchrone Auslegung der übertragungsleitung ermöglicht es den Einheiten mit verschiedenen Geschwindigkeiten, wirkungsvoll im gleichen System betrieben zu werden. Verbindungen einschließlich Speicherübertragungen, Unterbrechungen, Datenübertragungen,

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Zustands- und Befehlsübertragungen sind möglich.

Insbesondere ermöglicht es die übertragungsleitung 10 zwei beliebigen Einheiten, zu einem gegebenen Zeitpunkt über einen gemeinsamen Signalweg miteinander in Verbindung zu stehen. Jede Einheit, die verbunden werden soll, erfordert einen Datenübertragungsleitungszyklus. Wenn der Zyklus zugeteilt wird, wird die fragende Einheit die Mastereinheit und kann jede andere Einheit in dem System als Slave-Einheit adressieren. Die meisten Übertragungen erfolgen in der Richtung vom Master zum Slave. Einige Arten von Leitungsverbindungen jedoch erfordern einen Antwortzyklus, in dem die fragende Einheit anzeigt, daß eine Antwort erforderlich ist. Die fragende Einheit identifiziert selbst den Slave, und wenn die erforderliche Information zur Verfügung steht, nimmt der Slave die Rolle des Masters an und setzt eine übertragung zu der fragenden Einheit in Gang. Ein Austausch zwischen den beiden Einheiten wird dadurch innerhalb von zwei Zyklen bewirkt. Zwischenzeiten in der Leitung zwischen den beiden Zyklen können für einen anderen Systemverkehr, der nicht die beiden Einheiten betrifft, verwendet werden.

In einem typischen System ist eine gemeinsame Datenleitung mit vielen Leitungen mit einer Speichereinheit 11, einer arithmetischen Einheit 12, einer Basissteuerung 13 zur Steuerung der zur Aufzeichnungseinheit peripheren Vorrichtungen, einer Massenspeicherplattensteuerung 14 und einem zentralen Rechner 15 verbunden. Die Steuerung 14 ist ein mikroprogrammierender Rechner, der Befehle ausführt, die in einem Kanalprogramm enthalten sind, um den Betrieb eines Plattenadapters 16 zu steuern. Der Plattenadapter vermittelt zwischen der Steuerung 14 und der Plattenvorrichtung 17, auf die die Daten geschrieben oder von der die Daten gelesen werden.

Die Priorität wird gewährt aufgrund der physikalischen Stellung auf der Datenleitung, wobei die höchste Priorität der Speichereinheit 11 und die niedrigste Priorität dem Zentral-

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rechner 15 zugewiesen ist. Die restlichen Steuereinheiten sind entsprechend ihren Arbeitsanforderungen angeordnet. Eine Kanalnummer ist jeder der Vorrichtungen mit Ausnahme der Speichereinheit 11, die durch die Speicheradresse identifiziert ist, zugeordnet. Volle Duplexanordnungen sowie halbe Duplexanordnungen verwenden zwei Kanalnummern. Anordnungen, die nur Eingangs- oder nur Ausgangsoperationen aufweisen, verwenden jeweils eine Kanalnummer.

Wie oben erwähnt, kann der Master jede andere Anordnung oder Vorrichtung auf der Datenleitung als Slave adressieren. Der Master setzt die Slave-Kanalnummer auf der Adreßleitung der Datenleitung 10. Jede Einheit vergleicht die Nummer mit ihrer eigenen, intern gespeicherten Kanalnummer, und bei Äquivalenz wird sie zum Slave und antwortet auf den Datenleitungszyklus. Falls der Master einen Rückkehrantwortzyklus erfordert, wie es beispielsweise bei einem Lesebetrieb auftritt, liefert der Master seine eigene Kanalnummer dem Slave.

Die hier offenbarte Erfindung ist in dem Plattenadapter 16 verkörpert. Fig. 2 zeigt den Plattenadapter in einem etwas detaillierteren Funktionalblockdiagramm·

Der Adapter weist eine Datenformateinheit 16a, einen Einfachdichtekonverter · 16b, einen Doppeldichtekonverter 16c und eine Schreibprekompensationseinheit 16d auf.

Ein binärer Informationsfluß wird seriell von der Steuerung 14 auf der Datenleitung 20 aufgenommen und durch die Datenformateinheit 16a zur Speicherung auf einer Platteneinheit formatiert. Die Schreibprekompensationseinheit 16d codiert entweder durch FM (Frequenzmodulation-) oder MFM (modifizierte Frequenzmodulation-) Codierung den formatierten Informationsfluß und reduziert die Höhe der Spitzenverschiebungen, die durch Takt- und Datenimpulswechselwirkungen verursacht wurden. Der prekompensierte MFM Informationsfluß wird der Plattenvorrichtung 17 über eine Datenleitung 21 zugeführt.

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Wenn Daten von der Platte gelesen werden sollen, werden sie seriell auf einer Datenleitung 22 empfangen und entweder dem Einfachdichtekonverter 16d oder dem Doppeldichtekonverter · 16c zugeführt. Der ausgewählte Konverter decodiert die MFM Plattendaten, und die decodierten Daten werden zur Datenformateinheit 16a geführt. Die Formateinheit erzeugt ein Taktoder Clocksignal von den decodierten Daten mit zweifacher Datenrate und stabilisiert das Taktsignal, um die wiedergewonnenen Daten über ihre zugehörigen Zeitänderungen zu verfolgen. Die codierten Plattendaten werden dadurch in NRZ Daten zur Übertragung durch die gemeinsame Datenleitung 10 konvertiert.

Fig. 3 zeigt grafisch einen frequenzmodulierten binären Informationsfluß, der auf eine Platte geschrieben werden soll und danach abgetastet und während einer Leseoperation wiedergewonnen werden soll. Jede Informationsbitzelle ist vier Mikrosekunden breit und besitzt eine Zwei-Mikrosekunden-Takthalbzelle und eine Zwei-Mikrosekunden-Datenhalbzelle.

Das Informationsformat weist ein Lückenfeld 25 und ein danebenliegendes Adressierfeld 26, gefolgt von einem Datenfeld auf. Das Lückenfeld besitzt eine ausreichende Länge, um eine Systemsynchronisation zu schaffen, und das Adreßfeld und das Datenfeld können von beliebiger Länge sein.

Eine Adreßkennzeichnung, die in dem Adressierfeld 26 steht, signalisiert das unmittelbare Bevorstehen einer Datenspeicherung oder eines Datenrecords in dem Datenfeld 27. Insbesondere ist das Adreßfeld dadurch gekennzeichnet, daß vier führende, aufeinanderfolgende Bits mit binär Eins von drei aufeinanderfolgenden Takten mit logisch Null gefolgt werden. Ein Taktbit ist jeweils sowohl in der Lücken- als auch in der Datenfeldinformationsbitzelle vorhanden. In dem Adreßfeld sind jedoch drei aufeinanderfolgende Takte mit logisch Null eingeführt, um eine Adressierung zu schaffen, die das Auftreten des Datenfeldes signalisiert.

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■/IV·

Fig. 4 stellt grafisch einen binären Informationsfluß dar, der für eine Doppeldichte- oder modifizierte Frequenzmodulationscodierung formatiert wurde.

Der Informationsfluß nach Fig. 4 charakterisiert sich durch zwei Mikrosekunden breite Informationsbitzellen, von denen jede eine Ein-Mikrosekunden-Taktbithalbzelle und eine Ein-Mikrosekunden-Datenbithalbzelle aufweist. Der Informationsbitfluß ist weiterhin in ein Lückenfeld 30, ein* Adreßvorspann-..= feld 31, ein Adreßbezeichnungsfeld 32 und ein Datenfeld 33 formatiert. Das Lückenfeld und das Adreßvorspannfeld sind vollständig von Datenbits eingenommen und weisen keine Taktbits auf.

Das Adreßkennzexchnungsfeld 32, das dem Adreßvorspannfeld 31 folgt, besitzt entweder ein hexadezimales OD oder ein hexadezimales OF Datenbitmuster. In Übereinstimmung mit den üblichen Regeln für die MFM Codierung ist kein Taktbit in einer Informationsbitzelle mit einem Datenbit, die einer Informationsbitzelle mit einem Datenbit folgt, enthalten. Ein Taktbit ist ebenfalls ausgeschlossen, wenn eine Informationsbitzelle mit einem Datenwort logisch Null einer Informationsbitzelle mit einem Datenbit folgt. Falls eine erste Informationsbitzelle mit einem Datenbit logisch Null einer Informationsbitzelle, die ein Datenwort logisch Null besitzt, folgt, ist jedoch ein Taktbit in der Takthalbzelle der ersten Informationsbitzelle enthalten.

In dem Adreßkennzexchnungsfeld des binären Informationsflusses nach Fig. 4 ist das Taktbit, das üblicherweise in der dritten Bitzelle des hinteren Halbbytes des Adreßkennzeichnungsfeldes auftritt, unterdrückt, um das bevorstehende Auftreten eines Datenfelds zu signalisieren.

Ein M²FM Adreßkennzexchnungsfeld wird dadurch erzeugt, bei dem die Taktbits nicht in aufeinanderfolgenden Bitzellen auftreten.

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Vielmehr treten die Taktbits lediglich in jeder anderen Bitzelle auf.

Nachdem das Datenfeld, das dem Adreßkennzexchnungsfeld, das in Fig. 4 dargestellt ist, MFM codiert wurde, treten keine Taktbits in Bitzellen mit einem Datenbit auf. In diesen Informationsbit zellen, die keine Datenbits aufweisen, ist ein Taktbit enthalten, falls die vorhergehende Informationsbitzelle ein Datenwort von logisch Null aufweist, jedoch ausgeschlossen, falls die vorhergehende Informationsbitzelle ein Datenbit hatte.

Fig. 5 zeigt ein detailliertes schematisches Logikdiagramm des Doppeldichtekonverters 16c nach Fig. 2 dar.

Bei Bezugnahme auf die in Fig. 5 dargestellte elektrische Schemazeichnung ist zu beachten, daß das Vorhandensein eines kleinen Kreises am Eingang eines logischen Elementes bezeichnet, daß der Eingang durch logisch Null erregt wird. Weiterhin zeigt ein Kreis am Ausgang eines logischen Elements an, daß, wenn die logischen Bedingungen für das jeweilie Element erfüllt sind, der Ausgang logisch Null ist.

Ein Zwischensystemverbindungsglxed 40 verbindet die Datenleitungen zwischen dem logischen System von Fig. 5, der Platte und der Datenformateinheit 16a. Der Di-Ausgang des Verbindungsglieds 40 liegt an dem D-Eingang eines D-Flip-Flops 41, dessen Takteingang mit dem D2-Ausgang des Verbindungsgliedes 40 und dem Takteingaiig eines D-Flip-Flops 42 verbunden ist. Der Reset-Eingang für Flip-Flop 41 wird von einem Inverter 43 angesteuert, der mit einem Eingang mit dem Bit 7 (B7) Ausgang eines 8-Bit-Serien-In-parallel-aus (SIPO)-Schieberegisters verbunden ist. Der Q-Ausgang des Flip-Flops 41 liegt an dem Set-Eingang des Flip-Flops und ist über eine Verbindungsleitung 45 mit dem Eingang eines NAND-Gatters 46 verbunden. Der Q-Ausgang des Flip-Flops 41 ist an einen Eingang eines NAND-Gatters 47 geführt und an den D-Eingang eines D-Flip-Flops

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Der D-Eingang zum Flip-Flop 42 ist mit dem D3-Äusgang des Verbindungsgliedes 40 verbunden, und der Reset-Eingang für das Flip-Flop ist mit dem Ausgang eines NAND-Gatters 49 verbunden. Der Q-Ausgang des Flip-Flops 42 liegt am D-Eingang des Schieberegisters 44, und der Set-Eingang für das Flip-Flop ist mit dem Ausgang eines Inverters 50 verbunden, dessen Eingang geerdet ist.

Der Takteingang für das Schieberegister 44 ist mit dem D4-Ausgang des Verbindungsgliedes 40 verbunden, und der Reset-Eingang für das Schieberegister liegt am Ausgang des Inverters 50. Der Bit 0- (BO-)Ausgang des Schieberegisters 44 ist mit einem Eingang eines NAND-Gatters 49 verbunden, dessen zweiter Eingang mit dem Ausgang eines Inverters 51 verbunden ist, der mit seinem Eingang an dem D4-Ausgang des Connectors 40 liegt. Der B7-Ausgang des Schieberegisters 44 ist ebenfalls mit dem D-Eingang eines 8-Bit-SIPO-Schieberegisters 52 verbunden, dessen Takteingang am D4-Ausgang des Verbindungsgliedes 40 liegt. Der Reset-Eingang für das Schieberegister 52 ist mit dem Reset-Eingang für das Schieberegister 44 verbunden, und der Bit 3- (B3-)Ausgang des Schieberegisters ist über eine Verbindungsleitung 53 zu dem Takteingang eines D-Flip-Flops 54 geführt. Der B7-Ausgang des Schieberegisters 52 ist mit dem D-Eingang eines 8-Bit-SIPO-Schieberegisters verbunden, dessen Takteingang mit dem Takteingang von Schieberegister 52 und dem D4-Ausgang des Verbindungsgliedes 40 verbunden ist. Der Reset-Eingang für das Schieberegister 55 liegt an dem Reset-Eingang eines 8-Bit-SIPO-Schieberegisters 56 und am Ausgang eines NOR-Gatters 57. Der B3-Ausgang des Schieberegisters 55 liegt an dem A2- und B1-Eingang eines Zwei-zu-Eins-Multiplexers 58 mit 4 Multiplexstufen. Der BT-Ausgang des Schieberegisters 55 ist mit dem D-Eingang des Schieberegisters 56 verbunden.

Der Takteingang für das Schieberegister 56 ist mit dem Takteingang von Schieberegister 55, dem Takteingang eines D-Flip-Flops 59 und dem Takteingang eines D-Flip-Flops 60 verbunden.

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Der Bit-2- (B2-)Ausgang des Schieberegxsters 56 liegt an dem A1- und dem B2-Eingang eines Multiplexers 58, und der B7-Ausgang des Schieberegxsters ist mit dem D-Eingang von Flip-Flop 59 verbunden. Die Set- und Reset-Eingänge für Flip-Flop 59 liegen jeweils an dem Ausgang von Inverter 50.

Schieberegister 44, 52, 55 und 56 sind miteinander verbunden, um ein 32-Bit-SIPO-Schieberegister zur wahlweisen Erfassung eines Informationsbits über ein vier MikroSekunden dauerndes Zeitintervall zu schaffen.

Der Ansteuereingang für den Multiplexer 58 ist geerdet, und der C1-Eingang des Multiplexers ist mit seinem D2-Eingang und dem Ausgang des Inverters 50 verbunden. Der C2-Eingang des Multiplexers 58 liegt am D1-Eingang des Multiplexers und am Q-Ausgang von Flip-Flop 59. Der Wahleingang für den Multiplexer 58 ist mit dem Q-Ausgang eines D-Flip-Flops 61 und dem D-Eingang für Flip-Flop 54 verbunden. Der M1-Ausgang des Multiplexers 58 liegt an einem zweiten Eingang des NAND-Gatters 47, und der M2-Ausgang des Multiplexers liegt am Takteingang von Flip-Flop 48 und dem einen Eingang des NAND-Gatters 46. Der M3-Ausgang des Multiplexers 58 ist mit dem Takteingang eines D-Flip-Flops 62 und dem Takteingang eines D~Flip-Flops 63 verbunden. Der M4-Ausgang des Multiplexers ist mit dem Set-Eingang von Flip-Flop 48 verbunden.

Bezüglich des Flip-Flops 48 am Ausgang des Multiplexers 58 ist der Reset-Eingang dieses Flip-Flops mit dem Reset-Eingang von Flip-Floß 62 verbunden. Der Q-Ausgang von Flip-Flop 48 liegt an dem D-Eingang eines 8-Bit-SIPO-Schieberegisters 64, einem Eingang eines NOR-Gatters 57 und einem Eingang eines OR-Gatters 65. Der Q~-Ausgang von Flip-Flop 48 ist über eine Steuerleitung 66 mit einem Eingang eines AND-Gatters 67 verbunden.

Ein zweiter Eingang von Gatter 67 ist mit dem Ausgang eines OR-Gatters 68 verbunden, und der Ausgang des Gatters 67 liegt

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an dem Reset-Eingang von Flip-Flop 61. Der Set-Eingang von Flip-Flop 61 ist mit dem D-Eingang von Flip-Flop 62, dem D-Eingang von Flip-Flop 61 und dem Ausgang von Inverter 50 verbunden. Der Takteingang von Flip-Flop 61 liegt an dem Q-Ausgang von Flip-Flop 62.

Der Q-Ausgang von Flip-Flop 62 ist über eine Steuerleitung mit einem zweiten Eingang des Gatters 57 und dem einen Eingang eines OR-Gatters 70 verbunden. Der Reset-Eingang für Flip-Flop 62 ist ebenfalls über eine Steuerleitung 61 mit dem Reset-Eingang von Flip-Flop 54 und dem Q-Ausgang eines D-Flip-Flops 72 verbunden.

Die Set- und Reset-Eingänge von Flip-Flop 72 sind jeweils mit dem Ausgang des Inverters 50 verbunden und der Takteingang für das Flip-Flop 62 liegt an dem D4-Ausgang des Verbindungsgliedes 40. Der Q-Ausgang von Flip-Flop 72 führt zu einem Eingang eines NAND-Gatters 73, und der D-Eingang des Flip-Flops ist über eine Steuerleitung 74 mit dem Q-Ausgang von Flip-Flop 60 verbunden.

Der Q-Ausgang von Flip-Flop 60 liegt ebenfalls an einem Eingang eines AND-Gatters 76, und der D-Eingang des Flip-Flops ist mit dem Ausgang des Gatters 70 verbunden. Die Reset- und Set-Eingänge des Flip-Flops 60 sind jeweils mit den Ausgängen des Inverters 50 und dem Reset-Eingang des Schieberegisters 6 4 verbunden.

Der Takteingang für das Schieberegister 64 ist mit dem Ausgang des Gatters 76 und einem Eingang eines AND-Gatters 75 verbunden. Der Bit-6- (B6-)Ausgang des Schieberegisters liegt an einem'Eingang eines Exclusiv-OR-Gatters 77. Der Ausgang des Gatters 77 ist über einen Inverter 78 mit einem zweiten Eingang des Gatters 73 verbunden. Der B5-Ausgang des Schieberegisters 64 liegt an einem zweiten Eingang des Gatters 77, und der B3-Ausgang des Schieberegisters ist über eine Steuerleitung 79 mit dem 11-Eingang des Verbindungsgliedes 40 ver-

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bunden, das zu der Datenformateinheit 16a in Fig= 2führto Der B3-Ausgang des Schieberegisters 74 liegt ebenfalls an einem zweiten Eingang eines Gatters 75» Der B2-Ausgang von Schieberegister 64 führt über einen Inverter 80 zu einem dritten Eingang des Gatters 75, dessen Ausgang mit dem Talcteingang eines 4-Bit-Binärzählers 81 verbunden.

Ein erster Reset-Eingang (R1) des Zählers 81 ist mit dem Ausgang eines AND-Gatters 82 verbunden, dessen einer Eingang mit dem Ausgang von Gatter 73 verbunden. Ein zweiter Reset-Eingang (R2) des Zählers liegt am D6-Äusgang des Verbindungsgliedes 40,, das in elektrischer Verbindung mit der Plattensteuerung 14 steht. Die A1- bis A4-Eingänge für den Zähler sind jeweils geerdet» Der Übertragsausgang (CO) des Zählers ist über einen Inverter 83 mit einem vierten Eingang von Gatter 75, einem Eingang des OR-Gatters 68 und dem D-Eingang von Flip-Flop 63 verbunden.

Der Reset-Eingang von Flip-Flop 63 liegt an einem zweiten Eingang des Gatters 82 und an dem D5-Ausgang von Verbindungsglied 40. Der Q-Ausgang von Flip-Flop 63 ist mit seinem Set-Eingang und einem dritten Eingang des Gatters 73 verbunden. Der Q-Ausgang von Flip-Flop 63 liegt an einem zweiten Eingang des OR-Gatters 68 und an dem einen Eingang eines AND-Gatters 84, dessen Ausgang an dem I2-Eingang des Verbindungsgliedes 40 liegt, das zu der Datenformateinheit 16a führt» Ein zweiter Eingang des Gatters 84 ist über eine Steuerleitung 85 mit dem Ausgang eines OR-Gatters 65 verbunden. Der Ausgang von Gatter 65 ist ebenfalls mit einem zweiten Eingang des Gatters 76 und einem zweiten Eingang des Gatters 70 verbunden. Ein zweiter Eingang des Gatters 65 liegt an dem Q-Ausgang von Flip-Flop 54. Der D-Eingang von Flip-Flop 54 ist über den Wahleingang (SEL) mit dem Multiplexer 58 verbunden, und der Set-Eingang des Flip-Flops liegt an dem Ausgang von Gatter 46»

Bevor die Betriebsweise des logischen Systems nach Fig. 5 bezüglich eines speziellen MFM Bitmusters beschrieben wird,

soll eine kurze Erklärung der Funktion einzelner Komponenten des logischen Systems gegeben werden. Die Plattensteuerung 14 gibt Steuerimpulse von logisch Eins über die D1- und D3-Ausgänge des Verbindungsgliedes 40 zu den D-Eingängen von Flip-Flop 41 bzw. 42. Die MFM codierte Information, die auf der Platte aufgezeichnet ist, wird seriell abgelesen und über den D2-Ausgang des Verbindungsgliedes 40 zu den Takteingängen von Flip-Flop 41 und 42 geführt. Bei Auftreten eines Informationsbits in dem MFM Informationsfluß werden die Fllp-Flops 41 und 42 getaktet, um an ihren jeweiligen Q-Ausgängen eine logische Eins zu liefern. Jedesmal, wenn ein Informationsbit in der MFM Datenfolge auftritt, wird es von Flip-Flop 42 zum D-Eingang des Schieberegisters 44 geführt.

Die Schieberegister 44, 52, 55 und 56 umfassen ein 32-Bit-Schieberegister, in dem die Datenbits mit einer Rate von 8 MHz unter der Steuerung eines Taktsignals von der Plattensteuerung 14, das am D4-Ausgang des Verbindungsglieds 40 auftritt, geschoben werden. Um die Spitzenverschiebungen zu kompensieren, die in dem Datenfluß auftreten können, wird das Flip-Flop 59 dem Ausgang des Schieberegisters 56 hinzugefügt und mit einer 8 MHz-Rate getaktet, um eine zusätzliche 1/16-Zellenperiode in der Datenfolge zu schaffen.

Sobald ein Informationsbit in das Schieberegister 44 geladen wird, liegt der B0-Ausgang des Schieberegisters über das NAND-Gatter 49 am Reset-Eingang des Flip-Flops 42. Der MFM codierte Informationsfluß wird dadurch auf die 125 Nanosekundentakt-Impulse synchronisiert, die an dem D4-Ausgang des Verbindungsgliedes 40 auftreten. Beim Auftreten von zusätzlichen 7 Verschiebungen innerhalb des Schieberegisters 44 erscheint das Informationsbit am B7-Ausgang des Schieberegisters, um das Flip-Flop 41 in seinen Reset-Zustand zu schalten. 4 Verschiebungen später erscheint das Informationsbit am B3-Ausgang des Schieberegisters 52, um das Flip-Flop 54 zu triggern. Eine Mikrosekunde danach erscheint das Informations-

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bit am B3-Ausgang des Schieberegisters 55 und wird den A2- und B1-Eingängen des Multiplexers 58 zugeführt. Beim Auftreten von zusätzlichen sieben Verschiebungen erscheint das Informationsbit am B2-Ausgang des Schieberegisters 56 und wird den A1- und B2-Eingängen des Multiplexers 58 zugeführt. Sechs Verschiebungen später erscheint das Informationsbit am Q-Ausgang des Flip-Flops 59. Der Q-Ausgang von Flip-Flop 59 geht daraufhin auf einen logischen Null-Wert über, der an den C2- und D1-Eingängen des Multiplexers 58 liegt.

Das 32-Bit-Schieberegister, das die Schieberegister 44, 52, 55 und 56 umfaßt, schafft die Möglichkeit, ein Informationsbit zu überprüfen, wenn es durch ein 4 Mikrosekunden breites Beobachtungsfenster durchläuft. Wie im weiteren beschrieben wird, kann jedes Informationsbit als Datenbit, als Datenwort mit logisch Null oder als Taktbit identifiziert werden. Die Taktbits werden danach von dem MFM codierten Informationsfluß abgezweigt, um NRZ Datenwörter am D3-Ausgang des Schieberegisters 64 zu bilden. Die NRZ Daten und Synchronisationsstrobe-Impulse vom Gatter 84 werden der Datenformatexnhext 16a weitergegeben, wie im folgenden erklärt wird.

Wie oben beschrieben, geht der Q-Ausgang von Flip-Flop 41 auf einen Wert von logisch Eins, wenn eine logische Eins in einem MFM codierten Informationsfluß auftritt, der an dem D2-Ausgang des Verbindungsgliedes 40 erscheint. In Ansprache darauf wird das Flip-Flop 41 gesetzt, bis es wieder durch den B7-Ausgang von Schieberegister 44 in seinen Reset-Zustand geschaltet wird. Während der Zeitperiode, in der das Flip-Flop 41 im Set-Zustand ist, kann das Flip-Flop 62 durch den Multiplexer 58 in den Reset-Zustand geschaltet werden und das Flip-Flop 48 kann getriggert werden, um das Vorhandensein eines Datenbits anzuzeigen.

Die Eingänge jeder Stufe des Multiplexers 58 werden durch den Q-Ausgang von Flip-Flop 61 ausgewählt. Insbesondere, wenn der Q-Ausgang von Flip-Flop 61 auf einem Wert von logisch Eins ist,

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werden die A2-, B2-, C2- und D2-Eingänge des Multiplexers 58 jeweils für die M1- bis M4-Ausgänge ausgewählt. Wenn der Q-Ausgang von Flip-Flop 61 einen Wert von logisch Null besitzt, werden jedoch die A1-, B1-, C1- und D1-Eingänge zum Multiplexer ausgewählt. Der M1-Ausgang von Multiplexer 58 steuert das Setzen von Flip-Flop 62. Der M2-Ausgang des Multiplexers triggert das Flip-Flop 48 und steuert das Setzen von Flip-Flop 54. Der M3-Ausgang von Multiplexer 58 triggert die Flip-Flops 62 und 63, und der M4-Ausgang steuert das Setzen des Flip-Flops 48. Der Multiplexer 58 liefert somit Zeitstrobe-Impulse zur Identifizierung eines Taktbits, eines Datenbits oder eines Datenworts von logisch Null, die in einer beliebigen Zwei-Mikrosekunden-Informationsbitzelle auftreten.

Die Flip-Flops 60 und 72 wirken zusammen, um die Flip-Flops 48, 62 und 54 in den Reset-Zustand zu schalten. Das Flip-Flop 61 wird darauf durch den Q-Ausgang von Flip-Flop 62 getriggert. Falls das Flip-Flop 61 nicht im Reset-Zustand ist, geht der Q-Ausgang des Flip-Flops auf einen Wert von logisch Eins über, um anzuzeigen, daß die letzte logische Eins, die in dem MFM Informationsfluß erfaßt wurde, ein Taktbit war. In diesem Fall geht der Q-Ausgang des Flip-Flops 54 auf einen Wert von logisch Eins und der Q-Ausgang von Flip-Flop 48 auf einen Wert von logisch Null in einer Weise, die im folgenden beschrieben wird. Der Q-Ausgang des Flip-Flops 54 wird daraufhin über die Gatter 65 und 76 geführt, um den logisch Null-Ausgang des Flip-Flops 48 in das Schieberegister 64 einzutakten.

Jedesmal, wenn ein Datenbit in dem MFM Informationsfluß auftritt, der von der Platte 17 bezogen wird, geht der Q-Ausgang von Flip-Flop 48 auf einen Wert von logisch Eins und der Q-Ausgang von Flip-Flop 54 auf einen Wert von logisch Null. Der Q-Ausgang von Flip-Flop 48 wird über das OR-Gatter 65 und das AND-Gatter 76 geführt, um das Schieberegister zu takten, wodurch der Q-Ausgang in das Schieberegister geladen wird.

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Der Q-Ausgang von Flip-Flop 54 geht auf einen Wert von logisch Eins und der Q-Ausgang von Flip-Flop 48 auf einen Wert von logisch Null, wenn ein Datenwort von logisch Null in einer Informationsbitzelle durch das Flip-Flop 54 erfaßt wird. Der Q-Ausgang von Flip-Flop 54 wird weiterhin über die Gatter 65 und 65 geführt, um den logisch Null-Ausgang von Flip-Flop 48 in das Schieberegister 64 einzutakten. Jedesmal, wenn das Schieberegister 64 eingetaktet wird, wird deshalb eine logische Eins nach unten in das Schieberegister eingeschoben, falls ein Datenbit erfaßt wurde. Eine logische Null wird nach unten in das Schieberegister jedoch eingeführt, wenn entweder ein Taktbit oder eine logische Null erfaßt wurde.

Wenn ein Taktstrobe-Impuls am Ausgang von Gatter 65 erzeugt wird, wird ein Synchronisationstaktsignal über Gatter 84 dem 11-Eingang von Verbindungsglied 40 zugeführt. Weiterhin ist ein NRZ (non-return-to-zero) Datenwort am B3-Ausgang des Schieberegisters 64 vorgesehen und wird über eine Datenleitung 79 der Datenformateinheit 16a zugeführt. Von der Datenformateinheit wird der serielle Informationsfluß durch die Plattensteuerung 14 zur gemeinsamen Datenleitung 10 von Fig. 1 zugeführt.

Wie in Fig. 4 dargestellt ist, wird das Adreßkennzeichnungsfeld eines formatierten Informationsflusses, der auf der Plattenvorrichtung 17 aufgezeichnet ist, von einem Lückenfeld mit Hexadezimalen FF · angeführt, und ein Adreßvorspannfeld von Hexadezimalen 55. Der Zähler 81 zählt die Anzahl von 55, die in dem Adreßvorspannfeld auftreten. Wenn eine Zählrate erreicht ist, die eine vorgegebene Anzahl von 55 anzeigt, wird die Zählrate stationär gehalten. Insbesondere wird der Zähler 81 jedesmal erhöht, wenn eine logische Null an dem B2-Ausgang des Schieberegisters 64 zugleich mit einer logischen Eins am B3-Ausgang des Schieberegisters auftritt. In der· hier offenbarten bevorzugten Ausfuhrungsform erreicht der Zähler 81 eine maximale Zählrate bei dem Auftreten von 16

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• elk-

Einheiten, die das Auftreten von vier Bytes mit hexadezimalen 55 anzeigen. Der Übertragsausgang des Zählers 81 geht daraufhin auf einen Wert von logisch Eins, um das Gatter 75 abzuschalten, wodurch ein Neuzählen des Zählers verhindert wird. Die maximale Zählrate in dem Zähler 81 wird beibehalten, bis das Ende des Adreßvorspannfeldes durch das Gatter 77 erfaßt ist. Insbesondere sind die B5- und B6-Ausgänge des Schieberegisters 64 auf unterschiedlichen logischen Werten, wenn das Adreßvorspannfeld durch das logische System von Fig. 5 adressiert ist. In diesem Fall bleibt der Ausgang von Gatter 77 auf einem Wert von logisch Eins und der Zähler 81 behält seine maximale Zählrate bei. Wenn die B5- und B6-Ausgänge von Register 64 identisch sind, setzt das Gatter 77 jedoch das Gatter 82 außerstande, den Zähler 81 in seinen Reset-Zustand zu schalten. Der Zähler 81 dient somit zur Anzeige, daß der Lesekopf der Plattenvorrichtung in nächster Nähe zu dem Adreßkennzeichnungsfeld des Informationsflusses liegt.

Wenn der Übertragsausgang von Zähler 81 auf einen Wert von logisch Eins übergeht, geht der Q-Ausgang von Flip-Flop 63 auf einen Wert von logisch Eins bei Auftreten eines Impulses von logisch Eins am M3-Ausgang des Multiplexers 58. Das Auftreten einer Adreßkennzeichnung innerhalb des Adreßkennzeichnungsfeldes wird dadurch angezeigt, und das AND-Gatter 64 kann nunmehr ein Synchronisationssignal über das Verbindungsglied 40 zur Datenformateinheit 16a liefern.

Der Ausgang des OR-Gatters 68 bleibt auf einem Wert von logisch Null, bis entweder der Zähler 81 oder das Flip-Flop 63 ein Adreßkennzeichnungssxgnal liefern. Während des Zeitraums, in dem der Ausgang des OR-Gatters 68 auf einem Wert von logisch Null ist, ist das Gatter 67 außerstande, das Flip-Fyop 61 in seinen Reset-Zustand zu schalten. Das Flip-Flop 61 bleibt in seinem Reset-Zustand, bis eine logische Null in dem vorderen Halbbyte des Adreßkennzeichnungsfeldes des MFM codierten Informationsflusses erfaßt wurde. In diesem Fall geht der Ausgang von Gatter 77 auf einen Wert von logisch Null, um das Rücksetzen des Zählers 81 zu bewirken. Der Ausgang des

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OR-Gatters 68 geht in Ansprache darauf auf einen Wert von logisch Eins, um den Reset-Eingang des Flip-Flops 61 nicht mehr anzusteuern. Der Ausgang des Gatters 68 liefert somit einen Schutz gegen das Erfassen von anderen Taktbits als die in dem hinteren Halbbyte des Adreßkennzeichnungsfeldes und in dem Datenfeld der MFM codierten Information.

Die Figuren 6 bis 9 stellen grafisch den Betrieb eines logischen Systems nach Fig. 5 in Ansprache auf ausgewählte Datenmuster dar. Fig. 6 zeigt insbesondere den Betrieb des logischen Systems bei Auftreten von Datenbits, die in dem MFM codierten Informationsfluß, der an dem D2-Ausgang des Verbindungsgliedes 40 auftritt, vier Mikrosekunden auseinanderliegen .

In Fig. 6 ist eine Impulsfolge 100 dargestellt, die ein logisches Datensignal, zeigt, das an dem D2-Ausgang des Verbindungsgliedes 40 auftritt, Impulsfolge 101 zeigt ein logisches Signal, das an dem M2-Ausgang des Multiplexers 58.auftritt. Impulsfolge 102 zeigt ein logisches Signal, das an dem M1-Ausgang des Multiplexers auftritt, und Impulsfolge 103 ein logisches Signal, das an dem M4-Ausgang des Multiplexers steht. Eine Impulsfolge 104 ist die Darstellung des Q-Ausgangs von Flip-Flop 61.

Bei Auftreten eines ersten Datenbxtxmpulses 100a in der Impulsfolge 100 werden die Flip-Flops 41 und 42 getriggert und der Datenbitimpuls in das Schieberegister 44 geladen. In Ansprache darauf geht der Ausgang des Gatters 49 auf logisch Null, um dem Flip-Flop 42 einen Reset-Impuls zu erteilen. Das Datenbit wird danach in das Schieberegister 44 in Ansprache auf das 8 MHz-Taktsignal geschoben, das an dem D4-Ausgang des Verbindungsgliedes 40 auftritt. Eine Mikrosekunde nach dem Laden in das Schieberegister 44 erscheint das Datenbit an dem B7-Ausgang des Schieberegisters, um dem !"lip-Flop 41 einen Reset-Impuls zu erteilen. Eine halbe Mikrosekunde später steht das Datenbit am B3-Ausgang des Schieberegisters 52, um das Flip-Flop 54 zu triggern.

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Beim Auftreten von acht zusätzlichen Taktimpulsen am D4-Ausgang des Verbindungsgliedes 40 steht das Datenbit am B3-Ausgang von Schieberegister 55 und liegt an den A2- und B1-Eingängen vom Multiplexer 58. Um es hier als Beispiel darzustellen, wird angenommen, daß das vorhergehende Informationsbit, das in der MFM codierten Informationsfolge stand, ein Datenbit gewesen sein soll. Der Q-Ausgang von Flip-Flop 48 liejt deshalb auf logisch Eins, und der Q-Ausgang vom Flip-Flop liegt auf logisch Null. Das Flip-Flop.61 ist somit im Reset-Zustand, was anzeigt, daß das vorhergehende Informationsbit kein Taktbit war. In Ansprache darauf wählt der Multiplexer die A1-, B1-, C1- und D1-Eingänge. Der M2-Ausgang des Multiplexers 58 wird damit auf einen Wert von logisch Eins gesetzt, wie durch die Impulsfolge 101 an der Stelle 101a dargestellt ist, um das Flip-Flop 48 zu triggern. Da in dem Informationsfluß zu diesem Zeitpunkt, wie durch die Impulsfolge 101 dargestellt, kein Impuls mit logisch Eins auftritt, liegt der Q-Ausgang von Flip-Flop 41 auf dem Wert logisch Null und der Q-Ausgang auf dem Wert logisch Eins. Der Ausgang des Gatters 46 liegt deshalb auf logisch Null, um das Flip-Flop 54 zu setzen. Der Q-Ausgang des Flip-Flops 48 und der Q-Ausgang des Flip-Flops 54 gehen somit auf einen Wert von logisch Eins. Der Q-Ausgang von Flip-Flop 48 wird über Gatter 67 geführt, um den Reset-Eingang für Flip-Flop 61 abzuschalten. Der Q-Ausgang von Flip-Flop 54 wird dem Gatter 65 zugeführt, dessen Ausgang auf einen Wert logisch Eins geht, um einen Synchronisationsstrobe-Impuls am Ausgang vom Gatter 84 zu liefern. Bei Auftreten eines nächsten 125 Nanosekunden-Taktimpulses am D4-Ausgang des Verbindungsgliedes 40 geht der Q-Ausgang von Flip-Flop 60 auf einen Wert von logisch Eins, um das Gatter 75 anzusteuern und eine logische Null in das Schieberegister 64 einzutakten. Deshalb wird der Q-Ausgang von Flip-Flop 60 durch das Flip-Flop 72 getaktet, und der Q-Ausgang von Flip-Flop 72 geht auf logisch Null, um die Flip-Flops 62, 54 und 48 in den Reset-Zustand zu schalten. Da das Flip-Flop 62 vorher im Reset-Zustand war, wird das Flip-Flop 61 nicht getriggert. Der Q-Ausgang von Flip-Flop 61 bleibt

somit auf logisch Null, wie es durch die Impulsfolge 104 dargestellt ist.

Etwa 0,875 MikroSekunden, nachdem das Datenbit, das durch den Impuls 101a dargestellt ist, am B3-Ausgang von Schieberegister 55 auftritt, steht das Datenbit am B2-Ausgang des Schieberegisters 56. Der M1-Ausgang vom Multiplexer 58 geht deshalb auf einen Wert von logisch Eins über, wie es durch den Impuls 102a in der Impulsfolge 102 dargestellt ist. Da der Q-Ausgang von Flip-Flop 41 auf einem Wert von logisch Null liegt, treten jedoch keine weiteren Ansprachen auf das Datenbit zu diesem Zeitpunkt auf.

Etwa 0,75 Mikrosekunden später steht das Datenbit, das durch den Impuls 100a dargestellt wird, am Q-Ausgang von Flip-Flop 59. Der Q-Ausgang des Flip-Flops geht somit auf einen Wert von logisch Null, und der M4-Ausgang von Multiplexer 58 geht ebenso auf einen Wert von logisch Null, wie es durch die Impulsfolge 103 bei 103a dargestellt ist, um das Flip-Flop zu setzen. Der Q-Ausgang des Flip-Flops 48 geht daraufhin auf einen Wert von logisch Eins, der dem Schieberegister 64 zugeführt wird und dem Gatter 57, das die Schieberegister 55 und 56 in den Reset-Zustand schaltet. Der Q-Ausgang von Flip-Flop 48 wird ebenfalls über die Gatter 65 und 76 geführt, um das Schieberegister 64 zu takten. Ein Datenbit wird dadurch in den NRZ Informationsfluß geladen, der am B3-Ausgang des Schieberegisters auftritt.

Insgesamt entdeckte das logische System nach Fig. 5 .zuerst den Datenimpuls 100a und danach sagte es vorher, daß der Impuls 100b ebenfalls ein Datenimpuls war. Wie aus der folgenden Beschreibung deutlich wird, ist der Betriebsablauf des logischen Systems so, daß Impulse von logisch Eins, die vier oder zwei Mikrosekunden auseinanderliegen, als solche des gleichen Typs identifiziert werden. Impulse mit logisch Eins, die drei Mikrosekunden auseinanderliegen, werden jedoch als unterschiedliche Typen identifiziert. Das heißt, daß die einen als

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Datenimpulse identifiziert werden sollen, während die anderen als Taktimpulse identifiziert werden sollen.

Diese Betriebsweise ist verträglich mit einem MFM codierten Informationsfluß, bei dem jede Informationsbitzelle zwei Mikrosekunden breit ist und sowohl eine Taktbithalbzelle und eine Datenbithalbzelle enthält.

Fig. 7 stellt den Betrieb eines logischen Systems nach Fig.5 in Ansprache auf einen MFM codierten Informationsfluß dar, der einen Datenbitimpuls aufweist, der drei Mikrosekunden nach einem Taktbitimpuls ansteht.

Eine Impulsfolge 106 stellt den Q-Ausgang von Flip-Flop 61 dar, eine Impulsfolge 107 den D2-Ausgang des Verbindungsbliedes 40, eine Impulsfolge 108 den M1-Ausgang des Multiplexers 58, eine Impulsfolge 109 den M2-Ausgang des Multiplexers 58, eine Impulsfolge 110 den Q-Ausgang des Flip-Flops 54, und eine Impulsfolge 111 den Q-Ausgang des Flip-Flops

Im Informationsfluß tritt ein Blockbitimpuls 107a in. der Impulsfolge 107 auf, um die Flip-Flops 41 und 42 zu triggern. Wie durch die Impulsfolge 106 dargestellt ist,liegt der Q-Ausgang des Flip-Flops 61 auf logisch Eins. Der Multiplexer hat somit die A2-, B2-, C2- und D2-Ausgänge ausgewählt.

Der Taktbitimpuls wird durch das Schieberegister 44 wie oben beschrieben geschoben und tritt am B3-Ausgang des Schieberegisters 52 etwa 1,5 Mikrosekunden nach dem Auftreten des Impulses 107a auf. Der Impuls von logisch Eins am B2-Ausgang des Schieberegisters 52 triggert das Flip-Flop 54, und der Q-Ausgang des Flip-Flops geht auf logisch Eins, wie es durch den Impuls 110a der Impulsfolge 110 dargestellt ist, um das Vorhandensein eines Datenworts von logisch Null darzustellen. Der Impuls 110a wird zum Or-Gatter 65 geführt, um einen Taktstrobe-Impuls für das Schieberegister 64 zu schaf-

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fen. Die logische Null am Q-Ausgang des Flip-Flops 48, wie durch die Impulsfolge 111 dargestellt, wird daraufhin in das Schieberegister 64 geladen.

Der Taktimpuls wird weiterhin durch das Schieberegister 52 geschoben und steht am B3-Ausgang des Schieberegisters 55 etwa 2,5 Mikrosekunden nach dem Auftreten des Impulses 107a. Der M1-Ausgang des Multiplexers 58 geht danach auf einen Wert von logisch Eins, wie durch den Impuls 108a der Impulsfolge 108 dargestellt ist. Da kein Impuls von logisch Eins zu diesem Zeitpunkt im Informationsfluß, der durch die Impulsfolge 107 dargestellt ist, auftritt, liegt der Q-Ausgang des Flip-Flops 41 auf logisch Null. Der Set-Eingang von Flip-Flop 62 wird somit nicht erregt.

Etwa 0,875 Mikrosekunden danach tritt der Taktbitimpuls am B2-Ausgang des Schieberegisters 56 auf. Der M2-Ausgang des Multiplexers 58 geht daraufhin auf logisch Eins, wie durch den Impuls 109a in der Impulsfolge 109 dargestellt ist. In Ansprache darauf wird das Flip-Flop 48 getriggert. Da der Q-Ausgang des Flip-Flops 41 auf einem Wert von logisch Eins in Ansprache auf den Datenbitimpuls 107b liegt, geht der Q-Ausgang des Flip-Flops 48 auf logisch Eins über, wie durch den Impuls 111a der Impulsfolge 111 dargestellt ist. Ein Datenimpuls von logisch Eins wird danach dem D-Eingang des Schieberegisters 64 zugeführt und weiterhin über die Gatter 65 und 76 geführt, um das Schieberegister zu takten. Somit kann man sehen, daß ein Impuls von logisch Eins in dem Informationsfluß drei Mikrosekunden nach der Identifikation eines Taktimpulses als Datenbitimpuls auftritt.

Wenn der Q-Ausgang des Flip-Flops 48 auf einen Wert von logisch Eins übergeht, geht der Q-Ausgang auf Null, um dem Flip-Flop 61 einen Reset-Impuls zu erteilen. Somit geht der Q-Ausgang des Flip-Flops 61 auf den Wert von logisch Null, wie es durch die Impulsfolge 106 bei der Stelle 106b dargestellt ist, um anzuzeigen, daß der letzte logische Impuls, der erfaßt wurde, kein Taktimpuls war.

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Fig. 8 stellt den Betrieb des logischen Systems nach Fig.5 in Ansprache auf einen MFM codierten Informationsfluß dar, bei dem zwei Taktimpulse zwei Mikrosekunden auseinanderliegend auftreten.

Eine Impulsfolge 115 stellt den Q-Ausgang von Flip-Flop 61 dar, eine Impulsfolge 116 den D2-Ausgang des Verbindungsgliedes 40, eine Impulsfolge 117 den M1-Ausgang des Multiplexers 58 und eine Impulsfolge 118 den Q-Ausgang des Flip-Flops 54.

Bei Auftreten eines ersten logischen Eins-Taktimpulses 116a in der Impulsfolge 116 werden die Flip-Flops 41 und 42 getriggert. Da der Q-Ausgang des Flip-Flops 61, der durch die Impulsfolge 115 dargestellt ist, auf einem Wert von logisch Eins liegt, wird ein direkt vorhergehender Taktimpuls angenommen. Der Taktimpuls 116a wird in das Schieberegister 44 geladen und zu dem B3-Ausgang des Schieberegisters 52 in etwa 1,5 Mikrosekunden geschoben. In Ansprache darauf wird das Flip-Flop 54 getriggert und der Q-Ausgang des Flip-Flops geht auf einen Wert von logisch Eins, wie durch den Impuls 118a in der Impulsfolge 118 dargestellt ist. Das Flip-Flop liegt weiterhin über die OR-Gatter 65 und 70 am D-Eingang des Flip-Flops 60. Bei Auftreten eines nächsten Taktimpulses am D4-Ausgang des Verbindungsgliedes 40 gellt der Q-Ausgang des Flip-Flops 60 auf einen Wert von logisch Eins, um den Q-Ausgang des Flip-Flops 48 in das Register 64 zu takten. Da kein Datenimpuls von logisch Eins in dem Informationsfluß, der durch die Impulsfolge 116 dargestellt ist, zu diesem Zeitpunkt auftritt, liegt der Q-Ausgang des Flip-Flops 48 auf einem Wert von logisch Null.

Etwa 1,00 Mikrosekunden später steht der durch den Impuls 116a dargestellte Taktimpuls am B3-Ausgang des Schieberegisters 55. Da der Q-Ausgang des Flip-Flops 61 auf einem Wert von logisch Eins liegt, wie durch die Impulsfolge 115 dargestellt ist, wählt der Multiplexer die A2-., B2-, C2- und D2-

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Eingänge. Somit liegt der B3-Ausgang des Schieberegisters an dem M1-Ausgang des Multiplexers, wie durch den Impuls 117a der Impulsfolge 117 dargestellt ist. Zu diesem Zeitpunkt tritt ein zweiter Taktimpuls 116b in dem MFM Informationsfluß am B2-Ausgang des Verbindungsgliedes 40 auf, um die Flip-Flops 41 und 42 zu triggern. In Ansprache darauf geht der Ausgang des Gatters 47 auf einen Wert von logisch Null, um das Flip-Flop 62 zu setzen. Der Q-Ausgang des Flip-Flops 61 bleibt somit auf logisch Eins, wie es durch die Impulsfolge 115 dargestellt ist, um anzuzeigen, daß ein Taktimpuls erfaßt wurde.

Der Betrieb des logischen Systems nach Fig. 5, wie er oben beschrieben wurde, hat Impulse, die im Abstand von zwei Mikrosekunden auftreten, als gleichartig identifiziert. Der Impuls 116b ist somit als Taktimpuls ebenso^ wie 1-16ä identifiziert worden.

Fig. 9 stellt den Betrieb des logischen Systems nach Fig. 5 dar, wenn zwei Taktbitimpulse in dem MFM Informationsfluß vier Mikrosekunden auseinander auftreten.

Eine Impulsfolge 120 stellt den Q-Ausgang von Flip-Flop 61 dar, eine Impulsfolge 121 den D2-Ausgang vom Verbindungsglied 40, eine Impulsfolge 122 den M1-Ausgang des Multiplexers 58, eine Impulsfolge 123 den M2-Ausgang des Multiplexers, eine Impulsfolge 124 den M3-Ausgang des Multiplexers und eine Impulsfolge 125 den Q-Ausgang des Flip-Flops 63.

Wenn ein erster Taktbitimpuls 121a der Impulsfolge 121 am B2-Ausgang des Verbindungsgliedes 40 steht, werden die Flip-Flops 41 und 42 getriggert. Der Taktbitimpuls wird dem Schieberegister 44 durch das Flip-Flop 42 zugeführt und geschoben, um am B3-Ausgang des Schieberegisters 52 etwa 1,50 Mikrosekunden nach dem Auftreten des Impulses 121a zu

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erscheinen. In der Information treten zu diesem Zeitpunkt keine Impulse von logisch Eins auf, wie durch die Impulsfolge 121 dargestellt ist. Die Q-Ausgänge der Flip-Flops 41 und 48 liegen somit auf logisch Null. Das Flip-Flop 54 wird somit durch den B3-Ausgang des Multiplexers 58 getriggert, und der Q-Ausgang des Flip-Flops geht auf einen Wert von logisch Eins, um den Q-Ausgang des Flip-Flops 48 in das Schieberegister 64, wie oben beschrieben, einzutakten. Bei dem nächsten Auftreten eines Taktimpulses am D4-Ausgang des Verbindungsgliedes 40 wird der Q-Ausgang des Flip-Flops 54 über Flip-Flop i60 zum Flip-Flop 62 geschaltet. Der Q-Ausgang des Flip-Flops 72 geht 125 Nanosekunden später auf einen Wert von logisch Null, und in Ansprache darauf erhalten die Flip-Flops 48, 54 und 62 einen Reset-Impuls. Da der logische Zustand des Q-Ausgangs von Flip-Flop 61 auf logisch Eins bleibt, wie durch die Impulsfolge 120 dargestellt, wählt der Multiplexer 58 die A2-, B2-, C2- und D2-Eingänge.

Der Taktbitimpuls, der durch den Impuls 121a dargestellt wird, wird danach weitergeschoben, um am B3-Ausgang des Schieberegisters 55 etwa 2,50 MikroSekunden nach dem Auftreten des Impulses 121a zu stehen. Der M1-Ausgang des Multiplexers geht daraufhin auf einen Wert von logisch Eins, wie durch den Impuls 122a der Impulsfolge 122 dargestellt ist. Da der Q-Ausgang des Flip-Flops 41 auf einem Wert von logisch Null während der Zeitdauer von Impuls 122 liegt, treten in dem logischen System keine weiteren Ansprachen auf. Etwa 0,875 Mikrosekunden danach steht der Taktbitimpuls am B2-Ausgang des Schieberegisters 56. Der M2-Ausgang des Multiplexers geht daraufhin auf einen Wert von logisch Eins, wie durch den Impuls 123a der Impulsfolge 123 dargestellt ist. Da kein Impuls mit logisch Eins zu diesem Zeitpunkt in dem Informationsfluß, der durch die Impulsfolge 1.21 dargestellt ist, auftritt, bleibt der Q-Ausgang des Flip-Flops 41 auf einem Wert von logisch Eins. Der Ausgang des Gatters 46 geht damit auf einen Wert von logisch Null in Ansprache auf den M2-Ausgang des Multiplexers 58, und das Flip-Flop 54 wird in einen Set-

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Zustand gesetzt. Der Q-Ausgang des Flip-Flops 54 geht auf logisch Eins und wird über die Gatter 65 und 76 geführt, um die logische Null am Q-Ausgang des Flip-Flops 48 in das Schieberegister 64, wie oben beschrieben, einzutakten.

Der Taktbitimpuls, der durch den Impuls 121a dargestellt wird, steht danach am Q-Ausgang des Flip-Flops 59 etwa 1,625 Mikrosekunden nach dem Auftreten des Impulses 123a. Der Q-Ausgang des Flip-Flops geht daraufhin auf einen Wert von logisch Null, der am M3-Ausgang des Multiplexers 58 auftritt. Das Flip-Flop 59 wird durch die Taktimpulse getriggert, die am D4-Ausgang des Verbindungsgliedes 40 erscheinen, und der Q-Ausgang bleibt auf logisch Null, bis die hintere Flanke des Taktbitimpulses, der durch Impuls 121a dargestellt wird, aus dem Flip-Flop herausgeschoben ist. Der Q-Ausgang geht daraufhin auf einen Wert von logisch Eins, der durch den M3-Ausgang des Multiplexers 58 anliegt, wie bei 124a in der Impulsfolge 124 angezeigt wird, um die Flip-Flops 62 und 63 zu triggern. Der Q-Ausgang des Flip-Flops 62 geht daraufhin auf einen Wert von logisch Eins, der über das OR-Gatter 57 geführt wird, um die Schieberegister 55 und 56 in den Reset-Zustand zu schalten. Der Q-Ausgang liegt weiterhin am Gatter 70, um einen Strobe-Impuls für das Schieberegister 64, wie oben beschrieben, zu erzeugen.

Der Q-Ausgang von Flip-Flop 63 geht ebenfalls auf einen Wert von logisch Eins, wie es durch die Impulsfolge 125 an der Stelle 125a dargestellt ist. Das Auftreten eines Adreßkennzeichens im Adreßkennzeichnungsfeld eines MFM Informationsflusses wird dadurch bezeichnet. Dieser Zustand kann nur in dem vorderen Byte des Adreßkennzeichnungsfeldes auftreten.

Während die Erfindung im Zusammenhang mit bestimmten speziellen Ausführungsformen beschrieben worden ist, verstehen sich weitere Abänderungen dem Fachmann von selbst, und derartige Abänderungen sollen mit in den Rahmen der Ansprüche fallen.

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Claims

DIPL. ING. HEINZ BARDEKLE jVimchen,

DIPL. CHEM. DR. PETER FÜRNISS 2 9 O O 1 S

ΡΑΤΕΝΤΑΝΛΛΤΑίΤΕ

Aktenzeichen: Unser Zeichen: P 2 ΠIP

Anmelder:

Honeywell Information Systems Inc.

Patentansprüche

Logisches Lesesystem, das in integrierter Schaltung ausgeführt werden kann und keine Abstimineinstellungen erfordert, um einen MFM codierten Informationsfluß, der von einem Hauptspeicher empfangen wird, in einen MRZ-Informationsfluß zur Übertragung in eine Hauptspeichersteuerung zu konvertieren, gekennzeichnet durch:

(a) einen Bitzellenzugang in elektrischer Verbindung mit dem Speicher und der Speichersteuerung,

um ein Mehrfachinformationsbitzellenfenster des MFM Informationsflusses zu schaffen;

(b) einen Multiplexer in elektrischer Verbindung mit dem Bitzellenzugang, um Zeitstrobe-Impulse zur Steuerung des Betriebs des Lesesystems zu liefern;

(c) eine Informationsidentifikation in elektrischer Verbindung mit dem Multiplexer, dem Bitzellenzugang, dem Speicher und der Speichersteuerung, um das Vorhandensein von Taktbits, Datenbits und Datenwörtern von logisch Null in dem MFM Informationsfluß anzuzeigen;

(d) einen Synchronisationsstrobegenerator in elektrischer Verbindung mit der Informationsidentifikation und der Speichersteuerung, um ein Informationsbit von dem Bitzugang zu entfernen, wenn das Informationsbit als Taktbit oder Datenbit identifiziert wurde;

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Kanzlei: Herrnstraße 15, München 33

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(e) eine Adreßkennzeichnungserfassung in elektrischer Verbindung mit dem Multiplexer und dem Strobegenerator, um eine Adreßkennzeichnung in dem MFM Informationsfluß zu erfassen und sowohl die Identifikation der Taktbits als auch die Übergabe von NRZ Information zur Speichersteuerung bis nach dem Erfassen der Adreßkennzeichnung zu verhindern; und

(f) einen NRZ Ausgang in elektrischer Verbindung mit der Informationsidentifikation und dem Strobegenerator zur Lieferung des NRZ Informationsflusses zur Speichersteuerung.
2. Logisches Lesesystem, das in integrierter Schaltung ausgeführt werden kann und keine Abstimmelemente oder Einstellungen erfordert, um einen MFM codierten Informationsfluß, der aus einem Hauptspeicher empfangen wird, in einen NRZ Informationsfluß zur Übertragung in einer Hauptspeichersteuerung zu konvertieren, gekennzeichnet durch:

(a) einen Bitzellenzugang in elektrischer Verbindung mit dem Speicher und der Speichersteuerung, um Vielfachinformationsbitzellen parallel zueinander zu schaffen;

(b) einen Multiplexer in elektrischer Verbindung mit dem Zugang zur Lieferung von Zeitstrobe-Impulsen zur Steuerung des Betriebs des Lesesystems;

(c) eine Adreßkennzeichnungserfassung in elektrischer Verbindung mit dem Multiplexer, um die nächste Nähe eines Datenfelds in dem MFM Informationsfluß zu signalisieren;

(d) eine Informationsbiterfassung in elektrischer Verbindung mit dem Speicher und der Speichersteuerung, um das Auftreten eines Taktbits oder eines Datenbits in dem MFM Informationsfluß anzuzeigen;

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(e) eine Taktbiterfassung in elektrischer Verbindung mit dem Multiplexer, der Informationsbiterfassung und der Adreßkennzeichnungserfassung, um die Informationsbits, die Taktbits sind, zu identifizieren;

(f) eine Datenbiterfassung in elektrischer Verbindung mit dem Multiplexer und der Informationsbiterfassung, um die Informationsbits zu identifizieren, die Datenbits sind;

(g) eine Erfassungseinheit für Datenwörter mit logisch Null in elektrischer Verbindung mit dem Bitzellenzugang, dem Multiplexer und der Taktbiterfassung, um das Auftreten eines Datenworts von logisch Null in dem MFM Informationsfluß anzuzeigen;

(h) einen NRZ Ausgang in elektrischer Verbindung mit der Datenbiterfassung und der Erfassung für Datenwörter von logisch Null, um einen NRZ Informationsfluß zu bilden; und

(i) einen Synchronisationsstrobegenerator in elektrischer Verbindung mit der Speichersteuerung, der Taktbiterfassung, der Datenbiterfassung und der Erfassungseinheit für Datenwörter von logisch Null, um einen Synchronisationsstrobe-Impuls zu liefern, wenn NRZ Daten von dem NRZ Ausgang zu der Speichersteuerung übertragen werden sollen.

Ein digitales Hardware-Verfahren zur Erfassung von Taktbits, Datenbits und Datenwörtern von logisch Null, die in einem MFM codierten binären Informationsfluß auftreten, der in ein Lückenfeld, ein Adreßvorspannfeld, ein Adreßkennzeichnungsfeld und ein Datenfeld formatiert ist, und zur Bildung einer Folge von Synchronisationsstrobe- Impulsen und eines NRZ Informationsflusses aus dem MFM Informationsfluß, dadurch gekennzeichnet, daß:

(a) Vielfachinformationsbitzellen in dem MFM Informationsfluß auftreten;

(b) wahlweise Zellabschnitte der Vielfachinformationsbitzellen abgetastet werden, um Zeitstrobe-Impulse zu liefern, um ein logisches System in

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der Erfassung einer Adreßkennzeichnung, eines Taktbits, Datenbits und Datenwörtern von logisch Null in dem MFM Informationsfluß zu steuern;

(c) das Vorhandensein von Informationsbits in dem MFM Informationsfluß erfaßt wird;

(d) das Auftreten eines Taktbits angezeigt wird, falls ein Informationsbit in der vorderen Hälfte einer Informationsbitzelle erfaßt wurde, falls ein Informationsbit erfaßt wurde, das weniger als 1,25 oder mehr als 1,75 Informationsbxtzellperioden von einem direkt vorhergehenden Taktbit getrennt ist, oder falls ein Informationsbit erfaßt ist, das zwischen 1,25 und 1,75 Informationsbxtzellperioden von einem direkt vorhergehenden Datenbit getrennt ist;

(e) die Anzeige von Taktbits in Schritt d untersagt wird, falls in Betracht gezogene Informationsbits in dem Lückenfeld oder dem Adreßvorspannfeld auftreten;

(f) das Auftreten eines Datenbits in dem MFM Informationsfluß angezeigt wird, falls ein Informationsbit in dem Lückenfeld oder dem,Adreßvorspannfeld erfaßt wird, falls ein Informationsbit erfaßt wird, das zwischen 1,25 und 1,75 Informationsbitzellenperioden von einem direkt vorhergehenden Taktbit entfernt ist, oder falls ein Informationsbit erfaßt wird, das weniger als 1,25 oder mehr als 1,75 Informationsbxtzellperioden von einem direkt vorhergehenden Datenbit getrennt ist;

(g) das Auftreten eines Datenworts von logisch Null angezeigt wird, falls ein Informationsbit als ein Taktbit im Schritt d gekennzeichnet ist, oder falls das Auftreten weder eines Taktbits noch eines Datenbits in einer Informationsbitzelle angezeigt ist; und

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(h) der NRZ Informationsfluß dadurch gebildet wird, daß eine logische Eins jedesmal dann ausgegeben wird, wenn das Auftreten eines Datenbits angezeigt wird, und jedesmal eine logische Null ausgegeben wird, wenn das Auftreten eines Datenworts von logisch Null angezeigt ist.

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