DE2843235A1

DE2843235A1 - Verfahren und vorrichtung zur seriellen uebertragung von informationen

Info

Publication number: DE2843235A1
Application number: DE19782843235
Authority: DE
Inventors: Ohio Cambridge; Prabodh Manilal Dharia; Alfred Dean Jenkins; John James Kurtz; Prakash Yadav Mahajan; Bipin Dalpatlal Parikh; Bhagubhai Keshavlal Patel; Haresh Chandra Patnaik
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1977-10-04
Filing date: 1978-10-04
Publication date: 1979-04-05
Also published as: GB2005965B; DE2843235B2; GB2005965A; DE2843235C3; FR2405600A1; US4161719A; JPS5459012A; FR2405600B1

Description

Beschreibung:

Titel: "VERFAHREN UND VORRICHTUNG ZUR SERIELLEN ÜBERTRAGUNG VON INFORMATIONEN"

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum seriellen Übertragen von Informationen in Form einer Datennachricht.

Bei einem bekannten Verfahren zum seriellen übertragen von Informationen in Form einer Datennachricht wird die Nachricht durch ein bestimmtes festgelegtes Start-Bit eingeleitet. Da ein solches Bit von einer vorbestimmten Art auch während der Übertragung der Nachricht auftreten kann, ist es bei den bekannten Systemen von Nachteil, daß das Start-Bit den Beginn der zu übertragenden Nachricht nicht mit ausreichender Sicherheit identifizieren kann.

Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum seriellen Übertragen von Informationen in Form von Datennachrichten aufzuzeigen, bei dem die vorgenannten Nachteile vermieden werden.

Diese Aufgabe wird gemäß den Kennzeichen des Patentanspruchs 1 gelöst.

Bei dem erfindungsgemäßen Verfahren ist es von Vorteil, daß mit einem Markierungssignal, bestehend aus einem vorbestimmten Bit-Muster der Beginn einer Nachricht besser identifiziert werden kann, als dies bei der Verwendung eines einziges Start-Bits der Fall ist. Durch Einsetzen von nichtsignifikanten Bits wird sichergestellt, daß das Markierungssignal· nur an den Stellen übertragen wird, wo es erforderlich ist.

29. September 1978

9098U/1100

Eine weitere Aufgabe der Erfindung ist es, eine Vorrichtung zur Durchführung der seriellen Übertragung von Informationen gemäß dem vorgenannten Verfahren zu schaffen. Diese Aufgabe wird gemäß dem Unteranspruch 9 gelöst. Weitere vorteilhafte Ausgestaltungen der Vorrichtung sind in den Unteransprüchen 10 bis 19 enthalten.

Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels beschrieben, wobei Bezug auf die beiliegenden Zeichnungen genommen wird. In diesen zeigen:

Figur 1 ein Datenformat, bestehend aus seriell von einem Terminal zu einem anderen zu übertragenden Daten;

Figur 2 ein Blockschaltbild eines seriell arbeitenden Datensenders;

Figur 3 eine Schaltung eines in Figur 2 verwendeten Abbruchsignal-Generators;

Figur 4 ein Blockschaltbild eines seriell arbeitenden Datenempfängers und

Figur 5 ein detailliertes Blockschaltbild eines Markierungs-Byte-Detektor-Null-Bit Detektor und Abbruchzeichen Detektor Schaltkreises.

NACHRICHTEN-RAHMEN-FORMAT

Figur 1 zeigt das Format eines Nachrichten-Rahmens aus Daten. Jedes Datenformat kann ein Anfangsmarkierungs-Byte 10 enthalten, das beispielsweise aus einer vorab festgelegten Folge von 8 Bits besteht (0111 1110). Ein acht Bit Adressen-Byte 11 definiert die Adresse eines im größeren Abstand angeordneten Empfängers. Des weiteren enthält das Datenformat ein Steuer-Byte 12 aus 8 Bit, ein frei zur Verfügung stehendes Informationsfeld 13, das die zu übertragenden Daten enthält, ein Rahmenprüfsequenzfeld 14 zur

29. September 1978

Q098U/1 1OQ

Prüfung der Fehlerfreiheit der Übertragung und ein Begrenzungsmarkierungsbyte 15, das mit dem Anfangsmarkierungsbyte 10 identisch ist. Die Zusammensetzung und die Übertragung der in Figur 1 gezeigten Nachricht wird später noch im Detail unter Bezugnahme auf den Einsatzkreis gemäß Figur 2 beschrieben.

RAHMEN-MULTIPLEXER-ÜBERTRAGER

Die in Figur 2 gezeigte Schaltung kann einen Teil eines Rahmen-Multiplexer-Netzwerkes sein, das in einer Datenkommunikationsvorrichtung enthalten ist, wie sie in einer zeitgleichen Anmeldung der Anmelderin mit dem Titel "Verfahren und Vorrichtung zur seriellen Übertragung von Daten" beschrieben ist. Es versteht sich jedoch, daß auch andere Systeme für die digitale Datenübertragung über eine serielle Kommunikationsleitung das hier beschriebene Schaltungsnetzwerk enthalten können.

Gemäß Figur 2 wird jedes Bit eines Nachrichtenformats von dem Anfangsmarkierungsbyte bis zum Endmarkierungsbyte nacheinander aus einem Serienschieberegister 208 ausgegeben und gelangt über eine Verbindungsleitung 281 zu einem entfernt angeordneten Terminal. Die Steuerung des Gesamt-Multiplexers und die Zusammensetzung der vollständigen Nachricht wird sequentiell durch den Rahmenübertragungssteuerkreis 209 durchgeführt. Der Rahmenübertragungssteuerkrexs ist über eine Leitung 230 mit einem geeigneten Funktionsvorübertragungssteuersperrkreis verbunden (nicht gezeigt), durch den Signale zugeführt werden, die von einem ebenfalls nicht gezeigten Terminal Prozessor erzeugt wurden. Durch diese Einleitungssignale wird der Steuerkreis 209 veranlassen, daß

29. September 1978

Q098U/1 100

die anderen Komponenten des Rahmen-Multiplexers zu arbeiten beginnen und in einer geeigneten Folge nacheinander das in Figur 1 gezeigte Datenformat zusammenstellen und ausgeben. Für diesen Zweck ist der Steuerkreis 209 aus geeigneten Logik- und Zeitkreisen aufgebaut, mit deren Hilfe die erforderlichen Aktivierungssignale und Sperrsignale zu ausgewählten Zeiten in Übereinstimmung mit dem Systemtakt erzeugt werden können. Bei der Vorgabe der Folge von Ereignissen, die während der Übertragung des Datenformats auftreten können, bieten sich für den Fachmann eine Vielzahl von Kombinationsmöglichkeiten für den Entwurf der erforderlichen Logikschaltungen, die in einfacher Weise in dem hier beschriebenen System eingesetzt werden können. Im nachfolgenden werden verschiedene Signalsteuerleitungen von dem Steuerkreis 209 zu den entsprechenden Komponenten des Rahmen-Multiplexers in Zusammenhang mit den Zwischenverbindungen und der Operationsweise des Systems im einzelnen beschrieben.

Wie bereits gesagt, wird jedes Byte des Formats durch das seriell arbeitende Schieberegister 208 über eine Leitung 281 zu einem Terminal übertragen. Der Serieneingang des Schieberegisters 208 ist mit einem ODER-Glied 212 verbunden, das wiederum mit entsprechenden Schaltungen in Verbindung steht, die den Inhalt des Formats aus zu übertragenden Daten enthalten. Der erste Eingang des ODER-Gliedes 212 steht mit einem Markierungsregister 203 in Verbindung, dessen Eingang mit einer Festverdrahtung verbunden ist, durch die das besondere Markierungsbyte 0111 1110 erzeugt werden kann. Unter der Steuerung des Tor-Signals FS REG von dem Steuerkreis 209 wird das Markierungsregister mit dem Markierungsbyte (z.B. 0111 1110)geladen. Anschließend wird es durch das ODER-Glied 212 zur seriellen Übertragung über das Register 208 ausgetaktet.

29. September 1978

9098U/1 100

Die in dem Terminal-Speicher (nicht gezeigt) gespeicherte Information, die zusammengesetzt und übertragen werden soll, wird über die acht Parallel-Daten-Bits D7 - DO gekoppelt von einem temporären Datenspeicher-Register (nicht gezeigt), das nacheinander von den Terminal-Speicher (nicht gezeigt) mit den zu übertragenden gespeicherten Rahmen-Bytes geladen wird. Diese enthalten Adressensteuer- und Informationsfelder, wie in Figur 2 zu sehen ist. Das Adressen-Byte 11, das dem ersten Markierungsbyte 10 folgt, wird dem Parallel-Zu-Seriell-Register 202 zugeführt, nachdem das Rahmen-Anfangsmarkierungsbyte 10 von dem Markierungsregister 203 erzeugt wurde. Danach empfängt das Register 202 die aufeinanderfolgend ankommenden Steuer- und Informationsfelder 12 und 15.

Die Informationen auf den Leitungen D7 - DO werden in Übereinstimmung mit einem Impulssignal DS REG in das Register 202 eingegeben, der auf einer Leitung 231 von dem Steuerkreis 209 kommend angelegt wird. Das DS REG Signal wird in dem Steuerkreis 209 aufgrund des Zählausgangs von einem Zähler 200 erzeugt. Während der Zusammensetzung und der Übertragung der 8 Bit-Bytes liefert die voreinstellbare Byte-Eingangsleitung 232 für den Zähler 200 den Binärzählwert 000, der für jede Zählung durch den Inverter 215 in den Zähler 200 eingegeben wird. Somit wird der Zähler 200 beginnend von dem Wert 000 bis 111 und zurück bis 000 zählen, wodurch ein Trägersignal CY für jeden der acht Takt-Impulse erzeugt wird. (Jedoch kann der Übertragszähler 200 auch mit einer anderen Zahl als 000 geladen werden und in weniger als acht Takt-Impulszeiten zurückzählen, was in der eingangs erwähnten Parallelanmejdung im einzelnen beschrieben ist. Dies ist der Fall, wenn Bytes übertragen werden, die eine andere Größe aufweisen).

29. September 1978

9098 U/1 1 00

Der Ausgang eines ODER-Gliedes 214 wird über eine Leitung 234 mit einem weiteren Steuereingang des Registers 202 gekoppelt, so daß das Register selektiv gesperrt oder freigegeben werden kann. Der Inhalt des Registers 202 wird mit einer Geschwindigkeitsrate ausgetaktet, die durch einen Systemtakt SYS CLK am CLK-Eingang des Registers bestimmt wird. Ein weiterer Eingang SERIPT ist an die Leitung 236 angekoppelt. Das Signal SER IPT kann durch einen Unterbrechungskreis 216 erzeugt werden und es gelangt über die Leitung 236 an das Register 202, wodurch eine kontinuierliche Taktung während einer Unterbrechungsbedingung vorgenommen wird, was später noch im einzelnen zu beschreiben ist.

Der Seriendatenausgang vom Register 202 wird über die Leitung XMIT DATA an den Datenschalterkreis 204 angelegt, der aus einer geeigneten Logikschaltung besteht, so daß der Serienausgang des Registers 202 oder der Rahmenprüffolgesteuerkreis 206 zu dem ODER-Glied 212 getaktet wird, während der vorbeschriebenen Intervalle, außer während der Übertragung der Markierungsbytes. Der Ausgang des Registers wird außerdem dem Rahmenprüfsequenzregister 205 zugeführt, das ein Rahmenprüfsequenzfeld erzeugt und speichert und zwar in Übereinstimmung mit einer vorgewählten Funktion, beispielsweise nach einem herkömmlichen Rahmenprüfsequenzpolynominal. Dieses Feld wird dem Rahmenprüfsequenzsteuerkreis 206 zugeführt zur Einsetzung in den Rahmen durch den Datencontrolkreis 204 unmittelbar nach der Übertragung eines Informationsfeides. Die Taktierung des Registers 202 wird durch einen Taktsteuerkreis 210 bewirkt, an den der Systemtakt über dem Inverter 211 in invertierter Form angelegt wird. Der Taktsteuerkreis 210 besteht aus einer Torschaltung, die normalerweise die Systemzeitgabe an die verschiedenen Komponenten des Senders koppelt, ausgenommen während der Null-Bit-Einsetzung, die im Nachfolgenden beschrieben wird.

29. September 19 78

90981 A/1100

Von dem ODER-Glied 212 werden die Daten seriell dem Schieberegister 208 zugeführt. Die Taktierung der Daten durch das Register 208 wird durch den Systemtakt SYS CLK gesteuert. Der Inhalt der Stufen des Registers 208 wird dem Null-Bit-Einsetzsteuerkreis 210 zugeführt, dessen Ausgang stellt ein Blocktaktsignal BLCKCLK dar. Das BLCK CLK-Signal wird dem Steuereingang des Registers 208 zugeführt, um eine steuerbare Sperrung der Verschiebung von dem Ausgang des ODER-Gliedes in das Schieberegister 208 während einer Null-Bit-Einsetzoperation zu ermöglichen. Der Null-Bit-Einsetzsteuerkreis 217 besteht aus einer Kombination von Logikschaltungen zur Feststellung der Gegenwart von fünf aufeinanderfolgenden Bits mit dem Binärwert 1 in aufeinanderfolgenden Stufen des Registers 208 und der darauf erfolgenden Erzeugung des BLCK CLK-Signals. Während der Erzeugung eines Markierungsbytes (6 aufeinanderfolgende Bits mit dem Binärwert 1) und während einem Abbruch bzw. einem Fehler (8 aufeinanderfolgende Bits mit dem Binärwert 1) wird d~r iSIull-Bit-Einsetzsteuerkreis 207 durch das FLG CLKINH und ABT EN Steuersignal unwirksam. Der BLCK CLK Signalausgangsnullbit-Einsetzsteuerkreis 207 ist außerdem mit dem Taktsteuerkreis 210 und mit dem Trägerzähler 200 verbunden um jeden dieserKreise während der Null-Bit-Exnsetzoperation zu sperren. Zusätzlich wird das BLCK CLK-Signal dem Register 202 über den Inverter 213 und das ODER-Glied 214 zugeführt, um eine Verschiebung der Daten während der Null-Bit-Einsetzoperation zu verhindern, so daß ein Verlustiggehen des Datenbits vermieden wird, was sonst beim Zugriff zu der Einsetzposition der Fall wäre. Auch dem ODER-Glied 214 wird das Datentaktsperrsignal DATA CLKINH von dem Steuerkreis 209 zur Aktivierung des Registers 202 während der 'Normaloperation.

Unterbre chungskre i s

Der Abbruch der übertragung eines Datenformats kann dann vorgenommen werden, wenn ein Fehler auftritt oder der

29. September 1978

9098U/1 100

Zugriff zu den Daten von dem Speicher nicht möglich ist, so daß das Nachrichtenformat als ungültig betrachtet wird. Speziell wird, wenn ein Direktspeicherzugriffsteuerkreis Daten aus dem Speicher entnimmt, ein Busanforderungssignal BRQ über den Kontrollteil eines gemeinsamen Steuerbus CCB (nicht gezeigt) zu dem Prozessor (nicht gezeigt) geliefert.

Der DMA Steuerkreis wartet dann auf ein Busbestätigungssignal BAK von dem CCB. Wenn das BAK-Signal nicht innerhalb einer vorbestimmten Periode nach der Erzeugung des BRQ empfangen wird, so wird der Datenrahmen abgebrochen. Die vorbestimmte Länge der Zeit ist diejenige Zeit, die für die serielle Umsetzung eines Bytes aus Daten erforderlich ist, z.B. ein Zyklus des Trägerzählers 200 (Fig. 2). Das BRQ-Signal wird zu Beginn eines Bytezyklus erzeugt. Über einen Hochgeschwindigkeitstakt wird ein verzögertes Busanforderungssignal DEL BRQ erzeugt, wodurch einer der Eingänge des UND-Gliedes 303 aktiviert wird. (Fig. 3).

Der Ausgang des UND-Gliedes 303 ist mit dem Takteingang des Flip-Flops 301 verbunden. Der Anreihgang des UND-Gliedes 303 wird mit dem Zählausgang des Trägerzählers 200 (Fig. 2) gekoppelt. Der Stelleingang des Flip-Flops 301 wird über die Leitung DMA ACK an den nicht gezeigten DMA Steuerkreis angelegt, der das BAK-Signal von dem CCB empfängt. Der Zurücksetz- oder Q Ausgang des Flip-Flops 301 ist mit dem Stelleingang eines jeden der Flip-Flops 302 und 306 verbunden und wird auch auf die Serieneingangsleitung SER IPT des parallel zu Seriellregisters 202 (Fig. 2) angelegt. Der Takteingang des Flip-Flops 302 steht mit dem Zählausgang des Trägerzählers 200 in Verbindung. Der Takteingang des Flip-Flops 306 wird auch dem Trägerzählerausgang CY des Zählers zugeführt. An einen Eingang des UND-Gliedes 305 wird ein Statuslöschsignal STS CLR angelegt, während sein Ausgang mit dem Löscheingang des Flip-Flops 306 verbunden ist. Der Löscheingang

29. September 1978

9098U/1 100

des Flip-Flops 301 und des Flip-Flops 302 ist jeweils mit dem anderen Eingang des UND-Gliedes 305 verbunden, so daß das Lösch- oder Drucksetzsignal CLR empfangen werden kann. Der Setz- oder Q-Ausgang des Flip-Flops 302 stellt das Abbruchsbefähigungsbedingungssignal ABT EN dar, das die Ungültigkeit anzeigt. Der Q-Ausgang des Flip-Flops 306 repräsentiert ein frühzeitiges Unterbrechungsbefähigungssignal ABT INT EN, das dem Prozessor als Abbruchstatusanzeigesignal zugeführt wird.

Wie im vorangehenden beschrieben wurde, empfängt während einer normalen Operation der DMA-Steuerkreis ein Busbestätigungssignal BAK über den gemeinsamen Steuerbus CCB innerhalb einer Bytezykluszeit, die durch den Zählzyklus des Zählers 200 bestimmt wird. Das BAK-Signal bewirkt, daß das DMA ACK-Signal auf einem hohen Pegel verbleibt. Wenn somit der Zähler 200 am Ende eines Bytes zurückgestellt wird und ein Bewertungssignal erzeugt, so wird infolge des hohen Pegels am Status-Eingang des Flip-Flops 301 sein Ausgang nicht wechseln und jedes der Flip-Flops 301, 302 und 306 verbleibt auf seinem anfänglichen gelöschten Zustand. Die Pegel auf den Leitungen ABT EN und ABT INT EN bleiben niedrig, so daß keine Abbruchbedingung erzeugt wird.

Wenn jedoch der DMA-Steuerkreis kein Bestätigungssignal BAK innerhalb einer Bytezykluszeit erhält, so wird die DMA ACK-Leitung einen niedrigen Pegel annehmen, wenn das Zählsignäl erzeugt wird, wodurch der Zustand am Ausgang Q des Flip-Flops 301 wechselt. Dies bewirkt auch einen Zustandswechsel bei den Flip-Flops 302 und 306. Der Wechsel am Ausgang Q des Flip-Flops 301 bewirkt, daß auf der Leitung SER IPT ein "Eins-Pegel" fortlaufend verbleibt, der dem parallel zu Serie Registers 202 (Fig. 2) zugeführt wird. Das ABT EN Signal bewirkt, daß der Datenschalter 204 die XMT DATA Serienausgangsleitung des Registers 202 blockiert und den Bit-Einsetzkreis 207 sperrt.

29. September 1978

9 098U/1100

Eine Serie von 8 1-Bits wird nur zu dem Empfänger als vorzeitiges Abbrucnsignal übertragen. Das ABT INT EN Signal wird dem CCB zugeführt, wodurch der Prozessor unterbrochen wird und ein Statussignal erzeugt, das anzeigt, daß das Abbruchsignal (11111111) übertragen wurde, d.h., daß das Format beendet wurde. Anschließend wird das System durch ein Löschsignal zurückgesetzt und für ein anderes Format vorbereitet.

Sendeoperation

Im folgenden wird unter Bezugnahme auf Fig. 2 die Arbeitsweise des Systems bei der Übertragung eines Datenformats beschrieben.

Zunächst werden jedes Mal ein Satz von Adressendaten und Steuersignalen auf der gemeinsamen Steuerbusleitung CCB erzeugt, wenn zu Beginn der Prozessor des Terminals, mit dem ein spezieller Datenkommunikationsadapter zusammenarbeitet, mit einem entfernt von diesem angeordneten Terminal in Kommunikation treten will. Die Steuersammelleitung enthält die erforderlichen Lese/Schreib-und Aktivierungssignale (Lesen des übertragungsmodus, Schreiben des Empfangsmodus). Über die gemeinsame Steuersammelleitung (CCB) werden ausgewählte Vorübertragungssteuerinformationen von dem Prozessor über den Adressen- und Datenbereich der gemeinsamen Steuersammelleitung übertragen. Durch diese Signale wird der Adapter veranlaßt, die aus dem Speicher entnommenen Daten zu übertragen. Da eine detaillierte Beschreibung dieses Vorgangs für das Verständnis der Erfindung nicht erforderlich ist, wird angenommen, daß geeignete Steuereinleitungssignale erzeugt wurden und daß die zu übertragenden Daten über die Parallelleitungen D7-DO dem Register 202 zugeführt werden. Dem Steuerkreis werden Übertragungsaktivierungssignale zugeführt, wodurch dieser mit der Übertragungsoperation beginnt.

29. September 1978

9098U/1 100

Aufgrund des von einem geeigneten Vorübertragungskreis gelieferten Übertragungsbeginnsignal erzeugt der Steuerkreis 209 die FS REG und DS REG Signale. Durch das FS REG Signal wird veranlaßt, daß folgende Binärinformation in das Markierungsregister 203 eingegeben wird: 01111110. Zu dieser Zeit reagiert der Steuerkreis 209 auf die Übertragungsanforderung durch Erzeugung eines FLG CLK INH Signals, durch das der Inhalt des Registers 203 verschoben wird und durch das ODER-Glied 212 getaktet wird, während der Nullbiteinsetzsteuerkreis 207 unwirksam ist. Während das Anfangsmarkierungsbyte eines Datenformats aus dem Schieberegister 208 als Serieninformation ausgegeben wird, erfolgt die Übertragung des Adressenbytes, das über die Leitungen D7-D0 geliefert wird, im Rhythmus des Systemtakts SYS/CLK und gesteuert durch das DS REG Signal von dem Steuerkreis 209 parallel in das Register 202, aus dem die Ausgabe seriell erfolgt.

ADRESSEN-, STEUER- und INFORMATIONSFELD

Nach dem letzten Bit bzw. nach dem achten Bit des Markierungsbytes veranlaßt der Steuerkreis 209, daß das FLG CLK INH Signal einen hohen Pegel annimmt, wodurch das Register 203 unwirksam gemacht wird und der Null-Bit-Einsetzkreis 207 aktiviert wird. Außerdem nimmt das DATA CLK INH Signal einen niedrigen Pegel an und aktiviert über das ODER-Glied 214 die serielle Ausgabe der Bits des in dem Register 202 gespeicherten Adressenbytes. Mit jedem Zählsignal von dem Zähler 200 werden neue FS REG und DS REG Signale in dem Steuerkreis 209 erzeugt, durch die eine Wiederaufladung der Parallel/Seriell-Register 202 und 203 ermöglicht wird. Der Inhalt des Registers 203 wird selbstverständlich nicht seriell ausgegeben, da dieses Register durch einen entsprechenden Pegel des FLG CLK INH

29. September 1978

909'8H/1 100

Signals gesperrt wird.

Der Datenschalterkreis 204 liefert das Adressenbyte, das seriell aus dem Register 202 ausgetaktet wird und über das ODER-Glied 212 in das Serie/Serienregister für die Übertragung eingegeben wird.

Nachdem das Adressenfeld ausgetaktet wurde, wird das Steuerfeld, das über die Datensammelleitungen D7-D0 parallel geliefert wird, bei dem nächsten DS REG Signal in das Register 202 eingegeben und anschließend zur Übertragung zu einem Terminal seriell ausgetaktet, wie bereits im Zusammenhang mit der Beschreibung des Adressenbytes angegeben wurde. Der Inhalt des Parallel/Seriell-Registers 202 wird, beginnend mit der Übertragung des Adressenfeldes aus dem Register ausgegeben und einem FCS-Register 205 und einem PCS Steuerregister 206 zugeführt, wodurch veranlaßt wird, daß ein FCS-Rahmenprüffolgezeichen erzeugt wird, das in dem Regj ster 205 gespeichert wird und das evtl. der Information nachgestellt wird. Nachdem das Steuerfeld ausgetaktet ist, werden die Bytes des Informationsfeldes sequentiell aus dem Speicher ausgelesen und nacheinander in das Register 202 eingegeben, wo sich zuvor die zu übertragenden Adresseo - Steuerbytes befanden.

DIE "0" BIT EINSETZUNG

Wenn nicht das Markierungsbyte, sondern andere Teile des Formats übertragen werden, ist der O-Bit-Einsetzsteuerkreis 207 aktiviert und das FLG CLK INH Signal weist einen hohen Pegel auf und nimmt nur dann einen niedrigen Pegel an, wenn das Markierungsbyte übertragen wird. Wenn der O-Bit-Einsetzkreis 207 feststellt, daß nacheinander mehr als 5 Bits mit dem Binärwert 1 durch das Register 208 geschoben werden, so wird ein BLCK CLK Signal sofort erzeugt. Dieses Signal wird lediglich für eine Bitzeit erzeugt, um kurzzeitig die

29. September 1978

9098U/1 100

serielle Taktierung im Register 202 über das ODER-Glied 214 zu verhindern. Es sperrt auch das FCS Register 205 und den Zähler 200 über den Taktsteuerkreis 210. Zusätzlich bewirkt das BLCK CLK Signal, daß die erste Stufe des Registers 208 in der nächsten Taktzeit mit O geladen wird, so daß den fünf aufeinanderfolgenden binären Einsen ein Null-Bit folgt, (Schein 0 Bit). Nach Beendigung dieser einzigen Bittaktzeit wechselt das BLCK CLK Signal seinen Zustand und das System kann in üblicher Weise weiterarbeiten.

RAHMENPRÜFSEQÜENZWORTÜBERTRAGUNG

Wenn jedes Wort im Informationsfeld seriell aus dem Register 202 ausgegeben wird, so wird es dem FCS Steuerkreis 206 und dem Rahmenprüffolgeregister 205 zugeführt, wo ein Rahmenprüffolgewort erzeugt wird, das dem Informationsfeld nachgestellt wird.

Nach der Durchführung der Übertragung des Informationsfeldes informiert die Direktspeicherzugriffssteuerung (DMA), die hier nicht dargestellt ist, den Rahmenübertragungssteuerkreis 204 über die Leitung 220, daß das Auslesen des Informationsfeldes aus dem Speicher beendet ist. Dadurch wird bewirkt, daß der Rahmenübertragungssteuerkreis 204 den FSC-Steuerkreis 206 aktiviert, so daß das Rahmenprüffolgewort, das während der Übertragung der Adressen-, Steuer- und Informationsfelder erzeugt wurde, über die Datenschalter 204 und das ODER-Glied 212 dem Register 208 zugeführt werden kann. Dann wird das Rahmenprüffolgewort seriell aus dem Register 208 ausgeschoben und dem entsprechenden Terminal zugeführt.

29. September 1978

9098U/1 100

ABSCHLUSS MARKIERUNGSBYTE-ÜBERTRACTING

Nach Beendigung der Übertragung der Rahmenprüfsequenz wird der O-Bit-Einsetzkreis 207 wieder durch den Rahmenübertragungssteuerkreis 209 gesperrt, da der Zustand des FLG CLK INH eingangs verändert wird und eine Aktivierung des Markierungsregisters 203 erfolgt. Durch das nächste FS REG-Signal wird das Markierungsbyte (0111 1110) geladen, das über das ODER-Glied 212 und das Schieberegister 208 seriell ausgegeben werden soll, wodurch angezeigt werden soll, daß das Rahmendatenformat vollständig ist.

Über nicht gezeigte Verbindungen erzeugt der Rahmenübertragungssteuerkreis 209 ein geeignetes Rahmenendestatusunterbrechungssignal, das über die gemeinsame Steuersamme1-leitung (CCB) zu dem Prozessor übertragen wird.

EMPFÄNGERTERMINAL

In dem in Figur 4 gezeigten Empfängerterminal wird die serielle Kommunikationsverbindung,an die der Adapter angeschlossen ist, überwacht. Wenn der Empfänger durch seinen ihm zugeordneten Prozessor (nicht gezeigt) aktiviert ist, so prüft er das von einem anderen Terminal an ihn übertragene Datenformat. Die in Figur 4 gezeigte Konfiguration kann in einem System enthalten sein, das in der eingangs erwähnten Parallelanmeldung der Anmelderin im einzelnen beschrieben ist. Um die Beschreibung zu vereinfachen, wurden alle Komponenten im Empfänger, die für das Verständnis der Erfindung von untergeordneter Eedeutung sind, weggelassen und dieser in Form eines vereinfachten Blockschaltbildes dargestellt. Ähnlich wie es bei dem Multiplexer/Sender der Fall war, ist der Empfänger mit einem nicht gezeigten diesem zugeordneten Prozessor und einem ebenfalls nicht gezeigten diesem zugeordneten Speicher verbunden, so daß er Einleitungssteuersignale empfangen kann und die seriell empfangenen Daten über eine Direktspeicherzugriff smöglichkeit in den Speicher eingeben kann.

9098U/1 100

29. September 1978

Im folgenden wird auf die Details des Schaltungsnetzwerkes im Empfängerrahmen Demultiplexer, der in Figur 4 gezeigt ist, bezuggenommen. Die serielle Datenverbindung von dem Senderterminal steht über eine Leitung 430 mit dem Eingang eines Leitungsregisters 404 in Verbindung. Das Register 404 wird normalerweise durch Signale gesteuert, die aus dem seriellen Datenstrom in dem Taktsteuerkreis 404 abgeleitet werden. Der Taktsteuerkreis 404 empfängt die Leitungstaktimpulse LN CLK und erzeugt die Datentaktimpulse DT CLK. Letztere werden zur Steuerung der verschiedenen Komponenten des Empfängers verwendet. Bei der Abwesenheit des BLK CLK-Signals von dem O-Bit-Unterdruckungssteuerkreis 408 wird der Taktsteuerkreis 404 die Leitungstaktimpulse LN CLK als Datentaktimpulse DT CLK direkt zur Verschiebung in den Daten durch die Register 401, 402 und 403 verwendet. Das Leitungsregister 401 ist ein Serien-/ Parallelregister. Seine QA-QH-Ausgänge werden für verschiedene Kontrollzwecke verwendet, z. B. für die Markierungsfeststellung, für den Abbruch, für die Nullunterdrückungsbewegung und den Adressenvergleich. Das Adressendetektornetz 406 wird durch den Markierungsbytedetektor 404 aktiviert, so daß ein Vergleich des Bytes, das dem Anfangsmarkierungsbyte folgt, mit der Adresse des Registers möglich ist. Wenn die Adresse übereinstimmt, wird der Adressendetektorkreis 406 den Empfängersteuerkreis 405 darüber informieren, so daß eine Überwachung und Demultiplexierung der Daten stattfinden kann. Der Markierungsbytedetektor 407, dessen Details in Figur 5 gezeigt sind, ist mit den acht Paralleleingängen QA-QH des Registers 401 verbunden und' er überwacht das Auftreten des Markierungsbytes im Register 401. Jedes Mal, wenn ein Markierungsbyte auftritt (0111 1110), erzeugt der Markierungsbytedetektor 407 auf der Leitung 420 ein Ausgangssignal. Falls Daten empfangen werden, erfolgt deren Verschiebung seriell durch das Leitungsregister 401 zu dem Schieberegister 402.

29. September 1978 809814/1100

Der parallele Inhalt der QA-QH-Stufen des Registers 401 (8 Bits) wird sowohl dem Markierungsdetektor 407 als auch dem Adressendetektorkreis 406, dem O-Bit-Unterdrückungssteuerkreis 408 und dem Unterbrechungsdetektor 409 zugeführt. Dem O-Bit-Unterdruckungssteuerkreis 408 werden lediglich die Bits QA-QE zugeleitet und dem Unterbrechungsdetektor 409 die Bits QF-QG. Details des O-Bit-Unterdrückungssteuerkreises 408 und des Abbruchdetektors 409 sind in Figur 5 gezeigt. Der Ausgang des Markierungsbytedetektors 407 ist mit den Aktivierungseingängen des Adressendetektorkreises 406 und des O-Bit-Unterdrückungssteuerkreises 408 sowie mit dem Empfängersteuerkreis 405 verbunden. Der Empfängersteuerkreis 405 besteht aus einer Kombinationslogik zur Erzeugung eines geeigneten Steuer- oder Aktivierungssignal für die verschiedenen Komponenten des Empfängers. Um die Beschreibung zu vereinfachen, wurden anstelle der Beschreibung der Details der verschiedenen Torschaltungen und ihren Verbindungen in dem Steuerkreis 405 lediglich die Folge der Betriebsereignisse beschrieben, die in dem Adapter stattfinden, an den in einfacher Weise eine Sequenzsteuerschaltung angeschlossen werden kann. Der Empfängersteuerkreis 405 ist mit dem Anfangssteuerkreis verbunden. Letzterer enthält Empfangerfunktionssperren, die nicht gezeigt sind, so daß die erforderlichen Empfangeraktivierungssignale von dem Prozessor empfangen werden können. Der Empfängersteuerkreis 405 ist auch mit dem Ausgang des Markierungsbytedetektors 407 und mit dem Adressendetektorkreis 406 sowie mit dem Aktivierungseingangsleitungsregister 401 verbunden. Der O-Bit-Unterdruckungssteuerkreis 408 erzeugt ein Blocktaktsignal BLK CLK, das den verschiedenen Komponenten zugeführt wird. Dadurch wird bei der Feststellung eines eingesetzten Blindbits vom Binärwert 0 für eine Bitzeit die Datierung in dem empfangenen seriellen Datenstrom unterdrückt. Bei der Unterdrückung des Taktes oder der Verschiebung erfolgt im O-Bit-Unterdrückungssteuerkreis 408 die Eleminierung des Bits in dem Datenstrom im Leitungsregister 401 während dieser Bit-Unterdrückungsperiode, wodurch das eingesetzte Blindbit (Binäre 0) ausgesondert, d. h. zerstört

wird. 9Q98U/1100

29. September 1978

Mit den parallelen Ausgängen des Schieberegisters 403 ist ein Datenaufgliederungskreis 418 verbunden, der eine Trennung der in dem ankommenden Datenstrom befindlichen Bytes, die in dem Speicher des Empfängers über die Speicherdirektzugriffsanordnung (DMA) gespeichert werden sollen, vornimmt. Einzelheiten des Kreises 418 gehören nicht unmittelbar zu der Erfindung, so daß eine weitere Beschreibung nicht erforderlich ist. Zusammenfassend kann gesagt werden, daß der Kreis 418 jedes Byte empfängt, das von den QA-OH-Parallelausgängen des Schieberegisters 403 in den Speicher eingegeben werden soll , wobei die Daten durch diesen hindurchgetaktet werden und jedes Byte in den Speicher eingeschrieben werden kann.

Der serielle Datenstrom wird über das Register 401, wie bereits gesagt, dem Register 402 zugeführt. Das Register 402 ist ein 8-Bit-Seriell-/ Parallel-Register und es empfängt die am Ausgang des Registers 402 auftretenden Daten. Der Ausgang des Registers 403 ist mit einem FCS-Generator 410 verbunden. Dieser erzeugt ein FCS-Zeichen in Abhängigkeit von dem Inhalt des empfangenen Datenstromes, jedoch nicht unter Berücksichtigung des gelöschten Schein-O-Bxts. Der Inhalt des FCS-Generators 410 und der Inhalt der Stufen der Register 402 und 403 werden selektiv einem FCS-Vergleicher 419 zugeführt. Das Aufladen des FCS-Vergleichers 419 wird durch den Ausgang eines UND-Gliedes 411 gesteuert. Die Eingänge des UND-Gliedes 411 sind mit einem flip-flop 412 und dem Markierungsbytedetektor 407 verbunden. Das flipflop 41 2 wird nach der Erzeugung eines Adressenerkennungsausgangs an Adressendetektorkreis 406 gesetzt. Wenn der Markierungsbytedetektor 407 nach der Adressenerkennung im Adressendetektorkreis 406 ein Ausgangssignal erzeugt, so wird dies von einem UND-Glied 411 erkannt und als Markierungsbyte-Feststellung ausgewertet. Dadurch werden die Inhalte der Register 402 und 403, die nun 16 empfangene FCS-Zeichen enthalten,

29. September 1978

90981 A/1100

und der Inhalt des FCS-Generators in den FCS-Vergleicher 419 geladen. Der Ausgang des FCS-Vergleichers 419 wird dem Statusregister 413 zugeführt. Dieses empfängt außerdem ein weiteres Statussignal von dem Empfangssteuerkreis 405 und ein Statussignal von dem Unterbrechungsdetektor 409. Dadurch wird der dazugehörige nicht gezeigte Prozessor über den Zustand des Empfängers während des Empfangs des Datenformats zu bestimmten Zeitpunkten informiert.

Bevor die Gesamtoperation des Empfängers erläutert wird, erfolgt eine detaillierte Beschreibung des Markierungsbytedetektors 407, des O-Bit-Unterdrückungssteuerkreises 408 und des Unterbrechungsdetektors 409. Diese sind in Figur 5 gezeigt.

MARKIERUNGSBYTEDETEKTOR

Der in Figur 5 gezeigte Markierungsbytedetektor 407 enthält ein UND-Glied 503, dessen zwei Eingänge über Inverter 501 und 502 mit den QA und QH-Stufen des Registers verbunden sind. Die anderen Eingänge sind direkt mit den QB-QG-Ausgängen des Registers 401 verbunden. Der Ausgang des UND-Gliedes 503 führt zu einem flip-flop 504. Jedes Mal, wenn der Inhalt QA-QH des Registers 401 den Binärwert 0111 1110 aufweist, erfolgt eine Aktivierung des UND-Gliedes 503 und somit kann das flip-flop 504 gesetzt werden. Der Ausgang des flip-flops 504 führt zu der Leitung 420, zu dem Aktivierungsadressendetektor 406 und zu dem O-Bit-Unterdriickungssteuerkreis 408. Dies ist solange der Fall, bis eine Zurücksetzung des Empfängersteuerkreises nach erfolgter Ausgabe des Adressenbytes auftritt.

29. September 1978

9098 U/1100

O-BIT-UNTERDRÜCKUNGSSTEUERUNG

Der O-Bit-Unterdrückungssteuerkreis 408 enthält ein UND-Glied 505. Ein Eingang des UND-Gliedes 505 liegt an der Leitung 420 von dem Markierungsbytedetektor 407 oder über das ODER-Glied 511 am Adressendetektorkreis 406. Die QA-QE-Stufen des Leitungsregisters 401 werden den Eingängen des UND-Gliedes 505 zusammen mit dem Ausgang des Zählers 507 zugeführt. Der Zähler 507 ist ein 6-Bit-Zähler und er empfängt die Datentaktimpulse DT CLK und die Zählertaktimpulse, wenn er durch den Ausgang des UND-Gliedes 505 aktiviert ist. Der Ausgang des UND-Gliedes 505 liegt an dem Äktivierungseingang des 6-Bit-Zählers 506, der mit den Hochgeschwindigkeitstaktimpulsen HS CLK eine Zählung durchführt. Der Übertragungsausgang des Zählers 506 wird einem Eingang des UND-Gliedes 508 zugeführt, dessen anderer Eingang die ankommenden seriellen Daten über die Leitung 520 empfängt. Der Ausgang des UND-Gliedes 508 wird dem Impulsgenerator 509 zugeführt, der die BLK CLK-Impulse für eine Datenbitzeit erzeugt.

Der O-Bit-Unterdrückungssteuerkreis 408 wird nach dem Empfang des Markierungsbytes aktiviert und überprüft nach Erkennung der Adresse im Adapter die empfangenen Daten bis das Endmarkierungsbyte auftritt. Falls das UND-Glied 505 fünf aufeinanderfolgende 1-Bits feststellt, so erfolgt eine serielle Eintaktung in die Stufen QA-QE des Registers 401, das die Zähler 506 und 507 aktiviert. Der Zähler erreicht einen Wert von 16 Zähleinheiten während der 6-Datenbits QF. Der Zähler 507 wird mit einem 2er-Komplement von 6 geladen und sperrt oder aktiviert die O-Unterdrückungs ooeration während der nachfolgenden Bitzeit. Das UND-Glied

29. September 1978

9098U/1 100

508 überprüft nun das nächste Bit um festzustellen, ob eine O-Bit-Unterdrückung erforderlich ist oder ob ein Abbruch erfolgen kann. Falls das nächste Bit ein O-Bit ist, erzeugt der Impulsgenerator 509 einen ßLK CLK-Impuls. Dieser sperrt die Eingabe des nächsten Bits in das Register 401. Eine weitere Verschiebungstaktierung und das Zählen wird kurzzeitig unterbunden, so daß das Schein-O-Bit nicht als gültiger Informationswert verarbeitet wird.

Wenn das nächste Datenbit ein "1"-Bit ist, überprüft das UND-Glied 510 das folgende Bit oder die 7 Bits QG. Wenn das QG ein O-Bit ist, so hat der Adapter ein Markierungszeichen erkannt. Wenn das QG ein "1"-Bit ist, wird angenommen, daß ein ünterbrechungszeichen (1111 1111) empfangen wurde und daß eine ünterbrechungsbedingung ABT durch das UND-Glied 510 angezeigt wird. Nun wird der Empfänger durch den Steuerkreis 405 zurückgesetzt und ein Unterbrechungsstatus wird in dem Statusregister 413 gespeichert. Diese Unterbrechung wird dem Prozessor über die gemeinsame Steuersammelleitung (CCB) mitgeteilt.

EMPFÄlSlGEROPERATION

Die Arbeitsweise des Empfängerteils des Adapters wird unter Bezugnahme auf Figur 4 beschrieben. Dabei wird angenommen, daß das übertragene Datenformat ein Markierungsbyte, eine Adresse, Steuerinformationen, FCS und ein Endmarkierungsfeld enthält. Der Prozessor liefert die entsprechenden Empfängereinleitungs- und Aktivierungssignale und der Steuerkreis 405 hält den Empfänger für die Überwachung der Seriendatenleitung bereit.

29. September 1978

9Q98U/1 100

MARKIERUNGSBYTE-FESTSTELLUNG

Wenn der Empfänger die Seriendatenleitung zu dem Leitungsregister 401 überwacht, so wird fortlaufend nach einem Markierungsbyte Ausschau gehalten, das am Beginn eines jeden Datenformats auftreten muß, da die Markierungsbytefeststellung eine Vorbedingung für weitere Aktionen ist. Nach dem Feststellen des Markierungsbytes (0111 1110) in den QA-QH-Stufen des Registers 401, erzeugt der Markierungsbytedetektor 407 auf der Leitung 420 ein Markierungserkennungssignal. Der Empfänger wird für die Annahme gesetzt, daß das nächste Byte ein Adressenbyte ist und daß die Adressenfeststellung durch das Markierungsfeststellsignal auf der Leitung 420 ermöglicht wird, das an den Aktivierungseingang des Ädressendetektorkreises 406 angelegt wird. Außerdem wird der Ausgang des Markierungsbytedetektors dem O-Bit-Unterdrückungssteuerkreis 408, dem Empfängersteuerkreis 405 und einem Eingang des UND-Gliedes 411 zugeführt. Der andere Eingang des UND-Gliedes 405 ist nicht aktiviert, da noch kein Adressenbyte erkannt wurde.

ADRESSENVERGLEICH

Das nächste Byte (Adressenbyte), das nach dem Markierungsbyte empfangen wird, wird in das Leitungsregister 401 eingetaktet. Die QA-QH-Stufen des Registers weisen einen Inhalt auf, der dem nun aktivierten Adressendetektorsteuerkreis 406 zugeführt werden kann, so daß ein Vergleich mit der gespeicherten Empfängeradresse möglich ist. Wenn nun der Adressendetektorkreis 406 seine Adresse in dem QA-QH-Inhalt des Registers 401 erkennt, so erzeugt er ein Adressenausgangssignal. Der Adressenerkennungsausgang informiert den Empfängersteuerkreis, daß das empfangene Datenformat an

29. September 1978

909814/11DO

diesen Empfänger gerichtet ist und daß mit der Demultiplexierung des Datenrahmens fortgefahren werden soll. Auch das flip-flop 504 wird zurückgesetzt, während ein Aktivierungseingang über das ODER-Glied 511 zu dem UND-Glied 505 des O-Bit-Unterdrückungssteuerkreises geführt wird. T'Tenn das empfangene Adressenbyte nicht mit dem in dem Adressendetektorkreis 406 gespeicherten Adressencode übereinstimmt, so wird der Markierungsbytedetektor 407 zurückgesetzt. Dadurch beginnt der Adapter wieder mit der überwachung der Leitung nach einer neuen Übertragung und nach einem neuen Markierungsbyte.

ADRESSEN-, STEUER- UND INFORMATIONSFELDAUFTEILUNG

Unter der Annahme, daß der Adressendetektorkreis das Adressenbyte erkannt hat, wird der Empfängersteuerkreis 405 als Antwort auf das Adressenerkennungssignal weiterhin den FCS-Generator 410 aktivieren, nachdem das Markierungsbyte durch das Register 403 abgetaktet wurde. Wenn die empfangene Adresse, das Steuer- und Informationsfeld (1) durch die Schieberegister 402 und 403 durchgetaktet werden, so daß sie in den Speicher gelangen, erfolgt eine Extrahierung von den Parallelausgangsleitungen des 8-Stufen-Schieberegisters 403 über den Zerlegungskreis 418 und eine Einschreibung in den Speicher.

Nachdem das letzte Byte des Informationsfeldes durch da£> iiclneberogi r;ter 403 getaktet wurde, wird in Abhängigkeit von dem I>at ( iii ormni von Figur 2 das Schieberegister 403 nun du· c vr.i en 'Λ Hi i s de« Hi-Bi 1-FCS-FeI des enthalten, wähjtMid da.'· .'Vh '< !■' rciiisi.oi 4O2 die zweiten Π Bit des genannt en r.-hji :-. .uih.'ni. /wißerdem entliäH d-i:i I!eq i si er 401 ein Ab-

•ι ; - r f ι i · ι 1 ! / '·'.

0 ü

BAD ORIGINAL

- A9 -

schlußmarkierungsbyte. Der Markierungsbytedetektor 407 liefert ein Markierungsdetektorsignal an das UND-Glied 411, das nun aktiviert ist, da das flip-flop 412 von dem Adressendetektorkreis 406 gesetzt wurde. Dadurch wird
veranlaßt, daß die FCS-Zeichen im FCS-Generator 410 in den Vergleicher 419 gegeben werden und ein Vergleich mit dem Inhalt der Register 402 und 403 vorgenommen wird.
Das Ergebnis dieses Vergleichs wird dem Statusregister 413 zugeführt. Wenn die FCS-Zeichen übereinstimmen, so wird das FCS-Zeichen in den Speicher gegeben. Ein Rahmenendunterbrechungssignal wird dem Prozessor zugeleitet. Im anderen Fall wird eine Fehlerbedingung erzeugt. Der Empfängersteuerkreis 405 liefert dann entsprechende Rücksetzsignale (nicht gezeigt) zur Rücksetzung des Empfängers, so daß die Serieninformationsleitung nach neuen Datenformaten überprüft werden kann.

29. September 1978

9098U/1 100

Leerseite

Claims

NCR CORPORATION Dayton, Ohio (V.St.A.)

Patentanmeldung

Unser Az.: Case 2466/GER

VERFAHREN UND VORRICHTUNG ZUR SERIELLEN ÜBERTRAGUNG VON INFORMATIONEN

Patentansprüche:

1J Verfahren zur seriellen Übertragung von Informationen in Form von Datennachrichten, gekennzeichnet durch folgende Schritte: Erzeugung eines Markierungszeichens in Form von vorbestimmten Bitmustern, Übertragung des Markierungszeichens als Anfangsmarkierungszeichen zur Kennzeichnung des Beginns der Nachricht, Überwachung der aufeinanderfolgenden Bits in der Nachricht und selektives Einsetzen von vorbestimmten nicht signifikanten Bits in die Nachricht zur Verhinderung des Auftretens des vorbestimmten Bitmusters in der zu übertragenden Nachricht an unerwünschten Stellen.

2. Verfahren nach Anspruch 1, gekennzeichnet durch den Schritt zur Übertragung eines Begrenzungszeichens zur Identifizierung des Endes der Nachricht und zur Verhinderung des Einsatzes der nicht signifikanten Bits während der Überwachung der genannten Begrenzungszeichen.

29. September 1978

9098U/1100

28.4:■' -35

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Begrenzungszeichen durch das Markierungszeichen gebildet wird.

4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Begrenzungszeichen die Form eines Ungültigkeitszeichens mit einem von dem Markierungszeichen unterschiedlichen vorbestimmten Bitmuster aufweist und daß das Ungültigkeitszeichen übertragen wird als Antwort auf das Auftreten einer vorbestimmten Übertragungsbedingung, und daß die ungültige Nachricht angezeigt wird.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Markierungszeichen eine erste vorbestimmte Zahl von aufeinanderfolgenden Bits einer bestimmten Art aufweist, und daß das Ungültigkeitszeichen eine zwei ce vorbestimmte Anzahl von aufeinanderfolgenden Bits einer bestimmten Art aufweist, wobei die zweite vorbestimmte Anzahl größer als die erste vorbestimmte Anzahl ist.

6. Verfahren nach Anspruch 5, gekennzeichnet durch den Schritt zur Anzeige der Nachricht, wenn sie übertragen wird und nach dem Erkennen einer Folge einer dritten vorbestimmten Anzahl von Bits einer bestimmten Art, wobei die dritte vorbestimmte Anzahl kleiner als die erste vorbestimmte Anzahl ist und ein nicht signifikantes Bit einer von der genannten bestimmten Bitart unterschiedlichen Art unmittelbar nach der genannten Folge eingesetzt wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die dritte vorbestimmte Anzahl um eins niedriger als die erste vorbestimmte Anzahl ist.

29. September 1978

9 0 9 8 1 L / 1 100

ORlQIMAL INSPECTED

8. Verfahren zum seriellen Empfang von Daten, die nach dem Verfahren gemäß einem der vorangehenden Ansprüche übertragen wurden, gekennzeichnet durch die Überwachung der seriell empfangenen Nachricht zur Ableitung des genannten Anfangsmarkierungszeichens und dadurch die anschließende Aussonderung der eingesetzten nicht signifikanten Bits aus der empfangenen Nachricht.

9. Vorrichtung zur seriellen Übertragung von Informationen in Form von Datennachrichten, die einer Behandlung gemäß dem Verfahren nach einem der vorangehenden Ansprüche unterzogen wurden, gekennzeichnet durch Markierungszeichenerzeugungsmittel (203) zur Erzeugung des genannten Markierungszeichens in Form von vorbestimmten Bitmustern, Übertragungssteuermitteln (208) zur Übertragung des genannten Markierungszeichens als Anfangsmarkierungsζeichen zur Identifizierung des Anfangs der genannten Nachricht, Einsatzmittel (207) zur Überwachung der genannten Nachricht und für den selektiven Einsatz der genannten vorbestimmten nicht signifikanten Bits in die Nachricht, so daß verhindert wird, daß in der übertragenen Nachricht außer an den gewünschten Stellen das vorbestimmte Bitmuster auftritt.

10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Übertragungssteuermittel (208) ein Beendigungsmarkierungszeichen übertragen, durch das Ende einer Nachricht angezeigt wird und das die Vorrichtung Sperrmittel (209, 216) enthält, die die Operation der Einsatzmittel sperren, während das Anfangsmarkierungszeichen und das Beendigungsmarkierungszeichen überprüft werden.

29. September 1978

90981Α/1ΊΠ0

11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das Begrenzungszeichen durch das Markierungszeichen gebildet wird.

12. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das Begrenzungszeichen die Form eines ungültigen Zeichens aufweist, mit von dem genannten Markierungszeichen unterschiedlichen vorbestimmten Bitmustern, und das die Vorrichtung Ungültigkeitslesemittel

(216) enthält, durch die das Auftreten einer vorbestimmten Übertragungsbedingung erkannt wird, durch die angezeigt wird, daß die Nachricht ungültig ist und ein Ungültigkeitssteuersignal (ABT EN) erzeugt wird, welches bewirkt, daß die übertragungssteuermittel das genannte abweichende vorbestimmte Bitmuster übertragen.

13. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß das genannte Markierungszeichen eine erste Anzahl von aufeinanderfolgenden Bits einer bestimmten Art enthält, und daß das Ungültigkeitsζeichen eine zweite vorbestimmte Anzahl von aufeinanderfolgenden Bits von der genannten Art enthält, wobei die zweite vorbestimmte Anzahl größer als die erste vorbestimmte Anzahl ist.

14. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die genannten Einsatzmittel (207) beim Feststellen einer Folge der dritten vorbestimmten Anzahl von Bits der genannten Art, die kleiner als die genannte erste vorbestimmte Anzahl ist, ein nicht signifikantes Bit unmittelbar nach der genannten Folge einsetzt, das unterschiedlich ist von der genannten Bitart.

29. September 1978

0098U/1 100

15. Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die dritte vorbestimmte Anzahl um eins kleiner als die erste vorbestimmte Anzahl ist.

16. Vorrichtung nach Anspruch 14 oder 15, dadurch gekennzeichnet, daß die Übertragungssteuermittel ein Serienschieberegister (208) enthalten, in das die Bits der genannten Nachricht eingeschoben werden, und das die Einsatzmittel (207) ausgewählte Stufen des Schieberegisters (208) überwachen und beim Feststellen, daß der Inhalt der ausgewählten Stufen die dritte vorbestimmte Anzahl von Bits der genannten bestimmten Art enthält, das Verschieben der Nachricht in den Schieberegistern (208) für eine Bitzeit sperrt, und wobei ein Bit einer von der genannten Art unterschiedlichen Art in das Schieberegister eingesetzt wird.

17. Vorrichtung zum seriellen Empfangen von Informationen in Form einer Datennachricht, die durch eine Vorrichtung gemäß einem der Ansprüche 9-16 übertragen wurde, gekennzeichnet durch eine Empfangsüberwachungsschaltung (407) zum Überprüfen der empfangenen Nachricht für das genannte Anfangsmarkierungszeichen und durch Löschmittel (408) zum Entfernen der eingesetzten nichtsignifikanten Bits aus der empfangenen Nachricht.

18. Vorrichtung nach Anspruch 17, gekennzeichnet durch ein Empfängerschieberegister (401), in das die empfangene Nachricht geschoben wird, wobei die genannten Löschmittel (408) beim Feststellen eines vorbeschriebenen Musters in der empfangenen Nachricht das Verschieben der empfangenen Nachricht in dem Empfängerschieberegister (401) für eine Bitzeit sperrt, wodurch die Entfernung eines eingesetzten nicht signifikanten Bits bewirkt wird.

29. September 1978

9098U/1 100

19. Vorrichtung nach Anspruch 18, gekennzeichnet durch einen Prüfzeichengenerator (205, 206) zur Erzeugung eines ersten Prüfzeichens als vorbestimmte Funktion von ausgewählten Bits von der genannten Nachricht, wobei die genannten Übertragungssteuermittel (208) das Prüfzeichen als Teil der Nachricht übertragen und durch einen zweiten Prüfzeichengenerator (410), der ein zweites Prüfzeichen als vorbestimmte Funktion der ausgewählten Bits in der empfangenen Nachricht bildet und wobei Prüfzeichenvergleichsmittel (419) das genannte zweite Prüfzeichen mit dem empfangenen ersten Prüfzeichen vergleichen.

29. September 1978

9098U/1 100