DE2838008C3 - Adreßdecoder in MOS-Schaltkreistechnik, insbesondere für dynamische Halbleiterspeicher - Google Patents

Adreßdecoder in MOS-Schaltkreistechnik, insbesondere für dynamische Halbleiterspeicher

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DE2838008C3 DE19782838008 DE2838008A DE2838008C3 DE 2838008 C3 DE2838008 C3 DE 2838008C3 DE 19782838008 DE19782838008 DE 19782838008 DE 2838008 A DE2838008 A DE 2838008A DE 2838008 C3 DE2838008 C3 DE 2838008C3
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Description

s Die Erfindung bezieht sich auf einen Adreßdecoder in
MOS-Schaltkreistechnik, insbesondere für dynamische
Halbleiterspeicher, bei dem eine der Anzahl der Adreß-Bit entsprechende Anzahl von als laterale Feldeffekttransistoren ausgeführte, mit ihren jeweiligen Gates über eine Adreßleitung steuerbare Adreßtransistoren und ein Speisetransistor zu einem NOR-Gatter zusammengeschaltet sind, dessen Signalausgang zur Aktivierung einer adressierten Einrichtung dient.
Bekanntlich muß zum Betrieb eines Decoders nach dem NOR-Gate-Prinzip zu jeder Adresse eine komplementäre Adresse gebildet werden, was einen nicht unerheblichen Aufwand in der Peripherie von zu adressierenden Einrichtungen bedeutet. Hoher schaltungstechnischer Aufwand bedingt jedoch bestimmte, beispielsweise das Layout oder die Schaltgeschwindig-
keit solcher Schaltkreise betreffende Probleme.
Bei in integrierter MOS-Schaltkreistechnik hergestellten Einrichtungen, wie beispielsweise dynamischen Halbleiterspeichern, ist in aller Regel ein Substratanschluß vorgesehen, der erfinriungsgemäß ausgenutzt wird.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen die angeführten Probleme beseitigenden Adreßdecoder, insbesondere für dynamische Halbleiterspeicher, zu schaffen, bei dem die bekannten Nachteile nicht auftreten und darüber hinaus ausschließlich Schaltungselemente verwendet werden, deren Integration in den betreffenden Schaltkreis keine besonderen Herstellungsprozeduren erfordert
Der Erfindung liegt der Gedanke zugrunde, zur Lösung der bestehenden Probleme ein an sich bekanntes Schaltelement, nämlich den Vertikalstruktur-Feldeffekt-Transistor (VS-FET) heranzuziehen (vgl. z. B. Mitsubishi: »IGFET Device Operates at Ultrahigh Frequency«; Electronics, Voi. 49, Nr. 15, Juli 1976, pp. 3E-4E).
Die der Erfindung zugrunde liegende Aufgabe wird durch einen Adreßdecoder in MOS-Schaltkreistechnik, insbesondere für dynamische Halbleiterspeicher, gelöst, bei dem eine der Anzahl der Adreß-Bit entsprechende Anzahl von als laterale Feldeffekttransistoren ausgeführte, mit ihren jeweiligen Gates über eine Adreßleitung steuerbare Adreßtransistoren und ein Speisetransistor zu einem NOR-Gatter zusammengeschaltet sind, dessen Signalausgang zur Aktivierung einer adressierten Einrichtung dient.
Der erfindungsgemäße Adreßdecoder ist dadurch gekennzeichnet, daß je Adreßtransistor ein als an sich bekannter Vertikalstruktur-Feldeffekttransistor (VS-FET) ausgeführter Hilfsadreßtransistor vorgesehen ist, daß die Drain-Anschlüsse aller Hilfsadreßtransistoren mit den Source-Anschlüssen aller Adreßtransistoren und dem Source-Anschluß des Speiseti ansistors in einem den Signalausgang des NOR-Gatters bildenden Knoten zusammengeschaltet sind, daß die diffundierten Gebiete der Hilfsadreßtransistoren mit einem Abstand voneinander angeordnet sind, der so dimensioniert ist, daß ein betreffender Transistor bei auf Nullpotential liegendem Gate sperrt und bei auf hohem Potential, vorzugsweise B^triebsspannungspotential, liegendem Gate leitet, daß die Drain-Anschlüsse der Adreßtransistoren gemeinsam auf ein hohes Potential, vorzugsweise Betriebsspannungspotential, gelegt sind und daß die Gates der Hilfsadreßtransistoren jeweils an eine der den betreffenden Adreßtransistor steuernden Adreßleitungsader zugeordnete Adreßleitungsader angeschlossen ist.
Die Erfindung bietet den Vorteil, daß durch die Anordnung von einseitig auf dem Substratvorspannungspotential liegenden VS-FET das bekannte, eingangs erwähnte Problem behebbar ist und daß die Benutzung von VS-FET keine besonderen fertigungstechnischen Maßnahmen voraussetzen.
Weiterbildungen der Erfindung sind durch die in den Unteransprüchen angegebenen Merkmale gekennzeichnet.
Im folgenden wird die Erfindung an Hand mehrerer Figuren erläutert.
Fig. 1 zeigt den Schnitt durch einen an sich bekannten Vertikalstruktur-Feldeffekt-Transistor und das zugehörige Schaltungssymbol;
F i g. 2 zeigt die schaltungsmäßige Anordnung eines Ausführungsbeispiels für den erfindungsgemäßen
Adreßdecoder.
Wie bereits erwähnt, zeigt F i g. 1 den Schnitt durch einen an sich bekannten Vertikalstruktur-Feldeffekt-Transistor (VS-FET). Mit diesem Schaltelement kann ein gemäß Fig.2, die jedoch nur ein Aus.'ührungsbeispiel für die Erfindung zeigt, aufgebauter erfindungsgemäßer Adreßdecoder realisiert werden Der Abstand L, der zwischen den diffundierten Gebieten des Transistors besteht, muß erfindungsgemäß so dimensioniert sein, daß der Transistor bei einem Gate-Potential von 0 V leitet und bei einem Gate-Potential entsprechend dem Betriebsspannungspotential ίΛ>ο sperrt.
Fig. 2 zeigt, wie bereits erwähnt, die schaltungstechnische Anordnung eines Ausführungsbeispiels für den erfindungsgemäßen Adreßdecoder. Das gezeigte Ausführungsbeispiel bezieht sich auf die Anwendung des Adreßdecoders auf die Adressierung eines Aktivierungstransistors Ti für eine Wortleitung WL eines dynamischen Halbleiterspeichers. Über die Adreßleitungsadern einer Adreßleitung AL sind die Gates von als laterale FET ausgeführten Adreßtransistoren Ta ansteuerbar. Jeder Adreßleitungsader ist eine weitere Adreßleitungsader individuell zugeordnet, über die jeweils das Gate G eines einem betreffenden Adreßtransistor Ta individuell zugeordneten Hilfsadreßtransistors Tau ansteuerbar ist Erfindungsgemäß sind die Hilfsadreßtransistoren TAh als Vertikalstruktur-Feldeffekttransistoren (VS-FET) gemäß Fig. 1 ausgeführt, deren Source-Anschlüsse S mit dem Substratanschluß 5 identisch sind. Alle Source-Anschlüsse der Hilfsadreßtransistoren Tau liegen somit zwangsläufig auf einem Substratvorspannungspotential Usub- Ihre Drain-Anschlüsse D sind gemeinsam mit den Source-Anschlüssen der Adreßtransistoren Ta und eines Speisetransistors in einem Knoten 1, der dem Signalausgang des aus allen genannten Transistoren gebildeten NOR-Gatters entspricht, zusammengeschaltet. Die Drain-Anschlüsse der Adreßtransistoren Ta liegen gemeinsam auf hohem Potential, vorzugsweise dem Betriebsspannungspotential Uno- Sie können jedoch gemäß einer Weiterbildung der Erfindung mit einer Chip-F.nable-Taktleitung CE, an die auch das Gate des SpeisetransLstors angeschlossen ist, verbunden sein. Gemäß einer anderen Weiterbildung der Erfindung können die Drain-Anschlsüse der Adreßtransistoren TA mit einer Aktivierungstaktleitung Φ, an die auch der Drain-Anschluß des über den Knoten I steuerbaren Aktivierungstransistors Ti angeschlossen ist, verbunden sein. Erfindungsgemäß sind die diffundierten Gebiete n* der VS-FET mit einem Abstand L voneinander angeordnet, der so dimensioniert ist, daß ein betreffender Transistor bei auf Nullpotential liegendem Gate C leitet und bei auf hohem Potential liegendem Gate Gsperrt.
Gemäß einer Weiterbildung der Erfindung ist jede Adreßleitungsader mit der ihr zugeordneten weiteren Adreßleitungsader zu einer einzigen Adreßleitungsader zusammengefaßt.
Im folgenden wird die Wirkungsweise des erfindungsgemäßen Adreßdecodiers erläutert.
Der Knoten 1 wird auf hohes, den Aktivierungstransistor Π leitend steuerndes Potential gelegt, wenn jede Ader der Adreßleitung auf hohem Potential liegt (UND-Bedingung). Damit wird jeder der Adreßtransistoren Ta leitend gesteuert und jeder der Hilfsadreßtransistoren Tau auf Grund der Dimensionierung des Abstandes L gesperrt. Das an den Drain-Anschlüssen der Adreßtransistoren T.\ liegende hohe Potential kann demnach auf den Knoten 1 durchgreifen. Liegt eine oder jede der Adern der Adreßleitung AL auf Nullpotential, so wird der jeweils betreffende Adreßtransistor 7"^ gesperrt und der jeweils betreffende Hilfsadreßtransistor Tah leitend gesteuert. Damit greift das Substratvorspannungspotenlial Usub auf den Knoten 1 durch. Der Aktivierungstransistor 7Ί kann somit auch bei durch den Chip-Enable-Takt CE leitend gesteuertem Speisetransistor nicht entsperrt werden.
Der erfindungsgemäße Adreßdecoder ist außer für eine Anwendung auf die Aktivierung einer Wortleitung bei dynamischen Halbleiterspeichern auch für Anwendungen in anderen in integrierter MOS-Schaltkreistechnik hergestellten Einrichtungen, deren Substrat an einer Substratvorspannung liegt, geeignet.
Hierzu 1 Blatt Zeichnungen

Claims (4)

Patentansprüche:
1. Adreßdecoder in MOS-Schaltkreistechnik, insbesondere für dynamische Halbleiterspeicher, bei ·; dem eine der Anzahl der Adreß-Bit entsprechende Anzahl von als laterale Feldeffekttransistoren ausgeführte, mit ihren jeweiligen Gates über eine Adreßleitung steuerbare Adreßtransistoren und ein Speisetransistor zu einem NOR-Gatter zusammengeschaltet sind, dessen Signalausgang zur Aktivierung einer adressierten Einrichtung dient, dadurch gekennzeichnet, daß je Adreßtransistor (Ta) ein als an sich bekannter Vertikalstruktur-Feldeffekttransistor (VS-FET) ausgeführter Hilfs- ti adreßtransistor (Tau) vorgesehen ist, daß die Drain-Ar.schlüsse (D) aller Hilfsadreßtransistoren (ΤΑη)π\\1 den Source-Anschlüssen aller Adreßtransistoren (Ta) und dem Source-AnschluB des Speisetransistors in einem den Signalausgang des NOR-Gatters bildenden Knoten (1) zusammengeschaitet sind, daß die diffundierten Gebiete (n+) der Hilfsadreßtransistoren (Tau) mit einem Abstand (L) voneinander angeordnet sind, der so dimensioniert ist, daß ein betreffender Transistor bei auf >■; Nullpotential liegendem Gate ("Gesperrt und bei auf hohem Potential, vorzugsweise Betriebsspannungspotemial (Udd), liegendem Gate (G) leitet, daß die Drain-Anschlüsse der Adreßtransistoren (Ta) gemeinsam auf ein hohes Potential, vorzugsweise so Betriebsspannungspotential (Udo), gelegt sind und daß die Gates (G) der Hilfsadreßtransistoren (T'ah) jeweils an eine der den betreffenden Adreßtransistor (Ta) steuernden Adreßleitungsader zugeordnete weitere Adreßleitungsader angeschlossen ist. ii
2. Adreßdecoder nach Anspruch 1, dadurch gekennzeichnet, daß jede der Adreßleitungsadern jeweils mit der ihr zugeordneten weiteren Adreßleitungsader zu einer einzigen Adreßleitungsader zusammengefaßt ist. 4»
3. Adreßdecoder nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Drain-Anschlüsse der Adreßtransistoren (TA)gemeinsam an eine Chip-Enable-Taktleitung (CE) angeschlossen sind.
4. Adreßdecoder nach Anspruch 1 oder 2, dadurch 4r> gekennzeichnet, daß die Drain-Anschlüsse der Adreßtransistoren (ΤΛ) gemeinsam an eine Aktivierungstaktleitung (Φ angeschlossen sind.
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