DE2835533A1

DE2835533A1 - Verfahren zur durchfuehrung einer korrektur eines doppel-bit-fehlers, in einem speichersystem, das nur eine korrekturlogik fuer einen einzel-bit-fehler enthaelt, und vorrichtung zur durchfuehrung des verfahrens

Info

Publication number: DE2835533A1
Application number: DE19782835533
Authority: DE
Inventors: James Herman Scheuneman; John Reed Trost
Original assignee: Sperry Rand Corp
Current assignee: Sperry Corp
Priority date: 1977-08-25
Filing date: 1978-08-14
Publication date: 1979-03-01
Also published as: IT7826807A0; IT1192266B; JPS5446444A; FR2401491A1; CA1105145A; US4139148A

Description

BROSE ^DKalBROSE KarlA-Dn^OC D.KarlDn^^OC Diplom

Ingenieure

D-8023 München-Pullach. Wiener Sir. 2; Tel. (089) 7 9? 30 "»1: TeIc χ ·;2ί2!47 L.-os J; Cables: Oatentibus· München

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SPERRY RAND CORPORATION, eine Firma nach den Gesetzen des Staates Delaware, USA, 129o Avenue of the Americas, New York, New York, Io o19, USA

Verfahren zur Durchführung einer Korrektur eines Doppel-Bit-Fehlers, in einem Speichersystem, das nur eine Korrekturlogik für einen Einzel-Bit-Fehler enthält, und Vor richtung zur Durchführung des Verfahrens.

Die Erfindung betrifft ein Verfahren zur Durchführung einer Korrektur eines Doppel-Bit-Fehlers, in einem Speichersystem, das nur eine Korrekturlogik für einen Eirizel-Bit-Fehler enthält und auf einer Vorrichtung zur Durchführung des Verfahrens.

Halbleiterspeichereinheiten, die aus hochintegrierten LSI-Schaltkreisen hergestellt wurden, haben sich für manche Anwendungen der Speicherung digitaler Information als kosteneffektiv erwiesen. Die meisten Speichereinheiten bestehen aus einer Vielzahl ähnlicher Speichereinrichtungen

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oder Bit-Ebenen, von denen jede so organisiert ist, daß sie so viele Speicherzellen oder - Bits enthält, wie es möglich ist, um die Kosten pro Bit zu verringern, und um auch Adressierungs-, Lese- und Schreibschaltkreise zu enthalten, mit denen die An zahl von Verbindungen zu jeder Speichereinrichtung minimiert werden. Bei einigen Konstruktionen führte dies zu einer optimalen Speichereinheit oder Bit-Ebene, die mit N Worten von jeweils einem Bit organisiert war, wobei N eine Zweierpotenz ist, typisch 256,1o24 oder 4o96. Aufgrund der 1-Bit-Organisation der Speichereinrichtung hat sich eine Einzel-Bit-Fehler-Korrektur bei Doppel-Bit-Fehler-Erfassung,wie sie von Hamming in der Veröffentlichung "Error detecting and correcting codes" , R.W. Hamming, The Bell System Journal, Bd.XXVI ,April 195o,Nr.2, Seiten 147-16o, beschrieben wurde als sehr effektiv erwiesen, wenn man einen teilweisen oder vollständigen Ausfall einer einzelnen Speicherzelle oder eines Bits in einem vorhandenen Wort zuläßt,d.h. einen Einzel-Bit-Fehl er, wobei das Wort eine Größe aufweist, die gleich der Wortkapazität der Speichereinrichtung ist, ohne daß ein Verlust von aus der Speichereinheit ausgelesenen Daten bewirkt wird. Hierdurch wird die wirksame mittlere Störungszeit (MTBF) der Speichereinheit vergrößert.

Da die Speichereinrichtungen sehr komplex sind, und da viele von ihnen in einer Halbleiterspeichereinheit verwendet werden, stellen sie üblicherweise die dominante Fehlerkomponente in einer Speichereinheit dar. Folglich ist es allgemeine Praxis, eine Form einer Einzel-Bit-Fehler-Korrektur bei Doppel-Bit-Fehler-Erfassung der von Hamming beschriebenen Linien (lines) zu verwenden. (Vergleiche ebenfalls die Veröffentlichung "Cyclic Codes For Error", W.W. Peterson, und andere, Proceedings of the IRE₉ Bd.49, Januar 1961, Seiten 228-235.) Wenn schon eine Einzel-Bit-FehlerKorrektur die Duldung von Speicherzellenfehlern zuläßt, so vergrö'ßert das Ausfallen von mehreren von ihnen die statistische Wahrscheinlichkeit zwei von ihnen, das heißt einen Doppel-Bit-

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Fehler in dem gleichen Wort zu finden. Da zwei fehlerhafte Speicherzellen in dem gleichen Wort nicht ohne eine relativ komplizierte Logik korrigiert werden können,im Vergleich mit einer Logik, die zur Einzel-Bit-Fehler-Korrektur und Doppel-Bit-Fehler-Erfassung benötigt wird, war es die allgmeine Praxis, reguläre präventive Wartungsarbeiten an der Speichereinheit vorzunehmen, wobei alle auswechselbaren Bit-Ebenen der Speichereinheit, in denen Einzel-Bit-Fehl er früher bestimmt wurden, durch neue fehlerfreie Bit-Ebenen ersetzt wurden. Ein solches System benutzte eine Programmfehlerprotokoll ieru^g der Adressen, die die zu ersetzenden Bit-Ebenen identifizieren oder alternativ die Verwendung von Fehlerprotokollspeichern in denen die Adresse jeder Bit-Ebene, in der ein Einzel-Bit-Fehler erfaßt wurde, in einem separaten Pufferspeicher protokolliert oder gespeichert wurde. Derartige Protokol1 speicher eliminieren statistisch die Möglichkeit eines nicht korrigierbaren Doppel-Bit-Fehlers in einer LSI-Speichereinheit, die eine Einzel-Bit-Fehler-Korrektur und Doppel-Bit-Fehler-Erfassungslogik verwendet, durch Sicherstellung der richtigen vorbeugenden Wartungsarbeiten. Derartige Fehlerprotokollspeicher in LSI-Speichereinheiten sind in der US-PS 3 917 933 und den US-PS 39o62oo und 3999051 beschrieben. Obwohl derartige Fehlerprotokol1 speicher in LSI-HaIbleiterspeichereinrichtungen weite Anwendung erfahren haben, ist es wünschenswert, daß die Fähigkeit einer Doppel-Bit-Fehler-Korrektur bei Mehrfach-Bit-Fehler-Erfassung (DEC₅MED; double bit error correction ,multiple bit error detection) vorhanden ist, wenn die komplexe und teure Logik, die üblicherweise hierzu vorgesehen ist, vermieden werden kann.

Aufgabe der vorliegenden Erfindung ist es daher, die Möglichkeiten einer solchen Doppel-Bit-Fehler-Korrektur in einer LSI-HaIbleiterspeichereinrichtung zu schaffen, wobei die derzeitige komplexe und teure Logik, die bei den bekannten Doppel-Bit-Fehler-Korrekturtechniken angewandt wird, vermieden wird.

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Diese Aufgabe wird durch die im Kennzeichenteil des Patentanspruches 1 angegebenen Merkmale gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.

Zusammenfassend verwendet die vorliegende Erfindung einen Fehlerprotokoll speicher oder einen Syndrom-Bit-Speicher in Kombination mit einem Daten-Bit-Speicher, einem Prüf-ßit-Speicher und eine Einzel-Bit-Fehler-Korrektur-,Doppel-B it-Fehler-Erfassungs-(SEC₅DED) Fehlerkodierung und - Logik, um sowohl eine Einzel-Bitals auch Doppel-Bit-Fehler-Korrektur des zugeordneten Datenwortes zu erhalten.

Anfänglich ist das gespeicherte Datenwort beim Auslesen fehlerfrei (wobei dieses Datenwort aus den Daten-Bits, die in dem Daten-Bit-Speicher gespeichert sind und den Prüf-Bits, die in dem Prüf-Bit-Speicher gespeichert sind, besteht, wobei beide an einem einzel adressierbaren Wort Platz in der LSI-Halbleiter Speichereinheit gespeichert sind); Wenn beim Auslesen der Daten-Bits und der Prüf-Bits der Syndrom-Bit-Generatorteil der SEC-, DED-Logik einen Einzel-Bit-Fehl er erfaßt, so werden Syndrom-Bits in üblicher Weise erzeugt und zur Korrektur des Einzel-Bit-Fehlers in dem Datenwort verwendet und dann in dem Syndrom-Bit-Speicherteil des adressierbaren Platzes der Speichereinheit des zugeordneten Datenwortes gespeichert. Wenn beim Auslesen der Daten-Bits und der Prüf-Bits des zuvor Einzel-Bit korrigierten Datenwor.tes der Syndrom-Bit-Generator einen Doppel-Bit-Fehl er erfaßt wird so werden die Einzel-Bit-Fehl er-Korrektur-Syndrom-Bits , die jetzt in dem zugeordneten Syndrom-Bit-Speicherteil des adressierbaren Platzes des Datenwortes gespeichert sind, dazu verwendet, den zuvor erfaßten Einzel-Bit-Fehl er zu korrigieren. Das Einzel-Bit-Fehler korrigierte Datenwort wird dann durch den Syndrom-Bit-Generator erneut behandelt, um die Syndrom-Bits zu erzeugen, die in ihm den zu korrigierenden zweiten Bit-Fehler identifizieren. Die zweifach Einzel-Bit-Fehler korrigierten Daten-Bits werden dann mit einer anfordernden Anforderungseinrichtung

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(requesting requester) verbunden, während die ersten Einzel-Bit korrigierenden Syndrom-Bits in dem zugeordneten Syndrom-Bit-Speicher an demadressierbaren Platz des zweifach Einzel-Bit-Fehler korrigierten Datenwortes zurückgehalten werden.

Die Erfindung schafft also ein Verfahren und eine Vorrichtung zur Erzielung der Möglichkeit einer Doppel-Bit-Fehler-Korrektur in einem Großraum integrierten (LSI )-Halbleiterspeichersystem, in dem nur eine Einzel-Bit-Fehler-Korrektur -, Doppel-Bit-Fehler-Erfassungs-(SEC,DED) Logik enthalten ist. Das Verfahren basiert auf der statistischen Annahme, daß in einem LSI-HaIbleiterspeicher im wesentlichen alle Fehler in den Daten-Bits die ein Datenwort bilden, anfänglich ein Einzel-Bit-Fehler sind und daß steigende Mehrfach-Bit-Fehler,d.h.Doppel - Dreifach- usw. Fehler in einem direkt anwachsenden Verhältnis der Verwendung oder Auswahl der Datenworte auftreten. Bei der vorliegenden Erfindung werden anfänglich alle Datenworte auf Fehlerfreiheit überprüft. Eine darauf folgende Erfassung von Einzel-Bit-Fehlern führt zu einer Korrektur des Einzel-Bit-Fehlers und zur Speicherung eines Einzel-Bit-Fehler korrigerenden Syndrom-Bits in einem Syndrom-Bit-Speicher. Eine anschließende Erfassung von Doppel-Bit-Fehlern in den Datenworten, in denen zuvor ein Einzel-Bit-Fehler erfaßt und korrigiert wurde, führt zu einer Korrektur des zuvor erfaßten Einzel-Bit-Fehlers durch die Einzel-Bit-Fehler korrigierenden Syndrom-Bits. Dieses Datenwort, in dem ein Einzel-Bit-Fehler korrigiert wurde, wird dann erneut Einzel-Bit-Fehler korrigiert, d.h., es werden zwei auf einander folgende Einzel-Bit-Fehler-Korrekturen durchgeführt, um ein zweifach korri giertes Doppel-Bit-Fehler Datenwort zu erhalten.

Im folgenden wird die Erfindung an Hand eines Ausführungsbeispieles im Zusammenhang mit den Figuren ausführlicher erläutert.

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Es zeigt:

Fig. 1, die aus den Figuren la, 1b, besteht,ein Blockschaltbild eines Speichersystems, in dem die vorliegende Erfindung enthalten ist;

Fig. 2a, 2b, 2c, 2d,

beispielhafte Zeitdiagramme,die den betroffenen Operationen des Speichersystems von Fig.1 zugeordnet sind;

Fig. 3a, 3b, 3c, 3d,

Darstellungen von Flußdiagrammen der betroffenen Operationen des Speichersystems von Fig. 1;

Fig. 4 eine Darstellung, wie auswechselbare 262 K,

4o96-Bit-Bit-Ebenen in dem Speicher mit direktem Zugriff der Fig. 1 angeordnet sind;

Fig. 5 eine Darstellung des Formates eines Adresswortes., das zur Adressierung eines adressierbaren Platzes in dem Speicher mit direktem Zugriff der Fig. 1 verwendet wird;

Fig. 6 eine Darstellung des Formates der Syndrom-Bits, die von dem Fehler-Korrektur-Schaltkreis von FigJ erzeugt wurden.

Im folgenden wird auf die Figuren 1a, 1b, Figuren 2a, 2b, 2c, 2d, und Figuren 3a, 3b, 3c, 3d, bezuggenommen, in denen ein Blockschaltbild eines die vorliegende Erfindung enthaltenen Speichersystems, Zeitdiagramme dessen typischer Operationen bzw. Flu3-diagramme einer Funktionsbeschreibung dessen typischer Operationen dargestellt sind. Bei dem elektronischen Datenverarbeitungssystem,in dem das Speichersystem von Fig. 1 enthalten ist, wird eine Vielzahl, z.B. N = 8,von Anforderungseinrichtungen (requester) RO-R7 verwendet. Alle Anforderungseinrichtungen R0-R7 können über ihre entsprechenden Prioritätsanforderungssignale gleichzeitig einen Zugriff zu den zugeordneten Hauptspeicher mit direktem Zugriff (RAM ,random access memory) 1o anfordern, für den ein Anforderungskonflikt auftreten könnte.

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Entsprechend leiten in einem solchen elektronischen Datenverarbeitungssystem die Anforderungseinrichtungen ,denen verschiedene numerische Prioritätsbezugswerte zugewiesen sind, ihre Prioritätsanforderungssignale zu einer Prioritätsbestimmungslogik. Eine Prioritätslogik 12 bestimmt welcher der bis zu beispielsweise 8 Anforderungseinrichtungen R0-R7, die gleichzei tig einen Zugriff zu dem zugeordneten RAM 1o fordern, Priorität zu gwähren ist. Fortschrittlichere Prioritätssysteme können eine umlaufende Priorität zwischen den einzelnen Anforderungseinrichtungen vorsehen, die auf der akkumulierten Prioritätsvorgeschichte basiert (vergleiche US-PS 4oo9 47o)

In dem Ausführungsbeispiel der Fig. 1 koppelt jede der Anforderungseinrichtungen R0-R7, wenn sie Zugriff zu den RAM 1o verlangt ihr entsprechendes Prioritätsanforderungssignal simultan über ein Kabel 13 an die Prioritätslogik 12 und koppelt über ein Kabel 15 ihre entsprechende Adresse (Wort) des adressierbaren Platzes in dem RAM 1o,zu dem sie Zugang verlangten ein Speicher-Adress-Register (MAR) 14. Zu vorgegebenen Zeitpunkten,die üblicherweise von dem Empfang eines Prioritätsanforderungs signales auf dem Kabel 13 von einer Anfroderungseinrichtung bestimmt werden, oder von einem internen Taktgeber des RAM 1o, wird die Prioritätslogik 12 durch ein "Takte neues Prioritätssignal" (clock new priority signal, im folgenden CNP-Signal genannt),wie auf einer Leitung 16,beeinflußt. Das CNP-Signal steuert tormäßig alle Prioritätsanforderungssignale in die Prioritätslogik 12 hinein»die zu diesem Zeitpunkt (CNP) dorthin gekoppelt sind. Die Prioritätslogik 12 bestimmt dann, welchem der 1-8 Prioritätsanforderungssignale von den entsprechenden Anforderungseinrichtungen R0-R7 eine Priorität einzuräumen ist. Die Prioritätslogik erzeugt dann ein Steuerungsanfangssignal ( initiate controller signal ) ,das über eine Leitung 2o die Zeitsteuerung des Speicherzugriffes einleitet. Eine Steuerung 18 verbindet weiterhin über ein "Lade- MAR- Signal" auf einer Leitung 5o das dekodierte Ausgangssignal der Prioritätslogik 12 zu einem Speicher-Adress-Register (im folgenden MAR ge-

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nannt) auf einer aktivierten Leitung von 8 Leitungen eines Kabels 22. Die eine aktivierte Leitung des Kabels 22 setzt eine Torschaltung 14a des MAR 14 in Bereitschaft, um das Adresswort zu empfangen, das der einen Anforderungseinrichtung zugeordnet ist, der durch die Prioritätslogik 12 eine Priorität eingeräumt wurde. Dieses Adresswort aus dem MAR 14 wird dann simultan zu einem Daten-Bit-Speicher 10c des Speichers mit direktem Zugriff 10 (im folgenden RAM genannt) über ein Kabel 24 zugeführt.

Das RAM 1o ist, wie in Fig. 4 dargestellt, von bekanntem Aufbau. Das RAM 1o ist ein LSI-HaIbleiterspeicher, mit z.B. 162 K Worten jeweils 52 Bits Länge, das 38 Daten-Bits, 7 Prüf-Bits (ein schließlich eines Gesamt-Parity-Bits) und 6 Syndrom-Bits enthält (und ein Parity-Bit für die 6 Syndrom-Bits). Das RAM 1o ist in 64 Wortgruppen aufgeteilt, wobei jede Wortgruppe 52 Bit-Ebenen aufweist, wobei jede Bit-Ebene eine hochintegrierte(LSI)-Ebene von 4o96 Bits oder Speicherplätzen ist. Die gleich rangigen (like ordered ) Bit-Ebenen jeder der 64 Wortgruppen sind ebenfalls in 52 -Bit-Ebenen-Gruppen aufgeteilt, jede mit 64 Bit-Ebenen. Eine Adressierung des RAM 1o erfolgt durch simultanes Auswählen einer der 64 Wortgruppen und eines der gleichrangigen (like ordered) Bits aus den 4o96 Bits jeder der 52 Bit-Ebenen in der einen ausgewählten Wortgruppe. Dies bewirkt ein simultanes Auslesen,d.h. parallelesAuslesen, der 38 Daten-Bits und der 7 Prüf-Bits, einschließlich des einen Parity-Bits, das den Bit-Platz des Einzel-Bit-Fehlers in dem entsprechenden Daten-Wort bezeichnet, das das Datenwort und die 6 Einzel-Bit-Fehler-Korrektur-Syndrom-Bits und das dem Syndrom -Bit zugeordnete Parity-Bit bildet. Die Adressierung des einen ausgewählten oder adressierbaren Platzes in dem RAM 1o wie er das Adresswort in dem MAR 14 definiert ist, verbindet die 38 Daten-Bits aus dem Daten-Bit-Speicher 1oa über ein Kabel 25 zu einem UND-Gatter 26 eines Daten-Bit-Registers 28; die 7 Prüf-Bits,einschließlich eines Gesamt-Parity-Bits, aus dem Prüf- Bit-Speicher 1 ob über ein Kabel 29 zu einem UND-Gatter 3o eines PrUf-Bit-Registers 32; und 6 Syndrom-

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Bits aus dem Syndrom-Bit-Speicher loc über ein Kabel 33 mit einem UND-Gatter 34 eines Syndrom-Bit-Registers 36. Im folgenden wird auf Fig. 5 Bezug genommen in der das Format eines Adresswortes dargestellt ist, das zur Auswahl oder Adressierung eines Wortes aus den 262 K Worten, die in dem RAM 1o gespeichert sind, verwendet wird. Bei diesem Aufbau des Adresswortes wählen die 6 Bits

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höherer Ordnung, d.h. 2-2 entsprechend ihren Einsen oder

17 12 Nullen in der entsprechenden Bit-Stelle 2-2 ,eine Wortgruppe aus den 64 Wortgruppen aus oder adressieren sie während die 12 Bits niedrigerer Ordnung 2-2 ein Bit aus den 4o96 Bits auf jeder 52 Bit-Ebenen in der Wortgruppe auswählen oder adressieren,

17 12 die durch die Bits höherer Ordnung 2 - 2 ausgewählt wurde .

Wie oben dargelegt wurde, ermöglicht das Verfahren der vorliegenden Erfindung eine Doppel-Fehler-Korrektur in einem LSI-Speichersystems, in dem nur eine Einzel-Fehler-Korrektur-Doppel Fehler-Erfassungslogik (SEC₅DED) verwendet wird. Das Verfahren basiert auf der statistischen Annahme, daß in einem LSI-HaIbleiterspeicher im wesentlichen alle Fehler in den Daten-Bits, die das Datenwort bilden, anfänglich ein Einzel-Bit-Fehler sind und daß ein Anwachsen von Mehrfach-,d.h. Doppel- Dreifach- usw.-Bit-Fehlern in einem direkt anwachsendem Verhältnis zu der Verwendung oder Auswahl der Daten-Bits auftritt.Bei der vorliegenden Erfindung werden alle Daten-Bits anfänglich auf Fehlerfreiheit untersucht. Eine anschließende Erfassung eines Einzel-Bit-Fehlers führt zu der Korrektur des Einzel-Bit-Fehlers und zur Speicherung des Einzel-Bit-Fehler-Syndrom-Bits in dem Syndrom-Bit-Speicher 1oc. Eine anschließende Erfassung eines Doppel-Bit-Fehlers in den Daten-Bits , in denen zuvor ein Einzel-Bit-Fehler erfaßt wurde, führt zu einer Korrektur durch die Einzel-Bit-Fehler-Korrektur-Syndrom-Bits, die in dem Syndrom-Bit-Speicher 1oc des zuvor erfaßten Einzel-Bit-Fehlers gespeichert wurden. Diese Einzel-Bit-Fehler korrigierten Daten-Bits werden dann erneut Einzel-Bit-Fehler korrigiert , d.h.,es werden zwei aufeinander folgende Einzel-Bit-Fehler-Korrekturen durchgeführt, um ein zweifach korrigiertes Doppel-Bit -Fehler Datenwort zu liefern. Diese Einzel-Bit Fehler-Korrektur- Doppel-Bit-Fehler-Erfassungsmöglichkeit wird

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von einem Syndrom-Bit-Generator 38, einem Syndrom-Bit-Dekodierer 4o und einer Exklusiv- Oder-Logik 42 ( im folgenden XOR genannt) geschaffen. Eine solche Einzel-Bit-Fehler-Korrektur mit Doppel-Bit-Fehler-Erfassung verwendet bekannte Fehler-Korrektur- und-Erfassungstechniken (vergleiche die Veröffentlichungen " Error Detecting and Correcting Codes", R.W. Hamming,The Bell System Journal, Bd. XXVI, April 195o, Nr. 2, Seiten 146-16o).Für die Einzel-Bit-Fehler-Korrektur mit Doppel-Bit-Fehler-Erfassung der 38 Daten-Bits, die in dem Daten-Bit-Speicher 1oa gespeichert sind und für die 7 Prüf-Bits, einschließlich eines Gesamt-Parity-Bits, die in dem Prüf-Bit-Speicher 1ob gespeichert sind, erzeugt der Syndrom-Bit-Generator 38 6 Syndrom-Bits, deren Format in Fig. 6 dargestellt ist und die weiter unten ausführlicher erläutert werden, die über eine Leitung 68 über das UND-Gatter 35 zu dem Syndrom-Bit-Register 36 und zu dem Syndrom-Bit-Speicher 1oc geleitet werden.

Im folgenden wird auf die Figuren 2a - 2d Bezug genommen in denen Zeitdiagramme für die aufeinander folgenden Serien von Operationen eines die vorliegende Erfindung enthaltenen Systems dargestellt sind. Fig.2a, zeigt ein Zeitdiagramm des Speichersystems bei dem in dem ausgelesenen Wort kein Bit-Fehler (NBE> no bit error) erfaßt wurde; Fig.2b ist ein Zeitdiagramm eines Speicher-Systems, bei dem in dem ausgelesenen Wort ein Einzel-Bit-Fehl er (SBE, single bit error) erfaßt wurde; Fig. 2c ist ein Zeitdiagramm eines Speichersystems, in dem in dem ausgelesenen Wort ein Doppel-Bit-Fehler (DBE₅ double bit error) erfaßt wurde und bei dem in dem Datenwort ein Einzel-Bit-Fehler von dem Speicher-System zuvor erfaßt und korrigiert wurde; und Fig.2d ist ein Zeitdiagramm eines Speichersystems, bei dem in einem ausgelesenen Datenwort ein Doppel-Bit-Fehler erfaßt wurde und bei dem ein Einzel-Bit-Fehler in dem Datenwort von dem Speichersystem nicht zuvor erfaßt und korrigiert wurde.

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KEIN BIT-FEHLER (NBE)

Bezugnehmend auf die Figuren 2a, 3a und 3b ist dort die Betriebsweise des Speichersystems dargestellt, das sich anfänglich, d.h. zu einem Zeitpunkt vor t„ zwischen Speicheroperationen befindet und in dem während einer nachfolgenden Leseoperation kein Bit-Fehler (NBE) in dem ausgelesenen Datenwort erfaßt wurde. Während vorbestimmter Abtastperioden, die durch die "Takte neue Priorität" (CNP)- Zeiten bezeichnet sind, verbinden einer oder mehrerer der N=8 anfordernden Anforderungseinrichtungen RO-R7 ihre Prioritatsanforderungssignale, über das Kabel 13 mit der Prioritätslogik 12 und ihre Anforderungsadressworte über das Kabel 15 mit dem Speicher-Adress-Register (MAR) Am Ende der vorbestimmten Abtastzeit, so zum Zeitpunkt t_Q _Ί wird ein CNP-Signal über die Leitung 16 der Prioritätslogik 12 zugeführt, wobei das CNP-Signal die Prioritätsbestimmung durch die Prioritätslogik 12 einleitet.

Am Ende der Prioritätsbestimmung liefert die Prioritätslogik 12 ein "Steuerungs-Anfangs-Signal" über die Leitung 2o zu der Steuerung 18 und ein "Aktiv-Signal" zu einer der N=8 Leitungen des Kabels 22, wobei das Aktiv-Signal" die eine anfordernde Anforderungseinrichtung bezeichnet, der durch die Prioritätslogik 12 die Priorität gewährt wurde.

Das "Steuerungs-Anfangs-Signal" auf der Leitung 2o leitet eine Zeitsteuerungskette(timing chain) in der Steuerung 18 ein, die über die Leitung 5o ein " lade das Speicher-Adress-Register"-Signal zu den Torschaltungen 14a des Speicher-Adress-Registers 14 liefert, wodurch in das Speicher-Adress-Register 14 das Anforderungseinrichtungs-Adresswort auf dem Kabel 15 eingeladen wird, welches der einen anfordernden Anforderungseinrichtung zugeordnet ist, der durch die Prioritätslogik 12 die Priorität gewahrt wurde. Darauf liefert die Zeitsteuerungskette in der Steuerung 18 ein "Speicher-Anfangs-Signal" auf die Leitung 52. Wenn das Anforderungseinrichtungs-Adresswort auf dem Kabel 24 zu dem RAM 1o geliefert ist, wählt das "Speicher-Anfangs-Signal" auf der

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Leitung 52 den einen adressierbaren Platz in dem Daten-Bit-Speicher 1oa, dem Prlif-Bit-Speicher 1ob und dem Syndrom-Bit-Speicher 1oc aus oder adressiert ihn, was durch die Adress-Bits des Anforderungseinrichtungs-Adresswort auf dem Kabel 24 bezeichnet ist. Dies veranlaßt das gleichzeitige d.h. parallele Aus· lesen von: 38 Daten-Bits aus dem Daten-Bit-Speicher 1oa und, über das Kabel 25, das Verbinden mit dem UND-Gatter 26 des Daten-Bit-Registers 28;

7 Prüf-Bits,einschließlich eines Gesamt-Parity-Bits, aus dem Prüf-Bit-Speicher 1ob und, über das Kabel 29, das Verbinden mit dem UND-Gatter 3o des Prüf-Bit-Registers 32; und 6 Syndrom-Bits aus dem Syndrom-Bit-Speicher 1oc und, über das Kabel 33, das Verbinden mit dem UND-Gatter 34 des Syndrom-Bit-Registers 36 und das Auslesen des einen Syndrom-Parity-Bits auf der Leitung 19.

Zu diesem Zeitpunkt, d.h. zum Zeitpunkt t. , liefert die Steuerung 18 ein "Inaktiv-DBE-Signal" auf die Leitung 54, das die UND-Gatter 27, 31 und 34 außer Bereitschaft setzt und das, über einen Inverter (N) 6o und eine Leitung 62,die UND-Gatter 26, 3o und 35 in Bereitschaft setzt. Zusätzlich liefert zu diesem Zeitpunkt die Zeitsteuerkette in der Steuerung 18 ein "Aktiv-Signal" auf die Leitung 56, das über die bereitgesetzten UND-Gatter 26 und 3o die Daten-Bits aus dem Daten-Bit-Speicher 1oa auf dem Kabel 25 in das Daten-Bit-Register 28 lädt und die Prüf-Bits aus dem Prüf-Bit-Speicher 1ob auf demKabel 29 in das Prüf-Bit-Register 32 lädt. Dann, zum Zeitpunkt t^ , werden die 38 Daten-Bits in dem Kabel 64 über das Kabel 64a zu dem Syndrom-Bit-Generator 38 und über ein Kabel 64b mit der Exklusiv- Oder-Logik 42 geliefert, während die 7 Prüf-Bits auf dem Kabel 66 über ein Kabel 66a mit dem Syndrom-Bit-Generator 38 und über ein Kabel 66b mit der Exklusiv- Oder - Logik 42 verbunden werden. Nach der zur Erzeugung der 6 Syndrom-Bits benötigten Verzögerung und wenn die 38 Daten-Bits und 7 Prüf-Bits, die über ihre zugeordneten Kabel 64a bzw. 66a mit dem Syndrom-Bit-Generator 38 verbunden sind, fehlerfrei sind, verbindet der Syndrom-Bit -

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Generator 38 ein " Inakti v-SBE-Signal" liber eine Leitung 86 mit der Steuerung 18 und ein "Inaktiv-DBE-Signal" über eine Leitung 88 mit der Steuerung 18. Diese Fehlerfreiheitsbedingung (NBE) der 38 Daten-Bits und der 7 Prüf-Bits, die momentan in dem Daten-Bit-Register 18 bzw. dem Prüf-Bit-Register 32 gehalten werden, veranlaßt die Zeitsteuerungskette in der Steuerung 18 die "Aktiv-Signale" auf die Leitungen 9o und 92 zu koppeln, wodurch ein Quittungsanforderungssignal (request acknowledge signal) über Quittungsanforderungsregister 84 auf eine Leitung 85 und die Daten-Bits über ein Interface-Register 8o und ein Kabel 81 mit der einen anfordernden Anforderungseinrichtung, der durch die Prioritätslogik 12 die Priorität gewährt worden war, verbunden werden. Schließlich veranlaßt zu diesem Zeitpunkt die NBE-Bedingung der 38 Daten-Bits in dem Daten-Bit-Register und der 7 Prüf-Bits in dem Prüf-Bit-Register 32 die Steuerung dazu, die Speicheroperation zu beenden, bis zum Empfang des nächsten nachfolgenden CNP-Signales auf der Leitung 16.

EINZEL-BIT-FEHLER (SBE)

In den Figuren 2b, 3a und 3c ist der Betrieb des Speichersystems dargestellt, der anfänglich, d.h. zu einem Zeitpunkt vor tg zwischen Speicheroperationen auftritt und zu dem während einer nachfolgenden Leseoperation ein Einzel-Bit-Fehler (SBE) in dem ausgelesenen Datenwort erfaßt wurde. Wie oben in Zusammenhang mit Fig. 2a erläutert, verbinden während vorbestimmter Abtastperioden, die als CNP-Zeiten bezeichnet wurden, eine oder mehrere der N=8 anfordernden Anforderungseinrichtungen R0-R7 ihre Prioritätsanforderungssignale über das Kabel 13 mit der Prioritätslogik und ihre Anforderungseinrichtungs-Adressworte über das Kabel mit dem MAR 14. Am Ende der vorbestimmten Abtastzeit,d.h. zum Zeitpunkt t_Q , wird ein CNP-Signal über die Leitung 16 mit der Prioritätslogik 12 verbunden, wobei das CNP-Signal die Prioritätsbestimmung durch die Prioritätslogik 12 einleitet. Am Ende der Prioritätsbestimmung verbindet die Prioritätslogik 12 ein "Steuerungs-Anfangs-Signal" über die Leitung 2o mit der Steuer -

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ung 18 und ein "Aktiv-Signal" mit einer der N=8 Leitungen des Kabels 22, wobei das Aktiv-Signal der einen anfordernden Anforderungseinrichtung zugeordnet ist, der durch die Prioritätslogik 12 die Priorität gewährt worden war.

Das "Steuerungs-Anfangs-Signai" auf der Leitung 2o startet eine Zeitgeberkette (timing chain) in der Steuerung 18, die, über die Leitung 5o, ein "lade das Speicher-Adress-Register-Signal" mit den Torschaltungen 14a des Speicher-Adress-Registers 14 verbindet, wodurch das Anforderungseinrichtungs-Adresswort auf dem Kabel 15 in das Speicher-Adress-Register 14 geladen wird,wobei das genannte Adresswort der einen anfordernden Anforderungseinrichtung zugeordnet ist, der durch die Prioritätslogik 12 die Priorität eingeräumt worden war. Danach verbindet die Zeitsteuerungskette in der Steuerung 18 ein "Speicher-Anfangs-Signal" (initiate memory signal) mit der Leitung 52. Wenn das Anforderungseinrichtungs-Adresswort auf der Leitung 24 mit dem RAM 1o verbunden ist,wählt das "Speicher-Anfangs-Signal" auf der Leitung 52 den einen adressierbaren Platz in dem Daten-Bit-Speicher 1oa, dem Prüf-Bit-Speicher 1ob und. dem Syndrom-Bit-Speicher 1oc aus oder adressiert ihn, was durch die Adress-Bits des Anforderungseinrichtungs-Adresswort auf dem Kabel 24 bezeichnet ist. Wie oben in Zusammenhang mit Fig. 2a erläutert, bewirkt dies das gleichzeitige Auslesen der 38 Daten-Bits aus dem Daten-Bit-Speicher 1oa, der 7 Prüf-Bits, einschließlich des Gesamt-Parity-Bits, aus dem Prüf-Bit-Speicher 1ob und der 6 Syndrom-Bits und des einen Syndrom-Parity-Bits aus dem Syndrom-Bit-Speicher 1oc.

Zu diesem Zeitpunkt, zum Zeitpunkt t₁ , verbindet die Steuerung 18 ein "Inaktiv-DBE-Signal" mit der Leitung 54, das die UND-Gatter 27, 31 und 34 außer Bereitschaft setzt, und das über den Inverter (N) 6o und die Leitung 62 die UND-Gatter 26, 3o und 35 in Bereitschaft setzt. Zusätzlich liefert zu diesem Zeitpunkt die Zeitsteuerkette in der Steuerung 18 ein "Aktiv-Signal" auf die Leitung 56, das über die in Bereitschaft gesetzten UND-Gatter 26 und 3o die Daten-Bits aus dem Daten-Bit-Speicher

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1oa auf dem Kabel 25 in das Daten-Bit-Register 28 lädt und die Prüf-Bits aus dem Prüf-Bit-Speicher 1ob auf dem Kabel 29 in das PrUf-Bit-Register 32. Zum Zeitpunkt t^ werden dann die 38 Daten-Bits auf dem Kabel 64 über das Kabel 64a dem Syndrom-Bit-Generator 38 zugeführt und über das Kabel 64b der Exklusiv-Oder-Logik 42 zugeführt, während die 7 Prüf-Bits auf dem Kabel 64 über das Kabel 64a dem Syndrom-Bit-Generator 38 und über das Kabel 66b der Exklusiv-Oder-Logik 42 zugeführt werden. Nach der zur Erzeugung der Einzel-Bit-Fehl er-Korrekttir-Syndrom-Bits benötigten Verzögerung, d.h. zum Zeitpunkt ■ t^

liefert der Syndrom-Bit-Generator 38 die Einzel-Bit-Fehler-Korrektur-Syndrom-Bits über ein Kabel 68 zu dem UND-Gatter 35 des Syndrom-Bit-Registers 36 und zu dem Syndrom-Bit-Speicher 1oc. Weiterhin erzeugt zu diesem Zeitpunkt ein Syndrom-Parity-Bit-Generator 39 das eine aus den 6 Syndrom-Bits auf dem Kabel 68 erzeugte Syndrom-Parity-Bit und liefert es zu dem Syndrom-Bit-Speicher 1oc.

Wenn die 38 Daten-Bits und 7 Prüf-Bits, die über die entsprechenden Kabel 64a bzw. 66a zu dem Syndrom-Bit-Generator 38 geliefert wurden, einen Einzel-Bit-Fehl er enthalten, so liefert der Syndrom-Bit-Generator 38 zum Zeitpunkt t₂ zu der Steuerung 18 über eine Leitung 86 ein "Aktiv-SBE-Signal" und über eine Leitung 88 ein "Inaktiv-DBE-Signal. Diese Einzel-Bit-Fehler-Bedingung (SBE) der 38 Daten-Bits und 7 Prüf-Bits , die momentan in dem Daten-Bit-Register 38 bzw. Prüf-Bit-Register gehalten werden, veranlassen die Zeitsteuerkette in der Steuerung 18 ein "Aktiv-Signal" über eine Leitung 58 zu dem Syndrom-Bit-Register 36 zu liefern, die Syndrom-Bits auf dem Kabel 68 über das in Bereitschaft gesetzte UND-Gatter 35 in das Syndrom-Bit-Register 36 zu laden und ein "Aktiv-Signal" über die Leitung 7o zu dem Syndrom-Bit-Speicher 1oc, wodurch die Snydrom-Bits auf Kabel 68 und das Syndrom-Parity-Bit auf der Leitung 39a in den Syndrom-Bit-Speicher 1oc geladen werden.

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Die Syndrom-Bits werden dann über das Kabel 72 mit dem Syndrom-Bit-Dekodierer 4o verbunden,der nach der zum Dekodieren der mit ihm verbundenen Syndrom-Bits benötigten Verzögerung ein "Aktiv-Signal" auf eine der 45 Leitungen des Kabels 76 liefert, die die Bit-Position in den 38 Daten-Bits und den 7 Prüf-Bits anzeigt, die mit der Exklusiv-Oder-Logik 42 verbunden werden, in der der Einzel-Bit-Fehler (SBE) liegt. Nach der Verzögerung ,die benötigt wurde, die Fehlerkorrektur an den 38 Daten-Bits und den 7 Prüf-Bits, die zur Exkl usiv-Oder-Logi k 42 geliefert wurden, durchzuführen, liefert die Exkl usiv-Oder-Logik 42 zu dem Kabel 78 die modifizierten, d.h. korrigierten 38 Daten-Bits und 7 Prüf-Bits , die durch das Daten-Bit-Register 28 bzw. das Prüf-Bit-Register 32. Dies veranlaßt weiterhin, zum Zeitpunkt t^ , die Zeitsteuerkette in der Steuerung 18 die "Aktiv-Signale" auf die Leitungen 9o und 92 zu liefern, wodurch das Quittungsanforderungs-Signal über die Quittungsanforderungs-Register 84 und die Leitung 85 und die 38 Daten-Bits über die Interface-Register 8o und das Kabel 81 mit der einen anfordernden Anforderungseinrichtung verbunden werden, der von der Prioritätslogik 12 die Priorität eingeräumt worden war. Schließlich veranlaßt zu diesem Zeitpunkt die Bedingung, daß der Einzel-Bit-Fehler der 38 Daten-Bits in dem Daten-Bit-Register 28 und der 7 Prüf-

korrioiert ist

Bits in dem Prüf-Bit-Register 32 die Steuerung 18 dazu, die Speicheroperation zu beenden, bis zum Empfang eines nachfolgenden CNP-Signales auf der Leitung 16.

DOPPEL-BIT-FEHLER NACH EINZEL-BIT-FEHLER (DBE nach SBE)

Die Figuren 2c, 3a und 3d, zeigen die Betriebsweise eines Speichersystemes, das sich anfänglich, d.h. zu einem Zeitpunkt vor

tg zwischen Speicheroperationen befindet und bei dem während einer nachfolgenden Leseoperation ein Doppel-Bit-Fehler (DBE) in dem ausgelesenen Datenwort erfaßt wurde, in dem zuvor ein Einzel-Bit-Fehler (SBE) erfaßt und korrigiert worden war. Wie oben in Zusammenhang mit Fig.2a erläutert, liefert, während vorbestimmter Abtastperioden, die durch die CNP-Zeiten bezeich-

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- -35 -

net werden, eine oder mehrere der N=8 anfordernden Anforderungseinrichtungen R0-R7 ihr Prioritätsanforderungssignal über das Kabel 13 zu der Prioritätslogik 12 und ihre Anforderungseinrichtungs-Adressworte über das Kabel 15 zu dem MAR 14. Am Ende der vorbestimmten Abtastzeit, d.h. zum Zeitpunkt t_Q

, wird ein CNP-Signal über die Leitung 16 der Prioritätslogik zugeführt, wobei das CNP-Sginal die Prioritätsbestimmung durch die Prioritätslogik 12 einleitet. Am Ende der Prioritätsbestimmung liefert die Prioritätslogik 12 ein "Steuerungs-Anfangs-Signal" über die Leitung 2o zu der Steuerung 18 und ein "Aktiv-Signal " zu der einen der N=8 Leitungen des Kabels 22, wobei das "Aktiv-Signal" die eine anfordernde Anforderungseinrichtung bezeichnet,der durch die Prioritätslogik 12 die Priorität gewährt worden war.

Das "Steuerungs-Anfangs-Signal" auf der Leitung 2o startet eine Zeitsteuerkette in der Steuerung 18, die, über eine Leitung 5o, ein "lade das Speicher Adress-Register -Signal" zu den Torschaltungen 14a des Speicher-Adress-Registers 14 leitet, wodurch das Anforderungseinrichtungs-Adresswort auf dem Kabel 15, das der einen anfordernden Anforderungseinrichtung zugeordnet ist, der von der Prioritätslogik 12 die Priorität gewährt worden war, in das Speicher-Adress-Register 14 geladen wird.Danach leitet die Zeitsteuerkette in der Steuerung 18 ein "Speicherbeginn-Signal" zu der Leitung 52. Wenn das Anforderungseinrichtungs-Adresswort auf dem Kabel 24 zu dem RAM 1o geliefert ist, wählt das Speicherbeginn-Signal auf der Leitung 52 den einen adressierbaren Platz in dem Daten-Bit-Speicher 1oa, dem Prüf-Bit-Speicher 1ob und dem Syndrom-Bit-Speicher 1oc aus oder adressiert ihn, wie es durch die Adress-Bits des Anforderungseinrichtungs-Adresswortes auf dem Kabel 24 bestimmt ist. Wie im Zusammenhang mit Fig.2a erläutert, veranlaßt dies das gleichzeitige Auslesen der 38 Daten-Bits aus dem Daten-Bit-Speicher 1oa, der 7 Prüf-Bits, einschließlich des Gesamt-Parity-Bits, aus dem Prüf-Bit-Speicher 1ob und der 6 Syndrom- Bits und des einen Syndrom-Parity-Bits aus dem Syndrom-Bit-Speicher 1oc.

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Zu diesem Zeitpunkt, d.h. zum Zeitpunkt t^ , leitet die Steuerung 18 ein "Inaktiv-DBE-Signal" auf die Leitung 54, das die UND-Gatter 27, 31 und 34 außer Bereitschaft setzt und das, über den Inverter (N) 6o und die Leitung 62 die UND-Gatter 26, 3o und 35 in Bereitschaft setzt. Zusätzlich leitet die Zeitsteuerkette in der Steuerung 18 zu diesem Zeitpunkt ein "Aktiv-Signal" an die Leitung 56, das über die in Bereitschaft gesetzten UND-Gatter 26 und 3o die Daten-Bits aus dem Daten-Bits-Speicher 1oa auf demKabel 25 in das Daten-Bit-Register 28 lädt und die Prüf-Bits aus dem Prüf-Bit-Speicher 1ob auf dem Kabel 29 in das Prüf-Bit-Register 32 lädt. Zum Zeitpunkt t, werden dann die 38 Daten-Bits auf dem Kabel 64 über das Kabel 64a, zu

über dem Syndrom-Bit-Generator 38 geleitet und das Kabel 64b zu der Exklusiv-Oder-Logik 42, während die 7 Prüf-Bits auf dem Kabel über das Kabel 66a zu dem Syndrom-Bit-Generator 38 und über das Kabel 66b zu der Exklusiv-oder-Logik 42 geleitet werden.

Wenn die 38 Daten-Bits und 7 Prüf-Bits, die über ihre zugeordneten Kabel 64a bzw. 64b zu dem Syndrom-Bit-Generator 38 geleitet sind, einen Doppel-Bit-Fehl er (DBE) enthalten, so leitet der Syndrom-Bit-Generator 38 zum Zeitpunkt t^ ein " Inaktiv-SBE-Signal "über die Leitung 86 und ein "Aktiv-DBE-Signal"über die Leitung 88 zu der Steuerung 18. Diese Doppel-Bit-Fehl erBedingung (DBE) der 38 Daten-Bits und 7 Prüf-Bits, die momentan in dem Daten-Bit-Register 38 bzw. Prüf-Bit-Register 32 gehalten werden, veranlassen die Zeitsteuerkette in Steuerung 18 dazu, ein "Aktiv-DBE-Signal" auf die Leitung 54 zu liefern, das die UND-Gatter 27, 31 und 34 in Bereitschaft setzt und über den Inverter (N) 6o und die Leitung 62 die UND-Gatter 26, 3o und 35 außer Bereitschaft setzt. Danach leitet die Steuerung 18 ein "Aktiv-Signal " zu der Leitung 58, wodurch das UND-Gatter 34 die ausgelesenen Einzel-Bit-Fehler-Korrektur-Syndrom-Bits aus dem Syndrom-Bit-Speicher 1oa auf dem Kabel 33 in das Syndrom-Bit-Register 36 lädt. Die Einzel-Bit-Fehler-Korrektur-Syndrom-Bits in dem Syndrom-Bit-Register 36 werden dann über das Kabel 72 dem Syn-

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drom-Bit-Dekodierer 4o zugeleitet, der nach der zur Dekodierung der zu ihm geleiteten Syndrom-Bits benötigten Verzögerung ein "Aktiv-Signal" zu einer der Leitungen des Kabels 76 leitet, die die Bit-Position in den 38 Daten-Bits und 7 Prüf-Bits anzeigen, die zu der £xklusiv-Oder-Logik 42 geleitet sind, in denen der zuvor erfaSte Einzel-Bit-Fehler in dem Üatenwort 1 legt, in dem jetzt ein Doppel-Bit-Fehl er (DBE) erfaßt wurde. Nach der Verzögerung, die zur Durchführung einer Fehlerkorrektur an den zur ExkTusiv-Oder-Logik 42 geleiteten 38 Daten-Bits und 7 Prüf-Bits benötigt wird, leitet die Exklusiv-Gder-Logik 42 die Einzel-Bit-Fehler korrigierten-jDoppel-Bit-Fehler erfaßten 38 Daten-Bits und 7 Prüf-Bits, die zu ihr von dem Daten-Bits-Register 28 bzw. dem Prüf-Bit-Register 32 geleitet wurden, zu dem Kabel 78.

Es sei darauf hingewiesen, das die Erfassung eines Doppel-Bit-Fehlers in den ausgelesenen Daten-Bits und den Prüf-Bits das Prüfen des Syndrom-Bit -Registers 36 darauf, ob es nur Nullen enthält, und des Parity-Prüfers 37 auf einen Parity-Fehler einleitet bzw. in Bereitschaft setzt. Wenn eine der Bedingungen existiert, so folgt daraus ein Ausgang aus dem Oder- Gatter 75 und dem Oder-Gatter 17 die ihrers'ef^s efn^S Lta^en-Parity-FehlerSignal" über die DBE-Register 82 '; zu der anfordernden

Geliefert wird
Anforderungseinrichrung --,der durch die Prioritätslogik 12 die Priorität gewährt worden war.Folglich hat ein Syndrom-Bit-Parity-Fehler während eines Doppel-Bit-Fehlers, der nach einer Einzel-Bit-Fehler-Operation auftritt , den gleichen Effekt, wie ein Doppel-Bit-Fehler vor einer Einzel-Bit-Fehler-Operation, die ein "nur Nullen" - Signal auf der Leitung 74 erzeugt. Sowohl ein Syndrom-Bit-Parity-Fehler und das "nur Nullen"-Signal erzeugen ein Daten-Parity-Fehler-Signal über die Leitung 75a, das in der Tat, die Speichersystemoperation abbricht.

Nach der Verzögerung, die zur Korrektur des ersten Einzel-Bit-Fehlers in dem Datenwort, in dem ein Doppel-Bit-Fehler erfaßt wurde und das momentan in dem Daten-Bit-Register 28 und dem Prüf-Bit-Register 32 gehalten wird, leitet die Steuerung 18 zum ZeIt-

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punkt t₃ noch ein "Aktiv-DBE-Signal" zu der Leitung 54, das die UND-Gatter 27, 31 und 34 in Bereitschaft setzt und über den Inverter (N) 6o und die Leitung 62 die UND-Gatter 26, 3o und 35 außer Bereitschaft setzt. Zum Zeitpunkt t% leitet dann die Zeitsteuerkette in der Steuerung 18 ein "Aktiv-Signal" zu der Leitung 56, das über die in Bereitschaft gesetzten UND-Gatter 27 und 31 die Einzel-Bit-Fehler korrigierten Daten-Bits und - Prüf-Bits über das Kabel 78b aus der Exklusiv-Oder-Logik in das Daten-Bit-Register 28 bzw. das Prüf-Bit-Register 32 über die in Bereitschaft gesetzten UND-Gatter 27 bzw. 31 lädt. Zum Zeitpunkt to werden dann die zuvor Einzel-Bit-Fehl er korrigierten 38 Daten-Bits aus dem Kabel 64 über das Kabel 64a zu dem Syndrom-Bit-Generator 38 geleitet und über das Kabel 64b zu der Exklusiv-Oder-Logik 42, während die zuvor Einzel-Bit-Fehler korrigierten 7 Prüf-Bits auf dem Kabel 66 über das Kabel 66a, zu dem Syndrom-Bit-Generator 38 und über das Kabel 66b zu der Exklusiv-Oder-Logik 42 geleitet werden.

Nach der Verzögerung , die zur Erzeugung der zweiten Einzel-Bit-Fehler-Korrektur-Syndrom-Bits aus dem Datenwort benötigt werden, in dem zuvor ein Einzel-Bit-Fehl er korrigiert und ein Doppel-Bit-Fehler erfaßt wurde, leitet der Syndrom-Bit-Generator 38 die zweiten Einzel-Bit-Fehler-Korrektur-Syndrom- Bits über das Kabel 68 zu dem UND-Gatter 35 des Syndrom-Bits-Registers 36. Weiterhin leitet zum Zeitpunkt t^ der Syndrom-Bit-Generator 38 ein "Aktiv-SBE-Signal" über die Leitung 86 und ein "Inaktiv-DBE-Signal" über die Leitung 88 zu der Steuerung. Zu diesem Zeitpunkt, d.h. zum Zeitpunkt t₄ , leitet die Steuerung 18 dann ein "Inaktiv-DBE-Signal" zu der Leitung 54, das die UND-Gatter 27, 31 und 34 außer Bereitschaft setzt und das,über den Inverter (N) 60 und die Leitung 62_/ die UND-Gatter 26, 3o ,35 in Bereitschaft setzt. Zusätzlich leitet zu diesem Zeitpunkt die Zeitsteuerkette in der Steuerung 18 ein "Aktiv-Signal" zu der Leitung 58, das über, das in Bereitschaft gesetzte UND-Gatter 35 die zweiten Einzel-Bit-Fehler -Korrektur-Syndrom-Bits auf dem Kabel 68 in das Syndrom-Bit-Register 36 lädt. Die zweiten Einzel-Bit-Fehler-Korrektur-

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Syndrom-Bits, die momentan in dem Syndrom-Bit-Register 36 gehalten werden, werden dann über das Kabel 72 zu dem Syndrom-Bit-Dekodierer 4o geliefert, der, nach der zum Dekodieren der zu ihm geleiteten Syndrom-Bits benötigten Verzögerung,ein "Aktiv-Signal" zu einer der 45 Leitungen des Kabels 76 leitet, die die Bit-Position in den zuvor Einzel-Bit-Fehler korrigierten 38 Daten-Bits und 7 Prüf-Bits bezeichnet, die zu der Exklusiv-Oder-Logik 42 geleitet wurden, in der der zweite Einzel-Bit-Fehl er (SBE) liegt.

Nach der Verzögerung, die zur Durchführung der zweiten Einzel-Bit-Fehler-Korrektur an den zuvor Einzel-Bit-Fehler korrigierten 38 Daten-Bits und 7 Prüf-Bits, die zu der Exklusiv-Oder-Logik geleitet wurden, benötigt wird, leitet die Exklusiv-Oder-Logik die modifizierten, d.h. zweifach korrigierten 38 Daten-Bits und 7 Prüf-Bits, die durch das Daten-Bit-Register 28 bzw. Prüf-Bit-Register 32 zu ihr geleitet wurden, zu dem Kabel 78. Dies veranlaßt also, zum Zeitpunkt tr die Zeitsteuerkette in der Steuerung 18, "Aktiv-Signale" zu den Leitungen 9o und 92 zu liefern, wodurch das Quittungsanforderungssignal über die Quit tungsanforderungs-Register 84 und die Leitung 85 und die 38 Daten-Bits über die Interface-Register 8o und das Kabel 81 zu der einen anfordernden Anforderungseinrichtung geleitet werden, der durch die Prioritätslogik 12 die Priorität eingeräumt worden war. Schließlich veranlaßt zu diesem Zeitpunkt die Bedingung der 38 Daten-Bits in dem Daten-Bit-Register 28 und der 7 Prüf-Bits in dem Prüf-Bit-Register 32 , daß jetzt der Einzel-Bit-Fehler korrigiert ist, die Steuerung 18 dazu, die Speicheroperation zu beenden, bis zum Empfang eines nachfolgenden CNP-Signales auf der Leitung 16.

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DOPPEL-BIT-FEHLER VOR EINEM EINZEL-BIT-FEHLER

Im folgenden wird auf die Figuren 2d, 3a und 3d Bezug genommen in denen der Betrieb eines Speichersystems dargestellt ist, das . anfänglich, d.h. zu einem Zeitpunkt vor t_Q zwischen Speicheroperationen befindet und in dem während einer nachfolgenden Ausleseoperation ein Doppel-Bit-Fehler (DBE) in dem ausgelesenen Datenwort erfaßt wurde, in dem ein Einzel-Bit-Fehler (SBE) zuvor nicht erfaßt und korrigiert wurde. Wie oben im Zusammenhang mit Fig.2a erläutert ,1iefern eine oder mehrere der N= 8 anfordernden Anforderungseinrichtungen R0-R7 während vor bestimmter Abtastperioden, die als "Takte neue Priorität" (CNP) - Zeiten bezeichnet wurden, ihre Prioritätsanforderungssignale über das Kabel 13 zu der Prioritätslogik 12 und über das Kabel 15 ihre Anforderungseinrichtungs-Adressworte zu dem Speicher-Adress-Register 14. Am Ende der vorbestimmten Abtastzeit, so zum Zeitpunkt t_Q , wird ein CNP-Signal über die Leitung 16 zur Prioritätslogik 12 geleitet, wobei das CNP-Signal die Prioritätsbestimmung durch die Prioritätslogik 12 einleitet. Am Ende der Prioritätslogik-Bestimmung leitet die Prioritätslogik 12 ein "Steuerungs-Anfangs-Signal" über die Leitung 2o zu der Steuerung 18 und ein "Aktiv-Signal" zu einer der N=8 Leitungen des Kabels 22, wobei das "Aktiv-Signal" die eine anfordernde Anforderungseinrichtung bezeichnet, der durch die Prioritätslogik 12 die Priorität gewährt worden war.

Das "Steuerungs-Anfangs-Signal" auf der Leitung 2o startet eine Zeitsteuerkette der Steuerung 18, die über die Leitung 5o ein "lade das Speicher-Adress-Register-Signal" zu den Torschaltungen 14a des Speicher-Adress-Registers 14 leitet, wodurch das Anforderungseinrichtungs-Adresswort auf dem Kabel 15, das der einen anfordernden Anforderungseinrichtung , der durch die Prioritätslogik 12 die Priorität gewährt wurde, zugeordnet ist, in das Speicher-Adress-Register 14 geladen wird. Danach leitet die Zeitsteuerkette in der Steuerung 18 ein "Speicherbeginn-Signal" zu der Leitung 52. Wenn das Anforderungseinrichtungs-Adresswort auf

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dem Kabel 24 zu dem RAM 1o geleitet ist, wählt das Speicherbeginn-S^vignal auf der Leitung 52 den einen adressierbaren Platz in dem Daten-Bit-Speicher 1oa, dem Prüf-Bit-Speicher lob und dem Syndrom+Bit-Speicher 1oc aus oder adressiert ihn, wie durch die Adress-ßits des Anforderungseinrichtungs-Adresswortes auf dem Kabel 24 bezeichnet ist. Wie in Zusammenhang mit fig. 2a erläutert, veranlaßt dies das gleichzeitig Auslesen der 38 Daten-Bits aus dem Daten-Bit-Speicher 1o a, der 7 Prüf-Bits einschließlich des Gesamt-Parity-Bits aus dem Prüf-Bit-Speicher lob und der 6 Syndrom-Bits aus dem Syndrom-Bit-Speicher ioc.

Zu diesemZeitpunkt, zum Zeitpunkt t, , leitet die Steuerung 18 ein " Inaktiv-DBE-Signal" zu der Leitung 54, das die UND-Gatter 27, 31 und 34 außer Bereitschaft setzt und das, über den Inverter (N) 6o und die Leitung 62_ydie UND-Gatter 26, 3o und 35 in Bereitschaft setzt. Zusätzlich leitet zu diesem Zeitpunkt die Zeitsteuerkette in der Steuerung 18 ein "Aktiv-Signal" zu der Leitung 56, das über die in Bereitschaft gesetzten UND-Gatter 26 und 3o die Daten-Bits aus dem Daten-Bit-Speicher 1oa auf der Leitung 25 in das Daten-Bit-Register 28 lädt und die Prüf-Bits aus dem Prüf-Bit-Speicher 1ob auf dem Kabel 29 in das Prüf-Bit-Register 32. Zum Zeitpunkt t, werden die 38 Daten-Bits auf dem Kabel 64 über das Kabel 64a zu dem Syndrom-Bit-Generator 38 geleitet und über das Kabel 64b zu der Exklusiv-Oder-Logik 42, während die 7 Prüf-Bits auf dem Kabel 64 über das Kabel 66a zu dem Syndrom-Bit-Generator 38 und über das Kabel 66b zu der Exklusiv-Oder-Logik 42 geleitet werden.

Da die 38 Daten-Bits und 7 Prüf-Bits ,die zu dem Syndrom-Bit-Generator 38 über ihre entsprechenden Kabel 64a bzw. 66a geleitet wurden, einen Doppel-Bit-Fehler (DBE) enthalten, liefert der Syndrom-Bit-Generator 38 zum Zeitpunkt t,, ein "Inaktiv-SBE-Signal" über die Leitung 86, und ein "Aktiv-DBE-Signal" über die Leitung 88 zu der Steuerung 18. Diese Doppel-Bit-Fehler-Bedingung (DBE) der 38 Daten-Bits und 7 Prüf-Bits , die momentan in dem Daten-Bit-Register 38 bzw. dem Prüf-Bit-Register 32 "ge--

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halten werden, veranlaßt die Zeitsteuerkette in der Steuerung ein "Aktiv-DBE-Signal" zu der Leitung 54 zu leiten, das die UND-Gatter 27, 31 und 34 in Bereitschaft setzt und das über den Inverter (N) 6o und die Leitung 62 die UND-Gatter 26, 3o und 35 außer Bereitschaft setzt. Danach leitet die Steuerung ein "Aktiv-Signal" zu der Leitung 58, wodurch das in Bereitschaft gesetzte UND-Gatter 35 die ausgelesenen Syndrom-Bits aus dem Syndrom-Bit-Speicher 1oc auf dem Kabel 33 in das Syndrom-Bit-Register 36 lädt. Wenn zuvor kein Einzel-Bit-Fehler (SBE) in den 38 Daten-Bits und den 7 Prüf-Bits, die momentan in dem Daten-Bit-Register 28 bzw. in dem Prlif-Bit-Register 32 gehalten werden, erfaßt wurde, so sind die 6 Syndrom-Bits, die momentan in dem Syndrom-Bit-Register 36 gehalten werden, alles "Nullen". Dementsprechend erzeugt das Syndrom-Bit-Register 36 ein "Aktiv-Signal" bei dem alle Bit-Stellen Nullen sind und liefert es auf die Leitung 74. Dies veranlaßt zum Zeitpunkt tg auch die Zeitsteuerkette in der Steuerung 18, die "Aktiv-Signale" auf die Leitungen 9o und 94 zu liefern, wodurch das Quittungsanforderungssignal über die Quittungsanforderungs-Register 84 und die Leitung 85 und das Daten-Parity-Fehler-Signal über die DBE-Register 82 und die Leitung 83 zu der einen anfordernden Anforderungseinrichtung geliefert werdender durch die Prioritätslogik 12 die Priorität gewährt worden war. Schließlich veranlaßt zu diesem Zeitpunkt die Bedingung der 38 Daten-Bits in dem Daten-Bit-Register 28 und der 7 Prüf-Bits in dem Prüf-Bit-Register 32, daß der Doppel-Bit-Fehler nicht korrigierbar ist, die Steuerung 18 dazu, die Speicheroperation zu beenden bis zum Empfang eines nachfolgenden CNP-Signales auf der Leitung 16.

Alle in der Beschreibung erwähnten und den Figuren dargestellten technischen Einzelheiten sind für die Erfindung von Bedeutung.

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Claims

"⁴BROSE^DK" BROSE

D-8023 München-Pullach, Wiener Str. 2; Tel. (089) 7 93 3C 71. Te:3x 521:1/T, jros d; Cble-5. -Faientibus» München

V⁴"

Ihr Zeichen: Tan· _^ ι, _n , . „„/->

Yourref.: ERA -2522 J^. l^.AugUSt 1978

SPERRY RAND CORPORATION, eine Firma nach den Gesetzen des Staates Delaware, USA, 1290 Avenue of the A_mericas, New ^ork, New York, 10 019, USA

PATENTANSPRÜCHE

Verfahren zur Durchführung einer Korrektur eines Doppel-Bit-Fehlers in einem Speichersystem, das nur eine Korrekturlogik für einen Einzel-Bit-Fehler enthält, dadurch gekennzeichnet, daß ein erster Einzel-Bit-Fehler in einem Datenwort unter Verwendung eines ersten Satzes von Einzel-Bit-Fehler-Korrektur-Syndrom-Bits korrigiert wird,*und daß ein zweiter Einzel-Bit-Fehler in dem ersten Einzel-Bit-Fehler korrigierten Datenwort unter Verwendung eines zweiten Satzes von Einzel-Bit-Korrektur-Syndrom-Bits korrigiert wird, die von dem Einzel-Bit-Fehler korrigierten Datenwort erzeugt wurden.

ORIGINAL INSPECTED

2. Verfahren zur Durchführung einer Korrektur eines Doppel-Bit-Fehlers in einem Speichersystem, das nur eine Korrekturlogik für einen Einzel-Bit-Fehler enthält, dadurch gekennzeichnet, daß ein Datenwort auf einen erfaßten Einzel-Bit-Fehler darin untersucht wird, daß aus dem Datenwort Einzel-Bit-Fehl er-Korrektur-Syndrom-Bits erzeugt werden, v/enn ein Einzel-Bit-Fehler darin erfaßt wurde, daß das Datenwort in dem ein Einzel-Bit-Fehler erfaßt wurde, unter Verwendung der erzeugten Einzel-8 it-Fehl er-Korrektur-Syndrom-Bits korrigiert wird, daß die Einzel-Bit-Fehler-Korrektur-Syndrom-Bits in einem Syndrom-Bit-Speieher gespeichert werden, daß das korrigierte Datenwort, in dem ein Einzel-Bit-Fehler erfaßt wurde, auf einen erfaßten Doppel-Bit-Fehler darin untersucht wird, daß das Datenwort, in dem ein Doppel-Bit-Fehler erfaßt wurde, unter Verwendung der gespeicherten Einzel-Bit-Fehler-Korrektur-Syndrom-Bits korrigiert wird, daß aus dem Datenwort, in dem ein Einzel-Bit-Fehler korrigiert wurde und in dem ein Doppel-Bit-Fehler erfaßt wurde, Einzel-Bit-Fehler-Korrektur-Syndrom-Bits erzeugt werden, und daß das Datenwort,in dem ein Einzel-Bit-Fehler korrigiert wurde und in dem ein Doppel-Bit-Fehler erfaßt wurde, unter Verwendung der Einzel-Bit-Fehler-Korrektur-Syndrom-Bits korrigiert wird, die aus dem Datenwort erzeugt wurden, in dem ein Einzel-Bit-Fehl er zuvor korrigiert wurde und ein Doppel-Bit-Fehler erfaßt wurde.

3. Verfahren zur Durchführung einer Doppel-Bit-Fehler-Korrektur in einem Speichersystem, das nur eine Einzel-Bit-Korrektur aufweist, dadurch gekennzeichnet, daß ein Datenwort auf einen erfaßten Einzel-Bit-Fehl er darin untersucht wird, daß aus dem untersuchten Datenwort nur dann Einzel-Bit-Fehler-Korrektur-Syndrom-Bits erzeugt werden, wenn ein Einzel-Bit-Fehler darin erfaßt wurde, daß das untersuchte Datenwort nur dann korrigiert wird, wenn die erzeugten Einzel-Bit-Fehler-Korrektur-Syndrom Bits anzeigen, daß in dem untersuchten Datenwort ein erfaßter Einzel-Bit-Fehler existiert ,daß die Einzel-Bit-Fehler-Korrektur-Syndrom-Bits nur dann in einem Syndrom-Bit-Speicher gespeichert

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werden, wenn die Einzel-Bit-Fehler-Korrektur-Syndrom-Bits anzeigen, daß ein erfaßter Einzel-Bit-Fehl er in dem untersuchten Datenwort existiert, daß ein Datenwort auf einen erfaßten Doppel-Bit-Fehler darin untersucht wird,daß das untersuchte Datenwort, in dem ein Doppel-Bit-Fehler erfaßt wurde, hinsichtlich eines Einzel-Bit-Fehlers darin korrigiert wird, unter Verwendung der gespeicherten Einzel-Bit-Fehler-Korrektur-Syndrom-Bits, daß aus dem Datenwort, in dem ein Einzel-Bit-Fehler zuvor korrigiert wurde und in dem ein Doppel-Bit-Fehler erfaßt wurde, Einzel-Bit-Fehl er-Korrektur-Snydrom-Bits erzeugt werden,und daß das Datenwort, in dem ein Einzel-Bit-Fehler zuvor korrigiert wurde und ein Doppel-Bit-Fehler erfaßt wurde, korrigiert wird, unter Verwendung der Einzel-Bit-Fehler-Korrektur-Syndrom-Bits, die aus dem Datenwort erzeugt wurden, in dem zuvor der Einzel-Bit-Fehler korrigiert und der Doppel-Bit-Fehler erfaßt wurde.

4. Doppel-Bit-Fehler korrigierendes Speichersystem,gekennzeichnet durch ein Datenwortregister; ein Syndrom-Bit-Register (36); ein Syndrom-Bit-Speicher (1oc), einen Syndrom-Bit-Generator (38) zur Erzeugung zugeordneter Syndrom-Bits aus einem Datenwort, das zu ihm gekoppelt ist;einen Syndrom-Bit-Dekodierer (4o) zur Dekodierung der Syndrom-Bits, die in dem Syndrom-Bit-Register (36) gehalten sind und zur Erzeugung eines dekodierten Signales, das die Bit-Position des fehlerhaften einzelnen Bits in dem zugeordneten Datenwort anzeigt; jeine Einzel-Bit-Fehler-Korrektureinrichtung (42), die mit dem Datenwortregister und dem Syndrom-Bit-Dekodierer (4o) gekoppelt ist, zur Korrektur des fehlerhaften einzelnen Bits in dem Datenwort und zur Erzeugung eines korrigierten Datenwortes; Einrichtungen (76 etc.) zum Koppeln des dekodierten Signales aus dem Syndrom-Bit-Dekodierer (4o) mit den Einzel-Bit-Fehler Korrektureinrichtungen (42); Einrichtungen zum Koppeln des entsprechenden Datenwortes und der Syndrom-Bits mit dem Datenwortregister bzw. mit dem Syndrom-Bit-Register (36); Einrichtungen (64,64a, etc.) zum Koppeln des Datenwortes ,das in das Datenwortregister tormäßig eingesteuert wurde, mit dem Syndrom-Bit-Generator (38); Einrichtungen (64, 64b, etc.) zum Koppeln des Datenwortes, das in daß Datenwortregister tormäßig

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eingesteuert wurde, mit den logischen Einzel-Bit-Fehler-Korrektureinrichtungen (42); Einrichtungen (68, 35, etc.) zum Koppeln der erzeugten Syndrom-Bits aus dem Syndrom-Bit-Generator (38) mit dem Syndrom-Bit-Register (36) und dem Syndrom-Bit-Speieher (1oc); Einrichtungen (78, 78b, etc.) zum Koppeln der korrigierten Datenwort-Bits aus den Einzel-Bit-Fehl er Korrektureinrichtungen (42) mit dem Datenwortregister; Einrichtungen, die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechend, gekoppelt sind, zum tormäßigen Steuern des Datenwortes in das Datenwortregister, wenn der Syndrom-Bit-Generator (38) bestimmt, daß kein Doppel-Bit-Fehler in dem Datenwort vorliegt, oder, alternativ, zum tormäßigen Steuern des korrigierten Datenwortes aus den Einzel-Bit-Fehler Korrektureinrichtungen (42) in das Datenwortregister, wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Doppel-Bit-Fehler in dem Datenwort vorhanden ist; Einrichtungen, die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechend, gekoppelt sind, zum tormäßigen Steuern der Syndrom-Bits aus dem Syndrom-Bit Speicher (1oc) in das Syndrom-Bit-Register (36), nur dann, wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Einzel-Bit-Fehler in dem Datenwort vorhanden ist, oder, alternativ, zum tormäßigen Steuern der Syndrom-Bits aus dem Syndrom-Bit-Generator (38) in das SyndromiBit-Register (36), wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Doppel-Bit-Fehler in dem Datenwort vorhanden ist; und Einrichtungen, die mit dem Syndrom-Bit-Generator (38) auf ihn ansprechend, gekoppelt sind, zum tor mäßigen Steuern der Syndrom-Bits aus dem Syndrom-Bit-Generator (38) in den Syndrom-Bit-Speicher (1oc) wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Doppel-Bit-Fehl er in dem Datenwort vorhanden ist.

5. Doppel-Bit-Fehler korrigierendes Speichersystem,, gekennzeick^ net durch einen adressierbaren Speicher (1o), der einen Daten-Bit-Speicher (1oa), einen Prüf-Bit-Speicher (1ob) und einen Syndrom-Bit-Speicher (1oc) enthält, mit zugeordneten Daten-Bits

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und Prüf-Bits, die ein Datenwort bilden bzw. mit zugeordneten Syndrom-Bits, die ein fehlerhaftes Einzel-Bit in dem zugeordneten Datenwort bezeichnen, wobei diese Bits in dem Speicher (1o) jeweils an einer Vielzahl von zugeordneten adressierbaren Plätzen gespeichert sind; ein Daten-Bit-Register (28); ein Prüf-Bit-Register (32); ein Syndrom-Bit-Register (36); ein Syndrom-Bit-Generator (38), zur Erzeugung zugeordneter Syndrom-Bits aus den zugeordneten Daten-Bits und Prüf-Bits eines Datenwortes, das zu ihm gekoppelt ist; einen Syndrom-Bit-Dekodierer (4o) zum Dekodieren der Syndrom-Bits, die in dem Syndrom-Bit-Register (36) gehalten sind und zum Erzeugen eines dekodierten Signales, das die Bit-Position des fehlerhaften einzelnen Bits in den entsprechenden Daten-Bitsund den Prüf-Bits anzeigt; eine Einzel-Bit-Fehler-Korrekturein'richtung (42), die mit dem Daten-Bit-Register (28), dem Prüf-Bit-Register (32) und dem Syndrom-Bit-Dekodierer (4o) gekoppelt ist zur Korrektur des fehlerhaften einzelnen Bits in den Daten-Bits und den Prüf-Bits und zur Erzeugung von korrigierten Daten-Bits und korrigierten Prüf-Bits; Einrichtungen (76, etc.) zum Koppeln des dekodierten Signales aus dem Syndrom-Bit-Generator (4o) mit den Einzel-Bit-Fehl er Korrektureinrichtungen (42); Einrichtungen (24,14, etc.) zum Koppeln eines Adresswortes zu dem adressierbaren Speicher (1o) zum Adressieren der entsprechenden Daten-Bits, Prüf-Bits und Syndrom-Bits, die an den entsprechenden adressierbaren Plätzen gespeichert sind; Einrichtungen (26, 3o, 34; 25, 29, 33;) zum Koppeln der adressierten entsprechenden Daten-Bits,Prüf-Bits bzw. Syndrom-Bits aus dem adressierbaren Speicher (1o) mit dem Daten-Bit-Register (28), dem Prüf-Bit-Register (32) bzw. dem Syndrom-Bit-Register (36); Einrichtungen (64, 64a, 66,66a, etc.) zum Koppeln der entsprechenden Daten-Bits und Prüf-Bits, die in das Daten-Bit-Register (28) bzw. das Prüf-Bit-Register (32) tormäßig eingesteuert wurden, zu dem Syndrom-Bit-Generator (38); Einrichtungen (64,64b, 66, 66b, etc) zum Koppeln der entsprechenden Daten-Bits- und Prüf-Bits, die in das Daten-Bit-Register (28) bzw. das Prüf-Bit-Register (32) tormäßig eingesteuert wurden, mit den logischen Einzel-Bit-Fehler-Korrektureinrichtungen (42);

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Einrichtungen (68, 35, etc.) zum Koppeln der erzeugten Syndrom-Bits aus dem Syndrom-Bit-Generator (38) mit dem Syndrom-Bit-Register (36) und dem Syndrom-Bit-Speieher (1oc); Einrichtungen (78, 78b, 27, 31) zum Koppeln der korrigierten Daten-Bits und korrigierten Prüf-Bits aus den Einzel-Bit-Fehler-Korrektureinrichtungen (4o) mit dem Daten-Bit-Register (28) bzw. dem Prüf-Bit-Register (32); Einrichtungen (86,88,18), die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechend,gekoppelt sind,zum tormäßigen Steuern der adressierten zugeordneten Daten-Bits und Prüf-Bits aus dem adressierbaren Speicher (1o) in das Daten-Bit-Register (28) bzw. das Prüf-Bit-Register (32), wenn der Syndrom-Bit-Generator (38) bestimmt, daß kein Doppel-Bit-Fehler in dem zugeordneten adressierten Daten-Bits und Prüf-Bits vorhanden ist, oder , alternativ, zum tormäßigen Steuern der korrigierten Daten-Bits und korrigierten Prüf-Bits aus den Einzel-Bit-Fehler-Korrektureinrichtungen (42) in das Daten-Bit-Register (28) bzw. das Prüf-Bit-Register (32), wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Doppel-Bit-Fehler in dem adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist; Einrichtungen, die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechend, gekoppelt sind, zum tormäßigen Einsteuern der adressierten Syndrom-Bits aus dem adressierbaren Speicher (1o) in das Syndrom-Bit-Register (36), nur dann, wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Einzel-Bit-Fehler in den adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist, oder, alternativ, zum tormäßigen Einsteuern der erzeugten Syndrom-Bits aus dem Syndrom-Bit-Generator in das Syndrom-Bit-Register, wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Doppel-Bit-Fehler in den adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist; und Einrichtungen, die mit dem Syndrom-Bit-Generator (38) auf ihn ansprechend, gekoppelt sind, zum tormäßigen Steuern der erzeugten Syndrom-Bits aus dem Syndrom-Bit-Generator (38) zu dem gleichen adressierbaren Platz in dem Syndrom-Bit-Speicher (1oc), der der adressier-

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bare Platz der adressierten zugeordneten Daten-Bits und Prüf-Bits in dem Daten-Bit-Speicher (1oa) bzw. dem Prüf-Bit-Speicher (1ob) ist, wenn der Syndrom-Bit-Generator (38) bestimmt, daß kein Doppel-Bit-Fehler in den adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist.

6. Doppel-Bit-Fehler korrigierendes Speichersystem, gekennzeichnet durch einen adressierbaren Speicher (1o), der einen Daten-Bit-Speicher (1oa) einen Prüf-Bit-Speicher (1ob) und einen Syndrom-Bit-Speicher (1oc) aufweist, die zugeordnete Daten-Bits und Prüf-Bits, die ein Datenwort bilden, bzw. zugeordnete Syndrom-Bits aufweisen, die ein fehlerhaftes einzelnes Bit in dem zugeordneten Datenwort identifizieren, wobei diese Bits jeweils darin an einer Vielzahl von zugeordneten adressierbaren Plätzen gespeichert sind; ein Speicher-Adress-Register (MAR,14), das zum Empfang und zur Speicherung einer Vielzahl von Mehr-Bit-Adress-Worten aus der gleichen Vielzahl von anfordernden Anforderungseinrichtungen (Ro-R7) ausgebildet ist, zur Adressierung eines der adressierbaren Plätze in dem adressierbaren Speicher (1o); eine Prioritätslogik (12), die zum Empfang eines oder mehrerer aus einer Vielzahl von Prioritätsanforderungssignalen aus einer gleichen Vielzahl von anfordernden Anforderungseinrichtungen (R0-R7) ausgebildet ist, zur Bestimmung, welcher der anfordernden Anforderungseinrichtungen (R0-R7) eine Priorität zu gewähren ist; Einrichtungen ( 14a, 18, 22, 5o) zum Koppeln der Prioritätslogik (12) mit dem Speicher-Adress-Register (14) zum Auswählen und Speichern des Adress-Wortes in dem Speicher-Adress-Register (14) das hiermit durch die anfordernde Anforderungseinrichtung (RO-R7) der von der Prioritätslogik (12) die Priorität gewährt wurde, gekoppelt ist; ein Daten-Bit-Register (28); ein Prüf-Bit-Register (32); ein Syndrom-Bit-Register (36); ein Syndrom-Bit-Generator (38), zur Erzeugung von zugeordneten Syndrom-Bits aus den zugeordneten Daten-Bits und Prüf-Bits, des Datenwortes, das zu ihm gekoppelt ist; ein Syndrom-Bit-Dekodierer (4o) zum Dekodieren der Syndrom-Bits, die in dem Syndrom-Bit-

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Register (36) gehalten sind, und zum Erzeugen eines dekodierten Signales, das die Bit-Position des fehlerhaften einzelnen Bits in den zugeordneten Daten-Bits und Prüf-Bits anzeigt; eine Einzel-Bit-Fehler - Korrektureinrichtung (42)_s die mit dem Daten-Bit-Register (28) , dem Prüf-Bit-Register (32) und dem Syndrom-Bit-Dekodierer (4o) gekoppelt ist, zur Korrektur des fehlerhaften einzelnen Bits in den Daten-Bits und Prüf-Bits und zum Erzeugen von korrigierten Daten-Bits und korrigierten Prüf-Bits; Einrichtungen (76, etc.) zum Koppeln des dekodierten Signales aus dem Syndrom-Bit-Dekodierer (4o) mit den Einzel-Bit-Fehler-Korrektureinrichtungen (42); Einrich tungen (24, etc.) zum Koppeln des ausgewählten Adresswortes aus dem Speicher-Adress-Register (14) mit dem adressierbaren Speicher (1o) zur Adressierung der zugeordneten Daten-Bits, Prüf-Bits und Syndrom-Bits, die an dem zugeordneten adressierbaren Platz gespeichert sind; Einrichtungen (25, 29, 33, 26, 3o, 34, 18, 62, 6o, 54) zum Koppeln der adressierten züge ordneten Daten-Bits, Prüf-Bits und Snydrom-Btis aus dem adressierbaren Speicher mit dem Daten-Bit-Register (28) , dem Prüf-Bit-Register (32) bzw. dem Syndrom-Bit-Register (36); Einrichtungen (64, 64a, 66, 66a, etc.) zum Koppeln der zugeordneten Daten-Bits und Prüf-Bits, die in das Daten-Bit-Register (28) bzw. das Prüf-Bit-Register (32) tormäßig eingesteuert wurden, mit dem Syndrom-Bit-Generator (38) ; Einrichtungen ( 64, 64b, 66, 66b, etc. ) zum Koppeln der zugeordneten Daten - Bits und Prüf - Bits, die in das Daten - Bit - Register (28) bzw. das Prüf-Bit-Register (32) tormäßig eingesteuert wurden, mit den logischen Einzel-Bit-Fehler-Korrektureinrichtungen (42) ; Einrichtungen ( 68, 35, 62, 6o, 54, 8o, 39 ) zum Koppeln der erzeugten Syndrom-Bits aus dem Syndrom - Bit - Generator (38) mit dem Syndrom - Bit - Register (36) und dem Syndrom - Bit Speicher (1oc) ; Einrichtungen ( 78, 78b, 27, 31, 62, 6o, 54, 18 ) zum Koppeln der korrigierten Daten - Bits und korrigierten Prüf-Bits aus den Einzel-Bit-Fehler- Korrektureinrich-

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tungen (42) mit dem Daten-Bit-Register (28) bzw. dem Prüf-Bit-Register (32); Einrichtungen (86, 88, 18), die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechen, gekoppelt sind, zum tormäßigen Steuern der adressierten zugeordneten Daten-Bits und Prlif-Bits aus dem adressierbaren Speicher (1o) in das Daten-Bit-Register (28) bzw. das Prüf-Bit-Register (32), wenn der Syndrom-Bit-Generator (38) bestimmt, daß kein Doppel-Bit-Fehl er in den zugeordneten Daten-Bits und Prüf-Bits vorhanden ist, oder, alternativ, zum tormäßigen Steuern der korrigierten Daten-Bits und korrigierten Prüf-Bits aus den Einzel-Bit-Fehler-Korrektureinrichtungen (42) zu dem Daten-Bit-Register (28) bzw.dem Prüf-Bit-Register (32), wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Doppel-Bit-Fehler in den adressierten zugeordneten Daten-Bits und"Prüf-Bits vorhanden ist; Einrichtungen, die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechend, gekoppelt sind, zum tormäßigen Steuern der adressierten Syndrom-Bits aus dem adressierbaren Speicher (1o) in das Syndrom-Bit-Register (36), nur dann, wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Einzel-Bit-Fehler in den adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist, oder ,alternativ, zum tormäßigen Steuern der erzeugten Syndrom-Bits aus dem Syndrom-Bit-Generator (38) in das Syndrom-Bit-Register (36), wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Doppel-Bit-Fehler in den adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist; und Einrichtungen, die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechen, gekoppelt sind, zum tormäßigen Steuern der erzeugten Syndrom-Bits aus dem Syndrom-Bit-Generator (38) in die gleiche adressierbare Stelle in dem Syndrom-Bit-Speicher (1oc), die die adressierbare Stelle der adressierten zugeordneten Daten-Bits und Prüf-Bits in dem Daten-Bit-Speicher (1oa) bzw. dem Prüf-Bit-Speicher (1ob) ist, wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Doppel-Bit-Fehl er in den adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist.

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7. Verfahren zur Durchführung einer Korrektur eines Doppel-Bit-Fehlers in einem Speichersystem, das nur eine Korrekturlogik für einen Einzel-Bit-Fehl er enthält., dadurch gekennzeichnet, daß ein Datenwort und zugeordnete Syndrom-Bits, die einen Null-Bit-Fehler anzeigen, an jedem adressierbaren Platz eines adressierbaren Speichers gespeichert werden; daß eines der Datenworte auf einen erfaßten Einzel-Bit-Fehl er darin überprüft wird; daß Einzel-Bit-Fehler-Korrektur-Syndrom-Bits aus dem Datenwort erzeugt werden, wenn ein Einzel-Bit-Fehl er darin erfaßt wurde; daß das Datenwort, in dem ein Einzel-Bit-Fehl er erfaßt wurde, unter Verwendung der erzeugten Einzel-Bit-Fehler-Korrektur-Syndrom-Bits korrigiert wird; daß die Einzel-Bit-Fehler-Korrektur-Bits an dem Platz der den zugeordneten NuI1-Bit-Fehler anzeigenden Syndrom-Bits gespeichert werden; daß das korrigierte Datenwort, in dem ein Einzel-Bit-Fehler erfaßt wurde, auf einen erfaßten Doppel-Bit-Fehler darin überprüft wird; daß das Datenwort, in dem ein Einzel-Bit-Fehl er erfaßt wurde, unter Verwendung der gespeicherten Einzel-Bit-Fehler-Korrektur-Syndrom-Bits korrigiert wird; daß Einzel-Bit-Fehler-Korrektur-Syndrom-Bits aus dem Datenwort erzeugt werden, in dem ein Einzel-Bit-Fehler korrigiert und ein Doppel-Bit-Fehler erfaßt wurde; und daß das Datenwort in dem ein Einzel-Bit-Fehler korrigiert und ein Doppel-Bit-Fehler erfaßt wurde, unter Verwendung der Einzel-Bit-Fehler Korrektur-Syndrom-Bits korrigiert wird, die aus dem zuvor Einzel-Bit-Fehler korrigierten Datenwort,in dem ein Doppel-Bit-Fehler erfaßt wurde, erzeugt wurde.

8. Verfahren zur Durchführung einer Korrektur eines Doppel-Bit-Fehlers in einem Speichersystem, das nur eine Korrekturlogik für einen Einzel-Bit-Fehl er enthält dadurch gekennzeichnet, daß ein Datenwort und zugeordnete, einen NuI1-Bit-Fehler anzeigende Syndrom-Bits an jedem adressierbaren Platz eines adressierbaren Platzes eines adressierbaren Speichers gespeichert werden;

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daß eines der Datenworte auf einen erfaßten Einzel-Bit-Fehler darin überprüft wird; daß Einzel-Bit-Fehler-Korrektur-Syndrom-Bits aus dem überprüften Datenwort nur dann erzeugt werden, wenn ein Einzel-Bit-Fehl er darin erfaßt wurde; daß das überprüfte Datenwort nur dann korrigiert wird, wenn die erzeugten Einzel Bit-Fehler-Korrektur-Syndrom-Bits anzeigen, daß ein Einzel-Bit-Fehler in dem überprüften Wort existiert; daß die Einzel-Bit-Fehler-Korrektur-Syndrom-Bits an dem Platz der zugeordneten, einen Null-Bit-Fehler anzeigenden Syndrom-Bits nur dann gespeichert werden, wenn die Einzel-Bit-Fehler-Korrektur-Syndrom-Bits anzeigen, daß ein erfaßter Einzel-Bit-Fehler in dem überprüften Wort existiert; daß ein Datenwort auf einen erfaßten Doppel-Bit-Fehler in ihm überprüft wird; daß das überprüfte Datenwort, in dem ein Doppel-Bit-Fehler erfaßt wurde, auf einen Einzel-Bit-Fehler in ihm überprüft wird, unter Verwendung der gespeicherten Einzel-Bit-Fehler-Korrektur-Syndrom-Bits; daß Einzel -Bit-Fehler-Korrektur-Syndrom-Bits aus dem zuvor Einzel-Bit-Fehler korrigierten Datenwort, in dem ein Doppel-Bit-Fehler erfaßt wurde, erzeugt werden; und daß das Datenwort, in dem zu vor ein Einzel-Bit-Fehler korrigiert, und ein Doppel-Bit-Fehler erfaßt wurde unter Verwendung der Einzel-Bit-Fehler-Korrektur-Syndrom-Bits korrigiert wird, die aus dem Datenwort erzeugt wurden, das zuvor Einzel-Bit-Fehler korrigierte und in dem ein Doppel-Bit-Fehler erfaßt wurde.

9. Doppel-Bit-Fehler korrigierendes Speichersystem, gekennzeichnet durch adressierbare Speicher (1o), die aus einer Vielzahl von adressierbaren Plätzen besteht, wobei jeder adressierbare Platz einen Daten-Bit-Speicher (loa), und einen Syndrom-Bit-Speicher (1oc) enthält, die zugeordnete Daten-Bits aufweisen, die ein Datenwort und zugeordnete Syndrom-Bits bilden, die einen Einzel-Bit-Fehler in dem zugeordneten Daten-Bit identifizieren, wobei die zugeordneten Daten-Bits und Syndrom-Bits darin jeweils an einem der Vielzahl von adressierbaren Plätzen

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gespeichert ist; .ein Daten-Wort-Register (28); ein Syndrom-Bit-Register (36); .ein Syndrom-Bit-Generator (38), zur Erzeugung zugeordneter Syndrom-Bits aus dem Datenwort, das zu ihm gekoppelt ist; ein Syndrom-Bit-Dekodierer (4o) zum Dekodieren der Syndrom-Bits, die dem Syndrom-Bit-Register (36) gehalten werden und zur Erzeugung eines dekodierten Signales, das die Bit-Position des fehlerhaften einzelnen Bits in dem zugeordneten Datenwort anzeigt; Einzel-Bit-Fehler-Korrektureinrichtungen (42), die mit dem Daten-Wort-Register (28) und dem Syndrom-Bit-Dekodierer (4o) gekoppelt sind, zur Korrektur des fehlerhaften einzelnen Bits in dem Datenwort und zum Erzeugen eines korrigierten Datenwortes; Einrichtungen, die das dekodierte Signal aus dem Syndrom-Bit-Dekodierer (4o) mit der Einzel-Bit-Fehler-Korrektureinrichtung (42) verbinden; Einrichtungen, die das zugeordnete Datenwort und die Syndrom-Bits aus dem Daten-Bit-Speicher (1oa) bzw. dem Syndrom-Bit-Speicher (1oc) mit dem Daten-Wort-Register (28) und dem Syndrom-Bit-Register (36) verbinden; Einrichtungen, die das Datenwort, das in das Daten-Wort-Register (28) tormäßig eingesteuert wurde, mit dem·Syndrom-Bit-Generator (38) verbinden; Einrichtungen, die das Datenwort, das in das Daten-Wort-Register (28) tormäßig eingesteuert wurde , mit der Einzel-Bit-Fehler-Korrektureinrichtung (42) verbinden; Einrichtungen, die die erzeugten Syndrom-Bits aus dem Syndrom-Bit-Generator (38) mit dem Syndrom-Bit-Register (36) und dem Syndrom-Bit-Speicher (1oc) verbinden; Einrichtungen, die die korrigierten Daten-Wort-Bits aus den Einzel-Bit-Fehler-Korrektureinrichtungen (42) mit dem Daten-Wort-Register (28) verbinden; Einrichtungen, die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechen, verbunden sind, zum tormäßigen Einsteuern des Datenwortes in das Daten-Wort-Register (28), wenn der Syndrom-Bit-Generator (38) feststellt, daß kein Doppel-Bit-Fehler in dem Datenwort vorhanden ist, oder, die alternativ das korrigierte Datenwort aus der Einzel-Bit-Fehler Korrektureinrichtung (42) tormäßig in das Daten-Wort-Register (28) einsteuern, wenn der Syndrom-Bit-Generator (38) feststellt, daß ein Doppel-Bit-Fehler in dem Datenwort vorhanden ist^

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Einrichtungen, die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechend, gekoppelt sind, zum tormäßigen Steuern der Syndrom-Bits aus dem Syndrom-Bit-Speicher (loc), in das Syndrom-Bit-Register (36), nur dann, wenn der Syndrom-Bit-Generator (38) feststellt, daß in dem Datenwort ein Einzel-Bit-Fehler vorhanden ist, oder, die alternativ die Syndrom-Bits aus dem Syndrom-ßit-Generator (38) in das Syndrom-Bit-Register (36) tormäßig einsteuern, wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Doppel-Bit-Fehler in dem Datenwort vorhanden ist; und Einrichtungen,die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechend, gekoppelt sind, zum tormäßigen Steuern der Syndrom-Bits aus dem Syndrom-Bit-Generator (38) zu dem Syndrom-Bit-Speicher (1oc), wenn der Syndrom-Bit-Generator feststellt, daß ein Doppel-Bit-Fehler in dem Datenwort vorhanden ist.

1a. Doppel-Bit-Fehler korrigierendes Speichersystem, gekennzeichnet durch einen adressierbaren Speicher (1o), der eine Vielzahl von adressierbaren Plätzen enthält, wobei jeder adressierbare Platz einen Daten-Bit-Speicher (1oa), einen Prüf-Bit-Speicher (1ob) und einen Syndrom-Bit-Speicher (1oc) enthält, die zugeordnete Daten-Bits und Prüf-Bits, die ein Datenwort bilden und zugeordnetenSyndrom-Bits, die einen Einzel-Bit-Fehler in dem zugeordneten Datenwort identifizieren, aufweisen, wobei die zugeordneten Daten-Bits, Prüf-Bits und Syndrom-Bits darin an einem zugeordneten Platz der Vielzahl von adressierbaren Plätzen gespeichert sind; ein Daten-Bit-Register (28); ein Prüf-Bit-Register (32); ein Syndrom-Bit-Register (36); ein Syndrom-Bit-Generator (38), zur Erzeugung zugeordneter Syndrom-Bits aus den zugeordneten Daten-Bits und Prüf-Bits eines Datenwortes, das zu ihm gekoppelt ist; einen Syndrom-Bit-Dekodierer (4o) zum Dekodieren der Syndrom-Bits, die in dem Syndrom-Bit-Register (36) gehalten sind und zum Erzeugen eines dekodierten Signales, das die Bit-Position des fehlerhaften einzelenen Bits in den entsprechenden Daten-Bits und den Prüf Bits anzeigt; einen Einzel-Bit-Fehler-Korrektureinrichtung (42), die mit dem Daten-Bit-Register (28), demPrüf-Bit-Register (32) und dem Syndrom-Bit-

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Dekodierer (4o) gekoppelt, zur Korrektur des fehlerhaften einzelnen Bits in den Daten-Bits und den Prüf-Bits und zur Erzeugung von korrigierten Daten-Bits und korrigierten Prüf-Bits; Einrichtungen (76, etc.) zum Koppeln des dekodierten Signales aus dem Syndrom-Bit-Generator (4o) mit den Einzel-Bit-Fehler-Korrektureinrichtungen (42); Einrichtungen (24, 14, etc.) zum Koppeln eines Adresswortes zu dem adressierbaren Speicher (1o) zum Adressieren der entsprechenden Daten-Bits, Prüf-Bits und Syndrom-Bits, die an den entsprechenden adressierbaren Plätzen gespeichert sind; Einrichtungen (26, 3o, 34; 25, 29, 33-J zum Koppeln der adressierten entsprechenden Daten-Bits, Prüf-Bits und Syndrom-Bits aus dem adressierbaren Speicher (1o) mit dem Daten-Bit-Register (28), dem Prüf-Bit-Register (32) bzw. dem Syndrom-Bit-Register (36); Einrichtungen (64, 64a, 66, 66a, etc.) zum Koppeln der entsprechenden Daten-Bits und Prüf-Bits, die in das Daten-Bit-Register (28) bzw. das Prlif-Bit-Register (32) tormäßig eingesteuert wurden, zu dem Syndrom-Bit-Generator (38); Einrichtungen (64, 64b, 66, 66b, etc.) zum Koppeln der entsprechenden Daten-Bits und Prüf-Bits, die in das Daten-Bit-Register (28) bzw. das Prüf-Bit-Register (32) tormäßig eingesteuert wurden, mit den logischen Einzel-Bit-Fehler-Korrektureinrichtungen (42); Einrichtungen (68, 35, etc.) zum Koppeln der erzeugten Syndrom-Bits aus dem Syndrom-Bit-Generator (38) mit dem Syndrom-Bit-Register (36) und dem Syndrom-Bit-Speicher (1oc); Einrichtungen (78, 78b, 27, 31) zum Koppeln der korrigierten Daten-Bits und korrigierten Prüf-Bits aus den Einzel-Bit-Fehler- Korrektureinrichtungen (4o) mit dem Daten-Bit-Register (28) bzw. dem Prüf-Bit-Register (32); Einrichtungen (86, 88, 18) , die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechend, gekoppelt sind, zum tormäßigen Steuern der adressierten zugeordneten Daten-Bits und Prüf-Bits aus dem adressierbaren Speicher (1o) in das Daten-Bit-Register (28) bzw. das Prüf-Bit-Register (32), wenn der Syndrom-Bit-Generator (38) bestimmt, daß kein Doppel-Bit-Fehl er in dem zugeordneten adressierten Daten-Bits und Prüf-Bits vorhanden ist, oder alter-" nativ, zum tormäßigen Steuern der korrigierten Daten-Bits und korrigierten Prüf-Bits aus den Einzel-Bit-Fehler-Korrekturein-

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richtungen (42) in das Daten-Bit -Register (28) bzw. das Prüf-Bit-Register (32), wenn der Syndrom-Bit-Generator (38) be stimmt, daß ein Doppel-Bit-Fehler in dem adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist; Einrichtungen, die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechend, gekoppelt sind, zum tormäßigen Einsteuern der adressierten Syndrom-Bits aus dem adressierbaren Speicher (1o) in das Syndrom-Bit-Register (36), nur dann, wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Einzel-Bit-Fehler in den adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist, oder alternativ, zum tormäßigen Einsteuern der erzeugten Syndrom-Bits aus dem Syndrom-Bit-Generator bestimmt, daß ein Doppel-Bit-Fehler in den adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist; und Einrichtungen, die mit dem Syndrom-Bit-Generator (38) auf ihn ansprechend, gekoppelt sind, zum tormäßigen Steuern der erzeugten Syndrom-Bits aus dem Syndrom-Bit-Generator (38) zu dem gleichen adressierbaren Platz in dem Syndrom-Bit-Speicher (1oc), der der adressierbare Platz der adressierten zugeordneten Daten-Bits und Prüf-Bits in dem Daten-Bit-Speicher (loa) bzw. dem Prüf-Bit-Speicher (1ob) ist, wenn der Syndrom-Bit-Generator (38) bestimmt, daß kein Doppel-Bit-Fehler in den adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist.

11. Doppel-Bit-Fehler korrigierendes Speichersystem, gekennzeichnet durch einen adressierbaren Speicher (1o), der aus einer Vielzahl von adressierbaren Plätzen besteht, wobei jeder adressierbare Platz einen Daten-Bit-Speicher (1oa) einen Prüf-Bit-Speicher (1ob) und einen Syndrom-Bit-Speicher (1oc) aufweist, die zugeordnete Daten-Bits- und Prüf-Bits, die ein Datenwort bilden und zugeordnete Syndrom-Bits, die einen Einzel-Bit-Fehler in dem zugeordneten Daten-Bit identifizieren, aufweisen, wobei die zugeordneten Daten-Bits , Prüf-Bits und Syndrom-Bits an einem zugeordneten Platz der Vielzahl von· adressierbaren Plätzen gespeichert sind; ein Speicher -Adress-Register (MAR,14), das zum Empfang und zur Speicherung einer Vielzahl von Mehr-Bit-Adress-Worten aus der gleichen Vielzahl von anfordernden An-

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forderimgseinrichtungen (Ro-R7) ausgebildet ist, zur Adressierung eines der adressierbaren Plätze in dem adressierbaren Speicher (1o); eine Prioritätslogik (12), die zum Empfang eines oder mehrerer aus einer Vielzahl von Prioritätsanforderungssignalen aus einer gleichen Vielzahl von anfordernden Anforderungsein richtungen (RO-R7) ausgebildet ist, zur Bestimmung, welcher der anfordernden Anforderungseinrichtungen R0-R7 eine Priorität zu gewähren ist; Einrichtungen ( 14a, 18, 22, 5o ) zum Koppeln der Prioritätslogik (12) mit dem Speicher-Adress-Register (14) zum Auswählen und Speichern des Adress-Wortes in dem Speicher-Adress-Register (14) das hiermit durch die anfordernde Anforderungseinrichtung (RQ-R7) der von der Prioritätslogik (12) die Priorität gewährt wurde, gekoppelt ist; ein Daten-Bit-Register (28); ein Prüf-Bit-Register (32); ein Syndrom-Bit-Register (36); ein Syndrom-Bit-Generator (38), zur Erzeugung von zugeordneten Syndrom-Bits aus den zugeordneten Daten-Bits und Prüf-Bits, des Datenwortes, das zu ihm gekoppelt ist;ein Syndrom-Bit-Dekodierer (4) zum Dekodieren der Syndrom-Bits, die dem Syndrom-Bit-Register (36) eingehalten sind, und zum Erzeugen eines dekodierten Signales, das die Bit-Position des fehlerhaften einzelnen Bits in den zugeordneten Daten-Bits und Prlif-Bits anzeigt;eine Einzelßit-Fehler-Korrektureinrichtung (42), die mit dem Daten-Bit-Register (28) , dem Prüf-Bit-Register (32) und dem Syndrom-Bit-Dekodierer (4o) gekoppelt ist, zur Korrektur- des fehlerhaften einzelnen Bits in den Daten-Bits und Prüf-Bits und zum Erzeugen von korrigierten Daten-Bits und korrigierten Prlif-Bits; Einrichtungen (76, etc.) zum Koppeln des dekodierten Signales aus dem Syndrom-Bit-Dekodierer (4o) mit den Einzel-Bit-Fehler-Korrektureinrichtungen (42); Einrichtungen (24, etc.) zum Koppeln des ausgewählten Adresswortes aus dem Speicher-Adress-Register (14) mit dem adressierbaren Speicher (1o) zur Adressierung der zugeordneten Daten-Bits, Prüf-Bits und Syndrom-Bits, die an dem zugeordneten adressierbaren Platz gespeichert sind; Einrichtungen (25, 29, 33, 26, 3o, 34, 18, 62, 6o, 54) zum Koppeln der adressierten zugeordneten Daten-Bits, Prüf-Bits und Syndrom-Bits aus dem adressierbaren Speicher mit dem Daten-Bit-Register (28), dem

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Prüf-Bit-Register (32) bzw. dem Syndrom-Bit-Register (36); Einrichtungen (64, 64a, 66, 66a, etc.) zum Koppeln der zugeordneten Daten-Bits und Prüf-Bits, die in das Daten-Bit-Register (28) bzw. das Prüf-Bit-Register (32) tormäßig eingesteuert wurden, mit dem Syndrom-Bit-Generator (3S); Einrichtungen (64, 64b, 66, 66b, etc.) zum Koppeln der zugeordneten Daten-Bits und Prüf-Bits, die in das Daten-Bit-Register (28) bzw. das Prüf-Bit-Register (32) tormäßig eingesteuert wurden, mit den logischen Einzel-Bit-Fehler-Korrektureinrichtungen (42); Einrichtungen (68, 35, 62, 6Oj 54, 8o, 39) zum Koppeln der erzeugten Syndrom-Bits aus dem Syndrom-Bit-Generator (38) mit dem Syndrom-Bit-Register (36) und dem Syndrom-Bit-Speicher (1oc); Einrichtungen (78, 78b, 27, 31, 62, 6o, 54, 18) zum Koppeln der korrigierten Daten-Bits und korrigierten Prüf-Bits aus den Einzel-Bit-Fehler-Korrektureinrichtungen (42) mit dem Daten-Bit-Register (28) bzw. dem Prüf-Bit-Register (32); Einrichtungen (86, 8.8, 18), die mit dem Syndrom-Bit-Generator (38), auf in ansprechend,gekoppelt sind, zum tormäßigen Steuern der adressierten zugeordneten Daten-Bits und Prüf-Bits aus dem adressierbaren Speicher (1o) in das Daten-Bit-Register (28) bzw. das Prüf-Bit-Register (32), wenn der Syndrom-Bit-Generator (38) bestimmt, daß kein Doppel-Bit-Fehler in den zugeordneten Daten-Bits und Prüf-Bits vorhanden ist, oder, alternativ, zum tormäßigen Steuern der korrigierten'Daten-Bits und korrigierten Prüf-Bits aus den· Einzel-Bit-Fehler-Korrektureinrichtungen (42) zu dem Daten-Bit-Register (28) bzw. dem Prüf-Bit-Register (32), wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Doppel-Bit-Fehler in den adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist; Einrichtungen, die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechend, gekoppelt sind, zum tormäßigen Steuern der adressierten Syndrom-Bits aus dem adressierbaren Speicher ("1p) in das Syndrom-Bit-Register (36), nur dann, wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein : Einzel-Bit-Fehler in den adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist, oder alternativ, zum tormäßigen Steuern der erzeugten Syndrom-Bits aus dem Syndrom-Bits-Genera-

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tor (38) in das Sydrom-Bit-Register (36), wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Doppel- Bit-Fehler in den adressierten zugeordneten Daten-Bits und Prüf-Bits vorhanden ist; und Einrichtungen, die mit dem Syndrom-Bit-Generator (38), auf ihn ansprechend, gekoppelt sind, zum tormäßigen Steuern der erzeugten Syndrom-Bits aus dem Syndrom-Bit-Generator (38) in die gleiche adressierbare Stelle in dem Syndrom-Bit-Speicher (1oc), die die adressierbare Stelle der adressierten zugeordneten Daten-Bits- und Prüf-Bits in dem Daten-Bit-Speicher (1oa) bzw. dem Prüf-Bit-Speicher (1ob) ist, wenn der Syndrom-Bit-Generator (38) bestimmt, daß ein Doppel-Bit-Fehler in den adressierten zugeordnenten Daten-Bits und Prüf-Bits vorhanden ist.

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