DE2831261B2 - Verfahren für die gegenseitige Verbindung von Datenverarbeitungsprozessoren mittels Kanaladapter und Anordnung zur Durchführung dieses Verfahrens - Google Patents
Verfahren für die gegenseitige Verbindung von Datenverarbeitungsprozessoren mittels Kanaladapter und Anordnung zur Durchführung dieses VerfahrensInfo
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Description
Beschreibung eines Ausführungsbeispieles
für zwei Prozessoren
für zwei Prozessoren
In Fig. 1 ist ein synchronisierender Kanaladapter (SCCA) zur Verbindung zweier Datenverarbei-
tungs-Prozessoren A und B gezeigt. Ein solcher aus dem Stand der Technik bekannter Kanaladapter stellt
eine Datenübertragungsverbindung zwischen einem Prozessor 1 und einem Prozessor 2 her. Er belegt eine
Position in einem Kanal des Prozessors 1 und eine in > einem Kanal des Prozessors 2. Daten werden zwischen
den Prozessoren bewegt, wenn von dem Prozessor auf der einen Seite des Adapters ein Schreibfehler
gegeben wird und vom Prozessor auf der anderen Seite ein Lesebefehl. Die Richtung der Datenübertragung '"
hängt davon ab, welcher Prozessor den Schreibbefehl und welcher den Lesebefehl gibt. Die Daten bewegen
sich von dem Prozessor, der den Schreibbefehl gibt, zu demjenigen, der den Lesebefehl gibt.
Wenn z. B. der Prozessor 1 eine Nachricht an den ' '■
Prozessor 2 senden will, dann gibt der Prozessor 1 einen Steuerbefehl, der von dem bekannten Kanaladapter
aufgenommen und festgehalten wird. Der Prozessor 1 wird dann vom Adapter getrennt und arbeitet
normal weiter. Der Empfang des Steuerbefehls -" im Adapter erzwingt eine Unterbrechung für den Prozessor
2. Dieser gibt jetzt einen Abfragebefehl an den Adapter, um die ausstehende Steuerinformation zu
bekommen. Mit dieser Information kann festgestellt werden, ob ein komplementierender Lese- oder 2>
Schreibbefehl gegeben werden soll. Der Prozessor 2 gibt dann den entsprechenden komplementierenden
Befehl. Wenn der Abfragebefehl am Adapter empfangen wird, erzwingt der Adapter einen GERÄT-ENDE-Statuts
für den Prozessor 1 und dadurch eine «> Befehlsverkettung zu einem Schreibbefehl. Wenn der
Schreibbefehl vom Prozessor 1 und der Lesebefehl vom Prozessor 2 schließlich am Adapter festgestellt
wurden, finden die Datenübertragung statt.
Im Vergleich dazu gestattet der neue Adapter 10 )">
die Verbindung zwischen den Prozessoren ohne den im bekannten Adapter erforderlichen Überhang an
Unterbrechungen und nachfolgenden Abfragebefehlen. In dem neuen Kanaladapter SCCA 10 sind diese
Befehle und die heute noch damit zusammenhängen- ■»"
den erforderlichen Schritte also überflüssig. Außerdem wird durch den neuen Kanaladapter SCCA 10
die Kanalbelegungszeit dadurch sehr kurz gehalten, daß die Kanäle so synchronisiert werden, daß Datenübertragungsbefehle
(Lese- und Schreibbefehle) nur 4> gegeben werden, wenn beide Prozessoren tatsächlich
auf die Datenübertragung vorbereitet sind. Ein weiteres Problem beim heutigen Adapter tritt auf, wenn
beide Prozessoren nicht-komplementierende Befehle abgeben. In diesem Fall wird einer der Befehle an
den Prozessor zurückgegeben und von diesem dann der entsprechende Komplementbefehl ausgegeben.
Dieser Vorgang wird beim neuen Kanaladapter SCCA 10 vermieden.
Nach Darstellung in Fig. 1 enthält jeder der Prozessoren A und B eine Zentraleinheit (CPU) und einen
Eingabe/Ausgabekanal. Der E/A-Kanal des Prozessors A ist mit einem ersten Anschluß des
Kanaladapters SCCA über ein mehradriges E/A-Schnittstellenkabel 11 verbunden. Entsprechend ist
der Prozessor B mit einem zweiten Anschluß des SCCA 10 über ein mehradriges E/A-Schnittstellenkabel
12 verbunden. Jedes der E/A-Schnittstellenkabel 11 und 12 kann wieder mit verschiedenen E/A-Steuerungen
und diese wiederum mit verschiedenen E/A-Geräten verbunden sein, die beide nicht dargestellt
sind. Die E/A-Kanäle, an die der SCCA 10 angeschlossen ist, sollten sogenannte Blockmultiplexorkanäle
in dem Sinne sein, als sie die Möglichkeit haben sollten, sich zwischen dem Auftreten der Signale KANAL
ENDE (CE) und GERÄT ENDE (DE) für ein gegebenes Kanalbefehlswort (CCW) vom SCCA 10
oder einer anderen an ihr Schnittstellenkabel angeschlossenen Steuerung zu trennen.
Der Kanaladapter SCCA 10 kann bis zu 256 verschiedene Adressen für E/A-Geräte erkennen. Jeder
der Prozessoren A und B benutzt dieselben Geräteadressen zur Kommunikation mit dem SCCA 10. Die
Adressen werden für diese Kommunikation vorher ausgewählt und reserviert. Außerdem kommen beide
Prozessoren A und B per Programm dahin überein, daß bestimmte der SCCA-Geräteadressen Datenübertragungen
vom Prozessor A zürn Prozessor B und andere Geräteadressen Datenübertragungen vom
Prozessor B zum Prozessor A bedeuten. Nach Darstellung in Fig. 1 sind für den symmetrischen oder
Duplex-Betrieb zwischen zwei Prozessoren zwei Geräteadressen erforderlich. Für das in Fig. 1 gezeigte
Beispiel wird die Geräteadresse 01 nur für Datenübertragungen vom Prozessor A zum Prozessor B
verwendet und die Geräteadresse 02 nur für Datenübertragungen vom Prozessor B zum Prozessor A.
Zur Kommunikation mit dem Kanaladapter SCCA 10 werden im vorliegenden Ausführungsbeispiel
außerdem zwei neue Kanalbefehlswörter verwendet, die den Betrieb des SCCA 10 mit dem Betrieb der
Datenprozessoren synchronisieren. Einer dieser neuen Befehle ist ein Schreibsynchronisationsbefehl
(SYNCW), der vor jedem Datenübertragungsschreibbefehl für den Kanal stehen und mit diesem
verkettet sein sollte. Der andere ist ein Lesesynchronisationsbefehl (SYNCR), der vor jedem Datenübertragungslesebefehl
für den Kanal stehen und mit diesem verkettet sein sollte.
Fig. 1 zeigt eine typische Anwendung dieser Synchronisationsbefehle.
Prozessor A enthält ein erstes Kanalprogramm für die Geräteadresse 01 und ein
zweites Kanalprogramm für die Geräteadresse 02. Das Kanalprogramm 01 enthält ein erstes Kanalbefehlswort
(CCW-I), das einen Schreibbefehl enthält und mit einem zweiten Kanalbefehlswort (CCW-2)
verkettet ist, das einen Schreibbefehl enthält. Das Kanalprogramm 02 im Prozessor A enthält ein erstes
CCW, das einen SYNCR-Befehl enthält und ein zweites CCW, das damit verkettet ist und einen Lesebefehl
enthält. In ähnlicher Weise enthält der Prozessor B ein erstes Kanalprogramm für die Geräteaderesse 01
und ein zweites Kanalprogramm für die Geräteadresse 02. In diesem Fall enthält jedoch das Programm 01
einen SYNCR-Befehl, der mit einem Lesebefehl verkettet ist, während das Programm 02 einen SYNCW-Befehl
enthält, der mit einem Schreibbefehl verkettet ist.
Wenn eine Berücksichtigung der zu übertragenden Daten notwendig ist, kann jedes der Programme mit
der Adresse 01 in Fig. 1 weitere Schreib- und Lesebefehle enthalten, die entweder befehlsverkettet oder
datenverkettet sind mit den entsprechenden Befehlen (CCW) zum Lesen und Schreiben. Das gilt auch entsprechend
für die Kanalprogramme mit der Adresse 02.
Für jeden der Prozessoren A und B erscheint der Kanaladapter SCCA 10 nur als eine weitere E/A-Steuerung.
Die für diesen Zweck verwendeten Kommunikationsfolgen sind im einzelnen an anderer Stelle
beschrieben und werden hier nicht wiederholt. Hier
genügt die Feststellung, daß jeder Prozessor eine Eingabe/Ausgabe-Operation
für eine bestimmte Geräteadresse dadurch beginnt, daß er mit der üblichen Anfangswahlfolge
für das erste CCW des Kanalprogramms für diese Geräteadresse anfängt. Als ersten
Schritt in dieser Anfangswahlfolge sendet der Prozessor auf sein Schnittstellenkabel die betreffende Geräteadresse.
Die Steuerung (oder der SCCA10), welche diese Geräteadresse erkennt, verriegelt dann den Prozessorkanal
auf diese Adresse und teilt dem Prozessor die Annahme der Geräteadresse mit. Der Prozessor
sendet dann den im ersten CCW enthaltenen Kanalbefehl an die Steuerung (oder den SCCA10), die nach
dem Empfang eine Zustandsnachricht an den Prozessor zurückgibt.
Zur Verbindung mit dem SCCA 10 ist der erste von einem gegebenen Prozessor abgesendete Kanalbefehl
entweder SYNCW oder SYNCR. Der abgebende Prozessor kennt jedoch keinen Unterschied
zwischen den beiden Operationen. Er gibt lediglich den Kanalbefehl im ersten CCW in üblicher Weise
ab.
Wenn der Kanaladapter SCCA 10 den Synchronisationsbefehl erkennt (entweder SYNCW oder
SYNCR), stellt er zuerst fest, ob ein komplementärer Synchronisationsbefehl für dieselbe Geräteadresse
von der anderen Kanalseite vorliegt. Wenn die Antwort nein lautet, dann gibt der SCCA 10 die Anzeige
KANAL ENDE in seine Anfangswahlstatusnachricht und signalisiert dem den Synchronisationsbefehl gebenden
Prozessor, daß er sich von dem SCCA 10 zu trennen hat. Gleichzeitig zeichnet der SCCA 10 die
Geräteadresse und den Prozessor auf, denen er eine Statusnachricht GERÄT ENDE schuldet. Aufgrund
der Statusnachricht GERÄT ENDE und des Trennungssignals setzt der diese Signale empfangende
Prozessor das in Frage kommende Kanalprogramm vorübergehend aus, der E/A-Kanal wird frei (»nicht
belegt«), und die Befehlsfolge im Prozessor läuft mit anderen Aufgaben weiter. Trennung und Aussetzen
des Kanalprogrammes erfolgen auf die übliche Art für einen Blockmultiplexkanal, an den der SCCA 10
angeschlossen ist. Der SCCA10 gibt an den Prozessor mit dem ausgesetzten Kanalprogramm nur dann den
Status GERÄT ENDE zurück und läßt das ausgesetzte Kanalprogramm neu anlaufen, wenn ein komplementärer
Synchronisationsbefehl hinterher für dieselbe Geräteäurcsse, aber von der anderen Kanaiseite
des SCCA 10 empfangen wird.
Wenn der SCCA 10 einen Synchronisationsbefehl erkennt, nachdem ein Synchronisationsbefehl für dieselbe
Geräteadresse von der anderen Kanalseite empfangen wurde und im SCCA 10 noch aussteht, gibt
der SCCA 10 die Anzeige KANAL ENDE und die Anzeige GERÄT ENDE in seiner Anfangswahlstatusnachricht
an den Prozessor zurück, der den neu angekommenen Synchronistationsbefehl abgab. Die
Anzeige GERÄT ENDE veranlaßt diesen Prozessor, die Kanalverbindung mit dem SCCA10 aufrechtzuerhalten.
Gleichzeitig wird der Status GERÄT ENDE an den Prozessor, der den ersten Synchronisationsbefehl
abgab, gesendet, der das dort ausgesetzte Kanalprogramm wieder aktiviert. Durch Absenden des Statussignals
GERÄT ENDE an die beiden Prozessoren wird in jedem Prozessor eine Befehlsverkettung zum
zweiten CCW im entsprechenden Kanalprogramm für diese Geräteadresse ausgelöst. Daraufhin gibt jeder
Prozessor den in seinem zweiten CCW enthaltenen
Kanalbefehl ab. Wenn diese beiden nächsten Kanalbefehle die richtigen Komplementbefehle LESEN
und SCHREIBEN sind, wird die Ausführung dieser Befehle direkt ohne weitere Programmschritte angefangen
und die Daten werden übertragen. Für diese Datenübertragung arbeitet der SCCA 10 im wesentlichen
genauso wie der bisher bekannte Kanaladapter.
Das gleiche Ergebnis, das für das Ausführungsbeispiel mit zwei Prozessoren in Fig. 1 beschrieben ist,
läßt sich mit einem neuen Synchronisationsbefehl (SYNC) anstelle der beiden Befehle SYNCW und
SYNCR erreichen. Das heißt mit anderen Worten, Kanalprogramme können vorübergehend ausgesetzt
werden, ohne daß die Prozessoren oder der SCCA 10 vorher wissen, welche Art von Datenübertragungsbefehl
mit dem Synchronisationsbefehl verkettet ist. Die Benutzung zweier unterschiedlicher Synchronisationsbefehle
(SYNCR und SYNCW) bietet jedoch in dem noch zu beschreibenden Betrieb mit
mehreren Prozessoren eine gewisse Flexibilität. Im Interesse der Einheitlichkeit und um darzulegen, daß
die zwei unterschiedlichen Synchronisationsbefehle ein für beide Fälle gültiges System bilden, werden die
unterschiedlichen Synchronisationsbefehle SYNCR und SYNCW auch in Verbindung mit dem in Fig. 1
gezeigten Ausführungsbeispiel beschrieben.
In Fig. 2 ist im einzelnen der interne Aufbau des Kanaladapters SCCA 10 für zwei Prozessoren dargestellt.
Das mehradrige E/A-Schnittstellenkabel 11 ist über einen ersten Anschluß 20 und eine interne
mehradrige Sammelleitung 21 jeweils mit einer Datenübertragungssteuerung 22, einer Anschlußsteuerung
23 und einem Mikroprozessor 24 verbunden. Auf ähnliche Weise ist das zweite E/A-Schnittstellenkabel
12 über einen zweiten Anschluß 25 und eine zweite Sammelleitung 26 mit der Datenübertragungssteuerung 22, dem Mikroprozessor 24 und einer zweiten
Anschlußsteuerung 27 verbunden. Eine Mehradreßsteckkarte 28 ist mit jeder der Anschlußsteuerangen
23 bzw. 27 verbunden und liefert dorthin Adreßangaben, welche die E/A-Geräteadressen definieren,
die für die Kommunikation mit dem SCCA 10 gültig sind, oder mit anderen Worten die vorgegebenen
Geräteadressen, die vom SCCA10 zu erkennen sind. Die Mehradreßsteckkarte 28 ermöglicht eine
Änderung der gültigen SCCA-Adressen entsprechend den E/A-Geräteforderungen der jeweiligen Prozessoren.
Im Mikroprozessor 24 sind zum Speichern der Angaben für die vorgegebenen oder gültigen, von den
Anschlüssen 20 und 25 kommenden SCCÄ-Geräteadressen vier Signalspeicherelemente resierviert.
Diese Speicherelemente sind bezeichnet mit SWl, SRI, SW2 und SRI und können bistabile Kippglieder,
Registerpositionen, Speicherstellen oder dergleichen sein, abhängig von dem jeweils verwendeten Mikroprozessor.
Im einfachsten Falle ist jedes dieser Speicherelemente ein Ein-Bit-Speicherelernent, das
eingeschaltet wird, wenn eine Anzeige für das Auftreten eines bestimmten Synchronisationsbefehles für
eine bestimmte Geräteadresse aufzuzeichnen ist. Das Speicherelement SWl wird z. B. eingeschaltet, wenn
der Befehl SYNCW für die Adresse 01 aufzuzeichnen ist. Die Einschaltung besagt also, daß die Adresse 01
an einem der Anschlüsse aufgenommen werden und der zu dieser Adresse gehörende Kanalbefehl ein Befehl
SYNCW war.
Jede der Anschlußsteuerungen 23 und 27 arbeitet
den Anfangsteil der Anfangswahlfolge für das Schnittstellenkabel, an das sie angeschlossen ist. Für
das E/A-Schnittstellenkabel 11 beispielsweise untersucht die Anschlußsteuerung 23 die vom Prozessor A
gegebene Geräteadresse und stellt fest, ob es eine von r>
der Mehradreßsteckkarte 28 zugelassene gültige SCCA-Adresse ist. Wenn eine gültige Geräteadresse
durch die Anschlußsteuerung 23 erkannt wird, aktiviert die Steuerung die betreffende Kennzeichenleitung
auf dem E/A-Schnittstellenkabel 11, und verrie- i<> gelt den Kanal ausschließlich für den Prozessor A für
den SCCA 10. Dann gibt die Steuerung die erkannte Geräteadresse an den Kanal für den Prozessor A ab
und sendet eine Verzweigungsanforderung an den Mikroprozessor 24. Der Mikroprozessor 24 notiert
dann die Geräteadresse und den nachfolgenden auf dem E/A-Schnittstellenkabel 11 gesendeten Kanalbefehl.
Wenn keines der Mikroprozessor-Speicherelemente für diese Geräteadresse eingeschaltet ist
(d. h. Speicherelemente 5Wl und SRI), schaltet der
Mikroprozessor 24 das betreffende Speicherelement ein. In diesem Fall sendet der Mikroprozessor 24 eine
Statusnachricht KANAL ENDE an den Prozesor A.
Wenn andererseits das andere Speicherelement für dieselbe Geräteadresse eingeschaltet ist, sendet der ^
Mikroprozessor 24 an den Prozessor A eine Statusnachricht, die die beiden Anzeigen KANAL ENDE
una GERÄT ENDE enthält. Gleichzeitig damit sendet er eine Statusnachricht mit einer Anzeige GERÄT
ENDE an den anderen Prozessor B. Der Mikropro- i<> zessor 24 gibt dann Signale an die Datenübertragungssteuerung
22, damit diese die Datenübertragungen vorbereitet. Die eigentliche Datenübertragung
beginnt, wenn die Datenübertragungssteuerung 22 die komplementierenden Befehle LESEN und SCHREI- a
BEN empfängt. Die Datenübertragungssteuerung 22 arbeitet danach genauso wie der entsprechende Teil
des bekannten Kanaladapters und überträgt Daten byteweise vom Prozessor A zum Prozessor B oder
umgekehrt, abhängig davon, welcher Prozessor den -to SCHREIB-Befehl und welcher den LESE-Befehl gegeben
hat.
Nachdem die Datenübertragung beendet ist, sendet die Datenübertragungssteuerung 22 ein Signal DATEN
ENDE an den Mikroprozessor 24, der dann die 4=>
Steuerung übernimmt und die Endfolge für die E/AOperation ausführt. Außerdem stellt er die beiden
Speicherelemente für die Geräteadresse zurück, die für die soeben beendete Datenübertragung benutzt
wurde.
Normalerweise arbeitet der Kanaladapter SCCA 10 im sogenannten Nachrichtensendebetrieb, in dem
die Prozessoren sich gegenseitig Nachrichten übermitteln. Der Prozessor A sendet eine Nachricht an
den Prozessor B und dieser eine Nachricht an den Prozessor A zurück usw. In dieser Betriebsart stellt
jeder Prozessor seine LESE-Adresse, sobald wie praktisch möglich, in den »zum Lesen synchronisierten«
Zustand ein. Der Prozessor A gibt also sobald wie möglich den Befehl START E/A für die Geräte- t>o
adresse 02. Dadurch wird das Kanalprogramm 02 aufgerufen und der Befehl SYNCR gegeben. Daraufhin
gibt der SCCA10 höchstwahrscheinlich nur das Statussignal
KANAL ENDE, wodurch das Kanalprogramm 02 im Prozessor A vorübergehend ausgesetzt b5
wird. Das Programm 02 im Prozessor A wird dadurch in den gewünschten »zum Lesen synchronisierten«
Zustand versetzt. Genauso gibt der Prozessor B sobald wie möglich den Befehl START E/A für die Geräteadressen
01. Dadurch soll jede Geräteadresse immer im synchronisierten Lesezustand gehalten werden,
ausgenommen die Adresse für eine tatsächlich ablaufende Datenübertragung. Somit ist jede Geräteadresse
immer vorbereitet, falls der Prozessor auf der anderen Seite des SCCA 10 eine Nachricht senden
will. Wenn ein Prozessor eine Nachricht senden will, gibt er eine Instruktion START E/A für seine
SCHREIB-Adresse. Dadurch wird das Kanalprogramm aufgerufen, das den Befehl SYNCW enthält,
und an den SCCA 10 sendet.
Betrachtet man die normale Schrittfolge beispielsweise für die Geräteadresse 01 genauer, so bewirkt
der Prozessor B ein ausgesetztes Kanalprogramm, das ein Kanaibefehiswort (CCW) SYNCR enthält, das mit
einem Kanalbefehlswort (CCW) LESEN verkettet ist. Das Kanalbefehlswort (CCW) LESEN gibt die
Hauptspeicherstelle des Prozessors an, die als Empfangsspeicherbereich für die nachfolgende Datenübertragung
vom Prozessor A zum Prozessor B benutzt wird. Wenn die Instruktion START E/A vom
Prozessor B für diese Geräteadresse 01 gegeben wird, arbeitet der Kanaladapter SCCA 10 wie oben beschrieben.
Im einzelnen nimmt der SCCA10 den vom Prozessor B als Ergebnis der Instruktion START E/A
für die Geräteadresse 01 gegebenen Befehle SYNCR auf. Der SCCA10 erzwingt dann eine Kanaltrennung,
während er das Steuersignal KANAL ENDE zurückgibt. Im Speicherelement SRI des Mikroprozessors
24 verzeichnet der SCCA 10 dann den Empfang des vom Prozessor B kommenden Befehles SYNCR für
die Geräteadresse 01. Der Kanal des Prozessors B läuft mit anderen Aufgaben weiter. Der Kanal des
Prozessors B enthält jetzt ein ausgesetztes Kanalprogramm für die Geräteadresse 01.
Bis jetzt ist auf seiten des Prozessors A noch nichts
geschehen. Schließlich will der Prozessor A aber eine Nachricht an den Prozessor B senden. Das Kanalprogramm
im Prozessor A, das für die Abgabe dieser Nachricht benutzt wird, ist nach Darstellung in Fig. 1
ein Kanalbefehlswort (CCW) mit Befehl SYNCW, das mit einem Kanalbefehlswort (CCW) für SCHREIBEN
gekoppelt ist. Das Datenadreßfeld des Kanalbefehlswortes (CCW) SCHREIBEN zeigt auf eine
Hauptspeicherstelle am Prozessor A, die die zu sendende Nachricht enthält. Der Prozessor A leitet eine
Nachrichtensendefoige ein durch Abgabe der Instruktion START E/A für die Geräteadresse 01. Damit
wird das gerade beschriebene Kanalprogramm 01 aufgerufen. Wenn der Kanaladapter SCCA 10 den
Befehl SYNCW empfängt, reagiert er genauso, wie es oben für den Fall beschrieben ist, in dem ein zweiter
SYNC-Befehl für dieselbe Geräteadresse empfangen wirdf Dabei wird der Befehl SYNCW vom SCCA 10
angenommen. Der SCCA10 hält die Verbindung zum Prozessor A durch Rückgabe der Statussignale KANAL
ENDE und GERÄT ENDE bei der ersten Wahl aufrecht. Außerdem gibt der SCCA10 an den Prozessor
B das Signal GERÄT ENDE zurück. Da die Kanäle auf beiden Seiten des SCCA 10 jetzt das Signal
GERÄT ENDE empfangen haben und eine Befehlsverkettung angezeigt ist, verketten die Kanäle zu ihrem
zweiten CCW und geben die komplementierenden Befehle SCHREIBEN und LESEN. Die gewünschte
Datenübertragung vom Prozessor A zum Prozessor B findet dann statt.
Wenn im obigen Beispiel angenommen wird, daß
der Prozessor A gerade eine Nachricht an den Prozessor B gesendet hat und der Prozessor B die Nachricht
noch nicht verarbeitet hat und der Prozessor A eine neue Nachricht senden will, dann gibt der Prozessor A
die neue Instruktion START E/A an die Geräteadresse 01, und der Kanaladapter SCCA 10 trennt
den Prozessor A von einem ausstehenden Kanalprogramm ab. Der Prozessor A arbeitet dann mit anderen
Aufgaben weiter und sein Kanal ist jetzt frei. Wenn der Prozessor B schließlich zum Empfang einer neuen
Nachricht bereit ist, gibt er eine neue Instruktion START E/A für die Geräteadresse 01. Der sich beim
Prozessor B ergebende Befehl SYNCR löst beim Empfang am SCCA 10 die Abgabe des Signals GERÄT
ENDE an den Prozessor A aus. Beide Kanäle verketten jetzt mit den Datcnübcriragungsbeiehlen,
und die neue Nachricht wird gesendet. Bei der gleichen Situation im bekannten Kanaladapter würde der
SCHREIB-Befehl des Prozessors 1 den Kanal des Prozessors 1 belegt halten, bis der Prozessor 2
schließlich den richtigen komplementierenden Befehl abgegeben hat.
Diese Operation verläuft für die zweite benutzte Geräteadresse für den SCCA 10 symmetrisch ab. Sie
ist in dem in Fig. 1 gezeigten Beispiel die Geräteadresse 02.
Da der Kanaladapter SCCA 10 für die volle Synchronisation sorgt, gibt es keinen Wettbewerb mit
möglicher Betriebsunterbrechung, in dem der Prozessor A und der Prozessor B beide versuchen zu schreiben.
Bei dem bekannten Kanaladapter würde andererseits ein Schreibbefehl zurückgewiesen und das
Betriebssystem in dem betreffenden Prozessor statt dessen den richtigen komplementierenden Lesebefehl
geben. Der SCCA 10 vermeidet diese Situation dadurch, daß jedes Kanalprogramm den Datenübertragungsbefehl
nur weiter fortführen darf, wenn die entsprechenden Kanalprogramme auf beiden Seiten des
SCCA10 dafür bereit sind, d. h. nur wenn die Befehle
SYNCW und SYNCR von den entsprechender. Prozessoren für dieselbe Geräteadresse aufgenommen
wurden.
Wenn als Beispiel für diese Wettbewerbssituaüon
angenommen wird, daß im Prozessor A ein SYNCR-Befehl für die Geräteadresse 02 aussteht (vom Kanal
abgetrennt, aber befehlsverkettet mit einem Lesebefehl), während im Prozessor B ein SYNCR-Befehl für
die Geräteadresse 01 aussteht (vom Kanal abgetrennt, aber befehlsverkettet mit einem Lesebefehl), dann ist
der Wettbewerbsfall zu betrachten, in dem beide Prozessoren A und B eine Nachrichtenübertragung
gleichzeitig zu dem jeweils anderen Prozessor einleiten. In diesem Fall gibt der Prozessor A die Instruktion
START E/A für einen SYNCW-Befehl für die Geräteadresse 01, während der Prozessor B eine Instruktion
START E/A für einen SYNCW-Befehl für die Geräteadresse 02 gibt. Der Kanaladapter SCCA
10 löst den Wettbewerb dadurch auf, daß er zu einer dieser Geräteadressen geht, z. B. zu Adresse 01. In
diesem Fall wird der Befehl SYNCW vom Prozessor B
für die Adresse 02 trotzdem vom SCCA 10 aufgenommen, das Statussignal KANAL ENDE und das
Trennungssignal an den Prozessor B abgegeben, und der SCCA 10 verzeichnet den Wettbewerbsfall dadurch,
daß ein Signal GERÄT ENDE für die Adresse 02 an beide Prozessoren A und B gegeben wird. Der
Wettbewerb wird durch Einschalten des zweiten Speicherelementes im Mikroprozessor 24 für die Geräteadresse
02 festgehalten, das ist in diesem Fall das Speicherelement SW2. Jetzt kann die Datenübertragung
für die Geräteadresse 01 wie im Normalfall weiterlaufen.
j Wenn das Kanalprogramm 01 beendet ist, stellt der Kanaladapter SCCA10 fest, daß ein früherer Wettbewerbsfall
jetzt behandelt werden muß (es ist eine Geräteadresse vorhanden, in diesem Fall die Adresse 02,
für die beide Speicherelemente, in diesem Fall SR2
ίο und SW2, eingeschaltet sind). Eine Statusnachricht
mit einer Anzeige GERÄT ENDE wird dann an beide Prozessoren A und B für die Geräteadresse 02 gegeben.
Dadurch werden die für die Geräteadresse 02 in den beiden Prozessoren abgetrennten Kanalpro-
i) gramme wieder aktiviert und die Datenübertragung
für die Geräteadresse 02 abgewickelt.
Beschreibung eines Ausführungsbeispiels für
mehrere Prozessoren
mehrere Prozessoren
In Fig. 3 ist ein weiteres Ausführungsbeispiel der Erfindung dargestellt, in dem ein synchronisierender
Kanaladapter SCCA 30 für die Verbindung von mehreren,
nämlich vier verschiedenen digitalen Datenprozessoren A, B, C und D vorgesehen ist. Der SCCA
2") 30 ist mit dem Prozessor A über ein Kabel 31, mit
dem Prozessor B über ein Kabel 32, mit dem Prozessor C über ein Kabel 33 und mit dem Prozessor D
über ein Kabel 34 verbunden. Die Prozessorkanäle, die mit dem SCCA 30 gekoppelt sind, sollen Blockso
multiplexkanäle sein.
Fig. 4 zeigt ein Beispiel einer Liste mit E/A-Geräteadreßzuordnungen,
die von den vier Prozessoren A, B, C und D zur Verbindung mit dem SCCA 30 verwendet
werden können. Diese Adreßzuordnung sieht
j) je eine Zwei-Weg-Verbindung zwischen jedem Paar
von Prozessoren A, B, C und D vor. Die Verbindung AB verwendet beispielsweise die Geräteadressen 01
und 02. Genauso wie in Fig. 1 gezeigt wurde, enthält der Prozessor Λ der Fig. 3 ein Kanalprogramm
SYNCW + SCHREIBEN für die Geräteadresse 01 und ein Kanalprogramm SYNCR + LESEN für die
Geräteadresse 02. Entsprechend enthält der Prozessor B der Fig. 3 ein Kanalprogramm SYNCR + LESEN
für die Geräteadressen 01 und ein Kanalpro-
4-, gramm SYNCW + SCHREIBEN für die Geräteadresse
02.
Entsprechendes gilt für die Kanalprogramme der anderen Verbindungen AC, AD usw. Zur Verbindung
mit dem SCCA gemäß Fig. 4 enthält der Prozessor A
-,ο also sechs verschiedene Kanalprogramme, eines für
jede Geräteadresse 01 bis 06. Die Programme 01, 03 und 05 sind Programme SYNCW + SCHREIBEN,
und die Programme 02, 04 und 06 sind Programme SYNCR + LESEN.
Für die in Fig. 4 gezeigte Betriebsart bezeichnet jede Geräteadresse zwei Faktoren:
1. Die beiden zu verbindenden Prozessoren und
2. die Richtung der Datenübertragung.
Die Geräteadreßzuordnungen der Fig. 4, die nur bo beispielsweise sind, sind vorher festgelegt und für die
entsprechenden Kanalprogramme angegeben, bevor sie in die entsprechenden Prozessoren A, B, C und
D geladen werden. Der Kanaladapter SCCA 30 ist so gebaut, daß er den vollständigen Satz von zwölf
b5 Geräteadressen der Fig. 4 erkennt und behandelt. Der SCCA 30 kennt jedoch die AdreßVereinbarungen
zwischen den Kanalprogrammen nicht. Er soll vielmehr zur richtigen Zeit jeweils zwei Kanäle miteinan-
der verbinden, die Befehle an dieselbe Geräteadresse abgeben.
Für eine vorgegebene Geräteadresse arbeitet der SCCA 30 genauso, wie es oben im Zusammenhang
mit dem in Fig. 1 gezeigten Ausführungsbeispiel beschrieben wurde. Zusätzlich zur Aufzeichnung des
Auftretens einer bestimmten gültigen SCCA-Geräteadresse muß der SCCA 30 auch noch die Identität
des SCCA-Anschlusses aufzeichnen, an dem diese Geräteadresse aufgenommen wurde. Wenn der zweite
Synchrcnisationsbefehl für dieselbe Geräteadresse aufgenommen wird, fragt der SCCA 30 diese Aufzeichnung
ab und verbindet den Anschluß, über den der zweite Befehl empfangen wurde, mit dem durch
die Aufzeichnung für den ersten Synchronisationsbefehl bezeichneten Anschluß. Mit anderen Worten, der
SCCA 3C vergleicht die Geräteadressen miteinander und verbindet für eine Datenübertragung die beiden
Prozessoren miteinander, von denen er dieselbe Geräteadresse aufgenommen hat. Auf diese Weise können
je zwei Prozessoren miteinander verbunden werden.
Mehrere über den Kanaladapter SCCA 30 miteinander verbundene Datenprozessoren genießen alle
vorher für das in Fig. 1 beschriebene Ausführungsbeispiel mit zwei Datenprozessoren genannten Vorteile.
Insbesondere sind Unterbrechungen nicht erforderlich, und ein Abfragebefehl wird auch nicht
gebraucht. Die Kanalbelegungszeit wird außerdem etwas reduziert, da die Datenübertragungsbefehle erst
eingegeben werden, wenn zwei Prozessoren eine Instruktion START E/A an dieselbe Geräteadresse abgegeben
haben. Der Wettbewerbsfall schließlich wird ohne besondere Programmiermaßnahmen behandelt.
In Fig. S ist ein Beispiel eines ausgearbeiteten Satzes von Geräteadreßzuordnungen gezeigt, der bei Bedarf
für das in Fig. 3 gezeigte Ausführungsbeispiel mit mehreren Prozessoren verwendet werden kann.
Nach Darstellung in Fig. 5 können mehrere Verbindungssätze für einige oder alle Prozessorenpaare vorgesehen
werden. Für das beispielsweise durch die Prozessoren A und B gebildete Paar gibt es sechs
Geräteadressen für drei Sätze von Verbindungen, nämlich AB-I, AB-I und ABCD-I. Laut Überschrift
der linken Spalte in Fig. 5 werden diese verschiedenen Verbindungen zwischen den Prozessoren A und
B verschiedenen Anwendungsprogrammen zugeordnet. Der erste durch die Geräteadressen 01 und 02
gebildete Verbindungssatz gestattet einem Teil eines ersten Ausführungsprogrammes im Prozessor A direkt
mit einem Teil desselben Anwendungsprogrammes im Prozessor B (und umgekehrt) in Verbindung
zu kommen. Auf ähnliche Weise kann durch den zweiten Verbindungssatz ein zweites Anwendungsprogramm
im Prozessor A über die Geräteadressen 03 und 04 direkt mit dem entsprechenden Teil desselben
Anwendungsprogrammes im Prozessor B (und umgekehrt) Verbindung aufnehmen.
Das Anwendungsprogramm ABCD-I stellt einen Fall dar, in dem in jedem der Prozessoren A, B, C
and D Teile des Programms liegen und worin der Teil in einem gegebenen Prozessor direkt mit jedem Teil
in irgendeinem anderen Prozessor Verbindung aufnehmen können soll. Für einige Anwendungen des
Typs ABCD kann man eine oder mehrere Verbindungen zwischen den Prozessoren weglassen. Als weitere
Möglichkeit können auch einige Anwendungsprogramme verwirklicht werden, die nur drei
Prozessoren und nicht alle vier benutzen.
Da jeder E/A-Kanal eine aus acht Bits bestehende Geräteadresse benutzt, gibt es 256 verschiedene Geräteadressen,
die in Verbindung mit dem Kanaladapter SCCA 30 benutzt werden können. Wenn man annimmt,
daß außer dem SCCA 30 keine anderen Steuereinheiten oder E/A-Geräte an das E/A-Schnittstellenkabel
jedes Prozessors angeschlossen sind, ergeben sich insgesamt 128 verschiedene mögliehe
Anwendungsprogramme für je zwei Prozessoren, die unter den verschiedenen Prozessorpaaren in jeder
gewünschten Art aufgeteilt werden können, jedoch im allgemeinen mit der Bedingung, daß wenigstens
eine Verbindung für jedes Prozessorpaar vorgesehen werden sollte. Für die unmittelbare Zukunft sollte
diese relativ große Zahl von Möglichkeiten jedoch ausreichen, um die Forderungen der meisten Benutzer
zu befriedigen.
In dem in Fig. S gezeigten FaU ist zu bemerken, daß jede Geräteadresse drei Faktoren angibt:
1. die beiden zu verbindenden Prozessoren
2. die Richtung der Datenübertragung und
3. das Anwendungsprogramm.
Die jeweiligen ieziehungen für jede Geräteadresse
werden durch die Programmvereinbarungen für die Programme in den verschiedenen Prozessoren festgelegt.
Der SCCA 30 kennt diese Beziehungen nicht und braucht sie auch nicht zu kennen. Seine Hauptaufgabe
besteht einfach im Vergleich der Geräteadressen und der Verbindung von jeweils zwei
SCCA-Anschlüssen, an denen dieselbe Geräteadresse aufgenommen wurde.
Fig. 6 zeigt weitere Einzelheiten des Aufbaus des
in Fig. 3 dargestellten synchronisierenden Kanaladapters SCCA 30. Das Schnittstellenkabel 31 des
Prozessors A ist über einen ersten Anschluß 41 mit einer Steuerung 42 für den ersten Anschluß, das
Schnittstellenkabel 32 des Prozessors B über einer zweiten Anschluß 43 mit einer Steuerung 44 für der
zweiten Anschluß, das Schnittstellenkabel 33 des Prozessors C über einen dritten Anschluß 45 mit einei
Steuerung 46 für den dritten Anschluß und das Schnittstellenkabel 34 für den Prozessor D über einer
vierten Anschluß 47 mit einer Steuerung 48 für der vierten Anschluß gekoppelt. Jede der Steuerungen 42
44,46 und 48 ist über eine mehradrige Sammelleitung mit einem Wählschalter (Koordinatenschalter
Kreuzpunktschalter) 50 und über eine mehradrige Sammelleitung auch mit einer Hauptsteuerung 51
verbunden.
Zur Hauptsteuerung gehört ein Steuerspeicher 52 mit Speicherstellen für jede vorgegebene oder gültige
SCCA-Geräteadresse, die verschiedene Anzeigen füi die Aufnahme dieser Geräteadressen durch die
Steuerungen 42,44,46 und 48 speichern. Der Steuerspeicher
52, der Teil eines größeren Speichers seir kann, wird hier auch als Steuertabelle bezeichnet
Diese wird durch von der Hauptsteuerung 51 kommende Adressen angesteuert, speichert von dort aufgenommene
Steuerinformation und liest bei Bedan auch die gespeicherte Information aus und gibt sie ar
die Hauptsteuerung 51 zurück. Dieser Steuertabel lenspeicher 52 ist etwas genauer in Fig. 7 gezeigt.
Für jeden der Prozessoren A, B, C und D erschein'
der Kanaladapter SCCA 30 wie eine gewöhnliche E/ Α-Steuerung, und jeder Prozessor verkehrt mit derr
SCCA 30 über die übliche E/A-Schnittstellenschal tung. Für die Anfangswahlfolge für den Prozessor A
beispielsweise gibt dieser eine der gültigen Geräteadressen ab, die von dem SCCA 30 erkannt werden
kann. Diese Geräteadresse wird durch die Steuerung 42 für den ersten Anschluß ir sin Feld eingesetzt und
dann zur Bestätigung der Aufnahme und Annahme eingesetzt und dann an den Prozessor A zurückgesandt.
Der Prozessor A sendet dann den Kanalbefehl für das erste CCW für diese Geräteadresse, und bei
Empfang desselben sendet die Steuerung 42 für den ersten Anschluß eine Zustandsnachricht zurück. Das
ist allgemein gesehen weiter nichts als die übliche Anfangswahlfolge für die E/A-Schnittstelle.
Die Steuerung 42 für den ersten Anschluß sendet die angenommene Geräteadresse und den folgenden
Kanalbefehl (entweder SYNCR oder SYNCW) und einen Anschlußbezeichnungscode (ID) an die Hauptsteuerung
51. Der Anschlußbezeichnungscode teilt der Hauptsteuerung 51 mit, daß der Anschluß 1 diese
Geräteadresse aufgenommen hat. Mit der Geräteadresse steuert die Hauptsteuerung 51 dann den Steuerspeicher
52 an, und stellt fest, ob dieselbe Geräteadresse von einem der anderen Prozessoren aufgenommen
wurde. Durch Programmvereinbarung zwischen den Prozessoren darf nur einer der anderen
Prozessoren dieselbe Geräteadresse benutzen. (Ein modifizierter Fall wird aber weiter unten noch beschrieben
werden.)
Nimmt man an, daß dieses das erste Mal ist, daß diese bestimmte Geräteadresse durch den Kanaladapter
SCCA 30 aufgenommen wurde, dann sind die vom Steuerspeicher 52 angesprochenen Steuerbits
alle Null. Wenn der aufgenommene Kanalbefehl ein Befehl SYNCR war, stellt die Hauptsteuerung 51 das
Bit »SYNCR empfangen« an dieser Adresse im Hauptsteuerspeicher 52 auf den Wert Eins ein und
die SYNCR-Anschluß-ID-Bits auf den Code, der den
Anschluß bezeichnet, an dem diese Geräteadresse aufgenommen wurde. Wenn andererseits der aufgenommene
Kanalbefehl ein Befehl SYNCW war, dann wird das Bit »SYNCW aufgenommen« auf Eins eingestellt
und die SYNCW-Anschluß-ID-Bits werden auf den Anschluß-ID-Code eingestellt. Außerdem
weist die Hauptsteuerung 51 die Steuerung 42 für den Anschluß 1 an, an den Prozessor A eine Statusnachricht
KANAL ENDE und ein Trennungssignal zurückzusenden. Das geschieht während der Anfangswahlfolge
in der Steuerung 42 für den ersten Anschluß, d. h. das in der Anfangswahlfolge an den
Prozessor A zurückgesendete Statusbyte enthält die Statusnachricht KANAL ENDE. Dadurch wird der
Prozessor A veranlaßt, das Kanalprogramm für diese Geräteadresse auszusetzen, und das Trennungssignal
gibt den Prozessor A für die Ausführung anderer Arbeiten frei.
Nimmt man jetzt an, daß zu einem späteren Zeitpunkt ein zweiter Prozessor, z. B. der Prozessor B,
dieselbe Geräteadresse an den Kanaladapter SCCA 30 abgibt, so werden diese Adresse, der zugehörige
Kanalbefehl und der SCCA-Anschluß-ID-Code an die Hauptsteuerung 51 weitergeleitet, die dann mit
der Geräteadresse den Steuerspeicher 52 ansteuert. Die angesteuerten Bits in dem Steuerspeicher werden
an die Hauptsteuerung 51 abgegeben, die dann weiß, daß diese Geräteadresse jetzt zum zweiten Mal aufgetreten
ist, und zwar über den Anschluß 2. Die Hauptsteuerung erteilt der Steuerung 44 für den zweiten
Anschluß dann den Auftrag, in dem Statusbyte für die Anfaneswahl an den Prozessor B die Anzeieen
KANAL ENDE und GERÄT ENDE zurückzugeben. Die Hauptsteuerung 51 teilt der Steuerung 42 für den
ersten Anschluß weiterhin mit, daß sie an den Prozessor A die Statusnachricht GERÄT ENDE senden
soll. Außerdem beauftragt die Hauptsteuerung 51 den Wählschalter 50 damit, die Verbindung von der Datensammelleitung
der Steuerung 42 (Anschluß 1) zur Datensammelleitung der Steuerung 44 (Anschluß 2)
in Vorwegnahme des Empfanges der Datenübertragungsbefehle vorzubereiten.
Wenn der Prozessor A die Statusnachricht GERÄT ENDE aufnimmt, dann wird dadurch das ausgesetzte
Kanalprogramm für diese Geräteadresse wieder aktiviert und mit dem nächsten Kanalbefehlswort
CCW befehlsverkettet. Bei Aufnahme der Statusnachricht GERÄT ENDE durch den Prozessor B
wird gleichzeitig das dort befindliche Kanalprogramm für dieselbe Geräteadresse mit dem nächsten dort stehenden
CCW befehlsverkettet. Durch Programmvereinbarung enthält das nächste CCW in einem dieser
Prozessoren einen LESE-Befehl und das nächste CCW des jeweils anderen Prozessors einen
SCHREIB-Befehl. Die beiden Prozessoren geben also die richtigen komplementären Befehle ab. Diese
Befehle veranlassen den SCCA 30 dazu, ziemlich genauso zu arbeiten wie der bekannte Kanaladapter,
wobei die Daten von der Steuerung eines Anschlusses zur Steuerung eines anderen Anschlusses über den
Wählschalter 50 übertragen werden.
Ungefähr zur gleichen Zeit, zu der die Hauptsteuerung 51 die Anschlußsteuerungen anweist, an ihre betreffenden
Prozessoren die Statusnachricht GERÄT ENDE zu senden, wodurch die Befehlsverkettung mit
den CCWs für LESEN und SCHREIBEN eingeleitet wird, stellt die Hauptsteuerung 51 auch die Steuerbits
im Steuerspeicher 52 für die jeweiligen Geräteadressen auf Null zurück. Nach Beendigung der Datenübertragung
gibt der Prozessor, für den diese Geräteadresse eine Leseadresse ist, sobald wie möglich an
diese Adresse eine weitere Start E/A-Instruktion ab, die das SYNCR + LESE-Kanalprogramm für diese
Geräteadresse wieder in Betrieb nimmt. Dadurch soll diese Geräteadresse ziemlich schnell nach Beendigung
der Datenübertragung wieder in den Zustand »Synchronisiert zum Lesen« zurückgeführt werden.
Jetzt soll der Wettbewerb für eine bestimmte Verbindung zwischen zwei Prozessoren betrachtet und
angenommen werden, daß die beiden Geräteadressen für diese Verbindungsich im Zustand »Synchronisiert
zum Lesen« befinden. Das bedeutet, daß im Steuerspeicher 52 die Bits »SYNCR aufgenommen« für jede
dieser Adressen eingeschaltet sind und daß die IDs für den SYNCR-Anschluß für jede dieser Adressen
aufgezeichnet wurden. Die Wettbewerbssituation tritt dann ein, wenn beide Prozessoren versuchen, durch
gleichzeitige Abgabe der Start E/A-Instruktion an ihre entsprechenden SCHREIBE-Adressen für diese
Verbindung Nachrichten zu übertragen.
Der Kanaladapter SCCA 30 legt sich auf eine dieser Geräteadressen fest. Für die andere Geräteadresse
schaltet die Hauptsteuerung 51 das Bit »SYNCW empfangen« in dem Steuerspeicher 52 ein und
schreibt in die SYNCW-Anschluß-ID-Stelle den ID-Code
für den Anschluß, der diese andere Adresse aufgenommen hat. Außerdem erteilt die Hauptsteuerung
51 der Anschlußsteuerung für die nicht festgelegte Adresse den Auftrag, die Statusnachricht KANAL
ENDE und ein Trennsignal an den zugehörigen Pro-
zessor zurückzusenden. Mit anderen Worten, der Befehl SYNCW für die nicht festgelegte Adresse wird
zwar vom SCCA 30 akzeptiert, wird aber effektiv nicht ausgeführt, sondern durch Einschalten des Bits
»SYNCW aufgenommen« und Schreiben der Anschlußidentifizierung des SYNCW-Anschlusses in den
Steuerspeicher 52 für diese Adresse auf eine Warteliste gesetzt. Gleichzeitig mit dem Schreiben dieser
SYNCW-Bits im Steuerspeicher 52 wird eine Wettbewerbs/Besetzt-Verriegelungsschaltung
in der Hauptsteuemng 51 eingestellt. Jetzt kann der Betrieb für die festgelegte Adresse in der oben beschriebenen Art
weiterlaufen.
Nachdem die Datenübertragung für die festgelegte Adresse beendet ist, stellt der Kanaladapter SCCA
30 über die Wettbewerbs/Besetzt-Verriegelungsschaltung fest, daß jetzt ein früherer Wettbewerbsfdl
behandelt werden muß. Die Hauptsteuerung 51 fragt dann die Bitspalte »SYNCW empfangen« im Steuerspeicher
52 ab, und ermittteltdamit die Geräteadresse und die beiden Identifizierungen des Anschlusses für
die nichtfestgelegte Adresse, die noch behandelt werden muß. Die Steuerung 51 gibt dann an die beiden
so gekennzeichneten Anschlußsteuerungen den Befehl zum Absenden der bezeichneten Adresse und der
Statusnachricht GERÄT ENDE an die an diese beiden Anschlüsse angeschlossenen Prozessoren. Die
ausgesetzten Kanalprogramme in diesen beiden Prozessoren werden dann erneut in Betrieb genommen,
und die Datenübertragung erfolgt für diese vorher nicht festgelegte Geräteadresse. Die Hauptsteuerung
51 stellt die Bits im Steuerspeicher 52 dann für diese Geräteadresse auch auf Null zurück.
Jetzt soll der »Besetzt«-Fall betrachtet werden, in dem der SCCA 30 Daten zwischen zwei Prozessoren
überträgt, wenn eine gültige SCCA-Adresse und ein Synchronisationsbefehl von einem dritten Prozessor
aufgenommen werden.
Der von diesem dritten Prozessor kommende Synchronisationsbefehl wird nicht zurückgewiesen, sondern
vom Kanaladapter SCCA 30 angenommen und sein Auftreten im Steuerspeicher 52 vermerkt. Die
Steuereinheit wird angewiesen, eine Statusnachricht KANAL ENDE und ein Trennsignal zurückzusenden,
das das Kanalprogramm im dritten Prozessor aussetzt und den dritten Prozessor vom SCCA 30 abtrennt.
Wenn der vom dritten Prozessor aufgenommene Synchronisationsbefehl z. B. ein Befehl SYNCW für
diese Geräteadresse ist, dann wird das Bit »SYNCW empfangen« eingeschaltet und die Anschlußidentifizierung
in den SYNCW-Anschluß-Identifizierungspositionen für diese Geräteadresse gespeichert. Wenn
das Bit »SYNCW aufgenommen« eingeschaltet ist und die SYNCR-Anschlußidentifizierung bereits im
Hauptsteuerspeicher 52 steht, wird auch die Wettbewerbs/Besetzt-Verriegelungsschaltung
in der Hauptsteuerung 51 eingestellt und markiert eine wartende Adreßkombination, die noch behandelt werden muß.
Nach Abschluß der gerade laufenden Datenübertragung wird die Datenübertragung für diese wartende
Adreßkombination abgearbeitet.
Ein beachtenswerter Punkt ist die Tatsache, daß der Kanaladapter (SCCA) 30 niemals einen Besetzt-Status
an einen Prozessor zurückgibt, wenn eine früher begonnene, eine andere Geräteadresse betreffende
Datenübertragung abläuft, sondern statt dessen die betreffenden Einzelheiten im Steuerspeicher 52
sneichert und den Prozessor für andere Arbeiten freigibt, der den gerade aufgenommenen Synchronisationsbefehl
abgegeben hat. Die unproduktive Zeit für Verwaltungsarbeiten wird dadurch reduziert.
Ein weiterer bemerkenswerter Punkt ist die Tatsaehe,
daß der Kanaladapter SCCA 30 die Geräteadreßzuordnungen, wie sie in den Tabellen der Fig. 4
und 5 gezeigt sind, nicht kennt und auch die Identität der Prozessoren nicht zu kennen braucht. Der SCCA
30 vergleicht nur die Geräteadressen. Wenn eine Adreßübereinstimmung erkannt wird, beauftragt die
Hauptsteuerung 51 den Wählschalter (Koordinatenschalter, Kreuzpunktschalter) 50 mit der Verbindung
der beiden Anschlüsse, an denen diese übereinstimmenden Adressen aufgenommen wurden. Wenn der
Matrixschalter 50 mit einer gerade ablaufenden Datenübertragung belegt sein sollte, wird die neu erkannte
Adreßübereinstimmung als wartend gekennzeichnet und nach Beendigung der gerade laufenden
Datenübertragung abgearbeitet.
Bisher wurde der Nachrichtensendebetrieb beschrieben, in dem verschiedene Prozessoren durch
Hin- und Hersenden von Nachrichten miteinander in Verbindung stehen. Bei Bedarf können jedoch auch
eine oder mehrere Verbindungen zwischen Prozessoren im »umgekehrten« Betrieb gefahren werden. Insbesondere
ist es manchmal erwünscht, daß der Prozessor an einem Ende der Verbindung Daten von
einer bekannten Speicherstelle in dem anderen Prozessor bekommen soll, ohne daß er eine Nachricht
an den anderen Prozessor abgibt, um diese Daten anzufordern. In diesem Fall würden die Prozessoren so
betrieben, daß sie normalerweise ihre Verbindungsenden im Zustand »Synchronisiert zum Schreiben«
halten. Der Prozessor, der dann Daten braucht, würde eine Start-E/A-Instruktion an seine LESE-Adresse
geben und einen SYNCR-Befehl auslösen. In diesem Fäll würde die Verbindung hergestellt und die Daten
würden übertragen, ο'.,ΐιβ daß der empfangende Prozessor
erst eine Datenanforderungsnachricht an den anderen Prozessor senden muß. Wenn die Übertragung
immer in derselben Richtung gehen soll, z. B. vom Prozessor A zum Prozessor B, dann braucht man
für diesen Zweck nur eine Geräteadresse. Die jeweilige Betriebsart, d. h. Nachrichtensendebetrieb oder
dessen Umkehrung, wird bestimmt durch die im voraus getroffenen Vereinbarungen für die Programme
in den beiden Prozessoren.
In Fig. 8 ist im einzelnen eine Anschlußsteuerung gemäß Fig. 6 gezeigt. Von jedem der Schnittstellenkabel
31 bis 34 sind die Hauptleitergruppen für sich gezeigt. Jede Steuerung für die einzelnen Anschlüsse
42, 44, 46 und 48 ist unterteilt dargestellt. Das Schnittstellenkabel 31 für die Steuerung 42 besteht
aus vier mehradrigen Teilen 31a, 31b, 31c und 31rf, und die Anschlußsteuerung 42 für den ersten Anschluß
besteht aus den Teilen 42a, 42fr und 42c. Die Bezeichnung »ein« und »aus« im Zusammenhang mit
den Kabeluntergruppen 31 α bis 31 d beziehen sich auf die Kanaleinheit am anderen Ende des Schnittstellenkabels.
Der Ausdruck »Bus aus« bezeichnet beispielsweise eine Schnittstellenleitergruppe, die vom
Kanal für das Aussenden von Daten verwendet wird. Entsprechend bezeichnet die Beschriftung »Bus ein«
eine Schnittstellenleitergruppe, über die Daten an den Kanal gesendet werden.
Die Steuerung 42« für den Anschluß 1 enthält einen ersten Empfänger (E) 60 für die Ausgangsleitungen
(Bus aus) 31a und einen zweiten Empfänger 61
für die Kennzeichenausgangsleitungen 31c. Die anderen Steuerteile 44a, 46a und 48a für die Ausgangsbinleitungen
bzw. Kennzeichenausgangsleitungen der anderen Anschlüsse 2, 3 bzw. 4 sind genauso aufgebaut.
Der Teil 42c für den Anschluß 1 enthält eine Eingangslogik 62 und einen mehrere Bit großen Treiber
(T) 63 für die Eingangsleitungen 31 6. Der Steuerungsteil 421 c für den Anschluß 1 enthält auch eine
Kennzeicheneingangslogik 64 und einen mehrere Bit großen Treibe* 54 für die Kennzeicheneingangsleitungen
3Id. Die Anschlußsteuerteile 44c, 46c und
48c für die anderen Anschlüsse 2, 3 bzw. 4 sind genauso aufgebaut.
Eine Adreßbereich-Steckkarte 66 ist mit allen Anschlußsteuerteilen
426, 44b,46b und 486 verbunden, und gibt jedem Anschluß den kompletten Satz von
Geräteadressen an, der vom Kanaladapter SCCA 30 erkannt wird. Jeder Steuerteil 42b, 44b, 46b und 4Sb
behandelt für seinen entsprechenden Anschluß die Schnittstellenfolgen, die eine sofortige Antwort verlangen.
Insbesondere behandeln sie die Anfangsteile der Anfangswählfolgen für die Kanalbefehle, die in
Verbindung mit Datenübertragungsoperationen benutzt werden.
In Fig. 9 ist im einzelnen eine Ausführungsform der Hauptsteuerung und des Steuerspeichers des
SCCA 30 der Fig. 6 gezeigt. Der wesentliche Teil der Hauptsteuerung 51 ist der Mikroprozessor 68. Der
Steuerspeicher 52 liegt im Speicherabschnitt 68a des Mikroprozessors 68. Mit einem Eingangsanschluß des
Mikroprozessors 68 ist eine Dateneingangsleitung (DBI) und mit einem Ausgangsanschluß eine Datenausgangsleitung
(DBO) verbunden. An den Adreßanschluß des Mikroprozessors 68 führt eine Adreßausgangsleitung
(ABO). Die Leitungen ABO und DBO führen unter anderem zu den in Fig. 8 gezeigten
Anschlußsteuerungen.
Als Querbezug sind in Fig. 9 die Steuerteile 42a, 42c, 44a, 44c usw. wiederholt.
Wie schon gesagt, werden die Steuerteile 42b, 44b, 46b und 486 der Fig. 8 für die Anfangswahlfolge benutzt.
Betrachtet man z. B. den Anschiußsteuerteil 42b für den Anschluß 1, so erkennt dieser die Anfangswahlimpulse
auf den Kennzeichnungsausgangsleitungen 31c und vergleicht die Geräteadresse, die
dann auf den Ausgangsbusleitungen 31a liegt, mit den durch die Adreßbereich-Steckkarte 66 gelieferten
gültigen Adressen. Wenn keine Übereinstimmung festgestellt wird, wird das Wahlkennzeichen an das
nächste A/E-Gerät weitergeleitet, das an das Schnittstellenkabel 31 für den Prozessor A angeschlossen ist.
Wenn jedoch eine Adreßübereinstimmung erkannt wird, antwortet die Steuerung 42b an den Kanal des
Prozessors A, unter Benutzung der als übereinstimmend erkannten Geräteadresse. Wenn der Kanal jetzt
durch Anheben des Signals auf der Befehlskennzeichenausgangsleitung antwortet, gibt die Anschlußsteuerung
42b die Steuerung an den Mikroprozessor 68 zur weiteren Bearbeitung weiter. Die Kanalschnittstellenfolge
wartet, bis der Mikroprozessor 68 die Steuerung übernimmt.
Die Anschlußsteuerung 42b veranlaßt den Mikroprozessor 68 zur Übernahme der Steuerung dadurch,
daß sie einen Verzweigungsbefehl (Mitteilung für bedingte Verzweigung) auf die Sammelleitung 69 gibt,
die zu einer Verzweigungslogik 70 führt, die wiederum mit der zum Mikroprozessor gehörenden DBI-Logik
71 (Fig. 9) gekoppelt ist, die die auf die Datenausgangsleitung DBI des Mikroprozessors 68 zu gebenden
Daten auswählt.
Jede der anderen Anschlußsteuerungen 44b, 46b
"> und 486 arbeitet genauso. Jede sendet einen Verzweigungsbefehl
an die Logik 70, wenn sie eine Adreßübereinstimmung für eine auf ihren zugehörigen Ausgangsleitungen
erscheinende Geräteadresse erkennt. Der Mikroprozessor 68 führt normalerweise eine
i<> kontinuierliche Rundumfrage der Anschlußsteuerungen
426, 446, 46b und 486 durch zyklisches Einschreiben entsprechender Wahlwerte in ein vierstelliges
Anschlußsteuerwahlregister 72 durch. Die sequentiell auf der Datenausgangsleitung DBO erscheinenden
Auswahlwerte werden durch Decodierung der auf der Adreßausgangsleitung ABO erscheinenden
Adresse in das Register 72 eingegeben. Der erste Auswahlwert (1000) stellt die erste Registerstufe auf
Eins ein und die anderen Registerstufen auf Null, der
.'ι ι zweite Wahlwert (0100) stellt die zweite Registerstufe
auf Eins ein und die anderen auf Null usw. Dadurch werden die vier Registerausgangsleitungen einzeln
angeschaltet, so daß die Logik 70 die Verzweigungsbedingungsleitungen der Anschlußsteuerungen 42 b,
->> 44b, 46b und 486 sequentiell abfragen und ihren Inhalt
über die Logik 71 und die DBI an den Mikroprozessor 68 übertragen kann.
Der Mikroprozessor 68 überwacht diese Eingangssignale auf der DBI-Leitung und stellt dann fest, ob
eine Adreßübereinstimmung erkannt wurde. Wenn ein eine Adreßübereinstimmung anzeigender Verzweigungsbefehl
(bedingte Verzweigung) aufgenommen wird, verzweigt der Mikroprozessor 68 vorübergehend
in die Anfangswahlroutine.
η Als Teil dieses Unterprogramms hält er die die Übereinstimmung hervorrufende Geräteadresse von
der entsprechenden Anschlußsteuerung (z. B. 426) über ihre Verzweigungsleitung (z. B. 69) und die Logik
70 und 71. Außerdem liest er den dann auf den
in Ausgangsleitungen des Schnittstellenkabels erscheinenden
Kanalbefehl, der die Adreßübereinstimmung herbeiführte (z. B. Ausgangsleitungen 31a des Kabels
31). Das geschieht über die Ausgangslogik 73 und die DBI-Logik 71.
4-, Mit der Geräteadresse steuert der Mikroprozessor
68 den Steuerspeicher 52 im Speicherabschnitt 68 a an. Der Mikroprozessor 68 untersucht die angesteuerten
Bits im Steuerspeicher und sendet dann die entsprechende Zustandsnachricht an den Prozessor, der
Vi die Adreßübereinstimmung herbeiführte. Diese Statusnachricht
wird über die Datenausgangsleitung DBO, das Eingangsleitungsregister 74 und den entsprechenden
Ausganssteuerteil 42c, 44c, 46c und 48c an den betreffenden Prozessor gesendet. Der Mikro-
-, -, prozessor 68 beendet außerdem die Anfangswahlfolge
durch Abgabe entsprechender Kennzeichensignale über DBO, das Kennzeicheneingangsregister 75 und
denselben Steuerteil 42c, 44c, 46c und 48c, der für die Statusnachricht benutzt wurde. In diesem Zusam-
h(i menhang wird darauf hingewiesen, daß die Kennzeichenausgangssignale
von demselben Schnittstellenkabel dem Mikroprozessor 68 über eine Kennzeichenausganeslogik
76, die DBI-Logik 71 und die DBi-Leitung zur Verfügung gestellt werden.
,,-, Fig. 10 zeigt im einzelnen eine Ausführungsform des Wählschalterteiles der Fig. 6. Dazu wird in
Fig. 10 die Darstellung der Steuerungsteile 42a, 42c, 44ο, 44c usw. aus den Fig. 8 und 9 wiederholt. Der
Rest der Fig. 10 betrifft den in Fig. 6 dargestellten Wählschalter (Koordinatenschalter, Kreuzpunktschalter)
SO.
Der Wählschalter 50 in Fig. 10 erhält die erforderlichen
Schalteinrichtungen, über die jedes angeschlossene Schnittstellenkabel mit jedem anderen Schnittstellenkabel
zur Datenübertragung verbunden werden kann. Zu diesen Schalteinrichtungen gehört eine Datenübertragungslogik
77, über die eine der vier möglichen Ausgangsleitergruppen (ζ. Β. 31α) ausgewählt
und diese mit einem ersten, ein Byte (9 Bits) großen Datenregister 78 verbunden werden kann. Die Ausgangsleitergruppen
werden natürlich für die Datenübertragung vom Prozessorkanal zu den an die Schnittstellenkabel angeschlossenen E/A-Geräten
benutzt, in diesem Fall zur Übertragung an den Kanaladapter SCCA 30. Die Daten werden vom ersten
Datenregister 78 in ein zweites, ein Byte großes Datenregister 79 und von dort auf die Eingangsleitungslogik
in einem ausgewählten Ausgangssteuerteil 42c, 44c, 46c oder 48c weitergeleitet (z. B. auf die Eingangsbusleitungslogik
62 im Steuerteil 42c). Diese gibt die Daten auf die Eingangsleitungen eines gewählten
Schnittstellenkabels 31 bis 34, das den Prozessor speist, der die Daten aufnehmen soll. Der Mikroprozessor
68 wählt den betreffenden Anschluß aus, über den der SCCA 30 Daten aufnehmen soll,
indem er den entsprechenden Wahlwert in ein vierstelliges Eingabewahlregister 80 setzt. Das Register
80 wird durch die Adresse auf der Adreßausgangsbusleitung ABO ausgewählt, wobei das am Ausgang des
Decodierers 81 erscheinende Signal den Wahlwert von der Datenausgangsleitung DBO in das Register
80 leitet. Wenn der Anschluß 1 auszuwählen ist, wird die erste Stelle im Register 80 auf Eins eingestellt und
die anderen Stellen auf Null. In ähnlicher Weise wird die zweite Registerstelle auf Eins eingestellt und die
anderen auf Null, wenn der Anschluß 2 zu wählen ist usw. Die Ausgangsleitungen des Registers 80 wiederum
steuern die Datenübertragungslogik 77 so, daß sie nur die gewählte Eingangsleitung mit ihrer Ausgangsleitung
verbindet.
Auf ähnliche Weise wählt der Mikroprozessor 68 das betreffende Schnittstellenkabel aus, das die vom
Kanaladapter SCCA 30 auszugebenden Daten weiterleiten soll, indem der richtige Wahlwert in das Ausgangsanschlußwahlregister
82 eingegeben wird. Dadurch wird nur eine Ausgangsleitung des Registers 82 erregt und so die Eingangsleitungslogik nur in dem
gewünschten Ausgangsanschlußsteuerteil 42 c, 44 c, 46c und 48c eingeschaltet.
Die Datenübertragung wird vom sendenden Prozessor in das Datenregister 78, von dort in das Datenregister
79 und dann zum aufnehmenden Prozessor automatisch durch eine Datenübertragungssteuerung
84 gesteuert, die auch die Eingangs- und Ausgangskennzeichenleitungsgnippen
für beide von der Datenübertragung betroffenen Prozessoren steuert, um die notwendige Kennzeichenleitungsverbindung herzustellen,
die zu der byteweisen Datenbewegung gehört. Dazu verbindet ein Kennzeichenwähler 85 die
Datenübertragungssteuerung 84 mit den Kennzeicheneingangs- und Ausgangsleitungen des Schnittstellenkabels
des sendenden Prozessors und mit den entsprechenden Leitungen des Schnittstellenkabels
des empfangenden Prozessors. Insbesondere werden die gewählten und mit der Datenübertragungssteuerung
84 verbundenen Kennzeichenleitungsgruppen
durch dieselben Wahlwerte bestimmt, die in das Eingangsanschlußwahlregister
80 und das Ausgangsanschlußwahlregister 82 eingesetzt sind, um die gewünschten Leitungsgruppen zu wählen.
Nach dem Wählen und Schalten der entsprechenden Schnittstellenleitungen sendet der Mikroprozessor
68 die betreffende Startinformation über die Datenausgangsleitung DBO an die Datenübertragungssteuerung 84, die danach die Steuerung übernimmt
und die notwendigen Operationen für die wechselseitige Datenübertragung automatisch durchführt. Dabei
arbeitet die Datenübertragungssteuerung 84 vollkommen selbständig und ist vom Mikroprozessor 68
unabhängig. Insofern kann die Datenübertragungssteuerung 84 genauso aufgebaut sein wie der entsprechende
Datenverschiebungsteil des bekannten Kanaladapters.
Am Ende der Datenübertragung sendet die Datenübertragungssteuerung
84 die Nachrichten DATEN ENDE an den Mikroprozessor 68, der daraufhin die Steuerung der von der gerade abgeschlossenen Datenübertragung
betroffenen Anschlüsse wieder^bernimmt und die Schnittstellenendfolgen für die an diese
Anschlüsse angeschlossenen Prozessoren ausführt.
Während der Datenübertragung arbeitet die Datenübertragungssteuerung
84 vom Mikroprozessor 68 vollkommen unabhängig. Während dieser Datenübertragung kehrt der Mikroprozessor 68 zum Aufrufen
und Überwachen der Anschlußsteuerungen für die Anschlüsse zurück, die von der gerade ablaufenden
Datenübertragung nicht betroffen sind. Der Mikroprozessor 68 fragt insbesondere jede dieser anderen
Anschlußsteuerungen auf den Beginn einer Anfangswahlfolge ab, und wenn eine solche festgestellt wird,
gibt der Mikroprozessor 68 die entsprechenden Antworten und verzeichnet die zugehörige Information
im Steuerspeicher 52 in der oben beschriebenen Art. Außerdem fragt der Mikroprozessor 68 natürlich periodisch
die Datenübertragungssteuerung 84 über die DBI-Logik 71 daraufhin ab, ob die Nachricht DATEN
ENDE vorliegt.
In Fig. 11 ist eine andere Benutzung des Kanaladapters SCCA beschrieben, bei der alle Prozessoren
in einer Gruppe durch Vereinbarung so arbeiten, daß eine Geräteadresse die Datenübertragung an einen
bestimmten Prozessor in der Gruppe auslöst. Für die in Fig. 3 gezeigte Gruppe von vier Prozessoren wird
beispielsweise vereinbart, daß der Prozessor A der aufnehmende Prozessor ist und alle anderen Prozessoren
B, C und D durch Verwendung derselben Geräteadresse, in diesem Fall der Geräteadresse 01, Daten
an den Prozessor A abgeben können. Fig. 11 zeigt die in jedem der vier Prozessoren für diese Betriebsart
erforderlichen Kanalprogramme. In diesem Fall stellt der Prozessor A sein Kanalprogramm für die Geräteadresse
01 in den Zustand »Synchronisiert zum Lesen« (SYNCR) ein, sobald das praktisch möglich ist.
Wenn einer der sendenden Prozessoren B, C oder D eine Nachricht an den Prozessor A abgeben will, gibt
er eine Start-E/A-Instruktion für die Geräteadresse 01 und damit den Befehl SYNCW ab. Bei Aufnahme
dieses Befehls verbindet der SCCA 30 den Prozessor, der diesen SYNCW-Befehl für die Adresse 01 sendet,
mit dem Prozessor A in der oben beschriebenen Art.
Da zwei oder mehr sendende Prozessoren B, C und D den SYNCW-Befehl ungefähr gleichzeitig geben
können, wird die Steuertabelle im Kanaladapter SCCA 30 so modifiziert, daß sie eine Warteschlange
enthält, die es ermöglicht, sendende Prozessoren einzeln nacheinander mit dem Prozessor A zu verbinden.
Wenn der Prozessor A eine Nachricht empfängt, muß die Nachricht selbst Information enthalten, die den
sendenden Prozessor bezeichnet, sonst weiß der Prozessor A nicht, welcher der Prozessoren B, C oder D
die Nachricht sendet.
Fig. 12 zeigt ein Beispiel für Geräteadreßzuordnungen für die in Fig. 11 dargestellte Betriebsart, damit
jeder der vier Prozessoren Nachrichten an irgendeinen anderen der vier Prozessoren senden kann. Aus
einem Vergleich der Fig. 12 und 4 geht hervor, daß eine Betriebsart gemäß Fig. 11 eine vollsymmetrische
Arbeitsweise ermöglicht, so daß jeder Prozessor mit jedem anderen Prozessor Verbindung aufnehmer,
kann. Diese Anordnung benötigt nur vier Geräteadressen gegenüber den zwölf Adressen, die in dem
in Fig. 4 gezeigten Fall benötigt werden. Mit der in Fig. 11 dargelegten Technik kann also die Anzahl der
benötigten Geräteadressen verringert werden. Diese Technik hat jedoch den Nachteil, daß die Datennachricht
selbst Information zur Bezeichnung des sendenden Prozessors enthalten muß. Das wiederum erfordert
zusätzlichen Programmieraufwand. Ob dieser Kompromiß vorteilhaft ist, hängt von der jeweils zu
betrachtenden Anwendung der Datenverarbeitung ab.
Zur Unterstützung des in den Fig. 11 und 12 gezeigten
Betriebes wird die Tabelle im Steuertabellenspeicher 52 der Fig. 7 so erweitert, daß sich die in
Fig. 13 dargestellte Steuertabelle 52* ergibt. Diese erweiterte Steuertabelle SIx enthält eine Warteschlange
mit N Stufen für die an jeder Geräteadresse gegebenen SYNCW-Befehle. Darin bezeichnet N die
Anzahl der möglichen Sendeprozessoren. Diese Warteschlange wird nach dem Wartespeicher-Prinzip
(FIFO, First-in-first-out) verwaltet. In die Warteschlange eingesetzte SYNCW-Befehle werden für die
Ausführung der Datenübertragung streng in der Reihenfolge entnommen, in der sie vom SCCA 30 aufgenommen
werden.
Die in der Fig. 8 bis 10 gezeigten Schaltungsanordnungen können auch für den in den Fig. 11 und 12
dargestellten Betrieb unverändert verwendet werden. Die Steuertabelle im Mikroprozessor-Speicherbereich
68ö (Fig. 9) wird dabei in der in Fig. 13 gezeigten Art erweitert. Im Steuerprogramm des Mikroprozessors
68 sind zur Verwaltung der erweiterten Steuertabelle 52* auch zusätzliche Mikrocodeschritte
erforderlich.
Hierzu 6 Blatt Zeichnungen
Claims (10)
1. Verfahren für die gegenseitige Verbindung von Datenverarbeitungsprozessoren über ihre
Eingabe/Ausgabe-Kanäle über einen synchronisierbaren Kanaladapter, dadurch gekennzeichnet,
daß
- zunächst die Anschlüsse mit je einem Blockmultiplexkana!
eines Datenverarbeitungs-Prozessors verbunden werden, wobei
- einer von je zwei Kanälen, die über eine bestimmte E/A-Adresse miteinander zu verbinden
sind, für diese ein Kanalprogramm mit einem Synchronisationsbefehlswort enthält,
das mit einem Lesebefehlswort verkettet ist,
- der andere dieser beiden Kanäle für die bestimmte E/A-Adresse ein Kanalprogramm
mit einem Synchronisationsbefehl enthält, das mit einem Schreibbefehlswort verbunden
ist, und wobei
- nach Aufnahme einer E/A-Adresse an einem
Anschluß und Fehler einer Angabe über die vorherige Aufnahme dieser E/A-Adresse der betreffende Kanal vom Kanaladapter abgetrennt
und das betreffende Kanalprogramm vorübergehend unterbrochen wird, und daß
- nach Aufnahme einer E/A-Adresse an einem Anschluß und Feststellung der vorhergehenden
Aufnahme der gleichen E/A-Adresse an einem anderen Anschluß das Kanalprogramm des mit dem letzterer. Anschluß verbundenen
Kanals wieder aufgenommen und in beiden Kanälen der verkettete Lese- bzw. Schreibvorgang für die Datenübertragung
ausgeführt wird.
2. Kanaladapter-Anordnung (Fig. 2; Fig. 6) zur gegenseitigen Verbindung von Datenverarbeitungs-Prozessoren
über ihre Eingabe/Ausgabe-Kanäle für ein Verfahren gemäß Anspruch 1, gekennzeichnet durch:
- eine Mehrzahl von Anschlüssen (20, 25; 41, 43, 45, 47), deren jeder mit einem E/A-Kanal
eines ihm zugeordneten von mehreren Prozessoren verbunden ist,
- eine Mehrzahl von den Anschlüssen einzeln zugeordneten Steuereinrichtungen (42a,
44a, 46a, 48a, 42c, 44c, 46c, 48c) mit Schaltungen
zum Feststellen des Empfangs jeweils einer von mehreren vorgegebenen Eingabe/ Ausgabe-Adressen aus einem im Betrieb befindlichen
E/A-Kanal eines der angeschlossenen Prozessoren,
- eine Verbindungsschaltung (22; 50) zur wahlweisen Herstellung verschiedener Datenübertragungsverbindungen
zwischen den Anschlüssen,
- ferner durch eine Anzahl von mit den jeweiligen Anschlüssen gekoppelte Anschlußsteuerungen
(23, 27; 42b, 44i>, 46f>, 4Sb),
die jeweils Schaltungen (62, 63, 64, 65) für die Feststellung der Aufnahme irgendeiner
aus einer Anzahl vorbestimmter E/A-Gerät-Adressen enthalten, sowie
- eine mit den Anschluß-Steuerungen verbundene Hauptsteuereinheit (24; 51, 52), die je-
weils nach Empfang der gleichen E/AAdresse an zwei Anschlüssen eine Datenübertragungsverbindung
zwischen den betreffenden Anschlüssen durch die Verbindungsschaltungen herstellt.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Hauptsteuereinheit (24; 51,
52) bei Empfang einer vorbestimmten E/A-Adresse an zwei Anschlüssen eine Datenübertragungsverbindung
zwischen diesen in nur einer bestimmten Richtung herstellt, und daß sie aufgrund
des Empfangs einer anderen vorbestimmten E/ A-Adresse an den betreffenden beiden Anschlüssen
eine Datenübertragungsverbindung in der umgekehrten Richtung herstellt.
4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Hauptsteuereinheit (51,52)
- eine Speichereinrichtung (52, 52.x, 68 a) zur
Speicherung von Angaben über den Empfang von E/A-Adressen und die empfangenden
Anschlüsse, und
- Einrichtungen (51) zum Löschen der Angaben, die eine bestimmte Verbindung betreffen,
nach Herstellung dieser Verbindung enthält.
5. Anordnung nach Anspruch 4, gekennzeichnet durch:
- eine Auswerteeinrichtung (68), die mit der
Speichereinrichtung in Verbindung steht und nach Empfang einer bestimmten E/AAdresse
feststellen kann, ob und an welchem Anschluß die gleiche E/A-Adresse vorher aufgenommen wurde, und
- Schaltungseinrichtungen (84, 85, 64, 65, 3Id), über die bei Vorliegen einer Angabe
über die vorherige Aufnahme der gleichen E/A-Adresse an die beiden betreffenden Anschlüsse entsprechende Nachrichten
übertragen werden können, die in den angeschlossenen E/A-Kanälen die erforderliche
Datenübertragung bewirken, und über die bei Fehlen einer Angabe über die vorhergehende
Aufnahme der gleichen E/A-Adresse eine entsprechende Nachricht an den einen betreffenden Anschluß übertragen werden
kann, wodurch im angeschlossenen E/A-Kanal die zugehörige Datenübertragung vorübergehend
unterbunden wird.
6. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Verbindungseinrichtungen
(50) eine Wählschalteranordnung (62,77,80, 82) enthalten, über die die Zugangsleitung eines jeden
Anschlusses mit den Abgangsleitungen aller anderen Anschlüsse wahlweise verbindbar sind.
7. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß in allen Anschluß-Steuerungen
(42,44,46,48) die Aufnahme der gleichen vorgegebenen
E/A-Adresse feststellbar ist, wobei die Anzahl dieser vorgegebenen E/A-Adressen mindestens
gleich der Anzahl betriebsbereiter Anschlüsse (41, 43, 45, 47) ist.
8. Anordnung nach Anspruch 2, gekennzeichnet durch
- eine Speichereinrichtung (52, 52x; 68a), in der jeder der bestimmten E/A-Adressen ein
Speicherplatz zugeordnet ist, und
- Einrichtungen (68), die nach Aufnahme einer bestimmten E/A-Adresse zur Kenn-
zeichnung des Anschlusses, an dem die Adresse aufgenommen wurde, in dem zugeordneten
Speicherplatz entsprechende Angaben einschreiben.
Die vorliegende Erfindung betrifft ein Verfahren für die gegenseitige Verbindung von Datenverarbeitungsprozessown
über ihre Eingabe/Ausgabe-Kanäle über einen synchronisierbaren Kanaladapter und eine
Kanaladapter-Anordnung zur gegenseitigen Verbindung von Datenverarbeitungsprozessoren über ihre
Eingabe/ Ausgabe-Kanäle.
Zur Verbindung von Prozessoren bzw. Datenverarbeitungssystemen über ihre E/A-Kanäle sind bereits
zahlreiche Anordnungen in Betrieb sowie weitere Lösungen vorgeschlagen worden. Entsprechende Beschreibungen
enthalten u. a. die folgenden Veröffentlichungen und Patentschriften:
- US-Patentschrift 3400372
- R. Cormier et al.: »Channel-to-Channel
Adapter for I/O Interface Switching«, IBM Techn. Disclosure Bulletin, März 1971, Seiten
2951-2952.
- M. J. Mitchell, H. L. Page: »Channel-to-Channel Adapter vor Linking two Data Processors«,
IBM Technical Disclosure Bulletin, August 1976, Seiten 847-848.
- M. J. Mitchell, H. L. Page: »Processor-to-Processor
Communications Mechanism«, IBM Techn. Disclosure Bulletin, August 1976, Seiten 849-852.
Weitere Anordnungen zur gegenseitigen Verbindung von Prozessoren in DV-Systemen sind in folgenden
Patentschriften bzw. Veröffentlichungen beschrieben:
- US-Patentschrift 3 735365
- US-Patentschrift 3753234
- US-Patentschrift 3984819
- US-Patentschrift 3988716
- S. H. Lavington et al. »The MU5 Multicomputer Communication System«, IEEE Trans, on
Computers, Januar 1977, Seiten 19-28.
Koordinaten- bzw. Matrixschalter zur Verbindung verschiedener Moduln bzw. zur wahlweisen Anschaltung
von Eingabe- und Ausgabegeräten in Datenverarbeitungsanlagen sind u. a. aus folgenden Patentschriften
bekannt:
- US-Patentschrift 3 372378
- US-Patentschrift 3581286
- US-Patentschrift 3601807
- US-Patentschrift 3 725864.
Insbesondere ist aus der US-Patentschrift 3961380
eine Durchschaltung zum Herstellen von Datenübertragungsverbindungen von einer Anzahl von Anschlüssen
über Multiplexschalter mit einer weiteren Anzahl von Anschlüssen bekannt. Dabei werden alle
an den Anschlüssen angeschlossenen Datenverarbeitungsanlagen über die den Anschlüssen fest zugeordneten
Adressen fortlaufend rasch auf Anforderungen für eine Datenübertragung abgetastet. Die bereits mit
Übertragung von Daten befaßten Prozessoren werden bei der Abtastung übersprungen. Wenn bei der Abtastung
eine Übertragungs-(Sende)-Anforderung ermittelt wird, dann wird dort die Abtastung angehalten,
und es wird eine Verbindung zwischen dem anfor-
dernden Prozessor und dem Prozessor hergestellt, für den die Daten bestimmt sind. Wenn bei dieser Durchschaltung
festgestellt wird, daß der aufnehmende Prozessor belegt ist, dann wird die Verbindung nicht
durchgeochaltetund die Abtastung bei dem nächstfolgenden
Anschluß wieder aufgenommen und fortgesetzt, bis ein anderes Anfordemngssignal festgestellt
wird. Durch die feste Zuordnung der Adressen zu den Anschlüssen ist die Anordnung relativ starr und hat
zudem den großen Nachteil, daß dann, wenn ein aufnehmender Prozessor belegt ist, die entsprechende
Anforderung des sendenden Prozessors untergeht.
Diese doch ganz wesentlichen Nachteile dieser bekannten Anordnung und auch die Schwierigkeiten, die
immer wieder im Stande der Technik aufgetreten sind, wenn gleichzeitig bei zwei Prozessoren jeder Daten
an den anderen Prozessor übertragen will, was normalerweise zu einer Blockierung der entsprechenden
Kanäle führt, sollen aufgabengemäß durch die Erfindung beseitigt werden, daß durch die neue Kanaladapteranordnung
im Vergleich mit bisher bekannten Kanaladapteranordnungen eine nennenswerte Verringerung
der erforderlichen Programmschritte beim Datentausch zwischen Prozessoren erreicht wird.
Außerdem wird ein E/A-Kanal eines Prozessors bei Verzögerungen im Datenaustausch infolge Nichtverfügbarkeit
des E/A-Kanals eines anderen Prozessors vorübergehend wieder freigegeben, d. h. die Kanäle
sind für die Verbindungen zwischen Prozessoren im Durchschnitt weniger lange belegt, als bei den jetzt
ben itzxn Kanaladaptern. Kann dann schließlich die Verbindung hergestellt werden, so ist im ersten Prozessor
keine Unterbrechung notwendig.
Die Erfindung ist im Patentanspruch 1 angegeben.
Ausführungsbeispiele der Erfindung werden im folgenden anhand von Zeichnungen beschrieben. Es
zeigt
Fig. 1 schematisch in Blockform ein erstes Ausführungsbeispiel der Erfindung,
Fig. 2 den inneren Aufbau des erfindungsgemäßen synchronisierenden Kanaladapters der Fig. 1,
Fig. 3 schematisch in Blockform ein zweites Ausführungsbeispiel der Erfindung zur Verbindung von
vier Prozessoren,
Fig. 4 und 5 Tabellen zur Erklärung der verschiedenen Betriebsarten des in Fig. 3 gezeigten Kanaladapters,
Fig. 6 den inneren Aufbau des in Fig. 3 gezeigten Kanaladapters,
Fig. 7 Einzelheiten der in Fig. 6 gezeigten Steuertabelle,
Fig. 8 Schaltungseinzelheiten der Anschlußsteuerungen der Fig. 6,
Fig.
9 Schaltungseinzelheiten der Hauptsteuerung der Fig. 6,
Fig.
10 Schaltungseinzelheiten des Wählschalters der Fig. 6,
Fig. 11 und 12 in Tabellen Erklärungen einer weiteren
möglichen Betriebsart des in Fig. 6 gezeigten Adapters, und
Fig. 13 eine andere Art von Steuertabelle zur Verwendung
bei der in den Fig. 11 und 12 dargestellten Betriebsart.
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