DE2758146B2 - Steuerschaltung im Befehlswerk eines elektronischen Digitalrechners - Google Patents

Description

Die Erfindung betrifft eine Steuerschaltung im Befehlswerk eines elektronischen Digitalrechners nach dem Oberbegriff des Anspruchs I.

Die Zusammenarbeit zwischen Prozessor und Hauptspeicher moderner Digitalrechner ist so konzipiert, daß auch die komplizierten arithmetisch/logischen Speicher-Datenverarbeitungsfunktionen, von der Prozessorsteuerung her gesehen, als in sich abgeschlossene Mikroinstruktior ablaufen.

so Der Speicher arbeitet hierbei synchron mit dem Prozessor, wobei sie beide eine gemeinsame Zeittaktsteuerung verwenden.

Außerdem ist es üblich (vgl. Elektronische Rechenanlagen, 17. Jahrgang 1975, Heft 2, Seite 81), den Bearbeitungsablauf von Mikrobefehlen derart zu überlappen, daß die Interpretation eines Mikrobefehls gleichzeitig mit der Ausführung des im Instruktionsstrom vorhergehenden Befehls durchgeführt wird.

Dieses Vorgehen setzt jedoch Maschinenzyklen konstanter Dauer voraus.

Bei modernen Halbleiterspeicher, die ihrem Prinzip nach dynamische Speicher sind, die zur Aufrechterhaltung der in ihnen gespeicherten Information spezifischer Informations-Regenerationszyklen — auch Wiederauffrischungszyklen genannt — benötigen, fallen die Speicherzugriffszyklen verschieden lang aus. Da nun der Prozessor und sein Speicher nicht mehr logisch synchron arbeiten, wirkt sich dieses auch auf die Dauer

der Maschinenzyklen nachteilig aus.

Da der Prozessor, wenn er im Zuge des Programmablaufs einen Speicherzugriff durchführen muß, der gerade in eine solche Regenerationsphase des Speichers fällt, so lange warten muß, bis der Speicher für einen Prozessor-Speicherverkehr wieder bereit ist, geht wertvolle Verarbeitungszeit verloren, da der relativ schnell arbeitende Prozessor verhältnismäßig lange auf seinen Speicher warten muß.

Die Aufgabe der Erfindung besteht nun darin, bei Digitalrechnern mit dynamischen Speichern eine Lösjmg anzugeben, die insgesamt zu einer schnelleren Programmverarbeitungszeit führt, wobei auch die Komponenten des Prozessors besser ausgenutzt werden sollen. IS

Gelöst wird diese Aufgabe durch die im Hauptanspruch angegebenen Merkmale.

Vorteilhafte Ausgestaltungen sind den Unteransprüchen zu entnehmen.

Die Vorteile einer schnelleren Befehlsverarbeitungszeit und der besseren Ausnutzung der Prozessorkomponenten ergibt sich im wesentlichen daraus, daß die vorgeschlagene Zusatzeinrichtung im Befehlswerk eines Digitalrechners zwischen solchen Instruktionen zu unterscheiden vermag, die die Prozessor/Speicher-Schnittstelle für ihre Ausführung benötigen und solche, die die Schnittstelle nicht brauchen. Wenn also der Speicher beispielsweise wegen der Durchführung eines Wiederauffrischungszyklus dem Prozessor nicht zur Verfügung steht, dann ist dieser autonom, d. h. M selbständig in der Lage während der Dauer der Nichtverfügbarkeit des Speichers diese anderen Mi kroinstruktionen auszuführen. Folgen jedoch mehrere Spt'icherinstruktionen hintereinander, dann ist diese autonome Betriebsweise zwangsläufig nicht möglich.

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnung erläutert. Es zeigt

Fig. 1 das Blockschaltbild eines Teils eines Digitalrechners, das den Datenverkehr an der Schnittstelle zwischen Prozessor und Speicher veranschaulicht,

Fig. 2 ein ausführliches Blockschaltbild der Steuerschaltung und

Fig. 3 ein Impulzeitdiagramm zur Darstellung des Betriebsablaufs der Steuerschaltung nach F i g. 2.

In Fig. 1 ist der Kern einer digitalen elektronischen »5 Datenverarbeitungsanlage darger'ellt. der aus einem Prozessor (PU) 1, einer Prozessorschnittstelle (PU-IF)*i einer bidirektionalen Verbindungsleitungsanordnung 2. einem Speicher (STR)Z sowie einer Speicherschnittstelle (STR-IF)S besteht. Die Schnittstelle (IF)S zwischen dem Prozessor und dem Speicher ist schematisch als eine gestrichelte Linie dprgestellt, über die der Daten·. Insiruktions- und Kommandoverkehr zwischen den jeweiligen Schnittstellen 4 und 5 abgewickelt wird.

Diese in Fig. 1 dargestellte Struktur ist im wesentlichen auch in Fig. 2 wiederzufinden. Das eigentliche Problem einer solchen Datenverarbeitungsanlage resultiert aus der Verwendung dynamischer Speicher, die zur Erhaltung der in ihnen gespeicherten Information einer ständig zu wiederholenden Regeneration oder Wiederauffrischung bedürfen Dieses Problem enisteht deshalb, weil der sonst vorhandene Synchronismus zwischen Speicher und Prozessor durch diese Wiederauffrischungszyklen verloren geht. Die Folge davon ist, daß in der Phase, in der der Speicher Informationen vom b^r> Prozessor weder aufzunehmen, noch diesem zu geben in der Lage ist, der Prozessor warten muß, bis der Speicher seine Wiederauffrischung durchgeführt hat. Diese Wartezeit führt zwangsläufig zur Verringerung der Verarbenungsgeschwindigkeit der Datenverarbeitungsanlage,

Um dieses Warten in vielen Fällen zu vermeiden, werden bei der in Fig. I dargestellten Anordnung die Makroinstruktionen in zwei Kategorien eingeteilt, wobei in der Kategorie 1 solche Mikroinstruktionen zu finden sind, die die Schnittstellen 4 und 5 zwischen Prozessor 1 und Speicher 3 für ihre Ausführung benötigen und in der Kategorie 2 alle solchen Instruktionen vorhanden sind, die vom Prozessor ohne Mitwirkung der genannten Schnittstellen ausgeführt werden können.

Eine Verbesserung der Durchsatzgeschwindigkeil der Datenverarbeitungsanlage nach Fig.2 kann deshalb dann erreicht werden, wenn der Prozessor 1 diese Unterscheidung der Instruktionen in die genannten Kategorien treffen kann und während der Zeit, in der der Speicher für den Prozessor nicht verfügbar ist und wenn imsequentiellen Ablauf der Mikroinstruktionen in dieser Zeit solche Mikroinstrukti&*::n vorkommen, die die genannten Schnittstellen 4 und 5 nLht benötigen, er diese dann ausführt, während der Speicher unabhängig hiervon seinen Wiederauffrischungszyklus für dip in ihm gespeicherte Information durchführt.

Dice Einsparung von Wartezeit ist allerdings dann nicht möglich, wenn der Prozessor während der kritischen Zeit des Speichers wieder eine Speicherzugriffsmikroinstruktion durchführen muß, wobei diese Speicherzugriffs-Mikroinstruktion sowohl eine »Speicherinstruktion« (STRI) zum Einschreiben in den Speicher »Abrufinstruktion« (Fl) zum Lesen aus dem Speicher sein kann.

Beim natürlichen Ablauf eines Programms, das sich aus M'kroinstruktionen verschiedenster Art zusammensetzt, ist der Geschwindigkeitsgewinn dann optimal, wenn Speicherzugriffsmikroinstruktionen und andere Mikroinstruktionen in optimaler Mischung vorliegen. Es besteht auch unter Umständen die Möglicnkeit, bei der Gestaltung eines Mikroprogramms hierauf besonders zu achten, um auf diese Weise den schädlichen Einfluß der Wiederauffrischungszyklen auf die Verarbeitungsgeschwindigkeit weitgehend zu beseitigen.

Im Prozessor 1 in Fig. 2 sind nur diejenigen Komponenten dargestellt, die für die Erläuterung der Wirkungsweise der Einrichtung von Bedeutung sind. Im Instruktionsregister 7. das vom Steuerspeicher des Prozessors her geladen wird, verweilen die Mikroinstruktionen mindestens für die Dauer ihrer Decodierung. Im einfachsten Falle besteht eine Mikroinstruktion aus einem Operetioncode (OP) sowie den Adressen ADR 1 und ADR2 zweier nach den Vorschriften des Operationscodes zu verarbeitender Operanden. Die \di jssen gelangen sequentiell über die mehradrigen Leitungen 33 und 34 in das Adressenregister (ADR- REG)Bi des Datenarbeitsspeichers (DLS)\0, aus dem die Operanden über die Datenausgangssammelleitung (DBO)V) zu den der arithmetischen und logischen Einheit (ALU)XS vorgeschalteten Operandenregister (A-REG)U und (B-REG) 14 übertragen werden. Über die Leitungen 37 und 38 werden die Operanden dann zur Verarbeitung in die arithmetische und logndve Einheit 15 übertragen. Die in der arithmetischen und logischen Einheit 15 verarbeiteten Daten gelangen entweder über die Dateneingangrsammelleitung (DBI)36 wieder zurück, in den Datenarbeitsspeicher 10 oder über die Leitung 40 zu dem Prozessor/Speicher-Schnittstellenregister fPSI-REG)?.2 für eine nachfolgende Speicherung

in der Speichermatrix (STR-ARR)M des Hauptspeichers 3, mit Hilfe einer Speichermikroinstriiktion (STRI).

Der Operationscode (OP) wird über die Leitung 32 in den Opertalionsdecodierer (OP-DEC)') übertragen und dort decodiert. Die Signale auf den Ausgangsleitungen dieses Operationsdecodierers 9 steuern die verschiedenen Datenflußtore, die im einzelnen hier nicht dargestellt sind. Lediglich zwei dieser Steuerleitungen sind besonders dargestellt, nämlich die Stcucrlcitungcn 41 und 42; die übrigen sind in F i g. 2 nur angedeutet.

Der Operalionsdecodierer 9 erzrugt auf der Steiicrleitung 41 nur dann ein Signal (Fl), wenn der Operationscode im Instruktionsregister derjenige einer Abrufmikroinstruktion ist. In ähnlicher Weise erzeugt er auf der Steuerleitung 42 ein Signal (STRI). wenn es sich bei der im Instruktionsregister 7 befindlichen Instruktion lim Pinp

Die in F i g. 2 dargestellte Datenverarbeitungsanlage erzeugt die für ihre Steuerung erforderlichen Zeittaktsignale mit Hilfe eines Haupttaktgenerators (CI.) 1 !,der über seine Ausgangsleitung 45 Taktimpulsc des feinsten Zeitrasters dieser Maschine, beispielsweise 100 Nanosckunden je Taktimpulsperiode, liefert. Dieser Haupttaktgenerator 11 steuert drei Zeittaktringe (CLR 1). 12. 2ί (CLR 2) 19 und (CLRi) 28, welche die eigentlichen Zcitstcuerimpulse der betrachteten Datenverarbeitungsanlage abgeben.

Wenn eingangs erwähnt wurde, daß Prozessor und Speicher zeitlich nicht synchron zueinander arbeiten, so ist das so zu verstehen, daß die Taktimpulse TO bis 7' 16. die der Zeittaktring 12 erzeugt, nicht mit den Zeittakten TO' bis 7"I6' zusammenfallen, die der Zeittaktring 28 erzeugt. Sehr wohl zusammenfallen hingegen die feinsten Zeittaktimpulse im 100 Nanosekunden-Raster. die sowohl die gleiche Impulsbreite als auch die gleiche Phasenlage haben, wie die Impulse TO bis 7~ 16 sowie 7~0' bis T16', aber nicht hinsichtlich ihrer laufenden Numerierung übereinstimmen. So kann es beispielsweise durchaus passieren, daß der Impuls Γ4. den der Zeittaktring 12 erzeugt, mit dem Impuls Γ16'. den der Zeittaktrir.g 28 erzeugt, zusammenfällt.

Es sei an dieser Stelle auch erwähnt, daß die Mikroinstruktionen. die der Prozessor 1 während der Zeitdauer ausführt, in der der Hauptspeicher 3 mit der «5 Wiederauffrischung seiner Information beschäftigt ist. nicht im klassischen Sinn überlappt ausführt, da bei der Überlappung im klassischen Sinne stets ein Speicherzugriff für den Abruf und die Interpretation der nächsten Mikroinstruktion gleichzeitig mit der Ausführung der laufenden Instruktion erfolgt.

Der Zeittakt 12 erzeugt die wesentlichen Zeitsteuersignale für die Befehlsausführung in dem Prozessor 1, während der Zeittaktring 19 die Zeittaktsignale f 0 bis i2 erzeugt, die in der Prozessorschnittstelle 4 den zeitlichen Ablauf der Steuervorgänge steuern. Der dritte Zeittaktring 28, der die Zeittaktsignale TO' bis T16' erzeugt, steuert in der Speicherschnittstelle die Speicher-Steueriogik (STR-LOG)30. Zu ihren Aufgaben zählt die Bestimmung von Zeitpunkt und Dauer sowie die Durchführung der Wiederauffrischungszyklen; sie erzeugt das Speicheraktivitätssignal (STR-B) sowie die Signale »Speicherabruftransfer« F-TF, »Transferanforderung« TF-REQ sowie weitere, hier nicht dargestellte Signale. Diese Speicher-Steueriogik 30 wird aber nicht ausschließlich von den Zeittaktsignalen des Zeittaktringes 28 gesteuert, sondern auch von Signalen, die ihr aus der Prozessorschnittstelle 4 zugeführt werden, wie beispielsweise »Speicher/Abruf«-Kommandos STR/F-COMund »Auswahl« SEL

In Fig. 3 ist an einem Beispiel die Arbeitsweise der Anordnung nach I i g. 2 dargestellt. In der obersten Zeile in Fig. 3 sind die Instruktionsausführungszsklen IE für einen Ausschnitt aus einem Mikroprogramm dargestellt, wobei dieser Ausschnitt mit einer Speichermikroinstruktion 57'/?/beginnt, der eine Verzweigurgsinsiruktion BR, dann eine Additionsinstruktion ADD, dieser wiederum eine Ver/weigungsinstrtiktion IiR nachfolgt und mit einer Speichermikroinstriiktion S'I'RI aufhört. F.s ist aus dieser Darstellung zu sehen, dal.) die verschiedenen Mikroinstruktionen Instruktionsausfuh rungszyklen haben, die unterschiedlich lang sind. Die Speichermikroinstriiktion braucht so beispielsweise für ihre Ausführung 10 Taktzeiten 70 bis 7"9, während die Verzweigungsinstruktion nur 3 Taktzeiten benötigt. Wie F i g. 3 ir. der zweiten Zcüc Acitcr zeigt. w;rci v;;n der Speicher-Steueriogik 30 in Fig. 3, weil eine Speichermikroinstruktion auszuführen ist. das Speicr-craktivitätssignal STR-B erzeugt, das etwa in der Mute der Taktzeit r2 beginnt und bis zum F.nde der Takt/eit r 24 eingeschaltet bleibt. Die Taktzeiten r 1 bis r 23 dienen nur zur numerischen Durchzählung der Taktimpulszeiten; sie sind keine wirklichen Steuersignale, die an den Systemkomponenten wirksam werden. Von der Takt7' ^;t rll an. muß der Hauptspeicher 3 einen Wiederauffrischungszyklus STR-REF durchführen, der bis zum Beginn der Taktzeit r 21 dauert. Dieses isl in F i g. 3 der gestrichelt dargestellte Teil des Speicheraktivitätssignals STRB. Während dieser Zeit ist also der Hauptspeicher nicht in der Lage, Daten des Prozessors 1 aufzunehmen und zu speichern oder Daten an den Prozessor abzugeben. Damit aber die Daten, die zwischen dem Prozessor 1 und dem Speicher 3 auszutauschen sind, während dieser Zeit nicht verloren gehen, ist in der Prozessorschnittstelle 4 ein als Zwischenspeicher wirkendes Prozessor/Speicherschnittstellen-Register (PSI-REG)H vorgesehen, das bei einem Datentransfer vom Prozessor 1 zum Hauptspeicher 3 über die Ausgangsleitung 40 der arithmetischen und logischen Einheit 15 geladen wird. Die in den Hauptspeicher 3 zu übertragenden Daten stehen, wie F i g. 3 zeigt, etwa ab Mitte der Taktzeit τ 9 im Prozessor/Speicherschnittstellen-Register 22. von wo sie nach Beendigung des Wiederauffrischungszyklus STR-REF mittels eines Speichertransfer-Steuersignals STR-TF ab Mitte der Taktzeit r 21 in die Hauptspeichermatrix 31 übertragen werden.

Normalerweise hätte der Prozessor 1 währe, d der Wiederauffrischungszeit des Hauptspeichers 3 auf der Taktzeit rll gestoppt werden müssen, da der Hauptspeicher wegen seiner Beschäftigung mit der Wiederauffrischung seiner gespeicherten Information zu keinerlei Zusammenarbeit mit dem Prozessor oder den Schnittstellen fähig ist. Da aber, wie F i g. 3 in der obersten Zeile zeigt bis zur nächsten Speichermikroinstriiktion, die zur Taktzeit τ 22 beginnt, drei weitere Mikroinstruktionen vorliegen, die für ihre Ausführung den Hauptspeicher nicht benötigen, wird auch der Prozessor nicht stillgesetzt, sondern es werden vielmehr diese drei Mikroinstruktionen ausgeführt. Da sich aber im normalen InstruktionsfluB zur Taktzeit τ 22 die nächste Speichermikroinstruktion anschließen würde, ein Zeitpunkt der vor dem Ende des Speicheraktivitätssignals, das mit der Taktzeit τ 24 beendet ist, liegt, darf die Ausführung dieser Mikroinstruktion zu diesem Zeitpunkt noch nicht begonnen werden. Hier liegt also

ein Fall vor, in dem der Prozessor 1 tatsächlich gestoppt werden muß, um die Zerstörung oder Verstümmelung von Daten auf ihrem Übertragungsweg vom Prezessor zum Hauptspeicher zu vermeiden.

Die Steuerungsvorgänge, die das autonome Weiter arbeiten des Prozessors während der Aktivitätszeit des Hauptspeichers, insbesondere während seiner Wiederauffiischungizeit ermöglichen, werden von einer Reihe von Signalen gesteuert. Von wesentlicher Vorausset zung sind hierbei die Ausgangsstgnalc des Operations- in decodieren 9 auf den Leitungen 41 und 42. die das Vorliegen einer Speicherzugriffsmikroinstruktion angeben. Diese beiden Signale werden im ODER-Tor 20 in der Prozessor-Schnittstelle 4 zu einem einzigen Steuersignal auf der Leitung 44 kombiniert. Da der Hauptspeicher wahrend seiner Aktivitätszeit, die von der Speichersteucrlogik 30 durch die Abgabe des

Weise gewonnen:

Wesentliche Voraussetzung für die Erzeugung dieses Durchschaltesignals auf der Leitung 65 ist das Aufsetzen eines Flip-Flops 25 in der Prozessorschnittstelle 4, sowie eines Flip-Flops 64 in Der Speicherschnittstelle 5. Der Flip-Flop 25 wird immer dann aufgesetzt, wenn das UND-Tor 23 durchgeschaltet wird, was immer dann der Fall ist, wenn die gerade betrachtete Mikroinstruktion eine Speicherzugriffsinstruktion ist. Außerdem kann dieses UND-Tor 23 nur dann durchgeschaltet werden, wenn der Zeittaktring 12 seine Taktzeit Γ3 durchläuft.

Da. wie F i g. 3 zeigt, diese Voraussetzungen zur Taktzeit τ 4 erfüllt sind, wird der Flip-Flop 25 über seinen Setzeingang 5 aufgesetzt. Er erzeugt somit ein Ausgangssignal auf der Leitung 56, bis er wieder über seinen Rückstellgang R zurückgesetzt wird, was mit dem Beginn der Taktzeit r 25 der Fall ist, worauf noch

ab f iwit al ccicrnalc *\T~f}-f1 auf rtpr I pitiincr ^Ω cnälpr ancfiihrlirhpr ρ»ησρσ»ησρπ wirf) Dpr

konkret gekennzeichnet ist, nicht in der Lage ist, die in (· i g. 3 noch jenseits der Taktzeit rl gewonnenen Ergebnisdaten aus der vorhergehenden Additionsoperation zu übernehmen, müssen diese Daten in einem Zwischenregister vorübergehend gespeichert werden. Dieses Zwischenregister ist das bereits erwähnte Prozessor/Speicherschnittstellen-Register 22 in der Prozessorschnittstelle 4 in F i g. 2.

Zunächst aber stehen diese Ergebnisdaten noch in der arithmetischen und logischen Einheit 15. von wo sie über die Leitung 40 während der Taktzeiten r 9 bis r 25 in d s Prozessor/Speicher-Schnittstellenregister 22 übertragen werden. Eine unmittelbare Weiterübertragung dieser Daten in die Speichermatrix 31 ist deshalb nicht möglich, weil das hierzu erforderliche Auswahlsignal SEL für den Speicher vom Prozessor erst erzeugt wird (vgl. F i g. 3 Taktzeit τ 3). nachdem das Speicheraktivitätssignal STR-B (vgl. F i g. 3 r 2) von der Speicher-Steuerlogik 30 erzeugt wurde. Dieses Speicherauswahlsignal SEL wird der Speicherschnittstelle 5 über die Leitung 61 in der Prozessorschnittstelle 4 zugeführt. Außerdem wird angenommen, daß über die Leitung 60 das Speicher-ZAbrufkommando STR/F-COM über die Leitung 60 und das UN D-Tor 29 zur Speicher-Steuerlogik 30 übertragen wird. Zum gegenwärtigen Zeitpunkt ist also die Koinzidenzbedingung für dieses UND-Tor 29 erfüllt.

Die Übertragung der Ergebnisdaten aus dem Prozessor/Speicher-Schnittstellenregister 22 erfolgt über ein UND-Tor 27. das. wie das UND-Tor 21 in der Prozessorschnittstelle 4 seiner Funktion nach ein gesteuerter Schalter ist. Diese UND-Tore werden durch ein Durchlaßsignal an ihrem einen Eingang durchgeschaltet, so daß sie. wenn dieses Signal vorliegt, über ihren anderen Eingang, der als komplexer Eingang über soviele Einzeleingänge verfügt, wie Datenbits parallel zu übertragen sind, die anliegenden Daten zu ihrem Ausgang übertragen.

Das UND-Tor 27 in der Speicherschnittstelle 5 ist jedoch zum gegenwärtigen Augenblick zur Übertragung der Daten aus dem Prozessor/Speicher-Schnittstellenregister 22 in die Speichermatrix 31 nicht bereit, da sein Durchschaltesignal (Speichertransfer-Steuersignal STR-TF) auf der Leitung 65 noch nicht vorliegt Dieses darf auch nicht der Fall sein, da, wie F i g. 3 zeigt, zum betrachteten Zeitpunkt, z. B. zur Taktzeit r 13 der Hauptspeicher noch mit der Wiederauffrischung der in ihm gespeicherten Information beschäftigt ist Die zeitgerechte Erzeugung des Durchschaltesignals 577?-TF für dieses UND-Tor 27 wird nun auf folgende dieses Flip-Flops 25 ist über ein weiteres UND-Tor 25 und die Verbindungsleitung 58 mit dem Setzeingang 5 des Flip-Flops 64 verbunden. Das Ausgangssignal dieses Flip-Flops ist das Durchschaltesignal für das UND-Tor 27 und wird, wie bereits erwähnt, mit Speichertransfersignal STR-TF bezeichnet. Die Durchschaltung des UND-Tores 26 hängt direkt von der Erzeugung der Zeittaktperiode r 2 des Zeittaktringes 19 ab. Dieser Zeittaktring 19 wird von den Zeittaktimpulsen des Haupttaktgenerators 11 getrieben. Diese gelangen über dessen Ausgangsleitung 45 zu dem einen Eingang des UND-Tores 17. Dieses Tor kann aber nur dann diese Zeittaktimpulse durchlassen, wenn dessen anderer Eingang über die Leitung 47 ein entsprechendes Steuersignal TF-REQ. das als Transferanforderungssignal bezeichnet wird, von der Speichersteuerlogik 30 empfängt. Dieses Signal wird in Abhängigkeit von entsprechenden Zeittaktsignalen TO' bis 7Ί6' des Zeittaktringes 28 gebildet, der über die Steuerleitung 59 mit der Ausgangsleitung 45 des Haupttaktgenerators 11 verbunden ist und von den Zeittaktimpulsen dieses Haupttaktgenerators getrieben wird. Von Bedeutung für die Bildung des Transferanforderungssignals TF-REQ sind auch das Speicherauswahlsignal SEL sowie das Speicher-ZAbrufkommando STR/F-COM. Wie F i g. 3 zeigt wird dieses Transferanforderungssignal mit dem Beginn der Taktzeit r 18 erzeugt und dauert bis zum Ende der Taktzeit τ 20. Dieses ist auch genau die Zeitdauer, während der das UND-Tor 17 geöffnet ist, so daß der dreistufige Zeittaktring 19. von den Taktimpulsen des Haupttaktgenerators getrieben, genau einmal umläuft und dabei die Taktzeiten f 0 bis / 2 erzeugt. Der Zeittaktimpuls f2 wird über die Leitung 57 zu dem UND-Tor 26 übertragen, so daß nun bei bereits aufgesetztem Flip-Flop 25 durchschaltet und mit der Vorderflanke des Zeittaktimpulses f 2 das Flip-Flop 64 über seinen Setzeingang 5 aufsetzt Dieses Flip-Flop 64 bleibt solange aufgesetzt, bis es über die Leitung 67 an seinem Rücksteileingang R wieder zurückgesetzt wird. Das Kriterium für dieses Rücksetzen ist das Ende des Speicheraktivitätssignals STR-B, das über die Ausgangsleitung 50 der Speicher-Steuerlogik 30 mit Hilfe des Negators 66 in ein positives Rückstellsignal umgesetzt wird.

Während der Dauer des Speichertransfersignals STR-TF, das von dem Flip-Flop 64 gebildet wird, bleibt das UND-Tor 27 geöffnet so daß die Ergebnisdaten der im Beispiel der Fig.3 erwähnten Additionsoperation vom Prozessor/Speicher-Schnittstellenregister 22 über die Leitung 68 während dieser Zeit in die Speicherma-

trix 31 eingeschrieben werden können.

Wie das in F i g. 3 gewählte Beispiel zeigt, folgen der ersten Speichermikroinstruktion STRI₁ die von der Taktzeit r 1 bis zur Taktzeit r 10 dauert, drei weitere Instruktionen, nämlich eine Verzweigungsinstruktion BR. eine Addit'onsinstruktion ADD und wieder eine Verzweigungsinstruktion BR, ehe die nachte Speichermikroinstruktion STRI folgt, welch letztere mit der Taktzeit 22 beginnt. Da es sich bei den Verzeigungs- und Additionsinstruktionen um solche handelt, welche die Prozessor/Speicherschnittstelle 6 nicht benöligen, kann der Prozessor 1 diese Instruktionen autonom verarbeiten, tr benötigt hierfür die Taktzeiten r II bis Ende r 21. Da aber der Beginn der nächsten Speichermikromstruktion Zu Beginn der Taktzeit r 22 der Speicher noch aktiv ist, was durch das Vorliegen des Speicheraktivitätssignals STR-B angezeigt ist, ist die autonome Phase des Prozessors beendet, da er nun ohne weitere

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Haupttaktgenerators 11, die über die Leitung 45 zu seinem anderen t-.ingang übertragen werden, nicht mehr zu seiner Ausgangsleitung 43 gelangen, so daß auch der Zeittaktring 12 nicht mehr von den Taktimpulsen des Haupttaktgenerators 11 weitergeschaltet werden kann. Die Folge davon ist, daß der Zeittaktring 12 in seiner ersten Stufe stehen bleibt, in der er stets das Zeittaktsignal TO erzeugt.

Durch dieses Anhalten des Zeittaktrings 12 wird der

ίο Prozessor 1 stillgesetzt. Er kann erst wieder weiterlaufen, wenn der Speicher zur Aufnahme neuer Daten bereit ist, was durch das Ende des Spcicheraktivitatssignals angezeigt wird. Damit wird auch this UND-Tor 18 wieder gesperrt, und der Negator 68 liefert ein

i") positives Steuersignal an das UND-Tor 16, so cl;iß nunmehr die Zeittaktinipulse des llaupttaktgenerator' 11 über das UND-Tor 16 wieder zum Zeittaktring 12 gelangen können, so daß dieser wieder die Zeittaktim-"'!!se TO bis T16:"'k!isch erze¹.!"!.

der Speicher für die Aufnahme neuer Daten wieder bereit ist. Zu diesem Zwecke wi,-d der Zeittaktring 12 auf der Taktzeit TO stillgesetzt. Dieses Stillsetzen erfolgt mit Hilfe der UND-Tore 16 und 18,die sich in der Prozessorschnittstelle 4 befinden.

Hierzu verfügt das UND-Tor 18 über drei Eingänge, von denen der eine mit der ersten Stufe des Zeittaktrings 12 über die Leitung 51 verbunden ist. wobei diese erste Stufe das Zeittaktsignal TO erzeugt. Der zweite Eingang dieses UND-Tores 18 führt über die Verbindungsleitungen 48 und 44 zum Ausgang des ODER-Tores 20, das immer dann ein Ausgangssignal liefert, wenn entweder die im betrachteten Zeitpunkt im Instruktionsregister 7 befindliche Mikroinsti uktion eine Speicher- oder eine Abrufinstruktion ist. Der dritte Eingang dieses UND-Tores 80 ist über die Leitung 50 mit dem Ausgang der Speicher-Steuerlogik 30 verbunden, welcher das Speicheraktivitätssignal STR-B liefert. Wenn also eine Speicher- oder Abrufinstruktion vorliegt und außerdem die Speicher-Steuerlogik 30 das Speicheraktivitätssignal STR-Babgibt, dann erzeugt das UND-Tor 18 beim Auftreten des nächsten Zeittaktimpulses TO des Zeittaktrings 12 ein Ausgangssignal, das über den Negator 68 und dessen Ausgangsleitung 46 das UND-Tor 16 sperrt, so daß die Taktimpulse des 2n Diese Vorgänge, die am Beispiel einer Speicherinstruktion STRI dargestellt wurden, gelten analog auch für Speicherabrufinstruktionen, bei denen Daten aus dem Speicher zum Prozessor übertragen werden. Auch dieser Datenweg läuft über das Prozessor/Speicher-Schnittstellenregister 22, allerdings in der inversen Richtung, wobei das UND-Tor 21 für diese umgekehrte Richtung die gleiche Rolle spielt, wie das Tor 27 für die Übertragung der Daten in den Speicher. Dieses UND-Tor 21 bestimmt also den Zeitpunkt, zu dem die

in Daten vom Hauptspeichers in das Prozessor/Speicher-Schnittstellenregiser 22 übertragen werden können. Die Daten gelangen hierbei über die Leitung 53 zu dem komplexen Eingang des UND-Tores 21, während das Durchschaltesignal, das als Abruftransfersignal FTF

J5 bezeichnet ist, über die Leitung 54 zu dessen Durchschalteeingang gelangt.

Man kann sich die Schaltungsanordnung, die zur Erzeugung des Abruftransfersignals F-TR dient, in der Speicher-Steuerlogik 30 konzentriert vorstellen, wobei diese Schaltungsanordnung einen Aufbau haben kann, der demjenigen der Schaltungsanordnung für die Erzeugung des Speichertransfersignals STR-TFanalog ist.

Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche;

1. Steuerschaltung im Befehlswerk eines elektronischen Digitalrechners zum autonomen Betrieb des Prozessors in solchen Zeitabschnitten, in denen der zugehörige Speicher nicht in der Lage ist, Informationen vom Prezessor zu empfangen oder an ihn abzugeben, gekennzeichnet durch eine Identifizierungsschaltung (9,20) die beim Vorliegen von Instruktionen (z. B. Speicherzugriffsinstruktionen), die zu ihrer Ausführung die Prozessor/Speicher-Schnittstelle (6) benötigen, ein Identifizierungssignal (IF-S) abgibt, durch ein Prozessor/Speicherschnittstellen-Register (22) mit Steuerschaltern (2i, 27) an seinem Ein- und Ausgang, zur Zwischenspeicherung der zwischen Prozessor (1) und Speicher (3) in beiden Richtungen zu übertragenden Information, durch eine Steuerschaltung (18,68,16), die während der Zeit, in der der Speicher keine neue Speicherzugriffsinstruktion bedienen kann und dieses durch Abgabe des Speicheraktivitätssignals (STR-B) angibt und bei gleichzeitigem Vorliegen des Indentifizierungssignals den Prozessor für die Ausführung anderer Instruktionen als Speicherzugriffsinstiuktionen, autonom so lange weiter betreibt, bis im Instruktionsstrom wieder eine Speicherzugriffsinstruktion vorliegt und den Prozessor auf einer bestimmten Zykluszeit (z. B. 70) des Instruktionszyklus dann und so lange stoppt, wie das Speicheraktivitätssignal vorliegt und anschließend durch eine Übertragungssteuerung (23,25,26,19, 30,66,64, 27, 21). die iiuch Abschaltung des Speicheraktivitätssignals zur Ausführung vo" Speicherzugriffsinstruktionen den zuständigen Schalter am Ein- oder Ausgang des Prozessor/Speir 'lerschnittstellen-Registers für die Informationsübertragung in der gewünschten Übertragungsrichtung betätigt.

2. Steuerschaltung nach Anspruch I, dadurch gekennzeichnet, daß die Indentifizierungsschaltung zur Feststellung von Speicherzugriffsinstruktionen aus einem ODER-Tor (20) besteht, dessen einer Eingang über eine Verbindungsleitung (41) mit demjenigen Ausgang des Operationsdecodierer.;(9) verbunden ist, der ein Steuersignal (Fl) erzeugt, wenn eine Speicherabrufinstruktion interpretiert wird und dessen anderer Eingang über eine Verbindungsleitung (42) mit demjenigen Ausgang des Operationsdecodierers verbunden ist, der ein anderes Steuersignal (STRI) erzeugt, wenn eine Speichereinschreibinstruktion vorliegt, so daß das genannte ODER-Tor ein Identifizierungssignal (IF-S) für eine Prozessor/Speicher-Schnittstellenbenutzung erzeugt, wenn eine der beiden genannten Instruktionen interpretiert wird.

3. Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß dem Prozessor/Speicherschnittstellen-Register (22) an seinem Eingang ein als Schalter wirkendes UND-Tor (21) und an seinem Ausgang ein ebenfalls als Schalter wirkendes UN D-Tor (27) zugeordnet sind, welche die Übernahme bzw. die Abgabe von Daten für dieses Register steuern.

4. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung zur Umschaltung des Prozessors auf autonomen Betrieb und zur Erzeugung des Steuersignals (STR-TF) das den Ausgangsschalter (27) /.weeks Übertragung der Information aus dem Prozessor/Speicherschnittstellen-Register (22) zur Speichermatrix (31) steuert, aus dem UND-Tor (23) besteht, das von einem bestimmten Zeittaktsignal (Tl) und dem Identifizierungssignal (IF-S) durchgeschaltet wird, wobei sein

s Ausgangssignal über den Setzeingang (S) ein Flip-Flop (25) einstellt, dessen Ausgangssignal in der Einstellage zu einem Eingang des weiteren UND-Tores (26) führt, das zu einer bestimmten Taktzeit (ti) durchgeschaltet wird, wobei sein Ausgangssignal den weiteren Flip-Flop (64) umschaltet, dessen Ausgangssignal das Steuersignal (STR-TF) für den Schalter (27) ist, daß ferner die beiden Flip-Flops jeweils über Negatoren (24, 66) zurückgestellt werden, wenn das Speicheraktivitätssignal (STR-B)

!5 abgeschaltet wird und daß schließlich der autonome Betrieb des Prozessors während der Zeit, in der der Speicher zum Empfang oder zur Abgabe von Daten nicht bereit ist, beendet wird, wenn eine Speicherzugriffsinstrunktion vorliegt, wobei diese Abschaltung des automatischen Betriebs dadurch erfolgt, daß der Zeittaktring (12), der die Befehlsausführung steuert, auf einer bestimmten Zykluszeit (z. B. TO) angehalten wird, indem die Übertragung von Zeittaktsignalen eines Haupttaktgenerators (11) mittels eines weiteren UND-Tores(16)unterdrückt wird.

5. Steuerschaltung nach Anspruch 4, dadurch gekennzeichnet, daß das die Übertragung von Taktimpulsen des Haupttaktgenerators (11) zu dem Zeittaktring (12) steuernde UND-Tor (16) von dem weiteren UND-Tor (18) mit einem nachgeschalteten Negator (68'| gesteuert wird, wobei das weitere UND-Tor (18) durchschaltet, wenn gleichzeitig an seinem ersten Eingang das Identifizierungssignal (IF-S), an seinem zweiten Eingang die bestimmte

JS Zykluszeit (TO) und an seinem dritten Eingang das Speicheraktivitätssignal (STR-B)anliegen.