DE2713068A1 - Sequentielle datenverarbeitungsanlage - Google Patents
Sequentielle datenverarbeitungsanlageInfo
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Description
Fo ίο 3O6 η
2 Ί. März 1977
SEQUEHTIELLE DATENVERARBEITUNGSANLA GE
Die Erfindung betrifft eine elektronische Datenverarbeitungsanlage
mit sequentieller Logik, die die Steuerung von elektrischen oder elektronischen Organen durchführt oder
zwischen mindestens einem zentralen Steuerorgan und elektrischen oder elektronischen Organen ausgetauschte Informationen
überträgt und verarbeitet, und die mit einem Speicher ausgestattet ist, der Befehlswörter und Datenwörter enthält, ferner
mit einem arithmetischen und logischen Rechenwerk, einem Befehlsregister, mehreren Datenregistern und Operandenregistern,
deren Inhalt durch Hinzufügen des Inhalts eines der Datenregister indexiert werden kann, wobei ein Steuerwerk
vorgesehen ist, das Informationen von einer Zeitbasis und vom Befehlsregister empfängt und die für den Betrieb der
verschiedenen Teile der sequentiellen Anlage notwendigen Taktgebersignale aussendet.
Ziel der Erfindung ist eine Datenverarbeitungsanlage, die als Interface—Element eines Rechners vor allem bei der
Steuerung einer automatischen Vermittlungsstelle arbeiten kann. Bei der bekannten Technik kann die Steuerung einer
automatischen Vermittlung über Rechner entweder durch große Rechner erfolgen, die alle Aufgaben mit Hilfe von verdrahteten
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oder programmierten Periphergeräten geringer logischer Leistung,
jedoch hoher Arbeitsleistung erledigen, oder durch Gruppen von Minirechnern, von denen jeder einen Teil der Aufgaben
übernimmt und die durch einen zentralen Rechner gesteuert werden. Die Dezentralisierung der Funktionen wird wegen ihrer
elastischen Einsatzfähigkeit immer häufiger verwendet, wobei dann der Zentralrechner nicht mehr mit Routinearbeiten belastet
ist.
Die Verwendung von "intelligenten" Periphergeräten bringt jedoch auch Nachteile mit sich. Die Schaffung von ganz
genau auf ihre Funktion abgestimmten Geräten führt zu einer zu großen Diversifikation. Andererseits ist die Verwendung
von in großen Serien hergestellten Minirechnern teuer, sofern nicht sämtliche Möglichkeiten dieser Geräte voll genutzt
werden, und das umso mehr, wenn man dem Koppelfeld möglichst viele logische Funktionen abnehmen will, die Anzahl von zu
verwendenden Minirechnern sehr hoch wird.
Die erfindungsgemäße Datenverarbeitungsanlage soll mit
einer jedem Verwendungszweck angepaßten Programmierung sämtliche logischen Verbindungsfunktionen zwischen einem Zentralrechner
und einem vollkommen passiven Koppelfeld durchführen, nämlich Zugangslogik zur Eingangs- Ausgangssammelschiene des
Rechners, Steuerlogik für die Koppelpunkte des Koppelnetzes, Überwachungslogik wie die Verbindungseinrichtungelogik und
Registrierlogik.
Dieses Ziel wird durch die Datenverarbeitungsanlage gemäß Hauptanspruch erreicht.
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' Γ'
Die erfindungsgemäße Logik ist. besonders wegen ihrer
vielseitigen Verwendbarkeit vorteilhaft. Einerseits können Speicher und Register nacheinander oder gleichzeitig Ursprung
und Bestimmungsort sein und sehr verschiedene Operationen erfahren. Dies wird vor allem durch die Verwendung von logischen Schaltkreisen mit drei Zuständen gestattet, bei denen
die Ausgänge einen zusätzlichen Zustand hoher Impedanz aufweisen, wodurch Sammelschienenanschlüsse ermöglicht werden.
Andererseits können in sehr kurzer Zeit, wesentlich kürzer als die dunhachnittliehe Dauer eines Befehls, mehrere zusätzliche Operationen wie beispielsweise Tests durchgeführt
werden. Vor allem kann jede Operation, die nicht selbst ein Test ist, hinsichtlich ihres Resultats getestet werden.
Nachfolgend wird eine Ausführungsform der Erfindung
unter Bezugnahme auf die beiliegenden zwei Figuren näher erläutert.
Fig. 1 zeigt die erfindungsgemäße Datenverarbeitungsanlage.
Fig. 2 zeigt die von der Zeitbasis ausgesandten Signale.
Die hier beschriebene Anlage ist eine sequentielle Anlage, die aus integrierten Schaltkreisen nach der TTL-Technik
hergestellt ist und der ein modularer Speicher mit direktem
Zugriff zugeordnet ist. Diese Datenverarbeitungsanlage soll sämtliche logischen Verbindungsaufgaben zwischen einem Ministeuerrechner und dem passiven Koppelfeld einer automatischen
Vermittlungsstelle ausführen.
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Die sequentielle Datenverarbeitungsanlage umfaßt ein arithmetisches und logisches Rechenwerk (ALU) (Fig. 1),
das Wörter aus 12 Bits verarbeitet. Es besitzt zwei Ursprünge Ol und 02 und einen Ausgang S. Der Eingang CO ermöglicht
den Empfang des Operationskodes. Das Rechenwerk ALU kann aus integrierten Schaltkreisen gemäß TTL-Technik hergestellt
werden, die sechzehn logische Operationen und sechzehn arithmetische Operationen (insbesondere Summe und logische
Produkte, einfache Übertragung oder Inversionsübertragung; arithmetische Summe und arithmetisches Produkt mit oder ohne
Übertrag, Subtraktion usw.) durchführen können.
Eine Ausgangssammelschiene BS des Rechenwerks ALU führt zu den Bestimmungsorten. Das System umfaßt ein Eingangsregister EN, das nur für die Einheit ALU Ursprung sein kann,
ein Ausgangsregister SO, das nur Bestimmungsort sein kann, sowie Indexregister X und Y, und ein Sammelregister A, die
Ursprung aofer Bestimmungsort sein können. Ein Speicher M und
sein Befehlszähler C sind ebenfalls Ursprung oder Bestimmungsort. Der Zugang zur Ausgangssammelschiene BS vom Ausgang S des
Rechenwerks ALU erfolgt über einen Multiplexer MXl mit Ausgängen mit drei Zuständen, die entweder direkt zum Ausgang S
(12 Drähte) oder zum Vier-Draht-Ausgang (mit zusätzlich acht an die Masse anzuschließenden Drähten, die einen Zustand 0
ergeben) eines binären Testkreises TB führen, dessen 12-Drahteingang
mit dem Ausgang S des Rechenwerks ALU verbunden ist. Der Testkreis TB ist ein Prioritätenkodierer, der in binärem
Kode den Rang des Eingangs im Zustand 0 angibt, der die höchste Wichtung aufweist. Beispielsweise werden zwei Standard-TTL-
Schaltkreise
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parallel verwendet. Ein zusätzlicher Ausgang Tz wird markiert, wenn die 12 überprüften Drähte sich im Zustand "1" befinden.
Die 12-Draht-Sammelschiene BS ist an den Eingang der
Register SO, A, X, Y des Befehlszählers C sowie an den Eingang eines Gatters Pl und eines Multiplexers MX2 angeschlossen,
die jeweils Zugang zu einem Teil der binären Eingangsstellungen des Speichers M geben.
Der Modularspeicher M besteht aus vier Blöcken aus
1024 Wörtern. Jedes Wort aus 16 Bits ist in zwei getrennt adressierbare Oktette unterteilt, wobei die Blöcke aus sechzehn
Subblöcken aus 1024 "Wörtern" zu je einem Bit bestehen. Der Ausgang jedes Subblocks besitzt einen Zustand hoher Impedanz.
Die Ausgänge mit drei Zuständen sind in der Zeichnung durch ein kleines Quadrat dargestellt.
Die Adressierung umfaßt 14 Bits : O bis 9 für die Adresse des Worts in einem Block, 10 - 11 für die Adresse des
3locks, 12-13 für die Aktivierung des vollständigen Worts, des ersten Oktetts und des zweiten Oktetts. Die 12 ersten
Bits werden am Adressiereingang Ad des Speichers M am Ausgang eines Multiplexers MX3 empfangen.
Während der Aufnahmephase der Befehle und der im Speicher enthaltenen Daten gibt der Multiplexer MX3 den Zugang
zum Befehlszähler C und während der Phase der Befehlsausführung zu einem Adressenregister RAD mit 14 Bits denjenigen
Zugang frei, dessen zwei erste Ausgänge direkt mit dem Speicher verbunden sind.
Am Ausgang des Speichers geben ein Gatter P2 und ein Multiplexer MX4 Zugang zu einer Speicher-Sammelschiene BM mit
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16 Drähten, wobei die Möglichkeit besteht, das zweite Oktett des Speicherworts auf das erste bzw. das zweite
Oktett der Sammelschiene zu schicken. Die Sammelschiene BM führt zum Instruktionsregister MI (16 Bits), zu einem Eingangsmultiplexer
MX5 des Rechenwerks ALU (das weiter unten beschrieben werden wird) und zu einem Addierkreis AD (12
Bits), mit dem die Speicheradressen indexiert werden können. Hierzu ist der andere 12-Drahteingang des Schaltkreises AD,
der dem dem Speicherwort hinzuzufügenden Index entspricht, mit dem Ausgang eines Multiplexers MX9 verbunden, der zum
Addierer ausgehend von den Indexregistern X und Y und des Sammelspeichers A führt.
Der Ausgang des Addierers AD ist mit dem Eingang der beiden Register OPl und OP2 zu 14 Bits verbunden, die
das Einspeichern von zwei Speicheradressen ermöglichen. Die Bits 0 bis 11 werden vom Addierer und die Bits 12 und 13
direkt vom Speicher über das Gatter P2 geliefert.
Die Ausgänge mit drei Zuständen der Register OPl und OP2 (14 Drähte) sind untereinander und mit dem Eingang
des Adressenregisters RAD (14 Drähte), eines Gatters P3 als Zugang für den Zähler C (12 Drähte 0 bis 11) sowie eines
Multiplexers MX6 (12 Drähte 0 bis 11) vielfachgeschaltet, der einen Zugang zum Eingangsmultiplexer MX5 des Rechenwerks
ALU bildet, und zwar entweder von den gemeinsamen Ausgängen der Register OPl, OP2 oder ausgehend vom Zähler C.
Der Zugang zum Rechenwerk ALU wird folgendermaßen abgewickelt :
Der Multiplexer MX5 enthält η Eingänge mit 12 Drähten, wobei η die Anzahl der direkten Ursprünge (A, X, Y, PE, BM, MX6)
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ist. Der Multiplexer ist in zwei Teile aufgeteilt, die die binären Wichtungen.ρ.bis 7 bzw. 8 bis 11 weiterleiten, um
einen Zugang zu den Worten von 8 Bits am Ausgang eines Multiplexers MX7 herzustellen. Das Ursprungswort 1 wird in einem
Register RE gespeichert, dessen Ausgang mit dem Eingang Ol des Rechenwerks ALU verbunden ist; die Bits 0 bis 7 werden
auf dem Eingang Dl des Registers RE empfangen, der an den Ausgang eines ODER-Gatters P4 angeschlossen ist, das den
Zugang zu RE entweder ausgehend vom Multiplexer MX7 oder ausgehend vom Acht-Bit-Teil des Multiplexers MX5 freigibt.
Die Bits 8 bis 11 des Registers RE werden am Eingang D2 empfangen. Der Ursprung 02 empfängt die Bits 0 bis 7 des
Gatters P4 und die Bits 8 bis 11 des Multiplexers MX5.
Der im Befehlswort, das im Register MI gespeichert ist, enthaltene Operationskode wird durch einen Dekodierer DC
an den Eingang CO weitergeleitet. Bestimmte Aasgänge des Dekodierers steuern außerdem den Multiplexer MXl, um den
Ausgangstest durch den Schaltkreis TB zu ermöglichen.
Der Eingangsmultiplexer MX5 wird durch den Ursprungskode gestellt, wobei ein Multiplexer MX8 nacheinander den Weg
für die Ursprungskodes 1 (ORl) und 2 (OR2) freigibt, die im
Befehlswort enthalten sind.
Der im Befehlswort enthaltene Beetimmungekode DES
aktiviert den Bestiamungskreis für das Einschreiben, wobei
die Adressierung dieses Bestinmungekreiaes durch einen Demultiplexer DX erfolgt, dessen Ausgänge VEl bis VEm an die Schreibaktivierungseingänge von m Bestimmungskreisen angeschlossen
sind.
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Im hier beschriebenen Beispiel wird der Multiplexer MX7 dazu verwendet, einen Zugang zu den Verzögerungsschaltkreisen
TO, Tl, T2 mit einer Verzögerung T herzustellen, die durch eine Zeitbasis BTvorgegeben wird.
Der sequentielle Ablauf eines Befehls umfaßt eine bestimmte Anzahl von Phasen to bis t7, von denen einige
übersprungen werden können, beispielsweise in Abhängigkeit von der Anzahl der im Speicher zu lesenden Wörter, und natürlich
entsprecnend dem Resultat des Tests. Die Takte to bis t7 sowie die aktiven Zwischentakte ta, tb (Fig. 2) werden durch
einen Schaltkreis FL geliefert, der eine große Anzahl von logischen Funktionen zusammenfaßt und die Aktivierung der
verschiedenen Schaltkreise, wie beispielsweise Gatter, Multiplexer und Register, zum gegebenen Zeitpunkt veranlaßt. Für
die Bestimmungsschaltkreise des Rechenwerks ALU, die bereits durch den Demultiplexer DX aktiviert sind, liefert der Schaltkreis
FL den logischen Zustand, durch den sie mit den im Rechenwerk ALU enthaltenen Daten zum gewünschten Zeitpunkt
aufgeladen werden können.
Die Eingangsinformationen für den Schaltkreis FL werden geliefert durch die Zeitbasis BT (ta, tb, te,Nullrückstellung
Rz) ,
durch das Befehlswort ( Ursprungskode und Bestimmungskode), weitere Informationen (X) wie beispielsweise Anzahl der im
Speicher zu lesenden Wörter, Test des Resultats und Unterbrechungsadresse
durch den Testkreis TB (Punkt tz).
durch den Testkreis TB (Punkt tz).
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Der Schaltkreis FL, dessen genaue Betriebsweise nicht zum Verständnis der hier beschriebenen Anwendung erforderlich
ist, besitzt keine originellen Besonderheiten und wird deshalb hier nicht beschrieben : Seine Hauptfunktionen
werden bei der Beschreibung des Ablaufs eines Befehls angegeben.
Die Funktionsweise der erfindungsgemäßen Datenverarbeitungsanlage
kann in 2wei Teile getrennt werden :
a) Die Einleitung einer Operation; sie umfaßt die Phasen to bis t3.
Phase to Takt ta Lesen des Speichers an der im Befehls-
tb zähler C enthaltenen Adresse Co Phase ti Takt ta Aufladen des Registers MI
tb Weiterrücken des Zählers C (C = Co + 1), Test der Anzahl der zu lesenden Speicherwörter
und Sprung nach tt4, wenn das Resultat gleich 1 ist
Phase t2 Takt ta Aufladen des Registers OPl
Phase t2 Takt ta Aufladen des Registers OPl
tb Weiterrücken von C (C = Co h "O ,
Test der Anzahl der Wörter und Weiterrücken auf t4, wenn das Resultat gleich 2 ist
Phase t3 Takt ta Aufladen des Registers OP2
tb Weiterrücken von C (C = Co + 3) Übergang zur Ausführung
b) Die Ausführung; sie umfaßt die Phasen t4 bis t7
Phase t4 Takt ta Test der Peripherie, der entweder die Aktivierung
des Eingangs oder die Verfügbarkeit des Ausgangs angibt. Wenn der Test negativ
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ist, Sprung nach to
tb Aufladen des Adressenregisters RAD ausgehend von OPl, wenn der Speicher als
Ursprung oder Bestimmung auftritt, außer im folgenden Fall :
ORl = ein Register ) in diesem Fall wird 0R2 = OPl ) 0P2 in RAD gefüllt
DES : Speicher )
Phase t5 Takt ta Öffnung des Ursprungs ORl
Phase t5 Takt ta Öffnung des Ursprungs ORl
tb Laden von ORl in das Eingangsregister RE Phase t6 Takt ta Öffnung des Ursprungs 0R2
tb Öffnung des Bestimmungsorts Lesen des Testbits
T=O Sprung auf to T
T=I Übergehen auf t7
Phase t7 Test der 12 Bits des Resultats (Schaltkreis TB)
Ein Ausgang im Zustand "1" - Sprung auf to sämtliche
Ausgänge auf Null - Laden des Zählers C ausgehend von OPl oder OP2 entsprechend
dem Wert eines im Register MI enthaltenen Binärelements der Unterbrechungsadresse
Dieser Funktionsablauf wird von der logischen Funktionsgruppe FL unter folgenden Bedingungen gesteuert :
- Befehle zum Phasenwechsel : Die Informationen werden einerseits
von der Zeitbasis gesteuert (Nullrückstellung, Zeitpunkte ta und tb, Zeitpunkt te am Ende jedes Zeitgebertakts, wodurch
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ein Phasenzähler weiterrücken kann), andererseits werden die
Sprünge in Abhängigkeit von der Anzahl von Wörtern (Phasen to bis t3) und Tests gesteuert.
- Schaltkreisbefehle : In jeder Phase werden die Befehle in Abhängigkeit von den empfangenen Kodes (Ursprung, Bestimmung)
oder einfach der Phasennummer (beispielsweise die Aktivierung des Gatters P3 und des Multiplexers MXl in der Phase t7 ausgegeben
.
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Claims (1)
- Fo ίο 3O6 D 2 4. Ma,7 1977COMPAGNIE INDUSTRIELLE DES TELECOMMUNICATIONS CIT-ALCATEL S.A.12, rue de la Baume, 75008 PARIS, FrankreichPATENTANSPRÜCHESequentielle Datenverarbeitungsanlage, die die Steuerung von elektrischen oder elektronischen Organen durchführt oder zwischen mindestens einem zentralen Steuerorgan und elektrischen oder elektronischen Organen ausgetauschte Informationen überträgt und verarbeitet, und die mit einem Speicher ausgestattet ist, der Befehlswörter und Datenwörter enthält, ferner mit einem arithmetischen und logischen Rechenwerk, einem Befehlsregister, mehreren Datenregistern und Operandenregistern, deren Inhalt durch Hinzufügen des Inhalts eines der Datenregister indexiert werden kann, wobei ein Steuerwerk vorgesehen ist, das Informationen von einer Zeitbasis und vom Befehlsregister empfängt und die für den Betrieb der verschiedenen Teile der sequentiellen Anlage notwendigen Taktgebersignale aussendet, dadurch gekennzeichnet, daß der Zugang zum Rechenwerk durch einen Multiplexer geschaffen wird, dessen Eingänge an den Ausgang des Speichers, der Datenregister und der Operandenregister angeschlossen ist, wobei der Ausgang des Rechenwerks709841/0723 m/mORIGINAL INSPECTED•I- 27130G8über einen hochohmigen Schaltkreis an eine Ausgangssammelschiene (BS) angeschlossen ist, die ihrerseits mit dem Eingang der Speicher der verschiedenen Datenregister und der Operandenregister verbunden ist, und daß der Ablauf eines Speicherbefehls in zwei in eine bestimmte Anzahl von Phasen (to bis t7) unterteilten Perioden erfolgt, von d=nai die erste (to bis t3) für die Erfassung eines oder mehrere Speicherwörter des Befehls und die zweite (t4 bis t7) nacheinander für einen Test der Eingänge der Anlage und für eine Operation des Rechenwerks verwendet werden.2 - Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß das arithmetische und logische Rechenwerk für jeden Befehl eine durch einen Operationskode, der im Befehlsregister vorhanden ist, bestimmte Operationen ausführt, und daß jeder Befehl, ausgenommen die Testbefehle, ein Testen des Resultats umfassen kann, wobei der Ausgang des Rechenwerks (ALU) an einen Testkreis (TB) angeschlossen ist, und der hochohmige Schaltkreis ein Multiplexer (MXl) ist, der in Abhängigkeit des Operationskodes (COP) gesteuert wird, indem er entweder die direkt am Ausgang des Rechenwerks (ALU) oder die am Ausgang des Testkreises (TB) empfangenen Informationen an die Sammelschiene (BS) weitergibt.3 - Datenverarbeitungsanlage nach Anspruch 2, dadurch gekennzeichnet, daß der Testkreis (TB) ein binärer "eins-aus-n"-Prioritätenkodierer ist, der709841/0723den Rang des ersten seiner Eingänge, der einen beatimeten logischen Zustand aufweist, angibt, und daß mindestens einer der Ausgänge des Testkreises (TB) an die logische Gruppe (FL) angeschlossen ist, so daβ ein Phasensprung für bestiomte sich aus den Test ergebende Werte möglich ist.4 - Datenverarbeitungsanlage nach Anspruch 2 oder 3, dadurch gekennzeichnet, daβ das Ergebnis des Tests ein Füllen des Befehlszählers (C) mit dem Inhalt eines der Operandenregister (OPl, OP2) ermöglicht, das in Abhängigkeit einer im Befehlsregister enthaltenen Unterbrechungsadresse (AS) bestimmt wird, wobei die Aktivierung des durch die Unterbrechungsadresse (AR) gewählten Registers durch die logische Gruppe (FL) herbeigeführt wird und die Verbindung zwischen den Operandenregistern und dem Zähler (C) durch ein zum Testzeitpunkt (t7) gesteuertes Gatter (P3) hergestellt wird.5 - Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß sie Eingangskreise (Pl, MX2) und Ausgangskreise (P2, NX4) des Speichers aufweist, mit denen die Stellung der in den Wortbruchstücken gelesenen oder geschriebenen Informationen im Verhältnis zur entsprechenden Stellung der Eingangssammelschiene (BS) bzw. Ausgangssammelschiene (PM) verschoben werden kann.6 - Datenverarbeitungsanlage nach Anspruch 1, bei der ein Befehl mehrere Speicherwörter umfassen kann, dadurch gekennzeichnet, daß das erste im Befehlsregister709841/Q723 e/gespeicherte Wort die Kodes enthält, die die Operation des Rechenwerks (ALU), die Ursprünge und die Bestimmungen, die Testanforderung und die Unterbrechungsadresse sowie die Anzahl der in dem Befehl enthaltenen Wörter angeben, wobei die folgenden Wörter jeweils eine evtl. zu indexierende Speicheradresse und eine Adresse für ein Wortbruchstück enthalten.χ χ709841/0723
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