DE2558599B2

DE2558599B2 -

Info

Publication number: DE2558599B2
Application number: DE2558599A
Authority: DE
Inventors: Alain Meudon La Foret Texier
Original assignee: Individual
Current assignee: Individual
Priority date: 1974-12-27
Filing date: 1975-12-24
Publication date: 1979-03-22
Also published as: CA1060976A; SE7514591L; CH608676A5; NL7515091A; US3987251A; SE431146B; DE2558599C3; IT1051946B; GB1501165A; FR2296320B1; JPS5190203A; DE2558599A1; FR2296320A1

Description

Der Gegenstand des Anspruchs 1 betrifft eine Schaltungsanordnung zum Durchschalten von PCM-Wörtern bzw. Daten-Wörtern über ein Koppelnetzwerk mit Multiplexleitungen 1. und 2. Ordnung, insbesondere für Vermittlungsanlagen.

In einer Vorerfindung (DE-OS 25 23 650) ist eine derartige Anlage vorgeschlagen. Die dabei benutzten Übertragungsgeschwindigkeiten der Kanäle betragen 12,8, 3,2 und 0,8 kBit/s. Dabei werden in einer ersten Mulliplexstufe Kanäle gleicher Übertragungsgeschwindigkeit in einem 64 kBit/s-Rahmen aus 80 Datenwörtern verschachtelt. Im Gegensatz dazu sind bei der vorliegenden Erfindung in einem solchen Rahmen mehrere Kanäle unterschiedlicher Übertragungsgeschwindigkeit verschachtelt.

Zu der Art und Weise dieser Verschachtelung sollen zunächst grundsätzliche Ausführungen gemacht weiden:

Ein 64 kBit/s-Rahmen kann z. B. mit fünf 12,8 kBit/s-Kanälen. zwanzig 3,2 kBit/s-Kanälen oder achtzig 0,8 kBit/s-Kanälen belegt werden und umfaßt dabei 80 Datenwörter (z. B. PCM-Wörter oder Oktetls). Die Datenwörter, die die Information dieser Kanäle darstellen, belegen dann jeweils jedes 5. Datenwort (12,8 kBit/s), jedes 20. Datenwori (3.2 kBit/s) oder jedes 80. Datenwort (0,8 kBit/s). Die 80 Datenwörter eines Rahmens werden durch ihr jevtils erstes Bit gekennzeichnet. Die 80 Bits eines Rahmens bilden eine pseudo-Zufallsfolge.

Bei der Vorerfindung werden die Datenwörter der Kanäle einer ersten Multiplexstufe zugeführt, wobei die Datenwörter von Kanälen jeweils gleicher Übertragungsgeschwindigkeit nach diesem Beispiel verschachtelt werden und einen 64 kBit/s-Rahmen bilden.

In einer /weiten Multiplexstufe werden insgesamt 256 dieser 64 kBit/s-Rahmen ineinander verschachtelt und bilden einen Überrahmen.

Bei der Erfindung werden bereits in der ersten Multiplexstufe die Datenwörter von Kanälen verschiedener Übertragungsgeschwindigkeit ineinander verschachtelt, d. h., ein Rahmen ist mit χ Kanälen mit 12,8 kBit/s, y Kanälen mit 3,2 kBit/s und ζ Kanälen mit 0,8 kBit/s belegbar, wobei die Gesamtzahl der Kanäle dann x+y+z-N beträgt. Da ein Rahmen aus 80 Datenwörtern gebildet wird, ergeben sich die Kombinationsmöglichkeiten aus der Gleichung

χ ■ 12,8 kBit/s + y ■ 3,2 kBit/s + ζ ■ 0,8 kBit/s = 64 kBit/s

oder

16* + 4y + ζ = 80.

Bei der Vorerfindung sind nur die »Kombinationen« = y=0, Z=BO), (X=Z=O, y=20) und (y=z=0, x = 5) aufgetreten (Kanäle gleicher Übertragungsgeschwindigkeit).

Die mögliche Anzahl von Kombinationen bei vorgegebener Kanalanzahl /Vergibt sich aus Fig.2. Ist z. B. x·+/+z= 20, gibt es 5 Kombinationen von Kanälen

unterschiedlicher L	V	Jbertragur	igsgesch\
einem Rahmen:	O
I	.1'
2	20	0
3	15	4
4	10	8
5	12
0	16

zwischen einem der 80 DatenWörter eines Rahmens und dem Kanal bestimmter Übertragungsgeschwindigkeit an, der dieses Daienwort des Rahmens belegt. Die Indices bedeuten:

Der erste Index:

Wählt man als Beispiel x = 2, J = IO, κ=ϋ (d.h., ein Rahmen ist durch zwei 12,8 kBit/s-Kanäle, zehn 3,2 kBit/s-Kanäle und acht 0,8 kBit/s-Kanäle belegt), dann gibt die in Spalte3gezeigte Tabelle die Zuordnung der zweite index:

der dritte Index:

Übertragungsgeschwindigkeit
(l=schnell= 12,8 kBit/s-,

2 = mittelschnell = 3,2 kBit/s;

3 = langsam =0,8 kBit/s) und
damit die Kennzeichnung der

3 Kanalgruppen unterschiedlicher
Übertragungsgeschwindigkeit;
die Nummer des Kanals innerhalb
seiner Geschwindigkeitsgruppe:
die laufende Nummer des Kanals
in der Reihenfolge aller Kanäle
des Rahmens.

Οι.,.ι	> 1.2.2	2	2.1..1	3	2.2.4	4	2..!.5	5\|.l.l	61.2.2	7	2.4.1.	»2.V	9,„„
ιο,.,..	•Ι 1.2.2	12	2.7.Ί	!3	i.x.iii	14	2.'/.Il	15,.ι ,	16,,,	17	τ III I ,		19,,;
20,.,.,	2 1 1.2.2	22	2.1.1	23	2.2.4	24	2.1.5	25\|.i.i	26,:.:	27	.\4.l.	28:.,-	29,„_s
30,.,.,	3 I₁.2.2	32	2.7.·)	33	2.«.In	34	2.Ί.ΙΙ	35,.1.1	36,::	37	2. III. 12	38,,;,	39,4,
40,.,.,	41,.: 2	42	2.1.1	43	2.2.4	44	2.1.5	45,.i.i	46 ,.:..,	47	2.4.1·	48.,.,.-	49.,,,x
50,.,.,	51,1	52	2.7.·)	53	2.K.I"	54	2.Ί.ΙΙ	55,.,.,	56,.:.:	57	2.111.12	58,_ΛΓ	59,, ,
60,.,.,	61 1.2.2	62	2.1.1	63	2.2.4	64	2 1.5	65j.ii	66,.::	67	2.4.1.	68.,,-	69:,..s
70,.,.,	71,22	72	2.7.Ί	73	2.S.Ill	74	2.¹I. Il	75, , ,	76,.:.:	77	2.111.12	78,.: ,.,	79, _s,

Zur Durchführung des zweiten Multiplexvorganges bei der Erfindung müssen die Datenwörter der Kanäle in einen Pufferspeicher eingeschrieben werden, und zwar unter einer Adresse, die von der Adresse der Datenwörter im eingehenden Rahmen abhängt. Sofern es sich (wie bei der Vorerfindung) um mehrere Rahmen handelt, die jeweils nur von Kanälen gleicher Übertragungsgeschwindigkeit belegt sind, läßt sich die Identität eines Kanals nach dem zweiten Multiplexvorgang einfach be.timmen, nämlich u.a. durch Division; im vorliegenden Fall ir.¹, dies nicht mehr so einfach: man benötigt vielmehr eine Muitipiextabelle der in Spalte !dargestellten Art.

Davon ausgehend, stellt sich die Erfindung die Aufgabe, eine Schaltungsanordnung der eingangs genanntem Art zur Verfügung zu sttlkn, die es gestattet, nach dem /weiten Multiplexvorgang aus der Nummer eines Datenworts innerhalb eines Überrahmens denjenigen Kanal zu ermitteln, dem dieses Datenwort zugeordnet ist; d. h. gen-uer, die Nummer des Rahmens, die Geschwindigkeitsgruppe des Kanals innerhalb dieses Rahmens und die Nummer des Kanals innerhalb seiner Geschwindigkeitsgruppe anzugeben.

Dies erreicht die Erfindung durch folgende Bestandteile der Anordnung:

a) erste Multiplexer, die die erste Multiplexstufe bilden, die auf Eingangs-Leitungen die Datenwörter der zu verschachtelnden Kanäle erhalten und auf ersten Multiplexleitungen mit einer vorgegebenen ersten Übertragungsgeschwindigkeit je einen Rahmen abgeben, der Kanäle unterschiedlicher Übertragungsgeschwindigkeit enthält,

b) einen zweiten Multiplexer, der die zweite Multiplexstufe bildet, η Rahmen über die ersten Multiplexleitungen erhält und auf zweiten Multiplexleitungen mit einer vorgegebenen zweiten Übertragungsgescl windigkeit einen Überrahmen bitparallel bezüglich eines Datenworts abgibt,

c) Generatoren zur Erzeugung einer Bitfolge bestimmter Gesetzmäßigkeit, deren Bits nacheinander im ersten Multiplexer als Bit bestimmten Ranges in die Datenwörter eingefügt werden, wobei die Anzahl der Bits der Bitfolge der Anzahl der Daten wörter eines Rahmens entspricht,

d) einen Adressenrechner, der mittels der η verschachtelten Bitfolgen die Nummer eines Datenworts durch die Nummer eines der η Rahmen eines Überrahmens (erster Adressenteil) und durch die Nummer des Datenworts innerhalb dieses Rahmens (zweiter Adressenteil) angibt,

e) einen Festwertspeicher, dessen Speicherinhalt aus Multiplextabellen besteht, die angeben, welchem Kanal eine Nummer eines Datenworts (zweiter Adressenteil) innerhalb eines bestimmten Rahmens entspricht, und der vom Adressenrechner die Nummer eines Datenworts (AOc) erhält und die Adresse des betroffenen Kanals (A Vojabgibl.

f) einen Markierspeicher, der die Durchschaltung der vom Festwertspeicher gewonnenen Kanaladressc (AVo) und der Datenwörter (OcI) zu einem Pufferspeicher steuert, wo die Datenwörtcr entsprechend der Kanaladresse geordnet werden,

g) eine Steuereinheit, die die Datenwöiter von den zweiten Multiplexleitungen, die Kanaladressc (A Vo) und ein Zustandsbit (BE) erhält und ihrerseits den Markierspeicher steuert.

Ein Ausführunt^beispiel der Erfindung wird anhand der Zeichnung beschrieben; es zeigt

Fig. Ia-Ic die erfindungsgemäße Anordnung im Blockschaltbild;

Fig. 2 eine Tabelle, die angibt, wieviele Belegungskombinationen eines Rahmens bei vorgegebener Gesamtzahl der Kanäle bestehen.

In Fig. la sind zunächst eingehende Zeitvielfachleitungen Io ... I255 dargestellt, die teilweise, wie oben beschrieben, bereits Verschachteluneen verschieden

schneller Kanäle in einem Rahmen enthalten, der die Übertragungsgeschwindigkeit 64 kBit/s besitzt (Leitungen I)... I j·»)· Diese Rahmen werden in einer /weiten Multiplexstiife auf 8 Multiplexleitungen übersetzt, die bitparallel und mil einer Übertragungsgeschwindigkeit von 256x64/8 kBit/s = 2.048 MBit/s betrieben werden.

Bezüglich der Leitungen Io ... 1> ist dargestellt, wie deren Rahmen durch Datenwörtcr verschiedener Kombinationen verschieden schneller Kanäle belegt sind. Es soll beispielsweise folgende Kanalvcrteilung vorliegen:

Die Eingangsleitiingen 3u und ii tragen schnelle K.inäk'. cue Eingangsleitungen 4,i ... 4, tragen miltelsclinelle Kanäle und die Leitungen 5n ... 5,- tragen langsame Kanäle (es handelt sieh hier um das in der Einleitung schon erwähnte Beispiel > = 2. ι = K). / = H). Diese 20 Kanäle werden in der ersten Muliiplexstufe verschachtelt und im Rahmen auf die Leitung I,·

Die Eingangsleitungen 3: ... 3i tragen schnelle Kanäle. 4m ... 4_H mittelschnelle Kanäle, 5, ... 5-. langsame Kanäle (v= 3. ι = 5. / = 12. vgl. Tabelle Spalte !. /eile 4). Diese Kanäle laufen verschachtelt auf der Leitung I..

Die Eingangsleitungen 3-, ... }„ tragen schnelle Kanäle. 5_<<i ... 5n langsame Kanäle (\ = 4. ι — 0, /- lh. vgl. Tabelle. Spalte 3. /eile 5). Diese 20 Kanäle laufen verschachtelt auf der Leitung I...

Die Verschachleliing dieser Emgangskanälc erfolgt in Multiplexern 1.3, 14, 15 (erste Muliiplexstufe) und führt zu den beschriebenen b4 kBit/s-Rahmen; die weitere Verschachleliing von 25t) dieser Rahmen (/weite Miiltiplexsüife) wird von einem Multiplexer 11 durchgeführt: daraus resultiert schließlich ein Datenstrom mit 2.04H MBit/s auf Leitungen 2n... 2,·. die die Datenwörter bitparallel übertragen (Überrahmen aus 256 Rahmen).

Die Multiplexer 13, 14, 15 besitzen in bekannter Weise einen Taktgeber 130, 140, 150, der Taktimpulse mit der frequenz der eingehenden ivw. abgehenden Daten erzeugt, sowie einen Pufferspeicher 131, 141, 151.

Die Dillenwörter werden /. B. in den Pufferspeicher synchron eingeschrieben: dabei wird das erste der insgesamt 8 Bits eines Datenworts unterdrück; und durch ein Bit F einer Pseudo-Zufallsfolge ersetzt, die von einem Generator 23 (24, 25) erzeugt wird. Ein derartiger Generator ist allgemein bekannt (im wesentlichen ein Schieberegister mit Steuerung), aber auch in der Vorerfindung beschrieben: er erzeugt eine definierte Eolgc von 80 Bits (entsprechend den 80 Datenwörtern eines Rahmens) mit bestimmter Gesetzmäßigkeit.

Der Multiplexer 11 besitzt wie üblich einen Taktgeber 110. einen Serien-Parallelwandler 112 und einen Pufferspeicher 111. Der Multiplexer 11 ist mit einem Adressenrechner 40 verbunden (F i g. 1 b), der seinerseits mit derjenigen 2,048 MBit/s-Multiplexleitung verbunden ist. auf dem das erste Bit der Datenwörter übertragen wird, dies sei hier die Multiplexleitung 2. Der Adressenrechner ist ferner mit dem Taktgeber 110 verbunden. Die Funktion dieses Adressenrechners besteht darin, die ineinander verschachtelten 256 Pseudo-Zufallsfolgen, die z. B. von den Generatoren 23, 24, 25 den aufeinanderfolgenden Datenwörtern eines Rahmens als jeweils erstes Bit zugeordnet wurden, wieder aufzufinden und den betreffenden Rahmen (0 ... 255) und die Adresse eines Datenworts (0 ... 79) innerhalb eines Rahmens abzuleiten. Der Adressenrechner entspricht dazu in seinem Aufbau im wesentlichen den Generatoren 23, 24, 25 und beinhaltet insbesondere mehrere Register und Pufferspeicher. Die Nummer des Rahmens entnimmt der Adressenrechner den Informationen des Taktgebers 110.

Eine genauere Beschreibung dieses Adressenrechners erübrig! sieh (vgl. hierzu die Vorerfindung), da hici die Arbeitsweise dieses Rechners für das Verständnis der Erfindung nicht wesentlich ist.

Wie aus obigem schon hervorgeht, ist jedem Datenworl eines Überrahmens eine zweiteilige Adresse /uge.-ifvincl: ein c-rs'er Adrr-ssenlL-il (0 ... 235). (.\l-v einen der i)(> Kiilimen angibt, und ein /weiter Adressenteil, der die fortlaufende Nummer des betroffenen Daten worts innerhalb dieses Rahmens angibt. Der Adressenrechner 40 stellt in einem Ausgangsregister diese /weiteilige Adresse zur Verfugung.

Im Unterschied zur Vorerlindung. wo aus dem zweiten Adressenteil unmittelbar durch Division die Identität des Kanals hervorgeht, dem dieses Datenwon zugeordnet ist (da nur Kanäle einer I Jheriragiirigsgcschwindigkeit in einem Rahmen verschachtelt sind), bedarf es hier zusätzlicher Maßnahmen. Diese resultieren daraus, daß sich aus der fortlaufenden Nummer eines Datenworts tines Überrahmens nicht ohne weiteres die Identität des Kanals ergibt, zu dem dieses Datenwort gehört, da Kanäle verschiedener Übertragungsgeschwindigkeit einen Rahmen belegen (drei Beis;/.tfle für die verschiedenen Kombinationen sind bei der Beschreibung der ersten Muliiplexstufe angegeben worden).

Zur Auswertung des zweiten Adrcsscntcils benötigt man daher die jeweilige Multiplextabelle. nach der die Kanäle lies betroffenen Rahmens verschachtelt sind: für die Kombination (\ = 2. »·= 10, / = 8) ist dies die in Spalte Jangegebene Multiplextabelle.

Zu diesem Zweck sieht die Erfindung einen Festwertspeicher 60 vor. der die Multiplcxpläne aller 256 Rahmen enthält und dem die zweiteilige Adresse vom Adressenrechner 40 zugeführt wird. Zur Erläuterung soll folgendes Beispiel dienen:

Der Adressenrechner 40 gibt folgende Adresse an den Festwertspeichor60:

erster
Adressenteil:

zweiter
Adrcssentcü:

0 I I 0 I 0 1 I (dezimal= 107)

0 ! 0 (dezimal= 58)

-,υ Aus dem ersten Adressenteil entnimmt der Festwertspeicher, daß der Rahmen Nr. 107 der insgesamt 256 Rahmen innerhalb eines Überrahmens betroffen ist; der erste Adressenteil dient daher zur Adressierung desjenigen Abschnitts des Festwertspeichers 60, der die

-,-, Multiplextabelle des Rahmens Nr. 107 enthält. Die Anzahl der möglichen Multiplexpläne ist in der Tabelle in Spalte 3 angegeben. Man entnimmt z. B. hieraus, daß bei einer Gesamtzahl von 20 Kanälen die in der Tabelle von Spalte 3 angegebenen Kombinationen möglich sind.

t,d Für die angegebene Gesamtzahl der Kanäle (Spalte x-i y+.?)von 5 ... 80 ergeben sich daraus insgesamt 66 verschiedene Multiplexpläne der in Spalte j angegebenen Art. Unter Bezug auf F i g. 2 ist festzustellen, daß 80 in einem Zahlensystem mit der Basis 4 (Quaternär-

bi Schreibweise) wie folgt beschrieben werden kann:

80 = i.4³ + xA² + y.4' + z.4⁰
= i.4^J + 1.4² + 0.4' + 0.4°

χ y

(Λ + .V+ Z)

5 0 0

	8	O	2	12	0	16	0	(ο	20	4	5	1	1	ρ
	7	4	2	11	4	15	i)	O	19 "	8	8	1	2
3	6	8	σ	10	"DC	14	8	O	18	12	11	2	4	ν^;
3	5	-AV	2	9	12	13	12	O	17	16	14	3	7	?!
3	4	16	2	8	16	12	16	O	16	20	17	4	11
3	3	20	2	7	20	Il	20	O	15		®	5	16
3	2	24	2	6	24	10	24	η \j	!'!	28	23	4	20
3	1	28	2	5	28	9	¹S	O	13	32	26	4	24
3	O	32	2	4		8	32	O	12	36	29	4	28
3			2	3	36	7	36	O	11	40	32	4	32
3			2	2	40	6	40	O	10	44	35	4	35
			2	1	44		44	O	9	48	IO	1	38
			2	0	48	4	48	O	8	52	41	3	41
						3	52	O	7	56	44	3	44
						2	56	O	6	60	47	3	47
						1	60	O	5	64	50	3	50
						0	64		4	68	53	2	52
									3	72	56	2	54
									2	76	59	2	56
									1	80	62	2	58
									O	65	2	60
										68	1	62
										71	1	63
										74	1	64
										77	1	65
										80	1	66

CD= Beispiel Spalte 5

Hierin sind t. χ, y. /rQuaternärziffern, deren Wert 0, 1, 2 oder 3 beträgt. Wenn x. y ζ Werte von mehr als 3 annehmen können, dann entspricht einer Verminderung von A- um eine Einheit eine Vermehrung von y um vier Einheiten oder eine Vermehrung von ζ um sechzehn Einheiten, und einer Verminderung von y um eine Einheit entspricht eine Vermehrung von ζ um vier Einheiten.

Aus dem zweiten Adressenteil (Datenwort Nr. 58) innerhalb des Rahmens Nr. 107 kann der Festwertspeicher 60 dann aufgrund der für den Rahmen Nr. 107 gespeicherten Multiplextabelle die Identität des Kanals ermitteln, der dieses Datenwort belegt. Aufgrund dieser Multiplextabelle, die in Spalte 4 dargestellt ist, wird durch die Adressierung mit dem zweiten Adressenteil derjenige Speicherplatz angesprochen, der die Indices 3, 5, 17 enthält Mit der Abgabe dieser Information steht die Identität des Kanals fest (vgl. Erläuterung der Indices in Spalte 4): das Datenwort Nr. 58 des Rahmens Nr. 107 ist durch einen langsamen Kanal (Index 3), und zwar den 5ten (Index 5) von insgesamt 8 langsamen Kanälen belegt, oder, bei durchlaufender Numerierung, durch den 17ten Kanal (Index 17) der insgesamt 20 Kanäle des Rahmens Nr. 107.

Die so vom Festwertspeicher 60 ermittelte Kanaladresse A Vo adressiert dann einen Markierspeicher 50. Dieser Speicher enthält Markierwörter MMa; jedes Markierwort enthält mindestens ein Zustandsbit BE, das angibt, ob der Kanal des betroffenen Datenworts z. Zt zur Datenübertragung oder zur Signalisierung dient. Der andere Teil des Markierworts AfMa besteht aus einer Teilnehmeradresse (Datenübertragung) bzw. Signalisierungsbits (Signalisierung).

Das Datenwort OcI, die Kanaladresse A Vo und das Markierwort MMa werden dann über eine Vielfachleitung 51 zu einer Steuereinheit 52 übertragen.

Befindet man sich in der Datenübertragungsphase, wird das Datenwort OcI unter der vom Festwertspeieher bestimmten Kanaladresse A Vo in einen Pufferspeicher 53 eingeschrieben. Dazu öffnet das Zustandsbit BE UND-Tore 54 (nur eins von acht ist dargestellt), die die Multiplexleitungen 2o ... 27 mit dem Pufferspeicher verbinden. Außerdem werden weitere UND-Tore 55 geöffnet, die den M?rkierspeicher 50 mit den Adressiereingängen des Pufferspeichers 53 verbinden.

Befindet man sich in der Signalisierungsphase, wird ein von der Steuereinheit 52 geliefertes Signalisierungswort OS unter der Adresse A Vo in den Pufferspeicher 53 eingeschrieben. Dadurch wird die Signalisierungsinformation der anfordernden Stelle bereitgestellt In diesem Fall öffnet das Zustandsbit BE über einen Inverter 59 UND-Tore 56, die die Steuereinheit 52 mit dem Pufferspeicher 53 verbinden, sowie UND-Tore 57, die den Festwertspeicher 60 mit den Adressiereingängen dieses Pufferspeichers verbinden.

Zum Übergang von der Signalisierungsphase zur Datenübertragungsphase und umgekehrt, kann man den während der Signalisierungsphase gerade laufenden Abschnitt markieren. Der Abschnitt wird durch die SignaJisierungsbits des Markierworts MMa angezeigt Die Steuereinheit 52 sendet zum Markierspeicher 50 ein neues Markienvort, sowie die Adresse, unter der dieses

Markierwort in den Markierspeicher eingeschrieben werden soll, und einen Einschreibbefehl. Auf diese Art wird eine Verbindung zweier Teilnehmer des Multiplexsystems hergestellt oder gelöst.

Das Lesen des Pufferspeichers 53 wird vom ί Taktgeber 110 gesteuert, der die laufenden Adressen der abgehenden Datenwörter angibt. Die jeweiligen ersten Bits der m den Pufferspeicher eingeschriebenen Datenwörter werden beim Einschreiben unterdrückt und beim Lesen durch Bits einer Pseudo-Zufallsfolge in ersetzt, die ein Generator 58 erzeugt. Dabei laufen diese Folgen auf einer Multiplex-Leitung, z. B. der Leitung 1O2o (vgl. die Leitung 2_n). Man kann dabei dar erste Bit dieser Folge nacheinander den 256 Rahmen, d. h., deren ersten Datenwörtern, zuordnen, danach nacheinander η das zweite Bit den /weiten Dalenwörtern der 256 Rahmen usw. bis zum achtzigsten Bit dieser Folge, das dem jeweils letzten Datenwort der 256 Rahmen

p;.f_r.l„„„ .i.j u_r:

"6*

den abgehenden Multiplexleitungen 102₀ ... 102₇ in Ji ι Phase.

Die derart mit diesen Bits versehenen Datenwörter auf den Multiplexleitungen 102ο ... 102? (bitparallele Übertragung) gelangen zu einem Demultiplexer 11' (Fi g. Ic), der den 2,048 MBit/s-Überrahmen wieder in Ji

25b 64 kBit/s-Ri>hmen mit bitserieller Übertragung aufspaltet, Leitungen lOlo. .· IOI255- Diesem Demultiplexer ist der gleiche Taktgeber 110 zugeordnet wie dem Multiplexer 11. Außerdem besitzt der Demultiplexer 11' einen Parallel-Serienwandler 112' und einen Pufferspeicher 111'. Symmetrisch zum Anlagenteil in Fig. la wurde beim Anlagenteil gemäß Fig. Ic angenommen, daß die Aufspaltung der Rahmen in Kanäle verschiedener Übertragungsgeschwindigkeit dem ersten Multiplexvorgang umgekehrt entspricht, d. h.:

Demultiplexer 113 spaltet den Überrahmen auf der Multiplexleitung 10I₀ auf gemäß x=2, /=10, z=8), Demultiplexer 114 den Übt.'rrahmen auf der Multiplexleitung 1011 gemäß (x = 3, y-5, /.= 12) und Demultiplexer 115 den Überrahmen auf der Multiplexleitung 10!i gemäß (x- 4, y= 0, 7= 16).

Die Demultiplexer 113, 114, 115 besitzen jeweils einen Taktgeber 1130, 1140, 1150 und einen Pufferspeit"** 4 4 A4

Jedem Demultiplexer ist ebenfalls eine Wiederauffindungsschaltung 123, 124, 125 zugeordnet, die zur Adressierung der Pufferspeicher 1131, 1141, 1151 dient, und deren Aufbau ggf. der zitierten Vorerfindung zu entnehmen ist.

Hior/u 4 likill Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zum Durchschalten von PCM-Wörtern bzw. Daten-Wörtern unterschiedlicher Bitfolgefrequenzen über ein Koppelnetzwerk mit Multiplexleitungen 1. und 2. Ordnung, insbesondere für Vermittlungsanlagen, gekennzeichnet durch folgende Bestandteile:

a) erste Multiplexer (13, 14, 15), die die erste Multiplexstufe bilden, die auf Eingangs-Leitungen (3q ... 5jo) die Datenwörter der zu verschachtelnden Kanäle erhalten und auf ersten Multiplexleitungen (Io ... I2) mit einer vorgegebenen ersten Übertragungsgeschwindigkeit je einen Rahmen abgeben, der Kanäle unterschiedlicher Übertragungsgeschwindigkeit enthält,

b) einen zweiten Multiplexer (11), der die zweite Multiplexstufe bildet, η Rahmen über die ersten Μΐί,'-.'plexleitungen (Io ... I255) erhält und auf zweiten Multiplexleitungen (2o ... 2?) =..it einer vorgegebenen zweiten Übertragungsgeschwindigkeit einen Überrahmen bitparallel bezüglich eines Datenworts abgibt,

c) Generatoren (23) zur Erzeugung einer Bitfolge bestimmter Gesetzmäßigkeit, deren Bits nacheinander im ersten Multiplexer (13) als Bit bestimmten Ranges in die Datenwörter eingefügt werden, wobei die Anzahl der Bits der Bitfolge der Anzahl der Datenwörter eines Rahmens entspricht,

d) einen Adressenrechner (40), der mittels der η verschachtelte!. Bitfolgen die Nummer eines Datenworts duixh die Nummer eines der η Rahmen eines Überrahn.^ns (erster Adressenteil) und durch die Nummer des Datenworts innerhalb dieses Rahmens (zweiter Adressenteil) angibt,

e) einen Festwertspeicher (60), dessen Speicherinhalt aus Multiplextabelien besteht, die angeben, welchem Kanal eine Nummer eines Datenworts (zweiter Adressenteil) innerhalb eines bestimmten Rahmens entspricht, und der vom Adressenrechner (40) die Nummer eines Datenworts (AOc) erhält und die Adresse des betroffenen Kanals (AVo)abg\bi,

f) einen Markierspeicher (50), der die Durchschaltung der vom Festwertspeicher (60) gewonnenen Kanaladresse (A Vo) und der Datenwörter (OcI) zu einem Pufferspeicher (53) steuert, wo die Datenwörter entsprechend der Kanaladresse geordnet werden,

g) eine Steuereinheit (52), die die Datenwörter von den /weiten Multiplexleitungen (2ο... 2/), die Kanaladresse (AVo) und ein Zustandsbit (BE) erhält und ihrerseits den Markierspeicher (50) steuert.

2. Schaltungsanordnung nach Anspruch !,dadurch gekennzeichnet, daß ein Datenwort aus 8 Bits besteht, wobei das erste Bit ein vom Generator (23)

erzeugtes Bit der Bitfolge bestimmter Gesetzmäßigkeit ist.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die unterschiedlichen Übertragungsgeschwindigkeiten 12,8 kBit/s, 3,2 kBit/s und 0,8 kBit/s betragen und daß erste/zweite vorgegebene Übertragungsgeschwindigkeit 64 k-Bit/s /2,048 MBit/s beträgt, daß die Anzahl π der in einem Überrahmen verschachtelten Rahmen 2:56 beträgt und daß jeder Rahmen aus 80 Datenwörtern besteht.