DE2544945A1

DE2544945A1 - Mikroprocessor

Info

Publication number: DE2544945A1
Application number: DE19752544945
Authority: DE
Inventors: David H Chung
Original assignee: Fairchild Camera and Instrument Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 1974-10-07
Filing date: 1975-10-07
Publication date: 1976-04-08
Also published as: FR2287725B1; IT1047435B; JPS5164345A; HK9682A; FR2287725A1; GB1527513A; US3984813A

Description

DR.-ING. FRIEDRICH B. FISCHER 5038 rodenkirchen (bz. kolni

PATENTANWALT SAARSTRASSE 71 2544945

Fairchild Camera and. Instrument F 7596

Corporation Ty_n τΓ/_πτ.

464 Ellis Street ^/P

Mountain View, California 94040, USA

Mikroprocessor

Die Erfindung bezieht sich auf ein Kikroprocessorsystem, und sie bezieht sich insbesondere auf ein Mikroprocessorsystem mit einer Zentraleinheit, bei der ein äusserer Speicher verwendet wird, welcher einen Befehlszähler enthält.

Die Entwicklung von Grossintegrationsschaltungen (largescale integrated circuits - LSI) ermöglichte den Bau von Mikroprozessorsystemen, welche spezialisierte Rechnerfunktionen ausführen können. Ein Mikroprocessor kann den Befehlsund Verarbeitungsteil eines kleinen Computers enthalten. ¥ie alle Computer—Processoren können Mikroprocessoren arithmetische und logische Funktionen bit-parallel unter der Anleitung eines gespeicherten Programms ausführen. Mikroprocessoren sind programmierbar. Wenn Mikroprocessoren in ein System mit peripheren Speicherschaltungen zur Darstellung des Befehlsprogramms eingebaut werden und mit Eingangs- und Ausgangsschaltungen versehen sind, erhält man ein Mikroprocessorsystem, dessen Rechnerleistung geringer ist als die eines Minicomputers. Aufgrund der technischen Fortschritte der Grossintegration nähert sich indessen die Rechnerleistung von Mikroprocessorsystemen der von Minicomputern.

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Die Organisation von Mikroprocessorsystemen wird im allgemeinen abgeleitet von den organisatorischen und baulichen Gegebenheiten, wie sie sich aus der Technik der Computer und Minicomputer ergeben. Die Anordnung einer Zentraleinheit von Speicherschaltungen, von Eingangs- und Ausgangsschaltungen und verschiedenen zusätzlichen Schaltungen auf einer sehr kleinen Zahl von IC-Chips führt zur Verwendung einer kleinen Zahl von Packeinheiten, welche viele äussere Anschlüsse (bins) aufweisen.

Die nach dem Stande der Technik vor allem verwendete Bauart von Mikroprocessoren erfordert, dass ein Befehlszähler in der Zentraleinheit vorhanden ist, und dass dieser Befehlszähler jeweils den zu adressierenden äusseren Speicher wählt, um Programm-Befehlscodes zu erhalten. Die Verwendung eines Befehlszählers in der Zentraleinheit (CPU) erfordert die Verwendung einer Vielleitungsstruktur zwischen der CPU und dem Speicher. Dabei wird wenigstens eine separate vorbestimmte Leitung verwendet zur Datenübertragung, und eine andere vorgegebene Leitung wird verwendet zur Übertragung von Adressen zum Speicher. Das Ergebnis ist, dass eine grössere Zahl von Anschlüssen auf dem CPU-Chip erforderlich sind. Eine andere nach dem Stande der Technik bekannte Lösung sah vor, eine einzelne Leitung zwischen der CPU und einem äusseren Speicher zu verwenden, wobei Daten und Adressen nach dem Zeitmultiplexverfahren über die Leitung übertragen wurde. Ein solches Vorgehen hat den erkennbaren Nachteil, dass ein verhältnismässig komplizierter Schaltungsaufwand erforderlich ist, und es geht auch Prozesszeit für die Multiplexfunktion verloren.

Gemäss. der vorliegenden Erfindung ist ein Mikroprocessorsystem vorgesehen, welches wenigstens zwei separate gross-

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integrierte Elemente aufweist, und. es enthält ein Grossintegrationselement mit Zentraleinheit einschliesslich einer arithmetischen logischen Einheit und wenigstens einem Eingang/Ausgang. Die Zentraleinheit erfordert einen äusseren Befehlszähler, welcher Speicheradressen von Befehlscodes enthält, welche von der Zentraleinheit zu verwenden sind. Sin erstes Speicher-Grossintegrationselement ist elektrisch gekoppelt mit der Zentraleinheit und enthält einen Speicher und den Befehlszähler. Der Befehlszähler arbeitet mit dem ersten Zentraleinheits-Grossintegrationselement derart zusammen, dass die Befehlscodes für den Betrieb des Microprocessors in einer Weise gewählt werden, welche durch die Befehlscodes bestimmt wird.

Das Mikroprocessorsystem gemäss der vorliegenden Erfindung enthält eine Einchip-Zentraleinheit in Grossintegration, welche die Standardelemente einer Zentraleinheit auiweist, einschliesslich Eingänge und Ausgänge, eine Programmlogik-Anordnung, eine Einheit der arithmetischen Logik und einen scratch-pad-Speicher; es ist jedoch kein Programmzähler enthalten. Auch ist wenigstens ein Speicherelement in Grossintegration auf einem einzelnen Chip vorgesehen, welches einen eigenen zugeordneten Befehlszähler besitzt. Der zugeordnete Befehlszähler wird gesteuert im Synchronismus mit der Operation der Zentraleinheit, so dass geeignete Befehlssignale von der Zentraleinheit übertragen werden, um den Befehlszähler zu steuern. Wenn mehr als ein separates Grossintegrations-Speicherelement in dem Mikroprocessorsystem vorhanden ist, enthält jedes zusätzliche Speicherelement seinen eigenen zugeordneten Befehlszähler, welcher mit der Zentraleinheit im Synchronismus arbeitet. Bei diesen Vielfachspeichersystemen arbeiten die zugeordneten Befehlszähler aufgrund von Steuersignalen aus der Zentraleinheit, so dass jeder Speicher Befehlscodes in der vorgesehenen Zeit zur Zentraleinheit liefert.

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Ein Vorteil des Systems gemäss der vorliegenden Erfindung ist, dass eine sehr kleine Zahl separater Komponenten für den Aufbau eines Mikroprocessorsystems erforderlich sind. Das bedeutet, dass ein Basis-Mikroprocessorsystem mit nur zwei Halbleiterchips auskommt.

Ein weiterer Vorteil der vorliegenden Erfindung ist, dass der Schaltungsaufwand für die Eingangs- und /usgangs-Einrichtungs-Kupplung minimiert wird. Das bedeutet, dass keine separaten Taktschaltungen für Eingangs- und .Ausgangselemente erforderlich sind.

Ein weiterer Vorteil der vorliegenden Erfindung ist, dass ihre Bauweise von den vorteilhaften Möglichkeiten der Grossintegration bei Halbleiterbauelementen Gebrauch machen kann.

Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnungen näher beschrieben.

Fig. 1 zeigt ein Blockschaltbild des Mikroprocessorsystems gemäss der Erfindung.

Fig. 1 a zeigt ein schematisches Diagramm einer Alternative der externen Schaltung zur Steuerung der Frequenz des internen CPU-Oszillators.

Fig. 2 ist ein Blockschaltbild einer Einchip-Grossintegrations-Zentraleinheit (CPU) des Mikroprocessorsystems gemäss der vorliegenden Erfindung.

Fig. 2 a ist ein logisches Diagramm der Taktschaltungen

Fig. 2 b ist ein Taktdiagramm, welches die zeitliche Anordnung der in Taktschaltungen 56 erzeugten Taktsignale zeigt.

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Fig. 3 ist ein Blockschaltbild der Folgesteuerungsschaltung für die CPU.

Fig. 4 ist ein logisches Diagramm der ein-Mt-Position einer typischen Eingangs- und Ausgangseinrichtung.

Fig. 5 ist ein logisches Diagramm der ein-bit-Position des Transportgatters und Befehlsregisters innerhalb der CPU.

Fig. 6 ist ein logisches Diagramm der Trennlogik innerhalb der CPU.

Fig. 7 ist ein Blockschaltbild der Einchip-Grossintegrations-ROM-Schaltung gemäss der vorliegenden Erfindung.

Fig. 8 ist ein logisches Diagramm der I/O-Part-Adressenwählschaltung.

Fig. 9 ist ein logisches Diagramm der Trennsteuerschaltung.

Fig. 10 ist ein logisches Diagramm der Taktschaltungen vür die ROM-Schaltung.

Fig. 11 ist ein logisches Diagramm des Zeitgebers und des Trennadre s s engenerators.

Fig. 12 ist ein kombiniertes Logik-Block-Diagramm des Befehlszählers, Stapelregisters und Datenzählers für die ROM-Schaltung.

Fig. 13 ist eine Draufsicht auf die CPU in integrierter Form.

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Fig. 14 ist eine Draufsicht auf die RCK-Schaltung in integrierter Form.

Fig. 1 zeigt ein Blockschaltbild einer bevorzugten .Ausführungsform des Mikroprocessorsystems gemäss der vorliegenden Erfindung. Die dargestellte /usführungsform enthält zv/ei Grossintegrationsschaltungschips, wobei die erste eine Zentraleinheit (Central Processing Unit-CPU) 20 und d-ie zweite eine Auslesespeicherschaltung (Read Only Memory - ROM) 22 darstellt»

Die Zentraleinheit (CPU) 20 wird, gespeist aus einer oder mehreren Speiseschaltungen über Eingangsleitungen 23. Die CPU-Schaltung 20 arbeitet zusammen mit einem internen Oszillator, dessen Arbeitsfrequenz bestimmt wird durch eine RC-Schaltung mit einem Widerstand RIO und einer Kapazität ClO. Widerstand RIO liegt zwischen einer positiven Spannungsquelle und einer ersten Eingangsleitung 24 der CPU-Schaltung 20. Kondensator ClO liegt zwischen der Eingangsleitung 24 und einer Eingangsleitung 26 der CPU-Schaltung 20. Bei der hier vorliegenden Schaltungsanordnung ist Leitung 26 auch mit Srdpotential gekoppelt. Eine dritte Eingangsleitung 28 ist vorgesehen für die Verwendung bei einer anderen Art einer externen Schwingurgsschaltung, welche nachfolgend noch näher beschrieben werden wird.

Taktsignale, welche innerhalb der CPU 20 erzeugt werden, werden zu zusätzlichen Schaltungen des Systems (z. B. der ROM-Schaltung 22) über Leitungen 29 geführt. Diese Taktsignale dienen zur Synchronisierung der Arbeitsweise der komplementären Schaltungen (z. B. der ROM-Schaltung 22 des Systems mit der Arbeitsweise der CPU 20). Ein externes Rückstellsignal wird an die CPU 20 über Leitung 30 angelegt. Wenn das externe Rückstellsignal zur CPU gelangt,

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v."ird die Operation bei Null eingeleitet oder der Adressenanfang. Ein einzelnes äusseres RücKstellsignal, welches an Leitung 30 angelegt wird, bewirkt die Rückstellung der ■komplementären Schaltungen und auch der CPU-Schaltung, l.ormalerweise ist ein externes Rückstellsignal nicht er-ίorderlich.

j)ie CPU-Schaltung* hat zv>ei Eingangs- unc Aus^n.gs-Forts (nachfolgend auch Τ/0-Ροιΐε genannt) 31 unc 32, welche zui" Aufnahme von Daten von Eingangs- oder Ausgangs schaltungen oder zum Transport von Daten zu Schaltungen dieser Art (nicht dargestellt) vorgesehen sind. Jeder I/O-Port bei dieser Ausführungsform kann 8 bits oder einen 8-bit-Byte aufnehmen ocer transportieren. Die CPU 20 enthält auch einen Speicher mit wahlfreiem Zugriff (random access memory - RAM) 33» welcher* von der CPU als "scratch pad" Speicher bei der /usführung von Rechnungen und Operationen benutzt wird.

Bie CPU-Schaltung 20 ist mit der ROM-Schaltung 22 durch eine Datenverbindung 34 gekoppelt. Die Datenverbindung 34 wird auch verwendet zum Transport von Daten zu zusätzlichen Schaltungen und zum Empfang von Daten und zusätzlichen Schaltungen (z. B. zusätzlichen ROM-Schaltungen, welche nicht dargestellt sind), welche im Zusammenhang mit dem Mikroprocessorsystem gemäss der vorliegenden Erfindung verwendet werden können. Zusätzlich wird eine Befehlsverbindung 36 eingekoppelt zwischen die CPU-Schaltung 20 und die ROM-Schaltung 22, und zwar zum Transport von Befehlssignalen, welche innerhalb der CPU-Schaltung 20 erzeugt werden» Die Befehlsverbindung 36 wird auch verwendet zum Transport von Befehlssignalen zu zusätzlichen Schaltungen (nicht dargestellt), welche im Zusammenhang mit dem Mikroprocessorsy-

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stem gemäss der vorliegenden Erfindung verwendet werden können. Ausserdem sind zwei i/O-Ports 31 und 32 in der ROM-Schaltung 22 enthalten. Spannung wird zu der ROM-Schaltung 22 von einer oder mehreren Spannungsquellen über Eingangsleitungen 4l zugeführt.

Die ROM-Schaltung 22 enthält einen Befehlszähler 42 zum aufeinanderfolgenden Adressieren eines Speichers innerhalb der ROM-Schaltung, um den Zugriff zu in dem Speicher gespeicherten Programmbefehlscodes zu bewirken. Die Programmbefehlscodes werden verwendet zur Veranlassung von Operationen des Mikroprocessors3>"stems.

CPU-Schaltung 20 und ROM-Schaltung 22 enthalten Schaltmöglichkeiten zum Unterbrechen normaler Programmoperationen, wenn Daten von den Eingangs/Ausgangs-Einrichtungen aufzunehmen oder zu den Eingangs/Ausgangs-Einrichtungen hinzuführen sind. Insbesondere enthalten die CPU-Schaltung 20 eine Trennschaltung 44 und die ROM-Schaltung 22 eine Trennschaltung 46. Ein Trenn-Abfrage-Signal wird von der Trennschaltung 44 zu' der Trennschaltung 46 über eine Leitung geführt. Das Trenn-Abfrage-Signal wird erzeugt innerhalb der CPU 20, und es bewirkt die Abfrage irgendwelcher Trennforderungen, welche in dem System vorhanden sein können. Wenn eine Eingangs/Ausgangs-Einrichtung die Bereitstellung für eine Eingangs- oder Ausgangsoperation fordert, wird ein Trenn-Service-Fordersignal von der Unterbrecherschaltung 46 zur Unterbrecherschaltung 44 über eine Leitung 50 geführt. Die Leitung 50 kann auch an die Trennschaltungen zusätzlicher ROM-Schaltungen (nicht dargestellt) angeschlossen sein, welche im Zusammenhang mit dem System gemäss der vorliegenden Erfindung verwendet werden.

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Ein externes Trennsignal kann an die Trennschaltung 46 über eine Eingangsleitung 52 angelegt werden,, Eine Unterbrechung der Operation des Systems tritt unter einer von zwei Bedingungen auf. Erstens erzeugt ein zur Leitung 52 zugeführtes internes Trennsignal in Kombination mit einem an Leitung 48 angelegten Trenn-Abfrage-Signal ein Trenn-Service-Fordersignal an die Leitung 50. Zweitens wird ein Trenn-Abfrage-Signal in Kombination mit einem Ausgangssignal aus einem internen Zeitgeber (in Fig. 1 nicht dargestellt) in gleicher Weise ein Trenn-Service-Abfrage-Signal auf der Leitung 50 erzeugen. Dies wird nachfolgend noch beschrieben werden. Das Trenn-Service-Fordersignal bewirkt, dass CPU 20 die normale Operation unterbricht und auf eine Eingangs- oder Ausgangsoperation anspricht bzw. die erforderlichen Veranlassungen trifft.

Im Betrieb erzeugt die CPU 20 alle erforderlichen Befehlsund T=>.ktsignale für den Betrieb des Mikroprocessorsystems, und die CPU führt die Operationen aus, welche in den Befehlsinstruktionscodes enthalten sind, die in der ROM-Schaltung 22 gespeichert sind. Wenigstens eine Speicherschaltung, z. B. die ROM-Schaltung 22, ist mit der CPU-Schaltung 20 gekoppelt. Die Operationsfolge beginnt, wenn die CPU 20 Steuersignale auf der Steuerverbindung 36 zu der ROM-Schaltung 22 transportiert. Die Steuersignale bewirken, dass Befehlscodes aus dem Speicher für die ROM-Schaltung 22 zur Verfügung stehen. Die auf diese Weise erhaltenen Befehlscodes werden durch Datenverbindung 34 zu der CPU-Schaltung zur Decodierung und Ausführung weitergegeben. Die Art des von der CPU-Schaltung 20 erhaltenen Befehlscodes bestimmt die Folge aufeinanderfolgender Befehlssignale, welche auf der Befehlsverbindung 36 zu anderen Schaltungen zur Ausführung der erforderlichen Operationen transportiert werden. Zusätzliche Daten kann man erhalten aus einem Speicher, bei-

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spielsweise dem in der ROM-Schaltung 22 enthaltenen Speicher, oder es können Daten erhalten werden aus einem 1/0-Port (z. B. I/O-Port 31, 32, 38 oder 40), oder es können Ausgangsdaten zu einem der I/O-Ports geführt werden.

In Fig. 1 a ist eine alternative Ausführungsform einer externen Bezugsschaltung für den CPU-Oszillator dargestellt. Insbesondere ist erkennbar, dass Eingangsklemmen 24, .26 und 28 der CPU-Schaltung 20 mit einer Kristallschaltung gekoppelt werden können, und zwar für Anwendungen, welche eine genaue Operationsfrequenz erfordern. Ein Kondensator C12 liegt zwischen Eingangsleitungen 24 und 28, und Eingangsleitung 24 ist gekoppelt mit Erdpotential. Ein Kondensator Cl4 liegt zwischen der Eingangsleitung 24 und einem Schaltungspunkt 54. Ein Kristall ist gekoppelt mit Schaltungspunkt 54 und Eingangsleitung 28. Eingangsleitung 26 ist direkt mit dem Schaltungspunkt 54 gekoppelt.

Fig. 2 zeigt ein Blockschaltbild des allgemeinen Aufbaus der CPU-Schaltung 20. Die Eingangsleitungen 24, 26 und 28, welche mit einer externen Bezugsschaltung (Fig. 1 und 1 a) gekoppelt sind, sind mit Taktschaltungen 56 verbunden. Die Taktschaltungen erzeugen zwei Taktsignale für alle Schaltungen in dem Mikroprocessorsystem mit einer Frequenz, welche durch die äussere Bezugsschaltung bestimmt wird. Insbesondere werden die zwei Taktsignale an alle CPU-Schaltungen über Leitungen 58 angelegt. Zur Vereinfachung der Zeichnungen sind nicht die Verbindungen der Leitungen 58 zu den einzelnen Schaltungen innerhalb der CPU 20 dargestellt. Ausserdem werden externe Taktsignale auf den Leitungen 29 von den Taktschaltungen 56 geliefert, um komplementäre Schaltungen des Mikroprocessorsystems zu synchronisieren.

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Die Datenverbindung 34, welche zwischen der CPU-Schaltung und der ROM-Schaltung 22 liegt, ist über eine Pufferschaltung 62 mit einer internen Datenverbindung 60' verbunden. Die 1/0-Ports 31 und 32 liegen zwischen I/O-Anordnungen (nicht dargestellt) und der internen Datenverbindung 60. Die interne Datenverbindung 60 liegt parallel zu einem Befehlsregister 64 über Leitungen 65 bzw. zu einem Transportgatter 66 über Leitungen 67. Der Ausgang des Transportgatters 66 ist gekoppelt mit einer rechten Multiplexverbindung 68 über Leitungen 69. Das Befehlsregister 64 ist mit der rechten Multiplexverbincung 68 über Leitungen 70, mit dem Adresseneingang des Spei chers mit wahlfreiem Zugriff 33 über Leitungen 71,und einer Folgebefehlsschaltung 72 über Leitungen 73 gekoppelt.

Geraäss einer bevorzugten Ausführungsform der Erfindung enthalten Datenverbindung 34, interne Datenverbindung 60 und Leitungen 65 und 67 jeweils acht Leitungen. Die rechte Multiplexverbindung 68 und Leitungen 69 und 70 enthalten jeweils acht Leitungen. Die Leitungen 71, welche das Befehlsregister mit dem Register 88 koppeln, enthalten vier Leitungen, während die Leitungen, welche das Register 88 mit der RAM-Schaltung 33 verbinden, enthalten sechs Leitungen. Die Leitungen 73, welche die Befehlsregister 64 mit der Befehlsschaltung 72 verbinden, enthalten 16 Leitungen.

Die Folgebefehlsschaltung 72, welche bei dem vorliegenden Ausführungsbeispiel vorzugsweise eine programmierbare logische Anordnung enthält, decodiert die Programm-Befehlscodes, welche in dem Befehlsregister gespeichert sind, und veranlasst alle Takt- und Datentransporte des Systems zur Ausführung des Programms. Insbesondere enthält die Befehlsschaltung 72 ein Zustandsregister und eine Befehls-ROM-Schaltung. Eine typische Befehlslogik-Anordnung, welche für die Folgebefehls-

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schaltung 72 verwendet werden kann, ist in weiteren Einzelheiten in Fig. 3 dargestellt und wird noch beschrieben werden. Der Inhalt des Befehlsregisters 64 wird zu der Befehlsschaltung 72 über Leitungen 73 weitergegeben, und die Takt- und Datentransportoperationen der CPU 20 werden mit Hilfe von Signalen ausgeführt, welche auf Leitungen 74 zu allen Schaltungen innerhalb der CPU geführt werden. Die Takt- und Datentransportoperationen für die ROM-Schaltung 22 und andere komplementäre Schaltungen des Systems werden gesteuert durch Signale, welche von der Folgebefehlsschaltung 72 auf Leitung 36 weitergegeben werden.

Die Trennlogik 44 arbeitet bei Erscheinen des Trenn-Service-Fordersignals auf Leitung 50. Der Ausgang der Trennlogik 44 ist gekoppelt mit der Folgebefehlsschaltung 72 über Leitung 75. Ausserdem wird das Trenn-Abfrage-Signal an die ROM 22 (und an andere komplementäre, nicht dargestellte Schaltungen) über Leitung 48 weitergegeben. Signale, welche den Zustand der Folgebefehlsschaltung 72 angeben, werden an die Trennlogik 44 über Leitungen 77 weitergegeben.

Das externe Rückstellsignal, weichesauf Leitung 30 zugeführt wird, liegt an dem Eingang einer "power-on"-Feststellschaltung 76. Die power-on-Feststellschaltung hat die Aufgabe, die Arbeit des Mikroprocessors bei Null oder dem Adressenbeginn einzuleiten. Insbesondere bewirkt eine Feststellung von "power-up" die CPU 20, das Trennsystem abzuschalten und den Befehlszähler 42 in der ROM 22 mit allen Nullen zu beladen, bevor die Ausführung der Operation beginnt. Ein Ausgangssignal aus der "power-on"-Feststellschaltung 76, welches den Zustand "power-up" anzeigt, wird der Steuerschaltung 72 über eine Leitung 78 zugeführt. Ausserdem wird ein von der Steuerschaltung 72 geliefertes Signal, welches "power-on clear" anzeigt, über Leitung 79 zur Feststellschaltung 76

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weitergegeben.

Arithmetische Operationen werden in der CPU-Schaltung 20 mit Hilfe einer arithmetischen Logikeinheit 80 (ALU) ausgeführt. Arithmetische Logikeinheiten sind bekannt. Die ALU, welche bei dem beschriebenen Ausführungsbeispiel des Mikroprocessorsystems gemäss der Erfindung verwendet wird, ist ein typisches 8-bit parallel-logisches Netzwerk, welches logische Funktionen ausführen kann und in Abhängigkeit von zwei Rechengrössen arbeitet. Die erste Rechengrösse wird der ALU 80 geliefert von der rechten Multiplexverbindung 68 über Leitungen 81. Die zweite Rechengrösse wird der ALU 80 von einer linken Multiplexverbindung 82 über Leitungen 83 zugeführt. Der Ausgang der ALU 80 wird einer Srgebnisverbindung 84 über Leitungen 85 zugeführt.

Bei dem vorliegenden Ausführungsbeispiel enthält die Ergebnisverbindung 84 8 Leitungen und transportiert Daten in der Form von 8-bit-Bytes zu der RAM-Schaltung 33 über Leitungen 86; zu einem indirekten RAM-Adressenregister über Leitungen 89; zu einem Akkumulator-Register 90 über Leitungen 91; zu einem Zustands-Regjsber 92 über Leitungen 93» und zu einem Transportgatter 94 über Leitungen 95. Die Ausgänge der RAM-Schaltung 33 und des indirekten RAM-Adressenregisters 88 werden gekoppelt mit der rechten Multiplexverbindung 88 über Leitungen 96 bzw. 97. Die Ausgänge der Register 90 und 92 sind gekoppelt mit der linken Multiplexverbindung 82 über Leitungen 98 bzw. 99. Der Ausgang des Transportgatters 94 ist mit der internen Datenverbindung 60 über Leitungen 100 verbunden.

Im Betrieb beginnt der Arbeitszyklus, wenn die Folgebefehlsschaltung 72 die erforderlichen Befehlssignale über die Befehl sverbindung 36 zur ROM-Schaltung 22 weitergibt, um einen.

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Befehlscode von dem Speicher zu erhalten. Der Befehlscode wird transportiert über die Datenverbindung 34 zu der Pufferschaltung 62, wo der Befehlscode zur internen Datenver-Mndung 60 durchgelassen wird. Der Befehlscode wird dann über Leitungen 65 in das Befehlsregister 64 eingebracht. Der Zustand der Ausgänge des Befehlsregisters 64 wird zu der Folgebefehlsschaltung 72 über Leitungen 73 zum Decodieren transportiert. Die erreichte Decodierung führt zu einer Befehlsfolge in Ausführung des in dem Befehlsregister gespeicherten besonderen Befehlscodes. Die Folgebefehlsschaltung 72 transportiert eine Vielzahl von Signalen in einer Folge von Taktintervallen zu den komplementären Schaltungen der CPU-Schaltung 20 und der ROM-Schaltung 22 über Leitungen 36, 74 und 77. Diese Befehlssignale setzen jede der einzelnen komplementären Schaltungen in den Stand, in einer Weise zu arbeiten, welche den besonderen Instruktionscode komplettiert, welcher durch den in dem Instruktionsregister 74 gespeicherten binären Inhalt wiedergegeben ist.

Im Regelfall geben die meisten Befehlscodes an, dass zwei 8-bit Bytes, die auch als Rechengrössen (Operanden) bezeichnet werden, arithmetisch in der ALU—Schaltung 80 kombiniert,.sind. Ein erster dieser zwei Operanden wird im Normalfall von dem Akkumulatorregister 90 geliefert und zu der ALU-Schaltung 80 über Leitungen 98, linke Multiplexverbindung 82 und Leitungen 83 transportiert. Der zweite Operand wird im Regelfall von einer von mehreren Quellen geliefert, wie es der in dem Instruktionsregister 64 gespeicherte Instruktionscode festlegte Beispielsweise kann der zweite Operand von der RAM-Schaltung 33 geliefert werden, dem indirekten RAM-Adressenregister 88 oder externen Daten, welche über die interne Datenverbindung 60 und das Transportgatter 66 geliefert werden. Die ALU-Schaltung 80 kombiniert die beiden Operanden, welche von der linken Multiplexverbindung 82 und der rechten

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Multiplexverbindung 68 über Leitungen 83 bzw. 81 geliefert werden und fertigt ein Ergebnis an, welches zu der Ergebnisverbindung 84 über Leitungen 85 transportiert wird. Das in der ALU-Schaltung 80 erhaltene Resultat kann in der RAM-Schaltung 33, dem indirekten RAM-Adressenregister 88, dem Akkumulatorregister 90 oder im Zustandsregister 92 gespeichert v/erden, oder es kann äusseren Schaltungen zugeführt werden über das Transportgatter 94 und I/O-Port oder den Puffer 62.

Venn der zweite Operand der RAM-Schaltung 33 zuzuführen ist, wird ein .Adressencode an die RAM-Schaltung 33 entweder von c.en indirekten RAK-Adressenrencister oG oder den vier am wenigsten signifikanten bits des Befehlsregisters 64 über Leitungen 71 angelegt. Der in dem Befehlsregister 64 gespeicherte Befehlscode, welcher durch die Folgebefehlsschaltung 72 gelenkt wird, bestimmt, welche der beiden Quellen der RAM-33-Adresse zu benutzen ist.

Bei einigen der Befehlscodes, welche durch die CPU-Schaltung 20 auszuführen sind., erzeugt die ALU-Schaltung 80 eine Zustandsinformation über die Natur der Ergebnisse, welche an dem Ausgang der ALU-Schaltung 80 auf den Leitungen 85 geliefert werden. Diese Zustandsinformation wird dem Zustandsregister 92 über (nicht dargestellte) Leitungen zugeführt, welche nachfolgend, noch beschrieben werden, und sie wird in dem Zustandsregister aufgrund nachfolgender Befehlscodes für spätere Verwendung gespeichert.

Ausgangsinstruktionscodes, welche häufig verwendet werden, leiten den Transport des Inhalts des .Akkumulatorregisters 90 zu einem bestimmten I/O-Port oder zu der Datenverbindung 34 über den Puffer 62. Der Ausgangsinstruktionscode enthält

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eine Adresse, die angibt, welche der I/O-Ports oder der Puffer 62 den Inhalt des Registers 90 erhalten soll. Insbesondere erzeugt die Folgebefehlsschaltung 72 zunächst die geforderten Kontrollsignale und liefert diese Signale auf den Leitungen 36 zu der ROM-Schaltung 22„ Die Befehlssignale leiten die erhaltene Information des nächsten Befehlscode (hiervon, Ausgangsinstruktion) von dem Speicher in der ROM-Schaltung 22 fort. Der so erhaltene Befehlscode wird über die Datenverbindung 34 durch den Puffer 62 zu der internen Datenverbindung 60 zur Speicherung in dem Befehlsregister 64 transportiert. Der Ausgangsinstruktionscode wird zu der Folgebefehlsschaltung 72 über die Leitungen 73 zur Decodierung geführt. Die Folgebefehlsschaltung 72 decodiert den Ausgangsbefehlscode und transportiert infolgedessen die erforderlichen Befehlssignale auf den Leitungen 74, um die Verbindung interner Datenwege zwischen dem Akkumulatorregister 90 und dem Adressen-I/O-Port oder Puffer 62 herzustellen. Der interne Datenweg verläuft von dem Ausgang des Akkumulatorregisters 90 zu der linken Multiplexverbindung 82 über die Leitungen 98, durch die ALU-Schaltung 80 zu der Ergebnisverbindung 84 ohne Änderung, durch das Transportgatter 94 zu der internen Datenverbindung 60 und dann zu dem adressierten I/O-Port oder Puffer 62. Die I/O-Ports, welche bei dem Ausführungsbeispiel der vorliegenden Erfindung verwendet werden, sind geeignet für die Speicherung eines 8-bit-Byte der Daten durch geeignete Verriegelungen, von denen nähere Einzelheiten nachfolgend noch beschrieben werden.

Eingangsinstruktionscodes, welche auch häufig verwendet werden, lenken den Transport eines 8-bit Byte von Daten von einem I/O-Port zu dem Akkumulatorregister 90. Der Eingangsbefehlscode wird erhalten von dem Speicher in der ROM-Schal-

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tung 22 in der gleichen Weise, wie es oben beschrieben wurde für den Zugriff zu dem Ausgangs-Befehlscode. Die Folgebefehlsschaltung 72 transportiert Befehlssignale auf den Leitungen 74, welche anschliessend eine I/O-Port adressieren, um Daten aus der externen I/O-Anordnung aufzunehmen. Die von einem I/O-Port (z. B. I/O-Port 31 oder 32) erhaltenen Daten werden transportiert entlang der internen Datenverbindung 60, durch das Transportgatter 66, entlang der rechten Multiplexverbindung 68, durch die ALU-Schaltung SO ohne Modifikation, entlang der Ergebnisverbindung 34, und schliesslich zum Akkumulatorregister 90 zur Speicherung.

Zusammenfassend kann also gesagt werden, dass jeder der Befehlscodes für den Mikroprocessor gemäss der vorliegenden Erfindung bestimmte typische Systemfunktionen erfüllt, und zwar ähnlich wie es oben beschrieben ist. Die Folge der Operation beginnt stets mit dem Zugriff zu dem nächsten auszuführenden Befehlscode aus der ROM-Schaltung 22 und der Speicherung dieses Befehlscodes in dem Befehlsregister zur Decodierung und Ausführung. Der Befehlscode wird stets decodiert durch die Folgebefehlsschaltung 72, und es werden dann die Systemsteuersignale abgeleitet und transportiert zu den komplementären Schaltungen der CPU-Schaltung 20 und der ROM-Schaltung 22 über die Leitungen 36, 74 und 77. Die Befehlssignale aktivieren die komplementären Schaltungen in einer solchen Weise, dass die Operation, welche der Befehlscode fordert, ausgeführt wird. Bei der Ausführung jedes Befehlscodes transportiert die Folgebefehlsschaltung 72 Befehlssignale auf den Leitungen 36 zur Lenkung des Zugriffs des nächsten Instruktionscodes zur Decodierung und Ausführung. Auf diese ¥eise kann eine spezielle Artetsweise des Mikroprocessorsystems erreicht werden, in dem man zuvor eine Folge

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von Befehlscodes in der ROM-Schaltung 22 speichert, in der die Ordnung der Instruktionscodes die auszuführende Funktion des Systems bestimmt.

In der nun folgenden Beschreibung von Einzelheiten werden insbesondere die einzelnen Schaltungen der CPU-Schaltung 20, welche durch die Blocks in Fig. 2 wiedergegeben sind, eingehender beschrieben. Ausserdem ist ein Blockdiagramm, welches die Organisation der ROM-Schaltung 22 zeigt, in Fig. 7 dargestellt und nachfolgend beschrieben, und es folgen anschliessen dnoch Darstellungen und Beschreibungen von Einzelheiten der einzelnen Schaltungen der ROM-Schaltung.

In Fig. 2 a ist ein kombiniertes Logik-Blockdiagramm der Taktschaltungen 56 dargestellt. Eingangsklemmen 24, 26 und 28 sind mit einer Oszillator- und Taktlogik-Schaltung 1300 verbunden. Der Oszillator 1300 hat einen bevorzugten Arbeitsbereich zwischen etwa 500 Kilohertz und 2-Megahertz. Von dem Oszillator 1300 werden zwei Taktsignale auf Leitungen 1301 bzw. 1302 abgegeben. Die Leitungen 1301 und 1302 sind gekoppelt mit den C₁- und C₂-Eingängen von Flip-Flop-Schaltungen 1304, 1305 und 1306. Der "wahre" (Q)-Ausgang der Flip-Flop-Schaltung 1304 ist gekoppelt mit dem ersten von drei invertierten Eingängen eines UND-Gatters 1308, dem ersten von vier invertierten Eingängen eines UND-Gatters 1309, dem ersten von zwei Eingängen eines NOR-Gatters 1300, und dem ersten von drei invertierten Eingängen eines UND-Gatters 1311. Der "wahre" (Q)-Ausgang der Flip-Flop-Schaltung 1305 ist gekoppelt mit einem zweiten invertierten Eingang des UND-Gatters 1309 und mit dem Eingang eines Inverters 1312. Der Ausgang des Inverters 1312 ist gekoppelt mit dem "D"-Eingang der Flip-Flop-Schaltung 1306, einem zweiten invertierten Eingang des UND-Gatters 1311 und einem zweiten

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invertierten Eingang des UND-Gatters 1308. Der "wahre" (Q)-Ausgang der Flip-Flop-Schaltung 1306 ist gekoppelt mit den dritten invertierten Eingängen der UND-Gatter 1308 und 1309. Der nicht "v/ahre" (Q) der Flip-Flop-Schaltung 1306 ist gekoppelt mit dem dritten invertierten Eingang des UND-Gatters 1311.

Der vierte invertierte Eingang des UND-Gatters 1309 ist gekoppelt mit einer Leitung 74af aus der Folgebefehlsschaltung 72. Das auf die Leitung 74af gegebene Signal veranlasst die Taktschaltungen zur Zählung von sechs Taktsignalen je Kaschinenzjrklus anstelle der vier Taktsignale, wie sie je Haschinenzyklus normalerweise verwendet werden. Der Ausgang des UKD-Gatters 1306 ist gekoppelt mit dem ersten der beiden Eingänge eines OR-Gatters 1313. Der Ausgang ces UITL'-Gatters 1309 ist gekoppelt mit dem zweiten Eingang des OR-Gatters 153-3 und dem zweiten Eingang des NOR-Gatters 1310.

Der Ausgang des UED-Gatters 1311 ist gekoppelt mit dem Eingang eines Inverters 1314 und mit dem Eingang eines Verstärker-Treibers 1315. Der /usgang des Verstärker-Treibers 1315 ist gekoppelt mit der Leitung 29b, welche ein erstes Synchronisiersignal zu komplementären Schaltungen (z. B. ROM-Schaltung 22) des Systems transportiert. Der Ausgang des Inverters 1314 ist gekoppelt mit dem Eingang eines Inverters 1316 und dem ersten von zwei invertierten Eingängen eines UND-Gatters 1318. Der Ausgang des Inverters 1316 ist gekoppelt mit dem ersten der zwei invertierten Eingänge eines UND-Gatters I32O. Der Ausgang des UND-Gatters 1320 ist gekoppelt mit einer Leitung 58a der Leitungen 58 (Fig. 2), und mit dem zweiten invertierten Eingang des UND-Gatters 1318. Der Ausgang des UND-Gatters 1318 ist gekoppelt mit einer Leitung 58b und mit dem zweiten invertierten Eingang des UND-Gatters

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Ein zweites Taktsignal wird erzeugt von dem (nicht dargestellten) Oszillator innerhalb der Oszillator- und Taktlogik I3OO, welcher verwendet wird zur Erzeugung der zwei komplementären Taktsignale, welche auf den Leitungen 1301 und 1302 eingegeben werden. Das einzelne Taktsignal aus dem Oszillator wird zu dem Eingang eines Verstärker-Treibers 1322 geführt. Der Ausgang des Verstärker-Treibers 1322 ist mit der Leitung 29a gekoppelt, welche ein zweites Synchronisiersignal zu den komplementären Schaltungen des Systems transportiert.

In Fig. 2 b ist ein Zeitsteuerungsdiagramm der in Fig. 2 a dargestellten Schaltung gezeigt. Schwingungsform 1330 repräsentiert das einzelne Taktsignal, welches durch den (nicht dargestellten) Oszillator in.der Oszillator- und Taktlogik I3OO erzeugt wird. Schwingungsform 1330 repräsentiert auch das zweite Synchronisationssignal, welches auf der Leitung 29a durch den Verstärker-Treiber 1322 zugeführt wird. Schwingungsformen■1331 und 1332 repräsentieren die Taktsignale, welche auf den Leitungen 1301 bzw. 1302 zugeführt werden. Schv/ingungsform 1333 gibt das Signal wieder, welches an dem Ausgang des UND-Gatters 1311 erscheint, und das erste Synchronisiersignal, welches auf der Leitung 29 b zugeführt wird. Schwingungsformen 1334 und 1335 repräsentieren die Taktsignale, welche auf den Leitungen 58a bzw. 58b zugeführt werden.

Die Frequenz der Taktsignale, welche auf den Leitungen 58a und 58b zugeführt werden, können geändert werden aufgrund eines Signals, welches auf Leitung 74af zugeführt wird. Wenn auf der Leitung 74af ein Signal mit einem niedrigen Pegel

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erscheint, sind sechs Zyklen der Taktsignale gemäss der Schwingungsformen 1331 und 1332 erforderlich, um einen einzigen Zyklus des Taktsignals zu erzeugen, welches auf den Leitungen 58a und 58b (also Schwingungäibrmen 1334 und 1335) anstelle der vier Zyklen, welche in der dargestellten Weise im Normalfall erforderlich sind, zuzuführen ist.

In Fig. 3 sind Einzelheiten der Organisation der Folgebefehlsschaltung 72 und der Verbindungen zu dem Befehlsregister 64 dargestellt. Bei einer Äusführungsform enthält das Befehlsregister 64 acht Flip-Flops, wobei jede der Leitungen 65 mit entsprechenden Daten ("D")-Eingängen jedes der acht Flip-Flops verbunden ist. Die Leitungen 73, welche Verbindungen herstellen zwischen dem Befehlsregister 64 und der Folgebefehlsschaltung 72, sind mit einem Teil des Adresseneingangs des Auslesespeichers (ROM) 102 verbunden. Sowohl die "wahren" und "nicht wahren" Ausgänge jedes Flip-Flops innerhalb des Registers 64 sind verbunden mit dem Adresseneingang der ROM-Schaltung 102. Der "wahre" Ausgang der vier Flip-Flops niedrigerer Ordnung des Registers 64 enthält die Leitungen 71. Zwei Taktsignale werden den Takteingängen des Registers 64 zugeführt durch die Leitungen 53 (Fig. 2).

Die auf den Leitungen 58 zugeführten Taktsignale werden auch mit den Takteingängen eines Zustandsregisters 106 verbunden. Zustandsregister 106 enthält vier Flip-Flops, deren "wahre" und "nicht wahre" Ausgangsklemmen mit einem Teil des Adresseneingangs der ROM-Schaltung 102 gekoppelt sind. Vier Ausgangsklemmen der ROM-Schaltung 102 sind gekoppelt mit den Eingangsklemmen der vier Flip-Flops innerhalb des Registers 106 über Leitungen 108. Die Leitungen

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108 enthalten die Zustandsleitungen für die Folgebefehlsschaltung 72, und sie stellen den letzten Zustand der Schaltung 72 (oder einen Teil des letzten Ausgangscodes der ROM-Schaltung 102) dar. Die drei Positionen niedrigerer Ordnung der Leitungen 100 enthalten die Leitungen 77 j welche mit dem Eingang der Trennlogik 44 und mit dem Befehlsregister 64 (Fig. 2) gekoppelt sind. Die Leitung 75 aus der Trennlogik 44 ist gekoppelt mit der Position höherer Ordnung des Zustandsregisters 106, um zu verhindern, dass die Flip-Flop höherer Ordnung unter bestimmten Trennbedingungen gesetzt werden, wie nachfolgend noch in weiteren Einzelheiten beschrieben werden wird.

Zu der ROM-Schaltung 102 werden vier zusätzliche Adressen-Eingangs signale zugeführt, und zwar über Leitungen UO und 112 im Zusammenwirken mit Invertern 114 und 116. Leitung 110 ist über logische Schaltungen, über Ergebnisverbindung 84 gekoppelt, und der Inverter 114 invertiert das von der Ergebnisverbindung 84 zugeführte Signal, und er stellt dabei gleichzeitig sowohl das "wahre" Signal und das Komplement dieses Signals der Eingangsadresse der ROM-Schaltung 102 zur Verfügung. Das auf Leitung 112 gegebene Signal wird durch das indirekte RAM-Adressenregister 88 dargestellt. In ähnlicher Weise invertiert Inverter 116 das auf Leitung 112 zugeführte Signal, und er stellt dabei gleichzeitig sowohl das "wahre" Signal und das Komplement dieses Signals dem Adresseneingang der ROM-Schaltung 102 zur Verfügung. Die fünf Leitungen 36, welche die Befehlssignale zu der komplementären Schaltung des Systems transportieren, sind an die Ausgangsklemmen der ROM-Schaltung 102 angekoppelt. Die Leitungen 74, welche Steuersignale zu den komplementären Schaltungen innerhalb der CPU-Schaltung transportieren, sind mit den übrigen Ausgangsklemmen der ROM-Schaltung 102 gekoppelt.

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Fig. 4 zeigt eine representative einzelne Stufe eines l/0-Ports 31, 32, ;,J oder 40, wie sie im Zusammenhang mit dem vorliegenden Ausführungsbeispiel der Erfindung verwendet werden. Der erste der beiden .^iri'pnge eines UHD-Gptters 120 1st verbunden nit ainer Lei tun"; 74 κ;-; aus der Folgebe- :·"ehIf?schaltung 72, Vielehe ein .Signal transportiert, das von einem Ausgangs-Eefehlscode decodiert ist. Der zweite Eingang des UITD-Gatters 120 ist. gekoppelt mit dem Ausgang eines UI-ID-Gatters 122 en einen Schaltungspunkt 124, welcher mit einer der Leitungen innerhalb der internen Datenverbindung 60 gekoppelt ist. Der Ausgang des UND-Gatters 120 ist gekoppelt mit dein Eingang einer Verriegelungsschaltung 126.

He Verriegelungsschaltung 12.6 wird betätigt aufgrund von Taktsignalen, welche auf Leitx.mgen 58 zugeführt werden. Der Ausgang der Verriegelungsschaltung 126 ist gekoppelt mit dem Eingang eines Inverters 12Ü, und der Ausgang des Inverters 128 ist gekoppelt mit einem Schaltungspunkt 130. Der Schaltungspunkt 130 ist gekoppelt mit der Eingangs- und Ausgangs-Einrichtung (nicht dargestellt). Schaltungspunkt 130 ist auch gekoppelt mit dem Eingang einer Inverterschaltung 132, und der Ausgang des Inverters 132 ist gekoppelt mit einem der beiden Eingänge des UND-Gatters 122. Der zweite Eingang des UND-Gatters 122 ist gekoppelt mit der Folgebefehls schaltung 72 über eine Leitung 74aa.

Im Betrieb werden Daten dem I/O-Port aus einer Eingangsund Ausgangseinrichtung an dem Schaltungspunkt 130 zugeführt. Der logische Pegel d„er Daten wird durch Inverter 132 invertiert und anschliessend angelegt an den ersten Eingang des UND-Gatters 122. Wenn ein Befehlssignal angelegt wird an den zweiten Eingang des UND-Gatters 122 auf der Leitung 74ah, werden die Daten an dem Ausgang des UND-

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Gatters 122 zur Verfügung stehen, und sie werden der internen Datenverbindung 60 zugeführt.

Wenn Daten der externen Eingangs- und Ausgangs-Einrichtung (nicht dargestellt) zuzuführen sind, werden die Daten von der internen Datenverbindung 60 zu dem Eingang des UND-Gatters 120 geführt. Wenn ein Befehlssignal an den zweiten Eingang des UND-Gatters 120 auf der Leitung 74ag angelegt wird, werden die Daten an den Eingang der Verriegelung 126 angelegt. Die anschliessenden zwei Taktsignale auf den Leitungen 58 "bewirken, dass die Verriegelung 126 in Tätigkeit tritt, und die Daten (logischer Pegel Null oder Eins) werden an dem Schaltungspunkt 130 bei einem invertierten logischen Niveau als eine Funktion des Inverters 128 erscheinen. Es ist daher erkennbar, dass Daten zugeführt werden zu der internen Datenverbindung 60 durch den I/O-Port infolge eines ersten Befehlssignals auf der Leitung 74ah aus der Schaltung 72, und es werden auch Daten zugeführt von der Datenverbindung 60 zu der Eingangs- und Ausgangs-Einrichtung infolge eines zweiten Befehlssignals auf der Leitung 74ag aus der Steuerschaltung 72.

In Fig. 5 sind die erste bit-Position des Transportgatters 66 und das Befehlsregister 64 in der Form eines logischen Diagramms dargestellt. Die erste bit-Position der internen Datenverbindung 60 ist gekoppelt mit einem Schaltungspunkt 136 über eine Leitung 60a der Leitungen 60. Der Schaltungspunkt 136 ist verbunden mit dem Eingang eines Inverters l40 über eine Leitung 67a der Leitungen 67 und mit einem der beiden Eingänge eines UND-Gatters 142 durch eine Leitung 65a der Leitungen 65 (Fig. 2). Der Ausgang des Inverters 140 ist gekoppelt mit einem der beiden Eingänge eines NAND-Gatters 144. Ein Befehlssignal aus der Befehlsschaltung 72 wird im zweiten Eingang des NAND-Gatters 144 über eine Leitung 74a

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zugeführt. Der /usgang des NAND-Gatters 144 ist gekoppelt mit einem Schaltungspunkt 68a über eine Leitung 69a, welche die erste der Leitungen 69 (Fig. 2) ist. Der Inverter l40 und das NAND-Gatter 144 nehmen die erste bit-Position 66a des Transportgatters 66 ein.

Der Schaltungspunkt 68a ist gekoppelt mit der ersten bit-Position der ALU-Schaltung 80 über eine Leitung 81a. Die erste bit-Position der RAM-Schaltung 93 ist gekoppelt mit dem Schaltungspunkt 146 über eine Leitung 96a, und die erste bit-Position des indirekten RAM-Adressenregisters 88 ist auch gekoppelt mit dem Schaltungspunkt 146 über eine Leitung 97a.

Die Zustandsleitungen 77 von dem Ausgang der ROM-Schaltung 102 (Fig. 3) sind gekoppelt mit den drei invertierten Eingängen eines UND-Gatters 148. Jeder der drei Eingänge zu dem UND-Gatter 148 ist invertiert, wie man an der Konvention sieht, welche in den Figuren offener Kreise neben jedem der entsprechenden Eingänge dargestellt ist. Der Ausgang des UND-Gatters 148 ist gekoppelt mit dem zweiten Eingang des UND-Gatters 142 und dem Eingang eines Inverters 150. Ausserdem ist der Ausgang des UND-Gatters 148 gekoppelt mit den übrigen bit-Positionen (nicht dargestellt) des Befehlsregisters 64a.

Der Ausgang des Inverters 150 ist mit einem der beiden Eingänge eines UND-Gatters 152 gekoppelt. Die Ausgänge der UND-Gatter 142 und 152 sind mit den beiden Eingängen eines NOR-Gatters 154 gekoppelt. Der Ausgang des NOR-Gatters ist mit dem "D"-Eingang eines Flip-Flop 156 gekoppelt. Die System-Taktsignale werden an die Takteingänge (C₁J-C₂) des Flip-Flop 156 über die Leitungen 58 von den Taktschaltungen 56 (Fig. 2) angelegt. Die hier verwendeten Flip-Flops ar-

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beiten, wenn der an dem "D"-Eingang angelegte logische Pegel in den Flip-Flop durchgelassen wird, und zwar aufgrund eines ersten an die C-j-Eingangsklemme angelegten ersten Taktsignals, und durch Versetzen des Flip-Flops in die Ein-Stellung bei Eingehen eines zweiten Taktsignals, welches an die Cp-Eingangsklemme angelegt wird. Wenn der Flip-Flop^äie Ein-Stellung versetzt ist, erscheint der logische Pegel, welcher an dem "D"-Eingang angelegt wurde, an dem "wahren¹· (Q)-Ausgang, und das Komplement hi erven erscheint an dem "nicht wahren" (Q)-Ausgang.

Der "wahre" (Q)-Ausgang des Flip-Flops 156 ist gekoppelt mit dem Eingang eines Inverters 158. Der Ausgang des Inverters 158 wird auf Leitung 73 b zugeführt, welche eine der Leitungen 73 ist, die zu der Befehlsschaltung 72 (Fig. 2 und 3) führen. Der "nicht wahre" (Q)-Ausgang des Flip-Flop 156 ist gekoppelt mit dem zweiten Ausgang des UND-Gatters 152 und dem Eingang eines Inverters I6O. Der Ausgang des Inverters I60 gelangt auf die Leitung 73a, welche eine der Leitungen 73 ist, die mit der Befehlsschaltung 72 (Fig. 2 und 3) gekoppelt sind. Ausserdem ist der Ausgang des Inverters 160 mit einem der beiden Eingänge eines NAND-Gatters 162 gekoppelt. Der zweite Eingang des NAND-Gatters 162 wird zugeführt von der Befehlsschaltung 72 über eine Leitung 74b. Der Ausgang des NAND-Gatters 162 ist mit dem Schaltungspunkt 68a über eine Leitung 70a der Leitungen 70 (Fig. 2) gekoppelt. Man erkennt daher, dass Schaltungspunkt 68a die Position niederer Ordnung der rechten Multiplexverbindung 68 darstellt.

Im Betrieb wird ein bit eines binären Datenwerts angelegt an die Leitung 60a zu dem Eingang des Inverters 140 und dem Eingang des UND-Gatters 142. Dieses bit des Datenwerts wird transportiert durch das Transportgatter 66, wenn ein Signal

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auf der Leitung 74a zu dem Schaltungspunkt 146 geführt wird, welcher die Position niederer Ordnung der rechten Multiplexverbindung 68 einnimmt. Wenn die Leitungen 77 sich alle auf einem niedrigen Pegel befinden (was der Fall ist während der Zustände 0 und 8 des Zustandsregisters 106, Fig. 3), erscheint ein Signal mit hohem Pegel an dem Ausgang des UND-Gatters 148, und dieses Signal wird an den Eingang des Inverters 150 und den zweiten Eingang des UND-Gatters 142 angelegt. Wenn demgemäss ein Signal hohen Pegels anliegt an dem Ausgang des UND-Gatters 148 und ein bit eines Datenwerts angelegt ist an die Leitung 60a, wird dieses bit eines Datenwerts an dem /us.^ang; des UND-Gatters 142 und an dem Eingang des NOR-Gatters 154 erscheinen.

Wenn man nun z. B. annimmt, dass das bit eines Datenwerts der Pegel einer logischen eins ist, dann wird sich der ,Ausgang des NOR-Gatters 154 auf einem niedrigen Pegel befinden. Dieses Signal niedrigen Pegels wird eingesetzt in die Flip-Flop-Schaltung 156 in der Folge des anschliessenden Anlegens des Taktsignals an die C-,- und Cp-Eingänge des Flip-Flop. Der "wahre" Ausgang (Q) des Flip-Flop 156 wird sich auf einem niedrigen Pegel befinden und der "nicht wahre" Ausgang (Q) wird sich auf einem hohen Pegel befinden. Nimmt man andererseits an, dass eine binäre Null oder ein logischer Pegel Null, in die Leitung 60a eingeführt wird, so wird sich der Ausgang des UND-Gatters 142 auf einem niedrigen Pegel befinden. Wenn der Ausgang des UND-Gatters 152 sich ebenfalls auf einem niedrigen Pegel befindet, dann wird der Ausgang des NOR-Gatters 154 sich auf einem hohen Pegel befinden. Der Ausgang des UND-Gatters 152 wird einen niedrigen Pegel haben, wenn sich die Flip-Flop-Schaltung 156 im Ein-Zustand befindet (und dies ist eine logische Null an dem "nicht wahren" Ausgang des Flip-Flop) oder der Ausgang des UND-Gatters 152 wird sich auf einem niedrigen Pegel befinden,

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wenn der Ausgang des UND-Gatters 148 einen hohen Pegel einnimmt (z. B. die Zustände 0 oder 8).

Wenn ein Signal hohen Pegels an den "D"-Eingang des Flip-Flop 156 angelegt wird, wird der Flip-Flop in den Ein-Zustand versetzt, und eine logische Eins (1) wird an dem "wahren" Ausgang (Q) des Flip-Flop erscheinen. Der Zustand des logischen Pegels auf der Leitung 73a wird transportiert durch das NAND-Gatter 162, wenn ein Befehlssignal auf die Leitung 74b gegeben wird. Dementsprechend wird bei Anlegen eines Befehlssignals auf der Leitung 74b der Inhalt des Befehlsregisters 64 über Leitungen 70 zu der rechten Multiplexverbindung 68 transportiert.

In Fig. 6 sind Einzelheiten der Trennlogik 44 dargestellt. Die Leitungen 77 sind mit drei von sechs invertierten Eingängen eines UND-Gatters 166 gekoppelt. Alle Eingänge des UND-Gatters 166 sind invertiert, wie durch die Konvention in den Figuren offener Kreise an den entsprechenden Eingängen erkennbar ist. Eine Linie 74c von der Befehlsschaltung 72 (Fig. 3) ist gekoppelt mit dem vierten invertierten Eingang des UND-Gatters 166. Das auf der Linie 74c zugeführte Signal verhindert, dass eine Unterbrechung bei einem Trenn-Service-Abfragesignal auftritt, wenn vorgewählte Instruktionscodes in das Befehlsregister eingeladen werden. Die vorgegebenen Codes sind insbesondere solche Codes, bei denen eine Trennung unerwünscht wäre. Die Leitung 50, welche das Trenn-Abfragesignal weitergibt, ist mit dem fünften invertierten Eingang des UND-Gatters 166 gekoppelt. Ein Trennbefehls-bit, welches von der Position höherer Ordnung des Zustandsregisters 92 zugeführt wird, wird zu den Eingängen von Invertern 168 und 170 über eine Leitung 172 geführt. Der Ausgang des Inverters 168 ist gekoppelt mit dem sechsten

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invertierten Eingang des UND-Gatters 166.

Der Ausgang des UND-Gatters 166 wird zu der Befehlsschaltung 72 über die Leitungen 75 geführt (Fig. 2). Der Ausgang des Inverters 170 ist gekoppelt mit der Leitung 48, welche das Prioritäts-Ausgangssignal von der Trennlogik 44 transportiert.

Im Betrieb wird ein Trenn-Befehls-Bit, welcher von der Position höherer Ordnung des Zustandsregisters 92 geliefert wird, durch den Inverter 170 invertiert und zu der Leitung 148 als "Prioritätausgang"-Signal geführt. Der Ausgang des UND-Gatters 166 ist auf einem Hochlogik-Pegel nur unter der Bedingung, dass sich alle der sechs Eingänge des UND-Gatters 166 auf einem niedrigen Pegel befinden. Die Leitungen 77 stellen die drei Positionen niederer Ordnung der Zustandslinie 108 (Fig. 3) dar. Wenn daher das Zustandsregister 106 eine binäre Zahl enthält, welche ein dezimales Äquivalent von 0 oder 8 hat, so befinden sich die Leitungen 77 alle auf einem Niedriglogik-Pegel. Wenn das Signal auf der Leitung 74c sich auf einem niedrigen Pegel befindet, das Trenn-Service-Abfragesignal auf Leitung 50 auf einem niedrigen Pegel liegt, das Trennbefehls-bit auf Leitung 172 auf einem hohen Pegel liegt, so befindet sich der Ausgang des UND-Gatters 166 auf einem hohen Pegel. Dieses Signal hohen Pegels wird zugeführt auf der Leitung 75 zu der Folgebefehlsschaltung 72 (Fig. 3). Wie bereits festgestellt, wird ein Signal hohen Niveaus auf Leitung 75 verhindern, dass der Flip-Flop der höchsten Ordnung (4. Ordnung) in dem Zustandsregister 106 in die Ein-Stellung versetzt wird, und dies wird die Erzeugung des normalen Befehlssignals durch Schaltung 72 verhindern, wenn eine Trennung auftritt.

In Fig. 8 ist die I/O-Port-Adressenwahlschaltung 506 als logisches Diagramm dargestellt. Es stehen vier Flip-Flops

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560 bis 563 zur Verfügung zum Speichern der Wählsignale für I/O-Port 38, I/O-Port 40, den Zeitgeber 510 oder die Trennbefehlsschaltung 46. Im einzelnen wird Flip-Flop 560 verwendet für die Wahl des Zeitgebers 510, Flip-Flop 562 für die Wahl des I/O-Ports 38, und der Flip-Flop 563 wird verwendet für die Wahl des I/O-Ports 40.

Die Verbindungen, welche die Adressenwahlschaltung 506 mit der internen Datenverbindung 500 verbinden, sind die beiden Positionen niederer Ordnung der internen Datenverbindung. Diese Leitungen sind in Fig. 8 durch Leitung 505b für die Leitung der Position der zweiten Ordnung und Leitung 505a für die Positionsleitung der ersten Ordnung dargestellt. Leitung 505b ist gekoppelt mit dem Eingang eines Inverters 566 und mit dem ersten von drei invertierten Eingängen von UND-Gattern 568 und 569. Der Ausgang des Inverters 566 ist gekoppelt mit dem ersten von zwei invertierten Eingängen von UND-Gattern 570 und 571.

Die Leitung 505a ist gekoppelt mit dem Eingang eines Inverters 572 und den zweiten invertierten Eingängen der UND-Gatter 569 und 571. Der Ausgang der Inverter 572 ist gekoppelt mit den zweiten invertierten Eingängen von UND-Gattern 568 und 570. Die Ausgänge von UND-Gattern 568 bis 571 sind verbunden mit den "D"-Eingängen entsprechender Flip-Flops 560, 561, 562 bzw. 563. Die C₁- und C₂-Taktimpulse der Flip-Flops 560 bis 563 sind gekoppelt mit den Leitungen 566 von der Taktschaltung 555 (Fig. 7).

Die "nicht wahren" (Ü)-Ausgänge der Flip-Flops 560 bis 563 sind gekoppelt mit einem der beiden invertierten Eingänge der UND-Gatter 574 bis 577. Die "nicht wahren" (HO-Ausgänge der Flip-Flops 562 und 563 sind jeder gekoppelt mit dem ersten von zwei invertierten Eingängen von UND-Gattern

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579 "bzw. 580. Die zweiten invertierten Eingänge der UND-Gatter 574, 575, 579 und 580 sind gekoppelt mit einer Leitung 536a aus der Befehls-ROM 534 und diese Leitung transportiert ein (L0AD)-I/0-Signal. Die zweiten invertierten Eingänge der UND-Gatter 576 und 577 sind gekoppelt mit einer Leitung 536b aus der Steuer-ROM 534, und diese Linie transportiert ein (READ)-I/O-Signal.

Der Ausgang aus dem UND-Gatter 574 ist gekoppelt mit der Trennbefehlsschaltung 46 über die Leitung 5O7d. Der Ausgang des UND-Gatters 575 ist gekoppelt mit dem Zeitgeber 510 über die Leitung 507c Der Ausgang des UND-Gatters

579 ist gekoppelt mit einem Befehlseingang des I/0-Ports 38 über die Leitung 507a. Der Ausgang des UND-Gatters 576 ist gekoppelt mit einem zweiten Befehlseingang des I/0-Ports 38 über eine Leitung 586 und mit einem ersten von fünf Eingängen eines NOR-Gatters 588. Der Ausgang des UND-Gatters

580 ist gekoppelt mit einem Befehlseingang des I/0-Ports 40 über die Leitung 507b. Der Ausgang des UND-Gatters ist gekoppelt mit dem zweiten Steuereingang des I/0-Ports 40 über eine Leitung 591 und mit dem zweiten Eingang des NOR-Gatters 588. Wie bereits dargelegt wurde, haben die I/0-Ports 38 und 40 eine identische Struktur wie der in Fig. 4 dargestellte I/O-Port. Für den I/O-Port 38 entspricht daher Leitung 507a der Leitung 74ag in Fig. 4, und Leitung 586 entspricht der Leitung 74ah in Fig. 4. In gleicher Weise entspricht für I/O-Port 40 Leitung 507b der Leitung 74ag, und Leitung 591 entspricht der Leitung 74ah.

Der erste der beiden Eingänge eines UND-Gatters 595 ist gekoppelt mit einer Leitung 536c aus dem Befehls-ROM 534, und diese Leitung transportiert ein ROM-DRIVE-Signal. Das ROM-DRIVE-Signal ist aktiviert, um Puffer 502 in die Ein-Stellung 502 zu versetzten, wenn Daten zuzuführen sind aus der

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ROM-Schaltung 22, im Unterschied zu dem Fall, dass Daten, welche von einem I/O-Port oder einer Trennadresse erhalten wurden, von Schaltung 508 erzeugt werden. Der zweite Eingang des UND-Gatters 595 ist gekoppelt mit der Leitung 553 aus der ROM-Wählschaltung 550. Der Ausgang des UND-Gatters 595 ist gekoppelt mit einem dritten Eingang des NOR-Gatters 588. Die vierten und fünften Eingänge des NOR-Gatters 588 sind gekoppelt mit Leitungen 598 bzw. 599 an der Trennbefehlsschaltung 46.

Der Ausgang des NOR-Gatters 588 ist gekoppelt mit- einer Leitung 589, welcher ein Befehlssignal zu der Pufferschaltung 502 transportiert. Die erste bit-Position der internen Datenverbindung 500 wird zu einer Leitung 505a (von den Leitungen 505, Fig. 7) des Eingangs eines Inverters 600 und zu einem Kontaktpunkt 601 geführt. Der Ausgang des Inverters 600 ist gekoppelt mit einem Kontaktpunkt 602. Der Eingang eines Inverters 604 steht zur Verfügung zur Verbindung entweder mit dem Kontaktpunkt 601 oder dem Kontaktpunkt 602. Bei der bevorzugten Ausführungsform gemäss der vorliegenden Erfindung, welche unter Verwendung der Technik der integrierten Schaltungen hergestellt ist, ist der Eingang zu dem Inverter 604 maskiert gegenüber den Kontaktpunkten 601 oder 602 zur Programmierung der Adressen des I/O-Ports. Leitungen 505b bis 505f sind für zusätzliche Inverter in der gleichen Weise wie oben beschrieben angeschlossen, und der Eingang des korrespondierenden Inverters ist in gleicher Weise zur Programmierung maskiert. Es ist daher jede geeignete Kombination von Verbindungen möglich, um einen gewünschten Code darzustellen, welcher eine I/O-Adresse repräsentiert. Der Ausgang des Inverters 604 und die mit den Leitungen 505b bis 5O5f gekoppelten zusätzlichen entsprechenden Inverter sind zusammengekoppelt an einem einzelnen Schaltungspunkt

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606. Schaltungspunkt 606 ist gekoppelt mit dem Eingang eines Inverters 607, und der Ausgang des Inverters 607 ist gekoppelt mit dem dritten Eingang der UND-Gatter 568 bis 571.

Wie oben beschrieben, sind die Leitungen 505c bis 505h gekoppelt mit einer programmierbaren Maskenstruktur, welche mehrere Inverter enthält, beispielsweise die Inverter 600 und 604. Ein besonderes binäres Muster ist gebildet durch Koppeln des Eingangs jedes der Inverter entsprechend dem Inverter 604 mit einem Schaltungspunkt, welcher entweder Schaltungspunkt 601 oder Schaltungspunkt 602 entspricht. Da sechs Leitungen (505c bis 505h) vorhanden sind und jede Leitung eine oder zwei mögliche Verbindungen besitzt, können 64 mögliche Kombinationen ausgebildet werden. Die Leitungen 505a und 505b haben vier mögliche Binär-Kombinationen. Die Kombinationen, ν eiche von der Maskenprogrammierung der Inverter gewählt werden, welche mit den Leitungen 505c bis 505h gekoppelt sind, wählen I/O-Elemente auf einer ROM-Schaltung aus anderen solchen l/0-Elementen auf ROM-Schaltungen in dem System. Die auf den Leitungen 505a und 505b zugeführten Signale wählen ein bestimmtes Element innerhalb einer vorgegebenen ROM-Schaltung. Insbesondere wählen die Binär-Kombinat ionen, welche den Leitungen 505a und 505b zugeführt werden aus entweder den I/O-Ports 38 oder 40, oder den Zeitgeber 510 oder den Trennbefehlskreis 46. Wenn ein bestimmtes Element gewählt ist, wird der entsprechende Flip-Flop hierfür in die Arbeitsstellung versetzt.

Wenn ein Element durch Versetzen des entsprechenden Flip-Flop in die Arbeitsstellung gewählt worden ist, so werden die auf die Leitungen 536 a und 536b geführten Signale bestimmen, ob die Einrichtung Daten aus der ROM-Schaltung aufnimmt oder ob sie Daten in die ROM-Schaltung einführen soll.

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Das auf die Leitung 536a eingebrachte Signal steuert also die Operation der Zuführung von Daten zu einem gewählten Element der vier elemente. Das Signal auf der Leitung 536b steuert die Annahme von Daten aus zweien der vier Elemente. Dabei ist zu beachten, dass Daten angenommen werden können von dem I/O-Port 38 oder dem I/O-Port 40 oder zu ihnen zugeführt werden können, während zu dem Zeitgeber 510 und der Trennsteuerschaltung 46 nur Daten zugeführt werden können.

Es sei als Beispiel angenommen, dass die Kombination der Maskenprogrammierung an den Eingängen der Inverter 604 ff. den 6 bits höherer Ordnung des Daten-Byte entspricht, welcher auf den Leitungen 505 (also auf Leitungen 505c bis 505h) zugeführt werden. Es wird dann ein Signal zur Leitung 607 und zu den UND-Gattern 568 bis 571 geführt. Ausserdem sei angenommen, dass die Kombination von Signalen, welche auf die Leitungen 505a und 505b (zwei bits niedrigerer Ordnung des Daten-Bytes der Daten auf Leitung 505) dazu führen, dass Flip-Flop 562 in die Ein-Stellung versetzt wird. Es wird ein Signal mit niedrigem Pegel zugeführt am Ausgangdes Flip-Flop 562 zu den invertierten Eingängen der UND-Gatter 576 und 579. Ein Signal niedrigen Pegels auf der Leitung 536a und ein entsprechendes Signal hohen Pegels auf der Leitung 536a führen dazu, dass das UND-Gatter 579 in die Einstellung versetzt wird. Es wird daher ein Signal mit hohem Pegel der Leitung 507a zugeführt, welches den I/O-Port 38 aktiviert für die Annahme von Dpten aus der I/0-Anordnung (nicht dargestellt). Die Ausgänge der UND-Gatter 576 und 577 sind niedrig, und diese Signale mit niedrigem Pegel werden an die ersten beiden Eingänge des NOR-Gatters 588 angelegt. Das Signal auf der Leitung 536c ist aktiv, wenn die ROM-Schaltung 22 im Sinne eines Transports arbeitet.

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Das Signal auf den Leitungen 553 ist aktiv, wenn die entsprechende ROH-Schaltung von anderen ROM-Schaltungen innerhalb des Systems gewählt worden ist. Nimmt man für das vorliegende Beispiel an, dass die Signale auf den Leitungen 598 und 599 einen niedrigen Pegel haben, so sind diese Signale als aktiv anzusehen, wenn ein Trennadressenvektor in der Schaltung 508 erzeugt wird, und der Ausgang des UND-Gatters 595 ist ebenfalls niedrig. Dementsprechend befindet sich der Ausgang des NOR-Gatters 538 auf der Leitung 589 auf einem hohen Pegel. Ein Signal mit hohem Pegel auf der Leitung 589 versetzt die Pufferschaltung 502 in die Lage, Daten aus der ROM-Schaltung 22 zu transportieren. Wenn sich das Signal auf der Leitung 589 auf einem niedrigen Pegel befindet, kann die Pufferschaltung 502 Daten von der Datenverbindung 34 aufnehmen.

In Fig. 9 ist die Trennbefehlsschaltung 46 als logisches Diagramm dargestellt. Die Leitung 52, welche das externe Trennsignal transportiert, ist gekoppelt mit dem "D"-Eingang einer Flip-Flop-Schaltung 615. Der "wahre" (Q)-Ausgeng des Flip-Flop 615 ist gekoppelt mit dem Eingang eines Inverters 615 und dem ersten von vier Eingängen eines UND Gatters 618. Der Ausgang des Inverters 6l6 ist gekoppelt mit; dem "D"-Singang eines Flip-Flop 620. Der "wahre" (Q)-Ausgang des Flip-Flop 620 ist gekoppelt mit einem zweiten Eingang des UND-Gatters 618. Die C₁- und C₂-TaId; eingang e der Flip-Flops 615 und 620 sind gekoppelt mit den Taktsignalleitungen 556.

Die Leitung 5O7d, welche ein Befehlssignal aus der 1/0-Port-Adressenwahlschaltung 506 (Fig. 8) transportiert, ist gekoppelt mit dem Eingang eines Inverters 622, dem ersten von drei Eingängen eines NOR-Gatters 623, dem ersten von drei Eingängen eines UND-Gatters 624, dem ersten von drei

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Eingängen eines UND-Gatters" 625 und dem ersten von zwei Eingängen eines NOR-Gatters 626. Der Ausgang des Inverters 622 ist gekoppelt mit dem ersten von zwei Eingängen eines UND-Gatters 628, dem ersten von drei Eingängen eines UND-Gatters 629, einem dritten Eingang des UND-Gatters 618 und dem ersten von zwei Eingängen eines UND-Gatters 630.

Die Ausgänge der UND-Gatter 618 und 629 sind gekoppelt mit den beiden Eingängen eines NOR-Gatters 631. Der Ausgang des NOR-Gatters 631 ist gekoppelt mit dem inversen "D"-Eingang eines Flip-Flop 633. Der "wahre" Ausgang (Q) des Flip-Flop 633, welcher eine äussere Trennung anzeigt, ist gekoppelt mit einem zweiten Eingang des UND-Gatters 629 und mit dem ersten der drei Eingänge eines UND-Gatters 634.

Die .Ausgänge der UND-Gatter 624 und 628 sind gekoppelt mit den beiden Eingängen eines NOR-Gatters 635. Der Ausgang des NOR-Gatters 635 ist gekoppelt mit einem inversen "D"-Eingang eines Flip-Flop 637 (wie es in den Figuren durch den offenen Kreis bei dem "D"-Eingang erkennbar ist). Der "wahre" (Q)-Ausgang des Flip-Flop 637 ist gekoppelt mit dem zweiten Eingang des UND-Gatters 628 und mit dem vierten Eingang des UND-Gatters 6I8.

Eine Leitung 536f verbindet die Befehls-ROM-Schaltung mit dem Eingang einer inversen Schaltung 639, mit dem ersten von drei inversen Eingängen von UND-Gattern 640 und 641 und mit dem ersten von vier inversen Eingängen eines UND-Gatters 642. Das auf der Leitung 536 f transportierte Signal hat die Funktion, die oberen acht (8)«bits der Trennadresse von der Schaltung 508 (Fig. 7) durchzulassen. Eine Leitung 536 d verbindet die Befehls-ROM-Schaltung 534 mit dem ersten von zwei Eingängen eines UND-Gatters 645. Das auf der Leitung 536d transportierte Signal hat

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die Aufgabe, v/eitere änderungen des Service-Forder-Flip-Flop 676 zu verhindern, wenn eine Trennadresse von der Schaltung 508 transportiert wird.

Die Ausgänge des Inverters 639 und des UND-Gatters 645 sind verbunden mit den zweiten und dritten eingängen des NOR-Gatters 623. Der Ausgang des NOR-Gatters 623 ist gekoppelt mit einem inversen "D"-Eingang eines Flip-Flop 646. Der "wahre" (Q)-Ausgang des Flip-Flop 646 ist gekoppelt mit dem zweiten Eingang des UND-Gatters 645, einem zweiten Eingang des UND-Gatters 634 und dem ersten von fünf Eingängen eines UND-Gatters 647.

Die Leitung 512, welche den Zeitgeber 510 mit der Trennbefehlsschaltung 46 (Fig. 7) verbindet, ist gekoppelt mit dem "D"-Eingang eines Flip-Flop 648. Der "wahre" (Q)-Ausgang des Flip-Flop 648 Ist gekoppelt mit dem "D"-Eingang eines Flip-Flop 650. Der "nicht wahre" (Ü)-Ausgang des Flip-Flop 648 ist gekoppelt mit dem ersten von zwei inversen Eingängen eines UND-Gatters 652. Der "wahre" (Q)-Ausgang des Flip-Flops 650 ist mit dem zweiten inversen Eingang des UND-Gatters 652 verbunden.

Die Leitung 507c von der I/O-Port-Adressenwahlschaltung 506 ist gekoppelt mit dem Eingang eines Inverters 654. Der Ausgang des Inverters 654 ist gekoppelt mit dem ersten von zwei inversen Eingängen eines UND-Gatters 658, dem ersten von drei Eingängen eines UND-Gatters 660 und einem zweiten Eingang des UND-Gatters 647.

Die Ausgänge von UND-Gattern 652 und 656 sind gekoppelt mit den beiden Eingängen eines NOR-Gatters 662. Der Ausgang des NOR-Gatters 662 ist gekoppelt mit dem zweiten inversen Eingang des UND-Gatters 658. Der Ausgang des UND-Gatters

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658 ist gekoppelt mit dem "D"-Eingang eines Flip-Flop 664. Der "wahre" (Q)-Ausgang des Flip-Flop 664, welcher eine Anzeige für eine Zeitgeber-Unterbrechung liefert, ist gekoppelt mit einem ersten Eingang des UND-Gatters 656 und einem dritten Eingang des UND-Gatters 647.

Die Leitung 500a, welche die erste Datenposition der Datenverbindung 500 ist, ist mit dem Eingang eines Inverters 666 und dem dritten Eingang des UND-Gatters 624 gekoppelt. Der Ausgang des Inverters 666 ist gekoppelt mit einem zweiten Eingang des UND-Gatters 625. Die Leitung 500b, welche die zweite Datenposition der Datenverbindung 500 ist, ist gekoppelt mit dem Eingang eines Inverters 668. Der Ausgang des Inverters 608 steht in Verbindung mit dem dritten Eingang des UND-Gatters 624 und dem dritten Eingang des UND-Gatters 625.

Die Ausgänge der UITD- Gatter 625 und 6 30 sind gekoppelt mit den beiden Eingängen eines NOR-Gatters 670. Der Ausgang des NOR-Gatters 670 ist gekoppelt mit dem inversen "D"-Eingang eines Flip-Flop 672. Der "wahre" Ausgang (Q) des Flip-Flop 672 ist gekoppelt mit dem zweiten Eingang des UND-Gatters 63O, einer Leitung 673 und einem vierten Eingang des UND-Gatters 647. Der "nicht wahre" (Q)-Ausgang des Flip-Flop 627 ist gekoppelt mit einem zweiten inversen Eingang des UND-Gatters 642.

Der Ausgang des NOR-Gatters 626 ist gekoppelt mit einem zweiten Eingang des UND-Gatters 66O, dem dritten Eingang des UND-Gatters 634 und dem fünften Eingang des UND-Gatters 647. Die Ausgänge von UND-Gattern 647, 634 und 660 sind gekoppelt mit den drei Eingängen eines NOR-Gatters 674. Der Ausgang des NOR-Gatters 674 ist gekoppelt mit dem inversen "D"-Eingang eines Flip-Flop 676. Der "wahre" Aus-

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gang (Q) des Flip-Flop 676, welcher eine Anzeige für eine
unterbrochene Service-Forderung liefert, ist gekoppelt mit dem dritten Eingang des UND-Gatters 660 und mit dem ersten von zwei inversen Eingängen eines UND-Gatters 670. Der
"nicht wahre" (Q)-Ausgang des Flip-Flop 676 ist gekoppelt
mit einem dritten inversen Eingang des UND-Gatters 642,
den zweiten inversen Eingängen der UND-Gatter 640, 641 und 643 und den ersten von drei inversen Eingängen eines UND-Gatters 680.

Die Leitung 536e von der Befehls-ROK-Schaltung 534 ist gekoppelt mit einem zweiten Eingang des UND-Gatters 680. Das auf den Leitungen 536e transportierte Signal hat die Funktion, die niedrigeren 8 "bits der Trennadresse von der Schaltung 508 durchzulassen. Die Leitung 40, welche die Priorität im Signaltransportiert, ist gekoppelt mit einem inversen Eingang jedes der UND-Gatter 64?, 641, 643, 678, 640
und 680. Der Ausgang des UND-Gatters 642 ist gekoppelt mit dem Eingang eines Inverters 682. Der Ausgang des Inverters 682 ist gekoppelt mit dem zweiten Eingang des UND-Gatters
656. Dpr Ausgang des UND-Gatters 641 ist gekoppelt mit dem Eingang eines Inverters 684 und mit dem zweiten Eingang des NOR-Gatters 626. Der Ausgang des Inverters 684 steht in Verbindung mit dem dritten Eingang des UND-Gatters 629.

Der Ausgang des UND-Gatters 643 ist gekoppelt mit dem Eingang eines Inverters 6ü3. Der Ausgang des Inverters 688
ist gekoppelt mit der Leitung 50, welche das Trenn-Service-Fordersignal zu der CPU-Schaltung 20 transportiert. Der Ausgang des UND-Gatters 678 ist gekoppelt mit dem Eingang eines Inverters 690. Der /usgang des Inverters 69O ist gekoppelt mit der Leitung 53, welche das "Priorität-Aus"-Signal zu
anderen Schaltungen d.es Mikroprocessorsystems transportiert.

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Die Ausgange der UND-Gatter 640 und 680 sind gekoppelt mit den Leitungen 598 bzw. 599, welche mit dem NOR-Gatter 5OG (fig. C) gedoppelt sind, um die Richtung des Datenflusses durch die Pufferschaltung 502 zu kontrollieren.

¥ie aus Fig. 9 hervorgeht, werden die Flip-Flops 637 und 672 verwendet, um zv/ei Arten von Trennungen zu wählen, welche auftreten können. Der Flip-Flop 637 wird verwendet, um der Trennschaltung eines äussere Trennung zu ermöglichen, und der Flip-Flop 672 wird verwendet, um der Trennschaltung eine Trennung der Zeitschaltung zu ermöglichen. Die Flip-Flop 637 und 672 werden in die Ein-Stellung versetzt, durch die binäre Kombination von Signalen, welche auf den Leitungen 500a und 500b während der Belastung einer Trenninstruktion auftreten, und ein Signal mit hohem Pegel auf der Leitung 5O7d ermöglicht diese Belastungsoperation. Flip-Flops 615, 620 und 633 speichern die Tatsache, dass ein externes Trennsignal auf der Leitung 52 aufgetreten ist. Bei einer externen Unterbrechung eines positiven Übergangsvorgangs auf der Leitung 52, welche die externe Trennleitung zu der ROM-Schaltung 22-ist, wird der Flip-Flop 615 in die Einstellung versetzt. Man beachte, dass das auf der Leitung 52 zugeführte Signal als ein negativer Übergang erzeugt wird; es ist jedoch ein (nicht dargestellter) Inverter in der Leitung 52 vorhanden, v/elcher das negative Übergangssignal in ein positives Übergangssignal umwandelt. Vor diesem positiven Übergang wurde jedoch der Flip-Flop 620 in die Ein-Stellung versetzt durch den RUck-gestellten Flip-Flop 615. Während des Zeitintervalls zwischen dem Taktsignal, welches Flip-Flop 615 in die Ein-Stellung versetzt und einem Taktsignal, welches anschliessend Flip-Flop 620 in die RUck-Stellung versetzt, wird Flip-Flop 633 in die Einstellung versetzt, vorausgesetzt, dass der Flip-Flop 637 die entsprechende Wahl vorgenommen hat. Ein eingeschalteter

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Zustand des Flip-Flop 633 repräsentiert eine äussere Trennforderung.

Die Flip-Flops 643 und 650 arbeiten in ähnlicher 1 eise, um den Flip-Flop 664 für eine Zeitgeber-Trennung einzustellen. Es sei beispielsweise angenommen, dass ein Signal mit niedrigem Pegel an der Leitung 512 anliegt. Dieses Signal mit niedrigem Pegel- wird die Flip-Flops 648 und 650 in die Aus-(Rück)-Stellung versetzen. Ein positiver Ubergangsvorgang auf der Leitung 512 im Zusammenwirken mit Taktsignalen auf den Leitungen 556 wird den Flip-Flop 648 in den Ein-Zustand versetzen. Zwischen diesem Taktsignal und einem anschliessenden Taktsignal wird Flip-Flop 648 im Ein-Zustand bleiben, während Flip-Flop 650 in der Aus-Stellung bleibt. Der "nicht wahre" (Q)-Ausgang des Flip-Flops 648 und der "wahre" (Q)-Ausgang des Flip-Flops 650 haben beide einen niedrigen Pegel und ermöglichen die Ein-Stellung des Flip-Flops 664 mit Hilfe des UND-Gatters 652. Ein Ein-Zustand des Flip-Flops 664 führt zu einer entsprechenden Speicherung einer Zeitgeber-Trennforderung.

Der Flip-Flop 646 hat die Funktion, dass er irgendwelche anderen Änderungen in der Trennschaltung verhindert, während die Trennadresse zu dem System bereitgestellt wird. Flip-Flop 646 wird in den Ein-Zustand versetzt durch ein Signal mit hohem Pegel, welches auf der Leitung 507d vorhanden ist und welches die Auswahl der Trennbefehlsschaltung 46 durch den I/O-Port-Adressenwahlschalter 506 repräsentiert. Flip-Flop 676 wird verwendet zur Anzeige einer Service-Forder-Aktion zum dem CPU 20 von irgendeiner ROM-Schaltung, beispielsweise der ROM-Schaltung 22, in dem System. Der Flip-Flop 676 wird in den Ein-Zustand versetzt bei einer von zwei Bedingungen. Erstens wird Flip-Flop 676 in den Ein-Zustand versetzt, wenn der Zeitgeber-Flip-Flop

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672 sich im Sin-Zustand befindet, der Zeitgeber-Trenn-Forder-Flip-Flop 664 sich in dem Üin-Zi;stand befindet, und der Flip-Flop 646 sich im Ein-Zustand befindet. Zweitens wird der Flip-Flop 6?6 in den Ein-Zustend versetzt, wenn der -r'ussere Trenn-Forder-Flip-Flop 633 sich im Ein-Zustand und der Flip-Flop 646 ebenfalls im Ein-Zustand befindet.

In Fig. 10 sind die Taktschaltungen 555 und ein Takt-Voruntersetzer für den Zeitgeber 510 als logisches Diagramm dargestellt. Eine erste Leitung 29a der Leitungen 29, welche ein erstes Taktsynchronisiersignal aus der CPU-Schaltung 20 zu der ROM-Schaltung 22 transportiert, ist mit dem Eingang eines Inverters 730 gekoppelt. Der Ausgang des Inverters 730 ist gekoppelt mit dem Eingang eines Inverters 732 und dem ersten von zwei inversen Eingängen eines UND-Gatters 734. Der Ausgang des Inverters 732 ist gekoppelt mit dem ersten von zwei inversen Eingängen eines UND-Gatters 736. Der Ausgang des UND-Gatters 734 ist gekoppelt mit dem zweiten inversen Eingang des UND-Gatters 736 und den C^-Takteingängen von Flip-Flops 738 bis 744. Der Ausgang des UND-Gatters 736 ist gekoppelt mit dem zweiten inversen Eingang des UND-Gatters 736 und den C^-Takteingängen der Flip-Flops 738 bis 744.

Eine zweite Leitung 29b der Leitungen 29, welche ein zweites Synchronisiersignal von der CPU-Schaltung 20 zu der ROM-Schaltung 22 transportiert, ist verbunden mit dem Eingang eines Inverters 746. Der Ausgang des Inverters 746 ist gekoppelt mit dem Eingang eines Inverters 748 und mit dem ersten von zwei inversen Eingängen eines UND-Gatters 750. Der Ausgang des Inverters 748 ist gekoppelt mit dem ersten von zwei inversen Eingängen

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eines UND-Gatters 752. Der Ausgang des UND-Gatters 752 ist gekoppelt mit dem zweiten inversen Eingang des UND-Gatters 750 und einer Leitung 556t), welche das Cp-Taktsignal zu mehreren Flip-Flops in den komplementären Schaltungen in der ROM-Schaltung 22 transportiert. Der Ausgang des UND-Gatters 750 ist gekoppelt mit dem zweiten inversen Eingang des UND-Gatters 752, dem ersten von zwei Eingängen eines OR-Gatters 754, dem "D"-Eingang des Flip-Flop 739, dem ersten von zwei Eingängen eines UND-Gatters 756, dem ersten von zwei Eingängen eines NOR-Gatters 757 und einer Leitung 556a, welche das C-, -Taktsignal zu mehreren Flip-Flops in der komplementären Schaltung der ROM-Schaltung transportiert.

Der "wahre" (Q)-Ausgang des Flip-Flops 739 ist gekoppelt mit dem zweiten Eingang des OR-Gatters 754. Der Ausgang des OR-Gatters 754 ist gekoppelt mit dem "D"-Eingang des Flip-Flops 738. Der "nicht wahre" (Q)-Ausgang des Flip-Flop 738 ist gekoppelt mit dem zweiten Eingang des NOR-Gatters 757. Der Ausgang aus dem NOR-Gatter 757 ist gekoppelt mit dem ersten von zwei inversen Eingängen eines UND-Gatters 758. Die Leitung 589 von dem NOR-Gatter 588 (Fig. 8) ist gekoppelt mit dem zv/eiten inversen Eingang des UND-Gatters 758. Der Ausgang des UND-Gatters 758 ist gekoppelt mit dem Eingang eines Inverters 760, und der Ausgang des Inverters 760 wird auf einer Leitung 762 zur Datenpufferschaltung 502 geführt. Das auf die Leitung 762 abgegebene Signal lässt die Weitergabe von Ausgangsdaten durch den Puffer 502 zu.

Die Leitung 507c aus der I/O-Port-Adressenwahlschaltung 506 (Fig. 8) ist gekoppelt mit dem ersten von drei inversen Eingängen eines UND-Gatters 765 und mit dem zweiten Eingang des UND-Gatters 756. Der Ausgang des UND-Gatters 756 ist

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e ο β β 1 ε / τ ο 3 9

gekoppelt mit dem ersten von zwei Eingängen eines NOR-Gatters 768. Der zweite Eingang des NOR-Gatters 768 ist gekoppelt mit dem Ausgang eines UND-Gatters 770. Der Ausgang des NOR-Gatters 768 ist gekoppelt mit dem ersten von zwei inversen Eingängen eines UND-Gatters 772 und dem Eingang eines Inverters 774. Der Ausgang des Inverters 774 ist gekoppelt mit dem ersten von zwei inversen Eingängen eines UND-Gatters 776. Der Ausgang des UND-Gatters 776 ist gekoppelt mit dem zweiten inversen Eingang des UND-Gatters 772 und mit einer Leitung 778. Der Ausgang des UND-Gatters 772 ist gekoppelt mit dem zweiten inversen Eingang des UND-Gatters 776 und mit einer Leitung 770. Die Leitungen 778 und 780 transportieren die C₁- und C₂-Taktsignale zu Flip-Flops innerhalb der Zeitgeberschaltung 510.

Der Ausgang aus dem UND-Gatter 765 ist gekoppelt mit dem "D"-Eingang des Flip-Flops 740. Der "wahre" Ausgang (Q) des Flip-Flops 740 ist gekoppelt mit dem "D"-Eingang des Flip-Flops 741 und dem ersten von vier inversen Eingängen eines UND-Gatters 782.·Der "wahre" (Q)-Ausgang des Flip-Flops 741 ist gekoppelt mit dem "D"-Eingang des Flip-Flops 742, dem ersten von zwei Eingängen von UND-Gattern 770 und 784 und mit dem ersten von drei Eingängen eines NOR-Gatters 786. Der "wahre" (Q)-Ausgang des Flip-Flops 742 ist gekoppelt mit dem "D"-Eingang von Flip-Flop 743 und dem zweiten inversen Eingang des UND-Gatters 782. Der "wahre" Ausgang des Flip-Flops 743 ist gekoppelt mit dem "D"-Eingang des Flip-Flops 744 und mit dem dritten inversen Eingang des UND-Gatters 782. Der "wahre" Ausgang des Flip-Flops 744 ist gekoppelt mit dem vierten inversen Eingang des UND-Gatters 782, dem zweiten Eingang des UND-Gatters 784 und einem zweiten Eingang des NOR-Gatters 786. Der Ausgang des UND-Gatters 782 ist gekoppelt mit dem zweiten Eingang des UND-

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Gatters 770 und mit dem dritten Eingang des NOR-Gatters
786.

Bei der Beschreibung der in Fig. 10 dargestellten Schaltung wird wieder auf die Figuren 2a und 2b Bezug genommen. Das auf Leitung 29a aufgebrachte Signal ist das erste von zwei Synchronisiersignalen zwischen Schaltungen des Mikroprocessorsystems, und es wird wiedergegeben durch die Schwingungsform 1330 in Fig. 2b. Das auf die Leitung 29b aufgebrachte Signal ist das zweite von zwei Synchronisiersignalen zwischen Schaltungen des Systems, und es ist wierdergegeben
durch die Schwingungsform 1330 in Fig. 2b.

Betrachtet man nun wieder Fig. 10, so ist zu vermerken,
dass das auf die Leitung 29a aufgebrachte Signal durch die UND-Gatter 734 und 736 geformt wird und ein Taktsignal ergibt, welches an die C-,- und Cp-Eingänge der Flip-Flops
738 bis 744 angelegt wird. Das auf die Leitung 29b aufgebrachte Signal wird geformt durch die UND-Gatter 750 und
752, so dass ein Taktsignal zur zeitlichen Steuerung auf den Leitungen 556 a und 556b entsteht. Die zeitlichen Steuersignale auf den Leitungen 556a und 556b werden den übrigen Flip-Flops der ROM-Schaltung 22 zugeführt. Die Ausgangssignale aus den Flip-Flops 738 und 739 v/erden kombiniert mit den
Taktsignalen auf der Leitung 556a, so dass ein Signal auf der Leitung 762 entsteht, um Daten durch die Pufferschaltung 502 durchzulassen. Wenn ein Signal mit hohem Pegel aui die Leitung 589 aus dem NOR-Gatter 588 (Fig. 8) gelangt,
wird das Puffer-Durchlassignal auf der Leitung 762 durch
das UND-Gatter 758 aufgehoben. Jedoch wird ein Signal mit niedrigem Pegel auf der Leitung 589 das UND-Gatter 758 in die Lage versetzen, den Ausgang des NOR-Gatters 757 durch das UND-Gatter 758 und den Inverter 760 zur Leitung 762 weiterzugeben.

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Die Flip-Flops 740 bis 744 enthalten einen Frequenzteiler zur Teilung der Taktsignale durch 5. Diese neu dargestellten Taktsignale werden geformt durch die UND-Gatter 772 und 776, und sie v/erden aufgebracht auf die Leitungen 778 und 780 zu der Zeitgeberschaltung 510. Das auf die Leitungen 507c aufgebrachte Signal setzt die Zeitgeberschaltung ausser Betrieb, während einer Belastungsoperation der Zeitgeberschaltung 510o Jedoch wird das auf die Leitung 556a aufgebrachte Taktsignal durch das UND-Gatter 756, 772 und 776 zu den Leitungen 778 und 780 durchgelassen zur Verwendung als Taktsignal in der Zeitgeberschaltung 510 während der Belastungsoperation des Zeitgebers.

In Fig. 11 sind die Zeitgeberschaltung 510 und die Schaltung 508 des Unterbrecher-Mressengenerators in der Form eines logischen Diagramms dargestellt,, Die Leitungen 778 und 780 aus den Taktschaltungen 555 sind gekoppelt mit den Takteingängen C₂ bzw. C₁ von Flip-Flops 800 bis 807. Zur Vereinfachung der Darstellung in Fig. 12 ist nur ein Teil der Flip-Flops 800 bis 807 dargestellt, nämlich die Flip-Flops 800, 801 und 807. Leitung 500a, welche die niedrigste Ordnungsposition auf der internen Datenverbindung 500 darstellt, ist gekoppelt mit dem ersten der beiden Eingänge eines UND-Gatters 816. Die Leitung 500h, welche die höchste Ordnungsposition der internen Datenverbindung 500 darstellt, ist mit dem ersten von zwei Eingängen eines UND-Gatters 817 gekoppelt. Die Leitungen 50Od bis 50Of, welche die übrigen Positionen der internen Datenverbindung 500 darstellen, sind gekoppelt mit dem ersten von zwei Eingängen von UND-Gattern (nicht dargestellt), welche den UND-Gattern 810, 816 und 817 entsprechen. Die Leitung 507c aus der I/O-Port-Adressenwahlschaltung 506 ist gekoppelt mit dem zweiten Eingang der UND-Gatter 810 ... 816 und

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817 und mit dem Eingang eines Inverters 809. Der Ausgang des Inverters 809 ist gekoppelt mit dem ersten von zwei Eingängen von UND-Gattern 618 ... 824 und 625.

Die Ausgänge der UND-Gatter 817 und 825 sind gekoppelt mit den "beiden Eingängen eines FOR-Gatters 826. Der Ausgang des NOR-Gatters 826 ist gekoppelt mit dem "D"-Eingang des Flip-Flops 800. Der "nicht wahre" (Q)-Ausgang des Flip-Flop 800 ist gekoppelt mit dem eingang eines Inverters 828, dem ersten von zwei Eingängen eines UND-Gatters 830 und dem erstenvon zwei Eingängen eines NOR-Gatters 832. Der Ausgang des Inverters 828 ist gekoppelt mit der Leitung 512, welche die Steuerleitung zwischen der Zeitgeberschaltung 510 und der Unterbrechersteuerschaltung 46 ist. Die Ausgänge der UND-Gatter 816 und S24 sind gekoppelt mit den beiden Eingängen eines NOR-Gatters 834. Der Ausgang aus dem NOR-Gatter 834 ist gekoppelt mit dem "D"-Eingang des Flip-Flops 801. Der "nicht wahre" (Q)-Ausgang des Flip-Flops 801 ist gekoppelt mit dem Eingang eines Inverters 836 und mit dem zweiten Eingang des UND-Gatters 825. Der Ausgang des Inverters 836 ist gekoppelt mit der Leitung 512. Der "nicht wahre" Ausgang des Flip-Flops 802 (nicht dargestellt) ist gekoppelt mit dem zweiten Eingang des UND-Gatters 824, dem zweiten Eingang des NOR-Gatters 832 und dem zweiten Eingang des UND-Gatters 830. Die Ausgänge der Gatter 830 und 832 sind gekoppelt mit den beiden Eingängen eines NOR-Gatters 338. Der Ausgang des NOR-Gatters 338 ist gekoppelt mit dem ersten von zwei Eingängen eines NOR-Gatters 840 und einem IIAND-Gatters 842. Die zweiten Eingänge des NOR-Gatters und des UND-Gatters 842 sind gekoppelt mit dem Ausgang eines FOR-Gatters 844. Die beiden Eingänge des NOR-Gatters 844 sind gekoppelt mit den Ausgängen eines UND-Gatters 846 und bzw. eines NOR-Gatters 348. Das UND-Gatter 846 und die NOR-Gstter 844 und 348 sind mit der Schaltung (nicht dargestellt)

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in der gleichen Veise gekoppelt wie die Kopplung des UND-Gatters 830 und der NOR-Gatter 832 und 838.

Die Ausgänge der Gatter 840 und 842 sind gekoppelt mit den beiden Eingängen eines NOR-Gatters 850. Der Ausgang des NOR-Gatters 850 ist gekoppelt mit dem zweiten Eingang des UND-Gatters 818. Die Ausgänge der UND-Gatter 810 und 818 sind gekoppelt mit den beiden Eingängen eines NOR-Gatters 852. Der Ausgang des NOR-Gatters 852 ist gekoppelt mit dem "D"-Eingang des Flip-Flops 807. Der "wahre" (Q)-Ausgang des Flip-Flops 807 ist gekoppelt mit dem Eingang eines Inverters 854,und der Ausgang des Inverters 854 ist gekoppelt mit der Leitung 512. Der "nicht wahre" (Q)-Ausgang des Flip-Flops 807 ist gekoppelt mit dem Eingang eines UND-Gatters (nicht dargestellt), welches dem UND-Gatter 824 in der zweiten Ordnungsposition der Zeitgeberschaltung entspricht.

Derjenige Teil der Fig. 11, der mit der gestrichelten Linie 508 umrissen ist, stellt die Schaltung 508 des Unterbrecher-Adressengenerators dar. Die Leitung 598 aus dem Unterbrechersteuerkreis 46 (Fig. 9) ist gekoppelt mit dem Eingang eines Inverters 860. Die Leitung 673 aus dem Unterbrechersteuerkreis 46, welcher ein Zeitgeber-An-Steuersignal übermittelt, ist gekoppelt mit dem ersten von zwei Eingängen eines NAND-Gatters 862. Die Leitung 599 aus der Unterbrechersteuerschaltung 46 ist gekoppelt mit dem zweiten Eingang des NAND-Gatters 862. Die Ausgänge aus dem Inverter 860 und dein NAND-Gatter 862 sind gekoppelt mit der Leitung 500h.

Die Schaltung 508 des Unterbrecher-Adressengenerators ist programmierbar für eine besondere Verwendung. Das bedeutet,

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dass Inverter verwendet v/erden zur Kopplung der Inversion der Signale auf den Leitungen 593 oder 599 auf einer gewählten Leitung der internen DatenverMndung 500. Dementsprechend ist nur ein Teil der für eine solche Programmierung verwendeten Inverter in Fig. 11 dargestellt. Inverter

864 und 865, welche gekoppelt sind mit den vorletzten Datenpositionen des Unterbrecher-Adressengenerators 508, sind Beispiele für Inverter, wie sie zur Programmierung verwendet werden. Die Eingänge zu den Invertern 864 und

865 sind gekoppelt mit den Leitungen 599 "bzw. 598. Die Programmierung erfolgt "bei der Herstellung durch Kopplung von Invertern zwischen den Leitungen 593 und 599 und den gewählten Leitungen innerhalb der internen Datenverbindung 500.

Das NAND-Gatter 862 wird stets in der höchsten Ordnungsposition verwendet, so dass ein binäres "ein bit" eines Datenwertes in dieser Position bei einer äusseren Unterbrechung erzeugt wird, und es wird eine binäre Null erzeugt, wenn ein Zeitgeber die Unterbrechung veranlasste.

Wie bereits erläutert, erzeugt der Trennadressengenerator 508 zwei aufeinanderfolgende 8-bit-Bytes für die Trennadresse. Die Eingänge der Gatter sind gekoppelt mit den Leitungen 599 (z. B. NAND-Gatter 862, Inverter 864 usw.), und sie erzeugen den 8-bit-Byte der niedrigeren Ordnung, während die Gatter, deren Eingänge mit der Leitung 598 gekoppelt sind (z. B. Inverter 860, 865 usw.) den 8-bit-Byte der höheren Ordnung erzeugen.

Der Zweck dieses Zeitgebers 510 ist, dass eine programmierbare Trenn-Zeitbasis zur Verfügung steht, welche eine Trennung bzw. Unterbrechung in der Folge des programmierten

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Zeitintervalls einleiten kann. Die Zeitgeberschaltung 510 enthält im wesentlichen einen binären 8-bit-Zähler. Der Zeitgeber kann belastet werden aus der internen Datenverbindung 500 (Leitungen 500a bis 500h) im Zusammenwirken mit einem Zeitgeberbelastungssignal auf der Leitung 507c aus der I/O-Port-Adressenwählschaltung 506. Während der Belastung des Zeitgebers 510 werden die auf den Leitungen 778 und 780 bereitgestellten Taktsignale synchronisiert mit der System-Zeitsteuerung, Wenn der Zeitgeber belastet ist, werden die Taktsignale auf Leitungen 778 und 780 geändert auf einen voruntersetzten ¥ert geteilt durch fünf der Taktsignale des primären Systems durch die in Fig. 10 dargestellte Schaltung.

Der "time-out"-Zustand des Zeitgebers 510 wird angezeigt durch die Flip-Flops 800 bis 806, welche sich in einem Ein-Zustand befinden, und den Flip-Flop 807, welcher sich im Rückstellzustand befindet. Dieser Zustand wird festgestellt durch die Inverter 826, 836 ... an den "nicht wahren" (Q)-Ausgängen der entsprechenden Flip-Flops 800 bis 806 und den Inverter 854 an dem "wahren" (Q)-Ausgang des Flip-Flops 807. Wenn dieser Zustand erreicht ist, wird Leitung 512 auf einen hohen Pegel angehoben. Dementsprechend zeigt ein Signal mit hohem Pegel auf der Leitung 512 ein "timeout" des Zeitgebers.

In Fig. 12 ist ein kombiniertes Logik-Blockdiagramm des Befehlszählers 42, das Stapelregister 533 und der Datenzähler-Adressenanzeiger 527 dargestellt. Der Befehlszähler 42, das Stapelregister 533 und der Datenzähler-Adressenanzeiger 527 sind jeweils organisiert in 16 identische Schaltungsteile, welche hier einzeln durch die entsprechenden Bezugszeichen und ein alphabetisches Zeichen bezeichnet werden. Der kleine Buchstabe "1" wurde nicht eingesetzt,

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Ui.'i Verwechslungen mit der Zahl eins zu vermeiden. Die höchste Ordnungspoßition des Progremrazählers 42 ist wiedergegeben als 42q und die niedrigste Ordnungsposition ist mit 42a bezeichnet. Schaltungsteile des Stapelregisters 533 und des Datenzähler-Adressenanzeigers 527 sind in ähnlicher Veise bezeichnet. Die Leitungen 556, welche die Taktsignale aus den Taktschaltungen 555 transportieren, sind gekoppelt mit den C-,- und Cp-Eingängen der Flip-Flops 900 bis 915 des Befehlszählers 42 (wobei die Flip-Flops 901 bis 915 nicht dargestellt sind), Flip-Flops 916 bis 931 des Stapelregisters 533 (wobei Flip-Flops 917 bis 931 nicht dargestellt sind), xand Flip-Flops 932 bis 947 des Datenzähler-Adressenanzeigers 527 (wobei Flip-Flops 935 bis 947 nicht dargestellt sind).

Eine Leitung 536h aus der Steuer-ROM-Schaltung 534 ist gekoppelt mit dem ersten der beiden Eingänge eines UND-Gatters 950 mit dem ersten von zwei inversen Eingängen von UND-Gattern 952, und 953. Eine Leitung 536i ist gekoppelt mit dem zweiten Eingang des UND-Gatters 950 und dem ersten •.on zwei Eingängen eines UND-Gatters 954. Eine Leitung 536k ist gekoppelt mit dem zweiten Eingang des UND-Gatters 954, mit dem ersten von zwei inversen Eingängen eines UND-Gatters 955 und mit dem ersten von zv/ei inversen Eingängen eines UND-Gatters 956. Der Ausgang des TOlD-Gatters 950 ist gekoppelt mit dem Eingang eines Inverters 957, dem ersten von zv/ei Eingängen eines UND-Gatters 958 in der höheren Ordnung und dem ersten von zwei Eingängen von UND-Gattern (nicht dargestellt) innerhalb der Blocks 527i bis 527p, wobei die UND-Gatter den Gattern 958 in dem Schaltungsteil 527a entsprechen. Der Ausgang des Inverters 957 ist gekoppelt mit dem ersten von zwei Eingängen eines UND-Gatters 959 im Schaltungsteil 527q. und mit dem ersten von zwei Eingängen von

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UND-Gattern innerhalb der Schaltungsteile 527i bis 527p (nicht dargestellt), welche dem UND-Gatter 959 im Schaltungsteil 527q entsprechen.

Das auf die Leitung 536i aufgebrachte Signal steuert die Belastung des Datenzählers 527. Die Signale auf den Leittangen 536a und 536k steuern die Belastung der oberen bzw. unteren Teile des Befehlszählers 42, des Stapelregisters 533 und des Datenzählers 527. Insbesondere steuert die Kombination der Signale auf Leitungen 536a und 536i im Zusammenwirken mit dem UND-Gatter 950 und Inverter 957 die Belastung der Schaltungsteile 527i bis 527q des Datenzählers 527.

Der Ausgang des UND-Gatters 954 ist gekoppelt mit dem Eingang eines Inverters 961 und mit dem ersten von zwei Eingängen von UND-Gattern (nicht dargestellt) innerhalb der Schaltungsteile 527a bis 527h entsprechend dem UND-Gatter 958 in den Schaltungsteilen 527q. Der Ausgang des Inverters 961 ist gekoppelt mit dem ersten von zwei Eingängen von UND-Gattern (nicht dargestellt) in den Schaltungsteilen 527a bis 527h, welche dem UND-Gatter 959 in dem Schaltungsteil 527a entsprechen.

Eine Leitung 536o ist gekoppelt mit dem ersten von zwei Eingängen von NOR-Gattern 962 und 963, dem ersten von zwei Eingängen eines UND-Gatters 964 in Schaltungsteil 533a und dem ersten von zwei Eingängen von UND-Gattern (nicht dargestellt) in Schaltungsteilen 533a bis 533p, welche dem UND-Gatter 964 im Schaltungsteil 533a entsprechen. Das auf die Leitungen 536o aufgebrachte Signal lässt den Inhalt des Programmzjfiählers zum Stapelregister 533 durch.

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Eine Leitung 536j ist gekoppelt mit den zweiten inversen Eingängen der UND-Gatter 952 und 955, und eine Leitung 536g ist gekoppelt mit den zweiten inversen Eingängen der UND-Gatter 953 und 956. Der Ausgang des UND-Gatters 953 ist gekoppelt mit dem Eingang eines Inverters 966, mit dem ersten von zwei Eingängen eines UND-Gatters 968 in den Schaltungsteilen 42q und mit dem ersten von zwei Eingängen von UND-Gattern (nicht dargestellt) in den Schaltungsteilen 42i bis 42p, welche dem UND-Gatter 968 in dem Schaltungsteil 42q entsprechen. Der Ausgang des Inverters 966 ist gekoppelt mit dem ersten von zwei Eingängen eines UND-Gatters 969 in dem Schaltungsteil 42q und mit dem ersten von zwei Eingängen von UND-Gattern in Schaltungsteilen 42i bis 42p, welche dem UND-Gatter 969 in dem Schaltungsteil 42q entsprechen. Der Ausgang des UND-Gatters ist gekoppelt mit dem Eingang eines Inverters 971, und dem ersten von zwei Eingängen von UND-Gattern (nicht dargestellt) in den Schaltungsteilen 42a bis 42h, welche dem UND-Gatter 968 in dem Schaltungsteil 42q entsprechen. Der Ausgang des Inverters 971 ist gekoppelt mit dem ersten von zwei Eingängen von UND-Gattern (nicht dargestellt) in Schaltungsteilen 42a bis 42h, welche dem UND-Gatter 969 in dem Schaltungsteil 42q entsprechen.

Die Ausgänge der UND-Gatter 968 und 969 sind gekoppelt mit den beiden Eingängen eines NOR-Gatters 972. Der Ausgang des NOR-Gatters 972 ist gekoppelt mit dem "D"-Eingang des Flip-Flops 900. Der "nicht wahre" (Ü)-Ausgang des Flip-Flops 900 ist gekoppelt mit dem zweiten Eingang der UND-Gatter 964 und 696 und mit einer Leitung 523q, welche die höchste Ordnungsposition der Leitungen 523 enthält, die den Programmzähler 42 mit der Adressendurchlasschaltung 532 (Fig. 7) koppeln.

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Der Ausgang des UND-Gatters 952 ist gekoppelt mit dem zweiten Eingang des NOR-Gatters 962, dem ersten von zwei Eingängen eines UND-Gatters 974 in dem Schaltungsteil 533q und mit dem ersten von zwei Eingängen von UND-Gattern (nicht dargestellt) in den Schaltungsteilen 533i Ms 533p, welche dem UND-Gatter 974 innerhalb des Schaltungsteils 533q entsprechen. Der Ausgang des NOR-Gatters 962 ist gekoppelt mit dem ersten von zwei Eingängen eines UND-Gatters 976 in dem Schaltungsteil 533q und mit dem ersten von zwei Eingängen von UND-Gattern (nicht dargestellt) in Schaltungsteilen 533i bis 533p, welche dem UND-Gatter 976 in dem Schaltungsteil 533q entsprechen. Die Ausgänge der UND-Gatter 976, 964 und 974 sind gekoppelt mit den drei Eingängen eines NOR-Gatters 978. Der Ausgang des NOR-Gatters 978 ist gekoppelt mit dem "D"-Eingang des Flip-Flops 916. Der "nicht wahre" (Q)-Ausgang des Flip-Flops 916 ist gekoppelt mit dem zweiten Eingang des UND-Gatters 976 und mit einer Leitung 531q, welche die höchste Ordnungsposition der Leitungen 531 darstellt, welche das Stapelregister 533 mit der Adressenweitergabeschaltung 532 (Fig. 7) koppelt.

Der Ausgang des UND-Gatters 955 ist gekoppelt mit dem zweiten Eingang des NOR-Gatters 963. Die Ausgänge des UND-Gatters 955 und des NOR-Gatters 963 sind gekoppelt mit Gattern innerhalb der Schaltungsteile 533a bis 533h, welche den Gattern 974 bzw. 976 innerhalb des Schaltungsteils 533q entsprechen.

Die Ausgänge der UND-Gatter 958 und 959 innerhalb des Schaltungsteils 527q sind gekoppelt mit den beiden Eingängen eines NOR-Gatters 980. Der Ausgang des NOR-Gatters 980 ist gekoppelt mit dem "D"-Eingang des Flip-Flops 932. Der "nicht wahre" (Ü)-Ausgang des Flip-Flops 932 ist gekoppelt

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mit clem zweiten Eingang des UUD-Gatters 959 und mit einer Leitung 529q» welche die höchste Ordnungsposition der Leitungen 529 darstellt, welche den Datenzähler 527 mit der Adressenweitergabeschaltung 532 koppeln. Eine Leitung 522q, welche die höchste Ordnungsposition der Adressenweitergabeverbindung 522 enthält, ist gekoppelt mit dem zweiten Eingang der UND-Gatter 958, 974 und 968.

Das an die Leitung 536g angelegte Signal steuert die UND-Gatter 953 und 956. Wenn ein Signal auf die Leitung 536h gleichzeitig mit einem Signal auf die Leitung 536g aufgebracht wird, bewirken UND-Gatter 953 und Inverter 966 die Belastung der Positionen höherer Ordnung des Befehlszählers 42 (z. B. Schaltungsteile 42i bis 42q) mit Daten aus der Adressenweitergabe-Verbindung 522. Wenn ein Signal auf die Leitung 536h gleichzeitig mit einem Signal auf die Leitung 536g aufgegeben wird, bewirken UND-Gatter 956 und Inverter 971 eine Beladung der Positionen niederer Ordnung des Befehlszählers 42 (z. B. Schaltungsteile 42a bis 42h).

Das auf die Leitung 536j aufgegebene Signal steuert die UND-Gatter 952 und 955. Wenn ein Signal auf die Leitung 5360 zugleich mit einem Signal auf die Leitung 536h aufgegeben wird, bewirken UND-Gatter 952 und NOR-Gatter 962 die Beladung der Positionen höherer Ordnung des Stapelregisters 533 (z. B. Schaltungsteile 5331 bis 533q). W_enn ein Signal auf die Leitung 536k gleichzeitig mit einem Signal auf die Leitung 536 j aufgegeben wird, bewirken UND-Gatter 955 und NOR-Gatter 963 die Beladung der Positionen niederer Ordnung des Stapelregisters 533 (z. B. Schaltungsteile 533a bis 533).

In Fig. 13 ist. die CPU-Schaltung 20 in integrierter Form auf einer einzelnen Halbleiterplatte dargestellt. In die-

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ser Zeichnung sind die gleichen Bezugszeichen zur Endzeichnung gleicher Komponenten verwendet, wie sie auch in Fig. 2 auftreten und bereits beschrieben sind. Die Kontaktanschlüsse, welche allgemein mit dem Bezugszeichen 14 bezeichnet sind, enthalten die acht Verbindungen zwischen I/O-Port 31 und einer I/O-Anordnung, und diese Verbindungen sind vier der acht Verbindungen für die Datenverbindung 34 digital zugeordnet. Die Kontaktanschlüsse, welche gemeinsam unter dem Bezugszeichen 1402 eingetragen sind, enthalten die acht Verbindungen zwischen I/O-Port 32 und einer I/O-Anordnung, diese Verbindungen sind den übrigen vier Verbindungen der Datenverbindung 34 digital zugeordnet.

In Fig. 14 ist die CPU-Schaltung 22 in integrierter Form auf einem einzelnen Halbleiterplättchen dargestellt. Es werden die gleichen Bezugszeichen zur Bezeichnung gleicher Komponenten verwendet, wie sie in Fig. 7 dargestellt und oben beschrieben sind. Die Kontaktanschlüsse, welche allgemein die Bezugszeichen 1404 erhalten haben, enthalten die Verbindungen für I/O-Ports 38 und 40 und Puffer 502. Die Kontaktanschlüsse sind ausgebildet bei den entsprechenden Schaltungskomponenten, und sie sind entsprechenden Teilen (also bit-Positionen) des Puffers 502 digital zugeordnet.

Kurze Zusammenfassung: Ein Mikroprocessorsystem hat wenigstens zwei getrennte Grossintegrationselemente. Ein erstes der beiden Grossintegrationselemente ist eine Zentraleinheit, welche auf einem einzelnen Halbleiterplättchen ausgebildet ist, und das zweite Grossintegrationselement ist eine Speicherschaltung, welche auf einem getrennten einzelnen Halbleiterplättchen ausgebildet ist. Die Zentraleinheit erfordert einen externen Befehlszähler, welcher Speicheradressen von Befehlscodes enthält, die von der Zentraleinheit

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zu verarbeiten sind. Die Speicherschaltung ist elektrisch gekoppelt mit der Zentraleinheit und enthält einen Speicher zur Speicherung der Befehlscodes und einen Befehlszähler zur Adressierung des Speichers. Es werden zusätzliche Speicherschaltungen eingefügt, um die Grosse und Leistungsfähigkeit des Mikroprocessorsystems zu erhöhen. Auch sind Systemunterbrechungs-Schaltvorkehrungen vorgesehen, um die Operation des Systems zu unterbrechen und eine Änderung zu einer neuen Folge von Instruktionscodes zu erreichen.

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Claims

ANSPRÜCHE :

Mikroprocessorsystem mit

(a) einem ersten Grossintegrationselement auf einem ersten Halbleiterplättchen, welches eine Zentraleinheit bildet, mit

(1) wenigstens einem Eingang/Ausgang zum Einführen von Daten in das System und zum Ausbringen von Daten aus dem System.

(2) einem ersten Speicher zum Speichern eines Befehlscodes, welcher von der Zentraleinheit zu verarbeiten ist,

(3) einem ersten Decoder mit einem Eingang, welcher mit einem Ausgang des ersten Speichers gekoppelt ist, wobei der erste Decoder erste und zweite Steuersignale in Übereinstimmung mit den Befehlscodes erzeugen kann, und die ersten Steuersignale die Operation der Zentraleinheit steuern,

(4) einer arithmetischen Logikeinheit, welche zwei Operandeneingänge und einen Ergebnisausgang aufweist, wobei ein erster der Operandeneingänge gekoppelt ist mit einem Eingang wenigstens eines Eingangs/Ausgangs,

(5) einem zweiten Speicher zum Speichern des zweiten Operanden für die arithmetische Logikeinheit, wobei ein Eingang mit dem Ergebnisausgang der arithmetischen Logikeinheit gekoppelt ist und ein Ausgang mit dem zweiten Operandeneingang der arithmetischen Logikeinheit gekoppelt ist,

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(6) einem Speicher mit wahlfreiem Zugriff, wobei ein Eingang gekoppelt ist mit dem Ergebnisausgang der arithmetischen Logikeinheit und ein Ausgang gekoppelt ist mit dem ersten Operandeneingang der arithmetischen Logikeinheit und gekoppelt ist mit dem Eingang/Ausgang,

(b) einem zweiten Grossintegrationselement auf einem zweiten Halbleiterplättchen, welches eine Speicherschaltung bildet, mit

(1) einem dritten Speicher zum Speichern einer Mehrzahl von Befehlscodes, wobei der dritte Speicher mit dem ersten Speicher des ersten Halbleiterplättchens gekoppelt ist,

(2) einem zweiten Decoder, bei dem ein Eingang mit dem ersten Decoder des ersten Halbleiterplättchens gekoppelt ist, um die zweiten Steuersignale aufzunehmen, wobei der zweite Decoder dritte Steuersignale entsprechend den zweiten Steuersignalen erzeugen kann, und die dritten Steuersignale die Operation der Speicherschaltung synchron mit der Operation der Zentraleinheit steuern, und

(3) einer Adressiereinrichtung, bei der ein Ausgang mit einem Adresseneingang des dritten Speichers gekoppelt ist, wobei die Adressiereinrichtung mit den Steuersignalen zusammenwirkt, so dass Befehlscodes abgeleitet werden von dem dritten Speicher in Abhängigkeit von den zweiten Steuersignalen aus der Zentraleinheit, gekennzeichnet durch eine Einrichtung des Mikroprocessorsystems zum Unterbrechen der Ausführung von Operationen entsprechend den Befehlscodes, um eine Änderung für eine neue Folge von Befehlscodes zur Ausführung einer geforderten Systemunterbrechung zu ermöglichen.

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2. Kikroprocessors3^?'stem nach Anspruch 1, dadurch gekennzeichnet, dass die Unterbrechungseinrichtung eine erste Unterbrecherschaltung aufweist, welche auf dem ersten Grossintegrationselement untergebracht ist, eine zweite Unterbrecherschaltung, welche auf dem zweiten Grossintegrationselement untergebracht ist, und Einrichtungen zum Koppeln der ersten und zweiten Unterbrecherschaltungen, wobei die Systemoperation unterbrochen wird, wenn eine Unterbrechungsforderung bei wenigstens einem Eingang/Ausgang vorhanden ist.
3. Mikroprocessorsystern nach Anspruch 1, dadurch gekennzeichnet, dass das erste Grossintegrationselement eine Taktschaltung enthält, welche ein System von Taktsignalen einer ersten Frequenz in Abhängigkeit von einem ersten Zustand eines Folgesteuersignals, und eine zweite Frequenz in Abhängigkeit von einem zweiten Zustand des Folgebefehlssignals erzeugen kann.

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