DE2352877A1 - Speicherschaltung - Google Patents

Description

RCA 65,017

7U19-73/L ·

USSX 299,312

ν. 20. Oktober 1972 2352877

RCA Corporation, New York, N.Y. (V.St.A.)

Speicherschaltung

Register werden vielfach in vielen Digitalschaltungen verwendet. Jedes Register kann zwei oder mehr logische Tore oder Verknüpfungsglieder umfassen, die unter Bildung eines Flipflops, eines Eingangs-Tores (bzw. mehrerer Tore) zur Auswahl der dem Flipflop zuzuführenden Datensignale, und ein oder mehrere Eingangstore zur Übertragung des gespeicherten Signals an eine andere Schaltung, kreuzweise miteinander verbunden sind. Die Register befinden sich auf Pfaden, auf denen die Informationssignale -mit einer Geschwindigkeit geführt werden, die durch die wirksame Länge des längsten Pfads bzw. dessen Verzögerung begrenzt ist. Fm hohe Betriebsgeschwindigkeiten zu erreichen, ζ.!, beim Prozessor eines modernen Digitalcomputers, müssen einige Merkmale des Registerbetriebes besonders sorgfältig angelegt werden, die unten besprochen werden. _,

Stehen mehrere Eingangs signale an der Eingangsschaltung einer Registerstufe zur Verfügung, so muß eine davon ausgewählt und möglichst rasch durch diese Registerstufe geführt werden. Je geringer die Verzögerung beim Registerdurchgang, desto schneller kann der Prozessor betrieben werden und zwar unter der Voraussetzung, daß das Taktsignal, dessen Einsatz die Führung des Datensignals in das Register hinein zur Folge hat, auftritt, ehe das Datensignal vorhanden ist.

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Im umgekehrten Fall, d.h. wenn bei der Ankunft des Taktsignals das Datensignal schon vorhanden ist, sollte die Verzögerung zwischen dem Auftreten des Taktsignals und der Erstellung des entsprechenden Registerstufen-Ausgangssignals möglichst klein sein. Je kürzer die Zeit der Erstellung des Ausgangssignals, desto früher kann dieses bearbeitet werden.

Ein dritter Umstand, der die Schaltungsgeschwindigkeit beeinflußt, ist, wie schnell das Taktsignal nach Ankunft des Datensignals von der Registerstufe entfernt werden kann. Je früher das Taktsignal entfernt wird, desto früher können die Eingangsdaten auf den Anfang einer neuen Operation hin ansprechen. Die Arbeitsgeschwindigkeit tlea Prozessors hängt von der Geschwindigkeit ab, mit der er eine neue Operation nach Vollendung der vorhergehenden beginnen kann.

Desgleichen sollte es nicht möglich sein, daß das Datensignal zu lange an der Eingangsschaltung einer Registerstufe bleibt. Die Zeitspanne zwischen dem Vorhandensein eines Datensignals bein Register und dem Zeitpunkt seines Speicherna stellt eineader Paktoren dar, die die Wartezeit des Prozessors beeinflusse»ehe der Prozessor eine neue Operation beginnen kann»

Der letzte zu berücksichtigende Paktor ist die von dem Taktimpuls zu tragende Belastung. Sämtliche Operationen innerhalb eines synchronen Prozessors werden durch Taktsignale eingeleitet. Muß ein Taktimpuls mehr als eine gewisse Anzahl von Verbrauchern antreiben, muß die Schaltung, um zusätzliche Taktleistung anzulegen, zusätzliche Verstärkerschaltungen umfassen, die jedoch das System mit Verzögerungen belasten.

Gemäß der Erfindung umfaßt jede Stufe ein erstes und ein zweites Logikprodukttor sowie ein Logiksummiertor, das die durch das erste und das zweite Tor erzeugten Signale empfängt umH deeafe» Ausgangssignal einem Eingang des zweiten Tores zuführt. Ein Datensignal wird einem Eingang des

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ersten Tores zugeführt, line alien Stufen gemeinsame Steuereinrichtung "bringt das erste Tor in den aktiven und das zweite Tor jeder Stufe in den inaktiven Zustand beim Vorhandensein eines Taktimpulses₉ und beim Tiiehtvorhandensein eines solchen bringt sie das erste Tor in den inaktiven und das zweite Tor jeder Stufe in den aktiven Zustand.

Weitere Merkmale, Vorteile und Einzelheiten der Erfindung sind anhand der Zeichnung der folgenden Beschreibung zu entnehmen.
Es zeigen:

Figur 1 ein Logiksehema eines Ausführungsbeispieles der Erfindung;

Figur 2 die Wellenform zur Erläuterung der Betriebsweise der Schaltung gemäß Figur 1;

Figur 3 ein Logiksehema des zweiten Ausführungsbeispieles der Erfindung;

Figur 4 die !feilenform beim Betrieb der Schaltung der Figur 3.

Die Schaltung gemäß Figur 1 stellt ein n+1-Stufenregister dar, wovon lediglich die erste und.die letzte Stufe gezeigt sind. Diese sind jeweils als 2P- und 2ⁿ-Stufen bezeichnet. Da die Stufen gleich ausgebildet sind, wird lediglich die erste Stufe erläutert. Sie umfaßt drei Logikprodukttore wie z.B. UÜTD-Tore 10, 12 und 14 und ein Tor 16, das ein .logisches Summiersignal und dessen Komplement erzeugt. Das Tor 16 kann ein ODER-Tor sein. Das UND-Tor ist beschaltet, um ein Datensignal D^q zu empfangen, während das UTTD-Tor 12 zum Empfang eines Datensignals DgQ beschaltet ist. Das D^o-Signal kann von der 2^-stufe eines nicht abgebildeten Α-Registers und das DBO-Signal kann von der 20-Stufe eines nicht abgebildeten B-Registers kommen.

Die Steuerschaltung für das Register ist allen Registerstufen gemeinsame Sie umfaßt ein Tor 18, das normale

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und ergänzte Ausgangssignale und zwei UND-Tore 20 und 22. Ein Taktimpuls TP wird dem Tor 18 zugeführt. Das normale Ausgangssignal dieses Tores wird den ÜND-Toren 20 und 22 zugeführt, während das ergänzte Ausgang signal dieses Tores den UND-Toren 14 ... Hⁿ des Registers zugeführt wird. Ein Steuersignal A wird dem UND-Tor 20 und ein Steuersignal B wird dem UND-Tor 22 zugeführt. Wenn A = 1 ist, stellt es einen Befehl für Übertragung des Inhaltes des Α-Registers zu dem dargestellten Register dar, desgleichen wenn B = 1 ist, ist der Befehlszustand der Sohaltung derart, daß die Übertragung des Inhaltes des B-Registers zu dem abgebildeten Register lliÄfeöül'ert wird. Vorerst kann mann annehmen, daß A und B nicht gleichzeitig 1 sein können. Das UND-Tor 20 führt sein Ausgangssignal den UND-Toren 10 ... 10ⁿ zu, während das UND-Tor 22 sein Ausgangssignal den UND-Toren 12 ... 12ⁿ zuführt.

Ehe mit der Erläuterung der Arbeitsweise der Schaltung begonnen wird, FSindi die verschiedenen Verzögerungen der. Schaltung zu definieren. Bei einer konkreten Schaltung, die mit integrierten Schaltungen mit sog. "Schottky T^L"-Toren besttickt wurde, betrug die Verzögerung des Pfades mit dem UND-Tor 12 und dem ODER-NOR-Tor 16 acht Nanosekunden (ns) im ungünstigsten Fall. Die gleiche Verzögerung ist dem Pfad 10, 16 zuzuschreiben. Das Gleiche gilt in dem Pfad 14, 16. Für die Zwecke der vorliegenden Abhandlung ist diese Verzögerung von acht ns als die Verzögerung eines Tores zu betrachten; denn die vier Tore 10, 12, 14 und 16 sind miteinander integriert, und es sind die Verzögerungen durch die vollständigen Pfade dieser integrierten Schaltung, die wesentlich sind. Die Ausgangssignale, die durch die Tore 10, 12 und 14 erzeugt werden, bestehen lediglich als nicht genormte Zwischenspannungen innerhalb der integrierten Schaltung. In der Praxis stehen sie dem Schaltungskonstrukteur nicht zur Verfügung.

In derselben Schaltung betrug die durch ein Tor wie z.B. 20 eingeführte Verzögerung ebenfalls acht ns, d.h. die Verzögerung eines Tores und die durch das Tor 18 einge-

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führte Verzögerung beträgt ebenfalls acht ns, d.h. die Verzögerung eines Tores.

In der Praxis, um eine möglichst breite Anwendung derselben Schaltung zu ermöglichen, wird ein Tor wie z.B. 20 durch dieselbe integrierte Schaltung als Registerstufe ausgebildet und umfaßt ein UND-Tor, das einem ODER-NOR-Tor vorgeschaltet ist, wobei lediglich der ODER-Ausgang benutzt wird. Ein^Tor wie z.B. 18 ist ebenso; ausgebildet, wobei lediglich der NOR-Ausgang benutzt wird, so daß aus diesem Grund die Verzögerung von acht ns und nicht eine kürzere infrage kommt.

Die Betriebsweise der Schaltungen gemäß einer ersten Gruppe von Betriebszuständen ist gemäß Figur 2. Das Steuersignal A = 1 aktofcrifctt daä UND-Gatter 20-während die Steuerung B = ,0 das UND-Tor 22 inaktiviert. Rauschen ist anfangs an der Leitung 24 vorhanden. Beim Zeitpunkt to wird der Taktimpuls TP hoch, d.h. er wechselt von einem Wert, der 0 entspricht auf einen Wert, der 1 entspricht, über. Das 1-Ausgangssignal des Tores 18 aktiviert das UND-Tor 20 und weil A das 1-Ausgangssignal des Tores 18 aktiviert das UND-Tor 20, und weil A ebenfalls 1 ist, wird dieses Tor aktiviert. Das 1-Ausgangssignal des Tores 20 aktiviert die Tore 10 ... 10ⁿ. Das Register ist jetzt für die Äufetabilisierung (firm up) bereit (d.h. die Eingangssignale kommen bei den Dateneingangsklemmen zu deq Toren 10...10ⁿ). Sobald die Zeit t₂ ist, wird ein Datensignal D^q stabilisiert, d.h. an der Zeit t₂ finden keinerlei Schwankungen mehr in der Amplitude von D^q statt, und dieses wird beim Hoch-Pegel (1-Pegel) festgelegt. Es dauert nur die Verzögerung eines Tores, d.h. acht ns, bis Qq 1 wird. Mit Bezug auf Figur 2 beträgt Zeitspanne Ti zwischen den Vorderkanten von D_Ao und Qo acht ns. Dies stellt ein wichtiges Merkmal der Erfindung dar, daß nämlich die Zeit durch die Eingangsauswahl-Logikschaltung plus die Zeit durch das Register selbst nur die Verzögerung (acht ns) eines Tores beträgt. Bekannte Schaltungen integrieren die Eingangsauswahl-Logikschaltung (d.h. das Eingangstor) mit der Register-Speicherschaltung nicht. Deshalb benötigen

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sie eine größere Anzahl an Torverzögerungen, um dieselbe Funktion auszuführen.

Zum Zeitpunkt t^ wechselt TP zu 0. Um eine Torverzögerung später wechselt das Komplement-Ausgangssignal des Tores in Ϊ über, was das Register einrastet. In anderen Worten ist zum Zeitpunkt t^ in Figur 2 Qq = 1, so bleibt dieser Einser in der 2^-Stufe gespeichert, denn die beiden Ausgänge an das Tor 14 sind jetst 1. Die Rückkopplung hält diesen Zustand aufrecht, solange TP = 0 ist.

Wechselt das Komplement-Ausgangssignal des Tores 18 in 1, d.h. zum Zeitpunkt t$ der Figur 2, so wird das Tor 10 noch aktiviert, denn das nicht ergänzte Ausgangs signal des Tores 18 muß ein zweites Tor 20 passieren, ehe es das Tor 10 erreicht. Demzufolge, wenn TP zu 0 wird, um die Verzögerung eines Tores später wechselt das normale Ausgangs signal des Tores 18 in 0_s und um eine zusätzliche Torverzögerung später wechselt das Ausgangssignal des Tores 20 zu 0. Diese Betriebsart wird benötigt, da sie das Einrasten des Signals gewährleistet, ehe die Tore 10 (oder 12) inaktiviert wesäen.

Wenn man das oben Dargelegte zusammenfaßt und davon ausgeht, daß die Ankunft des Datensignals eine gewisse minimale Zeitspanne (im beschriebenen Beispiel mindestens zwei Torverzögerungs-Zeitspannen) nach dem Taktimpuls erfolgt, wird dieses Signal ausgewählt,und in der Zeitspanne einer Torverzögerung gespeichert. Das Register wird innerhalb einer Torverzögerung eingerastet, nachdem TP sich in 0 zurückverwandelt.

In dieser Erläuterung wurde ausgeführt, daß A und B nicht gleichzeitig 0 sind. Zwar kann die Schaltung auch bei A=B=I betrieben werden, diese Betriebsart wird jedoch lediglich beschränkt genutzt. Ist A=B= 1, so stellt das Ausgangssignal Q* der 23-Registerstufe die logische Summe von D^j vnd Dgj dar, wo J = 0, 1, ... H.

Es wurde ebenso ausgeführt, daß die Steuerschaltung 18, 20, 22 dem gesamten Register gemeinsam ist. Gemäß einem kon-

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testen Ausführungsbeispiel war dies© Schaltung imstande, " neun Verbraucher, d.h. ein Register nit neun Stufen (zum

Speichern von acht Inf ormation'sbit© und ©in@m Paxitätglbit) anzutreiben. Zu einem größeren Register„ .wie ^₀B₀ mu ©iöem Register mit zwischen sehn und! acht sehn Stufen zwei Steuersehaltungen anwenden«.

Ein zweites Ausführungsbeispisl d©r Erfindung ist in Figur 3 abgebildet. Lediglich ©in© der Ragitterstufen, ii@ 2J-Stufe₉ ist abgebildete Sie umfaßt swei UID-T©r@_s 1©j und 12j_s sowie ein ODER~NOR»T©r 16j. Das Register, das durch diese Stufe dargestellt ist, empfängt Signal® von nur einem weiteren Register_s "d.h. des C~Register ("nicht abgebildet). "

Die Steuerschaltung zum Registsr g®n_o figur 3 umfaßt Tore 40 und 42₉ ein ODER-Ior 44 und eis Tor 46» Bis Tot.® 40 und 42 erzeugen eine normal© Yeriioa während das Tor 46 eine Iforsaalveriiios τοη dessen ment ergsugt» Die Schaltung g©a_o Figur 3 besitzt ©ia© höhere Betrisbsgssohxfinäigkeit ©1q äi© Schaltung g©a_o Fi gur 1₉ äann₉w©an der Taktiapuli ©rat iaa©k i©s sein des Datensignale anfeoast« Es ist su "bsmerli bei der mit Bezug auf die. Schaltung laut figur 1 ten Betriebsart der Taktimpuls

Die Betriebsart der Schaltung gern» Figur 3 ist in Figur 4 abgebildet. Zum Zeitpunkt tQ v/ird das Datensignal Dj₀ ¹¹ auf stabilisiert". Etwas später wird der Taktimpuls TP zu 1. Das TP-Signal wird unmittelbar dem Tor 40 nugeftihrt und um eine Torverzögerung später ist eine 1 am Ausgang des ODER-Tores 44 Vorhandene Um-die- Verzögerung eines Tores später (entsprechend der durch die Tore 1Oj und I63 eingeführten Verzögerung) wird Q^ zu 1. Deshalb in der lage, in der der Taktimpuls nach dem Auftreten des Datensignals ankommt, sind zwei Torverzögerungen benötigt, damit das Q-Signal erzeugt werden kann.

Die Einrastzeit der Schaltung gem. Figur 3 entspricht der der Schaltung der Figur 1. Wenn TP zu 0 wird, so wird das Ergänzungs-Ausgangs signal des Tores 46 zu 1, und zwar

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innerhalb der Zeitspanne einer Torverzögerung, so daß das Q-Signal einrastet. Wenn TP zu 0 wird, versucht das Ausgangssignal des Tores 44, zu 0 zu werden und zwar ebenfalls innerhalb der Verzögerung eines Tores über den Pfad 40, 44, was jedoch durch den zweitmöglichen Pfad 42, 44 verhindert wird« Dieser Alternative Pfad empfängt eine 0 nach einer Torverzögerung, die durch das Tor 46 eingeführt wird und danach wird eine zusätzliche Torverzögerung benötigt (die durch die Tore 42, 44 eingeführt wird), um in 0 zu wechseln. Während des Einrastens der Zeit Qj wird somit bei der Schaltung gem. Figur 1 das Tor 1Oj im aktiven Zustand gehalten« Dabei wird um eine Torverzögerung später das Tor 1Oj aus dera aktiven Zustand gebracht.

Diese Schaltung gem« Figur 1 kann ebenso in den mit Bezug auf die Scheltung der Figur 3 beschriebenen Zuständen betrieben werden ο Die Zeit zur Erzeugung eines Q-Ausgangssignals ist aber länger» Wenn bei dar Schaltung gem. Figur 1 J^B D&O = 1 und A = 1 ist, ehe TP su 1 wird, geht folgendes vor siehe Bein Wechsel von TP auf 1 wird durch das Tor 18 eine erste und durch das Tor 20 eine zweite Torverzögerung eingeführt. Demzufolge kann die tormäßige ÜlitrtragiiQg des D^q-S igsels an dsi Tor 10 um iiwei Torverzögerungen nach ü®m Wechsel von TP zu 1 anfangen. Sodann wird wie oben erläutert eine zusätzliche Torverzögerung benötigt, damit Q₀ ·= 1 entsteht. Bei der Schaltung gem. Figur 3 unter denselben Umständen wird nur eine Torverzögerung benötigt, um das Tor 1Oj zu aktivieren und eine zusätzliche Torverzögerung wird benötigt, um das Qj-Signal zu erzeugen.

Ein Nachteil der Schaltung gem. Figur 3 im Vergleich zu der Schaltung gem. Figur 1 ist, daß der Taktimpuls zwei Tore 40 und 46 ansteuern muß, während die entsprechende Belastung bei der Schaltung gem. Figur 1 nur ein Tor 18 ist.

Es versteht sich, daß, während die Schaltung gem. Figur 1 den Inhalt des einen oder des anderen der zwei verschiedenen Register aufnehmen kann, sie mit geringfügigen Änderungen so angepaßt werden, daß sie lediglich den Inhalt eines

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■ ·. 3 . -r-

Registers oder aller drei oder mehr Register übernehmen kann. · In allen solchen Fällen übersteigt um eins die Anzahl der UND-Tore je Stufe die Anzahl der Eingangsregister, wobei das zusätzliche UND-Tor zum Einrasten eingesetzt wird. Desgleichen versteht es sich, daß die Registerstufen der Schaltung gem. Figur 3 so ausgelegt werdgn kann, daß sie den Inhalt nur eines Registers aus mehreren Registern statt eines Registers aufnehmen kann.

Die erfahrungsgemäßen Schaltungen sind für sehr hohe Be= triebsgeschwindigkeiten geeignet,, Z.B. bei der Schaltung nach Figur 1, wenn der Taktimpuls ankommt₉ ehe die Informationssignale sich "aufstabilisieren", um eine Torverzögerung nach dem Auftreten von TP wird beschlossen darüber, welches der zwei Signale D^j oder Dgj auszuwählen ist. Das Signal Qj tritt eine Torverzögerung nach dem D-Signal auf» Kurz danach kann der Taktimpuls TP beendet werden und um eine Torverzögerung später rastet die Stufe ein. Dies bedeutet, daß T3 (Figur 2) wie ebenso T^. (die Dauer des Taktimpulses) relativ kurz sein können. Der Zeitabstand zwischen nacheinanderfolgenden Datensignalen D ist gleichfalls verhältnismäßig kurz.

Bei der Schaltung gem. Figur 3, wo der Taktimpuls TP erst nach dem Aufstabilisieren des D-Signals ankommt, sind die Verhältnisse ähnlich. Nunmehr tritt das Ausgangssignal Q zwei Torverzögerungen nach TP auf, was noch als recht schnell gelten kann. Andere Verzögerungen sind, schon behandelt worden.

Bei den beiden Schaltungen gemäß Figur 1 und Figur 3 ist ' die Belastung des Taktimpulsgenerators verhältnismäßig klein, nämlich ein Tor 18 für das vollständige Register in der Schaltung gem. Figur 1 bzw. zwei Tore 40 und 46 für das vollständige Register der Schaltung nach Figur 3.

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Claims (5)

1. Patentansprüche

   (T) Register (z„B₀ Figo 1) mit einer Vielzahl von Registerstufen (2°«Stufe „_ββ 2ⁿ-Stufe), die jeweils ein erstes und ein zweites Logilcprodukttor (12, 14) und ein LogikaiiEsmiertor (16) umfassen, das die Signale des ersten unä des zweiten ^TDgikproöiikttors empfängt und sein Ausgangs signal einem Eingang äes zweiten Logikprodukttores (14) zuführt,, mit einer Eiagaagsltitung für ein Datensignal (33BO)₉ al© mit einem Eingang des ersten Logikprodukttores vertraraäen ist, und sit ©in©r Steuerung "für die erste und das zweite L0gikprodukttor₉ dadurch gekennzeichnet, daß die Steuerung siae allen genannten Registerstufen gemeinsame Steuerschaltung umfaßt, die ein erstes, auf einen TaktiiBpuls angp3?<seiatnd©@ Steuertor (T8 in Εΐ£μΓ 1 : 46 in Figur 3), sum Anlegen eines Xnsktivierungssignals an alle zweiten' Logikp?odukttore₉ tienn der Taktimpuls eines "binären Wert fesltgt' unü zum Inlegea eines primären "Signals, an alle zweiten Logiktor®_s wenn der Taktimpuls den anderen binäres Wert belegt„ und ein zweites St-euertor (sJ. 22 bei Figur 1 : 4O₉ 42, 44 ftei Figur 3) enthält, dessen Eingang eia Ausgangssignal vom ersten Steuertor empfäagt und das alias ersten Logikprodukttoren dann zuführt, wenn der Taktimguli äen einen binären Wert belegt und allen ersten Logikprodukttoren dann ein inaktivierendesrSignal anlegt, wenn der Taktimpuls den anderen binären Wert hat.
2. 2 Register nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Steuertor eis einen zweiten ein Steuersignal empfangenden Eingang aufweisendes Logikprodukttor (22) ist.
3. 3 Register saeh Anapruoh ,1 oder 2, dadurch gekennzeichnet, daß das zweite Steuertor ein erstes nicht-inventierendes Tor (42), dessen Eingang zum Empfang das Ausgangssignal des ersten Steuertors beschaltet ist, ein zweites nicht-inventierendes Tor (40), das zma Smpfang des Taktimpulses beschaltet ist, sowie ein Logiksumiaier-

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   tor (44) umfaßt, das zum Empfang der Ausgangs signale des ersten und des zweiten Tores beschaltet ist und das dem ersten Logikprodukttor in jeder der Register@tufen sein Ausgangssignal zuführt.
4. 4 Register nach Anspruch 1 "bis 3<, dadurch ge kann= zeichnet₉ daß jedes erste Logikproäukttor und das damit verbundene logiksummiert or eine ©inan bestinaten Wert auf«= weisende Verzögerung zustanctebringen, jedes streite Logikprodukttor und das damit verbunden® Logiksummiertor @is© denselben Wert aufweisende Gesamtverzögerung zustandebrin-= " gen und jedes der ersten Steuertore und das zweite St@ü©r~ tor eine Verzögerung des genannten Wertes zustandebr.ingto
5. 5 Register nach Snspruch 2 bis 4₉ dadurch geksnaseieh= net 5 daß jede Registerstufe ein drittes Logikprodukttor (10 in Pigur 1) umfaßt „ dessen Eingangs leitung ein sx-/©i= tes Datensignal empfängt und dessen Ausgangssignal dem. Logiksumaiertrar für diese Stufe zugeführt wird₉ daß die Steuerschaltung ein zweites Produkttor (20) enthält, ö©e= sen erster Eingang mit einem Ausgang äes ©raten Steuertors verbunden ist, und dessen zweiter Siagang ein Steuersignal empfängtj, das von dem anderen Logikproäukttor der Sternes?«= ■schaltung zugeführten Steuersignal .abweicht₉ uaö <3aB ä&r Ausgang des zxireiten Logikprodukttores der Steuers ehalt nag mit dem einen Eingang jedes der dritten Logikprodutettore den Registerstufen verbunden ist«

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