DE2344513C3 - Matrix mit Ein-Transistor-Speicherelementen - Google Patents

Matrix mit Ein-Transistor-Speicherelementen

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Description

Die Erfindung bezieht sich auf eine Matrix mit Ein-Transistor-Speicherelementen nach dem Oberbegriff des Patentanspruches 1.
Ein-Transistor-Speicherelemente sind bekannt. In der DE-OS 21 48 896 und in IBM Techn. Disci. BuIU Vol. 14, No. 9, Febr. 1972, S. 2601 bis 2602 ist unter anderem ein Ein-Transistor-Speicherelement beschrieben. Dabei besteht dieses Ein-Transistor-Speicherelement aus einem Transistor und einem Kondensator. Das Gate des Transistors ist über eine Wortleitung ansteuerbar. Mit seinem Drain- bzw. Sourceanschluß ist der Transistor mit der Bitleitung verbunden. Mit seinem Source- bzw. Drainanschluß ist der Transistor mit einer Elektrode des Kondensators verbunden. Die Gegenelektroden der Kondensatoren sämtlicher Speicherelemente sind über eine gemeinsame Verbindungsleitung vorzugsweise mit Masse verbunden.
Bei einem wie oben angegebenen Speicherelement sind drei sich kreuzende Leitungen notwendig. Diese sind die Wortleitung, die orthogonal dazu angeordnete Bitleitung und die parallel zur Wortleitung oder Bitleitung angeordnete Verbindungsleitung.
Die Aufgabe der Erfindung besteht darin, eine wie eingangs angegebene Matrix mit Ein-Transistor-Speicherelementen so zu verbessern, daß Leitungen und Speicherplatz eingespart werden.
Diese Aufgabe wird durch eine wie eingangs beschriebene Matrix mit Ein-Transistor-Speicherelementen gelöst, die durch die im kennzeichnenden Teil des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist.
Ein Vorteil einer erfindungsgemäßen Matrix mit
Gateisolator des Transistors darstellt, und bei der auf der elektrisch isolierenden Schicht eine elektrisch leitende Schicht angeordnet ist, dadurch gekennzeichnet, daß diese Schicht oberhalb der Elektrode (la,) die Elektrode (1 ty des Kondensators (1) einer Wortleitung (4t) und oberhalb des Kanals (23) des Transistors die Gateelektrode des Transistors der benachbarten Wortleitung (4) darstellt
3. Matrix mit Ein-Transistor-Speicherelementen nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Substrat (6) aus Silizium besteht
4. Matrix mit Ein-Transistor-Speicherelementen nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Bereich (la, la 22) und der weitere Bereich dotiert sind.
5. Matrix mit Ein-Transistor-Speicherelementen nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Substrat (6) p-dotiert und der Bereich (la. Ic; 22) und der weitere Bereich (24) n+-dotiertsind
6. Matrix mit Ein-Transistor-Speicherelsmenten nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die elektrisch isolierende Schicht (71,72) aus SiO2 besteht
7. Matrix mit Eiri-Transistor-Speicherelementen nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die elektrisch leitende Schicht (4,41) aus Aluminium besteht
8. Matrix mit Ein-Transistor-Speicherelementen nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß zur Vermeidung von parasitären Kapazitäten in die Drain- bzw. Source'bereiche (25, 26, 260, 250) der Transistoren (2, 20) Ionen implantiert sind.
Ein-Transistor-Speicherelementen besteht darin, daß eine einzige Leitung sowohl als Wortleitung für eine Reihe von Speicherelementen als autii als Verbindungs leitung zwischen den anderen Elektroden einer anderen Reihe von Ein-Transistor-Speicherelementen gemeinsam verwendet wird. Damit entfällt eine eigens dafür vorzusehende Verbindungsleitung, was eine Flächenersparnis bedeutet.
Weitere Erläuterungen zur Erfindung und zu deren Ausgestaltungen gehen aus der Beschreibung und den Figuren bevorzugter Ausführungsbeispiele hervor.
F i g. 1 zeigt die Anordnung einer erfindungsgemäßen Matrix mit Ein-Transistor-Speicherelementen.
F i g. 2 zeigt in schematischer Darstellung die Aufsicht auf eine erfindungsgemäße Matrix mit Ein-Transistor-Speicherelementen.
Fig. 3 zeigt in schematischer Darstellung den in der Figur angegebenen Schnitt durch eine erfindungsgemä-
Be Matrix mit Ein-Transistor-Speicherelementen.
Fig.4 zeigt in schematischer Darstellung eine Aufsicht auf eine Matrix mit erfindungsgemäßen Speicherelementen, bei der die Anschlüsse der Transistoren der Speicherelemente mittels Ionenimplantation
bo hergestellt sind.
In der F i g. 1 ist die Anordnung einer Matrix mit Ein-Transistor-Speicherelementen dargestellt. Das Ein-Transistor-Speicherelement besteht aus einem Transistor und einem Kondensator. Beispielsweise besteht das
μ Speicherelement 5 aus dem Transistor 2 und dem Kondensator 1. In entsprechender Weise besteht das Speicherelement 51 aus dem Transistor 21 und dem Kondensator 11. Sämtliche Speicherelemente einer
Reihe der Matrix sind mit ihren Gateanschlüssen mit einer Wortleitung verbunden. Beispielsweise sind das Speicherelement 5 und sämtliche anderen Speicherelemente dieser Reihe mit der Wortleitung 4 verbunden. In entsprechender Weise sind das Speicherelement 51 und s sämtliche anderen in dieser Reihe angeordneten Speicherelemente mit der Wortleitung 41 verbunden. Sämtliche Transistoren der Speicherelemente einer Spalte sind mit ihren Drain- bzw. Sourceanschlüssen mit einer Bitleitung verbunden. Beispielsweise sind die ι ο Speicherelemente 5 bzw. 51 mit ihren Source- bzw. Drainanschlüssen der Transistoren 2 bzw. 21 mit der Bitleitung 3 verbunden. Gemäß dem Merkmal der Erfindung sind die anderen Elektroden der Kondensatoren der Speicherelemente einer Reihe mit der Wortleitung der Speicherelemente der nächsten Reihe verbunden. Beispielsweise ist die Elektrode 16 des Kondensators 1 des Speicherelementes 5 mit der Wortleitung 41 verbunden.
Die F i g. 2 zeigt einen Ausschnitt einer Aufsicht auf eine Matrix mil Ein-Transistor-Speicherelementen.
Die F i g. 3 zeigt in schematischer Darstellung einen Schnitt durch eine erfindungsgemäße Matrix mit Ein-Transistor-Speicherelementen. Die Schnittlinie ist dabei in der F i g. 2 eingetragen und mit III bezeichnet Einzelheiten der F i g. 2 und 3, die bereits in der F i g. 1 erläutert wurden, tragen die entsprechenden Bezugszeichen. Die erfindungsgemäße Matrix ist auf einem Substrat 6 (Fig.3) aufgebaut Vorzugsweise besteht dieses Substrat aus Silizium, insbesondere aus p-leitendem Silizium. Der Bereich 24 stellt, wie auch aus F i g. 2 ersichtlich, gleichzeitig die Bitleitung 3 und den Sourcebereich des Feldeffekttransistors bzw. die Sourcebereiche der mit der Bitleitung verbundenen Feldeffekttransistoren dar. Vorzugsweise besteht der Bereich 24 aus einem η+-dotierten Bereich. Das Gebiet 23 stellt die Kanalzone des Feldeffekttransistors dar. Neben dem Gebiet 23 ist ein weiterer Bereich dargestellt, der mit den Bezugszeichen la, Ic und 22 versehen ist Dieser weitere Bereich ist vorzugsweise η+-dotiert und stellt in dem mit dem Bezugszeichen 22 bezeichneten Teilbereich das Draingebiet des Feldeffekttransistors dar. Der Teilbereich la des weiteren Bereiches stellt die eine Elektrode des Kondensators 1 des Speicherelements dar. Der Teilbereich Ic stellt die Verbindung zwischen der Elektrode la des Kondensators 1 und dem Draingebiet 22 des Feldeffekttransistors 2 dar. Auf dem Substrat 6 ist eine elektrisch isolierende Seil ich t aufgebracht Vorzugsweise besteht diese elektrisch isolierende Schicht aus SiO2 und weist Bereiche 71, 72 unterschiedlicher Dicke auf. In den Bereichen 72 ist die elektrisch isolierende Schicht vorzugsweise etwa 0,12 μΐη und in den Bereichen 71 vorzugsweise etwa 1,5 μπη dick. Oberhalb des Bereiches la stellt die elektrisch isolierende Schicht das Dielektrikum des Kondensators und oberhalb des Bereiches 23 den Gateisolator des Feldeffekttransistors dar. Auf der elektrisch isolierenden Schicht 71, 72 ist die elektrisch leitende Schicht 4, 41 aufgebracht (Schnitt HI-III). Die elektrisch leitende Schicht 4 ist identisch mit der Wortleitung 4 der F i g. 2, die elektrisch leitende Schicht 41 ist identisch mit der Wortleitung 41 der F i g. 2. Der Teilbereich \b der Schicht 41 stellt gleichzeitig die zweite Elektrode des Kondensators 1 dar. Der über der Kanalzone 23 des Feldeffekttransistors 2 angeordnete Teilbereich der Schicht 4 stellt gleichzeitig die Gateelektrode des Feldeffekttransistors 2 des Speicherelementes dar.
Beim Abschalten einer Wortleitung, beispielsweise der Wortleitung 41, tritt an der Gegenelektrode des Speicherkondensators, in dem angeg Äenen Beispiel an der Elektrode la des Speicherkondensators, ein nicht störender Spannungssprung auf, der nur eine reversible Spannungsänderung hervorruft
Parasitäre Kapazitäten, die infolge einer Überlappung zwischen dem vorhandenen Gateanschluß des Transistors und der Bitleitung auftreten, lassen sich durch einen an sich bekannten lonenimplantationsschritt vermeiden. In der F i g. 4 ist eine Aufsicht auf ein Ein-Transistor-Speicherelement ohne Gateüberlappung zwischen dem Gate des Feldeffekttransistors und der diffundierten Bitleitung dargestellt Einzelheiten der F i g. 4, die bereits im Zusammenhang mit den anderen Figuren erläutert wurden, tragen die entsprechenden Bezugszeichen. Das Gate des Transistors 2 ist mit der Wortleitung 4 elektrisch verbunden. Die eine Elektrode des Kondensators 1 ist mit dem Draingebiet des Transistors 2 verbunden, während die andere Elektrode des Kondensators 1 mit der Wortleitung 4i verbinden ist. Das Gate des Transistors 20 ist mit der Wortleitung 41 verbunden. Die eine Elektrode des Kondensators 10 ist T»iit dem Draingebiet des Transistors 20 und die andere Elektrode mit der Wortleitung 4 verbunden. Zur Vermeidung von parasitären Kapazitäten infolge einer Überlappung zwischen dem vorhandenen Gate und der diffundierten Bitleitung sollen gemäß einer Weiterbildung der Erfindung in die Bereiche 25 und 26 des Transistors 2 und in die Bereiche 260 und 250 des Transistors 20 Ionen implantiert werden. Vorzugsweise werden in diese Bereiche Bor- bzw. Phosphorionen implantiert.
Hierzu 2 Blatt Zeichnungen

Claims (2)

1 Patentansprüche;
1. Matrix mit Ein-Transistor-Speicherelementen auf einem Substrat mit einem Substratanschluß, bei der die En-Transistor-Speicberelemente jeweils aus einer Kapazität und einem Feldeffekttransistor bestehen, wobei Gateanschlüsse von Feldeffekttransistoren einer Zeile der Matrix mit einer Wortleitung verbunden sind und wobei Source- bzw. Drainanschlüsse von Feldeffekttransistoren einer Spalte der Matrix mit einer Bitleitung und die Drain- bzw. Sourceanschlüsse der Transistoren mit einer Elektrode des Kondensators verbunden sind, dadurch gekennzeichnet, daß die Gegenelektroden [Xb) in einer Zeile der Matrix angeordneter Kondensatoren (1) mit jeweils einer benachbarten Wortleitung (41) verbunden sind.
2. Matrix mit Ein-Transistor-Speicherelementen nach Anspruch 1, bei der die Ein-Transistor-Spiicherelemente jeweils so aufge- baut sind, daß in dem Substrat ein diffundierter Bereich (la. Ic, 22) und ein weiterer diffundierter Bereich (24) angeordnet sind, wobei der Bereich gleichzeitig die Elektrode des Kondensators, den Drain- bzw. Sourcebereich des Kondensators und M die Verbindung zwischen der Elektrode und dem Bereich darstellt, und wobei der weitere Bereich gleichzeitig den Source- bzw. Drainbereich des Transistors und die Bitleitung darstellt, bei der auf dem Substrat eine elektrisch isolierende Schicht aufgebracht ii··, wobei diese Schicht oberhalb der Elektrode das Dielektrikum des Kondensators und oberhalb des zwischen dem Source- bzw. Drainbereich angeordneten Kanals des Transistors den
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