DE2334318B2 - Verfahren zum Umwandten eines Analogsignals in ein Digitalsignal - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zum Umwandeln eines Analogsignal in ein Digitalsignal nach dem Oberbegriff des Patentanspruchs 1.

Ein solches Verfahren ist in der US-PS 35 41 315 beschrieben. Hierzu ist folgendes festzustellen. Bei dem dort beschriebenen Verfahren wird das umzuwandelnde Analogsignal in ein in einem Zwischenspeicher festzuhaltendes erstes Digitalsignal D\ mit Πι Digitalstellen umgewandelt. Außerdem wird dieses Digitals'gnal D\ über einen Digital-Analog-Wandler in ein analoges Vergieichssignal zurückgewandelt, welches dann unter Entstehung eines analogen Differenzsignals mit dem ursprünglichen Analogsignal verglichen wird. Schließlich wird das analoge Differenzsigna! mittels eines Analog-Digiial-Wandlers in ein zweites Digitalsignal D· mit n< Digitalstellen übergeführt. Beide Digitalsignale /Ji und Di ergeben zusammen das gewünschte Digitalsignal, wobei die höheren Digitalstcllcn dieses Digitalsignals vom Signal D\ und die niedrigsten Digitalstellen vom Signal D> übernommen und die höheren Digitalsteilen des S'jnals D> zur Korrektur des Signals D₁ verwendet werden.

Bei dem bekannten Verfahren wird somit in einer ersten Phase das zu quantisierendc Analogsignal zunächst in ein Digilalsign.il D\ mit geringerer Auflösung und damit Genauigkeit ab. es der Genauigkeit des angestrebten Endergebnisses entspricht, umgesetzt. In einer /weiten Phase wird dann das bis dahin erhaltene und relativ ungenaue Tciidigiialsignal Di in ein entsprechendes analoges Zwischensignal umgesetzt und mit dem analogen Eingangssignal im Sinne einer Differenzbildung verglichen. Das so erhaltene analoge Diffcrenzsignal wird in einer dritten Phase in ein zweites Digitalsignal D₁ umgesetzt. In einer vierten und letzten Phase werden das erste und das zweite Digitalsignal mittels einer Logikschaltung zu dem gewünschten Endergebnis zusammengefügt.

fiin Nachteil dieses Verfahrens ist der hohe Bedarf an .Schaltungsmitteln. Es benötigt ein komplettes Addier/ Subtrahierwerk mit einer der Auflösung lies durch die Gcsamtanlagc gegebenen Analog Digital-Wandlers entsprechenden SlellcnZähl. Beträgt z. B. die Auflösung dieses Analog-Digital-Wandlers im Dualsystem K Bit. dann muß das erste Digitalsignal D\ mit einer Auflösung von in+ I Bit und das /weite Digitalsignal D.» mit einer Auflösung von n+1 Bit erzeugt werden, wobei (m t- η)= Κ ist.

Bei dem in dor Uf; "S 35 73 796 beschriebenen Verführen bestellt this erste Digilalsign.il D, zunächst nur aus einer Digitalstelle, mit deren Hilfe ein erstes Vergleichsignal erzeugt wird. Dieses analoge Vergleich signal liefert zusammen mit dem ursprünglichen Signal ein analoges Differenzsignal, das durch Umwandlung die zweite Digitalstelle des Ergebnisses liefert. Diese wird mit dem Signal D₁ zusammengefaßt und nimmt zusammen mit dem Signal D\ bei einer zu der dritten Digitalstelle des Ergebnisses führenden Wiederholung des beschriebenen Vorgangs die Rolle des ersten Digitalsignals D\. Das Verfahren wird sukzessive so oft wiederholt, bis die gewünschte Stellengenauigkeit durch sukzessive Approximation erreicht ist.

Der Erfindung liegt die Aufgabe zugrunde, den Schaltungsmittelbedarf bei dem Verfahren nach dor US-PS 35 41 315 zu vermeiden und ein Verfahren der schrittweisen Näherung bei der Umwandlung eines Analogsignals in ein Digitalsignal anzugeben, das unter Verzicht auf die erhöhte Auflösung bei der Erzeugung der beiden Teil-Digitalsignale D₁ und D₁ bei gleicher Auflösung weniger Zeit als die bekannten Verfahren braucht, oder anders ausgedrückt, uas bei gleichem Gesamtzeitbedarf mit dem Verfahren nach der US-PS 35 41315 zu einer höheren Auflösung, also einer genaueren Quantisierung führt.

Dies wird erfindungsgemäß mit dem im Patentanspruch 1 angegebenen Verfahren erreicht.

Das diesen Analog-Digital-Wandlern zugrunde liegende Verfahren der schrittweisen Näherung arbeitet so. daß schrittweise von der ersten bis zur letzten Bitstelle jeweils eine der Bitstelle entsprechende Speicher/eile gesetzt wird, daß dabei nach jedem Schritt über einen Digital-Analog-Wandler ein den gesetzten Speicherzellen entsprechendes analoges Ausgangssignal gebildet wird und daß dieses analoge Ausgangssignal mit dem um Eingang der Gesuintanlage anhängigen und umzuwandelnden ursprünglichen Analogsignal verglichen wird. Das von der Differenz dieser beiden Analogsignale abhängige Komparator-Ausgangssignal bewirkt, daß die beim jeweils letzten Schritt gesetzte Speicherzelle entweder gelöscht oder nicht gclös'.'ht wird, je nachdem, ob das vom Digital-Analog-Wandler gebildete analoge Ausgangssignal kleiner oder größer ist als das Analogsignal des Eingangs.

Bei einem solchen Verfahren arbeitet der Digital-Analog-Wandler als digital einstellbare Eknspannungsquellc. Seine analoge Ausgangsspaiinung steht in einem eindeutigen Zusammenhang mit seinem vom Speicher gelieferten Eingangssignal, nämlich

ι-, - ι

Κ:'

«2

wo'jci die ß„'s die digitalen Bitinformationen des -,-, Analogsignais des Eingangs bedeuten, die entweder c'cn Wert 0 oder den Wert 1 haben.

In einer praktischen Ausführung dieses Verfahrens

bewirkt ein einem Steuerteil zugefiihrter Startimpuls.

daß zunächst alle Speicherzellen gelöscht werden bis

_hll auf die erste, die gesetzt wird. Gleichzeitig wird in einem .SchiebcrcLMsier die erste Zelle gesetzt und ;illc übrigen gelöscht. Durch das Setzen der ersten Speicherzelle wird die erste Bitstellc des Digital-Analog-Wandlers eingeschaltet (W₁ = I). Der Digital-Analog-Wandler

,,, erzeugt dann das anak ge Signal

Dieses Signal wird vom Komparator mit dem Analogsignal Ui des Eingangs verglichen. Ist U.\>Ui. dann bereitet das entsprechende Komparator-Ausgangssignal Uk das Löschen der ersten Zelle im Speicher vor. Inzwischen hat ein im Steuerteil der Anlage eingebauter Taktgcneralor, der durch den Startimpiils getriggert anläuft, den ersten Schicbeimpuls erzeugt. Damit wird der Inhalt der ersten Zelle des Schieberegisters in die zweite Zelle geschoben, was ein Setzen der zweiten Speicherzelle und damit das Einschalten der /weiten Stelle des Digital-Analog-Wandlers bewirkt.

Gleichzeitig mit dem Setzen der zweiten Speicherzelle wird die erste Speicherzelle gelöscht. Das analoge Ausgangssignal des Digital-Analog-Wandlcrs beträgt jetzt

V_x = V_n

Wiirc die erste Speicherzelle nicht gelöscht worden, so würde es jetzt

·■ G · 1)

betragen.

Wieder ermittelt der Komparator, ob U.\ größer als Ui ist und bewirkt gegebenenfalls das Löschen der zweiten Zelle im Speicher. Dieses Verfahren wird forlgesetzt bis zur letzten Bitstellc. Ist die Entscheidung getroffen, ob die letzte Bitstelle den Wert 0 oder den Wert 1 hat. dann stellt der Speicherinhalt das digitalisierte Äquivalent des analogen Eingangssignals dar.

Für eine der Bitstellenzahl entsprechende Genauigkeit des Verfahrens darf eine Entscheidung des Komparators. ob die jeweilige Speicherzelle gesetzt bleiben oder wieder gelöscht werden soll, erst getroffen werden, wenn das analoge Ausgangssignal des Digital-Analog-Wandlers auf einen Wert eingeschwungen ist. der sich von dem endgültigen Wert nur um einen Betrag unterscheidet, der kleiner ist als der halbe Wert der letzten Bitstelle. Dem üblichen Sprachgebrauch entsprechend muß der Digital-Analog-Wandler auf eine Genauigkeit von LSB/2 (LSB = least significant bit = Wert der niedrigsten und letzten Bitstelle) eingeschwungen sein. Dies heißt, daß der dem Quantisierungswert entsprechende Analogwert sich nur um LSB/2 vom Analogsignal des Eingangs unterscheiden darf. Dies gilt jedoch nur für die letzte Bitstelle. Für alle übrigen Stellen hat der zulässige Fehler einen zunächst eigentlich unterschiedlichen positiven und negativen Wert. Handelt es sich z. B. um einen Analog-Digital-Wandler mit η Bit Auflösung und soll im Laufe des Quantisierungsvorganges das K-it Bit ermittelt werden, so gilt für den zulässigen Fehler:

+ LSB/2

(= halber Wert der letzten Bitstelle) und voneinander trennen lassen, bedeutet dies für den praktischen Fall, daß alle am Quantisierungsvorgang beteiligten Bauelemente der Gesamtanlage eine Genauigkeit von LSB/2 zulassen müssen und daß sich be

Ί der Ermittlung der einzelnen Bits alle Signale, die sich im Laufe des Quantisierungsvorganges ändern, ihreir Endwert auf einen durch die Syslemgenauigkeil vorgegebenen Wert (LSB/2) genähert haben müssen bevor sie zu einer Entscheidung herangezogen werder

i" können.

Der Zeitbedarf pro Bitstelle für den Analog-Digital Wandler nach dem Verfahren der schrittweiser Näherung setzt sich zusammen aus dem Zeitbedarf de« Digitalteils, dem Zeitbedarf des Komparalors und den

ι. Zeitbedarf des Digital-Analog-Wandlcrs, dessen analoges Ausgangssignal bis auf den ^ "''-fachen Tei

(= LSB/2) der maximal möglichen Ausgangsspannunj; pintrhwingrn muß. Dabei ist zu beachten, daß bei dei

:i> Anwendung eines Digital-Analog-Wandlers in der al· Analog-Digital-Wandler wirksamen Gcsamtlage in ungünstigsten Fall nicht alle Stellen gleichzeitig sondern nur die höchste Stelle allein eingeschaltet wire und auf den ' /.'"-fachen Teil des maximal möglicher

.'"> analogen Ausgangssignals des Digital-Analog-Wand lers einschwingen muß.

Bei hochauflösenden Wandlern ist dabei üblieherwei se de* Zeitbedarf des Digital-Analog-Wandlers dci dominierende Teil. Der Zeitbedarf des Digital-Analog

in Wandlers bis zum Einschwingen auf eine durch dii Bitstellenzahl vorgegebene Genauigkeit steht in einen eindeutigen Verhältnis zu der Bitstellenzahl selbst. Da' Einschwingverhalten vieler Digital-Analog-Wandlei läßt sich auf das Einschwingverhalten eines einfacher

r. /?C-Gliedes zurückführen. Dies gilt insbesondere be hoher Bitzahl, wenn der Zeitanteil der treibender Stromquellen vernachlässigt werden kann. Für der Spannungsverlauf an einem RC-G\\cd. das über eim Konstantstromquelle mit dem Strom /aufgeladen wird

i" gilt bekanntlich

(Wert der K-ten Bitstelle),

wenn Ct., bis G_n die Werte der Bitstellen (K+ 1) bis π darstellen. Der dem Quantisierungswert entsprechende Analogwert darf nur um LSB/2 größer, aber um einen beträchtlichen Wert kleiner sein als das Analogsignal des Eingangs, da der noch fehlende Betrag von den folgenden Bitstellen aufgefüllt werden kann. Da sich aber der positive und der negative Fehler nicht

Γ =

mit r = R C .

Soll die Spannung am RC-Glied mit einer Genauig keit von n Bit eins'M winden id. h. ^ » ' R · ' fehlt nocl

vom endgültigen Wem. so pill:

■-»■'·(■-ί

oder als Zeitbedarf bis zum Einschwingen der Span nung am RC-Kreis auf η Bit Genauigkeit

f =

;i · In 2 .

Als Gesamtzeitbedarf Tür einen ii-Bit Analog-Digi tal-Wandler nach dem Verfahren der schrittweise! Näherung mit konstanter Taktzeit ergibt sich dann

T = n(t_K

+ η

In 2).

wobei fA. die Verzögerungszeit des Komparators und t die Verzögerungszeit des Digitalteils darstellt.

Aus der letzten Gleichung geht hervor, daß die höh Auflösung auch einen hohen Gesamtzeitbedarf verur sacht.

Der vorliegenden Ofindung liegt, wie bereits bemerkt, die Aufgabe zugrunde, das beschriebene Verfahren vorteilhaft so auszugestalten, daß bei gleicher Auflösung weniger Gesamtzeil gebrauch! wird oder, anders ausgedrückt, daß bei gleichem Gesamtzeitbedarf die Auflösung höher, also die Quantisierung des Analog-Digital-Wandlers genauer wird. Dabei wird im folfiflden der Analog-Digital-Wandler — wie üblich — kurz iils A/D-Wandler, der Digital-Analog-Wandler als D/A-Wandler bezeichnet.

Der Erfindung liegt der Gedanke zugr.indc. daß sich der Qiianlisierungsvorgang eines A/D-Wandlers auch durchführen laßt, wenn die ersten Bitstellcn nicht mit der vollen Genauigkeit des Gesamtsystems ermittelt werden, sondern noch einen gewissen Fehler enthalten dürfen, der in einem zusätzlichen Zwischenschritt korrigiert wird. Is ist dabei gleichgültig, ob der F'ehler durch nicht ausreichende Zeit zum Einschwingen irgendeines Wrindlcr'.cücs oder durch un^cnHue Bauelemente verursacht wurde. Daher kann das Verfahren unter Verzicht auf höchstmögliche Geschwindigkeit auch dazu verwendet werden, um in einem zusätzlichen Zwischenschritt Fehler zu korrigieren, die durch Verwendung eines ungenauen A/D-Wandlers hervorgerufen wurden. Wichtig ist dabei nur, daß. falls zunächst eine Gruppe von K Bits ermittelt wurde, der Fehler

nicht größer ist als ^[Kj 1--SBi₁J. Dabei stellt K den Betrag der K-ten Bitstellc und LSBf₁₁,, den Betrag der nicdcrwertigstcn Bitstelle des kompletten A/D-Wandlerf dar.

Im Folgeschritt wird dann der dem ermittelten Quantisierungswcrt entsprechende Analogwert, der über den D/A-Wandler gewonnen wird, mit dem ursprünglichen Analogsignal des Eingangs verglichen, Ist dieser Analogwert kleiner als der des An-Jogsignals des Eingangs, dann kann der noch fehlende Betrag von den folgenden Bestellen aufgefüllt werden, da der Fehler vereinbarungsgemäß nicht größer als C — 2 LSBfcinj ist. 1st der dem Quantisicrungswert

entsprechende Analogwert jedoch größer als der des Analogsignals des Eingangs, dann jedoch sicher

höchstens um den Wert [K--= LSB|_C,„J. Der Quantisierungswert muß dann um den Betrag der K-ten Bitstelle vermindert werden.

Anhand zweier praktischer Anwendungsmöglichkeiten, von denen die erste das oben erwähnte Verfahren der schrittweisen Näherung verwendet und die zweite unabhängig ist vom speziell verwendeten Umwandlungsverfahren, soll die Erfindung näher erläutert werden. Entsprechende Blockdiagramme sind in den Fig.! und 2 der Zeichnung dargestellt.

In Fig. I ist das Beispiel eines 8-Bit A/D-Wandlers dargestellt, bei dem das Verfahren der schrittweisen Näherung mit dem erfindungsgemäßen Zwischentakt-Verfahren angewendet wird, wobei ein Zwischentakt nach vier Schritten eingefügt ist. Ein Komparator 1 hat zwei Eingänge, von denen einer mit einem Eingang 2 für ein Analogsignal Ue und der andere mit dem Ausgang eines 8-Bit D/A-Wandlers 3 verbunden ist, der ein analoges Ausgangssignal U_A liefert. Der D/A-Wandler 3 hat acht digitale Eingänge, die zu acht Ausgängen des digitalen Gesamtausgangs 4 des A/D-Wandlers führen. Die ersten vier Eingänge des D/A-Wandiers 3 sind außerdem mit den vier parallelen Ausgängen eines 4-Bit Birärzählers 5 verbunden, der als Süeicher arbeitet. Die anderen vier Eingänge des D/A-Wandlers 3 sind mit den vier Ausgängen eines 4-Bit-Speichers 6 verbunden. Die jeweils vier Eingänge des Binärzähltrs 5 und des Speichers 6 sind mit den acht parallelen Ausgängen eines 9-Bit-Schieberegisters 7 verbunden. Der Binärzähler 5 hat außer den parallelen Setzeingängen parallele Löschcingänge. Durch einen Ausgangsbefehl eines Steuerteils 8 können sowohl sämtliche Zellen des Binärzählers 5 als auch des Speichers 6 jeweils gelöscht werden. Außerdem besteht eine Verbindung des Binärzählers 5 mit dem Steuerteil 8. über die der Binärzähkr 5 beim Zwischentakt zurückgeschoben werden kann. Der Eingang des Steucrteils 8 liegt am Ausgang des Komparator I mit dem Ausgangssignal Ι/κ. Außerdem ist ein Ausgang des Steuerteils 8 mit dem Steuereingang des Schieberegisters 7 verbunden, über den Start- und Schiebeimpuh eingegeben werden.

Zunächst läuft der Quantisierungsvorgang ab, wie nhnn hrwhirhrn hU zur virrtnn Bitstelle. Kl dip Entscheidung getroffen, ob die vierte Bitstcllo 0 oder I ist. dann stellt der Inhalt des Speichers 5 das mit 4 Bit quantisierte Analogsignal des Eingangs dar. Die ersten 4 Bit wurden in der gleichen Art und Weise wie beim konventionellen Verfahren der schrittweisen Näherung ermittelt. Dabei sind jedoch die Taktzeiten so kurz gemacht, daß der A/D-Wandler 3 bei jedem Schritt nicht auf 8-Bit Genauigkeit, sondern nur auf 4-Bit Genauigkeit einschwingen kann. Am Ende der ersten vier Quanlisierungstakte beträgt der Fehler also maximal ± dem Wert der 4. Bitstelle. Ist die an den Komparatoreingängen vorhandene Differenz der Eingangssignale Ui — U.\>0, so kann sie durch die folgenden Stellen kompensiert werden. Ist sie aber <0. so ist der bis jetzt ermittelte Digitalwert offensichtlich um den Wert des 4. Bit zu groß. In der Zwischentaktperiode nach dem vierten Takt hat der D/A-Wandler 3

Zeit, auf die volle Genauigkeit von = LSB einzuschwingen. Der Komparator 1 kann nach dem Ende der Zwischentaktperiode ermitteln, ob die Differenz seiner Eingangssignale kleiner oder größer als Null ist. ob also vom bereits ermittelten Digitalwert der Wert der 4. Bitstelle abgezogen werden muß oder nicht. Die Subtraktion des Wertes der 4. Bitstelle gestaltet sich dadurch sehr einfach, daß die ersten vier Speicherzellen in Form eines rückwärtszählenden Binärzählers 5 mit parallelen Setz- und Löscheingängen und parallelen Ausgängen ausgebildet sind. Das Signal, das der Komparator 1 am Ende der Zwischentaktperiode abgibt, entscheidet, ob der Binärzähler 5 um den Wert des 4. Bits zurückgesetzt wird oder nicht. Einfaches Löschen der 4. Bitstelle wäre nicht ausreichend, da sie bei gewissen Spannungswerten ja den Wert Null hat. Der Abgleichvorgang verläuft nun weiter wie üblich.

In einem n-Bit A/D-Wand!er nach dem Verfahren der schrittweisen Näherung muß die erste Stelle mit einer Absolutgenauigkeit von π Bit einschwingen. Die zweite und alle folgenden Stellen müssen mit der gleichen Absolutgenauigkeit einschwingen. Die relative, auf den Gesamthub der jeweiligen Stelle bezogene Genauigkeit nimmt jedoch von Stelle zu Stelle ab. Die erste Stelle des A/D-Wandlers 3 erzeugt, falls sie auf eine π Bit entsprechende Genauigkeit eingeschwungen ist, eine Spannung

-■*■(■ ^)-

Die /weite Stelle, die nur auf die halbe Amplitude, aber auf die gleiche absolute Genauigkeit einschwingen muß, erzeugt eine Spannung

Die Relativgenauigkeit der /weiten Stelle ist also offensichtlich um I Bit, die der dritten Stelle um 2 Bit verringert usw.

Das bedeutet aber, daß an der 5. Bitstelle die relative Genauigkeit des analogen Ausgangssignals des γ}/_α. Wandlers 3 wieder nur 4 Rit betr^atTi*n nv^m' s^rni* können in der Zwischentaktperiode und in der zweiten Hälfte des Quantisierungsvorgangs die gleichen Takt zeiten wie in der ersten verwendet werden. Lediglich die Zeit für die 5. Bitstelle muß etwas langer sein, da nach dem Zwischentakt unter Umständen die erste Stelle des D/A-Wandlers 3 umgeschaltet werden muß und alle Signale auf 8 Bit Genauigkeit einschwingen müssen. Beim Zwischentaktverfahren müssen, falls der A/D-Wandler η Bit hat, alle Stellen mit einer

Genauigkeit von = Bit einschwingen, mit Ausnahme der

Stelle nach dem Zwischentakt, die mit voller Genauigkeit einschwingen muß. Das erfindungsgemäße Verfahren mit Zwischentakt ist also schneller als das einfache Verfahren bei gleicher Gesamtgenauigkeit.

Ein weiterer Vorteil ergibt sich, wenn man den A/D-Wandler zusammen mit einem Abtast-Haltekreis betreibt. Üblicherweise kann in einem derartigen Fall mit der Quantisierung erst begonnen werden, wenn das Ausgangssignal des Abtast-Haltekreises auf eine durch die Auflösung des A/D-Wandlers vorgegebene Genauigkeit eingeschwungen ist. Beim erfindungsgemäßen Zwischentaktverfahren kann beieits mit der Quantisierung begonnen werden, wenn das Ausgangssignal auf

eine = entsprechende Genauigkeit eingeschwungen ist.

Ks muß lediglich gewährleistet sein, daß die Ausgangsspannung des Abtast-Haltekreises zu Beginn der Zwischentaktperiode die durch den A/D-Wandlcr vorgegebene Genauigkeit erreicht hat.

Das erfindungsgemäße Zwischentaktverfahren ist unabhängig von dem geschilderten Beispiel nicht auf einen einzigen Zwischentakt beschränkt. Es können auch zwei, gegebenenfalls mehrere Zwischentakte eingeführt werden, was bei extrem hoher Auflösung, beispielsweise 16 Bit, von Vorteil ist.

Die zweite praktische Anwendungsmöglichkeit eines erfindungsgemäßen Verfahrens soll am Beispiel eines sogenannten Parallel-Serienwandlers für 12 Bit gezeigt werden. In F i g. 2 ist ein Eingang 2 mit einem Analogsignal Uf. mit einem ersten Abtast-Haltekreis 9 verbunden. Dessen Ausgang führt zu einem zweiten Abtast-Haltekreis 10 und zum Eingang eines ersten A/D-Wandlers 11 beliebiger Bauart und Methode für 6 Bit. Die sechs Ausgänge des A/D-Wandlers 11 sind mit den sechs Eingängen eines als Zwischenspeicher fungierenden Binärzäh'ers 12 verbunden, dessen sechs Ausgänge mit sechs von zwölf Eingängen eines 12-Bit-PuffersDeichers 13 verbunden sind. Außerdem liegen diese sechs Ausgänge an den sechs Eingängen eines D/A-Wandlers 14 mit 12 Bit Genauigkeit. Der Ausgang dieses D/A-Wandlers 14 liegt mit dem Ausgang des Aotast-Haltekreises 10 an einem Summationspunkt 15 und an einem von zwei Eingängen eines !Comparators 15, der-sen anderer Eingang auf Bezugspotential und dessen Ausgang am Steuereingang für Schiebeimpulse des Binärzählers 12 liegt.

Mit dem Summationspunkt 15 ist über einen Verstärker 17 der Eingang eines zweiten A/D-Wandlers 18 beliebiger Bauart und Methode für 6 Bit verbunden. Dessen sechs Ausgänge liegen an den anderen sechs Eingängen des Pufferspeichers 13. Zwölf Binärausgänge bildenden Ausgang 4 des Gesamt-A/D-Wandlers.

Während der ersten Taktperiode mit sechs Quantisierungsschritten verarbeitet der erste A/D Wandler Il die ersten 6 Bit mit 6 Bit Genauigkeit. Zu Beginn dor Zwischentaktperiode nach dem sechsten Quantisieriinnccrhriu wird el»« F.rgehnis in den Rinär/iihler 12 parallel übernommen und gleichzeitig der D/A-Wandler 14 entsprechend eingestellt. Der /weite Abtast-Halte kreis 10 hat in/wischen das Analogsignal ί ', des Eingangs 2 vom ersten Abtast-Haltekreis 9 übernommen. Während der Zwischentaktperiode und auch später steht an dem Summationspunkt 15 die Differenz /wischen dem Analogsignal Lh des Eingangs 2 und dem analogen Ausgangssignal des D/\-Wandlers 14. Wird die Spannung am Summationspunkt 15 negativ, so war der bisher ermittelte Digimlwert /u groß. Der Komparator 16 spricht an und bewirkt /ur Korrektur eine Verschiebung des Speicherinhaltes des Binär/ählers 12 um eine Stelle rückwärts. Der D/A-Wandler 14 ändert dadurch seine Spannung. Das nun positive Diffcrcnzsignal am Summationspunkt 15 wird während der zweiten Taktperiode mit den weiteren sechs Quantisierungsschritten über den Verstärker 17 dem zweiten A/D-Wandler 18 zugeführt, der die noch fehelndcn 6 Bit ermittelt. Nach der Korrektur wird der Inhalt des Binär/ählcrs 12 in den Pufferspeicher 13 übernommen und steht am Ende der zweiten Taktperiode zusammen mit dem vom A/O-Wandler 18 gelieferten Ergebnis als digitales Ausgangssignal am Ausgang 4 zur Verfügung.

Eine vorteilhafte Erweiterung besteht darin, daß während der /weiten Taktperiode, nachdem der Inhalt des Binärzählers 12 korrigiert wurde und in den Pufferspeicher 13 eingegeben worden ist. der A/D-Wandler 11 bereits wieder ein neues Eingangssignal quantisieren kann. Durch eine solche Verschachtelung bei der durch einen Zwischentakt aufgeteilten Quantisierung läßt sich insgesamt Zeit einsparen. Dies kann noch erweitert werden, wenn mehr als ein Zwischentakt und entsprechend viele A/D-Wandler verwendet werden. Es besteht auch die Möglichkeit bei beispielsweise zwei Zwischentakten, daß ein A/D-Wandler mehrmals bei der Quantisierung eines einzigen analogen Eingangssignal ausgenutzt wird. Dazu muß nicht nur die entsprechende Zahl der Zwischenspeicher usw. vorgesehen werden, sondern es müssen wie bei der oben erwähnten Verschachtelung entsprechende Schalter 19 in die Verbindungsleitungen eingefügt werden, die verhindern, daß sich die einzelnen Speicherinhalte gegenseitig stören. Gegenüber einem einfachen Quantisierungsverfahren benötigt das erfindungsgemäße Verfahren in der zweiten geschilderten Version mit Zwischentakt nur den zusätzlichen Kornparator 16 und die Ausbildung des 6-Bit-Zwischenspeichers als Binärzähler 12 sowie einen geringfügigen

Mehraufwand im Steuerteil. Miniiii kommt ein geringfügiger Mehrbedarf an Zeit, um die Entscheidung zu treffen, ob i!er Quantisierungswert um ilen Wert der 6. Bitstellc verringert werden soll oder nicht. Dieser Mehraufwand an Zeit ist jedoch gegenüber dem

Mehraufwand an Zeit und Bauelementen, den man bei dem einfachen Verfahren für einen 12-Bit A/D- Wandler mit 12 Bit Genauigkeit berücksichtigen müßte, zu vernachlässigen.

liier/u 1 Hliitt /eichnuimen

Claims (8)

Patentansprüche:

1. Verfahren zum Umwandeln eines Analogsignals in ein Digitalsignal unter Verwendung eines Analog-Digital-Wandlers, eines Zwischenspeichers, eines Digital-Analog-Wandlers sowie eines Differenzbildners, bei dem des umzuwandelnde und am Eingang des Analog-Digital-Wandlers anhängige analoge Eingangssignal zunächst in ein erstes Digitalsignal übergeführt und im Zwischenspeicher festgehalten wird, bei dem außerdem das erste Digitalsignal über den Digital-Analog-Wandler in ein analoges Vergleichssignal übergeführt und dieses analoge Vergleichssignal vom analogen Eingangssignal mittels des Differenzbildners subtrahiert und das dabei entstehende analoge Differenzsignal ebenfalls in einem Analog-Digital-Wandler in ein zweites Digitalsignal umgewandelt wird und bei dem schließlich «las zweite Digitalsignal zur Ergänzung des der Darstellung der höherwertigen Digiiaisteilen des digitalen Endergebnisses der Umwandlung dienenden und aufgrund des ersten Digitalsignals entstandenen sowie in einem Zwischenspeicher festgehaltenen ersten Teilergebnisses vorgesehen ist, dadurch gekennzeichnet, daß während des Vergleiches zwischen dem analogen Eingangssignal (Ur) und dem analogen Vergleichssignal (U%) das Vorzeichen der Differenz festgestellt und beim Vorliegen eines negativen Vorzeichens dieser Differenz ei■■ ; Korrektur des zwischengcspcichcrten ersten Digitalsignals im Sinne eines Anglcichs an den tatsächlichen Digitalwert des analogen Eingangssignals fCr/ausgclöM wirt¹ und daß schließlich das zweite Digiialsignal ohne weitere Änderung zwecks Bildung endgültigen Digitalsignals an das durch das korrigierte erste Digitalsignal gegebene erste Teilergebnis unmittelbar angehängt wird.

2. Verfahren nach Anspruch I, dadurch gekennzeichnet, daß auf Binär-Grundlagc aufgebaute Digitalsignalc verwendet sind.

3. Verfahren nach Anspruch 1 und 2. dadurch gekennzeichnet, daß bei dem der Erzeugung der beiden Digitalsignale im Analog-Digital-Wandler dienenden Quantisierungsvorgang des am Signaleingang (2) anhängigen umzuwandelnden Analogsignals (Ui) ein Zwischentakt eingefügt ist und daß während des Zwischentaktes das analoge Vcrgleichssignal (U.\) mit dem umzuwandelnden Analogsignal (Ui) verglichen und das Vorzeichen des Vergleichsergebnisses bestimmt und gegebenenfalls die beim Vorliegen eines negativen Vorzeichens notwendige Korrektur des durch das erste Digitalsignal gegebenen ersten Teilergebnisses erfolgt.

4. Verfahren nach den Ansprüchen I bis 3, dadurch gekennzeichnet, daß das endgültige Digitalsignal durch schrittweise Näherung aus dem am Signaleingang (2) anhängigen umzuwandelnden Analogsignal (Ui) gewonnen wird, daß hierzu schrittweise zur Abarbeitung der ersten bis zur letzten Digitalstellc jeweils entsprechende Speicherzellen der Zwischenspeicher (5,6) gesetzt werden, daß dabei nach jedem Setzen der Speicherzellen über den Digital-Analog-Wandler (3) ein den gesetzten und das erste Digitalsignal enthaltenden Speicherzellen entsprechendes analoges Vcrgleichssignal (U\) gebildet wird, welches dem bereits quantisicrtcn Teil des umzuwandelnden Analogsignal (I/^entspricht, daß dieses analoge Vergleichssignal (Ua) mit dem Analogsignal (Ut) des Eingangs (2) in einem Komparator (1) verglichen und das dabei entstehende Vergleichsergebnis auf sein Vorzeichen geprüft

ι wird, und daß beim Vorliegen eines positiven Vorzeichens des Vergleichsergebnisses das Komparatorausgangssignal (Uk) lediglich zur Erzeugung des der nächsten Digitalstelle des Endergebnisses dienende jeweilige zweite Digitalsignal und im Falle

in eines negativen Vorzeichens außerdem zur Korrektur des bisher gespeicherten Ergebnisses verwendet wird, indem die bei den dem Vergleich vorangegangenen Schritt gesetzte Speicherzelle gesetzt bleibt oder gelöscht wird, je nachdem, ob das vom

π Digital-Analog-Wandler (3) gebildete analoge Ausgangssignal (Ua) kleiner oder größer ist als das am Signaleingang (2) anliegende Analogsignal (Ui-)

5. Verfahren nach Anspruch 2 und 4, dadurch gekennzeichnet, daß ein Schieberegister (7) verwen-

_>u det wird, dessen erste Zelle beim Beginn des Quäniisierungsvorgangs durch einen Stariimpuis gleichzeitig mit der ersten Zelle eines als Zwischenspeicher für die Bitstellen des ersten Digitalsignals fungierenden Binärzählers (S) und mit der ersten

_>-, Stelle des Digital-Analog-Wandlers (3) gesetzt wird, während alle übrigen Zellen des Schieberegisters (7). des Binärzählers (S) und eines für die Bitstellen des zweiten Digitalsignals zuständigen Speichers (6) ge'öscht werden, daß weiterhin nach dem ersten

in Quantisicrungsschriit der Inhalt der ersten Zelle des Schieberegisters (7) durch einen Schiebeimpuls in die zweite Zelle geschoben wird, die ihrerseits ein Setzen der zweiten Zelle des Binärzählcrs (5) bzw. des Speichers (6) und der zweiten Stelle des

i. Digital-Analog-Wandlers (3) bewirkt, und daß der entsprechende Vorgang für alle Quantisicrungsschritte weiterläuft.

6. Verfahren nach Anspruch 3 und 5, dadurch gekennzeichnet, daß der Binä.-'.ählcr (5) nut den

in Speicherzellen für die Bitstcllcn vor dem bzw. den Zwischentakten als rückwärtszäiilendcr Binärzählcr mit parallelen Setz- und Löschcingängcn und mit parallelen Ausgängen ausgebildet ist und daß bei einem Komparatorausgangssignal (Uk). das evcntu-

i, eil die zuletzt gesetzte Speicherzelle löschen soll, der Inhalt des Binärzählcrs (5) um den Wert der letzten Bitsicllc vordem Zwischentakt zurückgesetzt wird.

7. Verfahren nach den Ansprüchen I bis 6, dadurch gekennzeichnet, daß in einer ersten Takipcriode ein

vi erster Analog-Digital-Wandler (11) einen Teil des endgültigen Digitalsignals mit geringerer Genauigkeit erzeugt, als der Endgenauigkeit entspricht, und ihn in einen als Zwischenspeicher fungierenden Binarzähler (12) und in den Digital-Analog-Wandler

r, (14) eingibt, daß während des Zwischentaktes das Alisgangssignal des Digilal-Analog-Wandlers (14) mit dem Analogsignal (Ui) des Eingangs (2) verglichen wird, das zu Beginn des Zwischentaktcs von einem ersten Abtast-Haliekrcis (9) in einen

mi zweiten Abtast-Haltekrcis (10) übernommen wurde und von diesem zu einem Vergleichspunkt (15) geführt wird, daß ausgehend vom Vergleich gegebenenfalls der Inhalt des Zwischenspeichers (12) um eine Stelle korrigiert wird, daß nach dem

h·, Zwischentakt in einer zweiten Taktperiode die am Vergleichspunkt (15) stehende Differenz zweier Analogsignale einem zweiten Analog-Digital Wandler (18) zugeführt werden, der eine weitere

Quantisierung vornimmt, und zwar ebenfalls mit geringerer relativer Genauigkeit als der Endgenauigkeit entspricht, und daß sowohl der Inhalt des Zwischenspeichers (12) als auch das Ausgangssignal des zweiten Analog-Digital-Wandlers (18) auf einen Pufferspeicher (13) gegeben werden, der zum Ausgang (4) führt.

8. Verfahren nach Anspruch 5, dadurch gekennzeichnet, da? sich mindestens ein weiterer Zwischentakt und mindestens eine dritte Taktperiode anschließen, wobei die bei vorhergehenden Taktperioden verwendeten Elemente entweder für die weitere Quantisierung des ursprünglichen Analogsignals (U₁)OOCT für die gleichzeitige Quantisierung mindestens eines weiteren analogen Eingangssignal verwendet werden.