DE2313186A1

DE2313186A1 - CIRCUIT ARRANGEMENT FOR THE SECURED ENTRY OF BINARY INFORMATION IN A DIGITAL DATA PROCESSING SYSTEM, IN PARTICULAR FOR RAILWAY SECURITY

Info

Publication number: DE2313186A1
Application number: DE2313186A
Authority: DE
Inventors: Wilfried Dipl Phys Denecke
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1973-03-16
Filing date: 1973-03-16
Publication date: 1974-10-03
Also published as: AT335512B; ZA741603B; FR2221766B1; NL7403036A; FR2221766A1; IT1003787B; CH591186A5; CH582918A5; DE2313186B2; NL7403102A; DE2313186C3; ATA103274A; BE812319A; ATA103074A; AT335513B

Description

Schaltungsanordnung zum gesicherten-Eingeben von binären Informationen in eine digitale Datenverarbeitungsanlage, insbesondere für das EisenbahnsicherungswesenCircuit arrangement for the secure input of binary Information in a digital data processing system, especially for railway safety

Die Erfindung betrifft eine Schaltungsanordnung zum gesicherten Eingeben von binären Informationen in eine digitale Datenverarbeitungsanlage, insbesondere für das Eisenbahnsicherungswesen, über.jeweils eine Eingangsklemme eines Umschal tkontakt es unter Verwendung eines Speichergliedes mit einem Master-Slave-Plipflop, bei dem für den Master ein Ansteuerteil für eine Mehrheitsentscheidung von zwei Variablen und dem Ausgangssignal des Slaves vorgesehen ist, für die Verarbeitung von binären Schaltvariablen in Form von rechteckförmigen, zwischen hohem und tiefem Potential wechselnden Signalen vorgegebener Folgefrequenz, deren logische Werte durch einen Phasenunterschied von 180° der Signal spannungen dargestellt sind, wobei das Speicherglied der WahrheitstabelleThe invention relates to a circuit arrangement for the secured Input of binary information into a digital data processing system, especially for the railway safety system, via one input terminal each of a switch tcontact it using a memory link with a master-slave flip-flop with a control unit for the master for a majority decision of two variables and the output signal of the slave is provided for processing of binary switching variables in the form of rectangular, Signals of a given repetition frequency alternating between high and low potential, their logical values are represented by a phase difference of 180 ° of the signal voltages, the storage element of the truth table

.£H Qto Qt 1. £ H Qto Qt 1

LL. 00 00 00 LL. LL. 00 LL. 00 LL. LL. LL.

genügt. Hiermit ist die boolesche Gleichungenough. Herewith is the Boolean equation

Qt1 = S»R + Qto · (S+R) erfüllt. .Qt1 = S »R + Qto · (S + R) fulfilled. .

Bei modernen Informationsverarbeitungssystemen, z.B. bei der Eisenbahnsicherungstechnik, aber auch bei der Reaktorsteuerung,With modern information processing systems, e.g. with the Railway safety technology, but also with the reactor control,

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HSH/BüVPA 9/260/1032
HSH / Bü

409840/0443409840/0443

werden Schaltwerke "benötigt, deren Verknüpfungsglied er nach besonderen Sicherheitaprinzipien arbeiten müssen, damit über einen langen Zeitraum eine Datenverarbeitung garantiert werden kann, bei der auf keinen Pail betriebsgefährdende Fehler eintreten. Von den auf dem Markt befindlichen elektronischen Schaltkreissystemen wird unterschieden zwischen solchen, die" nach dem Fail-Safe-Prinzip arbeiten und solchen, die von diesem Prinzip abweichen, bei denen jedoch ein eingetretener Fehler unverzüglich selbsttätig ermittelt wird. Hierd.urch kann im Schaltwerk ohne Zeitverzögerung ein Zustand eingestellt werden, bei dem keine Betriebsgefährdung gegeben ist.are switching mechanisms "required, whose link he is after special security principles need to work so over data processing can be guaranteed for a long period of time can, in which no operational-endangering errors occur on any pail. Of the electronic circuit systems on the market, a distinction is made between those that " work according to the fail-safe principle and those that deviate from this principle, but where one has occurred Error is automatically determined immediately. This allows a state to be set in the switching mechanism without a time delay in which there is no operational hazard.

Bekannt ist eine Sicherheitsschaltung zum Durchführen logischer Verknüpfungen (DAS 1 537 379), die eine hohe Fehlersicherheit garantiert, ohne daß die einzelnen Verknüpfungsglieder nach dem genannten Fail-Safe-Prinzip aufgebaut sein müssen. Bei dieser Sicherheitsschaltung ist jeder Verknüpfungsbaustein zweikanalig ausgeführt, wobei die beiden Kanäle bei ordnüngsgerechtem Betrieb antivalente Signale führen. Wesentlich ist dabei, daß die Antivalenz unabhängig vom Datenfluß überwacht wird, wodurch die Sicherheit im Hinblick auf die Fehlererkennung nicht vom allgemeinen Schaltzustand des Schaltwerkes abhängig ist. Ein bedeutendes Merkmal dieser Sicherheitsschaltung ist ferner, daß als Schaltvariable Rechteckspannungen vorgegebener Folgefrequenz und Amplitude verwendet sind, wobei sich die beiden Werte der Schaltvariablen durch einen Phasenunterschied von 180° unterscheiden. Hierdurch sind sowohl auf den Originalkanälen als auch auf den Komplementärkanälen des Schaltwerkes unabhängig'..vom Wert der jeweiligen Schaltvariablen auf dem betreffenden Kanal dynamische Signale.A safety circuit for performing logical operations is known Links (DAS 1 537 379), which are highly error-proof guaranteed without the individual links after must be built according to the fail-safe principle mentioned. In this safety circuit, each logic module is a link Two-channel design, whereby the two channels carry complementary signals when operated properly. Is essential in the process, that the antivalence is monitored independently of the data flow, whereby the security with regard to the error detection does not depend on the general switching status of the switchgear. An important feature of this safety circuit is also that square-wave voltages of predetermined repetition frequency and amplitude are used as switching variables, with the two values of the switching variables differ due to a phase difference of 180 °. Through this are both on the original channels and on the complementary channels of the rear derailleur regardless of the value of the respective Switching variables on the relevant channel, dynamic signals.

Aus der deutschen Auslege schrift Nr. 2 143 375 ist ein elektronisches Speicherglied für digitale Datenverarbeitungsanlagen mit-hoher Fehlersicherheit bekannt, das von seiner Konzeption und vom Aufbau her systemgerecht in Verbindung mit der obengenannten Sicherheitsschaltung zum Durchführen logischer Verknüpfungen einsetzbar ist. Zum besseren Verständnis sollFrom the German interpretation no. 2 143 375 is an electronic one Storage element for digital data processing systems with a high level of error tolerance known from its design and system-compatible in terms of structure in connection with the above Safety circuit for performing logical Links can be used. For a better understanding should

VPA-9/260/1032 409840/0443 -3-VPA-9/260/1032 409840/0443 -3-

im folgenden an Hand der Figuren 1 bis 4 der genannte Stand der Technik im Hinblick auf das elektronische Speicherglied sowie auf ein in der Sicherheit sachaltung zum Durchführen logischer Verknüpfungen angegebenes Verknüpfungsglied näher betrachtet werden. Die Figuren zeigen im einzelnen:the state mentioned below with reference to FIGS. 1 to 4 of the technology with regard to the electronic memory element and a safety-related issue to be carried out logical links specified link in more detail to be viewed as. The figures show in detail:

Fig. 1 ein aus einem RS-Master-Slave-Flipflop mit zusätzlichem Ansteuerteil aufgebautes Speieherglied,Fig. 1 from an RS master-slave flip-flop with an additional Control part built-up storage link,

Fig. 2 in mehreren Diagrammlinien den zeitlichen Verlauf verschiedener Signalspannungen mit Zuordnung zu einem Taktsignal.,FIG. 2 shows, in several diagram lines, the time profile of various signal voltages associated with one Clock signal.,

Fig. 3 eine Schaltungsanordnung für ein NAND- bzw. NOR-Glied mit Signalverknüpfung durch Mehrheit sent scheidung und3 shows a circuit arrangement for a NAND or NOR element with signal linkage by majority vote and

Fig. 4 eine Wahrheitstabelle für die Schaltungsanordnung nach Fig. 3 bei dessen Verwendung als 'NAND- oder NOS-Glied4 shows a truth table for the circuit arrangement according to Fig. 3 when it is used as a 'NAND or NOS element

Fig. 1 zeigt die bekannte Schaltungsanordnung eines elektronischen Speichergliedes für digitale Datenverarbeitungsanlagen mit hoher Fehlersicherheit in schematiscTier Darstellungsweise. Dieses Speicherglied besteht im wesentlichen aus einem RS-Master-Slave-Flipflop, von dem der Maater mit MR und der Slave mit SE bezeichnet ist. Die zur Steuerung der beiden Flipflops MR und SE erforderlichen Taktsignale werden über die Klemme TE dem Master-Flipflop MR direkt und dem diesem nachgeschalteten Slave-Flipflop SE über ein Negationsglied ND zugeführt. Die Signaleingabe in das RS-Master-Slave-Flipflop erfolgt nicht direkt über den Master MR, sondern über einen dem Master MR vorgeschalteten Ansteuerteil BMG mit drei Eingängen. Diese Baugruppe hat die Aufgabe, eine Mehrheitsentscheidung von an den drei Eingängen liegenden Signalen sowie eine Invertierung vorzunehmen. Ausgangsseitig ist das Ansteuerteil BMG einerseits direkt mit dem Master-Flipflop MR und andererseits über ein weiteres Negationsglied ND 1 mit dem anderen Eingang des Masters MR verbunden. Bei Verwendung eines Ansteuerteiles BMG ohne Signalinvertierung werden die beiden Eingangsanschlüsse des Maaters MR gegenüber der vorliegendenFig. 1 shows the known circuit arrangement of an electronic Storage element for digital data processing systems With a high level of error security in a schematic representation. This memory element consists essentially of one RS master-slave flip-flop from which the mate with MR and the Slave is designated with SE. The clock signals required to control the two flip-flops MR and SE are transmitted via the terminal TE directly to the master flip-flop MR and to the slave flip-flop SE connected downstream via a negation element ND fed. The signal input into the RS master-slave flip-flop does not take place directly via the master MR, but via a control unit BMG with three inputs connected upstream of the master MR. The task of this module is to make a majority decision on the signals at the three inputs as well perform an inversion. The control unit is on the output side BMG on the one hand directly with the master flip-flop MR and on the other hand via a further negation element ND 1 with the other input of the master MR connected. When using a The control part BMG without signal inversion is the two input connections of the Maater MR compared to the present one

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Darstellung vertauscht. Der Ausgang Q des gesamten Speichergliedes ist über einen Rückkopplungszweig mit. dem einen Eingang des für die Mehrheitsentscheidung vorgesehenen Ansteuerteiles BMG verbunden. Die restlichen beiden Eingänge S und R des Ansteuerteiles BMG sind für Schaltvariable vorgesehen, die aus rechteckförmigen Signalspannungen bestehen, die einen Phasenunterschied von 180° dann aufweisen, wenn sich deren logische Werte unterscheiden. Zur Ermittlung des jeweiligen logischen Wertes einer Signal spannung wird - wie später noch näher mit Hilfe des Diagrammes nach Pig» 2 erläutert wird - zwei antivalente rechteckförmige Vergleichssignale verwendet, die ständig gegeneinander einen Phasenunterschied von 180 aufweisen, und deren logischer Wert durch feste Zuordnung bekannt ist. Das vorstehend in groben Umrissen beschriebene Speicherglied wird zur Vereinfachung der Darstellungsweise bei der Abhandlung von Ausführungsbeispielen der noch zu beschreibenden Erfindung lediglich als einfaches taktgesteuertes Flipflop mit zwei Eingängen S und R sowie einem Ausgang Q und mit einem Takteingang TE dargestellt.Representation swapped. The output Q of the entire memory element is via a feedback branch with. one input of the control part provided for the majority decision BMG connected. The remaining two inputs S and R of the control unit BMG are intended for switching variables, which consist of square-wave signal voltages, which have a phase difference of 180 ° if their logical values differ. To determine the the respective logical value of a signal voltage is - as will be explained in more detail later with the help of the diagram according to Pig »2 is explained - two complementary square-wave comparison signals are used, which constantly have a phase difference from one another of 180, and whose logical value is known through fixed assignment. The above in rough Outlined memory member is described for simplicity the representation in the discussion of exemplary embodiments of the invention to be described only as simple clock-controlled flip-flop with two inputs S and R and one output Q and one clock input TE.

Fig. 2 zeigt in mehreren Diagrammlinien den zeitlichen Verlauf von rechteckförmigen' Signal spannungen sowie den Verlauf der Taktsignale für die Klemme TE (Fig. 1). In der oberen Diagrammlinie ist der zeitliche Verlauf eines Taktpulses T dargestellt, dessen Impulse dem Takteingang TE zugeführt werden. Jeweils beim Vorhand ensein-eiaier Vorderflanke VE des Taktpulses T wird das Master-Flipflop MR entsprechend der an seinen Eingängen befindlichen Signalkonfiguration eingestellt, dabei ist und bleibt das Slave-Flipflop SE gesperrt. Die vom Master MR ausgegebenen Signale werden jeweils bei der nächstfolgenden Rückflanke RE eines Impulses des Taktpulses T übernommen. Während dieser Übernahmezeit ist der Master MR gesperrt. Die in den Diagrammlinien PO und PL dargestellten reenteckförmigen Signalspannungen sind gegeneinander um 180 in der Phase verschoben und stellen die beiden möglichen logischen Werte 0 und L der für das Speicherglied nach Fig. 1 verwendeten Schaltvariablen als Vergleichsgröße2 shows the course over time in several diagram lines of square wave 'signal voltages and the course the clock signals for the terminal TE (Fig. 1). The course of a clock pulse T over time is shown in the upper diagram line shown, the pulses of which are fed to the clock input TE. In each case with the presence of one leading edge VE of the clock pulse T becomes the master flip-flop MR according to the signal configuration at its inputs set, the slave flip-flop SE is and remains blocked. The signals output by the master MR are each on the next following trailing edge RE of a pulse of the Clock pulse T accepted. During this takeover time is the master MR blocked. The reenteck-shaped signal voltages shown in the diagram lines PO and PL are mutually exclusive shifted by 180 in phase and represent the two possible logical values 0 and L for the memory element according to Fig. 1 used switching variables as a comparison variable

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dar. Die zweite Diagrammlinie PO zeigt also den Verlauf derjenigen Signalspannung, die dem Wert 0 der Schaltvariablen entspricht, während die Diagrammlinie PL den Verlauf einer Signalspannung zeigt, die hinsichtlich ihrer Phasenlage dem Wert L der Sehaltvariablen zugeordnet ist.represents. The second diagram line PO thus shows the course of those Signal voltage corresponding to the value 0 of the switching variable corresponds, while the diagram line PL shows the course of a signal voltage, which in terms of its phase position the Value L is assigned to the salary variable.

Zur Erläuterung der Wirkungsweise des Speichergliedes wird angenommen, daß am Eingang S eine Eingangsvariable vorhanden ist, die in der Diagrammlinie LS dargestellt ist. Entsprechendes gilt sinngemäß für den Eingang R und die Diagrammlinie LR. Das zu diesen beiden Eingangssignalen gehörende Signal am Ausgang Q des Speichergliedes ist aua der Diagrammlinie LQ zu ersehen. Um einen Vergleich der Signalkonfigurationen mit der für das Speieherglied geltenden Wahrheitstabelle zu ermöglichen, wird diese nachstehend noch einmal aufgeführt:To explain the mode of operation of the memory element, it is assumed that an input variable is present at the S input which is shown in the diagram line LS. The same applies to input R and the diagram line LR. The one belonging to these two input signals The signal at the output Q of the storage element is also on the diagram line LQ can be seen. To allow a comparison of the signal configurations with the truth table applicable to the storage element this is listed again below:

S R Qto Qt1S R Qto Qt1

LL. OO OO OO LL. LL. OO LL. OO ■L■ L LL. LL. OO OO LL. OO

Beim Vergleich der Diagrammlinien LS, LR und LQ mit den Diagrammlinien PO und PL kann festgestellt werden, daß die Eingang svariablen bis zum Zeitpunkt to am Eingang S des Speichergliedes den Wert L und am Eingang R den Wert O haben, während der Wert des Ausgangssignals am Ausgang Q ebenfalls O ist. In der Wahrheitstabelle ist mit Qto jeweils derjenige."alte" Signalzustand am Ausgang Q des Speichergliedes bezeichnet, bevor der Slave SE des Speichergliedes die an den Eingängen S und R des Ansteuerteiles BMG vorhandene Signalkonfiguration übernommen hat. Jeweils bei der Rückflanke RE des nächstfolgenden Taktimpulses gilt für den Ausgang Q des Speichergliedes ein Wert des Ausgangssignals, der in der Wahrheitstabelle allgemein mit Qt1 bezeichnet ist. Aus der Diagrammlinie LR ist zu ersehen, daß nach dem Zeitpunkt to die am Eingang R des Speichergliedes vorhandene Eingangsvariable ihren Wert von O nach L ändert, da das in der Diagrammlinie LR dargestellteWhen comparing the diagram lines LS, LR and LQ with the diagram lines PO and PL can be determined that the input svariablen up to the time to at the input S of the memory element have the value L and the value O at input R, while the value of the output signal at output Q is also O. In the truth table, the Qto is always the one. "Old" Denotes signal state at output Q of the storage element, before the slave SE of the memory element receives the inputs S and R of the control part BMG existing signal configuration take over. The following applies to the output Q of the memory element in each case on the trailing edge RE of the next following clock pulse a value of the output signal that is in the truth table is generally designated Qt1. From the diagram line LR it can be seen that after the point in time to the input variable present at the input R of the memory element has its value changes from O to L, as this is shown in the diagram line LR

U9840/0443U9840 / 0443

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■ - 6 -■ - 6 -

Signal nunmehr mit demjenigen in Phase ist, das in der Diagrammlinie PL dargestellt ist. Die Werte dieser Signalkonfiguration sind aus der zweiten Zeile der Wahrheitstabelle mit L,L sowie 0 für Qto zu entnehmen. Nach dem Zeitpunkt ti gibt das Speicherglied nach erfolgter Mehrheitsentscheidung und Übernahme durch den Slave SE am Ausgang Q ein Rechteck-. signal mit dem Wert L aus. Nach dem zwischen den Zeitpunkten ti und t2 liegendem Taktimpuls hat sich der Wert des Signals am Eingang S des Speichergliedes von L nach 0 geändert, vgl. Diagrammlinie LS sowie Zeile drei der Wahrheitstabelle. Zum Zeitpunkt ±2 liegt als Ergebnis der Eingangsvariablenänderung nach wie vor noch der Wert L am Ausgang Q, wie aus der Diagrammlinie LQ in Verbindung mit dem Vergleichssignal in der Diagrammlinie PL zu entnehmen ist. Die in der letzten Zeile der Wahrheitstabelle angegebenen Werte 0,0 der Eingangsvariablen für die Eingänge S und R des Speicherglied es mit dem am Ausgang Q vorhandenen Wert L sind nach der Rückflanke des zwischen den Zeitpunkten t2 und t3 liegenden Taktimp,ulses vorhanden, weil zusätzlich sich der Wert des Eingangssignals am Eingang R geändert hat, vgl. Diagrammlinie LR. Als Ergebnis dieser Signalkonfiguration gibt der Slave SE nach der Übernahme zum Zeitpunkt t3 ein Ausgangssignal mit dem Wert O ab.Signal is now in phase with that which is shown in the diagram line PL. The values of this signal configuration can be taken from the second line of the truth table with L, L and 0 for Qto. After the point in time ti, after a majority decision and takeover by the slave SE, the memory element gives a square-wave at the output Q. signal with the value L. After the clock pulse between times ti and t2, the value of the signal at input S of the memory element has changed from L to 0, see diagram line LS and line three of the truth table. At the point in time ± 2 , the result of the input variable change is still the value L at the output Q, as can be seen from the diagram line LQ in conjunction with the comparison signal in the diagram line PL. The values 0.0 of the input variables specified in the last line of the truth table for the inputs S and R of the memory element es with the value L present at the output Q are available after the trailing edge of the clock pulse between times t2 and t3, because in addition the value of the input signal at input R has changed, see diagram line LR. As a result of this signal configuration, the slave SE emits an output signal with the value O after the takeover at time t3.

In der Praxis werden jeweils zwei Speicherglieder zu einem Baustein zusammengefaßt für eine zweikanalige Schaltungsanordnung, wobei gleichartige Eingänge und Ausgänge bei ordnungsgerechtem Arbeiten antivalente Signale führen. Die auf dem so geschaffenen Original- bzw. Komplementärkanal vorhandenen Signale werden durch zusätzliche Einrichtungen bei jedem dieser Zwillingsbausteine auf Antivalenz überprüft.In practice, two storage links become one Module summarized for a two-channel circuit arrangement, whereby inputs and outputs of the same type carry complementary signals when working properly. The on The original or complementary channel created in this way signals are given by additional devices in each these twin modules are checked for antivalence.

Nun besteht ein Schaltkreis sy stem ni'oht nur aus Speicher gliedern, sondern erfordert außerdem noch verschiedene Verknüpfungsglieder. Die aus der Auslege schrift Nr. 1 537 379 bekannte Sicherheitsschaltung zum Durchführen logischer Verknüpfungen gibt eine Schaltungsanordnung an, die ebenfalls auf der Basis von Mehrheitsentscheidungen arbeitet. Die SchaltungsanordnungNow a circuit system doesn’t just consist of memories, it also requires various links. The one known from the interpretation no. 1 537 379 Safety circuit for performing logical operations specifies a circuit arrangement that is also based on of majority voting works. The circuit arrangement

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nach Fig. 3 zeigt in vereinfachter Darstellungsweise diese bekannte Schaltung einkanalig. Diese besteht itn wesentlichen aus einem Transistor TR, dessen Kollektor über einen Arbeitswiderstand auf positivem Potential liegt. An die Basiselektrode dieses Transistors TR ist ein Widerstandsnetzwerk angeschlossen mit drei Eingängen E1, E2 und EP. Die Eingänge E1 und E2 dieser Widerstandsmatrix sind für zu verknüpfende Eingangsvariable in Form von rechteckfönaigen Signalen vorgesehen, entsprechend dem einen oder anderen Rechtecksignal der Diagrammlinie PO oder PL nach Fig. 2. Der Eingang EP wird als Prägeeingang bezeichne;!;, weil dieser Eingang ständig das eine Vergleichssignal PO oder das andere Vergleichssignal PL erhält. Im ersten Fall arbeitet die Schaltungsanordnung nach Fig. 3 als NAND-Glied, im zweiten Fall hat die Schaltungsanordnung die Funktion eines NOR-Gliedes.according to Fig. 3 shows this known circuit single-channel in a simplified representation. This consists of essentials from a transistor TR, the collector of which is at positive potential via a working resistor. To the base electrode this transistor TR is connected to a resistor network with three inputs E1, E2 and EP. The inputs E1 and E2 of this resistor matrix are for the input variables to be linked provided in the form of square-wave signals, according to one or the other square wave signal on the diagram line PO or PL according to Fig. 2. The input EP is referred to as an embossing input;!;, Because this input is always the one Comparison signal PO or the other comparison signal PL receives. In the first case, the circuit arrangement works Fig. 3 as a NAND gate, in the second case the circuit arrangement the function of a NOR element.

In der Wahrheitstabelle nach Fig. 4 sind die Bezeichnungen E1, E2 und .EP der drei Eingänge des Verknüpfungsgliedes nach Fig. sowie das für den Ausgang vorgesehene Bezugszeichen A aufgeführt. Ferner sind unter der Annahme, daß dasVerknüpfungsglied mit dem Vergleichssignal 0 am Prägeeingang EP als NAND-Glied arbeitet (Symbol in.Fig. 3 rechts oben), unter Berücksichtigung verschiedener Kombinationen von Eingangsvariablen in Form von rechteckförmigen Signalspannungen die erwarteten Verknüpfungsergebnisse eingetragen. Wenn die Eingänge E1, E2 und EP nach der zweiten Zeile der Wahrheitstabelle in Fig. 4 Signale erhalten, die den Werten 0,L bzw. 0 entsprechen, führt der Ausgang A ein rechteckförmiges Signal mit dem Wert L. Zum besseren Verständnis sind für diesen Teil der Wahrheitstabelle (Zeile zwei, Fig. 4) die Signalverlaufe in den Diagrammlinien LE1, LE2, LP und LA unterhalb der strichpunktierten Linie von Fig.2 aufgezeichnet. Da die in diesen Diagrammlinien dargestellten Signalverläufe eine feste zeitliche Zuordnung zu den Vergleichssignalen PO und PL haben, kann der Wert des in der Diagrammlinie LE1 dargestellten Signals unverzüglich mit 0 angegeben werden, da die Signalverlaufe in den Diagrammlinien LE1 und POIn the truth table according to FIG. 4, the designations E1, E2 and EP of the three inputs of the logic element according to Fig. and the reference symbol A provided for the output. Further, assuming that the link is connected to the Comparison signal 0 at the embossing input EP works as a NAND element (Symbol in Fig. 3, top right), taking into account various Combinations of input variables in the form of rectangular signal voltages entered the expected link results. If the inputs E1, E2 and EP after the second line of the truth table in Fig. 4 received signals, which correspond to the values 0, L or 0, the output A carries a square-wave signal with the value L. For better Understanding are for this part of the truth table (Line two, Fig. 4) the signal curves in the diagram lines LE1, LE2, LP and LA recorded below the dash-dotted line of Figure 2. Because the ones shown in these graph lines Signal curves have a fixed temporal assignment to the comparison signals PO and PL, the value of the in the diagram line LE1 must be indicated immediately with 0, since the signal curves in the diagram lines LE1 and PO

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in Phase sind. Bei entsprechender Betrachtung des Signalverlauf 3 in der Diagrammlinie LE2 wird festgestellt, daß die durch diesen Signalverlauf repräsentierte Variable den Wert L hat. Dementsprechend repräsentieren die Signalverlaufe in den Diagrammlinien LP und LA den Wert O bzw. L. Die Werte der Eingangsvariablen für die Eingänge E1 und E2 der Schaltungsanordnung nach Pig. 3 sowie der Wert des Signals am Prägeeingang EP bei Verwendung der Schaltungsanordnung nach Fig. 3 als NOR-Glied (Symbol in Fig. 3 rechts unten) aind in den letzten vier Zeilen der Wahrheitstabelle nach Fig. 4 eingetragen. Der Zusammenhang ist nach den vorangegangenen Erläuterungen ohne weiteres verständlich.are in phase. With a corresponding consideration of the signal course 3 in the diagram line LE2 it is found that the variable represented by this signal curve represents the value L Has. Accordingly, the waveforms in the diagram lines LP and LA the value O and L. The values of the input variables for the inputs E1 and E2 of the circuit arrangement according to Pig. 3 as well as the value of the signal on Embossing input EP when using the circuit arrangement after Fig. 3 as a NOR element (symbol in Fig. 3 bottom right) aind in the last four lines of the truth table according to FIG. The connection is easily understandable after the preceding explanations.

In der deutschen Auslege schrift Wr. 1 537 379, welche die Sicherheitsschaltung zum Durchführen logischer Verknüpfungen betrifft, sind weiterhin zweikanalige Verknüpfungsbausteine beschrieben, die aus je zwei Verknüpfungsgliedern nach Fig. bestehen, deren Prägeeingänge antivalente Signale erhalten. Auf diese Art und Weise bietet jeder Verknüpfungsbaustein mit zwei Verknüpfungsgliedern einen Original- und einen Komplementärkanal.In the German explanatory document Wr. 1 537 379, which the Safety circuit for performing logical operations relates, two-channel logic modules are also described, each consisting of two logic elements according to Fig. exist whose embossing inputs receive complementary signals. In this way, each link module offers with two links one original and one Complementary channel.

Die Erfindung, geht von den oben beschriebenen bekannten Einrichtungen zur ein- bzw. zweikanaligen Verknüpfung und Speicherung von Schaltvariablen in Form von rechteckförmigen Signal spannungen aus, deren Werte sich durch einen Phasenunterschied von 180° unterscheiden. Unter Zugrundelegung der bekannten Schaltungen soll gemäß der Aufgabenstellung zur Vervollständigung eines mit derartigen Verknüpfungsund Speichergliedern aufgebauten Schaltkreissystems eine sicherungstechnisch einwandfreie Informationseingabe mit Hilfe eines Umschaltkontaktes realisiert werden, wobei der Prelleinfluß keine Verfälschung des eingegebenen Signales auslösen darf. Ferner soll die Informationseingabe zeitlich systemgerecht erfolgen.The invention is based on the known devices described above for one or two-channel linking and storage of switching variables in the form of rectangular ones Signal voltages whose values differ due to a phase difference differ from 180 °. Based on the known circuits should according to the task to complete a circuit system constructed with such logic and storage elements technically flawless information input can be realized with the help of a changeover contact, with the Bounce influence must not trigger any falsification of the input signal. Furthermore, the information input should be timed take place in accordance with the system.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß der Umschal tkontakt über ein Negationsglied mit einem Eingang desAccording to the invention, the object is achieved in that the Umschal tcontact via a negation element with an input of the

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Speichergliedea verbunden ist und der andere Eingang des Speichergliedes mit konstantem tiefem Potential abwechselnd den einen bzw. den anderen Wert der Schaltvariablen erhält und daß jeder der beiden Eingangsklemmen des Umschaltkontaktes das Signal entsprechend einem der beiden Werte der Schaltvariablen ständig zugeführt ist.Storage elements a is connected and the other input of the Memory element with constant low potential alternately receives one or the other value of the switching variable and that each of the two input terminals of the changeover contact the signal is continuously fed to the switching variable according to one of the two values.

Mit Hilfe dieser Eingabeschaltung für binäre Informationen in digitale Datenverarbeitungsanlagen :.i st in vorteilhafter Weise ein weiterer systemgerechter Baustein geschaffen, der den hohen Sicherheitsanforderungen insbesondere auf dem Gebiete der Eisenbahnsicherungstechnik genügt.With the help of this input circuit for binary information in digital data processing systems: .is advantageous Way, another system-compatible building block was created, the the high security requirements, especially in the field the railway safety technology is sufficient.

Sowohl bei den Verknüpfungsgliedern der bekannten Sicherheitsschaltung zum Durchführen logischer Verknüpfungen als auch bei dem bekannten elektronischen Speicherglied für digitale Datenverarbeitungsanlagen mit hoher Fehlersicherheit werden bei ordnungsgerechtem Arbeiten der genannten Schaltglieder stets dynamische Signale von einem zum nächsten Schaltglied weitergegeben. Bei zweikanaligen Anordnungen sind die Ausgangs signale der Bausteine darüber hinaus noch antivalent zueinander, wie bereits oben kurz erläutert wurde. Es ist leicht einzusehen, daß ein speicherndes oder verknüpfendes Schaltglied infolge eines Defektes im Ausgangskreis kein rechteckförmiges Signal mehr ausgibt, so daß statt dessen entweder konstant tiefes oder hohes Potential vorhanden ist.Both in the logic elements of the known safety circuit for performing logic operations and in the known electronic storage element for digital data processing systems with a high level of error security if the switching elements mentioned are working properly, dynamic signals are always given from one switching element to the next passed on. In the case of two-channel arrangements, the outputs are signals from the modules are also complementary to each other, as has already been briefly explained above. It is easy to see that a storing or linking Switching element no longer outputs a square-wave signal due to a defect in the output circuit, so that instead there is either constant low or high potential.

Da es bei derartigen Defekten wünschenswert ist, daß an Stelle des hohen bzw. tiefen Potentials die systemeigene Variable mit dem Wert 0, also ein dynamisches rechteckförmiges Signal, ausgegeben wird, ist es in Erweiterung der gestellten Aufgabe, insbesondere als vorteilhafte Ergänzung der erfindungsgemäßen Schaltungsanordnung, wünschenswert, eine zusätzliche Schaltungsanordnung vorzusehen zum wahlweisen Durchschalten der dynamischen Signale unabhängig von deren Phasenlage zu den Vergleichssignalen, also unabhängig vom jeweils repräsentierten Wert 0 oder L, sowie zum Umsetzen von statischen Signalen in dynamische mit dem Wert logisch 0.Since with such defects it is desirable that in place of the high or low potential, the system's own variable with the value 0, i.e. a dynamic rectangular signal, is issued, it is an extension of the task at hand, in particular as an advantageous addition to the circuit arrangement according to the invention, an additional circuit arrangement is desirable to be provided for the optional switching through of the dynamic signals regardless of their phase relation to the Comparison signals, i.e. independent of what is represented in each case Value 0 or L, as well as for converting static signals into dynamic ones with the value logical 0.

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Unter Verwendung eines Speichergliedes mit einem Master-Slave -Flipflop, das der eingangs erläuterten Wahrheitstabelle genügt, für die Verarbeitung von binären Schaltvariablen in Form, von rechteckförmigen Signalen vorgegebener Folgefrequenz, deren logische Werte durch einen Phasenunterschied von 180 der Signalspannungen dargestellt sind sowie unter Verwendung eines Verknüpfungsglied es für dieselben Signale, das der" Wahrheitstabeile nach Pig. 4 genügt, wird die Aufgabe erfindungsgemäß dadurch gelöst, daß die dynamischen bzw. statischen Signale an beide Eingänge des Speichergliedes geführt sind, daß die beiden Eingänge mit einem Eingang des Verknüpfungsgliedes verbunden sind, dessen zweiter Eingang an den. Ausgang des Speichergliedes angeschlossen ist.Using a memory link with a master-slave -Flipflop, that of the truth table explained at the beginning is sufficient for the processing of binary switching variables in the form of square-wave signals with a given repetition frequency, whose logical values are represented by a phase difference of 180 of the signal voltages and using of a logic element it for the same signals that the " Truth table according to Pig. 4 is sufficient, the object is achieved according to the invention solved in that the dynamic or static signals are fed to both inputs of the memory element are that the two inputs are connected to an input of the logic element whose second input to the. Output of the storage element is connected.

Je nachdem, ob das Verknüpfungsglied in dieser Schaltungsanordnung zum wahlweisen Durchschalten von dynamischen Signalen oder zum Umsetzen von statischen Signalen in dynamische Signale als NAND-Glied oder NQR'-Glied arbeitet, gibt diese Schaltungsanordnung beim Vorhandensein von statischen Signalen entweder dynamisches 0- oder dynamisches L-Signal aus. Wird das Verknüpfungsglied durch entsprechende Beschaltung des Prägeeingange s EP in Fig. 3 mit -dem Vergleichs signal vom Wert L als.NOR-Glied betrieben, so werden statisch hohe und auch tiefe Eingangssignale in ein dynamisches Signal vom Wert umgesetzt.Depending on whether the logic element is in this circuit arrangement for optional switching through of dynamic signals or for converting static signals into dynamic signals works as a NAND gate or NQR 'gate, there are Circuit arrangement in the presence of static signals either dynamic 0 or dynamic L signal. Will the logic element by corresponding wiring of the Embossing inputs s EP in Fig. 3 with the comparison signal from If the value L is operated as a NOR element, static high and also deep input signals into a dynamic signal of value implemented.

Zur Bildung eines Original- und eines zugehörigen Komplementärkanals mit antivalenten dynamischen Ausgangssignalen kann die Schaltungsanordnung zum wahlweisen Durchschalten von dynamischen Signalen oder zum Umsetzen von statischen Signalen in dynamische Signale in vorteilhafter Weise nach einer Weiterbildung der Erfindung derart verwendet werden, daß die Signale im Originalkanal über ein Negationsglied auf ein erstes Speicherglied mit angeschlossenem Verknüpfungsglied in NOR-Funktion gelangen und daß die genannten Signale im Komplementärkanal unmittelbar auf ein zweites Speicherglied geführt sind, wobei für das diesem zugeordnete Verknüpfungsglied die NAND-Funktion vorgesehen ist.To create an original and an associated complementary channel with complementary dynamic output signals, the circuit arrangement for the optional switching through of dynamic Signals or for converting static signals into dynamic signals in an advantageous manner according to a development of the invention are used in such a way that the signals in the original channel via a negation element to a first memory element with connected logic element get into NOR function and that said signals im Complementary channel are led directly to a second memory element, for the logic element assigned to this the NAND function is provided.

409840/0443 ' ' .409840/0443 ''.

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Wenn, es erwünscht ist zu prüfen, ob ein im Originalkanal abgegebenes dynamisches Signal vom Wert 0 aufgrund einer entsprechenden Eingabe- eines dynamischen oder statischen Signales -herrührt, kann in weiterer Ausgestaltung der Erfindung in vorteilhafter Weise zum Melden des Vorhandenseins statischer Eingangs signale an der Schaltungsanordnung zum wahlweisen Durchschalten von dynamischen Signalen oder zum Umsetzen von statischen Signalen in dynamische Signale in vorteilhafter Weise an die miteinander verbundenen Eingänge des Speichergliedes in einem Kanal und andererseits an den Ausgang des Speichergliedes im anderen Kanal die Reihenschaltung einer Diode mit einem Schwellwertüberwacher und einer weiteren Diode ange-· schlossen sein, wobei der Schwellwertüberwacher ein- und ausgangsseitig über je einen Kondensator mit Masse"verbunden ist.If so, it is desirable to check whether there is a released in the original channel Dynamic signal with the value 0 based on a corresponding input of a dynamic or static signal - originates, can be advantageous in a further embodiment of the invention Way to report the presence of static input signals on the circuit arrangement for optional through-connection of dynamic signals or for converting static signals into dynamic signals in an advantageous manner to the interconnected inputs of the memory element in one channel and on the other hand to the output of the memory element in the other channel with the series connection of a diode a threshold monitor and a further diode can be connected, the threshold monitor on and off connected to ground "on the output side via a capacitor each is.

Unter Berücksichtigung der Schaltzeiten von einer in die andere Läge des Umschaltkontaktes kann in vorteilhafter Weise eine zusätzliche Schaltung zum Überwachen der Lage des Umschalt kontakt es dahingehend, ob die eine oder andere Endlage erreicht ist, vorgesehen werden. Eine derartige Überwachungsschaltung kann nach einer anderen vorteilhaften Weiterbildung der Erfindung mit geringem Aufwand dadurch realisiert werden, daß an den Eingang des dem Ums ehaltkontakt nachgeschalteten Speichergliedes über eine Diode ein Schwellwertüberwacher angeschlossen ist, dessen zweiter Anschluß auf hohem Potential liegt.Taking into account the switching times from one to the other position of the changeover contact can advantageously an additional circuit to monitor the position of the switch contact it to determine whether one or the other end position has been reached. Such a monitoring circuit can be implemented according to another advantageous development of the invention with little effort, that at the input of the ehaltkontakt connected downstream of the Ums A threshold value monitor is connected to the storage element via a diode, the second connection of which is at high potential lies.

Als Schwellwertüberwacher können für beide Fälle Transistorverstärker vorgesehen werden, deren Stromversorgung aus dem zu überwachenden Kreis erfolgt. Diese Transistorverstärker können mit denjenigen ein- und ausgangsseitig eine Reihenschaltung bilden, die beim zweikanaligen Aufbau der bekannten Speicher- und Verknüpfungsglieder zur Antivalenzkontrolle vorgesehen werden.Transistor amplifiers can be used as threshold monitors for both cases provided whose power supply comes from the circuit to be monitored. These transistor amplifiers can be connected in series with the inputs and outputs form, which in the two-channel structure of the known memory and logic elements for non-equivalence control are provided.

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409840/0463409840/0463

Ausführungsbeispiele der Erfindung aind in der Zeichnung dargestellt und werden nach stehend näher erläutert. Die Figuren zeigen im einzelnen:Embodiments of the invention are shown in the drawing and are explained in more detail below. The figures show in detail:

Fig. 5 eine Schaltungsanordnung zum gesicherten Eingeben von binären Informationen über einen Umschaltkontakt in eine Datenverarbeitungsanlage,5 shows a circuit arrangement for secure input of binary information via a changeover contact in a data processing system,

Fig. 6 eine Zusammenstellung der Werte verschiedener Signale an den Eingängen und am Ausgang der Eingabe schalt ung' unter Berücksichtigung verschiedener Betriebszustände des Umschalters bzw. bei einer Störung,6 shows a compilation of the values of various signals at the inputs and at the output of the input circuit ' taking into account various operating states the changeover switch or in the event of a fault,

Fig. 7 eine Schaltungsanordnung zum wahlweisen Durchschalten von dynamischen Signalen oder zum Umsetzen von statischen Signalen in dynamische Signale für zweikanaligen Betrieb mit antivalenten AusgangsSignalen und7 shows a circuit arrangement for optional through-connection of dynamic signals or for converting static signals into dynamic signals for two-channel Operation with complementary output signals and

Fig. 8 eine Zusammenstellung von Werten dynamischer und statischer Signale an verschiedenen Meßpunkten der Schaltungsanordnung nach Fig. 7·8 shows a compilation of dynamic and static values Signals at various measuring points in the circuit arrangement according to Fig. 7

Bei der Schaltungsanordnung nach Fig. 5 ist ein Umschaltkontakt SR über ein Negationsglied NG-1 mit dem S-Eingang eines Speichergliedes SP1 (nach Fig. 1) verbunden. Der R-Eingang dieses Speichergliedes SP1 ist auf Masse gelegt. Wenn sich der Umschalter SR in der dargestellten Lage SR1 befindet, ist er mit der Eingangsklemme KPL verbunden, die das Vergleichssignal vom Wert logisch L in Form einer Rechteckspannung führt, vgl. Diagrammlinie PL in Fig. 2. Die andere Eingangsklemme KPO erhält ständig das andere Vergleichssignal mit dem Wert p, dessen Verlauf in der Diagrammlinie PO in Fig. 2 dargestellt ist. An den Ausgang des Negationsgliedes NG-1 ist eine Überwachungsschaltung U1 angeschlossen, die im wesentlichen aus einem Schwellwertschalter SWR1 besteht, der über eine Diode D1 mit dem Negationsglied NGT und andererseits auf konstantem positivem Potential der Klemme K1 liegt.In the circuit arrangement according to FIG. 5, there is a changeover contact SR via a negation element NG-1 with the S input of a Memory element SP1 (according to FIG. 1) connected. The R input this storage element SP1 is connected to ground. If the switch SR is in the illustrated position SR1 it is connected to the input terminal KPL, which sends the comparison signal of the logical L value in the form of a square-wave voltage leads, see diagram line PL in Fig. 2. The other input terminal KPO constantly receives the other comparison signal the value p, the course of which is shown in the diagram line PO in FIG. At the output of the negation element NG-1 is a monitoring circuit U1 is connected, which consists essentially of a threshold switch SWR1, the over a diode D1 with the negation element NGT and on the other hand at a constant positive potential of the terminal K1.

Zum Verständnis der vorliegenden Schaltungsanordnung ist es besonders wichtig zu wissen, wie sich das am R-Eingang desTo understand the present circuit arrangement, it is It is particularly important to know how this works at the R input of the

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Speichergliedes SP1 ständig vorhandene tiefe Potential im Hinblick auf die als Schaltvariable verwendeten Rechteckspannungen auswirkt. Beim Vergleich der beiden Signalverlaufe in den Diagrammlinien PO und PL nach Fig. 2 ist zu erkennen, daß aufgrund der Phasenverschiebung um 180 der beiden rechteckförmigen Signal spannungen diese abwechselnd tiefes Potential aufweisen. Somit erhält der R-Eingang des Speichergliedes SP1 selbsttätig abwechselnd den einen und den anderen Wert der Schaltvariablen. Diese Tatsache ist in der Zusammenstellung von Fig. 6 bei den einzelnen Positionen I bis IV dadurch berücksichtigt, daß unter dem Bezugszeichen R des entsprechenden Einganges vom Speicherglied SP1 für zeitlich aufeinanderfolgende Halbperioden der Rechteckspannungen abwechselnde logische Werte L, 0 bzw. L angegeben sind. Der in Klammern jeweils hinter dem Wert vorgesehene Buchstabe T soll auf das tiefe Potential am Eingang R des Speichergliedes SP1 hindeuten. "Storage element SP1 constantly present deep potential in With regard to the square-wave voltages used as switching variables. When comparing the two waveforms in the diagram lines PO and PL of FIG. 2 it can be seen that due to the phase shift by 180 the two square-wave signal voltages these alternately have deep potential. Thus, the R input of the memory element SP1 automatically alternately receives the one and the other value of the switching variable. This fact is in the compilation of Fig. 6 in the individual items I to IV taken into account that under the reference character R of the corresponding input from the memory element SP1 for time successive half-periods of the square-wave voltages alternating logical values L, 0 and L are given. The letter T in brackets after the value is intended to indicate the low potential at the input R of the storage element SP1. "

Solange sich der Umschalter SR in der Stellung SR1 befindet, erhält das Negationsglied NG1 von der Eingangaklemme KPL dauernd ein L-Signal. Dieses erscheint am S-Eingang des Speichergliedes SP1 invertiert als O-Signal, vgl. die erste Spalte unter dem Bezugszeichen S in Fig. 6. Unter der Annahme, daß der Ausgang q des Speichergliedes SP1 beim Einnehmen der dargestellten Schalterstellung des Umschalters SR ein Ausgangssignal mit dem allgemein bzeichneten Wert Qo hat, bleibt dieser Wert nach der Bewertung der Eingangssignalkonfiguration und Übernahme durch den Slave SE (Fig. 1) als Wert Qo erhalten. Bei der nachfolgenden Halbperiode der Signal spannung en führen beide Eingänge S und R des Speichergliedes SP1 O-Signal; der Ausgang Q führt ein Signal mit dem Wert Qo. Nach erfolgter Einspeicherung führt diese Signalkonfiguration unter Berücksichtigung der für das Speicherglied angegebenen Wahrheitatabelle zu einem Ausgangssignal, vgl. die Spalte Qt1, mit dem Wert O. Solange die Stellung des Umschalters SR nicht von. der dargestellten abweicht, gibt das Speicherglied SP1As long as the switch SR is in the position SR1, receives the negation element NG1 from the input terminal KPL a constant L signal. This appears at the S input of the Storage element SP1 inverted as a 0 signal, see the first Column under the reference character S in Fig. 6. Assuming that the output q of the memory element SP1 when the The switch position of the switch SR shown has an output signal with the generally designated value Qo, remains this value after evaluating the input signal configuration and received by the slave SE (FIG. 1) as the value Qo. In the subsequent half-cycle of the signal voltages both inputs S and R of the memory element SP1 carry a 0 signal; the output Q carries a signal with the value Qo. After the storage has been completed, this signal configuration takes into account the truth table specified for the storage element for an output signal, see column Qt1 with the value O. As long as the position of the switch SR is not from. differs from the one shown, the memory element SP1

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über seinen Ausgang Q das dynamische O-Signal an eine Datenverarbeitungsanlage DV. ■the dynamic O signal to a data processing system via its output Q DV. ■

In der Tabelle nach Fig. 6 unter II sind Werte zusammengestellt, die für den Fall gelten, daß der Umschalter SR sich in einer Mittelstellung zwischen SR1 und SR2 befindet. Dabei liegt der Eingang des Negationsgliedes NG-1 ständig auf tiefem Potential, so daß der S-Eingang des Speichergliedes SP1 nach erfolgter Invertierung ständig .auf hohem Potential liegt. Wie bereits für den R-Eingang des Speichergliedes SP1 im Hinblick auf das ständig vorhandene tiefe Potential an Hand der Diagrammlinien PO und PL in Pig. 2 erläutert wurde, erhält der S-Eingang des Speichergliedes SPI bei dem betrachteten Betriebszustand in analoger Weise bei Betrachtung zeitlich aufeinanderfolgender Halbperioden der Signalspannungen Signale mit dem Wert 0, I bzw. 0. Diese Werte sind in der ersten Spalte von Fig. 6 unter dem Bezugszeichen S sowie Position II aufgeführt, jeweils in Klammern mit einem H als Hinweis auf das konstante hohe Potential. Wie aus der Tabelle zu ersehen ist, ändert sich bei der angenommenen Mittelstellung des Umschalters SR der Wert des Ausgangssignals vom Ausgang Q des Speichergliedes SP1 nicht. Der vor dem Einnehmen der Mittelstellung vorhandene und allgemein mit Qo bezeichnete Wert des Ausgangssignals am Ausgang Q bleibt also erhalten. Diese Tatsache ist besonders wichtig im Hinblick auf Prellvorgänge des Umschalters, da sich eine scheinbare Mehrfacheingabe einer Information bei Prellvorgängen nicht auswirken kann. Auch kann durch einen Prellvorgang keine Informationsänderung vorgetäuscht werden. In the table according to Fig. 6 under II values are compiled, which apply in the event that the switch SR is in a middle position between SR1 and SR2. Included the input of the negation element NG-1 is constantly at low potential, so that the S input of the memory element SP1 after inversion has taken place. is constantly at high potential. As already for the R input of the memory element SP1 in With regard to the constantly existing low potential on the basis of the diagram lines PO and PL in Pig. 2 is obtained the S input of the memory element SPI in the case of the considered Operating state in an analogous way when considering temporally successive half-periods of the signal voltages Signals with the value 0, I and 0. These values are in the first column of FIG. 6 under the reference symbol S and Position II listed, in each case in brackets with an H to indicate the constant high potential. As from the table can be seen, changes in the assumed middle position of the switch SR the value of the output signal from the output Q of the memory element SP1 does not. The one before ingestion the middle position and generally designated as Qo The value of the output signal at output Q is therefore retained. This fact is particularly important with regard to the bouncing of the switch, since there is an apparent multiple input information in bouncing processes cannot have any effect. Also, no change in information can be simulated by a bounce process.

Wenn der Umschalter SR aus der besprochenen Mittelstellung in die Stellung SR2 wechselt, erhält der Negator NGf das dynamische O-Signal, das nach Invertierung am S-Eingang des Speichergliedes SPT als L-Signal vorliegt. Unabhängig davon, welchen Wert das Ausgangssignal des Ausganges Q beim folgenden ersten Betrachtungszeitpunkt hat, bei dem beide Eingänge S und R des Speichergliedes SP1 das L-Signal führen - vg\* erste Zeile von Position III in Fig. 6 - , gibt der Ausgang Q nach erfolgterWhen the changeover switch SR changes from the discussed middle position to the position SR2, the inverter NGf receives the dynamic O signal, which is present as an L signal after inversion at the S input of the storage element SPT. Regardless of the value of the output signal of the output Q at the following first observation point in time at which both inputs S and R of the memory element SP1 carry the L signal - vg \ * first line of position III in FIG. 6 - the output Q after

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Mehrheitsentscheidung und Übernahme durch den Slave SE (Fig. 1) ein Ausgangssignal mit dem Wert L ab. Die in Betracht zu ziehende Wertetabelle zeigt eindeutig, daß dieser -logische Wert bei unveränderter Stellung des Schalters SR beibehalten wird, vgl. auch Spalte Qt1 unter Position III, Fig. 6.Majority decision and takeover by the slave SE (Fig. 1) an output signal with the value L from. The into consideration The table of values to be drawn clearly shows that this -logical value with unchanged position of the switch SR is retained, see also column Qt1 under item III, FIG. 6.

Wenn der Umschalter SR infolge eines Prellvorganges nicht gleich in der Lage SR2 verbleibt, sondern kurzzeitig wieder im offenen Zustand liegt, gilt die unter Position II in Fig. aufgestellte Wertetabelle, wonach der durch auch nur kurzzeitiges Einnehmen der Stellung SR2 gegebene Signalzustand am Ausgang Q mit QtI=Qo=L erhalten bleibt.If the switch SR does not work as a result of a bouncing process remains in position SR2, but is briefly in the open state again, the situation under position II in Fig. established table of values, according to which the signal state given by even briefly taking the position SR2 is retained at output Q with QtI = Qo = L.

Durch eine entsprechende mechanische Konstruktion des Umschalters SR ist es in der Regel gewährleistet, daß dieser entweder in der Stellung SR1 oder in der anderen Stellung SR2 liegt, und daß die Umschal tze it en gering und damit vernachlässigbar sind. Aus Sicherheitsgründen muß jedoch angenommen werden, daß der Umschalter SR infolge eines Defektes in der Mittelstellung verbleiben kann oder daß das Negationsglied NG1 von dem Umschalter SR abreißt. In dem Fall bleibt, wie ausführlich erläutert wurde, der durch das Speicherglied SP1 ausgegebene Signalzustand erhalten. Wenn nun diesem Signalzustand des Speichergliedes SP1 aufgrund der vorangegangenen Stellung des Umschalters ein gefährlicher Betriebszustand zugeordnet war, wird dieser unter der vorausgesetzten Störung' weiterhin an die Datenverarbeitungsanlage DV gemeldet und kann nicht in ein Signal umgewandelt werden, das dem ungefährlichen Betriebszustand entspricht. Um derartige Situationen rechtzeitig zu erkennen, ist die Überwachungseinrichtung U1 vorgesehen, die bei dynamischem Signal mit dem Wert L oder am Eingang S des Speichergliedes SP1 in Verbindung mit dem zusätzlich zugeführten positivem Potential über die Klemme K1 den ordnungsgerechten Zustand erfaßt und ein diesbezügliches Signal über die Leitung L1 ausgibt. Der Kondensator 01 ist so bemessen, äaß während der Umschaltpausen von ca. 100 maWith a corresponding mechanical construction of the switch SR it is usually guaranteed that this either in the position SR1 or in the other position SR2, and that the switching times are low and therefore negligible are. However, for security reasons it must be accepted be that the changeover switch SR can remain in the middle position due to a defect or that the negation element NG1 tears off from the switch SR. In this case, as has been explained in detail, the memory element SP1 output signal state received. If now this signal state of the memory element SP1 due to the preceding If a dangerous operating state was assigned to the position of the changeover switch, this is under the assumed fault ' continue to be reported to the data processing system DV and cannot be converted into a signal that corresponds to the safe operating state. Such situations The monitoring device U1 can be recognized in good time provided, the dynamic signal with the value L or at the input S of the memory element SP1 in conjunction with the additionally supplied positive potential via the terminal K1 the proper condition is detected and a related one Outputs signal via line L1. The capacitor 01 is dimensioned in such a way that it is approx. 100 ma during the switching pauses

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des Umschalters SR eine ausreichend hohe Energie zur Versorgung des Schwellwertschalters SWR1 zur Verfügung steht, so daß während dieser Ums ehaltpausen keine etwaige Fehlermeldung über die Leitung L1 ausgegeben wird.of the switch SR a sufficiently high energy for supply of the threshold switch SWR1 is available, so that there is no error message during this break is output via line L1.

Bei dauernder Mittelstellung des Umschalters SR zwischen den Stellungen SR1 und SR2 oder bei einer Unterbrechung .zwischen dem Umschalter SR und dem Negationsglied NG1 gibt der Negator NG-1 konstant hohes Potential ab. Nach Aufladung des Kondensators G1 besteht an.den beiden Stromversorgungseingängen des Schwellwertschalters SWR.1 keine Potentialdifferenz mehr, so daß über die Leitung L1 die erforderliche Störungsmeldung ausgegeben wird. Die Fehlermeldung kann beispielsweise im Ausbleiben von bei ordnungsgerechtem Zustand vorhandenen Testimpulsen bestehen. Die Diode D1 bewirkt, daß .der Kondensator 01 nur über den Schwellwertschalter SWR1 entladen werden kann.With permanent middle position of the switch SR between the positions SR1 and SR2 or with an interruption .between the switch SR and the negation element NG1, the negator NG-1 emits a constant high potential. After charging of the capacitor G1 there is no potential difference at the two power supply inputs of the threshold switch SWR.1 more, so that the required error message is output via line L1. The error message can, for example, fail in the proper condition existing test pulses exist. The diode D1 has the effect that the capacitor 01 is only via the threshold switch SWR1 can be discharged.

Unter Position IV der Tabelle nach Fig. 6 sind logische Werte für den Fall aufgeführt, daß der Negator NG1 vom Eingang S des Speichergliedes SP1 abgerissen ist. Dann führen beide Eingänge S und R konstantes tiefes Potential, das unter Berücksichtigung der Diagrammlinien PO und PL in Fig. in beiden Fällen als ständig wechselnder logischer Wert eines dynamischen Signals verarbeitet wird. Inder Spalte Qt1 der Position IV ist als Folge ein steter Wechsel zwischen einem L- und O-Signal am Ausgang zu erkennen. Dies bedeutet jedoch unter Zugrundelegung der Vergleichssignale in den Diagrammlinien PO und PL von Fig. 2, daß der Ausgang Q des Speichergliedes SP1 dauernd tiefes Potential führt.Under position IV of the table according to FIG. 6, logical values are listed for the case that the inverter NG1 has been torn off from the input S of the storage element SP1. Then lead Both inputs S and R have a constant low potential which, taking into account the diagram lines PO and PL in Fig. in both cases as a constantly changing logical value of one dynamic signal is processed. In column Qt1 of the Position IV can be seen as a consequence of a constant change between an L and an O signal at the output. However, this means based on the comparison signals in the diagram lines PO and PL of Fig. 2 that the output Q of the memory element SP1 has a permanently low potential.

Die Schaltungsanordnung nach Fig. 7 dient zum wahlweisen Durchschalten von einkanalig ausgegebenen dynamischen Signalen, beispielsweise durch das Speicherglied SP1 über dessen Ausgang Q, in eine digitale Datenverarbeitungsanlage unter Aufspaltung eines die Signale zuführenden Kanäles in einen Originalkanal und einen Komplementärkanal für antivalenteThe circuit arrangement according to FIG. 7 is used to selectively switch through single-channel output dynamic signals, for example by the memory element SP1 via its output Q, into a digital data processing system, splitting a channel supplying the signals into an original channel and a complementary channel for complementary ones

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rechteckförmige Signale. Ferner dient die Schaltungsanordnung nach Fig. 7 zum Umsetzen von atatischen Signalen, also von hohem oder tiefem Dauerpotential, in ein dynamisches 0-Signal im Originalkanal mit dem Ausgang A1 sowie in ein dynamisches L-Signal im Komplementärkanal mit dem Ausgang A1. Die über den Eingang E der Schaltungsanordnung zugeführten Signale gelangen mittelbar durch ein Negationsglied NG2 gleichzeitig auf beide Eingänge eines Speichergliedes SP2 und zusätzlich unmittelbar auf beide Eingänge eines zweiten Speichergliedes SP3· Die beiden Speicherglieder SP2 und SP3 entsprechen demjenigen in der Schaltungsanordnung nach Fig.1 für die Verarbeitung von rechteckf örmigen Signal spannungen., deren Werte sich durch einen Phasenunterschied von 180° unterscheiden. Es soll an dieser Stelle noch einmal besonders darauf hingewiesen werden, daß bei den erläuterten Schaltungen aus einer alleinigen Amplitudenbetrachtung keine Rückschlüsse auf den jeweiligen Wert eines Signals gezogen ■ werden können, daß also zur Festlegung des jeweiligen Wertes das eine oder andere Vergleichssignal der Diagrammlinie PO bzw. PI» nach Fig. 2 herangezogen werden muß.square wave signals. The circuit arrangement is also used according to Fig. 7 for converting atatic signals, that is, of high or low permanent potential, into a dynamic one 0 signal in the original channel with output A1 and a dynamic L signal in the complementary channel with output A1. The signals fed via the input E of the circuit arrangement pass indirectly through a negation element NG2 simultaneously to both inputs of a memory element SP2 and in addition directly to both inputs of a second memory element SP3 · The two memory elements SP2 and SP3 correspond to that in the circuit arrangement according to FIG for processing square-wave signal voltages., whose values differ by a phase difference of 180 °. It should be pointed out once again at this point that in the circuits explained No conclusions can be drawn from just considering the amplitude can be drawn to the respective value of a signal, that is, to determine the respective value one or the other comparison signal of the diagram line PO or PI »according to FIG. 2 must be used.

Im Originalkanal mit dem Ausgang A1 ist an den Ausgang des Speichergliedes SP2 ein NOR-Glied angeschlossen, dessen zweiter Eingang mit den beiden Eingängen des Speichergliedes SP2 verbunden ist. Im Komplementärkanal ist dem Speiche rglied SP3 ein NAND-Glied NA nachgeschaltet, de säen zweiter Eingang mit den beiden Eingängen des Speieherglied es SP3 verbunden ist.The original channel with output A1 is connected to the output of the Memory element SP2 is connected to a NOR element, the second input of which is connected to the two inputs of the memory element SP2 is connected. In the complementary channel, the memory element SP3 is followed by a NAND element NA, and the second is the seed Input with the two inputs of the storage unit SP3 connected is.

Die beiden Eingänge des Speichergliedes SP2 im Originalkanal sind mit dem einen und der Ausgang des Speichergliedes SP3 im Komplementärkanal ist mit dem anderen Eingang einer Überwachungseinrichtung U2 verbunden, die überwacht, ob statische oder dynamische Signale zugeführt werden. Im wesentlichen beateht die Überwachungaachaltung U2 aus einem Schwellwertüberwacher SWR2, der unabhängig davon, ob bei ordnungsgerechtem Arbeitendem Speicherglied SP2 im Originalkanal dynamischeThe two inputs of the memory element SP2 in the original channel are with the one and the output of the memory element SP3 in the complementary channel is connected to the other input of a monitoring device U2, which monitors whether static or dynamic signals are fed in. The monitoring circuit U2 essentially consists of a threshold monitor SWR2, regardless of whether in proper Working memory element SP2 in the original channel dynamic

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O- oder L-Signale zugeführt werden, über die Ausgangsleitung L2 ein Signal ausgibt. Beispielsweise- kann wie bei der Schaltungsanordnung nach Fig. 5 der vorstehend betrachtete Schwellwertüberwacher SWR2 aus einem Transistorverstärker bestehen, dessen Stromversorgung über die beiden Dioden D2 und D3 erfolgt, wobei die Kondensatoren 02 und 03 betriebsbedingte, durch die dynamische-n Signale gegebene Pausen in der Stromversorgung ausgleichen. Sowohl das NOR-Glied NO als auch das NAND-Glied NA bestehen aus einer Schaltungsanordnung nach Fig. 3 mit einem Prägeeingang EP, der im Falle des NOR-Gliedes ständig das Vergleichssignal mit dem Wert L und zur Verwirklichung der NAND-Funktion, das Vergleichssignal 0 erhält, vgl. Diagrammlinien PL und PO in Fig. 2. --·■;-; - - -~O or L signals are supplied via the output line L2 outputs a signal. For example, as with the circuit arrangement according to FIG. 5 that considered above Threshold monitor SWR2 consist of a transistor amplifier, whose power supply via the two Diodes D2 and D3 takes place, with capacitors 02 and 03 Compensate for operational breaks in the power supply caused by the dynamic-n signals. Both the NOR element NO as well as the NAND element NA consist of a circuit arrangement according to FIG. 3 with an embossing input EP, which is in the Case of the NOR gate constantly the comparison signal with the Value L and to implement the NAND function, the comparison signal 0, see diagram lines PL and PO in Fig. 2. - · ■; -; - - - ~

Die Wirkungsweise der Schaltungsanordnung nach Fig.- 7 wird nachstehend an Hand der mit Fig. 8 bezeichneten Tabelle näher erläutert. In der ersten Spalte sind Bezugszeichen aufgeführt, welche_rin der Schaltungsanordnung nach Fig.-7 unter anderem' zur Bezeichnung von Meßpunkten verwendet wurden. In den folgenden Spalten sind in Abhängigkeit vom Signal am Eingang E die als Folge davon zu erzielenden Signale bzw. Signal zu stände aufgeführt. Die Schaltungsanordnung nach Fig. 7 ist normalerweise mit ihrem Eingang E an den Ausgang Q des Speichergliedes SP1 nach Fig. 5 angeschlossen. Unter Berücksichtigung der Spalte a in Fig. .8 ist angenommen, daß das Speicherglied SP1 aufgrund eines Defektes über seinen Ausgang Q konstantes hohe.s Potential H, also ein statisches Signal, ausgibt. Dieses Signal wird durch das Negationsglied NG2 invertiert und erscheint an den beiden Eingängen 1 des Speiche rglied es SP2 als tiefes Potential T. Dieses wird durch das Speicherglied SP2 so verarbeitet, daß an dessen Ausgang 2 hohes statisches Potential H entsteht, das dem einen Eingang des NOR-Gliedes NO zugeführt wird. Dieses Verknüpfungsglied erhält über seinen anderen Eingang gleichzeitig tiefes Potential T. Als Folge davon gibt der Ausgang A1 ein dynamisches Signal mit dem Wert 0 ab. Dementsprechend kann im Komplementärkanal am Ausgang A1 des The mode of operation of the circuit arrangement according to FIG. 7 is explained in more detail below with reference to the table designated with FIG. 8. In the first column, reference numeral are listed which _r were used in the circuit arrangement according to Fig.-7, inter alia, 'to designate measuring points. In the following columns, depending on the signal at input E, the signals or signal states to be achieved as a result are listed. The circuit arrangement according to FIG. 7 is normally connected with its input E to the output Q of the memory element SP1 according to FIG. Taking into account column a in FIG. 8, it is assumed that the memory element SP1 outputs a constant high potential H, that is to say a static signal, via its output Q due to a defect. This signal is inverted by the negation element NG2 and appears at the two inputs 1 of the memory element SP2 as a low potential T. This is processed by the memory element SP2 so that at its output 2 high static potential H arises, which is the one input of the NOR gate NO is supplied. This logic element simultaneously receives a low potential T via its other input. As a result, output A1 emits a dynamic signal with the value 0 . Accordingly, in the complementary channel at output A1 of the

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NAND-Gliedes NA ein dynamisches Signal mit dem Wert L erwartet werden. Dieses kommt so zustande, daß das hohe Po-' tential H am Eingang E durch das Speicherglied SP3 umgesetzt wird in tiefes statisches Potential T, das auf den einen Eingang des NAND-Gliedes NA gelangt. Der andere Eingang des NAND-Gliedes NA erhält das hohe konstante Potential H. Dieae Signalkonfiguration führt unter Berücksichtigung des Vergleichssignals mit dem Wert O am Prägeeingang EP unter Berücksichtigung der Mehrheitsentscheidung (vgl. Fig. 3,4) zu einem dynamischen Signal mit dem Wert L. Bei der Ermittlung der Ausgangssignale der "beiden Verknüpfungsglieder NO und NA beim Vorhandensein von reinen statischen Signalen an anderen Eingängen kann die Tabelle nach Fig. 4 ebenfalls verwendet werden. Für das NAND-Glied gelten in dem Zusammenhang die Zeilen zwei und drei, wobei die statischen Signale an den Eingängen des NAND-Gliedes NA scheinbar durch eine fortlaufende nach jeder Halbperiode erfolgenden Umschaltung der Signalwerte zustandekommt. Entsprechendes gilt für das NOR-Glied NO, wenn die Zeilen zwei und drei von unten der Tabelle nach Fig. 4 zur Anwendung gebracht werden.NAND element NA a dynamic signal with the value L is expected will. This comes about in such a way that the high potential H at input E is implemented by the storage element SP3 becomes a low static potential T, which reaches one input of the NAND element NA. The other entrance of the NAND element NA receives the high constant potential H. The signal configuration leads, taking into account the Comparison signal with the value O at the embossing input EP below Consideration of the majority decision (see Fig. 3, 4) to a dynamic signal with the value L. When determining the output signals of the "two logic elements NO and NA if pure static signals are present at other inputs, the table according to FIG. 4 can also be used will. Lines two and three apply to the NAND element in this context, with the static signals being sent to the Inputs of the NAND element NA apparently comes about through a continuous switching of the signal values after each half cycle. The same applies to the NOR element NO if lines two and three from the bottom of the table of FIG. 4 are used.

Ein Defekt beim Speicher SP1 in der Schaltungsanordnung nach Fig. 5 kann sich auch dahingehend auswirken, daß am Ausgang Q und damit am Eingang E der Schaltungsanordnung nach Fig. 7 tiefes Potential liegt, was durch den Buchstaben T in Spalte b von Fig. 8 angedeutet ist. Wie aus der Tabelle zu ersehen ist, hat- diese Störung im Endeffekt auch wieder zur Folge, daß das Ausgangssignal im Originalkanal am Ausgang A1 dynamisch ist und den Wert O hat, während am Ausgang ΑΪ des Komplementärkanals das dynamische L-Signal vorhanden ist.A defect in the memory SP1 in the circuit arrangement 5 can also have the effect that at the output Q and thus at the input E of the circuit arrangement 7 is low potential, which is indicated by the letter T in column b of FIG. As from the table can be seen, this disorder has in the end also again result in the output signal in the original channel at the output A1 is dynamic and has the value O, while the dynamic L signal is present at the output ΑΪ of the complementary channel is.

Bei den beiden oben angenommenen Störungsfällen, also ständig hohes oder tiefes Potential am Eingang E, erhäÜ die Überwachung sachai:tung U2 (Fig. 7) an beiden Eingängen - vgl. Bezugszeichen 1 und 3 sowie die erste Spalte in Fig. 8 mit den zugehörigen Werten in den Spalten a und b - zweimal ausschließlichIn the two cases of malfunction assumed above, i.e. constantly high or low potential at input E, monitoring is given sachai: tung U2 (Fig. 7) at both inputs - see reference symbols 1 and 3 as well as the first column in FIG. 8 with the associated values in columns a and b - twice exclusively

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tiefes Potential T bzw. ausschließlich hohes Potential H. Damit liegt die Stromversorgung des Schwellwertüberwachers SWR2 in jedem Pail unterhalb einer vorgegebenen Schwelle, so daß als Zeichen einer Störung über die Leitung L2 keine Te stimpulse mehr ausgegeben werden.low potential T or exclusively high potential H. This provides the power supply for the threshold value monitor SWR2 in each pail below a given threshold, so that no more Te pulses are output as a sign of a fault on the line L2.

In den letzten beiden Spalten c und d von Fig. 8 ist für den Eingang E angenommen worden, daß dieser vom Speicherglied SP1 (Fig. 5) bei ordnungsgerechtem Arbeiten der Schaltungsanordnung dynamisches Signal mit dem Wert Q bzw. L erhält. In beiden Fällen führen der Ausgang A1 des Originalkanals und der Ausgang A1 des Komplementärkanals ein dynamisches Signal vom Wert 0 bzw. L. Die Ausgangssignale sind zueinander antivalent.In the last two columns c and d of Fig. 8 is for the input E has been assumed that this is from the memory element SP1 (Fig. 5) when the circuit arrangement is working properly dynamic signal with the value Q or L receives. In both cases, output A1 of the original channel and output A1 of the complementary channel carry a dynamic signal with the value 0 or L. The output signals are antivalent to each other.

Die Beschreibung der Wirkungsweise des Ausführungsbeispiels nach Fig. 7 hat gezeigt, daß diese Schaltungsanordnung in vorteilhafter Weise einerseits zum Durchschalten von dynamischen Signalen und andererseits aber auch zum Umsetzen von statischen Signalen in ein dynamisches O-Signal im Originalkanal verwendet werden kann.The description of the mode of operation of the exemplary embodiment 7 has shown that this circuit arrangement in advantageously on the one hand for switching through dynamic Signals and on the other hand also to convert static signals into a dynamic O-signal in the original channel can be used.

5 Patentansprüche
8 Figuren5 claims
8 figures

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4Q984Q/04434Q984Q / 0443

Claims

TiJ circuit arrangement for the secure input of binary Information in a digital data processing system, in particular for the railway safety system, each via an input terminal of a changeover contact below Use of a memory element with a master-slave flip-flop, with the one for the master a control part for a majority decision of two variables and the output signal of the slave is intended for the processing of. binary switching variables in the form of rectangular, between high and low potential alternating signals of a given repetition frequency, their logical values through . a phase difference of 180 ° in the signal voltages are shown, the storage element of the truth table

S R Qto Qt1

I. O O O L. L. O L. O L. L L. O O L. O

is sufficient, characterized in that the switching contact (SR) via a negation element (NG-1) connected to an input (S) of the memory element (SP1) and the other input (R) of the storage element (SP1) with constant low potential alternately receives one or the other value of the switching variable and that each of the two input terminals (KPL, KPO) of the changeover contact (SR) the signal corresponding to one of the two Values (L or O) of the switching variables is constantly fed (Pig. 5).

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4.09840/0443-4.09840 / 0443-

- 22 - . ■- 22 -. ■

Circuit arrangement in particular according to claim 1, for optional switching through of dynamic · signals or for converting static signals into dynamic signals with the value 0 using a memory element with a master-slave flip-flop where for the master a control part for a majority decision of two. Variables and the output signal of the slave is provided, for the processing of binary switching variables in the form of rectangular, between high and low potential changing signals of predetermined repetition frequency, whose logical values due to a phase difference of 180 ° Signal voltages are shown, the memory element the truth table

S: R · Qto Qt1

L. O O O L. L. O L. O L. L. L. O O L. O

suffices, as well as having a link on the base the majority decision of-three signals via a resistance matrix with two inputs for switching variables to be linked and one stamping input for a permanent signal according to one or the other phase position of the .Schaltvariablen to set the NAND or NOE function, dad ur tight characterizes that the dynamic or static signals (O or L, H or T) are fed to both inputs (1) of the memory element (SP2), that the two inputs (1) with one input of the logic element (NO) are connected, the second input of which is connected to the output (2) of the memory element (SP2).

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409840/0443409840/0443

5. Circuit arrangement according to claim 2 or claims 1 and 2 for the transition to a two-channel circuit system with an original channel and a complementary channel. characterized in that the signals in the original channel pass via a negation element (NG2) to a first memory element (SP2) with a connected logic element (NO) in NOR function and that the said signals in the complementary channel are routed directly to a second memory element (SP3), ^{the NAND · 1} · puncture being provided for the logic element (NA) assigned to it (FIG. 7).

4 · Circuit arrangement according to claim 3 for reporting the presence static signals, characterized in that the interconnected inputs (1) of the memory element (SP2) in one channel and on the other hand to the output (3) of the memory element (SP3) in the other channel the series connection of a diode (D2) with a threshold monitor (SWR2) and a further diode (D3) is connected and that the threshold monitor (SWR2) on the input and output side via a capacitor each (02, 03) is connected to ground.

5 circuit arrangement according to claim 1, characterized in that that at the input (S) of the memory element (SP1) connected downstream of the switch contact (SR) A threshold value monitor (SWR1) is connected via a diode (D1), the second connection of which is at high potential . (+) lies (Fig. 5h..

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409840/0443