DE2304129A1

DE2304129A1 - Verfahren und vorrichtung zum kodieren und dekodieren einer digitalen information

Info

Publication number: DE2304129A1
Application number: DE2304129A
Authority: DE
Inventors: Duane Edward Mcintosh
Original assignee: Motors Liquidation Co
Current assignee: Motors Liquidation Co
Priority date: 1972-01-28
Filing date: 1973-01-29
Publication date: 1973-08-02
Also published as: GB1407163A; US4001811A; CA1019071A; JPS4885111A; FR2182826B1; FR2182826A1

Description

DR. MÜLLER-BORE DlPL-PHv.S. r>R. MANiTZ DIP-_.-CHE-d. DR. DEUFEL

DIPL.-ING. FINSTERWALD DIPL.-ING. GRÄMKOW

PATENTANWÄLTE

Minchen, den Hl/Sv - G 2297

GEKERAL MOiEORS CORPORATION Detroit, Michigan, USA

Verfahren und Vorrichtung zum Kodieren und Dekodieren einer digitalen Information

Die Erfindung bezieht sich auf die Datenverarbeitung und betrifft insbesondere ein Verfahren und eine Vorrichtung zum Kodieren und Dekodieren einer digitalen Information.

In den Patentanmeldungen P 21 59 367-9 und P 21 59 368.0 sind Verfahren zur Kodierung und Dekodierung beschrieben, die zur Eeduzierung der Bandbreiten-Erfordernisse für die Übertragung oder Aufzeichnung von digitalen Daten dienen, indem NBZL-Daten in einen kodierten Bitstrom bzw. eine kodierte Bitfolge umgewandelt werden, in welchem bzw. welcher Zustandsänderungen nur auftreten in Abhängigkeit von diskreten Paaren gleicher Bits in der Eingangs-Bitfolge. Infolgedessen erfolgt während der Zeit, zu der die EBZL-Daten aus abwechselnden Bitmustern von Werten ^M01" oder ^B10" bestehen, keine Änderung in dem Gleichstrompegel der kodierten Bitfolge-Ergebnisse. Es ist schwierig, diesen Gleichstrom-

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Dr. Müller-Bor« Dr. ManHz · Dr. Deufel · Dipl.-Ing. FlnstarwaM Dlpl.-Ing. Qrimkow Braunschweig, Am BOrgwpark· 8 München 22, Robert-Koch-Stnte 1 7 Stuttgart-Bad Cannetatt, MarktatraBe Telefon {05S1)73M7 Telefon t0.11) 2*3646. Tel« S-220M mbpat Telefon «0711) 9»72β1 Bank: Zentralkawe Beyer.Vollebenken, München. Kto.-Nr.M2S Poeiaoheck: MünchenM4N

pegel für wesentliche Zeitperioden genau aufrechtzuerhalten, was Probleme bei dem Aufzeichnen und Dekodieren der Daten mit sich bringen kann.

Erfindungsgemäß wird die MRZL-Eingangs-Bitfolge in eine Bitfolge mit Zustandsänderungen umgewandelt, die diskreten Paaren von gleichen Bits entsprechen, wie in den oben erwähnten Patentanmeldungen. Wenn jedoch zwei diskrete Paare von gleichen Bits in der KRZL-Eingangs-Bitfolge durch ein alternierendes Bitmuster von sieben oder mehr Bits getrennt werden, werden Zustandsänderungen bei 1 1/2 Bit-Zeitintervallen in den Ausgangs-Bitstrom eingeführt, die der den ersten diskreten Paaren zugeordneten Zustandsänderung folgen bis zu einem Minimum von zwei Bitzeiten vor dem nächsten Paar-Übergang. Wenn so vorgegangen wird, erfolgt niemals mehr als ein Übergang pro' 1 1/2 Bitzeiten wie in der oben erwähnten Anmeldung. Dariiberhinaus befinden sich die kodierten Ausgangsdaten niemals auf einem Pegel oder dem anderen Pegel für eine größere Zeit als 8 Bitzeiten, so daß die oben erwähnten Probleme, die mit der genauen Aufrechterhaltung eines Gleichstrompegels in der kodierten Ausgangs-Bitfolge verbunden sind, eliminiert sind.

Die Erfindung wird im folgenden anhand der Zeichnung beispielsweise beschrieben; in dieser zeigt;

I¹Ig. 1 ein Blockschaltbild einer bevorzugten Ausführungsform eines erfindungsgemäßen Encoders bzw. Kodierers,

I?ig. 2 und 3 detaillierte Logikdiagramme des erfindungsgemäßen Kodierers,

3?ig. 4 eine etwas idealisierte laktSteuer-Darstellung, in welcher verschiedene Spannungs-Wellenformen des erfindungsgemäßen Kodierers dargestellt sind,

Pig. 5 ein Blockschaltbild einer bevorzugten Ausführungsform eines erfindungsgemäßen Dekodierers,

Pig. 6 Ms 8 detaillierte Logikdiagramme des erfindungsgemäßen Dekodierers und

I¹Ig. 9 eine etwas idealisierte Takt Steuer dar stellung, in welcher verschiedene Spannungs-Wellenformen des erfindungsgemäßen Dekodierers veranschaulicht sind.

Hach 3?ig. 1 umfaßt ein erfindungsgemäßer Encoder bzw. Kodierer eine Uhren-Generatoreinrichtung 10, im folgenden TaMgeber-10 genannt, die bzw. der mit der HRZL-Eingangs-Bitfolge synchronisiert ist und Taktimpuls züge für die verschiedenen !Funktionsblöcke des Kodierers erzeugt.

Der Kodierer umfaßt weiter ein 9-Bit-Datenspeicherregister 12, in welches liRZL-Eingangsdaten reiheneise mit einer vorbestimmten Bitrate unter der Steuerung des Taktgebers 10 eingeschoben bzw. gespeichert werden. Die in den Positionen 8 und 9 des Registers gespeicherten Bits werden miteinander durch eine Bitpaar-Vergleichseinrichtung 14, im folgenden Bitpaar-Komparator 14- genannt, verglichen, die bzw. der eine Ausgangs-Bitfolgen-Zustands-Steuereinrichtung 16 zu Beginn der Bitzeit, wenn Bits 8 und 9 ein Paar mit dem Weröb "1¹¹ bilden und in der Mitte der Bitzeit, wenn Bits 8 und 9 ein Paar mit dem Wert "0" bilden, triggert, so daß eine Zustandsänderung oder ein Übergang zwischen logischen Pegeln in der Ausgangs-Bitfolge erzeugt wird. Der Komparator 14· schaltet bzw. betätigt ebenfalls einen 7-Bit-Wechselmuster-Detektor und eine Impulserzeugungseinrichtung 20. Die Impulserzeugungseinrichtung 20 erzeugt, wenn sie betätigt wird, Impulse, die durch 1 1/2-Bitzeit-Intervalle getrennt sind. Der Detektor fühlt den Pegel der Bits 1 bis y in dem Register 12 und erzeugt einen Start-Logikpegel-Ausgang zu der Impulserzeugungseinrichtung 20, wenn Bits 8 und 9 sin Paar von gleichen Bits und Bits 1 bis 7 ein wechselndes ^M10" oder "01" Master bilden. Der Start-Ausgang löst eine zwangsläufige Arbeitsweise des Ko di ererb einrieb s aus. Wenn das Muster ein Wechsel ^w10* ist, wird die Iapulserzetigungseinrichtung 20 eine halbe Bit-

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zeit danach betätigt und zwingt die Steuereinrichtung 16 dazu, die erste zwangsläufige Zustandsänderung zwei Bitzeiten nach der Paar-Zustandsänderung zu erzeugen. Wenn das Wechselmuster von der Form "01" ist, wird die Impulserzeugungseinrichtung eine Bitzeit danach betätigt und zwingt die Steuereinrichtung 16 dazu, die erste zwangsläufige Zustandsänderung 2 1/2 Bitzeiten nach der Paar-Zustandsänderung zu erzeugen. Ob die Inipulserzeugungseinrichtung 20 einen übergang 2 oder 2 1/2 Bitzeiten nach dem Paar-Übergang erzwingt, ist abhängig von dem logischen Pegel des Bit 7 j der das Muster als entx^eder von der Wechselform "10" oder der Wechselform "01" identifiziert. Die Impulserzeugungseinrichtung 20 fährt damit fort, die Steuereinrichtung 16 dazu zu zwingen, Zustandsänderungen in der Ausgangs-Bitfolge jede 1 1/2 Bitzeiten auf die erste zwangsläufige Zustandsänderung folgend zu erzeugen, bis sie durch einen drei Bit-Nicht-Wechsel-Iluster-Detektor 22 abgeschaltet wird, der auf den Pegel von Bits 5_? 6 und 7 in dem Register 12 anspricht. Wenn Bits 5 und 6 in dem Register 12 den gleichen logischen Pegel aufweisen, wird ein Stopp-Logikpegel-Ausgang zu der Impulserzeugungseinrichtung 20 geführt, die die zwangsläufige Arbeitsweise im Betrieb des Kodierers beendet.

Der Ausgang des Komparators 14 wird ebenfalls zu dem Register 12 zurückgeführt und schaltet den Pegel des der Feststellung eines Paares von gleichen Bits folgenden Bits 8, wenn Bits und 8 den gleichen logischen Pegel aufweisen, so daß nur diskrete Paare mit den Werten "0" oder "1" festgestellt werden und das Verschieben von Werten "000" oder "TH" durch die Positionen 8 und 9 des Registers 12 nicht als das Vorhandensein von zwei Paaren mit dem Wert ¹¹O¹¹ oder zwei Paaren mit dem Wert "1" interpretiert wird.

Nach Fig. 2 spricht der Taktgeber 10 auf einen Basis-Taktgeber 23 an und umfaßt ein D-Flip-Flop 25, NAND-Gatter 27 und 29 und NOR-Gatter 31 und 33. Der Taktgeber 10 erzeugt

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die in Fig;. 4 dargestellten Impulszüge, die mit EB¹B*, GLiCB und OLKG bezeichnet sind. Der Basis-!Taktgeber 23, dessen Ausgang iait GLK in Fig. 4· bezeichnet ist, ist mit den KRZL-Eingangsdaten synchronisiert und versorgt eine Zweif ach-Flanken-Einzelimpulseinrichtung 35 j die den mit KB¹B* bezeichneten Ausgangsimpulszug erzeugt, der negativ gerichtete Impulse enthält, die mit g.eder ansteigenden und fallenden Flanke des Basis-Taktgeber-CLK koinzidieren. Die Q*~ und die D-Klemme des Flip-Flops 25 sind miteinander gekoppelt und das Flip-Flop 25 wird durch den Ausgang der Einzelimpuißeinrichtung $5 geknebelt bzw. getoggelt (toggled), die ebenfalls die Gatter- 31 und 33 steuert. GLKA, GLKB und GLKG sind mit GLK durch das Gatter 27 synchronisiert, das die Stellung des Flip-Flops 25 steuert, um sicherzustellen, daß die verschiedenen G?aktgeberimpulse fluchten, wie es in Fig. 4 dargestellt ist. GLKA definiert die Bit-Speicherzeit der HHZL-Eingangsdaten in dem Register 12. GLKB und GLIiG definieren den Beginn bzw. die lütte der Bitzeit; der kodierten Ausgangs-Bitfolge.

Das 9-Bit-Daten-Speicherregister 12 umfaßt neun Flip-Flops D1 bis D9 vom D-iyp. Die KRZL-Eingangsdaten werden an den D-Eingang des Flip-Flops D1 angelegt und reihenweise durch das Kegister 12 durch GLKA verschoben. Die den Pegel der in den Positionen 1 bis 9 gespeicherten Bits darstellenden Wellenformen sind mit B1 bis B9 in Fig. 4 bezeichnet, wie es die Q-Ausgänge der Flip-Flops DI bis D9 jeweils sind. Der Q*-Ausgang der Flip-Flops DI bis D9 ist entsprechend mit B1* bis B9* bezeichnet. Die ♦-Bezeichnung wird in dieser Anmeldung benutzt, um die Umkehrung des dem Stern zugeordneten Präfix anzugeben.

Nach Fig. 3 umfaßt der Bit-Paar-Komparator 14 ein Paar von NAND-Gattern 24· und 26 mit vier Eingängen. Die vier Eingänge des Gatters 24 sind B8, B9, GLKB und MABL. Die vier Eingänge des Gatters 26 sind B8*, B9*, OLKG und N NABL. N NABL liegt hoch, um die Gatter 24 und 26 während der normalen Betriebsweise einzustalten, und liegt niedrig, um die Gatter 24 und 26 während der zwangsläufigen Betriebsweise abzuschalten,

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wie es nachfolgend erläutert wird.

Die Ausgänge der Gatter 24 und 26 bilden Eingänge zu einem NAND-Gatter 28. Ein dritter Eingang des Gatters 28 ist mit F ZEIT* bezeichnet, die von der nachfolgend beschriebenen Impulserzeugungseinrichtung 20 empfangen wird.

Der Ausgang des Gatters 28 ist mit D BLIP bezeichnet und toggelt ein Flip-Flop 30 vom D-Typ, dessen Q*-Ausgangsklemme mit dessen D-Eingangsklemme verbunden ist. Der Q*- Ausgang des Flip-Flops 30 wird durch das NAND-Gatter 32 invertiert, um eine kodierte Daten-Ausgangs-Bitfolge zu erzeugen, die ihre Zustände jedesmal ändert, wenn das Flip-Flop 30 getoggelt wird.

Nach Fig. 2 sind NAND-Gatter 34 und 36 mit dem ElNSiDELL- bzw. LÖSGH-Eingang des Flip-Flops D8 des Registers 12 verbunden. Die Eingänge des Gatters 34 sind B7*, B8* und D BLIP und die Eingänge zu dem Gatter 36 sind B7, B8 und D BLIP.

Die soweit beschriebene Vorrichtung ist im wesentlichen die gleiche wie die in der oben erwähnten Patentanmeldung P 21 59 367-9 beschriebene und arbeitet in der folgenden Weise: wenn die in das Register 12 eingeschobenen NRZL-Eingangsdaten so vorliegen, daß eine logische "1" bei B8 und B9 erscheint, sind alle Eingänge zu dem Gatter 24 in dem Komparator 14 eine logische "1", so daß ein zu einem CLKB-Impuls entsprechender Impuls an dem Ausgang des Gatters entwickelt wird und das Flip-Flop 30 toggelt. Der Q*-Ausgang des Flip-Flops 30 wird durch das Gatter 32 invertiert und bewirkt einen Übergang oder eine Zustandsänderung in der Ausgangs-Bitfolge von dem zur Zeit des Impulses existierenden Pegel zu dem anderen Pegel. Zu der gleichen Zeit geht der Ausgang des Gatters 36 auf den niedrigen Wert und löscht das Flip-Flop D8 und schaltet B8 von einer "1" zu einer "Ο", wenn B7 sich auf ^M1^M befindet. Durch Schalten des logischen

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Pegels von B8 bei dem Nachweis von drei Bits auf dem gleichen logischen Pegel in den Positinen 7i 8 und 9 des Registers werden die Gatter 24 und 26 für eine Bitzeit gesperrt und es werden infolgedessen nur diskrete Paare von gleichen Bits nachgewiesen. D.h., ein 111-Eingangs-Bitmuster verursacht nur einen Übergang in der Ausgangs-Bitfolge. Eine gleiche Betriebsweise tritt auf, wenn eine logische "O" an B7, B8 und B9 erscheint. In diesem !Fall wird jedoch ein zu einem GLKG-Impuls entsprechender Impuls an dem Ausgang des Gatters 28 entwickelt und es tritt ein Übergang in dem Ausgangs-Bitstrom in der Mitte der Bitzeit auf und der Ausgang des Gatters 3^ geht auf den niedrigen Wert und stellt das Flip-Flop DS ein und schaltet B8 von einer "0" auf eine "1".

Der 7-Bit-Wechselmuster-Detektor 18 umfaßt NAND-Gatter 3B, 40, 42 und 44, NOH-Gatter 46, 48 und ein UND/ODER/ ÜKKEHR-Logikelement 50. Die Ausgänge der Gatter 38 und gehen auf den niedrigen Wert, wenn B1 bis B7 entsprechend 1010101 zeigen. Wenn die Ausgänge der Gatter 3£ und 40 beide auf den niedrigen Wert gehen, geht der mit F START 1 bezeichnete Ausgang des Gatters 46 auf den hohen Wert. In gleicher Weise gehen die Ausgänge der Gatter 42 und 44 auf den niedrigen Wert, wenn B1 bis B7 entsprechend 0101010 zeigen. Wenn die Gatter 42 und 44 beide auf den niedrigen Wert gehen, geht der mit F START 2 bezeichnete Ausgang des Gatters 48 auf den hohen Wert. Der Ausgang der Gatter 46 und 48 und D BLIP bilden Eingänge zu dem UND/ODER/UMKEHR-Element 50. Das Element 50 entwickelt einen mit F START bezeichneten Ausgang, der Impulse von D BLIP enthält, die während der Zeit auftieten, zu der sich entweder F START oder F START 2 auf dem hohen Wert befindet. Folglich enthält F START den GIiKA- oder CLKB- oder F ZEIT*-Impulsen entsprechende Impulse, wann immer sich B8 und B9 auf dem gleichen logischen Pegel undB1 bis B7 sich auf wechselnden logischen Pegeln befinden.

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F STAES wird an den Impulsgenerator 20 angelegt, der Flip-Flops D10 bis DI5 vom D-Typ umfaßt. Der Q-Ausgang und der Q*-Ausgang ^{von 1}^⁰ sind mit F IJABL bzw. Ή UABL bezeichnet, während die Q-Ausgänge der Flip-Flops D11 bis D14- mit S1 bis S4 und der Q-Ausgang und Q*-Ausgang von D15 mit F ZEIT bzw. F ZEIT* bezeichnet sind. Wann immer F ZEIT* auf den niedrigen Wert geht, geht der Ausgang des Gatters 28, d.h. D BLIP auf den hohen Wert, wodurch eine Zustandsänderung in der Ausgangs-Bitfolge erzeugt und ebenfalls die Flip-Flops D13 bis D15 gelöscht und F ZEIT* auf den hohen Wert und D BLIP auf den niedrigen Wert getrieben wird. Die Flip-Flops D11 bis D15 werden von EFB* durch einen von einem NAND-Gatter 52 gebildeten Inverter getoggelt. Die Flip-Flops D10, D11 und D12 werden durch ein mit STOPP BLIP* bezeichnetes Signal gelöscht, während die Flip-Flops D1J und D14- und DI5 entweder durch D BLIP oder ein mit STOPP BLIP bezeichnetes Signal durch ein NOR-Gatter 58 gelöscht werden.

Ein Eingang eines NOR-Gatters 5^ ist mit dem Register 12 gekoppelt, um den Kehrwert des Pegels des in der Position des Registers gespeicherten Bits festzustellen, während der andere Eingang von F START gebildet wird. Der Ausgang des Gatters 54- wird durch ein NAND-Gatter 56 invertiert und an den Einstelleingang des Flip-Flops D11 angelegt. Während der normalen Betriebsweise werden die Flip-Flops DIO, D11 und D12 gelöseht, um an deren Q-Ausgänge eine logische "0" anzulegen. Das Flip-Flop DIO wird durch einen i¹ START-Impuls eingestellt, um die zwangsläufige Betriebsweise einzuschalten, wobei F NABL auf den hohen Wert geht. Wenn zu der- Zeit, zu der die zwangsläufige Betriebsweise angestoßen wird, das Wechselmuster 1010101 lautet, dann befindet sich B7* auf dem niedrigen Wert zu der Zeit des F START Impulses, der das Flip-Flop D11 einstellt, wobei eine logische "1" an dessen Q-Ausgang erzeugt wird. Wenn andererseits das Wechsel-

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muster 0101010 lautet, befindet sich B7* auf dem hohen Wert und das j?lip-3?lop D11 wird nicht eingestellt, so daß sich infolgedessen eine logische "0" an dessen Q-Ausgang befindet. Infolgedessen bewirkt bei einem "10" Muster das Einstellen des Iflip-]?lops D11 einen i¹ ZEIT* Impuls bei dem vierten Ii¥B*--Impuls oder 2 Bitzeiten nach dem Impuls in D BLIP, welcher 3? START erzeugte. D.h.j' wenn die sieben auf ein Paar von gleichen Bits folgenden Bits ein wechselndes "10" Küster bilden, tritt der erste zwangsläufige Übergang, der aus einem Ϊ?¹ ZEIT-*--Impuls resultiert, zwei Bit zeiten nach dem Paar-Übergang auf. Venn andererseits das Wechselmuster "01" ist, wird das ΪΊίρ-ΙΊορ DI1 nicht eingestellt und folglich geht ΐ¹ ZEIT* nicht auf den niedrigen Wert, bis der hohe Wert an dein -Q-Ausgang von DIO bei dem fünften KFB*-Impuls überführt wird. D.h., wenn sieben oder mehr auf ein Paar gleicher Bits folgende Bits ein wechselndes "01"-Muster bilden, tritt der erste zwangsläufige von einem S¹ ZEIT*-Impuls resultierende Übergang 2 1/2 Bitzeiten nach dem Paar-Übergang auf. Hach dem ersten zwangsläufigen Übergang wird Ϊ' ZEIT* nach jedem K!?B*-Impuls auf den niedrigen Wert gesteuert, wodurch ein zwangsläufiger Übergang alle 1 1/2 Bitzeiten danach erzeugt wird. Die zwangsläufigen 1 1/2 Bitzeit-Übergänge dauern nach dem ersten zwangsläufigen Übergang fort bis zu einem Minimum von zwei Bit zeiten vor dem nächsten Paar-Übergang, wie er durch den Hicht-Wechsel-MusterDetektor 22 bestimmt wird.

Der HICHT-Wechsel-Muster-Detektor 22 führt den Kodierer in die normale Betriebsweise zurück bei einem Minimum von zwei 3itzeiten vor der Zeit, zu der ein Paar von gleichen Bits in die J?lip-3?lops D8 und D9 verschoben wird. Der Detektor 22 umfaßt ein HAND-Gatter 60, das auf die Ausgänge der Gatter 40 und 42 des Detektors 18 anspricht, die den Pegel der Bits B5, BG und B7 in dem !Register 12 fühlen. Wenn entweder B5 oder B6 und B7 den gleichen logischen Pegel aufweisen, befindet sich zumindest ein Eingang der Gatter 40 und 42 auf dem niedrigen Wert, wobei beide Eingänge zu dem Gatter 60

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auf den hohen Wert angehoben werden, welches einen niedrigen Wert erzeugt, der durch das NAHB-Gatter 62 invertiert wird, um einen Niveauwechsel von einera niedrigen zu einem hohen Wert in dem mit STOPP bezeichneten Ausgangssignal zu erzeugen. Der Detektor 22 umfaßt weiterhin !Flip-Flops DI6 und D17 to D-Typj die durch F START-Impulse gelöscht und durch F ZEIT*- Impulse.getoggelt werden. Der D-Eingang des Flip-Flops DI6 ist auf eine logische "1" festgelegt (tied). Die Q-Ausgänge der Flip-Flops D16 und DI7 bilden Eingänge zu einem NAND-Gatter 64, dessen anderen Eingänge STOPP und F ZEIT sind, der Ausgang des Gatters 64 ist mit STOP BLIP* bezeichnet und wird durch ein NAND-Gatter 66 invertiert, um den mit STOP BLIP bezeichneten Ausgang zu erzeugen. Bevor das Paar von gleichen Bits durch die Gatter 40 und 42 festgestellt xi?ird, sind diese bereits durch die Gatter JS und 44 festgestellt worden, und haben den übergang von F START 1 und F START 2 zu dein niedrigen Wert bewirkt, wodurch D BLIP daran gehindert wird, durch das Gatter 50 hindurchzugehen, so daß F START auf dem hohen Wert bleibt. IxLt F START auf dem hohen Wert werden die Flip-Flops D10, D16 und DI7 gelöst bzw. freigegeben. Jeder nachfolgende Impuls von F ZEIT· toggelt die Flip-Flops D16 und DI7. Folglich erzeugt der zweite zwangsläufige Übergang, der der Feststellung eines Paares von gleichen Bits durch die Gatter 38 und 44 folgt, hohe Werte an den Q-Ausgängen der Flip-Flops D16 und DI7. Zwei Bitzeiten später wird das Paar durch die Gatter 40 und 42 festgestellt, wodurch STOPP auf den hohen Wert geht. Nicht später als 1 1/2 Bitzeiten nach dem zweiten Übergang, der auf die Feststellung eines Paares von gleichen Bits durch die Gatter 38 und 44 folgt, wird ein F ZEIT-Impuls durch den Toggeleingang von RFB* erzeugt. Der F ZEIT-Impuls wird durch das Gatter 64 invertiert, wodurch ein STOP BLIP*- Impuls erzeugt wird, der durch das Gatter 66 invertiert wirdl zur Erzeugung eines STOP BLIP-Impulses. Der STOP BLIP*- Impuls löscht die Flip-Flops D10, D11 und D12, wobei N NABL

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auf den hohen Wert und P ITABL auf den niedrigen Wert gesteuert wird und die Gatter 24, 26 in dem Komparator 14 eingesehaltet werden. Der STOP BLIP-Impuls löscht die Plip-Plops D13, D14 und D15 durch das Gatter 58 und der !Codierer wird zu der normalen Betriebsweise zurückgeführt, in der er verbleibt, bis sieben oder mehr Bits, die auf ein Paar von gleichen Bits folgen, ein wechselndes Bitmuster bilden.

Die Betriebsweise des in den Pig. 2 und 3 dargestellten jiodierers. wird jetzt mit Bezug auf das Takt st euer diagramm der Pig. 4 beschrieben. Die umzuwandelnden ITEZL-Eingangsdaten sind 010101010100101010100011010101011 und es wird in Pig. 4 vorausgesetzt, daß die ersten neun Bits in daß Eegister 12 eingespeichert sind, so daß jeweils an B1 bis B9 liegt 010101011. Wenn B1 an der Vorderflanke von OLKA. auf den niedrigen Wert geht, bilden die sieben Bits B1 bis B7 ein wechselndes 01-Muster, das bewirkt, daß P START 2 auf den hohen Wert geht. An der Vorderflanke von GLKB wird die Tatsache, daß B8 und B9 eine logische "1" zeigen, durch den Komparator 14 festgestellt, wodurch D BLIP auf den hohen Wert gesteuert wird, welches das Plip-Plop 30 toggelt und einen ITiveauwechsel zu Beginn derBitzeit 1 der Ausgangs-Bitfolge bewirkt. Wenn D BLIP auf den hohen Wert übergeht, wird das Plip-Plop D10 eingestellt (set), wodurch bewirkt wird, daß P HABL auf den hohen Wert geht und die zwangsläufige Betriebsweise angestoßen wird. Zu der gleichen Zeit geht Ii ITABL auf den niedrigen Wert und schaltet die Gatter 24 und 26 des Komparators 14 ab, wodurch D BLIP auf den niedrigen Wert geht. Da B7 auf dem niedrigen Wert liegt, befindet sich 37* auf dem hohen Wert und folglich wird D11 nicht eingestellt. Der hohe Wert auf P NABL wird durch die fallende Planke von EPB* verschoben, so daß P ZEIT* 2 1/2 Bitzeiten nach dem Beginn der zwangsläufigen Betriebsweise auf den niedrigen Wert geht. Wenn P ZEIT* auf den niedrigen

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geht, geht D BLIP auf den hohen Wert, wodurch ein Übergang in der lütte der Bitζext 5 der Ausgangs-Bitfolge und ein Klären "bzw. Löschen der Flip-Flops DI3, D14- und D15 durch das Gatter 54- bewirkt werden, wobei F ZEIT* auf den hohen Wert und D BLIP auf den niedrigen" Wert gesteuert werden. ETach dem 2 1/2 Bitzeitimpuls werden Zustandsänderungen in der Ausgangsbitfolge zwangsläufig herbeigeführt bei 1 1/2 Bitzeitintervallen durch einen D BLIP-Impuls unter der Steuerung von F ZEIT*, bis die Flip-Flops D1O, D11 und D12 gelöscht werden, um einen niedrigen Wert an den mit 52 bezeichneten Eingang des Flip-Flops D13 anzulegen.

Zu. Beginn der Bitspeicherzeit (BST) 3 wird ein Paar mit "1" in den Positionen 1 und 2 des Registers eingespeichert, wodurch bewirkt wird, daß F START 2 auf den niedrigen Wert übergeht und das Gatterelement 50 geschlossen wird. Wenn das Gatter 50 geschlossen ist, wird das Flip-Flop D10 nicht eingestellt und werden die Flip-Flops DI6 und DI7 nicht gelöscht bei nachfolgenden D BLIP-Impulsen, so daß die Flip-Flops D16 und DI7 die F ZEIT♦-Impulse zählen können. Der erste F ZEIT*-Impuls, der einem niedrigen Wert von F START folgt und das Gatter 50 schließt, toggelt das Flip-Flop DI6 und steuert dessen Ausgang auf den hohen Wert und der zweite F ZEIT*-Impuls steuert den Ausgang sowohl des Flip-Flops D16 als auch des Flip-Flops D17 auf den hohen Wert. Wenn das Paar von gleichen Bits, das zu der Bitspeicherzeit 3 in den Positionen 1 und 2 des Registers erschienen ist, in di.e Positionen 5 und 6 des Registers verschoben wird, was zu Beginn der Bitspeicherzeit 7 erjblgt, geht der STOP*-Ausgahg des Gatters 60 auf den niedrigen und der STOP-Ausgang des Gatters 62 auf den hohen Wert .über. Der erste F ZEIT*-Impuls, de? einem hohen Wert von STGP folgt, bewirkt, daß alle Eingänge zu dem Gatter 64 sich auf dem hohen Wert befinden, wobei STOP BLIP* auf den niedrigen Wert und STOP BLIP auf den hohen Wert gesteuert und die Flip-Flops D10, D11 und D12 gelöscht und ebenfalls die Flip-Flops DI3, D14- und DI5 durch

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das Gatter 58 gelöscht werden. Als Folge d&ssen geht I¹ HABL auf den niedrigen Wert und W IiABL auf den hohen Wert über, wodurch die Gatter 24 und 26 in die Lage versetzt werden, den Kodierer in die normale Betriebsweise zurückzuführen, so daß während der Bitspeicherzeit 10 das in den Positionen ϋ und 9 gespeicherte Paar von Bits mit dem Wert "1" festgestellt wird, um einen D BLIP-Impuls zu erzeugen.

Zu Beginn der Bitspeieherzeit 12 wird ein wechselndes 0101010-Iiuster in den Positionen 1 bis 7 des Registers festgestellt, wodurch bewirkt wird, daß 3? Sl¹ARI 2 auf den hohen Wert übergeht. Während der-Bitspeicherzeit 12 wird ein Paar von Bits mit ¹¹O" in den Positionen 8 und 9 des Registers durch das Gatter 26 festgestellt und ein mit CLKG koinzidierender D BLIP-Impuls und eine Zustandsänderung in der Ausgangsbitfolge erzeugt. Der mit CLKC koinzidierende D BLIP-Impuls geht durch das Gatter 50 und steuert 1? NABL auf den hohen Wert, wodurch wiederum die normale Betriebsweise abgeschaltet und die zwangsläufige Betriebsweise eingeschaltet wird. Da die in den Positionen 7j 8 und 9 gespeicherten Bits alle den Wert "0" während der Speicherseit 12 aufweisen, wird durch die Erzeugung des D BLIP-Impulses bewirkt, daß der Ausgang des Gatters 36 auf den niedrigen Wert übergeht und das Flip-Flop Do gelöscht und B8 auf eine "1" geschaltet wird, so daß in der Bitspeicherzeit 13 ©in Paar in den Positionen 8 und 9 des Registers nicht gespeichert wird. Da das in der Position 7 gespeicherte Bit den Wert ¹¹O" aufweist, tritt der erste D BLIP-Impuls, der aus. einem Übergang von J? ZEIT* zu dem niedrigen Wert resultiert, 2 1/2 Bitzeiten später auf. Die D BLIP-Impulse dauern fort mit 1 1/2 Bitζeitintervallen, bis ein Paar von gleichen Bits in den Positinen 5 und 6 des Registers zu Beginn der Bitspeicherzeit 19 gespeichert wird, zu welcher Zeit SlOP* auf den niedrigen Wert und STOP auf den hohen Wert übergeht. Der nächste D BLIP-Impuls bewirkt, daß STOP BLIP auf den hohen Wert und STOP BLIP* auf den niedrigen Wert übergeht und der Impulsgenerator 20 abgeschaltet wird.

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Zu Beginn der Bitspeicnerzeit 22 wird ein Paar mit dem Wert "O" in den Positionen 8 und 9 eingespeichert und ein alternierendes Bitmuster 1010101 wird in den Positionen 1 Ms 7 des Registers 12 eingespeichert. Folglich geht zu Beginn der Bitspeicherzeit 22 F START 1 auf den hohen Wert über und bei der ansteigenden Kante von OLKO wird ein D BLIP-Impuls erzeugt, der das Flip-Flop D10 toggelt und bewirkt, daß F ETABL auf den hohen Wert übergeht. Da das Niveau der in der Position 7 des Registers eingespeicherten Bits eine logische "1" ist, wird das Flip-Flop D11 eingestellt, so daß der Ausgang sich auf einer logischen "1" befindet, wie es durch die Wellenform S1 veranschaulicht ist. Folglich tritt der erste zwangsläufige Übergang zwei Bitzeiten danach in der Mürbe der Bitzeit 24 der Ausgangs-Bitfolge auf. Es werfen Übergänge mit 1 1/2 Bitzeitintervallen danach erzeugt, bis sie bei dem ersten zwangsläufigen Übergang beendet werden, der der Einspeicherung eines Paares von gleichen Bits in den Positionen 5 und 6 des Registers 12 folgt.

Nach Fig. 5 umfaßt der erfindungsgemäße Dekodierer einen Übergangsdetektor 70, der die kodierten Eingangsdaten empfängt, nachdem sie durch eine Datenkonditioniereinrichtung bzw. Datenaufbereitungseinrichtung 7^ unter der Steuerung eines Logikblocks 72 aufbereitet worden sind, der eine begrenzende Pegelsteuerung (slicing level control) für den Aufbereiter 71 vorsieht, so daß die Eingangsdaten auf den richtigen Signalpegel aufbereitet werden und näherungsweise eine Rechteckwelle in der Beschaffenheit relativ zu den Datenübergangspunkten bilden und sieht richtig proportionierte Impulsbreiten vor. Der Dekodierer umfaßt weiterhin einen Frequenzverdoppler 7^j der Taktsteuerimpulse von einem·spannungsgesteuerten Oszillator 75 empfängt, der frequenz- und phasengesteuert wird durch den Logikblock 72, so daß die Takt Steuerimpulse mit der Bitrate der Eingangsdaten auftreten und so daß die Phasenbeziehung so vorgesehen ist, daß die Datenübergänge im Mittelpunkt der Taktsteuerimpulse auftreten.

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Der 3?requenzverdoppler 74- liefert zweifache Bitraten-Taktsteuerimpulse zu einem Test-Taktsteuergenerator 76, der Test- und TEST*-Ausgänge- erzeugt, die synchronisiert sind, so daß die Impulse in dem TEST-Ausgang zu Beginn der Bitzeit und die Impulse im TEST*-Ausgang in der IiLtte der Bitzeit auftreten. Der Übergangsdetektor 70 erzeugt einen Ü,bergangsimpulszug, der jeder Zustandsänderung in der kodierten Eingangs-Bitfolge entsprechende Impulse enthält, die zu einer Bitpaar-Hemm-Steuerung Jb geliefert werden, die ebenfalls die TEST- und TEST*-Steuersignale empfängt. In Abhängigkeit davon, ob eine Zustandsänderung zu Beginn der Bitzeit oder in der Mitte der Bitzeit auftritt, liefert die Bitpaar-Hemm-Steuerurig 78 (bit pair jam control 78) einen ONE JAIl- oder einen ZERO JAM-Eingang zu der Dekodier-Steuerlogik 80. Ein Bitzeit-Ablauf-Hegister 82 (Elapsed bit time register 82) wird durch einen Zähler 84- gelöscht, der den Lb'schimpuls auf den ersten, einem Übergang folgenden TEST-Impuls erzeugt. Nachdem das Register £.2 gelöscht worden ist, speichert es die Zahl von Bitzeiten zwischen übergängen und steuert die Logik 80, so daß die richtigen Logikpegel in ein !Formulierungsregister 86 (formulation register 86) eingesetzt (jammed) werden, das die dekodierten Ausgangsdaten liefert. Ein Schieberegister-Zähler 88 zählt die Zahl von halben Bitzeiten zwischen den Übergängen. Register 90 und 92 speichern die vorhergehende (previous) und die vorvorhergehende (previous/previous) Halb-Bitzeit-Zahl. Ein Zwangsbetriebdetektor 94· spricht auf den Zustand des Zählers 88 und der Register 90 und 92 an und schaltet eine Zwangsbetrieb-Einsetzsteuerung 96 (forced mode jam control 96) ein, um den Bitzeitablaufzähler 82 einzustellen, wann immer das Register 92 anzeigt, daß das Halb-Bitζeitintervall zwischen dem ersten und zweiten von vier aufeinanderfolgenden Übergängen 4- oder 5 war, und das Register 90 und der Zähler 88 zeigen an, daß das Halb-Bitzeitintervall zwischen dem zweiten und dritten und dem dritten und vierten der vier aufeinanderfolgenden übergänge 3 war. D.h., eine HaIb-Bitzeitzahl zwischen vier aufeinanderfolgenden Übergängen von 4-, 3»

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oder 5> 3j 3"zeigt an, daß die in den Eingangsdaten auftretenden Übergänge durch den Kodierer zwangsläufig herbeigeführt waren als eine Folge der Feststellung von 7 aufeinanderfolgenden wechselnden Bits, die einem Paar von gleichen Bits gefolgt sind. Der Zähler 92 identifiziert in Abhängigkeit davon, ob er 4- oder 5 Halb-Bitzeit-Zahlen speichert, den Zustand des dem letzten legitimierten Paarübergang folgenden Bits und der Zustand dieses Bits wird in einem Element 98 gespeichert. Der Zustand des letzten legitimierten' bzw. richtigen Paares, d.h. der erste der vier aufeinanderfolgenden Übergänge wird in einem Element 100 gespeichert, das auf den Ausgang der Bitpaar-Hemm-Steuerung 78 bzw. Bitpaar-

(^ Q CJ

Einsetzsteuerung 78 anspricht, die ihrerseits/Sen Übergang in den Eingangsdaten verursachende Paar von gleichen Bits identifizierte. Ein Zweibit-Zwangsbetrieb-Einsetzsteuer- und Anfangs-Zustand-Logikelement 102 entspricht auf die Information an, die den Zustand des letzten richtigen Paares und den Zustand des dem letzten richtigen Paares folgenden Zustand, wie durch die Elemente 100 und 98 identifiziert, berücksichtigt, um die Zwangsbetrieb-Einsetzsteuerung 96 zu steuern, so daß entweder ein wechselndes Muster von 01 oder ein wechselndes Piaster von 10 in das Formulierungsregister 86 durch die Logik 80 auf das letzte richtige Paar folgend eingesetzt wird.

Nach Fig. 6 arbeitet der Datenübertragungsdetektor 70 bzw. Datenübergangsdetektor 70 (data transition detector 70) als ein Zweifach-Flanken-Einzelimpuls-Iiultivibrator (dual edge single shot multivibrator), der eine mit DSS* bezeichnete Wellenform erzeugt, die jedem Übergang in den aufbereiteten Eingangsdaten entsprechende Impulse aufweist. Der Detektor 70 umfaßt eine Kette von HAND-Gattern 106 bis 118 und ein ■ÜHD/ODER/UMKEHR-Element 120. Der DSS*-Ausgang von dem Element 120 wird zweifach invertiert durch die Gatter 122 und

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124-, um die Leistung zu verstärken und ein Flip-Flop 126 zu toggeln "bzw. zu kippen. Der Q*-Ausgang des S¹Up-I¹Iops 126 wird durch ein HAND-Gatter 12Ü, I30 und 132 und einen ivondensator 134- umfassendes Verzögerungsnetzwerk geführt, um ein mit DoSD* bezeichnetes verzögertes Signal zu erzeugen. Der Kondensator I36 weit at den DSS*-Impuls, um eine Benutzung sowohl der ansteigenden als auch der fallenden Flanken zu ermöglichen.

Der Eingang zu dem Frequenzverdoppler 74- kommt von dem VCO-Taktgeber, der mit der Bitrate arbeitet und der so ausgerichtet bzw. synchronisiert ist, daß die Datenübergänge in der lütte der Taktgeberimpulse auftreten. Der Verdoppler 74-unifaßt HAHD-Gatter 13b bis 1^0 und ein UUD/ODEK/ülIKEHR-i-Element 1^2. Der Ausgang des Etoentes 152 ist mit CSiS* bezeichnet und wird durch IM'AITD-Gatter 154-, 156 in doppelter Weise invertiert, um die Leistung des GSS*-Signals zu verstärken und ein mit CSSG* bezeichnetes Signal zu erzeugen. Der Ivondensator 157 ist vorgesehen, um die Taktsteuerbeziehung zwischen DSS* und CSS* einzustellen, so daß die Impulse in der Mitte der TEST-Impulse DSS* auftreten.

Der TEST-iDaktgeb ergener ator 76 umfaßt ein !Flip-Flop 158 vom D-Typ, das durch das CSS*-Signal getoggelt wird. Der Q*-Ausgang des Flip-Flops 158 sieht ein TEST*-Signal vor, das durch ITAHD-Gatter 160 und 162 invertiert wird, um ein TEST-Signal zu liefern.

ITach Ji'ig. 7 wird das TEST-Ausgangs signal vom Generator 76 zu einer Bitzeit-Ablauf-Zähler-Löschsteuerung 84- geführt, wo es ein Plip-tflop 164- vom D-Typ toggelt, dessen D-Eingang mit dem Q-Ausgang eines Flip-fflops 166 vom D-Typ verbunden ist, das durch das DSSG*-Signal eingestellt bzw. gesetzt wird. D^r Q*-Ausgang des Flip-Flops 164- wird durch SfAHD- Gatt er und 170 zweimal invertiert, um die Leistung zu verstärken und ein mit GHTCLR* bezeichnetes Signal zu liefern, das die Flix)-Flops 164- und 166 löscht bzw. freigibt. Der CNTCLR*-Ausgang

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der Steuerung 84 wird an der ersten ansteigenden Flanke des einem Übergang in den Eingangsdaten folgsnden TEST-Signals, wie es durch DSSG* repräsentiert ist, erzeugt. DAs GNTGLR"-Signal löscht den 7-Stufen-Bitzeit-Ablauf-Zähler 82, der Flip-Flops 172 bis 184 vom D-Typ umfaßt. Die Flip-Flops 172 bis 184 werden durch die ansteigende Flanke -des TEST-Signals getoggelt. Der D-Eingang des Flip-Flops 172 ist auf eine logische "1" festgelegt. Der Q-Ausgang der Flip-Flops 172 bis 184 wird zu einer logischen "O" gelöscht bzw. freigegeben durc__h GlTTGIiR*, das, wie oben erwähnt worden ist, an der ersten, auf einen Übergang folgenden ansteigenden· Kante des TEST-Signals auftritt. Infolgedessen geht an der zweiten, auf einen Übergang folgenden, ansteigenden Eante von TEST, die zwei abgelaufene Bitzeiten repräsentiert, der Q-Ausgang des Flip-Flops 172 auf den hohen Wert über. Eine Bitzeit später geht .der Q-Ausgang des Flip-Flops 174 auf den hohen Wert über, usw, bis zum Flip-Flop 184, bis ein Übergang auftritt, der einen GNTCLR*-Impuls erzeugt, der den Zähler 82 löscht. Da die Q-Ausgänge der Flip-Flops 172 bis 184 auf den hohen Wert übergehen, um in entsprechender Weise zwei bis acht abgelaufene, auf einen Übergang folgende Bitzeiten zu repräsentieren, sind die Q-Ausgänge der Flip-Flops 172 bis 184 mit ΞΒΤ2 bis EBT8 bezeichnet.

Mach Fig. 6 ist der Q*-Ausgang des Flip-Flops 172 mit EBT2* bezeichnet und wird benutzt, das TEST-Signal mittels einer TEST-Zeit-Taktgeber-Synchronisierungseinrichtung 186 zu synchronisieren. Die Synchronisierungseinrichtung 186 umfaßt ein NAND-Gatter 188 mit Eingängen, die mit DSS und EBT2* verbunden sind. Der Ausgang des Gatters 188 toggelt Flip-Flops 190 und 192 vom D-Typ, deren Q-Ausgänge mit einem NAND-Gatter 194 verbunden sind. Der andere Eingang des Gatters 194- ist DSS. Der Ausgang des Gatters 194 wird durch das NAND-Gatter 196 invertiert und als ein Eingang an NAND-Gatter 198 und 200 angelegt. Die anderen Eingänge

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der Gatter 198 und 200 sind TEST bzw. TEST*. Bei dem erfindungsgemäßen Kodierverfahren beträgt die kürzeste Zeit zwischen von Bitpaaren erzeugten Übergängen 1 1/2 Bitzeiten, die bei einem 0011-Bi tornister auftritt. Venn die TEST- und TEST*-Signale richtig in Phase sind, befindet sich TEST auf dem niedrigen und TEST* auf dem hohen Wert zur Zeit eines Übergangs, der das Paar mit dem Vert '"O" repräsentiert, und umgekehrt zu der Zeit des Übergangs, der das Paar mit dem Wert "1" repräsentiert. Wenn TEST und TEST* außer Phase sind, trifft das Umgekehrte zu. Wenn TEST außer Phase ist, d.h. sich auf dem hohen Wert befindet zur Zeit des Übergangs, dann erzeugt die nächste ansteigende Flanke von TEST einen GHTCLH-Impuls, der das Flip-Flop 172 freigibt, wobei ein hoher Wert auf EBT2* erzeugt wird. Folglich wird durch den folgenden Übergang des Flip-Flop 190 getoggelt und ein hoher Wert an dessen Q-Ausgang angeregt. Der nächste Übergang erzeugt einen niedrigen Wert an dem Q-Ausgang des Flip-Flops 190 und einen hohen Wert an dem Q-Ausgang des Flip-Flops 192. Der erste Übergang nach einem dreifachen Auftreten von durch 1 1/2 Bitzeitintervalle getrennten Zustandsänderungen bewirkt, daß die Q-Ausgänge sowohl des Flip-Flops 190 als auch des Flip-Flops 192 auf den hohen Wert übergehen, so daß alle Eingänge zu dem Gatter 194- sich auf dem hohen Wert befinden und einen Ausgang mit hohem Wert von dem Gatter 196 erzeugen. Wrnn TEST sich auf dem hohen Wert befindet zur Zeit des einen hohen Ausgang von dem Gatter 196 hervorrufenden Übergangs, dann geht TEST HÜCESTELL* auf den niedrigen Wert über und stellt das Flip-Flop 158 in den Taktgebergenerator 76 zurück, wodurch die Phase von TEST und TEST* umgekehrt werden. Wenn andererseits sich TEST auf dem niedrigen Wert befindet, geht TEST EIITSTELL* auf den niedrigen Wert über und setzt das Flip-Flop 153,. wodurch die Phase von TEST und TEST* umgekehrt v/erden. Ebenfalls wird, wenn der Ausgang von dem Gatter 196 auf den hohen Wert übergeht, der Ausgang von einem HOH-Gatter 202 auf den niedrigen Wert gesteuert, um die Flip-Flops 190 und 192 zu löschen bzw. freizugeben.

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Nach Fig. 8 werden die TEST- und TEST*-Ausgänge zur Bitpaar-Einsetzsteuerung 78 geführt, die NAND-Gatter 20-4- und 206 und NOK-Gatter 208 und 210 umfaßt. Unter der Annahme, daß .der Dekodierer nicht in der zwangsläufigen Betriebsweise arbeitet, befindet sich ZWANGS-BETEIEB* auf dem hohen Wert und folglich gehen die Ausgänge der Gatter 204 und 206 auf den niedrigen Wert über bei der ansteigenden Flanke von TEST bzw. TEST*. Folglich geht, wenn ein Übergang erfolgt und infolgedessen DSSD* auf den niedrigen Wert übergeht, wenn TEST sich auf dem hohen Wert befindet, ein EIFSETZ auf dem hohen Wert über. Andererseits geht, wenn zu der Zeit, zu der DSSD* auf den niedrigen Wert übergeht, TEST*· sich auf dem hohen Wert befand, MLLEINSETZ auf den hohen Wert über.

Der Zähler 88 für eine momentane Einhalb-Bitzeit umfaßt sechs Flip-Flops 212 bis 222 vom D-Typ. Der Zähler 90 für eine vorhergehende Halb-Bitzeit umfaßt Flip-Flops 224, und 228 vom D-Typ, während der Zähler 92 für eine vorvorhergehende Einhalb-Bitzeit Flip-Flops 2JO und 232 vom D-Typ umfaßt. Die Zähler 90 und 92 werden an der ansteigenden Flanke von DSSD* getoggelt, während der Zähler 88 an der ansteigenden Flanke von CSSG* getoggelt wird. Der D-Eingang des Flip-Flops 212 wird auf einer logischen "0" gehalten und der Q-Ausgang des Flip-Flops 212 wird auf eine logische "1" gesetzt durch DSSD*. Die verbleibenden Flip-Flops 214 bis 222 des Zählers 80 werden durch DSSD* gelöscht bzw. freigegeben, wobei eine logische "0" an deren entsprechenden Q-Ausgänge angelegt wird. Die Q-Ausgänge der Flip-Flops 218, 220 und 222 sind mit HBT3, HBT4 bzw. HBT5 bezeichnet, da diese Ausgänge auf eine logische "1" getoggelt werden nach 3, 4 bzw. 5 halben Bitzeiten, die einem Übergang folgen, wie es durch DSSD* dargestellt ist. ΉΒΤ3, HBT4 und HBT5 sind mit dem D-Eingang der Flip-Flops 224, 226 und 228 des Zählers 90 verbunden und werden jeweils durch die Q-Ausgänge der Flip-Flops 224, 226 und 228 bei dem

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nächsten Übergang, wie er durch DSSG* dargestellt ist, getoggelt. Die Q-Ausgänge der Flip-Flops 224·, 226 und 228 Sind mit PHBT3, PHBT4 bzw. PHBT5 bezeichnet. Folglich wird bei dem von DSSG* repräsentierten Übergang die in dem Register 88 gespeicherte Zahl für die halbe Bitzeit zu dem Register 90 übertragen, um die Zahl für die vorhängen ende halbe Bitzeit zu repräsentieren. PHBT4 und PHBT5 sind mit den D-Eingängen der Flip-Flops 230 bzw. 232 des Zählers 92 verbunden. Die Flip-Flops 230 und 232 werden ebenfalls durch die ansteigende Flanke von DSSG* getoggelt, so daß der Zustand der Zahl für die vorvorhergehenden halben Bitzeiten entweder von dem Flip-Flop 230 oder dem Flip-Flop 232 in Abhängigkeit davon, ob die Zahl für die vorvorhergehenden halben Bitzeiten 4 oder 5 beträgt, gespeichert wird.

Der Zwangsbetrieb-Detektor 94- umfaßt NAND-Gatter 234·, 236 und 238 und ein Flip-Flop 240 vom D-Typ und ist mit den Zählern 88, 90 und 92 in der dargestellten Weise verschaltet. Wenn die Zahl für die vorvorhergehenden einhalb Bitzeiten entweder 4- oder 5 beträgt, befindet sich einer oder befinden sich beide der Eingänge ΡΡΗΒΪ4* und PPHBT5* auf dem niedrigen Wert und steuern den Ausgang des Gatters 234 auf den hohen Wert. Wenn die Zahl für die vorhergehenden einhalb Bitzeiten 3 betrug und die Zahl für die vorliegenden einhalb Bitzeiten beträgt, dann befinden sich alle Eingänge zum Gatter 236 auf dem hohen Wert, wenn DSS zum hohen Wert übergeht, wodurch bewirkt wird, daß der mit ZWANGSElNSIEIinJliG* bezeichnete Ausgang des Gatters 236 zum niedrigen Wert übergeht- Wenn ZWANGSEBTSIELHJifG* auf den niedrigen Wert übergeht, wird das Flip-Flop 240 gesetzt, wodurch bewirkt wird, daß dessen mit ZWAHGSBEiERIEB bezeichneter Q-Ausgang zum hohen Wert und dessen mit ZWANGSBEOIEIEB* bezeichneter Q*-Ausgang auf den niedrigen Wert übergeht. Das Flip-Flop 240 wird an der ansteigenden Flanke von OSS freigegeben, wann immer die Zahl für die momentanen einhalb Bitzeiten größer als 3 ist, in welchem Falle sowohl OSS als auch ΗΒΪ3 sich auf dem hohen

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Wert befinden, wodurch bewirkt wird, daß der mit ZWANGSBETRIEB CIiR* bezeichnete Ausgang des Gatters 238 auf den niedrigen Wert übergeht und das Flip-Flop 240 freigibt, so daß ZWAiTGSBETRIEB auf den niedrigen Wert und ZWANGSBETRIEB* auf den hohen Wert übergeht.

Der Speicher 100 für das letzte richtige Paar umfaßt ein Paar von NAND-Gattern 242 und 244, die auf ein EINSETZ bzw. NUEL EINSETZ ansprechen, um ein Flip-Flop 246 vom D-Typ zu setzen bzw. freizugeben. Wenn ein Übergang ein Paar mit dem Wert "1" repräsentiert, wird der Q-Ausgang des Flip-Flops 246 auf den hohen Wert gesetzt. Umgekehrt wird, wenn ein Übergang ein Paar mit dem Wert "0" repräsentiert, der Q-Ausgang des Flip-Flops 246 auf .den niedrigen Ausgang freigegeben. Bei aufeinanderfolgenden Übergängen toggelt DSSG* Flip-Flops 248 und 250 vom D-Typ, so daß, wenn ein Paar mit dem Wert "1" einen Übergang bewirkt, der Q-Ausgang des Flip-Flops 250 zwei Übergänge später auf den hohen Wert übergeht. Wenn umgekehrt ein Paar mit dem Wert ^M0" den Übergang bewirkt, geht der Q*-Ausgang des Flip-Flops 250 zwei Übergänge später auf den hohen Wert über. Der Q- und der Q*-Ausgang des Flip-Flops 250 sind mit PP ZUSTAND und PP ZUSTAND* bezeichnet und bilden Eingänge zu einem UND/ ODER/UMKEHR-El ement 252. Die anderen Eingänge zu dem UND/ODER/ UMKEHR-Element 252 repräsentieren den Zustand des Bits, das einem Paar folgt und werden von dem Speicher 98 für den folgenden Bitzustand erhalten, der ein Paar von NAND-Gattern 254 und 256 und ein Flip-Flop 258 vom D-Typ umfaßt. Wenn der Dekodierer nicht in der zwangsläufigen Betriebsweise arbeitet, befindet sich ZWANGSBETRIEB* auf dem hohen Wert und das Flip-Flop 258 wird an jeder ansteigenden Kante von OSS freigegeben, so daß der mit FOLWI bezeichnete Q*-Ausgang des Flip-Flops 258 auf den hohen Wert und der mit FOLWO bezeichnete Q-Ausgang des Flip-Flops 258 auf den niedrigen Wert gesteuert wird. Wie bei dem Kodierverfahren beschrieben worden ist, tritt, wenn ein einem Paar folgendes 7-Bit-Wechselmuster mit einer ¹⁵O" beginnt, der erste zwangsläufige Übergang vier halbe

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Bitzeiten nach dem dem Paar zugeordneten Übergang auf und tritt, wenn das 7-Bi"k-Wechselmuster mit einer "1" beginnt, der erste zwangsläufige Übergang fünf halbe Bitzeiten nach dem dem Paar zugeordneten Übergang auf. !folglich geht das Gatter 254- auf den niedrigen Wert über, um das Flip-Flop 258 zu setzen, so daß SOLWO auf den hohen Wert übergeht, wenn fünf halbe Bitzeiten zwischen dem vorhergehenden und dem vorvorhergehenden Übergang vorhanden sind, da in diesem !Fall sich ΡΡΗΒΪ5 auf dem hohen Wert befindet, und der Ausgang vom Gatter 254- geht auf den niedrigen Wert, wenn DSS auf den hohen Wert übergeht. In Bezug auf die Steuereinrichtung ist zu bemerken, daß, wenn PP ZUSTAND sich auf einem hohen Wert befindet und einen einem Paar mit dem Wert "1" zugeordneten Übergang anzeigt und das Paar mit dem Wert "1" von einer "0" gefolgt wird, so daß M)LWO sich auf dem hohen Wert befindet, dann der Ausgang des Elementes 252 auf dem niedrigen Wert ist, der durch das Gatter 260 invertiert wird, um einen hohen Wert an dessen mit DIE¹J¹ bezeichneten Ausgang zu erzeugen und anzuzeigen, wenn der Wert hoch ist, daß eine "0" einem Paar mit dem Wert "1" folgt. Alternativ ist, wenn PP ZUStCAIfD* sich auf dem hohen Wert befindet und FOLWI sich auf dem hohen Wert befindet und eine Situation anzeigt, in welcher eine "1" einem Paar mit dem Wert "0" folgt, SAME auf dem niedrigen Wert und DIFF auf dem hohen Wert und zeigt wiederum an, daß das den Übergang verursachende Paar und das dem Paar folgende Bit verschiedene logische Pegel aufweisen. Wenn andererseits eine ¹¹O" einem Paar mit dem Wert "0" oder eine "1" einem Paar mit dem Wert "1" folgt, dann befindet sich der Ausgang des Elementes 252 auf dem hohen Wert und der Ausgang des Gatters 260 auf dem niedrigen Wert und zeigt an, daß das Paar und das dem Paar folgende Bit sich auf dem gleichen logischen Pegel befinden. Der DIFF-Ausgang des Gatters 260 und der FOLWO-Ausgang des Flip-Flops 258 sehen Eingänge zu einem NAND-Gatter 262 vor, das einen mit F1 bezeichneten Ausgang liefert, der durch ein NAND-Gatter 264- invertiert wird, das einen mit FO bezeichneten Ausgang vorsieht. Wenn das dem Paar folgende Bit

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den Wert ¹D¹¹ aufweist und sich das Paar von dem folgenden Bit unterscheidet, befindet sich F1 auf dem niedrigen Wert und geht FO auf den hohen Wert über.

Der ZWANGSEINSTELL*-Ausgang des Gatters 236 des Detektors 94 "wird durch ein HAND-Gatter 266 invertiert und als ein Eingang an NAND-Gatter 268 und 270 ebenso wie als ein Eingang an NAND-Gatter 272 und 274 angelegt. Die anderen Eingänge zu den Gattern 268 und 270 sind SAME bzw. DIES¹, während die anderen Eingänge zu den Gattern 272 und 274 F1 bzw. FO sind. Die Gatter 268 und 270 steuern das ,Setzen bzw. freigeben eines Flip-Flops 276 vom D-Typ, während die Gatter 272 und 274 das Setzen bzw. Freigeben eines Flip-Flops 278 vom D-Typ steuern. Der Q*- Ausgang uid der D-Eingang des Flip-Flops 276 ebensowie des Flip-Flops 278 sind miteinander verbunden. Das Flip-Flop 276 wird von DSSD* getoggelt, während das Flip-Flop 278 von dem Q*-Ausgang des Flip-Flops 276 getoggelt wird. Der Q-Ausgang und der Q*-Ausgang des Flip-Eops 278 sind mit F1 TEST bzw. FO TEST bezeichnet.

Wenn der Detektor 94 als eine Folge der Intervalle von halben Bitzeiten zwischen Übergängen in der hereinkommenden kodierten Bitfolge feststellt, daß die Übergänge durch den Kodierer erzwungen worden sind und FO sich auf dem hohen Wert befindet und anzeigt, daß der durch das letzte richtige Paar verursachte Übergang ein Paar mit dem Wert "1" repräsentiert, dem eine ^w0^M folgt, dann befinden sich beide Eingänge zu dem Gatter 270 ebenso wie beide Eingänge zu dem Gatter 274 auf dem hohen Wert und bewirken, daß die Flip-Flops 276 und 278 freigegeben werden, wodurch bewirkt wird, daß FO TEST auf den hohen Wert übergeht. Wenn andererseits das letzte richtige Paar den Wert 00 aufweist, dem eine ^w0^M folgt, oder wenn das letzte richtige Paar den Wert 11 aufweist, dem eine "1" folgt, dann befindet sich F1 ebenso wie SAME auf dem hohen Wert, so daß beide Flip-Flops 276 und 27& gesetzt werden und bewirkt wird, daß F1 TEST auf den hohen Wert übergeht.

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Der Anfangszustand von F1 TEST beim Eintreten der zwangsläufigen Betriebsweise ebenso wie dessen Zustand während nachfolgender Übergänge in zwangsläufiger Betriebsweise sind in der nachfolgenden Tabelle A für verschiedene Kombinationen von Paaren und folgenden Bits dargestellt.

Tabelle A

BEI ZUSTAND VON"11 TEST

110 0011001100

111 1001100110 OOÜ . 1001100110 001 1100110011

Die ZWANGSBETRIEB-Einsetzsteuerung 96 ist ähnlich der Bitpaar-Einsetzsteuerung 78 und umfaßt NAND-Gatter 280 und 282 und NOR-Gatter 284- und 286. Ein Eingang zu den Gattern 280 und 282 ist Zwangsbetrieb, während die anderen Eingänge S¹I TEST bzw. FO TEST sind. Der mit F EINSETZ bezeichnete Ausgang des NOR-Gatters 284· geht auf den hohen Wert über, wenn DSSD* einem hohen Wert von ZWANGSBETRIEB und J¹I TEST folgend auf einen niedrigen Wert übergeht. Der mit F NULL EINSETZ bezeichnete Ausgang des NOR-Gatters 286 geht auf einen hohen Wert über, wenn DSSD* auf einen hohen Wert von ZWANGSBETRIEB und FO TESI folgend auf einen niedrigen Wert übergeht.

Nach Fig. 7 umfaßt das Formulierungsregister 86 10 Flip-Flops vom D-Typ FP1 bis FF10, Die Flip-Flops FF1 bis FF10 werden durch die ansteigende Flanke von TEST getoggelt. Der D-Eingang des Flip-Flops FF1 ist auf eine logische "0" festgelegt, während die D-Eingänge der nachfolgenden Flip-Flops FF2 bis FF10 auf den Q-Ausgang der vorhergehenden Stufe festgelegt sind bzw. mit diesem verbunden sind. Die Flip-Flops FF2 bis FF6 werden an der vorauseilenden Flanke von Zwangseinstell* freigegeben zum Anlegen einer logischen "Ο" an deren Q-Ausgänge, während das Flip-Flops FF1 an der vorauseilenden Flanke von ZWANGS OLR* freigegeben wird.

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Die I¹IiP-I¹IOpS FF1 "bis FF9' des Forniulierungsregisters werden weiterhin durch die Dekodier-Steuerlogik 80 gesteuert, die Gatt er elemente 288 bis 304 umfaßt, xi/elche bestimmte der Steuersignale EIEB EIKSETZ, NULL EINSETZ, F EIlTS EINSETZ bzw. F ITOLL EINSETZ führen in Abhängigkeit von der Bitzeit-Ablauf-Zahl seit dem vorherigen Übergang, wie sie von dem Zähler 82 gespeichert ist.

Der Q-Ausgang von FF1 wird von einem NAND-Gatter 288 auf den hohen Wert gesetzt, dessen Eingänge auf F NULL EINSETZ festgelegt sind. Der Q-Ausgang von S¹S*2 wird von einem NOR-Gatter 290 auf den hohen Vert gesetzt, wenn entweder EINS EINSETZ oder F EIlTS EINSETZ auf den hohen Wert übergeht. Der Q-Ausgang von FF3 wird von einem UND/O DER/TOKEHR-El em ent 292 auf den hohen Vert gesetzt, wenn sich EBT2 auf dem hohen Vert befindet und entweder EINS EINSETZ oder F EINS EINSETZ auf den hohen Vert übergeht. Der Q-Ausgang von FF4 wird von einem UND/ODER/üMEHR-Element 294- auf den hohen Vert gesetzt, wann immer EBT3 sich auf dem hohen Wert befindet und entweder NULL EINSETZ oder F EINS EXNSETZ sich auf dem hohen Vert befindet. Der Q-Ausgang von FF5 wird durch ein OTD/ODER/IMKEER-Element 296 auf den hohen Wert gesetzt, wann immer EBT4- sich auf dem hohen Wert befindet und entweder EINS EINSETZ oder F NULL EINSETZ sich auf dem hohen Vert befindet. Der Q-Ausgang von FF6 wird auf den hohen Wert von einem UND/ODER/üIlKEKR-Element 298 gesetzt, wann immer EBT5 sich auf einem hohen Vert befindet und entweder NULL EINSETZ oder F EINS EINSETZ sich auf dem hohen Vert befindet. Der Q-Ausgang von FF7 wird von einem NAND-Gatter 300 auf den hohen Vert gesetzt, wann immer EINS EINSETZ und EBT6 sich auf dem hohen Vert befindet. Der Q-Ausgang von FF8 wird von einem NAND-Gatter 302 auf den hohen Vert gesetzt, wann immer EBT7 und NULL EXNSETZ sich auf dem hohen Vert befindet. Der Q-Ausgang von FF9 wird auf den hohen Vert von einem NAND-Gatter 304 gesetzt, wamm. immer EINS EINSETZ und EBG8 sich auf dem hohen Vert befindet.

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Die Betriebsweise des erfindungsgemäßen Dekodierers wird jetzt mit Bezug auf das in 5¹Xg. 9 dargestellte Taktsteuerdiagramm unter Benutzung der von dem oben beschriebenen Kodierer erzeugten kodierten Daten erläutert.

Der zu Beginn der Bitzeit 1 (Bl¹I) auftretende Datenübergang erzeugt einen DSS-Impuls, der auftritt, während sich TEST auf dem hohen Wert befindet, wobei ein EIlTS EINSETZ-Impuls zu der Zeit des DSSD*-Impulses erzeugt wird. EBT2 befindet sich auf dein hohen Wert zu der Zeit des Übergangs, wobei es auf den hohen Wert an der ansteigenden Planke von TESiC getoggelt worden ist. Folglich werden FP2 und FFJ des Registers 60 auf den hohen Wert gesetzt als eine Folge des EIMS EIHSETZ-Impulses. Bei der nächsten ansteigenden Planke von TEST werden die Flip-Flops FF1 bis FP10 getoggelt, wobei die Daten durch das Register 86 verschoben werden. Der DSSG*-Inipuls setzt ebenso das Flip-Flop 166 des Zählers 64 auf den hohen Wert, so daß an der zweiten ansteigenden Flanke von TESI¹, die dem Übergang folgt, OHTCLR* auf den niedrigen Wert übergeht und den Bitzeit-Ablauf-Zähler 82 freigibt bzw. löscht. In Fig.9 ist die abgelaufene Bitzeit zwischen CNTOLR*-Impulsen angegeben, wie es die Zahl für halbe Bitzeiten zwischen DSSD*- Impulsen ist. Auf DSSD* wird das Flip-Flop 212 in den Zähler für momentane halbe Bitzeiten auf den hohen Wert gesetzt, so daß der Zähler 88 die Zahl von halben Bitzeiten zählt, wie sie durch OSSG* repräsentiert wird, welche vor dem nächsten Übergang auftreten. Der nächste 'übergang erfolgt in der HLtte von BT3, wenn sich HBT5 auf dem hohen Wert befindet. Infolgedessen geht auf DSSG* PHBT5 und auf DSSD* ITULL EINSETZ auf den hohen Wert über und die Flip-Flops 214 bis 222 des Zählers 83 werden gelöscht bzw. freigegeben, während das Flip-Flop 212 des Zählers 8ü auf den hohen Wert gesetzt wird. Zur Zeit des ffiJUL-EliTSETZ-Impulses befindet sich EBT2 auf dem hohen Wert, so daß FF2 des Registers 86 auf den hohen Wert ge^bzt wird. i"F4-ist zu dieser bestimmten Zeit jedoch schon auf dem hohen Wert, so daß das Setzen keine Wirkung hat. Der nächste Übergang er-

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folgt zu Beginn von BT5, wodurch ein DSSG*-Impuls 3 halbe Bitzeiten seit dem letzten tibergang erzeugt wird, so daß HBT3 des Zählers 88 sich auf dem hohen Wert befindet und bewirkt, daß PHBT3 des Zählers 90 und PPHBT5 des Zählers 92 auf den hohen Wert übergehen. Auf den DSSD*-Impuls werden die Flip-Flops 214 bis 222 des Zählers 88 freigegeben und wird das Flip-Flop 212 des Zählers 88 auf den hohen Wert gesetzt. Zur gleichen Zeit wird, da DSSD* auftritt, während sich TEST auf dem hohen Wert befindet, ein EIlTS EINSETZ-Impuls erzeugt und da sich EBT2 auf dem hohen Wert, befindet, werden die Flip-Flops FF2 und FF3 des Eegisters 80 beide auf den hohen Wert gesetzt. Bei dem nächsten übergang, der in der Mtte von BT6 auftritt, sind 3 halbe Bitzeiten abgelaufen, so daß zusätzlich dazu, daß sich PPHBT5* auf dem niedrigen Wert befindet, sowohl PHBT3 als auch HBT3 auf dem hohen Wert befinden, so daß der DSS-Impuls ZWANGSEIN-L STEELIMG auf den niedrigen Wert steuert und das Flip-Flop 240 setzt, wodurch ZWANGSBETRIEB auf den hohen Wert und ZWANGSBETRIEB* auf den niedrigen Wert gesteuert wird, so daß die Bitpaar-Einsetzsteuerung 78 abgeschaltet, die ZWANGSBETRIEB-Einsetz steuerung eingeschaltet, FF2 bis FF6 des Eegisters 80 freigegeben und die Flip-Flops 172 bis I78 des Bitzeit-AbIauf-Zählers 82 auf den hohen Wert gesetzt werden. Die Gatter 292 bis 298 der Logik 80 werden somit eingeschaltet.

Da PPHBT5 sich auf dem hohen Wert befindet, verläuft der DSS-Impuls ebenfalls durch das. Gatter 254-, um das Flip-Flop 258 des folgenden Bitzustands-Speicherelements 98 zu setzen und dadurch FOiWO auf den hohen Wert zu steuern. Der EIUS EIiTSETZ Impuls, der während BT1 auftrat, hat vorher das Flip-Flop 24-6 des Blocks 100 für den letzten Paarübergang auf den hohen Wert gesetzt, so daß der PP ZUSTAND-Ausgang des Flip-Flops 250 sich auf dem hohen Wert befindet. Wenn sowohl PP ZUSTAND als auch FOLW 0 sich auf dem hohen Zustand befinden, btfindet sich der F1. TEST-Ausgang der Logik 102 auf dem niedrigen Wert, wie es in der Tabelle A ang geben ist. Folglich befindet sich FO TEST auf dem hohen Wert und der während BT6 auftretende DSSD*-Impuls

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erzeugt einen F NULL EINSEQ3Z-Impuls, der durch die Gatter 288, 292 und 296 verläuft, um die Flip-Flops FF1, "FF3 und FF5 auf den hohen Wert zu setzen. Bei dem nächsten DSSD*-Impuls wird ein zweiter FO EINSETZ-Iinpuls erzeugt, der erneut FF1, FF3 und FF5 auf den hohen Wert setzt. In diesem besonderen Fall befinden sich FF3 und FF5 schon auf dem hohen Wert, so daß das Setzen auf diese Flip-Flops keinen Effekt hat.

Es sind vier halbe Bitzeitzahlen zwischen dem am Beginn von BT8 antretenden Übergang und dem am Beginn von BT1O auftretenden Übergang vorhanden. Folglich befindet sich bei dem vierten GSS-Impuls (dem Spiegelbild der dargestellten GSS♦-Wellenform) der ein Gatterzeit-Intervall vor dem vierten CSSG*-Impuls auftritt, HBI3 ebenfalls auf dem hohen Wert, wodurch bewirkt wird, daß der Ausgang des Gatters 238 des Detektors 94· auf den niedrigen Wert übergeht, das Flip-Flop 240 freigegeben wird, ZWANGS-BEOEIEB* auf den hohen Wert und ZWAEGSBEOiRIEB auf cfei niedrigen Wert gesteuert wird und dadurch die ZWANGSBEOIRIEB-Einsetzsteuerung 96 abgeschaltet und die Bitpaar-Einsetzsteuerung 7⁸ eingeschaltet wird. Folglich erzeugt der zu Beginn von BiEIO auftretende DSSD*-Impuls einen EINS EINSETZ-Impuls, der die Flip-Flops FF2 und FF3 auf den hohen Wert setzt.

Der in der Mitte von BQM2 auftretende Übergang erzeugt einen ITULL EIHSE¹I-Z, der den Zähler nicht beeinflußt, da nur zwei Bitzeiten abgelaufen sind seit dem vorhergehenden Übergang. Der zu Beginn von ΒΪ15 auftretende Übergang erzeugt einen EINS EINSETZ-Impuls, der die Flip-Flops FF2 und FF3 des Registers 80 setzt. Der in der Kitte von BH6 auftretende Übergang hat keinen Effekt auf das Register, da nur eine Bitzeit seit dem vorhergehenden Übergang abgelaufen ist.

Der Übergang, dezpzu Beginn von B5D18 auftritt, ist der vierte von vier aufeinanderfolgenden Übergängen, die durch 5, 3 und 3 halbe Bitzeitzahlen bzw. halbe Bitzeiten getrennt sind, und steuert "folglich ZWANGSBEGiRIEB auf den hohen Wert. Da der erste der vier

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aufeinanderfolgenden Übergänge in der lutte von BT12 auftritt und der zweite der vier Übergänge dem ersten nach fünf halben Bitzeiten folgt, wird der das letzte richtige Paar kennzeichnende Übergang als ein Paar mit dem Vert "O" gefolgt von einer "0" identifiziert, wodurch PP ZUSIiIiD* auf den hohen Wert und I¹OLW O auf den hohen Wert gesteuert werden, wodurch seinerseits F1 TESS auf den hohen Wert gesteuert wird und einen F EINS EIInTSETZ Impuls erzeugt, der die Flip-Flops PF2, FP4 und FF6 auf den hohen Wert setzt. Ebenfalls an der ansteigenden Planke des DSSD*-Impulses wird das Flip-Flop 278 der Logik 102 getoggelt und I¹O TEST auf den hohen Wert gesteuert. Infolgedessen wird bei dem nächsten Übergang, der in der Mtte von BH 9 auftritt, ein PO EINSETZ-. Impuls entwickelt, der die Flip-Flops PF1, FF3 und FP5 des Registers 80 setzt. Da der nächste übergang mehr als drei halbe Bitzeiten später erfolgt, wird ZWANGSBETRIEB auf den niedrigen Wert bei dem vierten GSS-Impuls, der dem in dex· Mitte von BT19 auftretenden Übergang folgt, gesteuert. Infolgedessen erzeugt der nächste in der Mitte von BT22 auftretende Übergang einen NULL EINSETZ-Impuls, wie es der in der 'Mitte von BT24 auftretende Übergang tut. Der zu Beginn von BT26 auftretende Übergang erzeugt einen EINS EINSETZ-Impuls, wodurch die Flip-Plops FF2 und PPJ des Registers 80 gesetzt werden.

Der in der Mitte von BT27 auftretende Übergang ist der vierte von vier aufeinanderfolgenden Übergängen, die durch 4, 3 und 3 halbe Bitzeit-Intervalle getrennt sind, wodurch ZWANGSBETRIEB auf den hohen Wert gesteuert wird, die Plip-Plops PP2 bis PP6 freigegeben werden und ein P EINS EINSETZ-Impuls erzeugt wird, wodurch die Plip-Plops PP2, PP4 und PP6 des Registers 80 gesetzt werden und ein "10" Wechselbitmuster in die Plip-Plops PP1 bis F3F6 eingesetzt wird. Der erste der vier aufeinanderfolgenden Übergänge trat in der Mitte von BT22 auf, während TEST* sich auf dem hohen Wert befand, was kennzeichnend für ein Paar mit dem Wert "0" ist, das in den Plip-Plops PP7 und PP8 zu der Zeit des Übergangs vorhanden ist, der ZWANGSBETRIEB auf den hohen Wert steuert und das Register 80 löscht. Polglich

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wird, während es in den Wellenformen nicht dargestellt ist, das Paar mit dem Vert "O" gefolgt von einem wedi selnden "10" jßitcraster, bis folgende übergänge durch mehr als drei halbe Bitzeiten getrennt sind, so daß an dem Ausgang von I¹S¹IO die ursprüngliche KRZL-Bitfolge von 010101010100101010100011010101011 erzeugt wird.

- Patent ansprüäie -

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Claims

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Patentansprüche

P[J Verfahren zur Datenverarbeitung, bei dem eine erste Binärdarstellung von Daten, in welcher der Datengehalt in einer bekannten Darstellungsweise enthalten ist, in eine zweite Binärdarstellung der Daten umgewandelt wird, in welcher der Gehalt der Daten in der Zustandsübergangszeit relativ zu der Bitzeit der zweiten Binärdarsteilung enthalten ist, mit den Schritten daß

*1) der logische Zustand jedes Bits in der binären Eingangs-Darstellungsfolge festgestellt wird und

2) eine Ausgangs-Bitfolge erzeugt wird, die einen Zu-Standsübergang aufweist, wenn ein Paar von benachbarten Bits mit dem gleichen logischen Niveau festgestellt wird, wobei ein Zustandsübergang in der Ausgangsdarstellung der Ausgangsfolge erzeugt wird zu einer ersten Zeit in bezug auf die Bitzeit, wenn das festgestellte Paar sich auf einem logischen Niveau "11^M befindet, und zu einer zweiten Zeit in bezug auf die Bitzeit, wenn das gestellte Paar sich auf einem logischen Niveau ⁿOO^M befindet, g e k e η η ζ ei cn net durch die folgenden Schritte:

3) daß der logische Zustand des benachbarten Bits in dem gleichen Paar von Bits invertiert wird, wenn das erste, einem Paar von benachbarten gleichen Bits folgende Bits sich auf dem gleichen logischen Niveau wie das logische Niveau des Paares befindet,

4) daß ein Zustandsübergang in der Ausgangsdarstellung

bei 2 oder 2 1/2 Bitζeiten nach dem durch den Schritt 2) erzeugten Übergang in Abhängigkeit davon, welcher Typ eines Wechselmusters festgestellt wird, erzeugt wird, wenn zumindest die nächsten sieben der dem Paar von gleichen Bits folgenden Bits ein wechselndes Bitmuster mit dem logischen Niveau ^MO1^H oder dem logischen Niveau "1Ö¹ bilden, und

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5) daß ein Zustandsübergang alle 1 1/2 Bitzeiten nach dem mittels des Schrittes 4-) erzeugten Übergang erzeugt wird, bis ein Minimum von 2 Bitζeiten vor der Feststellung des ersten Paares von benachbarten Bits mit dem gleichen logischen Niveau, das dem wechselnden Bitmuster folgt, erreicht ist.

2. Verfahren nach Anspruch 1, gekennzeichnet durch die Schritte:

1) daß die Eingangs-Bitfolge mit einer vorbestimmten Bitrate bzw. Bxtgeschwxndigkeit durch ein.Register (12) reihenweise weitergeschoben wird, das zumindest neun Bits zu irgendeiner Bitzeit speichern kann,

2) daß der logische Zustand jedes der neun in dem Register (12) gespeicherten Bits festgestellt wird,

3) daß der Zustand der Atisgangs-Bitfolge zu einer Zeit in bezug auf die Bitzeit, wenn die in den Positionen 8 und 9 des Registers (12) gespeicherten Bits sich auf dem logischen Mveau "1* befinden und zu einer zweiten Zeit in bezug auf die Bitzeit geändert wird, wenn die in den Positionen 8 und 9 des Registers gespeicherten Bits sich auf dem logischen Niveau "Q* befinden,

4·) daß bei dem Feststellen eines Paares von gleichen Bits in den Positionen 8 und 9 der logische Zustand des in der Position 8 des Register gespeicherten Bits invertiert wird, wenn das logische Niveau des in der Position 7 des Registers gespeicherten Bits das gleiche wie das logische Niveau des in der Position 8 des Registers gespeicherten Bits ist,

5) daß der Zustand der Ausgangs-Bitfolge in Intervallen von 1 1/2 Bitzeiten nach einer aus dem Schritt 3) resultierenden Zustandsänderung geändert wird, wann immer die in den Positionen 1 bis 7 des Registers gespeicherten Bits ein wechselndes Bitmuster bilden, bis die in den Positionen 5 und 6 des Registers ge-

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speicherten Bits sich auf dem gleichen logischen Niveau befinden, wobei die erste, aus diesem Schritt 5) resul-'tierende Zustandsänderung bei 2 oder 2 1/2 Bitzeiten folgend auf eine aus dem Schritt 3) resultierende Zustandsänderung in Abhängigkeit von dem logischen Pegel des in der Position 7 des Registers zu dieser Zeit gespeicherten Bits auftritt.

3. Vorrichtung zur Ausführung des Verfahrens nach Anspruch 1, gekennzei chnet durch eine Speichereinrichtung (12), durch eine Taktgebereinrichtung (10) zum Einschieben der Eingangs-Bitfolge in die Speichereinrichtung (12), die eine Einrichtung zum Herstellen der Bitzeit für die Ausgangs-Bitfolge umfaßt, eine Einrichtung (14, 18, 20, 22), die auf die iEaktgebereinrichtung (10) anspricht zum Vergleichen des Niveaus benachbarter Bits in der Eingangs-Bitfolge und zum Erzeugen eines Steuersignals mit Impulsen, die zu einer ersten Zeit in bezug auf die Bitzeit bei der Feststellung eines diskreten Paares von benachbarten Bits auf einem logischen Niveau und zu einer zweiten Zeit in bezug auf die Bitzeit bei der Feststellung eines diskreten Paares von benachbarten Bits auf einem zweiten logischen Niveau auftreten, und zum Erzeugen von um 1 1/2 Bitzeit-Intervalle getrennten Impulsen, wenn zumindest sieben Bits zwischen, diskreten Paaren von Bits mit dem gleichen logischen Niveau ein wechselndes Bitmuster bilden, wobei der erste Impuls der'1 1/2 Bitzeit-Intervall-Impulse entweder 2 oder 2 1/2 Bitzeiten folgend auf den Impuls, der der Feststellung des ersten der diskreten Paare von gleichen Bits entspricht, in Abhängigkeit davon, welcher Typ eines wechselnden Bitmusters vorhanden ist, auftritt und wobei der letzte Impuls der 1 1/2 Bitzeit-Intervall-Impulse zumindest zwei Bitzeiten vor einem Impuls auftritt, der der Feststellung des zweiten der diskreten Paare von gleichen Bits entspricht, und eine Einrichtung (16), die auf die Impulse

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in dem Steuersignal anspricht zur Entwicklung einer Ausgangs-Bitfolge mit Zustandsübergängen, die jedem Impuls in dem Steuersignal entsprechen.

4-, Vorrichtung nach Anspruch 3j dadurch g e k e η η zeichnet, daß die Speichereinrichtung ein Eegister (12) zum Speichern von zumindest neun aufeinanderfolgenden Bits der Eingangs-Bitfolge ist und daß die auf die Taktgebereinrichtung (10) ansprechende Einrichtung umfaßt:

eine erste Logikschaltungseinrichtung (14-) zum Feststellen des logischen Niveaus eines Paares von benachbarten Bits der Eingangs-Bitfolge in dem Eegister (12) und zum Erzeugen eines ersten Steuersignals mit einem Impuls, der zu einer ersten ^eit in bezug auf die Bitzeit auftritt, wenn das festgestellte Paar von Bits sich auf dem logischen Niveau "1" befindet, und zu einer zweiten. Zeit in bezug auf die Bitzeit auftritt, wenn das festgestellte Paar von Bits sich auf dem logischen Niveau "0" befindet, wobei die erste Logikeinrichtung (14-) eine Einrichtung umfaßt, die weitere Impulse in dem ersten Steuersignal für eine Bitzeit folgend auf die !Feststellung eines Paares von Bits mit dem gleichen logischen Niveau verhindert,

eine zweite Logikschaltungseinrichtung (18, 20, 22) zum !feststellen der Speicherung eines wechselnden Bitmusters in dem Eegister (12) von zumindest sieben Bits folgend auf ein Paar von Bits mit dem gleichen logischen Niveau und zum Erzeugen eines zweiten Steuersignals mit zumindest drei Impulsen, die in 1 1/2 Bitzeit-Intervallen auftreten, wobei der erste Impuls in dem zweiten Steuersignal bei 2 oder 2 1/2 Bitzeiten nach dem Impuls in dem ersten Steuersignal, der dem wechselnden Bitmuster vorausgehenden Paar von Bits mit dem gleichen logischen Niveau zugeordnet ist, auftritt in Abhängigkeit von dem logischen Niveau des dem Paar von Bits mit dem gleichen logischen Niveau benachbarten Bits und wobei der letzte Impuls des-

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zweiten Steuersignals zumindest zwei Bitzeiten vor einem Impuls in dem ersten Steuersignal auftritt, der dem Paar . von gleichen, dem Wechselmuster folgenden Bits zugeordnet ist.

Vorrichtung nach Anspruch 3» dadurch gekennzeichnet, daß die Taktgebereinrichtung (1O) mit der Eingangs-Bitfolge synchronisiert ist und eine Einrichtung umfaßt zum Erzeugen eines ersten Taktgeberimpuls-■zuges (OLK) mit einer vorbestimmten Frequenz zur Erstellung der Bitzellenzeit und zum Erzeugen eines zweiten (CLKB) und dritten (CLKG) Taktgeberimpulszuges mit der vorbestimmten Frequenz, die gegeneinander und gegenüber dem ersten Taktgeberimpulszug (CLK) verschoben sind,

daß die Speichereinrichtung ein Datenspeicherregister (12) ist, das mit der Taktgebereinrichtung (10) gekoppelt ist, so daß es in Abhängigkeit von dem ersten Taktgeberimpulszug (CLK) getoggelt bzw. betätigt wird , und daß zumindest neun Bits der Daten während irgendeiner Bitzellenzeit speichern kann,

und daß die auf die Taktgebereinrichtung (10) ansprechende Einrichtung umfaßt

eine erste Gatt er einrichtung (24-, 26), die von dem zweiten (GLKB) und dritten (GLKG) Taktgeberimpulszug gesteuert wird und mit dem Register (12) gekoppelt ist zum Feststellen dös Hiveaus der in den Positionen 8 und 9 des Registers .(12) gespeicherten Bits und zum Entwickeln eines ersten Steuersignals, das Impulsen in dem zweiten Taktgeberimpulszug (CLKB) entsprechende Impulse, wenn die in den Positionen 8 und 9 des Registers gespeicherten Bits ein Paar von Bits mit dem logischen Pegel "1^M sind, und Impulsen in dem dritten Taktgeberimpulszug (CLKC) entsprechende Impulse enthält, wenn die in den Positionen 8 und 9 des Registers gespeicherten Bits ein Paar von Bits mit dem logischen Niveau "O" bilden,

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eine zweite Gatt er einrichtung (38, 40, 4-6), die mit dem Register (12) gekoppelt ist zum !Feststellen der logischen Nivöaus der in den. Positionen 1 Ms 7 des !Registers (12) gespeicherten Bits zum Entwickeln eines Ausgangs, der sich auf einem logischen Niveau, wenn die in den Positionen 1 bis 7 des Registers gespeicherten Bits ein nicht-wechselndes Bitmuster bilden und auf einem zweiten Niveau befindet, wenn die in den Positionen 1 bis 7 des Registers gespeicherten Bits ein wechselndes "01"-Muster bilden, eine dritte Gatt er einrichtung (4-2, 44, 48), die mit dem Hegister (12) gekoppelt ist zum Pühlen des Niveaus der in den Positionen 1 bis 7 des Registers (12) gespeicherten Bits und zum Entwickeln eines Ausgangs mit einem logischen Niveau, wenn die in den Positionen 1 bis 7 des Registers gespeicherten Bits ein nicht-wechselndes Bitmuster bilden, und auf einem zweiten Niveau, wenn die in den Positionen 1 bis 7 des Registers ein wechselndes ^!l10^M-Muster bilden,

eine Impulserzeugungseinrichtung (20), die auf den Ausgang der ersten, zweiten und dritten Gatt er einrichtung "anspricht zum Erzeugen von um 1 1/2 Bitzellenzeit-Intervalle getrennten Impulsen in Abhängigkeit von der Feststellung eines Paares von gleichen Bits in den Positionen 8 und 9 des Registers und eines wechselnden Bitmusters in den Positionen 1 bis 7 des Registers, wobei der erste der 1 1/2 Bitzeitimpulse entweder 2 oder 2 1/2 Bit.zeiten auf die Feststellung eines Paares von gleichen Bits und eines der wechselnden Bitmuster in Abhängigkeit davon, welches der zwei wechselnden Bitmuster in den Positionen 1 bis 7 des Registers gespeichert ist, erzeugt wird, und eine Einrichtung (22), die auf die Feststellung eines nicht-wechselnden Bitmusters durch die zweite oder dritte Gattereinrichtung anspricht zum Abschalten der Impulserzeugungseinrichtung (20) zumindest zwei Bitzeiten vor der Speicherung des nächsten Paares von Bits mit dem gleichen logischen Pegel folgend auf das wechselnde Bitmuster in den Positionen 8 und 9 des Registers.

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Vorrichtung nach Anspruch 3j dadurch gekennzeichnet, daß die Taktgebereinrichtung (1O) mit der Eingangs-Bitfolge synchronisiert ist und eine Einrichtung umfaßt zum Erzeugen eines ersten Taktgeber-Impulszuges (CLK) mit einer vorbestimmten Frequenz zur Erstellung der Bitzeit und zum Erzeugen eines zweiten GLKB und dritten (CLKG) Taktgeber-Impulszuges mit der vorbestimmten .Frequenz, die gegeneinander und gegenüber dem ersten Taktgeber-Impulszug (GItK) phasenverschoben sind,

daß die Speichereinrichtung ein Datenspeicherregister (12) ist, das mit der Taktgebereinrxchtung (10) gekoppelt ist, so daß es in Abhängigkeit von dem ersten Taktgeberimpulszug (CLK) getoggelt bzw. betätigt wird, und daß zumindest neun Bits der Daten während irgendeiner Bitzeit speichern kann,

und daß die auf die Taktgebereinrichtung (10) ansprechende Einrichtung umfaßt

eine erste Gattereinrichtung (24·), die von dem zweiten Taktgeber-Impulszug (GLKB) gesteuert wird und mit dem Register (12), gekoppelt ist zum Feststellen des Niveaus der in den --Bt-W- ö und 9 des Registers (12) gespeicherten Bits und zum Entwickeln eines ersten Steuersignals, das Impulse enthält, die die Feststellung von Paaren von Bits mit einem logischen Niveau "1" reprä sauer en,

eine zweite Gattereinrichtung (26), die von dem dritten Taktgeber-Impulszug (CLKG) gesteuert wird und mit dem Register (12) gekoppelt ist zum Feststellen des Niveaus der in den Positionen 8 und 9 des Registers (12) gespeicherten Bits und zum Entwickeln eines zweiten Steuersignals mit Impulsen, die die' Feststellung von Paaren von Bits mit einem logischen Niveau "G-" repräsentieren,

eine dritte Gatt er einrichtung (28), die mit dem Ausgang der ersten und zweiten Gattereinrichtung gekoppelt ist zum Entwickeln eines dritten Steuersignals mit Impulsen, die jedem Impuls in dem ersten und zweiten Steuersignal entsprechen,

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eine vierte Gattereinrichtung (38, 40, 42, 44, 46, 48), die "von dem Ausgang der dritten Gatt er einrichtung (28) gesteuert wird und mit dem Register (12) gekoppelt ist zum Peststellen des logischen Niveaus der in den Positionen 1 bis 7 des Registers (12) gespeicherten Bits und zum Entwickeln eines vierten Steuersignals mit Impulsen, die den Impulsen in dem dritten Steuersignal entsprechen, wann immer ein wechselndes Bitmuster in den Positionen 1 bis 7 des Registers gespeichert ist,

eine fünfte Gattereinrichtung, die durch den Ausgang der vierten Gattereinrichtung (38, 40, 42, 44, 46, 48) gesteuert wird und mit dem Register (12) gekoppelt ist zum feststellen des logischen Niveaus der in der Position des Registers (12) gespeicherten Bits und zum Entwickeln eines Steuersignals mit Impulsen, die den Impulsen in dem vierten Steuersignal entsprechen, wenn das logische Niveau der in der Position 7 des Registers gespeicherten Bits ein vorbestimmtes logisches Niveau ist,

eine Impulserzeugungseinrichtung (20) zum Erzeugen eines sechsten Steuersignals mit Impulsen, die durch 1 1/2 Bitzeit-Intervalle getrennt sind,

eine Einrichtung, die auf das vierte und fünfte Steuersignal anspricht zum Abschalten der ersten und zweiten Gattereinrichtung und zum Einschalten der Impulserzeugungseinrichtung entweder 1 oder 1/2 Bitzeit danach in Abhängigkeit von dem Zustand der in der Position 7 des Eegisters gespeicherten Bits, wobei der erste Impulsaus- ' gang der Impulserzeugungseinrichtung (20) 2 1/2 oder 2 Bitzeiten nach dem Einschalten erfolgt,

eine sechste Gattereinrichtung (60, 62), die mit dem Hegister gekoppelt ist zum Feststellen des Niveaus der in zwei der Positionen 1 bis 7 des Registers gespeicherten Bits und zum Entwickeln eines Steuerimpulses zumindest zvjei Bitzeiten vor der Speicherung der zwei Bits in den

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Positionen 8 und 9 des Registers, wenn die zwei Bits gleich sind, zum Einschalten der ersten und zweiten Gattereinrichtung und zum Abschalten der Impulserzeugungseinrichtung, und

eine Einrichtung, die auf die !Feststellung eines Paares von gleichen Bits in den Positionen 8 und 9 des Registers anspricht zur Verhinderung jeglicher nachfolgender Feststellung eines Paares von gleichen Bits in den Positionen •8 und 9 des Registers für eine Bitzeit.

Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Taktgebereinrichtung (10) mit der Eingangs-Bitfolge synchronisiert ist und eine Einrichtung umfaßt zum Erzeugen eines ersten Taktgeber-Impulszuges (CLE) mit einer vorbestimmten Frequenz, der eine Bitzeit bestimmt, und zum Erzeugen eines zweiten (CLKB) und dritten (CLKC) Taktgeber-Impulszuges mit der vorbestimmten Frequenz, die gegeneinander und gegenüber dem ersten Taktgeber-Impuls zug (CLK) phasenverschoben sind,

daß die Speichereinrichtung ein Datenspeicherregister (12) ist, das mit der Taktgebereinrichtung (10) gekoppelt ist, so daß es in Abhängigkeit von dem ersten Taktgeberimpulszug (CLK) getoggelt bzw. betätigt wird, und daß zumindest neun "Bits der Daten während irgendeiner Bitzeit speichern kann, und daß die auf die Taktgebereinrichtung (10) ansprechende Einrichtung umfaßt:

eine erste Gattereinrichtung (24-, 26), die von dem zweiten und dritten Taktgeber'impulszug gesteuert wird und mit dem Register (12)' gekoppelt ist zum Feststellen des Niveaus der in den Positionen 8 und 9 des Registers gespeicherten Bits und zum Entwickeln eines ersten Steuersignals mitImpuls en, die Impulsen in dem zweiten Taktgeberimpulszug (CLKB), wenn die in den Positionen 8 und 9 des Registers gespeicherten Bits ein Paar von Bits mit dem logischen Niveau "1" sind, und mit Impulsen, die Impulsen in dem

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dritten !laktgeberimpulszug (CLKC) entsprechen, wenn die in den Positionen 8 -und 9 des !Registers gespeicherten Bits' ein Paar von Bits mit dem logischen Niveau "O" sind,

eine zweite Gattereinrichtung (38, 40, 42, 44, 46, 48), die mit dem Register (12) gekoppelt ist zum Feststellen desNiveaus der in den Positionen 1 bis 7 des Registers gespeicherten Bits und zum Entwickeln eines Ausgangs, der sich auf einem Niveau, wenn die in den Positionen 1 bis des Registers gespeicherten Bits ein nicht-wechselndes Bitmuster bilden, und auf einem zweiten Niveau befindet, wenn die in den Positionen 1 bis 7 des Registers gespeicherten Bits ein wechselndes Bitmuster bilden,

eine dritte Gattereinrichtung (54, 56), die mit dem Register (12) gekoppelt ist zum Feststellen des Niveaus der in der Position 7 des Registers gespeicherten Bits, eine Impulserzeugungseinrichtung (20), die auf den Ausgang der ersten, zweiten und dritten Gattereinrichtung anspricht zum Erzeugen von Impulsen, die um 1 1/2 Bitzeit-Intervalle getrennt sind, in Abhängigkeit von der Feststellung eines Paares von gleichen Bits in den Positionen 8 und 9 des Registers und eines wechselnden Bitmusters in den Positionen 1 bis 7 des Registers, wobei der erste der 1 1/2 Bitzeitimpulse entweder 2 oder 2 1/2 Bitzeiten folgend auf die Feststellung eines Paares von gleichen Bits und eines der wechselnden Bitmuster in Abhängigkeit von dem Niveau des in der Position 7 des Registers gespeicherten Bits erzeugt wird,

eine Einrichtung (22), die auf die Feststellung eines nicht- ; wechselnden Bitmusters durch die zweite Gattereinrichtung anspricht zum Abschalten der Impulserzeugungseinrichtung ' zumindest zwei Bitzeiten vor der Speicherung des nächsten : Paares von gleichen Bits folgend auf das wechselnde Bitmuster in den Positionen 8 und 9 des Registers, und eine vierte Gattereinrichtung (34, 36), die auf den Ausgang der ersten Gattereinrichtung (24, 26) anspricht und mit dem Register gekoppelt ist zum Feststellen des Niveaus der in der Position 7 des Registers gespeicherten Bits

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zum. Invertieren des Pegels der in der Position 8 des Eegisters gespeicherten Bits, wenn die in den Positionen 7» 8 ^un-d 9 des Registers gespeicherten Bits gleich sind.

8. Vorrichtung nach Anspruch 3, dadurch g e k e η η _ zeichnet, daß die Taktgebereinrichtung (10) mit der Eingangs-Bitfolge synchronisiert ist Und eine Einrichtung umfaßt zum Erzeugen eines ersten Taktgeber-Impulszuges (CLK) mit einer -vorbestimmten Frequenz, der eine Bitzellenzeit herstellt"und zum Erzeugen eines zweiten (JLKB) und dritten (CLKO) Takt geber-Impuls zug es mit der vorbestimmten Frequenz, die gegeneinander und gegenüber dem ersten Taktgeberimpulszug (CLK) phasenverschoben sind, und zum Erzeugen eines vierten Taktgeber-Impulszuges (EFB*) mit Impulsen, die mit 1/2 Bitzellenzeit-Intervallen auftreten,

daß die Speichereinrichtung ein Datenspeicherregister (12) ist, das zumindest neun Bits der Eingangs-Folge zu irgendeiner Bitzellenzeit speichern kann und eine Einrichtung aufweist zum Koppeln des Eegisters (12) mit der Taktgebereinrichtung (10) für ein reihenweises Verschieben der Eingangs-Bitfolge durch das Register (12) in Abhängigkeit von dem ersten Taktgeberimpulszug (CLK), und daß die auf die Taktgebereinrichtung (10) ansprechende Einrichtung umfaßt:

eine erste Gattereinrichtung (24), die durch den zweiten Taktgeberimpulszug (CLKB) gesteuert wird und mit dem Register (12) gekoppelt ist zum Feststellen des Niveaus der in den Positionen 8 und 9 des Eegisters gespeicherten Bits und zum Erzeugen eines ersten Steuersignals mit Impulsen, die die Feststellung eines logischen Niveaus "1" in den Positionen 8 und 9 des Eegisters repräsentieren,

eine zweite Gattereinrichtung (26), die von dem dritten Taktgeber-Impulszug (CLKC) gesteuert wird und mit dem Register (12) gekoppelt ist zum Feststellen des Niveaus

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der in den Positionen 8 und 9 des Begisters gespeicherten Bits und zum Entwickeln eines zweiten Steuersignals mit Impulsen, die für die Feststellung eines logischen Niveaus ¹¹O" in den Positionen 8 und 9 des Eegisters repräsentativ sind,

eine dritte Gattereinrichtung (38, 40, 46) zum Feststellen des Niveaus der in den Positionen 1 bis 7 des Eegisters (12) gespeicherten Bits und zum Entwickeln eines dritten Steuersignals, das zwischen einem oder dem anderen von zwei Signalniveaus umschaltet in Abhängigkeit von der !Feststellung eines wechselnden "01"-Bitmusters bzw. eines nicht-wechselnden Bitmusters, ^N

eine vierte Gattereinrichtung (42, 44, 48), die mit dem Eegister (12) gekoppelt ist zum Feststellen des Niveaus der in den Positionen 1 bis 7 des Eegisters gespeicherten Bits und zum Erzeugen eines vierten Steuersignals, das zwischen einem oder dem anderen von zwei Signalniveaus umschaltet in Abhängigkeit von der Feststellung eines abwechselnden "10"-Bitmusters bzw. eines nicht-wechselnden Bitmusters,

eine Zählereinrichtung (20) mit sechs triggerbaren Flip-Flops (D10-D15), von denen jedes Flip-Flop mit einem Ausgang mit dem Eingang des folgenden Flip-Flops verbunden ist, eine Einrichtung (52) zum Koppeln von zumindest fünf Flip-FJbps (D11-D15) der Zähl er einrichtung (20) an die Taktgebereinrichtung (10) zum simultanen Triggern jedes Flip-Flops in Abhängigkeit von Impulsen in dem vierten Taktgeberimpulszug (EFB*) zum Übertragen des Ausgangs jedes Flip-Flops zu dem Ausgang des folgenden Flip-Flops,

eine fünfte Gatt er einrichtung (28) für eine OEEE-Verarbeitung der Ausgänge der ersten und zweiten Gattereinrichtung en und des Ausgangs des letzten Flip-Flops (Di5) dex" Zähleinrichtung,

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eine sechste Gattereinrichtung (50), die auf die Ausgänge der dritten, "vierten und fünften Gatter einrichtung anspricht zum Setzen des ersten Flip-Flops (D10) der Zählereinrichtung (20) und zum Abschalten der ersten und zweiten G-attereinri chtung,

eine siebte Gattereinrichtung (5^)» die auf den Ausgang der sechsten Gattereinrichtung (50) und auf das logische Hiveau des in der Position 7 des Registers (12) gespeicherten Bits anspricht zum Setzen des zweiten Flip-Flops (DU) in der Zählereinrichtung (20), wann immer das logische Niveau des in der Position 7 des Registers gespeicherten Bits ein vorbestimmtes Niveau ist, wobei der erste Impulsausgang der Zählereinrichtung 2 1/2 Bitzeiten folgend auf das Setzen des ersten Flip-Flops (DIO) auftritt, außer wenn das logische Niveau des in der Position 7 gespeicherten Bits sich auf dem vorbestimmten Niveau befindet, in welchem Fall der erste Impulsausgang des Zählers 2 Bitzeiten folgend auf das Setzen des ersten und zweiten Flip-Flops in der Zählereinrichtung (20) auftritt,

eine Einrichtung (58)? die auf den Ausgang der Zähler-; einrichtung (20) anspricht zum Freigeben bzw. Löschen der letzten drei Flip-Flops (DI3-DI5) der Zählereinrichtung (20), wodurch nachfolgende, durch die Zählereinrichtung erzeugte Impulse mit 1 1/2 Bitzeit-Intervallen auftreten,

eine achte Gattereinrichtung (60, 62), die mit dem Roister gekoppelt ist zum Feststellen des Niveaus der in den Positionen 5 und 6 des Registers gespeicherten Bits zum Entwickeln eines Ausgangssignals, das auf ein vorbestimmtes Niveau schaltet, wenn die in den Positionen 5 und 6 des Registers gespeicherten Bits gleich sind,

eine neunte Gattereinrichtung (64, 66), die auf den Ausgang der achten Gattereinrichtung (60, 62) und den Ausgang der Zählereinrichtung anspricht zum Abschalten der Zähler einrichtung und zum Einschalten (lev ersten und zwei-

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ten Gattereinrichtung bei dem nächsten Impulsausgang der Zählereinrichtung folgend einem Wechsel in dem Ausgang der achten Gattereinrichtung zu dem vorbestimmten Niveau,

und eine zehnte Gattereinrichtung (34, 36), die auf das Niveau der in den Positionen 7 ^un-d S des !Registers gespeicherten Bits anspricht zjlloi Invertieren des Niveaus des in der Position ο des !Registers gespeicherten Bits, wenn die in den Positionen. 7 und O des Registers gespeicherten Bits die gleichen sind, in Abhängigkeit von einem Impuls in dem Ausgangssignal der fünften Gattereinrichtung.

9- Verfahren zum Umwandeln einer kodierten Eingangs-Bitfolge, die nach dem Verfahren nach Anspruch 1 kodiert ist, gekennz ei chnet durch die Schritte:

1) daß die Zustandsänderungen in der Eingangs-Bitfolge relativ zur Bitzeit getestet werden und bei Auftreten einer Zustandsänderung zu einer ersten Zeit relativ zur Bitzeit ein Paar von Bits mit dem logischen Pegel "1" registriert wird und bei Auftreten einer Zustandsänderung zu einer zweiten Zeit relativ zur Bitzeit ein Paar von Bits mit dem logischen Pegel "0" registriert wird,

2) daß der Schritt 1) für jede nachfolgende Zustandsänderung wiederholt wird, während die Bitzeit-Intervalle zwischen aufeinanderfolgenden Zustandsänderungen in der Ein^an^c-Bitfolge gezählt werden,

3) daß ein wechselndes Bitrauster zwischen aufeinanderfolgenden nicht benachbarten Paaren, die so registriert sind, daß das Niveau des dem aweiten dex¹ zwei nicht benachbarten Paare benachbarte Bits des Niveau des zweiten Panre^ entbO£sn£ßrichtet ist, registriert wird, und

^l\) αε.ϊ, wenn die Intervalle zwischen vier aufeinanderfolgenden Zustandsänderungen in der Eingangs-Bitfolge entweder 2 1/2, 1 1/2 und 1 1/2 bzw. 2, 1 1/2 und 1 1/2 Bitzeit-Intervalle sind, die vorhergehende, der zweiten

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und dritten der vier aufeinanderfolgenden Zustandsänderungen zugeordnete Registrierung gelöscht wird und ein alternierendes Bitmuster auf das registrierte, der ersten der vier aufeinanderfolgenden Zustandsänderungen zugeordnete Paar folgend registriert wird, bis das Intervall zwischen aufeinanderfolgenden Zustandsänderungen in der Eingangs-Bitfolge einen anderen Wert als 1 1/2 Bitzeiten hat, zu "welcher Zeit die Schritte 1) bis 3) wiederholt werden, wobei das Niveau des ersten Bits in dem während des Schrittes 5) registrierten wechselnden Bitmusters dadurch te stimmt wird,, ob die zweite von den vier aufeinanderfolgenden Zustandsänderungen 2 oder 2 1/2 Bitzeit-Intervalle nach der ersten der vier aufeinanderfolgenden Zustandsänderungen liegt.

10. Vorrichtung zum Umwandeln einer kodierten Eingangs-Bitfolge, die gemäß dem Verfahren nach Anspruch 1 kodiert ist, gekennz ei chnet durch ein ÜToriaulierungsregister (86),

eine erste Einrichtung (7<->j SO)₅ die auf die Zeit der Zustandsänderung der Eingangs-Bitfolge relativ zur Bitzeit anspricht und mit der Regist er einrichtung gekoppelt ist zur Formulierung einer Bitfolge in der Registereinrichtung, wenn eine Zustandsänderung zu Beginn der Bitzeit auftritt, wobei die Bitfolge ein Paar von Bits mit dem logischen Niveau "1" umfaßt, das einem wechselnden Bitmuster "01" von einer Länge in Abhängigkeit von dem abgelaufenen Bitzeit-Intervall seit der vorhergehenden Zustandsänderung in der Eingangs-Bitfolge folgt,

eine zweite Einrichtung (7t⁵) "O), die auf die Eingangs--Bitfolge ar spriclit und mit der Kegistelleinrichtung gekoppelt icb zum Jj'ormulieran. einer Biux'ol^e in äer Herjirjtereinrichtungj wenn eine Zustcindeändei-uu*-. in der liitte der Bitseit auftritt, wobei die Bitfolge ein Paar von Bits mit dem logischen Niveau "0" umfaßt, das, eir.e^i alterrd.eren-

fqlgt den üitmuster "10" von einer Länge ttmfafrö, die von den· seit de® letzten übergang in der Eingangs-Bitfolge abgelaufenen Bitzeit-Intervall abhängt,

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eine dritte Einrichtung (88, 90, 92, 96) -, die auf das einhalb Bitζext-Intervall zwischen vier aufeinanderfolgenden Zustandsänderungen in der Eingangs-Bitfolge anspricht zum Abschalten der ersten und zweiten Einrichtung, wenn die vier aufeinanderfolgenden Zustandsänderungen entweder durch 5} 3$ 3 oder durch4^, 3 einhalb Bitzeit-Intervalle getrennt sind, und, bei einer solchen Feststellung, zum Klären bzw. Freigeben der Eegistereinrichtung von dein Bitmuster, das zuvor formuliert worden ist, in Abhängigkeit von der aweiten und dritten der vier aufeinanderfolgenden Zustandsänderungen und zum aufeinanderfolgenden Einschalten der ersten und zweiten Einrichtung, wenn eine folgende Zustandsänderung mehr als drei einhalb Bitzeit-Intervalle danach auftritt, und eine vierte Einrichtung (94, 102), die durch die dritte Einrichtung bei dem Abschalten der ersten und zweiten Einrichtung eingeschaltet wird zum Formulieren eines wechselnden Bitmusters "10" oder "01", das dem Paar von Bits folgt, das in Abhängigkeit von der ersten Zustandsänderung der vier aufeinanderfolgenden Zustandsänderungen formuliert worden ist, in Abhängigkeit davon, ob das Intervall zwischen der ersten und zweiten der vier aufeinanderfolgenden Zustandsänderungen vier oder fünf halb Bitzeiten betrue.

11. Vorrichtung zum üm-andeln einer kodierten Eingangs-Bitfolge, die gemäß dem Verfahren nach Anspruch 1 kodiert ist, i. e kennzeichnet durch eine Einrichtung (78) Zv^l Feststellen, ob die Zustandsänderungen in der Eingangs-' -iitfolge zu einer ersten oder zu einer zweiten Zeit relativ zur Bitiseit auftreten,

CUX¹Ch eine Einrichtung (82 ) zun Feststellen der zwischen a.-.feinandex^fol-aenden Zustandsänderungen in der Eingangs-Bitfolge abgelaufenen Bitzeit,

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■ eine .Regist er einrichtung (98, 100) zum Registrieren eines Paares von Bits mit dem logischen Niveau "1", wenn eine Zustandsänderung zu der ersten Zeit auftritt, und eines Paares von Bits mit dem logischen Niveau "0", wenn eine Zustandsänderung zu einer zweiten Zeit auftritt, und zum Registrieren eines wechselnden Bitmusters zwischen aufeinanderfolgenden nicht benachbarten Paaren, wobei das Niveau _tdes dem zweiten der zwei aufeinanderfolgenden nicht benachbarten Paare benachbarten Bits entgegengesetzt

. zu dem Niveau- des zweiten Paares ist. und wobei die Länge des wechselnden Bitmusters von der zwischen aufeinanderfolgenden Zustandsänderungen in der Eingangs-Bitfolge festgestellten abgelaufenen Bitzeit ist, eine Einrichtung (88) zum Peststellen der Anzahl von einhalb Bitzeit-Intervallen zwischen vier aufeinanderfolgenden Zustandsänderungen in der Eingangs-Bitfolge, und durch eine Einrichtung (102, 96) zum.Klären bzw. Frei-

• geben der Registereinrichtung von der vorhergehenden Registrierung, die der zweiten und dritten der vier aufeinanderfolgenden Zustandsänderungen zugeordnet ist, und zum Betätigen der Registereinrichtung zum Registrieren eines wechselnden Bitmusters, das dem .registrierten, der ersten der vier aufeinanderfolgenden Zustandsänderungen zugeordneten Paar folgt, bis das Intervall zwischen aufeinanderfolgenden Zustandsänderungen in der Eingangs-Bitfolge größer als drei halbe Bitzeiten ist, wobei das alternierende, registrierte Bitmuster dadrch bestimmt wird, ob die zweite der vier aufeinanderfolgenden Zustandsänderungen 4 oder 5 einhalb Bibzeit-Intervalle nach der ersten der vier aufeinanderfolgenden Zustandsänderungen aufgetreten ist.

12. Vorrichtung zum Umwandeln einer kodierten Eingangs-Bitfolge, die gemäß dem Verfahren nach Anspruch 1 kodiert ist, g e . kennzeichnet durch ein

. 9 Positions-Datenspeicher-Register (86), das zumindest 9 Bits der Daten zu irgendeiner Bitzeit speichern kann, durch eine Taktgeber einrichtung (76), die mit der Eingangs-

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Bitfolge synchronisiert ist zum Verschieben der in dem Register gespeicherten Bits mit der Bitrate der Eingangs-Bitfolge,

eine erste Zählereinrichtung (82) zum Zählen des Bitzeit-Intervalles zwischen Zustandsänderungen in der Eingangs-Bitfolge, eine zweite Zählereinrichtung (88) zum Zählen der einhalb Bitζeit-Intervalle zwischen vier aufeinanderfolgenden Zustandsänderungen in der Eingangs-Bitfolge, eine erste Gattereinrichtung (80), die durch die Taktgebereinrichtung und die erste Zählereinrichtung gesteuert wird und mit der Eegistereinrichtung gekoppelt ist zum Registrieren eines Paares von Bits mit dem logischen Niveau "1" in den Positionen 2 und 3 der Registereinrichtung gefolgt von einem alternierenden Bitmuster "01" in den Positionen 4 bis 9 der Registereinrichtung, wenn eine Zustandsänderung zu einer ersten Zeit relativ zur Bitzeit auftritt, und zum Registrieren eines Paares von Bits mit dem logischen Niveau "0" in den Positionen 2 und 3 der Registereinrichtung gefolgt von einem wechselnden Bitmuster "10" in den Positionen 4 bis 9 der Registereinrichtung, wenn eine Zustandsänderung zu einer zweiten ^eit relativ zur Bitzeit auftritt, wiei die Länge des wechselnden Bitmüsters von der seit dem vorhergehenden Übergang in der Eingangs-Bitfolge abgelaufenen Bitzeit abhängt, eine zweite Gattereinrichtung, die durch die Taktgebereinrichtung und die erste und zweite Zählereinrichtung gesteuert wird und mit der Registereinrichtung gekoppelt ist zum Registrieren eines wechselnden Bitmusters "10" oder "01" in den Positionen 1 bis 6 der Registereinrichtung,

eine erste Steuereinrichtung (94), die mit der zweiten Zählereinrichtung gekoppelt ist zum Abschalten der ersten Gattereinrichtung während eines Einschaltens der zweiten Schaltereinrichtung und Löschens der Positionen 2 und 6 der Registereinrichtung in Abhängigkeit von einer Zahl von 5, 3, 3 oder 4, 3, 3 einhalb Bitzeit-Intervallen zwischen den vier aufeinanderfolgenden Zustandsänderungen in der

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Eingangs-Bitfolge, wobei die erste Steuereinrichtung die erste Gattereinrichtung einschaltet und die zweite Gattereinrichtung abschaltet in Abhängigkeii/<ron einem einhalb Bitzeit-Intervall zwischen aufeinanderfolgenden Zustandsänderungen in der Eingangs-Bitf olge, das größer als 3 einhalb Bitzeiten ist,

und eine zweite Steuereinrichtung (102), die auf die Zeit der Zustandsänderung relativ zur Bitzeit der ersten der vier aufeinanderfolgenden Zustandsänderungen und auf die einhalb Bitzeitzahl zwischen der ersten und zweiten der vier aufeinanderfolgenden Zustandsänderungen anspricht zur Steuerung bzw. Feststellung, ob die zweite Gatterein^ richtung das wechselnde Bitmuster ¹JiO" oder das wechselnde Bitmuster "ΟΙ" in den Positionen 1 bis 6 der Registereinrichtung erzeugt hat.

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