DE2515038A1 - Synchronisationsschaltung fuer einen viterbi-dekodierer - Google Patents

Synchronisationsschaltung fuer einen viterbi-dekodierer

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DE2515038A1 DE19752515038 DE2515038A DE2515038A1 DE 2515038 A1 DE2515038 A1 DE 2515038A1 DE 19752515038 DE19752515038 DE 19752515038 DE 2515038 A DE2515038 A DE 2515038A DE 2515038 A1 DE2515038 A1 DE 2515038A1
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Description

Patentanwalt Dipl-Phys. Leo Thul Z 0 I 5 U 3
Stuttgart
0.H. Bismarck - 1
INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK
Synchronisationsschaltung für einen Viterbi-Dekodierer.
Die Erfindung betrifft eine Synchronisationsschaltung für einen Viterbi-Dekodierer, der abhängig von den Eingangsdaten alle Pfaddistanzen ermittelt und speichert und das zuerst eingegangene Bit des Pfades mit der größten Pfaddistanz als Ausgangsdatenbit auswählt.
Ein Faltungskodierer und Faltungsdekodierer der den Algorithmus des Viterbi-Dekodierers verwendet, kann Fehlerraten reduzieren und das effektive Signal/Rausch-Verhältnis eines Satellitenübertragungssystems erhöhen. Dies geschieht durch Vergrößerung der Kanalbandbreite bei gleichzeitiger Verminderung der Sendeleistung.
Der Viterbi-Dekodierer wurde in der Literatur vielfach behandelt. Die Erklärung der technischen Ausdrücke und der übrige Hintergrund findet sich beispielsweise in
(1) A.J. Viterbi, "Convolution Codes and Their Performance in Communication Systems", IEEE Transaction On Communications technology, Vol. COM-19, No.5, October 1971, Pages 751-772.
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(4) J.W. Layland, "Information System: Synchronizability of Convolutional Codes", Jet Propulsion Laboratories Space Programs Summary 37-64, Vol. II, August 31, 1970, Pages 44-50
Die Synchronisationsschaltung hat zwei Aufgaben zu erfüllen. Sie muß den Viterbi-Dekodierer bezüglich der Phase synchronisieren, d.h. sie muß sicherstellen, daß die ausgewählten codierten Daten die gleiche Folge der Binärwerte "1" und "0" haben wie der empfangene Datenstrom. Außerdem ist der empfangene Datenstrom zu synchronisieren, d.h. die Bits 1,2 und 3 des ausgewählten kodierten Datenwortes müssen zeitlich koinzident sein mit den Bits 1,2 und 3 des empfangenen Datenwortes. Ob ein Vi-
ist terbi-Dekodierer im synchronen Zustand oder nicht und ob die Phase richtig ist oder nicht, kann anhand der Pfaddistanzen des Faltungskodes bestimmt werden.
Bekannte Synchronisationsschaltungen für Viterbi-Dekodierer verwenden als Kriterium dazu die Differenz zwischen der größten Pfaddistanz und dem Durchschnitt aller anderen Pfaddistanzen. Wenn der Dekodierer synchronisiert und in Phase ist, so überragt die größte Pfaddistanz alle anderen Pfaddistanzen ganz deutlich. Wenn dagegen ein Synchronisations—oder Phasenfehler besteht, so ist die größte Pfaddistanz kaum größer als der Durchschnitt aller anderen Pfaddistanzen.
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Es ist jedoch eine komplizierte Schaltung dazu erforderlich, den Durchschnitt aller anderen Pfaddistanzen zu ermitteln, um jedes AusgangsMt festzulegen, so daß die Verwendung des Viterbi—Dekoder-Algorithmus unökonomisch ist.
Aufgabe
Es ist daher Aufgabe der Erfindung, eine Synchronisationsschaltung für einen Viterbi-Dekodierer anzugeben, die den Viterbi-Dekodierer-Algorithmus in vereinfachter Weise anwendet, ökonomisch ist und die Verwendung von Faltungskodes ermöglicht.
Lösung
Die Aufgabe wird mit den in den Patentansprüchen angegebenen Mitteln gelöst.
Beschreibung
Die Erfindung wird nui| anhand der Zeichnungen beispielsweise näher erläutert.
Es zeigen:
Fig. 1 ein vereinfachtes Blockschaltbild eines Viterbi-Dekodierers mit einer Synchronisationsschaltung gemäß
der Erfindung;
Fig. 2 die Schaltlogik einer Ausführungform des Takt-
signalgenerätors aus Fig. 1;
Fig. 3 die Logik der Schaltung zur Auswahl der Ausgangsdaten, der größten und zweitgrößten Pfaddistanz und zur Überlauferkennung aus Fig. 1;
Fig. 4 A und Fig. 4 B, zusammengesetzt wie in Figt 4 C gezeigt, die Logik der Synchronisationss.teuerschaltung
aus Fig. 1 gemäß der Erfindung· Fig. 5 die in den Figuren 2-4 verwendeten Schaltsymbole
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Im folgenden wird ein 3-Bit~Viterbi-Kode "betrachtet. Dieser bestimmt die verschiedenen Taktsignale, die zum Betrieb der erfindungsgemäßen Synchronisationsschaltung notwendig sind.
Die übertragenen Bits des Faltungskodes werden zusammen mit einem Takt 3R, der von den empfangenen Bits des Faltungskodes abgeleitet wird, einem Zweigdistanzrechner 2 zugeführt. Die gesendeten Datenbits werden in Dreiergruppen empfangen und mit 2 = 8 möglichen Zweigpfaden verglichen. Das Maß der Übereinstimmung zwischen den empfangenen Bits des Faltungskodes und den acht möglichen Zweigen wird als Zweigdistanz (branch metrics) ausgedrückt. Der Takt 3R kann auf irgend eine bekannte Art aus den empfangenen Daten abgeleitet werden, beispielsweise über efiien Filter, das auf die Frequenz 3R abgestimmt ist, wobei R die Bitrate eines herkömmlichen PCM-Signals ist. Die Ausgangssignale des Rechners 2 gelangen auf eine Distanzreduzi'erschalfcung 3 und von dort auf eine Schaltung 4 zur Addition, zum Vergleich und zur Auswahl von Distanzen. Dazu erhält die Schaltung 4 andererseits Pfaddistanzen, die schon vorher in einem Speicher 5 mit direktem Zugriff für die zugehörigen Pfade gespeichert sind.
Diese gespeichertenP.faddistanaaibringt die Schaltung 4 auf den neuesten Stand und speichert die neue Version der Pfaddistanzen in den Speicher 5 ein »
Der Speicher 5 mit direktem Zugriff speichert 16 Pfade (binäre Bitströme) für die 16 möglichen Zustände, wobei es für jeden Zustand eines Pfades zwei mögliche Zweigdistanzen gibt, zusammen mit der entsprechenden Pfaddistanz* die den Grad der Übereinstimmung zwischen diesem Pfad
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(binärer Bitstrom) und dem tatsächlich empfangenen Signalpfad (binärer Bitstrom) bedeutet.
Wenn drei gesendete Bits, die dem herkömmlichen PCM-Informationsbit entsprechen, empfangen worden sind, werden die zwei möglichen Zweige, die zu einem neuen Zustand führen, in der Schaltung 4 zu den sequentiell aus dem Speicher 5 gelesenen vorhergehenden Zuständen addiert. Die Schaltung 4 vergleicht das Maß der Übereinstimmung bei beiden Zweigen und speichert den mit der besseren Übereinstimmung wieder in den Speicher 5 ein.
>/enn alle 16 Zustände des Speichers 5 in der Schaltung 4 auf den neuesten Stand gebracht worden sind,wird das zuerst eingegebene Bit des Pfades mit der besten Übereinstimmung von der Schaltung 6 als Ausgangsdatenbit ausgewählt. Um zu vermeiden, daß die Pfaddistanaai, die im Speicher 5 laufend auf den neuesten Stand gebracht werden und dabei zunehmen, den Speicher 5 überlaufen lassen, ermittelt.die Schaltung 6 den Wert der größten Pfaddistanz und gibt ein Steuersignal an eine Schaltung 3, die darauf den Wert aller Pfaddistanzen erniedrigt. Außerdem stellt die Schaltung 6 die größte Pfaddistanz und die zv/eitgrößte Pfaddistanz fest, und führt diese einer Synchronisationssteuerschaltung 1 zu, um deren Arbeitsweise so zu steuern, daß sie die richtige Synchronisation zwischen den von der Schaltung 6 ausgewählten Datenbits und den beim Rechner 2 einlaufenden Daten sicherstellt.
Die Synchronisationssteuerschaltung 1 veranlaßt eine Inversion der beim Rechner 2 einlaufenden Daten, um ihre eine Aufgabe, die Phasengleichheit herzustellen, zu erfüllen. Außerdem hat die Synchronisationssteuerschaltung eine Anordnung, um Impulse des Taktes 3R zu sperren, so daß die einlaufenden
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Daten zeitlich verschoben werden können. Dadurch kann die Synchronisationssteuerschaltung 1 ihre andere Aufgabe > die Synchronisation, erfüllen.
Der Taktsignalgenerator 7 erzeugt verschiedene Taktsignale, die die Punktion der anderen Bauteile des Viterbi-Dekodierers aus Fig. 1 steuern. Die Figur 2 zeigt scheniatisch die Schaltlogik einer möglichen Ausführungsform des Taktsignalgenerators 7. Dieser enthält ein Flipflop 8, einen 4-Bit-3inärzähler 9 und einen 4-Bit-3inärzähler 10. Das Flipflop 8 und die Zähler 9 und 10 erhalten auf ihrem Takteingang einen 32R-Takt von einem nicht gezeigten stabilen Oszillator, beispielsweise einem Kristalloszillator und Pulsgenerator. Die KAHD-Schaltung 11 ist mit dem Zähler 10 verbunden und liefert ein Steuersignal an die Synchronisationssteuerschaltung 1, so daß dort die Differenz zwischen der größten Pfaddistanz und der zweitgrößten Pfaddistanz ι über 16 Dekodierzyklen gemittelt werden kann. An den Zähler 9 sind üegationsschaltungen 12, 13, 14 und 15 und iTOR-ochaltungen 16, 17 und 18 angeschlossen. Zusammen mit dem Flipflop 8 und 32R-Singangstakt liefern diese verschiedene Taktsignale an die Schaltungen 1 bis 6.
Figur 3 zeigt den logischen Aufbau der Schaltung 6, die das ausgewählte Datenbit liefert, die größte und die zweitgrößte Pfaddistanz auswählt und feststellt, ob eine Erniedrigung der Pfaddistanzen notwendig ist, und in diesem Falle die Distanzreduzierschaltung 3 einschaltet, die alle Pfaddistanzen im Speicher 5 reduziert. Die Pfaddistanzen werden sequentiell aus dem Speicher 5 gelesen und mit den bereits in den Schieberegistern 19 und 20 stehenden Pfaddistanzen verglichen. Der Inhalt dieser Schieberegister wird zu Anfang jedes Dekodierzyklus mit Hilfe von Negations-
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schaltungen 21-28 und Addierern 29 und 30 auf Null gesetzt. Wenn die Pfaddistanz aus dem Speicher 5 größer ist als die in den Schieberegistern 19 und 20 gespeicherte,wird der Inhalt der Schieberegister 19 und 20 ersetzt durch die Pfaddistanz aus dem Speicher 5. Dies wird von einer UND-öchaltung 31 gesteuert, und der vorherige Inhalt der Schieberegister 19 und 20 wird, gesteuert vom Übertragsausgangssignal C des Addierers 29, über Multiplexer 35 und 36 in Schieberegister 32 und 33 geladen. Falls die Pfaddistanz aus dem Speicher 5 kleiner als die in den Schieberegistern 19 und 20 stehende P'faddistanz ist, wird die Pfaddistanz aus dem Speicher 5 mit den Inhalten der Schieberegister 32 und 33 mittels Negations— schaltungen 37-44 und Addiereren 45 und 46 verglichen. Falls die Inhalte der Register 32 und 33 kleiner als die Pfaddi- . stanz aus dem Speicher 5 sind, werden sie, gesteuert von einer UND-Schaltung 34, durch die Pfaddistanz aus dem Speicher 5 ersetzt. Die Pfaddistanz des Speichers 5 wird, gesteuert von einer Negationssehaltung 47 über Multiplexer 35 und 36, den Schieberegistern 32 und 33 zugeführt. Falls die Pfaddistanz aus dem Speicher 5 kleiner als die Inhalte der Schieberegister 19 und 20 und kleiner als die Inhalte der Schieberegister 32 und 33 ist, so v/erden diese Inhalte nicht ersetzt.
Die Schaltung zur Erkennung des Speicherüberlaufs enthält eine NOR-Schaltung 48 , deren Eingangssignale die Ausgangssignale der Negationsschaltungen 21, 22 und 23 sind. Der Ausgang der NOR-Schaltung 48 erhält den logischen Pegel "1", wenn die Ausgangssignale aller Negationsschaltungen 21, 22 und 23 den logischen Pegel "0" haben, wodurch ein zu großer Wert der größten Pfaddistanz angezeigt wird. Diese» Ausgangssignal "1" der NOR-Schaltung 48 setzt den Ausgang Q eines Flipflops 49 auf den Pegel "1". Dieses Signal wird der Di-
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stanzreduzierschaltung 3 Ci1Ig. 1) zugeführt, die die Schaltung triggert, die in der Schaltung 4 den Wert aller im Speicher 5 gespeicherten Pfaddistanzen reduziert.
Wie "bereits im Zusammenhang mit der Figur 1 erwähnt, v/ird das älteste Bit aus dem Speicher 5, das die beste Übereinstimmung hat, vom Speicher 5 einem Flipflop 50 und von dort einem Flipflop 51zugeführt, das auf seinem Ausgang Q das ausgewählte Datenbit liefert.
Die Figuren 4A und 4B zeigen, wenn sie wie in Figur 4C gezeigt zusammengesetzt v/erden, die erfindungsgemäße Synchronisationssteuerschaltung aus Figur 1. Am Ende ;jedes Dekodierzyklus wird die zweitgrößte Pfaddistanz, die in den Schieberegistern 32 und 33 von Fig. 3 steht, durch iiegationsschaltungen 37-44 (Fig. 3) invertiert und in Addierern 52 und 53 (Fig.4A) zu den Inhalten der Schieberegister 19 und 20 addiert. Die resultierende Differenz oder Streuung zwischen der.» größten und der zweitgrößten Pfaddistanz wird in Zwischenspeichern 54 und 55 gespeichert. Die Inhalte der Zwischenspeicher 54 und 55 werden in einem Akkumulator über 16 Dekodierzyklen aufaddiert, um die durchschnittliche Differenz zwischen den größten und zweitgrößten Pfaddistanzen zu bestimmen. Der Akkummulator enthält Addierer 56,57 und 58 und Akkumulatoren 59, 60 und 61. Seine Aktivität wird gestoppt, wenn eine NOR-Schaltung 62 (Fig. 4B) an deren einem Eingang das Ausgangssignal der NAND-Schaltung 11 (Fig.2) liegt, bei 3/4 des sechzehnten Dekodierzyklus den Ausgangspegel "1" annimmt. NOR-Schaltungen 63,64,65,66,67,68,69,70 und 71, eine ODER-Schaltung 72, eine NAND-Schaltung 73 und liegationsschaltungen 74, 75, 76 und 77 dienen dazu, festzustellen, in welchem der folgenden vier Bereiche der numerische Inhalt der Akkumulatoren 59-61 liegt. Die vier Bereiche sind:
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576 und darüber
575 bis 192
19T bis 171 und
120 und darunter
Der Ausgang der Negationsschaltung 74 ist "0", wenn der Stand des Akkumulators, gleich oder größer als 512 ist. Der Ausgang der Negationsschaltung 75 ist "0", wenn der Stand unter 256 liegt, der Ausgang der NOR-Schaltung 64 ist 11O", wenn der Stand zwischen 64 und 511 liegt, der Ausgang der NOR-Schaltung 65 ist "1" bei einem Akkumulatorstand von 576 und darüber, und der Ausgang der NOR-Schaltung 66 ist "1" bei einem Stand unter 576. Der Leiter 78 führt den -i^egel "0", wenn der Akkumulatorstand unter 128 liegt, der Ausgang der NAND-Schaltung 73 ist "0", bei einem Stand zv/isehen 120 und 127, der Ausgang der ODER-Schaltung 72 ist "0", wenn der Stand unter 192 liegt, der Ausgang der NOR-Schaltung 70 ist "1n bei einem Stand von 120 und darunter, der Ausgang der NOR-Scheltung 69 ist "1" bei einem Stand zwischen 121 und 127, und der Ausgang der NOR-Schaltung 68 ist "0", wenn der Akkumulatorstand zwischen 1 und 7 beträgt. Der Ausgang der NOR-Schaltung wird "1" bei einem Viertel des sechzehnten Dekodierzyklus, und der Ausgang der NOR-Schaltung 80 wird "0" bei der Hälfte des sechzehnten Dekodierzyklus. Das Fliflop 81 dient dazu, Sehwellen festzusetzen. Es wird vom Ausgangssignal einer UND-Schaltung 82a gesetzt, wenn der Akkumulatorstand nach 16 Dekodierzyklen 576 oder mehr (unter 192) beträgt. Wenn ein solch hoher Stand erreicht wird, bedeutet dies einen niedrigen Rauschbetrag, der die Differenz im nicht synchronen Zustand vergrößert. Das Flipflop 81 wird auch dann gesetzt, wenn sich die Synchronisation geändert hat, wodurch die Suche nach der Synchronisation und Phasen— gleichheit beschleunigt wird. Das Fliflop 81 wird zurück-
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gesetzt (120 oder darunter), wenn der Akkumulatorstand nach 16 Dekodierzyklen zwischen 192 (einschließlich) und 576 (ausschließlich) liegt, d.h. wenn angenommen werden kann, daß Viterbi-Dekodierer sowohl in Phase ist als auch synchronisiert hat und der Rauschpegel durchschnittlich ist.
wenn der Stand der Akkumulatoren 59-61 beim Beginn des sechzehnten Dekodierzyklus unterhalb der unteren Schwelle (192) liegt, geht das Ausgangssignal der JTOR-bchaltung 82 auf "1" und erzeugt damit einen Taktimpuls für das· Flipflop 83, das seinen Zustand ändert. Wenn das Flipflop 81 seinen Zustand ein zweites Mal ändert, weil der Akkumulatorstand wieder unterhalb der unteren Schwelle blieb, ändern auch die Flipflops84 und 85 ihre Zustände. Das Flipflop 84 kehrt die Phase de.r ankommenden Bits um, Indsm der "1"-Ausgang des Flipflops 84 in dessen geändertem Zustand den Zweigdistanzrechner 2 zugeführt wird. Wenn ein solcher Phasenspiung einen Stand oberhalb der unteren Schwelle erzeugt, bleiben die drei -Eingangssignale der NOR-Schaltung 86 auf "0" und liefern über die NOR-Schaltung 87 einen Rücksetzimpuls für die Flipflops 83,85 und 88. Wenn der Akkumulatorstand jetzt oberhalb der unteren Schwelle bleibt, hat sich der richtige Phasen- und Synchronisationszustand eingestellt. Wenn die Phasenänderung dagegen keinen Akkumulatorstand oberhalb der unteren Schwelle ergibt, ändern die beiden nächsten Stände die Phase ein zweites Mal und bringen sie., damit auf den Ausgangswert. Damit ändert auch das Fliflop 88 seinen Zustand und bleibt im "1"-Zustand, bis ein Taktimpuls des ankommenden Taktes 3R übersprungen wurde, was eine Korrektur der Synchronisation in den Flipflops 89 und 90 bewirkt. Die Synchronisationskorrektur durch die Flipflops 89 und 90 wird dem Zweigdistanzrechner 2 (Fig.1) mitgeteilt und verursacht dort eine Zeitverschiebung der
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drei empfangenen Faltungskodebits. Gleichzeitig mit der Synchronisationskorrektur, die durch Zustandsänderungen der Flipflops 89 und 90 erfolgt, werden die Flipflops 83, 84 und 85 zurückgesetzt, ebenso wie das Flipflop· 81 über eine N0R-3chsltung 96 zurückgesetzt wird. Solange der Stand nach 16 Dekodierzyklen unterhalb der unteren Schwelle bleibt, geht die Suche in der gleichen Art weiter und verursacht zunächst eine Phasenänderung, die rückgängig gemacht und durch eine Synchronisationsänderung ersetzt wird, bis der erwünschte Synchronisationszustand erreicht ist. Das Flipflop 91 und die damit verbundenen NOR-Schaltungen 92, 93, 94 und die Negationsschaltung 95 dienen dazu, die Synchronisationskorrektur mit dem Takt 3R zu synchronisieren.
Die in den Figuren 3,4A und 4B gezeigten Bauteile, deren Bezeichnungen mit "CD" beginnen, sind integrierte Schaltkreise der Firma RCA.
2 Ansprüche
5 Blatt Zeichnungen
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Claims (2)

  1. O.H. Bismarck - 1
    Ansprüche
    Synchronisationsschaltung für einen Viterbi-Dekodierer, der abhängig von den Eingangsdaten alle Pfaddistanzen ermittelt und speichert und das zuerst eingegangene Bit des Pfades mit der größten Pfaddistanz als Ausgangsdatenbit auswählt,
    dadurch gekennzeichnet,
    daß sie bei jedem Dekodierzyklus die größte und die zweitgrößte Pfaddistanz ermittelt und die jeweilige Differenz zwischen der größten und zweitgrößten Pfaddistanz bildet
    und daß sie diese Differenzen als Kriterium zur Herstellung und zur Überwachung der Synchronisation und der Phasengleichheit zwischen den Eingangsinforniationsbits und den vom Viterbi-Dekodierer ausgewählten Ausgangsinformationsbits verwendet,
  2. 2. Synchronisationsschaltung nach Anspruch 1 dadurch gekennzeichnet
    daß sie die bei den einzelnen Dekodierzyklen, festgestellten Differenzen über eine vorgegebene Zahl von Dekodierzyklen aufaddiert und daß sie die Phase der Ein- ■ gangssignale umkehrt und, falls dies nicht ausreicht, die Synchronisation ändert, wenn die gebildete Summe nicht innerhalb eines bestimmten Bereiches liegt.
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DE19752515038 1974-04-10 1975-04-07 Synchronisationsschaltung fuer einen viterbi-dekodierer Pending DE2515038A1 (de)

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