DE2254754C3 - Integrierte IG-FET-Eimerkettenschaltung - Google Patents
Integrierte IG-FET-EimerkettenschaltungInfo
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Description
Die Erfindung beirifft eine integrierte IG-FET-Eimerkettenschaltung
mit hintereinander angeordneten Isolierschicht-Feldeffekttransistoren, bei denen die Source-Zonen
jeweils eines T, ansistors mit der Drain-Zone des vorausgehenden Transistors zu einer zusammenhängenden,
in einer mit einer Isolierschicht bedeckten Oberflächenseite eines Halbleitersubstrats eingesetzten
p-leitenden (p-Kanal) oder n-Ieitenden (η-Kanal) Zone zusammengefaßt sind, und welche Feldeffekttransistoren
je einen Gate-Anschluß an einer auf der Isolierschicht angeordneten Gate-Elektrode aufweisen,
an dem Taktpulse bestimmter Amplitude anliegen.
Eine derartige integrierte IG-FET-Eimerkettenschaltung war bereits aus der Zeitschrift »Electronics« vom
28. Februar 1972, Seiten 62 bis 77, der Zeitschrift »Philips Technische Rundschau«, 31. Jahrgang(1970/71),
Nr. 4, Seiten 97 bis 111 und der Zeitschrift »IEEE ί Transactions on Electron Devices«, ED-18, Nr. 11 (Nov.
1971), Seiten 996 bis 1003 bekannt.
Aufgabe der Erfindung ist es, bei einer solchen integrierten IG-FET-Eimerkettenschaltung die Dämpfung
des Steuersignals beim Durchlaufen der integrier-
K) ten IG-FET-Eimerkettenschakung zu vermindern.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Gate-Elektroden i:i Form einer durchgehenden,
die p- bzw. η-leitenden Zonen überdeckenden Gate-Widerstandsschicht ausgebildet sind, derart, daß ein Teil
der Taktamplitude als Gate-Hilfsspannung parallel zum Kanalstrom jedes der Feldeffekttransistoren abfällt.
Vorzugsweise wird dies dadurch erreicht, daß die G ate-Anschlüsse an der Gate-Widerstandsschicht über
den p- bzw. η-leitenden Zonen angebracht sind.
Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnung erläutert. Es zeigt
F i g. 1 schematisch im Schnitt eines plattenförmigen Halblsitersubstrats die integrierte IG-FET-Eimerkettenschaltung
bekannter Ausbildung, von der die Erfindung ausgeht,
Fig.2 das Ersatzschaltbild der bekannten IG-FET-Eimerkettenschaltung,
Fig.3 senkrecht im Schnitt eines plattenförmigen Halbleitersubstrats das bevorzugte Ausführungsbeispiel
jo einer integrierten IG-FET-Eimerkettenschaltung nach der Erfindung,
Fig.4 die Potentialverhältnisse entlang der Widerstandsschicht
2 an der Halbleiteroberfläche der integrierten IG-FET-Eimerkettenschaltung gemäß der
J5 Fig. 3 und
F i g. 5 bis 8 im Schnitt senkrecht zur Oberfläche eines plattenförmigen Halbleitersubstrats ein Verfahren zum
Herstellen einer integrierten IG-FET-Eimerkettenschaltung.
Bei der integrierten IG-FET-Eimerkettenschaltung gemäß der F i g. 3 entsteht die Gate-Hilfsspannung Δ U
als Teil der Taktamplitude U( durchJStromfluß von der
einen Taktspannungsphase Φ bzw. Φ zur anderen. Der
Spannungsabfall über der Kanallänge L ist gemäß Fig.4
1 U = Uc
L + S
wobei L + s den Abstand zwischen zwei benachbarten Gate-Anschlüssen 3 bedeutet. Die Gate-Anschlüsse 3
haben die Breite /.
Um die angestrebte Verbesserung der Dämpfung bei hoher Frequenz zu erreichen, darf der Schichtwiderstand
ρ, der hochohmigen Gate-Widerstandsschicht
nicht zu groß sein, damit die Aufladung des Gates genügend rasch erfolgen kann. Andererseits darf er aber
im Interesse kleiner Gate-Ströme und kleiner Verlustleistung im Gate nicht zu klein sein. Der bevorzugte
Bereich ist etwa
mit
0,1 ΜΩ/ < ρ,< 2πιΩ/ι ι
ΜΩ/U = ΜΩ pro Quadrat.
ΜΩ/U = ΜΩ pro Quadrat.
Zu dem in F i g. 3 dargestellten Querschnitt durch drei Stufen einer solchen Eimerkettenschaltung mit
L—l—s zeigt Fig.4 den Potentialverlauf in der
Gate-Widerstandsschicht 2 zu einem Zeitpunkt, wo die
3 4
Transistoren Ti und Γ3 und alle ungradzahligen erreicht Vielmehr bleibt auf der Source-Seite ein
Transistoren gesperrt sind. Restpotential
Die geradzahligen Transistoren und mit ihnen
Transistor T2 befinden sich in dieser Fhase im leitenden i\. = USlmx — USc (4)
Zustand, solange das zugehörige Source-Potential Us 5
eine Information enthält in Form einer Potentialdifferenz zurück, wenn die halbe Taktperiode TI 2 zu Ende ist
eine Information enthält in Form einer Potentialdifferenz zurück, wenn die halbe Taktperiode TI 2 zu Ende ist
Die maximale Dämpfung der Signa'amplitude Δ νο tritt
'' = Vsmiix — Us · (2) auf_ Wenn sich das Signalpotential vo mit der halben
ίο Taktfrequenz ίΦ/2 ändert Für die einzelne Stufe (Nr. i)
Der Stromfluß durch den Transistor T2 und die wird dann die Dämpfung: dadurch erfolgende Aufladung der Kapazität Qsauf der
Source-Seite kommt zum Stillstand, wenn i/cden Wert
Source-Seite kommt zum Stillstand, wenn i/cden Wert
US
= Up* - U1 = Uc · -j-?— - U1 (3) "5
angenommen hat und damit Kauf κ= o aufgelaufen ist Bei der bekannten Ausbildung einer integrierten
Wegen der endlichen Taktperiode Tbei der Taktfre- IG-FET-Eimerkettenschaltung nach Fig. 1 ergibt sich
quenz /= l/Twird dieser Zustand jedoch nicht ganz 20 für die maximale Stufendämpfung in erster Näherung:
_J& \2 1 Lju^ ς
p. JUcJ H - ν» ' L* ' \'vimaJUc
mit
L* =
(6a) (6b)
4/0 und
2UCf.f„·
// ist die Kanalbcwcglichkcil, L die Kanallängc. μ,,ΙΙΙΙ(Λ ist die maximale Ausslcucrbarkcit:
C-C / — /—/.
'',.,mix = U1- ■ ^ — = f i- · Uc . (6C)
Das Verhältnis
Va = -— (6d)
tntwx
Vn,
kennzeichnet die Lage des Arbeitspunkles. Ferner isl
N ^ UX J
t-liX
\
^tIX/
die effektive »Länge« der Lastkapazität Q5 auf der to kleineren der beiden Überlappungen der Gate-Elektro-Source-Seite.
k ist die eff'^k i .2 Kanal-Kapazitätslänge. de! über die benachbarten beiden Zonen 4.Cm1C/und c,·*
Gemäß der Fig. 1 bedeuten s den Abstand der sind Oxyd-und Übergangskapazitätsbelegungen.
Elektrodenränder und /,7 die Überlappungslänge der Dabei gilt für die Lastkapazität auf der Source-Seite:
C11, = C
Cki = Wc11x-IiI + /,-,) (Ί + Ci ) + s '' + /Yl + £'"
L V C11x/ cux \ c„
= C1, + Ckox = Wc11x · (/,-, +
Für die Stufendämpfung einer integrierten IG-FET-Eimerkettenschaltung
gemäß der Fig.3 ergibt sich dagegen:
<\im.v = 2
cxp -
L =
// · [U
2f'i>
I L' = U1-
(7a)
17 b)
Damit erhält man für die maximale Dämpfung wesentlich kleinere Werte als nach (6). Außerdem wird
die Dämpfung in erster Näherung unabhäng von vn d. h.
unabhängig von der Lage des Arbeitspunktes. Daher kann die hier beschriebene integrierte Eimerkettenschaltung
im Vergleich zur üblichen Ausführung mit kleinerer Taktspannung bei gleichzeitig kleinerer
Dämpfung betrieben werden.
Die F i g. 5 bis 8 zeigen die wesentlichen Herstellungsschritte, ausgehend von einem plattenförmigen Halbleitersubstrat
5 aus Silicium, in welches unter Anwendung des bekannten Planardiffusionsverfahrens die
Zone 4 gemäß der Fig.5 eingesetzt wurden. Die Ausrichtung der metallischen Gate-Anschlüsse 3 der
Länge / auf der drain-seitigen Kante der planardiffundierten
Zone 4 gemäß der Fig. 8 ist dabei nicht besonders kritisch. Bei einer Dimensionierung der
Struktur gemäß
können normale Justiertoleranzen von ± 2,5 μιη ohne
weiteres zugelassen werden.
Die hochohmige Gate-Elektrode 2 kann man durch polykristalline Beschichtung gemäß der Fig. 7 nach
Erzeugung des Gate-Oxyds 6 gemäß der Fig.6 mit
einem schwach dotierten Halbleitermaterial, z. B. Silicium, nach an sich bekannten Verfahren herstellen.
Es ist dabei jedoch zu beachten, daß derselbe Dotierungstyp (n oder p) verwendet wird, wie er beim
Substrat 5 der integrierten IG-FET-Eimerkettenschaltung
vorliegt, d. h. η-Typ bei p-Kanal-Transistoren (mit η-Substrat) und p-Typ bei n-Kanal-Transistoren (und
p-Substrat). Damit wird gewährleistet, daß sich beim Aufladen der Gate-Kapazität an der Grenzfläche zum
Gate-Oxyd 6 eine Anreicherungsschicht ausbildet und keine Verarmungszone.
Letztere würde bei q » 50 Ω cm weit mehr als die zur
Verfügung stehende Schichtdicke als Raumladungszone beanspruchen. Es wäre also keine Leitfähigkeit mehr
vorhanden, um die Auf- und Entladung der Gate-Elektrode mit ausreichender Geschwindigkeit zu gewährleisten.
Die während der Aufsteuerphase in der als hochohmige Widerstandsschicht 2 ausgebildeten Gate-Elektrode
entstehende Anreicherungsschicht und die dadurch
ίο erhöhte Gesamtträgerzahl führen zu einer Erhöhung
des Schichtleitwertes und damit zu einer erhöhten Leistungsaufnahme in der Gate-Elektroden-Schicht.
Soll dieser Effekt vermieden werden, dann darf die Schicht ihren ursprünglichen Leitwert trotz kapazitiver
Aufladung an der Grenzfläche zum Gate-Oxyd 6 nicht merklich ändern. Die Trägerzah! π einer solchen Schicht
müßte wie bei einem Metall so groß sein, daß die Trägerzahlerhöhung in der Anreicherungsschicht demgegenüber
vernachlässigbar bleibt. Andererseits müßte aber die Beweglichkeil μ so klein sein, daß sich für die
Leitfähigkeit
σ = qn μ
ein Wert ergibt, der bei einer praktikablen Schichtdicke d im Bereich zwischen 0,1 und 1 μιη einen Schichtleitwerl
im Bereich zwischen etwa 0,5 und ΙΟ(ΜΩΰΐη) ' liefert.
Ein homogenes Leiter-Material mit solchen Eigenschaften ist nicht bekannt. Man kann aber die gewünschten
Eigenschaften dadurch realisieren, daß man kleine, fein verteilte Metalleinschlüsse in ein hochohmiges Material
einlagert. Dabei ist es ausreichend, wenn die Metalleinschlüsse sich nur in unmittelbarer Nachbarschaft zum
Gate-Oxyd befinden.
Verwendet man als Schichtmaterial hochohmiges
Verwendet man als Schichtmaterial hochohmiges
4n Halbleitermaterial von demjenigen Leitfähigkeitstyp,
der in der Aufsteuerphase zur Verarmung tendiert, so erreicht man, daß die Metalleinschlüsse das dahinlerliegende
Halbleitermaterial weitgehend dadurch abschirmen, daß sie den größten Teil der kapazitiven Ladung
selbst aufnehmen.
Bei p-Kanal-Transistoren empfiehlt sich daher z. B. folgende Technik zur Herstellung der hochohmigen
Gate-Elektrode: Auf das Gate-Oxyd wird eine wenige Zehntel nm dicke, noch nicht zusammenhängende
Metallschicht aufgedampft (z. B. Aluminium). Sodann wird hochohmiges, bordotiertes, polykristallines Silicium
von etwa 0.5 pm Dicke abgeschieden oder
aufgedampft. Bei n-Kanal-Transistoren verwendet man phosphordotiertes Silicium. Für die Metalleinlagerungen
können auch andere Metalle wie z. B. Gold, Silber, Platin, Molybdän oder andere verwendet werden.
Als Vorteile der Erfindung ergeben sich bei gleicher Stufenzahl eine größere Signalbandbreite oder bei
unveränderter Bandbreite die Möglichkeit, eine größere
bo Stufenanzahl und damit eine größere Verzögerungszeit
zu realisieren, als es mit der herkömmlichen integrierten IG-FET-Eimerkettenschaltung möglich ist
Hicr/u ο BIaIl Zeichnungen
Claims (7)
1. Integrierte IG-FET-Eimerkettenschaltung mit
hintereinander angeordneten Isolierschicht-Feldeffekttransistoren, bei denen die Source-Zone jeweils
eines Transistors mit der Drain-Zone des vorausgehenden Transistors zu einer zusammenhängenden, in
einer mit einer Isolierschicht bedeckten Oberflächenseite eines Halbleitersubstrats eingesetzten
p-!eitenden (p-Kanal) oder n-Ieitenden (n-Kanal) Zone zusammengefaßt sind, und weiche Feldeffekttransistoren
je einen Gate-Anschluß an einer auf der Isolierschicht angeordneten Gate-Elektrode aufweisen,
an dem Taktimpulse bestimmter Amplitude anliegen, dadurch gekennzeichnet, daß die Gate-Elektroden in Form einer durchgehenden,
die p- bzw. n-Ieitenden Zonen (4) überdeckenden Gate-Widerstandsschicht (2) ausgebildet sind, derart,
daß ein Teil der Taktamplitude (Uc) als Gate-Hilfsspannung [Δ U) parallel zum Kanalstrom
jedes1 der Feldeffekttransistoren(Tu T2, T1...)abfällt.
2. Integrierte IG-FET-Eimerkettenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die
Gate-Anschlüsse (3) an der Gate •Widerstandsschicht (2) über den p- bzw. η-leitenden Zonen (4)
angebracht sind und daß sie den drain-seiligen Teil dieser Zonen (4) überdecken.
3. Integrierte IG-FET-Eimerkettenschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der
Schichtwiderstand der Gate-Widerstandsschicht (2) zwischen 0,1 ΜΩ/Ι ] und 2 ΜΩ/Ι ) liegt.
4. Integrierte IG-FET-Eimerkettenschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die
Gate-Widerstandsschicht (2) aus schwachdotiertem, polykristallinem Silicium besteht.
5. Integrierte !G-FET-Eimerkettenschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die
Gate-Widcrstandsschicht (2) den Leitfähigkeilstyp des Halbleitersubslrats (5) besitzt.
6. Integrierte IG-FET-Eimerkettenschaltung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet,
daß die Gate-Widerstandsschicht (2) kleine, fein verteilte Metalleinschlüsse aufweist, welche sich nur
in unmittelbarer Nachbarschaft zur Isolierschicht (6) befinden.
7. Integrierte IG-FET-Eimerkettenschaltung nach den Ansprüchen 4 und 6, dadurch gekennzeichnet,
daß die Gate-Widerstandsschicht (2) den zum Halbleitersubstrat (5) entgegengesetzten Leitfähigkeitstyp
besitzt.
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| OD | Request for examination | ||
| EF | Willingness to grant licences | ||
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