DE2223734C3 - Monolithische Speicherzelle - Google Patents

Description

Die Erfindung betrifft eine monolithische Speicherzelle mit einem zwischen Selektionsleitungen angeordneten kapazitiven Ladungsspeicher, dessen Ladungszustand die gespeicherte Information wiedergibt

Es ist bereits eine Speicherzelle mit einem Kondensator als Ladungsspeicher vorgeschlagen worden, bei der die Kondensatorspannung an das Gate eines Feldeffekttransistors gelegt ist Die Spannung an diesem Kondensator wird so eingestellt, daß der Feldeffekttransistor entweder leitend oder gesperrt ist und dadurch eine entsprechende Information speichert. Beim Auslesen der Speicherzelle wird der Leitzustand des Feldeffekttransistors abgefühlt. Der leitende Zustand des Feldeffekttransistors ist der binären Eins und der gesperrte Zustand der binären Null zugeordnet.

Da bei einer derartigen Speicherzelle die Information in Form einer Ladung eines Kondensators gespeichert ist, ist festzustellen, daß diese Ladung und damit die Information wegen der vorhandenen Leckströme nach einer gewissen Zeit verlorengeht. Derartige Speicherzellen weisen insbesondere zwei Nachteile auf. Der eine Nachteil besteht darin, daß die Ladung des Kondensators zur Erhaltung der gespeicherten Information in relativ kurzen Zeitabständen periodisch regeneriert werden muß. Ein weiterer Nachteil besteht darin, daß die Ladung des Kondensators die Amplitude des dem Leseverstärker zugeführten Signales bestimmt, da über den Feldeffekttransistor keine Signale übertragen werden, deren Amplitude größer ist als die vorn Kondensator an das Gate des Feldeffekttransistors

to gelegte Spannung.

Es ist daher die der Erfindung zugrundegelegte Aufgabe, eine monolithische Speicherzelle mit einem zwischen Selektionsleitungen angeordneten kapazitiven Ladungsspeicher, dessen Ladungszustand die gespeicherte Information wiedergibt anzugeben, bei dt r nur in relativ größeren Zeitabständen regeneriert werden muß und die relativ größeren Lesesignale liefert.

Die Lösung dieser Aufgabe ist im Anspruch 1

niedergelegt

Einzelheiten der Erfindung sind anhand der nachstehenden Beschreibung der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert Es zeigt F i g. 1 das Schaltbild einer mit zwei Feldeffekttransi stören aufgebauten erfindungsgemäßen Speicherzelle;

F i g. 2 die Kapazitäts-Spannungscharakteristik eines in der Schaltung gemäß F i g. 1 verwendeten Kondensators; Fi g. 3 das Schaltbild einer mit zwei Feldeffekttransi stören und einem entsprechenden Kondensator aufge bauten erfindungsgemäßen Speicherzelle;

Fig.4 den topologischen Entwurf (layout) der in F i g. 1 gezeigten Speicherzelle bei monolithischem Aufbau; und

F i g. 5 ein Schnittbild entlang der Linie 5-5 der F i g. 4. Der Zugriff zu der in Fig. 1 dargestellten, mit zwei Feldeffekttransistoren aufgebauten Speicherzelle erfolgt über ei.ie Bitleitung 10 und zwei Wortleitungen 12 und 14. Über die beiden Feldeffekttransistoren Q 1 und

Q2 erfolgt die Einkopplung eines Sy ?icherkondensa-

tors CS zwischen die Adressierleitungen 10 und 14. Es handelt sich um einen polarisierten Kondensator, dessen

Aufbau anschließend noch beschrieben wird. Die Kapazitäts-Spannungscharakteristik eines derar-

tigen Kondensators CS ist in Fi g. 2 dargestellt. Liegt an diesem Kondensator eine nur geringe Spannung, so ist seine Kapazität ebenfalls gering. Wird jedoch die Spannung an dem Kondensator erhöht so erhöht sich auch seine Kapazität beträchtlich. Der Kondensator CS ist zwischen Gate und Drain des Feldeffekttransistors

Q 2 eingefügt und dient als Rückkopplungskondensator,

der bestimmt, ob der Transistor Q 2 leitend oder nichtleitend ist

Soll eine Information in diesen Kondensator einge-

schrieben werden, so lädt der Bittreiber 16 die Bitleitung 10 selektiv auf ein positives Potential auf oder zieht sie auf Massepotential, während gleichzeitig die Wort-Leseleitung 14 auf Massepotential gehalten wird. Soll eine binäre Null gespeichert werden, so zieht der Bittreiber 16 die Bitleitung 10 auf Massepotential. Anschließend wird über den Wort-Schreibtreiber 18 ein positiver Impuls auf die Wort-Schreibleitung 12 gegeben. Da sich die Bitleitung 10 auf Massepotential befindet, wird der Kondensator CS über Transistor Q1 auf Masscpoten tial entladen. Der Kondensator CS weist dann nur eine sehr geringe Kapazität (C_711n) auf, wie aus F i g. 2 zu ersehen ist. Bei geringer Kapazität des Kondensators CS ist also eine binäre Null in der Soeicherzelle

gespeichert. Soll eine binäre Eins gespeichert werden, so bringt der Bittreiber 16 die Bitleitung 10 auf ein positives Potential, der Wort-Schreibtreiber liefert einen positiven Impuls an das Gate des Feldeffekttransistors Q1, Transistor Q1 wird leitend und zieht über die Bitleitung 10 einen Strom, der den Kondensator CS auf ein bestimmtes Potential auflädt. Auf diese Weise erhält der Kondensator eine relativ gro3e Kapazität (Cm_1x). Weist demnach der Kondensator CS eine hohe Kapazität auf, so ist eine binäre Eins in der Speicherzelle gespeichert.

Zum Auslesen der Speicherzelle wird die Bitleitung 10 durch den Bittreiber 16 zunächst auf Nullpotential gebracht, während der Wort-Schreibtreiber 18 auf Nullpotential gehalten wird, so daß Transistor Qi gesperrt bleibt. Anschließend führt der Wort-Lesetreiber 20 der Wortleitung 14 einen Impuls zu. Ist eine binäre Null gespeichert, so liegt am Kondensator CS keine Spannung und er weist nur eine geringe Kapazität auf. Dadurch liegt das Gate des Transistors Q 2 auf Massepotential und ist nicht mit der Wortleitung 14 gekoppeil. Das heißt aber, daß der Transistor Q 2 gesperrt ist und daß damit der der Wortleitung 12 zugeführte Impuls nicht zur Bitleitung 10 übertragen wird.

Ist jedoch eine binäre Eins gespeichert, so liegt am Gate des Transistors Q 2 eine mindestens das Massepotential oder das Potential auf der Bitleitung 10 um den Schwellwert übersteigende Spannung. Ein der Wortleitung 14 zugeführter Leseimpuls wird über den leitenden Transistor Q 2 zur Bitleitung übertragen.

Infolge der übertragenen Impulse steigt das Potential auf der Bitleitung 10 an. Gleichzeitig erhöht sich auch das Potential am Gate des Transistors Q 2. da der Kondensator CSden Impuls auf der Wortleitung V, auf das Gate des Transistors überträgt. Obwohl das Potential auf der Bitleitung 10 entsprechend der Impulsamplitude angehoben wird, wird der Transistor Q 2 nicht gesperrt, da das Gate auf einem Potential gehalten wird, das mindesten/ um den Schweliwert höher ist als das Potential an der Source.

Es zeigt sich, daß ein Impuls hoher Amplitude von der Leseleitung 14 auf die Bitleitung 10 übertragen werden kann, ohne daß eine den Schwellwert des Transistors Q 2 wesentlich übersteigende Spannung auf dem Kondensator CS gespeichert wird. Daraus resultieren zwei wesentliche Vorteile. Zunächst werden größere Impulse von der Treiberleitung 14 auf die Bitleitung 10, die als Leseleitung dient, übertragen, so daß dem Leseverstärker 1 eine wesentlich einfachere Aufgabe zukommt. Außerdem müssen die Speicherzellen in nur relativ großen Zeitabständen regeneriert werden, ohne daß ein bemerkenswerter Abfall des Lesesignales die Folge wäre. Schließlich muß die Ladung des Kondensators CS lediglich auf einem solchen Wert gehalten werden, daß der Transistor Q2 leitend bleibt und der Kondensator seinen hohen Kapazitätswert beibehält. Die Ladung muß also nicht auf einem Wert gehalten werden, der das entsprechende gewünschte Lesesignai übersteigt. Diese bedeutenden Vorteile stellen eine wesentliche Verbesserung der auf dem Prinzip der Ladungsspeicherung aufgebauten Speicherzellen dar.

Solange kein Zugriff zu der Speicherzelle zum Zwecke des Lesens oder Schreibens erfolgt, werden die Leitungen 10 und 14 auf Nullpotential gehalten, so daß die Transistoren Q 1 ümH O 2 gesperrt bleiben. Auf diese Weise erhält man minimale ladungsvermindernde Leckströme für den Kondensator CS. In relativ großen Zeitabständen muß natürlich die Ladung des Kondensators CS regeneriert werden, um die gespeicherte Information zu erhalten. Diese Regeneration wird dadurch erreicht, daß nacheinander die bereits beschriebenen Lese- und Schreiboperationen durchgeführt werden. Dabei wird zunächst die Speicherzelle über die Bitleitung 10 ausgelesen und über den Leseverstärker 1 festgestellt Anschließend wird diese Information wieder in die Zelle eingeschrieben. Es ergibt weitere Möglichkeiten zur Regenerierung, was aber nicht Gegenstand der Erfindung sein soll.

Beim beschriebenen Ausführungsbeispiel wird die Speicherzelle mit zwei Feldeffekttransistoren verwirklicht wobei ein Rückkopplungskondensator CS an dem einei Feldeffekttransistor Q 2 vorgesehen ist und die Speicherfunktion übernimmt. Beim Ausführungsbeispiel gemäß F i g. 3 sind drei Feldeffekttransistoren Q1, Q 2 und Q 3 zusammen mit einem Speicherfcondensator CS zu einer Speicherzelle verbunden, wobei dieser Kondensator aber nicht als Rückkopplungskondensator wirkt

Zum Zwecke des Einschreibens in die ilpeicherzelle gem. Fig.3 wird die Bitleitung wiederum selektiv au. ein positives Potential aufgeladen oder auf Massepciential gebracht, während die Wort-Leseleitung 14 auf Massepotential gehalten wird. Beim Einschreiben einer binären Eins wird die Bitleitung tO auf ein positives Potential aufgeladen. Daraufhin wird der Wort-Schreibleitung 12 ein positiver Impuls zugeführt, der den Transistor Q1 leitend macht, so daß von der Biileitung 10 über den Kondensator CS ein Ladestrom gezogen wird. Der Kondensator wird dabei in den Zustand hoher Kapazität gebracht, was der Speicherung einer binären Eins entspricht. Bei der Speicherung einer binären Null wird die Bitleitung 10 auf Massepotential gebracht, der Wortleitung 12 ein positiver Impuls zugeführt und die Wortleitung 14 auf Massepotential gehalten. Auch hierbei wird der Transistor Q1 leitend, da sich die Bitleitung aber auf Massepotential befindet, wird der Speicherkondensator CS über den Transistor Q1 entladen. Der Kondensator CS befindet sich somit im Zustand niedriger Kapazität, was der Speicherung einer binären Null entspricht.

Es sei nunmehr eine Leseoperation beschrieben. Zunächst wird die Wortleitung 12 auf Massepotential gehalten, um den Transistor <?1 gesperrt zu halten, während gleichzeitig das Potential auf der Bitleitung 10 angehoben wird. Nunmehr wird ein Abfrageimpuls auf die Wort-Leseleitung 14 gegeben, ist eine binäre Eins gespeichert, weist der Kondensator CS also eine hohe Kapazität auf, so ist das Gate des Transistors Q 2 über diese hohe Kapazität mit der Wort-Leseleitung 14 gekoppelt und der dieser Leitung 14 zugeführte Impuls wirrl al/ d^e Basis des Transistors Q 2 übertragen. Der Transistor Q 2 wird dadurch leitend. Außerdem brinpt der Impuls auf der Leitung 14 den Transistor Q 3 in den leitenden Zustand, so daß die beiden Transistoren Q2 und 03 zusammen einen Entladestromweg für die Bitleitung 10 bilden. Auf diese Weise wird auf der Bitleitung 10 ein Impuls erzeugt, der von dem Leseverstärker festgestellt werden kann. Im Falle der Speicherung einer binären Null liegt keine Spannung am Kondensator CS. Da der Kondensator dann nur eine sehr geringe Kapazität aufweist, ist auch das Gate des Transistors Q 2 nicht mit der Wortleitung 14 gekoppelt und kann von dem Impuls auf der Leitung 14 nicht in den Ein-Zustand gebracht werden. Der gesperrte Transistor Q2 verhindert trotz leitendem Transistor 03 die

Bildung eines Entladcwcges für die Bitlcitung 10. Auf der Bitleitung 10 entsteht somit kein Entladeimpuls, was die Speicherung einer binären Null signalisiert.

Auch bei diesem Ausfühningsheispiel kann festgestellt werden, daß die Ladung des Kondensators CS nicht die Amplitude des Impulses begrenzt, die der Bitleitung 10 zugeführt werden kann, da der Kondensator hier lediglich das (Jäte des Transistors (?2 an die Wort-Leseleitung 14 koppelt oder nicht koppelt und nicht direkt für die Einstellung des Leitzustandes des Transistors Ql verantwortlich ist. Der der Wortleitung 14 zugeführte Impuls steuert das Gate des Transistors Ql. Auch hier ist also die Impulsamplitude nicht durch die Ladung des Kondensators CSbegrenzt und auch die Regeneration ist unkritisch.

Im nicht adressierten Zustand werden die Spannungen auf den Leitungen 10—14 auf Nullpotential gehalten, so daß die Transistoren Q 1 und Q3 gesperrt sind. Dadurch erhält man einen minimalen Leckstrom für den Kondensator CS. Selbstverständlich muß auch hier in relativ großen Zeitabständen die Information, d. h. der Ladungszustand des Kondensators regeneriert werden. Dies geschieht, wie bereits beschrieben, durch aufeinanderfolgende Lese- und S.'hreiboperationen. Dabei wird die Speicherzelle zunächst über die Bitleitung 10 ausgelesen. Die abgefühlte Information wird dann in die Speicherzelle zurückgespeichert.

Die in Fig. I dargestellte Speicherzelle kann monolithisch in der durch die F i g. 4 und 5 gezeigten Weise aufgebaut werden. Dabei wird der sog. Silizium-Gate-ProzeG verwendet, bei dem auf eine Oxydschicht auf einem monolithischen Halbleiterplättchen eine Silizium-Schicht aufgebracht wird. Die Silizium-Schicht wird dann an den Stellen abgeätzt, an denen die Drain- und Source-Diffusionen durchgeführt werden sollen. Die verbleibenden Teile der Siliziumschicht werden als Gate für die Feldeffekttransistoren und zu Verbindungszwecken verwendet. Wie dargestellt, wird die auf der dünnen Oxydschicht 14 befindliche Siliziums;chicht durch Ätzung in drei Teilbereiche unterteilt. Der Teilbereich 26 bildet das die Oxydschicht 14 an drei Stellen entfernt. An dieser Stellen werden die N-Ieitenden Diffusions'onen 30, \. und 33 in das P-Ieitencle Substrat 34 eingebracht. Dies Diffusionszonen bilden die Bitleitunp 10 und Source line Drain der Transistoren Q\ und Ql. Nach Durchfüh rung des Diffusionsprozesses wird die gesamte Sirukt.ι mit einer dicken Oxydschicht 36 abgedeckt. In diese Oxydschicht werden Öffnungen zur Aufnahme de erforderlichen metallischen Kontakte freigelegt. Die Kontakte 38, 40, 42, 43 und 44 stellen die Verbindung /ι Drain. Source. Gate der Transistoren Q\ und Ql unc zur Platte des Kondensators CSher. Der Gate-Kontak 38 von Transistor Ql, der Source-Kontakt 40 vor Transistor QI und der Kontakt 42 zur Platte de Kondensators CS sind über einen Leiterzug 4f verbunden. Die Leiterzüge 47 und 48 stellen di( Verbindung zum Gate-Kontakt 43 des Transistors Q und zum Source-Kontakt 44 des Transistors Ol her unc bilden gleichzeitig die Wort-Schreibleitung 12 und dk Wort-Leseleitung 14. An das Substrat 34 wird über eine Metallschicht 50 ein negatives Potential — V ah Vorspannung angelegt. Wird nunmehr das Gate 38 des Transistors Ql in bezug auf die Source 44 positiv gemacht, so wird über die Vorspannung — V unter der Platte 28 eine negative Ladung angesammelt. Diese negative Ladung neutralisiert den gleichrichtenden Halbleit»rübergang der Source-Diffusion 30 gegenüber der Plane, so daß die Source-Diffusion 30 und die negative Ladung die gleichförmig leitende zweste Platte

jo des Kondensators CS bilden. Die dünne Oxydschicht 24 innerhalb der Platte 28 bildet das Dielektrikum des Kondensators.

Die Kapazität des Kondensators (zwischen Platte 28 und Diffusionszone 30) läßt eine Funktion der angelegten Spannung und ändert sich entsprechend der in Fig. 2 wiedergegebenen Charakteristik. Ist die Spannung zwischen Platte 28 und Diffusionszone 30 Null, so ist die Kapazität vernachlässigbar. Wird jedoch die Spannung erhöht, so steigt die Kapazität an, bis sie bei einer bestimmten Spannung einen Sättigtingswert erreicht. Es hat sich gezeigt, daß auf diese Weise höhere

weitete

Teilbereich 27 bildet das Gate des Feldeffekttransistors Ql und schließlich bildet der letzte Teilbereich 28 eine der Platten des Kondensators CS. Anschließend wird rvapöZiiatCII Cl I CIV-IILIiII MIIU dl5 UCC5 Hill ÜIIUCICI bekannten Verfahren zur Herstellung monolithischer Kapazitäten möglich ist.

Hierzu 2 Blatt Zeichnungen

Claims (7)

Patentansprüche;

1. Monolithische Speicherzelle mit einem zwischen Selektionsleitungen angeordneten kapazitiven Ladungsspeicher, dessen Ladungszustand die gespeicherte Information wiedergibt, dadurch gekennzeichnet, daß die Ladungsspeicher ein spannungsabhängiger Kondensator verwendet ist, der bei Anliegen keiner oder einer relativ kleinen Spannung eine geringe und bei Anliegen einer größeren Spannung eine große, die Selektionsleitungen koppelnde Kapazität aufweist.

2. Monolithische Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß an den Kondensator ein über eine Selektionsleitung steuerbares Ladeelement angeschlossen ist

3. Monolithische Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß das Ladeelement ein mit dem Gate an die Selektionsleitung angeschlossener Feldeffekttransistor isL

4. Monolithische Speicherzelle nach Anspruch 3, dadurch gekennzeichnet, daß der erste Strornbahp.-anschluß des Feldeffekttransistors an eine erste, der zweite Strombahnanschluß über den Kondensator an eine zweite und das Gate an eine dritte Selektionsleitung angeschlossen ist.

5. Monolithische Speicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß ein zweiter Feldeffekttransistor vorgesehen ist, dessen Gate mit dem zweiten Strombahnanschluß des ersten Feldeffekttransistors verbunden ist.

6. Monolithische Speicherzelle nach Anspruch 5, dadurch gekennzeichnet, daß die Strombahn des zweiten Feldeffekttransistors zwischen die erste und die zweite Selektionsleitung eingeschaltet ist.

7. Monolithische Speicherzelle i.ach Anspruch 5, dadurch gekennzeichnet, daß die Strombahn des zweiten Feldeffekttransistors zwischen die erste Selektionsleitung und eine Bezugspotentialquelle eingeschaltet ist und daß ein dritter Feldeffekttransistor zu dem zweiten Feldeffekttransistor in Reihe geschaltet ist und mit seinem Gate an die zweite Selektionsleitung angeschlossen ist