DE2210737B2 - Speicherwerk - Google Patents

Description

jen Merkmalen des Patentanspruchs 1 gelöst

Die erfindungsgemäße zusätzliche Spticherzellenzeiie in der Speicheruntereinheit faucht ein assoziatives Register, welches den Blockteil der Adresse eines Patenwortes speichert Die Gleichheit des Blockteils einer Adresse aus der Adressieranordnung mu dem Inhalt des Assoziativregisters zeigt an, daß die Speicheruntereinheit den gleichen Wortblock speichert wie der mit dem BlockteD der Adresse identifizierte Teil des Hauptspeichers. Der restliche Teil der von der Adressieranordnung gelieferten Adresse ist der Wortwähheil, um das aus der Untereinheit auszulesende Wort auszuwählen.

Durch die erfindungsgemäßen Maßnahmen wird erreicht, daß die für die Identifizierung der in der Speicheruntereinheit gespeicherten Wö«ter erforderliche Speicherung dem Umfang nach geringer ist Da außerdem die Eingabe eines Adressenblockteils in das Assoziativregister auf dem gleichen Weg erfolgt, wie der Transport von Datenwörtern nach und von verschiedenen Speicherzellenzeilen der Speicheruntereinheit, vermindert sich die Anzahl der Eingangsleitungen für diese Einheit. Dies ist besonders dann von Vorteil, wenn die Speicheruntereinheit in integrierter Schaltung ausgeführt wird, wo man allgemein mit möglichst wenigen äußeren Anschlüssen auskommen will.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet. Zur Erläuterung der Erfindung wird nachstehend ein Ausführungsbeispiel anhand von Zeichnungen beschrieben. Es zeigt

F i g. I ein Logikschaltbild einer Ausführungsform der Erfindung,

F i g. 2 eine symbolische Blockdarstellung der Logikschaltung nach F i g. 1,

F i g. 3 in Blockform die Verschaltung zwischen mehreren Speicheruntereinheiten.

Fig.4 ein Logikschaltbild des Steuerteils für ein Speicherwerk gemäß der Erfindung,

Fig.5 das Logikschema einer Schaltung für das niedrigststellige Bit im Steuerabschnitt und

F i g. 6 ein Logikschaltschema, das Einzelheiten eines im Steuerabschnitt verwendeten Taktgebers wiedergibt.

F i g. 1 zeigt eine Speichermatrix mit η Zeilen von Datenspeicher-Flipflops, wobei jede Zeile ein Wort mit m Bits umfaßt. Ferner ist eine Zeile von Flipflops 11 für die Speicherung eines Assoziativwortes vorgesehen. Das Assoziativwort ist die Hauptspeiche--Blockadresse der in einer dazugehörigen Matrix (nicht gezeigt) gespeicherten Daten.

Die Arbeitsweise der in F i g. 1 und den folgenden Figuren gezeigten Anordnung wird an Hand von binären Digitalsignalen (Bits) erläutert. Binäre Digitalsignale haben einen Wert von »0« oder »1«, wobei herkömmlicherweise eine »0« durch den niedrigeren und eine »1« durch den höheren von zwei Spannungswerten oder -pegeln gegeben ist.

Ein. UND-Glied, wie das UND-Glied 8 in Fig. 1, liefert ein Ausgangssignal »1«, wenn seine sämtlichen Eingangssignale den Wert »1« haben, während das Ausgangssignal des UND-Gliedes »0« ist, wenn irgendeines oder mehrere der Eingangssignale den Wert »0« hat bzw. haben.

Ein ODER-Glied, wie das ODER-Glied 19 in Fig. 1, liefert ein Ausgangssignal »0«, wenn kein Eingangssignal den Wert »1« hat, und ein Ausgangssignal »1«, wenn eines oder mehrere Eingangssignale den Wert »1« Ein Antivalenz-Glied, wie das Antivalenz-Glied 4 in Fig.}, liefert ein Ausgangsrignal »1«, wenn nur ein einziges seiner Eingangssignale den Wert »1« hat Wenn die Eingangssignale »1,1« oder »0,0« sind, bat das Ausgangssignal den Wert »0«.

Ein Inversionsglied, wie das Inversionsglied 20 in Fig. 1, komplementiert oder kehrt sein Eingangssignal in der Polarität um, so daß, wenn das Eingangssignal »0« ist das Ausgangssignal »1« ist während, wenn das

ίο Eingangssignal »1« ist das Ausgangssignal »0«.

Flipflops sind binäre Speicherelemente. Ein Flipflop lietert zwei Ausgangssignale, herkömmlicherweise bezeichnet mit Q und <?', deren Werte komplementär zueinander sind. Wenn das <?-Ausgangssignal »1« und

is das Q'-Ausgangssignal »0« ist befindet sich das Flipflop im gesetzten Zustand. Wenn das Q'-Aasgangssignal »1«

und das <?-Ausgangssignal »0« ist befindet sich das Flipflop im rückgesetzten Zustand.

Es gibt verschiedene Arten von Flipflopst die in der

ίο nachstehenden Beschreibung vorkommenden Arten sind das taktgesteuerte J-K.-Flipflop, das D-Flipflop und das SRT-Flipflop (Setz-Rücksetz-Trigger-Flipflop)

Das taktgesteuerie J-K-F!ipflop hat drei Eingänge: einen J-Eingang, einen K-Eingang und einen Takteingang. Die Eingangssignale steuern oder beeinflussen den Zustand des Flipilops nur während der Anwesenheit eines Takteingangssignals. Ein Takteingangssignal (oder Uhrimpuls), das auftritt, wenn das j- und das K-Eingangssignal beide »0« sind, verändert den Zustand des FlipfloDS nicht. Hat das J-Eingangssignal den Wert »1« und das K-Eingangssignal den Wert »0«, so bewirkt ein Uhrimpuls eine Umschaltung des Flipflops. Wenn das J-Eingangssignal »0« ist und das K-Eingangssignal »1«, so wird durch einen Uhrimpuls das Füpflop in den rückgesetzten Zustand geschaltet oder gekippt. Wenn das J- und das K-Eingangssignal beide »1« sind, bewirkt ein Uhrimpuls, daß das Flipflop in einen Zustand schaltet, der demjenigen Zustand entgegengesetzt ist. den es 'inmittelbar vor dem Uhrimpuls eingenommen hat.

Ein D-Flipflop hat einen D-Eingang und einen Takteingang. Während eines Takt- oder Uhrimpulses schaltet das Flipfloo in den gesetzten Zustand (Setzzustand), wenn das D-Eingangssignal »1« ist, und in den rückgesetzten Zustand (Rücksetzzustand). wenn das D-Eingangssignal »0« ist.

Ein SRT-Flipflop (Setz-Rücksetz-Trigger-Flipf'op) schaltet in den Setzzustand. wenn das S-Eingangssignal »1« ist, und in den Rücksetzzustand. wenn das

so R-Eingangssignal »1 < ist. Wenn das S- und das R-Eingangssignal beide »1« sind, ist der Zustand des Flipflops nicht voraussagbar. Wenn das S- und das R-Eingangssignal beide. »0« sind, erfolgt keine Zustandsänderung Bei Beaufschlagung des T-Eingangs eines SRT-Flipflops mit einem 1-Signal schaltet das Flipflop in einen Zustand, der demjenigen Zustand entgegengesetzt ist. den es unmittelbar vor dem Eintreffen des T-Eingangssignals eingenommen hat.

In der Anordnung nach F i g. 1 sind die Datenwörter und das Assoziativwort in getrennten Zeilen von D-Flipflops gespeichert. Die D-Eingänge sämtlicher Datenspeicher-Flipfiops und des Assoziativwortregisters 11 sind an Ziffern- oder Bitleitungen angeschlossen, so daß das erste Flipflop jedes Wortes mit der

^h5 Bitleitung DL 1, das zweite Flipflop mit der Bitleitung DL 2 usw. gekoppelt sind. Der Ausgang jedes Datenspeicher-Flipflops ist über ein UND-Glied an die entsprechende Bitleitung angekoppelt.

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Jede Bitleitung ist außerdem an einen Eingang eines Antivalenz-Gliedes angekoppelt, dessen anderer Eingang an den entsprechenden (^-Ausgang des Assoziativwortregisters 11 angeschlossen ist.

Zu jeder Zeile von Datenwörtern gehört eine Wortleitung. Über die Wortleitung werden die Einschreib- oder Auslese-Verknüpfungsglieder für jedes Datenwort, wie die UND-Glieder 8 und 9 für die erste Zeile, gewählt.

Die Stufen der Datenregister können an sich in beliebiger zweckmäßiger geometrischer Lagebeziehung zueinander angeordnet sein. Im vorliegenden beispielsweisen Fall sind die Datenregister in Zeilen und Spalten ausgelegt wobei jede 2'eile ein Datenwort und jede Spalte eine Bit- oder Ziffernstelle verkörpert.

Die Schaltung nach Fig. 1 hat m+n+S äußere Anschlüsse, wie nachstehend erläutert wird. Es gibt π Wortleitungen, je eine für jedes Datenwort. Im Betrieb des Speicherwerks, zu dem die Schaltung nach F i g. 1 gehört wird jeweils immer nur eine der η Wortleitungen *> aktiviert Ferner sind m Bitleitungen vorhanden, die für die Übertragung von Daten in die und aus der Matrix und zum Adressieren der Matrix ve. wendet werden, wie noch erläutert wird. Die übrigen 8 äußeren Anschlüsse gehören zu Leitungen wie SET MC, FIFO IN. SHIFT FIFO, RD, WR, WC FIFO OUT, deren Bedeutung noch erläutert wird.

Die Schaltung nach F i g. 1 enthält ferner ein MC-Flipflop 14 und ein FIFO-Flipflop 16.

Das MC-Flipflop empfängt ein SET-MC-Signal, das sämtlichen Speicheruntereinheiten zugeführt wird. Das MC-Flipflop ist gesetzt wenn Gleichheit zwischen dem Blockteil der Adressensignale in den Bitleitungen und den im Assoziativwortregister il gespeicherten Assoziativwortsignalen besteht Um das MC-Flipflop zu setzen, liefern die mit ihren Ausgängen an die Bitleitungen und Flipflops des Assoziativwortregisters 11 angekoppelten Antivalenz-Glieder je ein anderes Eingangssignal an ein ODER-Glied 19. Das Ausgangssignal des ODER-Gliedes 19 gelangt zum Eingang des Inversionsgliedes 20, dessen Ausgang an den D-Eingang des MC-Flipflops 14 angekoppelt ist Das Signal am MC-Ausgang 7 hat den Wert »1«, wenn die im Assoziativwortregister 11 gespeicherten Signale die gleichen sind wie die Signale vom Blockadressenteii des Adressenregisters.

Das FIFO-Flipflop 16 hat drei Anschlüsse: einen FIFO-IN-Anschluß. einen FIFO-OUT-Anschluß und einen SHIFT-FIFO-Anschtaß. Der FlFO-IN-Anschluß ist mit dem FIFQ-OUT-Anscfaluß der vorausgehenden oder vorgeschalteten Speicheruntereinheit verbunden, end der FIFO-OUT-Anschluß ist mit dem FIFO-IN-AnschiuS der folgenden oder nachgeschalteten Speicheruntereinheit verbanden. Die SHIFT-FIFO-Anschiusse sämtlicher Speich) Unteiheiten sind zusammenge- SS schabet.

Die Anschlüsse WC, RD (Auslesen) und WR (Emschreiben) werden später ei läutert

F i g. 2 zeigt ein BiockschaltsyrnboL das die Schaltung each F ig. I wiedergibt

Ib Fig. 3 sind die Verscfaaltangen zwischen den verschiedenen Skhreinfaeiten gezeigt Die ügen, die Wdugen und die WR-, RD-, SET-MC-. SHIFT-RFO- Bad WC-Lehmigen sind an Spekoenintereiaheiten parafiei angescWos- ⁶S abschnitt zurückgeführt. Es soll jetzt die Arbeitsweise der Schaltung nach Fig. 1 im einzelnen erläuter werden.

Wenn ein Datenwort aus dem Speicher herausgeholi werden soll, werden die dem Blockteil des Adressenre gisters entsprechenden Signale sämtlichen Speicherun tereinheiten über die Bitleitungen ziugeleitet. Dei Wortteil der Adresse wird decodiert, so daß eine der 1 Wortleitungen aktiviert wird.

Nachdem die Blockadressen teilsignale¹ des Adressenregisters den Bitleitungen zugeführt sind, wird sämtli chen Speicheruntereinheiten das SET-MC-Signal zugeleitet Befindet sich im Assoziativwortregister 11 einer der Speicheruntereinheiten ein Assoziativwort, das mil dem Blockadressenteil des Adressenregisters übereinstimmt, so wird das MC-Flipflop ί4 der betreffenden Speicheruntereinheit gesetzt und das MC-Signal hai den Wert »1«.

Wenn die Ausgangssignale sämtlicher Antivalenz-Glieder »0« sind, besteht Übereinstimmung oder Gleichheit zwischen den im Assoziativwortregister gespeicherten Signalen und der Blockadresse in den Leitungen DL1, Di. 2 ... DLm. In diesem Fall ist das Ausgangssignal des ODER-Gliedes 19 ebenfalls »0«. Das 0-Ausgangssignal des ODER-Gliedes 19 gelangt zum Inversionsglied 20, dessen Ausgangssignal »1« ist. Das 1-Ausgangssignal des Inversionsgliedes 20 gelangt zum D-Eingang des MC-FIipflops 14, so daß, wenn das Eingangssignal am Takteingang, SET MC, »1« wird, das MC-Flipflop 14 gesetzt wird. Das Ausgangssignal des Inversionsgliedes 20 dient außerdem als MC-Signal für den Steuerabschnitt des Speicherwerks.

Wenn der Wert des Ausgangssignals irgendeines Flipflops im Assoziativwortregister 11 vom Wert des Signals in der betreffenden Bitleitung verschieden ist, hat das Ausgangssignal des dazugehörigen Antivalenz Gliedes den Wert »1«. Wenn das ODER-Glied 19 irgendein Eingangssignal mit dem Wert »1« empfängt, ist sein Ausgangssignal »1«. Deis Ausgangssignal des Inversionsgliedes 20 ist folglich »0«. Das betreffende MC-Füpflop 14 wird daher durch das SET-MC-Signal rückgesetzt und das MC-Ausgangssignal 7 hat den Wert »0«.

Das MC-Ausgangssignal 7 von sämtlichen Speicheruntereinheiten wird im Steuerabschnitt oder -teil des Speicherwerks dazu verwendet, anzuzeigen, ob der adressierte Datenblock sich in irgendeiner der Speicheruntereinheiten befindet Wird von einer der Speicheruntereinheiten ein MC-Signal empfangen, so wiid sämtlichen Speicheruntereinheiten ein Lesesignal (RD) zugeleitet, um sämtliche Zeflenausles-Verknüpfungsglieder vorzuaktivieren, and die Blockadressensigitale werden von den BWemmgen DLi- DLm weggenommen. In F i g. 1 wird, vorausgesetzt, daß die Wortteitang WL1 aktiviert ist, der an WL1 angeschlossene Eingang des UND-Gliedes 9 voraktiviert Wenn das MC-Ffipflop 14 gesetzt ist, wird ein weiterer Eingang des

gg

UND-Gliedes 9 durch das C*Aosgangssignal des MC-FIipflops voraktiviert Bei Auftrete» des RD-Si-

p g

.-Die FlPOfN- m&die nFO-OUT-Lehmgen seid, wie oben erwähnt, seriell angeschlossen. Die einzeaien MC-Lettangen sind jeweils einzeln zum Spekfaerste den Wert »1«. wodurch die Ausgangs-Verknüpfungsglieder der Datenspekher-Fapfloos in der ersten Zeile «angetastet werden, so daß die im Datenwortregister 12 gespeicherten Signale in die entsprechenden ffitteiiangen gelangen. Die Datensignale können dann von der DatenregisteranordnDng des Speicherwerks angenommen werden.

Wenn dagegen keine der Speichenmteremheiten ein

Assoziativwort enthält, das mit dem Block ed des Adressenregisters übereinstimmt, so mu«™ <he «Ires sierten Daten aus dem Hauptspeicher herausgeholt una sämtliche zu dem adressierten B^|ock,^^h^_n ^de _e ⁿ Datenwörter in eine der S^che".nter«nhe,«rmnp schrieben werden. Zu diesem Zweck. νητ FIFO-Flipflop in der Speicherun ere.nhe, ma den ältesten Daten gesetzt. F£3 ^^f T

Uatenwörter eninau; /.,*"·>.-■· Speicheruntereinheiten unter Steuerung SHIFT-FIFO-Signal geschoben wird, υ FIFO-Signal tritt auf. nachdem Daten in Speicheruntereinheit eingeschrieben snd. η ^ ^

FIFO-Flipflop gesetzt ist. ^^d"^An"V, Daten wird Auffüllung der Speicherunteremhe.temit Daten das FIFO-Bit der Reihe nach von derjrsten zur ^ Speicheruntereinheit und anscniie
zur ersten Speicheruntereinheit _ somit das FIFO-Flipflop in derjenigen einheit, die die ältesten Daten spei nachdem die Speicherung
sind. Anfänglich wird es ir

' nach F i g-1⁽

VVCiIIl 111 UCl οι.ιιΐ»·""··β "" , "

16 gesetzt ist, so wird der ^Vg^Sieben. Als die Datenregister dieser Schahung OTg _ehende 30

erstes wird die in ^den . ^Blt„""^g _erlt wie folgt Blockadresse in das Assoziaüvreg«^{ter 1}J _ignale eingeschrieben: Wenn keines der MC Ausg B^ der Speicheruntereinheiten anzeigt, daß de^a Block sich in einer der Speicheruntermteiten _χ

wird ein WC-Signal erzeugt, das sämtlichen bpe> tereinheiten, einschließlich der nach Fi g. 1. B wird. Dadurch wird das UND-Glied 17 an seme Eingug voraktiviert, ^^^das «,alsset-Q-Ausgangssignal vom ΡΙ^-ΠφίΚΦ _Aus.

zungsgemäß gesetzt^ worden^t emp^g^ _γ^_χ^

gangssignal des
' i für

in der Speicheruntereinheit gespeichert sind.

Sodann wird das SHIFT-FIFO-Signal erzeugt, so daß das FIFO-Bit in die nächstfolgende Speicheruntereinheit eingeschoben wird.

Aus der vorstehenden Beschreibung ergeben sich verschiedene allgemeine Anforderungen an den Steuerteil eines Speicherwerks in erfindungsgemäßer Ausbildung. Der Steuerteil muß eine Adresse von der Rechenanlage oder einem anderweitigen Steuerwerk annehmen. Der Blockteil der Adresse muß den Bitleitungen zugeleitet werden, und der Wortteil der Adresse muß auf eine der π Wortleitungen decodiert werden. Wenn sich die gewünschten Daten nicht in einer der Speicheruntereinheiten befinden, muß der Steuerteil den das adressierte Datenwort enthaltenden Datenblock aus dem Hauptspeicher herausholen. Beim Herausholen der aufeinanderfolgenden Datenwörter aus dem Hauptspeicher müssen die Wortleitungen WL1 bis WLn zyklisch angesteuert werden, und das von der Rechenanlage adressierte Datenwort muß erkannt und zur Rechenanlage übertragen werden. Der Steuerteil muß außerdem verschiedene Steuersignale zum richtigen Zeitpunkt erzeugen.

F i g. 4 zeigt ein Ausführungsbeispiel eines Steuerteils eines Speicherwerks, das für die vorliegende Ausführungsform der Erfindung verwendet werden kann. Die Arbeitsweise des Steuerteils wird ebenfalls erläutert, um das Wesentliche der Erfindung deutlicher herauszustellen.

Der in Fig.4 gezeigte Steuerteil ist für ein System

mit 36 Bits pro Datenwort, 39 Adressenbits und Datenwörter pro Block gedacht. Es speichert daher im vorliegenden Beispiel jede Speicheruntereinheit acht

Datenwörter.

Die Adressensignale von der Rechenanlage werden vom Speicheradressenregister 41 aufgenommen. Ein weiteres Signal von der Rechenanlage schaltet einen Taktgeber 43 ein und bewirkt die Rücksetzung eines DR-Flipflops (DR = DATA READY) 45. Das DR-Flipflop 45 schickt, wenn es gesetzt ist, ein Signal zur Rechenanlage, das anzeigt daß die adressierten Daten sich in einem Speicherdatenregister 47 befinden. Die Daten zur Rechenanlage werden vom Speicherda-

Hauptspeicher herausgeholt

_durch

S££Säää

ίο

langsame Gruppe von Taktimpulsen wird beim Auslesen des Hauptspeichers wegen dessen langsamerer Arbeitsgeschwindigkeit gebraucht. In der Schaltung nach F i g. 6 beträgt die Folgefrequenz der langsamen Gruppe von Taktimpulsen ein Viertel der Folgefrequenz der schnellen Gruppe.

Die Arbeitsweise des Taktgebers nach F i g. 6 ist offensichtlich und braucht hier nicht im einzelnen erläutert zu werden. Die wichtigen Eigenschaften des Taktgebers in bezug auf die erfindungsgemäße Schaltung sind wie folgt: Er kann durch äußere Signale ein- und ausgeschaltet werden. Er erzeugt eine schnelle oder eine langsame Gruppe von Taktimpuisen, je nachdem, ob die Daten sich in einer der Speicheruntereinheiten befinden oder nicht. Er erzeugt ein spezielles Zeitsignal F3', das am Ende des letzten Taktimpulses jedes Zyklus auf tritt, d. h. nach fooder T^

Ob sich die adressierten Daten in einer der Speicheruntereinheiten befinden, wird durch die Ausgangssignale eines PNIC-Flipfiops 71 und eines NIC-Flipflops 49 angezeigt. Die (7-Ausgangssignale der Flipflops haben den Wert »1«, wenn die adressierten Daten sich in einer der Speicheruntereinheiten befinden: die (?-AusgangssignaIe haben den Wert »1«. wenn die adressierten Daten sich nicht in einer der Speicheruntereinheiten befinden. Die Arbeitsweise des NIC-Flipflops 49 und des PNIC-Flipflops 71 ergibt sich aus der nachstehenden Beschreibung.

Das Logiknetzwerk des Steuerteils nach Fig.4 enthält eine LSB-Schaltung (Schaltung für das niedrigststellige Bit) 51. Diese Schaltung empfängt die drei niedrigststelligen Bits der Adresse, die bestimmt, welches Wort im Block adressiert wird. Die LSB-Schaltung 51 ist im einzelnen in F i g. 5 gezeigt. Die Ausgangssignale eines 1-aus-acht-Decodierers 53 werden den Wortleitungen der Speicheruntereinheiten zugeleitet. Die Arbeitsweise des Decodierers 53 ist allgemein bekannt und braucht hier nicht erläutert zu werden. Das O-Ausgangssignal des Decodierers 53. das der Wortleitung WL1 der einzelnen Speicheruntereinheiten zugeleitet wird, erzeugt ein Signal 0/8.

Die LSB-Schaltung 51 erzeugt ein GMD-Signal. das anzeigt, daß das aus dem Hauptspeicher herausgeholte Wort das von der Rechenanlage adressierte Wort ist. Beim Herausholen der Daten aus dem Hauptspeicher werden die drei niedrigststelligen Bits der Adresse von den Ausgängen der einen Zähler bildenden Flipflops 54. 55 und 56 abgenommen. Der Zähler zählt von 0 bis 7 in Binärsignalen, und die Ausgangssignale der Flipflops 54. 55 und 56 sind mit GO, Gl und G2 in ansteigender Reihenfolge bezeichnet Die drei niedrigststelligen Bits vom Speicheradressenregister 41 sind mit MARQ, MARX und MAR2 in ansteigender Reihenfolge bezeichnet Wenn sich das adressierte Datenwort in einer der Speicheruntereinheiten befindet werden als Eingangssignale für den Decodierer 53 die drei niedrigststelligen Bits des Speicheradressenregisters 41 genommen. Wenn das adressierte Datenwort sich nicht in einer der Speicheruntereinheiten befindet werden die Eingangssignale für den Decodierer 53 von den Zähler-Fhpflops 54.55 und 56 abgenommea Die Quelle der Eingangssignale für den Decodierer 53 wird durch die Ausgangssignale des NIC-Flipflops 49 gewählt.

Während des Herausholens der adressierten Daten aus dem Hauptspeicher werden die drei niedrigststelligen Bitsignale vom Speicheradressenregister 41 mit den Zählerausgangssignalen verglichen. Bei Gleichheit wird durch ein UND-Glied 57 während des Taktimpulses T₂ das GM D-Signal erzeugt.

Die wichtigen Eigenschaften der LSB-Schaltung 51 sind folgende: Die drei niedrigststelligen Bits des Speicheradressenregisters 41 werden auf 1-aus-acht Wortleitungen decodiert, wenn sich das adressierte Datenwort in einer der Speicheruntereinheiten befindet. Die drei niedrigststelligen Bits der Hauptspeicheradresse werden vom Zähler abgenommen, wenn das Datenwort sich nicht in einer der Speicheruntereinheiten befindet. Wenn die adressierten Datenwörter aus dem Hauptspeicher herausgeholt werden, werden die Wortleitungen und die drei niedrigststelligen Bits der Hauptspeicheradresse zyklisch durch 0 (binär) bis 7 (binär) geschaltet (Wortleitungen WL 1 bis WL 8).

Es wird jetzt die Arbeitsweise des Steuerteils nach Fig.4 im einzelnen erläutert. Der Betrieb des Steuerteils wird durch die Adressen- und Startsignale von der Rechenanlage eingeleitet. Das Startsignal veranlaßt den Taktgeber 43, die schnelle Gruppe von

Taktimpulsen zu erzeugen.

Während des Taktimpulses Z₁ werden die Blockadressenteilsignale vom Speicheradressenregister 41 in die Bitleitungen der Speicheruntereinheiten eingeschleust. Das Signal Z₁ liefert ein Eingangssignal für ein

ODER-Glied 61. Das Ausgangssignal des ODER-Gliedes 61 tastet eine Gruppe von UND-Gliedern 63 auf. Diese UND-Glieder sind durch die gesetzten Stufen des Speicheradressenregisters 41 voraktiviert, so daß der Blockteil des Speicheradressenregisters 41 in Form von

Signalen an den Ausgängen der Gruppe von UND-Gliedern 53 erscheint. Jedes Ausgangssignal eines UND-Gliedes in der Gruppe von UND-Gliedern 63 bildet ein Eingangssignal für je ein anderes ODER-Glied in einer Gruppe von ODER-Gliedern 65. Die Ausgangssignale

der ODER-Glieder werden auf die Bitleitungen der Speicheruntereinheiten und auf die Eingänge einer weiteren Gruppe von UND-Gliedern 80 gekoppelt. Somit bewirkt der Taktimpuls ?,, daß der Inhalt des Blockteils des Speicheradressenregisters 41 in Form

von Signalen in den Bitieitungen der Speicheruntereinheiten erscheint.

Als nächstes werden während des Taktimpulses /2 die MC-Signale der Speicheruntereinheiten abgefühlt oder wahrgenommen, so daß das PNIC-Flipflop 71 gesetzt

wird, wenn der Blockadressenteil des Speicheradressenregisters 41 nicht mit dem Assoziativwort in irgendeiner Speicheruntereinheit übereinstimmt Das Signal h bildet außerdem ein Eingangssignal für das ODER-Glied 61. so daß die Blockadressensignale des Speicheradressenre-

Sf gisters 41 in den Bitleitungen der Speicheruntereinheiten bleiben.

Die MC-Leitung jeder Speicheruntereinheit liefert ein Eingangssignal an ein ODER-Glied 73 (oben rechts m Fig.4). Wenn irgendein MC-Eingangssignal des

ODER-Gliedes 73 den Wert »1« hat ist das Ausgangssignal des ODER-Gliedes eine »1«; dieses Signal wird durch ein Inversionsglied 74 in ein 0-Signal umgekehrt Der Taktimpuls t₂ bildet das Takteingangssignal für das PNIC-Flipflop 71 und das SET-MC-Signal für die

«»Speicheruntereinheit Wenn kein MC-Signal den Wert »1« hat (was anzeigt daß die adressierten Daten sich nicht m einer der Speicheruntereinherten befinden), hat das Ausgangsstgna! des Inversionsgliedes 74 den Wert »1«. und das Signal t₂ setzt das Flipflop 71 Das Signal in ^{Met das Taktein}gangssignal fQr das NIC Fttpflop «, so daß dieses gesetzt wird, wenn das PNIC-FBpflop 71 gesetzt ist, oder rückgesetzt wird, wenn das PNIC-Flipflop 71 röckgesetzt ist

An dieser Stelle können zwei verschiedene Wege des Fortschreitens eingeschlagen werden, je nachdem, ob das adressierte Datenwort sich in einer der Speicherunlereinheiien befindet oder nicht, angezeigt durch den Zustand des PNIC-Flipflops 71.

Wenn sich das Datenwort in einer der Speicheruntereinheiten befindet, wird durch den Taktimpuls t₂ das PNIC-Flipflop 71 rückgesetzt, so daß das Q '-Ausgangssignal PNIC den Wert »1« hat. Durch das Signal F3' (nach dem Taktimpuls h_b) wird das NIC-Flipflop 49 rückgesetzt. Aufgrund der Anwesenheit einer »1« bei NIC erzeugt der Taktgeber 43 die schnelle Gruppe von Taktimpulsen und decodiert die LSB-Schallung 51 die drei niedrigststelligen Bits des Speicheradressenregisters 41, so daß eine der acht Wortleitungen der Speicheruntereinheiten aktiviert wird.

Der Taktimpuls tu tastet das UND-Glied 76 auf, das durch das (7-Ausgangssignal des PNIC-Flipflops 71 vorakliviert ist. Das 1-Ausgangssignal des UND-Gliedes 76 bildet das RD-Signal für die Speicheruntereinheiten und setzt außerdem die DR-Flipflops 45 über das ODER-Glied 79. Das RD-Signa! wird außer den Speicheruntereinheiten einem Eingang des ODER-Gliedes 78 zugeleitet. Das Ausgangssignal des ODER-Gliedes 78 tastet die Gruppe von UND-Gliedern 80 auf, so daß die Datensignale, die in den Bitleitungen anstehen, in das Speicherdatenregister 47 eingeschleust werden. Das Q-Ausgangssignal des DR-Flipflops 45 zeigt der Rechenanlage an, daß das adressierte Datenwort bereitsieht. Ferner wird durch das Q-Ausgangssignal des DR-Flipflops 45 das UND-Glied 82 voraktiviert, das durch das Signal F3' aufgetastet wird. Das Ausgangssignal des UND-Gliedes 82 schaltet den Taktgeber 43 am Ende der Taktimpulsfolge ab. Wenn somit die Daten in einer der Speicheruntereinheiten gefunden werden, werden sie herausgeholt und über das Speicherdatenregister 47 zur Rechcnanlage übertragen.

Wenn sich das adressierte Datenwort nicht in einer der Speicheruntereinheiten befindet, wird das PNIC-Flipflop 71 durch den Taktimpuls fj gesetzt. Das Q-Ausgangssignal des PNIC-Flipflops 71 hat den Wert »1«, und das Q- Ausgangssignal dieses Fhpflops hat den Wert »0«. Durch den O-Wert des PNIC-Signals wird das UND-Glied 76 gesperrt, so daß das RD-Signal nicht erzeugt und das DR-Flipflop 45 nicht gesetzt wird.

Beim Taktimpuls i_3a beschickt das UND-Glied 85, das eingangsseitig den Taktimpuls tu und das PNIC-Signal empfängt, die Speicheruntereinheiten mit dem WC-Signal. so daß der Blockadressentei! des Speiche,adressenregisters 41 in das Assoziativwortregister der Speicheruntereinheit mit gesetztem F! FO-Flipflop eingeschrieben wird Das WC-Signal wird außerdem dem ODER-Glied 61 zugeleitet, so daß der Blockadres senteil des Speicheradressenregisters 41 über die Gruppe von UND-Gliedern 63 und die Gruppe von ODER-Gliedern 65 weiter in die Biiieitungen gelangt

Das Signal F3' am Ende der Taktimpulsfolge bewirkt, daß das NIC-Flipflop 49 gesetzt wird. Das Q-Ausgangssignal des NIC-Flipflops 49 veranlaßt den Taktgeber 43. die langsame Taktimpulsgruppe { Γι bis 7») zu erzeugen. Ferner wird durch den Zähler m der LSB-Schaltung 51 die aktivierte WoriJeitung statt der drei niedrigststeliigen Bits des S^eicheradressenregisters 41 bestimmt Der Zähler in der LSB-Schaltung 51 ist anfänglich auf 0 angestellt.

Während des Taktimpuls« Γι wird der Hauptspeicher durch den Blockadressentea des Speicheradressenregisters 41 and durch die vom Zähler in der LSB-Schaltung 51 erzeugten drei niedrigststelligen Bits adressiert. Der Taktimpuls Γι tastet eine Gruppe von UND-Gliedern 88 auf, so daß der Blockadressenteil des Speicheradressenregisters 41 zum Hauptspeicher übertragen wird. Der Taktimpuls T₁ tastet außerdem die Gruppe von UND-Gliedern 89 auf, so daß die drei niedrigststelligen Bits der Hauptspeicheradresse von der LSB-Schaltung 51 übertragen werden.

Während des Taktimpulses T₂ werden die Datensignale vom Hauptspeicher durch die Gruppe von UND-Gliedern 91 über die Gruppe von ODER-Gliedern 65 in die Bitleitungen der Speicheruntereinheiten eingeschleust. Der Taktimpuls Γ2 erzeugt auch das WR-Signal für die Speicheruntereinheiten, so daß die Datensignale in den Bitleitungen in das von der LSB-Schaltung 51 gewählte Wortregister in der Speicheruntereinheit mit gesetztem FIFO-Flipflop eingeschrieben werden.

Wenn die vom Zähler in der LSB-Schaltung 51 erzeugten drei niedrigststelligen Bits mit den drei niedrigststelligen Bits des Speicheradressenregisters 41 übereinstimmen, wird durch das UND-Glied 57 (F i g. 5) während des Taktimpulses T2 das GMD-Signal erzeugt. Das GMD-Signal gelangt zum ODER-Glied 78, dessen Ausgangssignal die Gruppe von UND-Gliedern 80 auftastet, so daß die Datensignale in den Bitleitungen in das Speicherdatenregister 47 eingeschrieben werden. Dagegen wird das DR-Flipflop 45 so lange nicht gesetzt, bis alle acht Wörter des adressierten Datenblocks aus dem Hauptspeicher herausgeholt und in der angegebenen Speicheruntereinheit gespeichert sind.

Der Taktimpuls Tj,, erhöht den Zähler in der LSB-Schaltung 51. Dadurch wird die nächstfolgende Wortleitung nach den Speicheruntereinheiten aktiviert.

Das nächstfolgende Datenwort im adressierten Datenblock wird dann aus dem Hauptspeicher herausgeholt, da die der Hauptspeicheradresse zugelieferten drei niedrigststelligen Bits um 1 erhöht worden sind. Wenn das letzte Datenwort herausgeholt ist, wird der Zähler auf 0 gestellt, so daß das O/8-Signal von der LSB-Schaltung 51 das UND-Glied 99 voraktiviert. Ein weiterer Eingang des UND-Gliedes 99 ist bereits durch das Q-Ausgangssignal des NIC-Flipflops 49 voraktiviert, so daß der Taktimpuls T_ia das UND-Glied 99 auftastet. Das Ausgangssignal des UND-Gliedes 99 bildet das SHIFT-FIFO-Signal für die Speicheruntereinheiten und setzt das DR-Flipflop 45 über das ODER-Glied 79.

Am Ende der Taktimpulsfolge wird durch das Signal F 3' vom Taktgeber 43 das NIC-Flipftop 49 rückgesetzt da das PNIC-Flipflop 71 durch das seinem unabhängigen Rücksetzeingang zugeleitete SHIFT-FIFO-Signa rückgesetzt worden ist Das Stopsignal für der Taktgeber 43 wird vom" UND-GSed S2 erzeugt da;

ss eingangsseitig das OAusgangssignal des DR-Flipflop 45 und das Signal F 3' empfängt Bei rückgesetzten NIC-Flipflop erzeugt der Taktgeber 43 die schnell» Taktimpulsgruppe bei Auftreten des nächsten Startsi gnals. Der Steuerteil ist nunmehr in Bereitschaft für dei Beginn eines weiteren Zyklus bei Empfang der Signali von der Rechenanlage.

Vorstehend wurde somit zur Vervollständigung de Beschreibung der Arbeitsweise des Steuerteils gezeigi wie der Steuerteil veranlaßt daß die Daten aus der

6$ Hauptspeicher herausgeholt und in die entsprechend Speicheruntereinheit eingeschrieben werden, wenn de adressierte Datenblock nicht in einer der Speicheruntei einheiten gespeichert ist

. Vorteile der erfindungsgemäßen Anordnung and Einfachheit. Ausweitbarfeeit und die Möglichkeit der Herstellung in integrierterSchaltengsfonn. Die E·™?™' heit ergibt sich zum Teil daraus, daß an jede Speicheruntereinheit nmr ein Satz von Bitleitungen angekoppelt ist. die sowohl die Daten zu und von den Patenspeicherregistem (wie 12 in Fig. t) als auch den Blockten der Adresse m den Assoziativwortregistern (wie 11 in Fig. 1) der Speicheruntereinbeiteii transportieraa Das Speicherwerk kann ohne weiteres ausgewei- iet werden, da nur wenige Anschlüsse für den Einbau einer neuen Speicheruntereinheit erforderlich sind, da in der vorhandenen Verdrahtung nur die FIFO-IN- und die FIFO-OUT-Leitungen unterbrochen werden müssen, d i die MC-Einzelleitung von der neu eingebauten Speicheruntereinheit an einen getrennten Eingang des OOER-Gliedes 73 angeschlossen werden muß und da weitere Anschlüsse an die Speicheruntereinheiten parallel zu entsprechenden vorhandenen Anschlüssen „Ammm werden.

^erecSenrmogudie Abwandlungen ergeben sich ohne weiteres. Beispielsweise kann man das Assoztauvwortregister so einrichten, daß es die gesamte Adresse speichert und jede Speicheruntereinheit nur em Wort zu speichern braucht Dadurch vereinfacht sich der interne Aufbau der Speicherumteremheit und erhöht sich ihre Arbeitsgeschwindigkeit, weil nur ein Wort aus dem Hauptspeicher herausgeholt werden muß Andererseits verringert sich dadurch die Wahrscheinlichkeit daß ein adressiertes Datenwort sich in einer der Speichei-untereinheiten befindet

Hierzu 4 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Speicherwerk mit einer Adressieranordnung, einer Steueranordnung, einem Hauptspeicher mit Speicherzellen, einer Datenregisteranordnung und ; mindestens einer Speicheruntereinheit wobei die : Adressieranordnung in zwei TeOe aufgeteilt ist und ~ die Speicheruntereinheit eine Datenspeicheranordnung mit einer Vielzahl von Speicherzellen enthält die in Zeilen zur Speicherung jeweils eines Datenwortes und in Spalten für die einzelnen * Ziffernstellen der Datenwörter angeordnet sind; in der Speicheruntereinheit eine Vergleichsanordnung vorgesehen »st, die bei Gleichheit des Inhalts des ersten Teils der Adressieranordnung mit einer Gruppe von in der Speicheruntereinheit gespeicherten Adressenbits ein Gfeichheitssignal und andernfalls ein Ungleichheitssignal erzeugt: eine Wählanordnung vorgesehen ist. die beim Auftreten des Gleichheitssignals eines der Wörter aus der Speicheruntereinheit ausliest und beim Auftreten des Ungleichheitssignals dasjenige Won aus dem Hauptspeicher ausliest, welches sich in den durch die Adressieranordnung identifizierten Speicherzellen befindet; eine Übertragungsanordnung vorgesehen ist, die beim Auftreten eines Ungleichheitssignals Bits aus dem ersten Teil der Adressieranordnung zur Einspeicherung in die Speicheruntereinheit überträgt und aus dem Hauptspeicher ausgelesene Datenwörter in die Datenregisieranordnung und in die jeweiligen Zeilen der Datenspeicheranordnung der Speicheruntereinheit überträgt dadurch gekennzeichnet, daß die Speicheruntereinheit (Fig. 1) eine zusätzliche Zeile 'on Speicherzellen (A] ... Am) zum Speichern der Gruppe von Adressenbits aufweist wobei die Stellen dieser zusätzlichen Speicherzellen den Ziffernstellen der einzelnen in der Speicheruntereinheit gespeicherten Datenwörter entsprechen; daß die Übertragungsanordnung (85,9t, 61,63,65 in F i g. 4) die Bits aus dem ersten Teil (Bit Nr. 3 bis Bit Nr. 38) der Adressieranordnung (41) auf dem gleichen Weg (DL 1 ... DLM) an die jeweiligen Stellen der zusätzlichen Speicherzellenzeile der Speicheruntereinheit gibt, der auch zum Übertragen der Datenwörter zwischen den Speicherzellen (Su ... S„_m) der Datenspeicheranordnung der Speicheruntereinheit und der Datenregisteranordnung (47) dient.

2. Speicherwerk nach Anspruch 1 mit mehreren Speicheruntereinheiten, dadurch gekennzeichnet, daß die Übertragungsanordnung (85,91,61,63,65 in Fig.4) !.amtlichen Speicheruntereinheiten gemeinsam ist und daß eine Schreibsteueranordnung (99, 16) vorgesehen ist. die beim Auftreten eines in der Vergleichsanordnung (4,5,6,19,20 in F i g. 1 mit 73, 74, 71,4!) in F i g. 4) gebildeten Ungleichheitssignals [PNIC => 1) diejenige Speicheruntereinheit auswählt, die Datenwörter vom Hauptspeicher und die Bits aus dem ersten Teil der Adressieranordnung 41) empfangen soll.

3. Speicherwerk nach Anspruch 2, dadurch gekennzeichnet, daß die Schreibsteueranordnung 99, 16) die Speicheruntereinheiten auf zyklische Weise wählt.

Die Erfindung betrifft ein Speicherwerk nach dem Oberbegriff des Patentanspruchs 1.

Die Geschwindigkeit, mit der eine elektronische Datenverarbeitungsanlage (nachfolgend als »Rechenanlage« bezeichnet) Daten verarbeiten kann, wird durch die Arbeitsgeschwindigkeit und die Größe des Speidierwerks der Rechenanlage bestimmt Je schneller das Speicherwerk ist desto größer ist die Datenverarbeitungsgeschwindigkeit der Rechenanlage. Häufig sind ίο die Kosten, die mit der Erhöhung der Arbeitsgeschwindigkeit eines Speicherwerks unter Beibehaltung einer großen Kapazität verbunden sind, wirtschaftlich nicht tragbar.

Es hat sich gezeigt daß diejenigen Speicherzellen, die während der Durchführung eines Programms durch eine Rechenanlage benutzt werdea die Neigung haben, sich um eine kleine Gruppe von Adressen zusammenzudrängen. Um dies auszunutzen, ist ein Speicherwerk bekanntgeworden (vgl. deutsche Offenlegungsschrift

so 20 02 369'). bei welchem ein verhältnismäßig langsamer Hauptspeicher großer Kapazität mit sehr schnellen Speichern kleiner Kapazität kombiniert ist. Während der Durchführung eines Programms adressiert die Rechenanlage diese kleineren »Speicheruntereinhei-

²5ten«. Lm zu ermitteln, ob sich die Daten in ihnen befinden. 1st dies der Fall, dann werden die Daten aus der betreffenden Untereinheit herausgeholt und von der Rechenanlage verwendet. Befinden sich die von der Rechenanlage adressierten Daten in keiner der

Untereinheiten, so holt sie die Rechenanlage aus dem Hauptspeicher heraus. Die herausgeholten Daten

werden sowohl der Verarbeitung zugeführt als auch in eine der Untereinheiten übertragen.

Anfänglich enthalten die Speicheruntereinheiten

keine Daten, so daß jede Datenanforderung von der Rechenanlage ein Herausholen der adressierten Daten aus dem Hauptspeicher erforderlich macht. Jedes Herausholen von Daten aus dem Hauptspeicher hat zur Folge, daß eine der Untereinheiten gefüllt oder teilweise

gefüllt wird. Schließlich sind alle Untereinheiten vollständig mit aus dem Hauptspeicher herausgeholten Daten gefüllt, so daß. wenn ein weiteres Herausholen aus dem Hauptspeicher erforderlich wird, angegeben werden muß, in welcher der Untereinheiten die dort gespeicherten Daten durch die neu herausgeholten Daten zu ersetzen sind. Diese Auswahl kann nach der Gebrauchshäufigkeit der Daten getroffen werden, d. fies werden jeweils diejenigen Daten in den Untereinheiten ersetzt die am wenigsten häufig von der Rechenanlage benutzt werden. Ein anderer Weg ist die sogenannte »F1FO«-Methode (First In, First Out), bei weither jeweils die ältesten Daten in den Untereinheiten, d. h. diejenigen Daten, die sich die längste Zeit in einer der Untereinheiten befinden, durch die neu herausgeholte Information ersetzt werden.

Bei dem bekannten Speicherwerk ist für jedes in einer Untereinheit gespeicherte Datenwort jeweils ein gesonderter Adressenspeicher vorgesehen, der dem Speicherplatz dieses Datenwortes eindeutig zugeordnet

ist. Dies hat den Nachteil, daß zum Aufsuchen der in den Untereinheiten gespeicherten Datenwörter relativ viel Adressenspeicherraum notwendig ist.

Die Aufgabe der Erfindung besteht darin, bei einem mit Speicheruntereinheiten der vorstehend beschriebe-

^6> nen Art versehenen Speicherwerk den zum Aufsuchen der in den Untereinheiten gespeicherten Daten erforderlichen Speicherraum zu vermindern. Diese Aufgabe wird erlindungsgemäß mit den kennzeichnen-