DE2163342B2

DE2163342B2 - Hierarchische binaere speichervorrichtung

Info

Publication number: DE2163342B2
Application number: DE19712163342
Authority: DE
Inventors: William Francis; Ho Irving Tze; Pricer Wilbur David; Poughkeepsie N.Y. Beausoleil (V.StA.)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1970-12-28
Filing date: 1971-12-21
Publication date: 1973-06-28
Also published as: DE2163342A1; US3740723A; FR2119928A1; FR2119928B1; BE775348A; DE2163342C3; GB1320935A; ES398243A1; CA953032A; IT940702B; AU3713971A; SE383427B; CH531238A; JPS545657B1

Description

Die Erfindung betrifft eine hierarchische binäre Speichervorrichtung aus einem monolithischen Speicher mit großer Speicherkapazität und relativ langer Zugriffszeit und einem monolithischen Speicher mit

sehr schnellem Zugriff und relativ kleiner Speicherkapazität.

Es ist prinzipiell bekannt, daß der Preis eines Speichers von der Speicherkapazität und von der Zugriffszeit abhängig ist und daß zum anderen im allgemeinen

die Zugriffszeit im umgekehrten Verhältnis zur Speicherkapazität eines Speichers steht. Um nun schnelle und preisgünstige Datenverarbeitungsanlagen aufbauen zu können, ist es bekannt, sogenannte Speicherhierarchien für eine Datenverarbeitungsanlage anzuwenden. Ein derartiges System ist in dem Artikel »Concepts for Buffer Storage« von C. J. Conti in IEEE Computer Group News, März 1969 beschrieben. Die dort gezeigte Lösung bezieht sich auf eine maschinengesteuerte Zusammenschaltung eines gro-

Ben langsamen dreidimensionalen Kernspeichers mit einem kleinen schnellen Pufferspeicher, der als integrierter Halbleiterspeicher ausgeführt ist. Die Maschinensteuerung steuert Übertragung der Daten zwischen dem Kernspeicher, der als Rückgriff speicher bezeichnet wird, und dem Pufferspeicher, wodurch bewirkt wird, daß das Rechenwerk stets so arbeiten kann, als ob es die Informationen nur aus dem schnellen Pufferspeicher erhalte, dessen Zugriffszeit nur etwa i bis 2 Zyklen des Rechenwerks beträgt. Wenn das Rechenwerk eine Adresse im Speicher aufruft, wird festgestellt, ob die adressierten Daten bereits im Pufferspeicher stehen. Wenn das der Fall ist, dann wird ein schneller Zugriff zu diesen Daten möglich. Wenn die Daten nicht im Pufferspeicher stehen, so bewirkt die Maschinensteuerung deren Verschiebung aus dem Rückgriffsspeicher in den Pufferspeicher, ohne daß sich nachteilige Auswirkungen auf das Rechenwerk ergeben. Die Organisation der Information innerhalb des Rückgriffs- und des Pufferspeichers ist so, daß ein bestimmtes Wort vom Rückgriff speicher in den Pufferspeicher übertragen wird. Eine Mehrzahl von Worten oder ein Block, der das gewünschte Wort umfaßt, werden dann in den Pufferspeicher übertragen in der Annahme, daß nachfolgende Adressierungen denselben Datenblock betreffen. Eine gewisse Anzahl unnötiger Nachfragen ergeben sich daraus, daß nur eine kleine Anzahl von Worten vom Rückgriffspeicher in den Puffer jeweils übertragen werden kann. Die Übertragung des gesamten Blocks in den Pufferspeicher benötigt mehrere Zyklen im Rückgriffspeicher.

Eine andere bekannte Möglichkeit, die Geschwindigkeit der zentralen Recheneinheit eines Datenver-

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arbeitungssystems an die des Speichersystem anzupassen, besteht darin, den gesamten Hauptspeicher des Datenverarbeitungssystems in integrierter Technik herzustellen und die Zugriffszeit entsprechend der Rechengeschwindigkeit der zentralen Recheneinheit anzupassen. Beim Aufbau eines solchen integrierten Speichers ergeben sich jedoch folgende zwei Hauptprobleme. Einmal ist es eine Tatsache, daß bei einer gewünschten sehr kurzen Zugriffszeit nur eine geringere Speicherdichte auf dem Halbleiterplättchen erreicht werden kann, als es bei langsameren Zugriffszeiten der Fall ist. Daraus resultiert, daß die Speicherdichte bei Speichern mit sehr hoher Zugriffszeit sehr gering ist und daß der Preis für einen derartigen Speicher unvertretbar hoch wird. Die geringere Speicher- ¹S dichte eines solchen Hochgeschwindigkeitsspeichers ist einmal dadurch gegeben, daß eine Speicherzelle, die diesen hohen Anforderungen gerecht wird, aus wesentlich mehr Einzelelementen bestehen muß als !.•ine Speicherzelle, die für eine geringere Zugriffszeit konzipiert ist. Zum anderen wird durch die wesentlich größere Anzahl von Bauelementen für eine derartige Speicherzelle die Vcrlustwärme wesentlich größer, was auch zur Verringerung der Speicherzellendichte auf dem Halbleiterplättchen führt. Zum anderen ^a5 könnte man einen preislich vertretbaren Speicher mit einer hohen Speicherkapazität und einer hohen Speicherzellendichte aufbauen, der jedoch nicht die technischen Anforderungen eines sehr schnellen Speichers erfüllt, weil wie bereits ausgeführt wurde, die Zugrifiszeit und die Schaltzeit der so ausgeführten Speicherzellen wesentlich herabgesetzt wird.

Würde man nun die zwei genannten Halbleiterspeicher auf konventionelle Weise miteinander zu einem hierarchischen Speichersystem verbinden, dann würden die erforderlichen Treiber, Decoder und Verbindungsleitungen, abgesehen von Herstellungsschwierigkeiten, soviel Verzögerungen bewirken, daß der erwünschte Vorteil eines hierarchischen Speichersystems zum großen Teil wieder verlorenginge.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen hierarchischen Speicher auf Halbleitcrbasis zu schaffen, der einmal die Vorteile eines Speichers mit hoher Speicherkapazität, hoher Speicherdichte und geringer Zugriffszeit und zum anderen die Vorteile eines Speichers mit geringer Speicherkapazität, geringer Speicherdichte und sehr hoher Zugriffszeit in sich · vereinigt und zum anderen in monolithischer Technik hergestellt werden kann.

Die erfindungsgemäße Lösung der Aufgabe besteht darin, daß beide Speicher zusammen mit einer ersten Wahleinrichtung zur Erregung der Worttreiberleitungen und einer zweiten Wähleinrichtung zur Erregung der Bitleitungen auf einem gemeinsamen Halbleiterplättchen angeordnet sind.

Der Vorteil der völligen Integration zweier Speicher mit unterschiedlichen Charakteristika sowie den zugehörigen Treiber-, Decodier- und Verbindungsschaltungen besteht darin, daß ein Speicherbaustein geschaffen wird, der bei einer sehr hohen Speicherdichte und sehr hoher Speicherkapazität eine äußerst kurze Zugriffszeit gevährleistct und der sich außerdem durch diese Organisation zur weiteren Zusammenschaltung mehrerer solcher Speicherbausteine zu einem Großspeicher ,int bisher nicht erreichbarer kurzer Zugriffszeit bei extrem hoher Speicherkapazität eignet.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben.

F i g. 1 zeigt eine Darstellung des im genannten Artikel von C. J. Con ti veröffentlichten Konzepts. Ein Pufferspeicher 30 mit hoher Zugriffsgeschwindigkeit und kleiner Kapazität ist zwischen eine zentrale Ver arbeitungseinheit 31 und einen Kernspeicher 32 mit großer Kapazität und langsamem Zugriff gelegt. Die Arbeitsgeschwindigkeit der Schaltungen im Pufferspeicher 30 ist im wesentlichen dieselbe wie die der in der zentralen Verarbeitungseinheit 31 vorhandenen Schaltungen.

Untersuchungen haben gezeigt, daß ein hoher Prozentsatz von Datenanforderungen durch die zentrale Verarbeitungseinheit im Pufferspeicher 30 zu finden ist, wenn dieser Pufferspeicher 30 veranlaßt wird, die geiade benutzten Daten mitsamt einer vorgegebenen Anzahl von diese Daten enth _: (enden Datenblocks zu enthalten. Gelegentlich findet d^;e zentrale Verarbeitungseinheit 31 die geforderten Daten nicht im Hochgeschwindigkeitspufferspeicher 30 und muß dann einen Zugriff zum Kernspeicher 32 für die gewünschten Diuen einleiten. Wenn das jeweilige Datenwort an die zentrale Verarbeitungseinheit 31 vom Kernspeicher 32 übertragen wird, werden zugehörige Daten, die einen Datenblock formen, ebenfalls dem Hochgeschwindigkeitspufferspeicher 30 in der Annahme zugeführt, daß die nächsten von der zentralen Verarbeitungseinheit 31 angeforderten Daten im selben Datenblock liegen. Verschiedene Techniken wurden in Datenverarbeitungssysteme zur Steuerung der Verschiebung von Daten vom Hochgeschwindigkeitspufferspeicher schon eingebaut, wenn neue Daten eingeschoben werden.

Ein integrierter binärer Speicher ist i.i Fig. 2 gezeigt. In einem Herstellungsprozeß für monolithische Schaltungen werden binäre Datenspeicherzellen auf einem Plättchen 35 zusammen mit den zugehörigen Wahl- und Treiberschaltungen sowie Abfrageverstärkern aufgebracht. Dafür sind verschiedene Herstellungstechniken bekannt. Unter Berücksichtigung von Stromverbrauch. Wärmeableitung und Zugriffsgeschwindigkeit kann ein gewöhnliches monolithisches Speicherplättchenz. B. eine Matrix von 128 Speicherzellen oder Bits binärer Information enthalten.

F i g. 3 zeigt das Konzept der neuen Lösung, in welcher ein selbständiger hierarchischer Speicher vorgesehen ist. Die Speichereinheit bildet ein elektrisch unabhängiges, in sich geschlossenes Element, wie z.B. das monolithische Schallungsplättchen 35, das in Fig. 2 gezeig' ist. Das Hauptmerkmal der vorliegenden Lösung ist die Bildung einer ersten Matrix aus binären Datenspeicherzellen und der zugehörigen Wahlschaltung auf dem monolithischen Schaitungsplättchen und einer zweiten ebensolchen Matrix, beide mit den zugehörigen Wahl-, Treiber- und Abfrageschaltungen sowie der nötigen Anschlüsse zum Empfang von Adreßinforrnationen, Strom, Eingabe-Ausgabeanschlüsse und anderen Steuersignalen. Die Verbindung dt r beiden Matrizen miteinander erfolgt auf dem monolithischen Speicherplättchen 35.

Die erste Matrix kann so angeordnet sein, daß mit einem Herstellungsverfahren ein Rückgriffsspeicherteil erzeugt werden kann, der eine hohe Speicherdichte bei niedriger Geschwindigkeit aufweist. Die zweite Matrix auf dem monolithischen Speicherplättchen 35 hat eine hohe Zugriffsgeschwindigkeit zur Speicherzelle. Die Geschwindigkeit des Rückgriffs-

Speicherteiles und des Pufferspeichcrteiles läßUfich durch optimale Konstruktion für Leistung,. Dichte. Wärmeableitung und der zur Wahl einer bestimmten Zelle in den beiden Matrizen erforderlichen Decodierung erzielen.

Fig. 4 zeigt ein binäres DatenspeicruTsystem. das einen hierarchischen Speicher der in '.'-" i g. j gezeigten Art benutz«. Das Speichersystem 40 wird nach diesem Ausführungsbeispiel der Erfindung in einem Daten-

über der Zeit, die erforderlich ist, um die Daten in der annewählten horizontalen Zeile der Speicherzellen 46 festzustellen. Die Zugriffszeit zu Daten in einer bestimmten Speicherzelle der Matrix 45 ist eine Funktion der Zeit, die für den Wortdecodierer 47 erforderüch ist, um die Kombination von Adreßbits AO bis ,■13 aufzulösen. Wie in dem oben erwähnten Artikel dargelegt, kann eine bestimmte Speicherzelle im Puffer 51 mit nur drei binären Adießbits A4 bis Ad aus-

Verarbeitungssystem benutzt, das eine bestimmte. ¹⁰ gewählt werden, wobei die zur Decodierung dieser

Byte genannte Dateneinheit adressieren kann. Ein Datenbyte besteht z. B. aus 8 binären Bits. Die Große des Speichersystems ist so gewählt, daß es eine Million einzeln adressierbarer Datenbytes enthält.

beanspruchen kann. Weiterhin werden jedesmal, wenn z.B. 8 Datenbytes vom Rückgriffsspeicherteil adressiert werden, diese 8 Datenbytes in einem Block von 1024 Datenbytes, in dem sie enthalten sind, in den schnellen Puffer des gesamten hierarchischen Speichers übertragen. Die Organisation ist so gehalten, daß der schnelle Puffer 16 K Datenhytes enthält (die Bezeichnung K wird in Fachkreisen für die Einheit 1024 verwendet.).

Bits erforderliche Zeit kleiner ist als die für die Decodierung der vier Bits AO bis A3 benötigte Zeit. Außer der Decodierung müssen die Treiber erregt, die Ab-

__ frageleitungen geprüft und die Trigger gesetzt werden.

Das Speichersystem 40 ist so organisiert, daß der »S Daher bestimmt die Zugriffszeit zu binären Daten im Zugriff zu 8 Datenbytes vom schnellen Pufferteil des Puffer 51 in hohem Grad die Leistung des Speichersyhierarchischen Speichers in etwa 50 Nanosekunden stems. Das ist darauf zurückzuführen, daß nachfol- oder weniger erfolgen kann, obwohl der Zugriff zu gende Anforderungen für Daten an die Matrix 45 mit Daten in einer bestimmten Speicherzelle der Rück großer Wahrscheinlichkeit auf solche Daten gerichtet ßriffsspeichermatrix mehrere hundert Nanosekunden *< > sind, die bereits im Pufferspeicher 51 stehen.

---■·· · ·--· ' Wie bereits gesagt wurde, enthält der Schnittpunkt

46 eine monolithische Speicherzelle mit einer horizontalen Worttreibt·rleitung und einer vertikalen Bitabfrageleitung. In F ι g. 6 sind drei Grundformen von »5 Speicher'Ilen gezeigt, die an den Schnittpunkten 46 verwendet werden können. Die Schaltung 52 gehört zu den statischen Speicherzellen, d.h., wenn einmal eine binäre Null oder Eins in d?r Zelle gespeichert wurde, wird sie dort festgehalten, bis sie durch nach-

Das Speichersystem 40 der F ig. 4 benützt für jedes 30 folgendes hinschreiben einer anüeren binaren Intor-Bit eines 8 Byte großen Datenwortes einen separaten mation verändert wird. Die Schaltung 53 stellt eine Speichermodul 41. In diesem Ausführungsbeispiel dynamische Speicherzelle dar, die auf der Ladung und enthält jeder Speichermodul eine Matrix von 128 Entladung von Kapazitäten beruht. Die Ladung auf hierarchischen Speichereinheiten, die gemäß Fig. 3 der Kapazität in dieser Speicherzelle muß periodisch aufgebaut sind. Das Speichersystem 40 besteht aus 35 regeneriert werden. Für das anschließend zu beschreieiner Anzahl von Speichermoduln, die in einem Da- bende Ausführungsbeispiel wird diese Art der Speitenspeicherabschnitt 42 enthalten sind und gleich der cherzeüe gewählt. Die Schaltung 54 stellt ein Schiebc-Anzahl von Datenbits in einem Datenwort sind. Ein register dar, das z. B. aus 8 einzelnen Speicherstellen anderer Abschnitt 43 enthält die internen Steuerun- besteht. Die einzelnen Stufen können statische oder gen des Speichersystems 40, Fehlerermittlungs- und 40 dynamische Speicherzellen sein. Bei dieser Schaltung Korrektureinheit und Datenbezeichnungssteuerun- sind weitere Steuerinformationen erforderlich, um gen, um mit einer der in dem Conti-Artikel erwähnten einzelne Daten innerhalb eines jeden Schieberegisters Methoden die Daten zu kennzeichnen, die im Puffer- zu bezeichnen.

teil der hierarchischen Speichereinheiten stehen. Die Fig. 7, 8 und 9 zeigen verschiedene Formen,

Fig. 5 ist eine schematische Wiedergabe einer ge- 45 die eine selbständige hierarchische Speichereinheit meinsamen Anordnung von herkömmlich auf monoli- auf einem monolithischen Plättchen 35 nach den in thischenSchaltungsplättchen angeordneten Speicher- Fig. 3 und 6 angegebenen Grundzügen annehmen einheiten gemäß Fig. 2. Jedes der Schattungsplätt- kann. Die grundsätzliche Organisation umfaßt eine chen enthält eine Matrix 45 von binären Datenspei- erste Matrix binärer Speicherzellen 55 and eine zweite cherzellen mit einer Speicherzelle an jedem Schnitt- so derartige Matrix 56. Eine erste Wähleinrichtung 57 punkt46. Am Speicherplättchen sind Anschlüsse zum empfängt eine Anzahl von binären Adreßbits Aw zur

- "" · -·«*-=- " »*-· «:«~ ~- Erregung der Worttreiberleitungen, wie sie in Fig. 6

gezeigt sind. Eine zweite Wahleinrichtung 58 empfängt die Adreßbits Ab zur Weitergabe an den Bitde-

der 16 wörttreiber, um dadurch die Daten in einer 55 codierer 49, Fig. 6. Außerdem enthält die zweite bestimmten Zeile von Datenzeilen zur Erzeugung von Wahleinrichtung eine Puffersteuerschaltung 59 zur

Steuerung der Arbeitsweise der zweiten Speicherzellenmatrix 56. Eingabe-/Ausgabe-Einrichtungen sind für die Übertragung binärer Daten zu und von

Adreßbit A4 bis /46 und lesen oder speichern binäre 60 den Speicherzellen der zweiten Matrix 56 vorgesehen. Daten in einer bestimmten Speicherzelle der durch ImeinzelnenbildenjnehrereSpeichereinheitenge-

Empfang binärer Adreßbits AO bis Aft. Mit Hilfe eines Wortdc codierers 47 und Worttreibers 48 werden die Adreßbirs AO bis A 3 decodiert und erregen einen

lA.3tlIIlllllVll C^Viiv ■* v·» *—*·. — .- — « w

binären Signalen auf allen 8 vertikalen Matrixspalten zu veranlassen. Der Bitdecodierer 49 und die Bittreiber sowie der Abfrageverstärker iA reagieren auf das

den JVortdecodierer 47 adressierten Zeile.

Die in Fi g. 6 gezeigte Speicherorganisation unterscheidet sich von der in F i g. 5 gezeigten dadurch, daß

maß den Fig. 7 und 9 auf einer Matrix einen Speichermodul. Die Wortwahladreßbits werden am Anschluß 61 empfangen und die Birwahladteßbrts an

ein Puffer 51 in Form von Triggerschaltungen vorge- 65 Anschluß 62. Zu speichernde Daten werden am An

sehen ist. um die auf den vertikalen Spalten des Speichers vorgefundene Information zu speichern. Die Zueitfiszeii zur Matrix 45 fet jctrt etwas höher gegen-

schiuß 63 empfangen und auszulesende binäre Daten stehen am Anschluß 64. Zur internen Steuerung des Pffhib dient der Anschluß 65. WeiKi die

<0

Speichereinheit in einer zweidimensionalen Matrix gäbe-/Ausgabe-Anschluß 63/64 sowie der Anschluß ausgebildet ist, erfolgt die Wahl einer- bestimmten 65 zum Empfang von Steuersignalen für den Puffer-Einheit in der Matrix an einem UND-Glied 66 auf speicher sind gemeinsam.

Grund von Wahlsignalen an den Anschlüssen 67 und Jedes Modul 41 hat einen Anschluß 80 zum Emp-

68. 5 fang von Puffersteuersignalen von dem Steuerab-

Die erste Matrix einer jeden Einheit umfaßt 64 schnitt 43 der Fig. 4. Die Übertragung von binären Wortleitungen, 0 bis 63 und 16 Bitleitungen, 0 bis Daten von und zu jedem Speichermodul erfolgt am 15. An jedem Schnittpunkt einer Wort- und einer Bit- Eingangsanschluß 81 und am Ausgangsanschluß 82. leitung ist die Speicherzelle 69, vorzugsweise des bei Alle hierarchischen Speichereinheiten 35 reagieren

53 in Fig. 6 gezeigten Typs vorhanden. Eine zweite ^l0 auf an jedem Steuermodul 41 empfangene Adreß-Anordnung kann eine Speicherzelle enthalten, wie sie und Steuersignale gleich. Die Adreßbits WO bis WS bei 52 in Fig. 6 gezeigt ist. Je nach Form der Spei- und 60 bis 63 und die Puffersteuersignale am Ancherzelle 69 kann die Verbindung zwischen der ersten Schluß 80 veranlassen alle Speichereinheiten 35 zum Matrix 55 und der zweiten Matrix 56 bei einer stati- Zugriff zu einer bestimmten Speicherzelle in der ersehen Zelle nur Verbindungsleitungen, bei einer dy- ¹S sten langsamen Matrix 55 für die Speicherzellen der namischen Zelle jedoch ein dazwischengeschaltetes schnellen Matrix 56. Ubertragungsregister sein. Wie in Fig. 10 gezeigt ist, sind die Eingabe-/Aus-

Um eine der 64 Wortleitungen zu wählen, muß die gabe-Anschlüsse 63/64 jeder hierarchischen Speierste Wahleinrichtung 57 6 binäre Adreßbits am An- chereinheit 35 mit den Anschlüssen 81 bzw. 82 des Schluß 61 empfangen. Um eines von 16 binären Bits ⁹⁰ Speichermoduls verbunden. Um den Speichermodul auf den Bitleitungen zu wählen, muß die zweite Wahl- 41 zu einem Zugriff zu einem einzigen Bit zwecks Zueinrichtung 58 4 binäre Adreßbits am Anschluß 62 griffs zu einem bestimmten Wort im Speichersystem empfangen. Die UND-Glieder 70 werden durch die 40 der Fig. 4 zu veranlassen, ist die Wahleinrichtung zweite Wahleinrichtung 58 so geschaltet, daß sie Da- für die hierarchischen Speichereinheiten vorgesehen, ten auf die zweite Matrix 56 vom UND-Glied 71 ^a5 die nur eine der Speichereinheiten 35 wirksam werübertragen, welches durch die Eingangsdaten und die den läßt. Die Wahl einer bestimmten Speichereinheit ν na UND-Glied 66 vorgenommene Einheitenwahl 35 auf dem Modul 41 erfolgt durch einen Horizontaleingeschaltet wurde. Zum Auslesen der zweiten Ma- decodierer 83 und einen Vertikaldecodierer 84, die trix 72 wird das UND-Glied 70 an ein UND-Glied auf Adrelibits LV bis C3 bzw. C4 bis C6 anspre-73 geschaltet, welches durch das UND-Glied 66 für 3» chen.

die Einheitenwahl so geschaltet wurde, daß es ein Der Decodierer 83 decodiert die Adreßbits CO bis

Ausgangssignal an den Anschluß 64 liefert. C3 für die 16 horizontalen Wahileirungen, die an den

F i g. 8 zeigt eine Speichereinheit, die mit Schiebe- Anschluß 68 aller Speichereinheiten 35 angeschlossen registern am Schnittpunkt der Wort- und Bittreiber- sind. Der vertikale Decodierer 84 reagiert auf die leitungen aufgebaut ist, wie sie bei 54 in F i g. 6 gezeigt 35 Adreßbits C4 bis C6 für die 8 vertikalen Wahlleitunsind. Außer der ersten Wahleinrichtung 57 zum Wäh- gen, welche an den Anschluß 67 aller Speich^reinheilen einer bestimmten Zeile des Schieberegisters 54 ten 35 angeschlossen sind. Die Erregung einer besind zusätzliche Schiebesteuerschaltungen 74 vorge- stimmten horizontalen und einer bestimmten vertikasehen zur Bezeichnung bestimmter Stellen innerhalb len Wahlleitung wird am UND-Glied 66 der eines jeden Schieberegisters 54. 4o gewählten Speichereinheit 35 wirksam und schaltet

Fig. 9 zeigt ein anderes nachfolgend zu beschrei- dadurch das Eingangs-UND-Glied 71 oder das Ausbendes Ausführungsbeispiel, worin die erste Spei- gangs-UND-Glied 73 der gewählten Speichereinheil cherzellenmatrix 55 im wesentlichen aus nur einer 35 ein, damit dieses mit dem Benutzersystem übet Zellenzeile besteht, in welcher jede Zelle der ersten die Anschlüsse 81 bzw. 82 in Verbindung tritt. Matrix ein mehrere Stufen enthaltendes Schieberegi- 45 Jetzt kann die Gesamtkapazität des Speichersyster 75 umfaßt. Jedes Schieberegister 75 der ersten stems 40 der Fig. 4 errechnet werden. Es sind 64 Matrix ist mit einem entsprechenden Schieberegister Speichermoduln 41 vorhanden, von denen jeder eine 76 mit einer wesentlich kleineren Anzahl von Schie- Matrix von 128 Speichereinheiten 35 und davon jede beregisterstufen verbunden. Obwohl das Schieberegi- wieder 1024 Speicherzellen für insgesamt 1048 576 «er 75 und das Schieberegister 76 gleich ausgeführt 5« Bytes enthält. Die Kapazität des Hochgeschwindigssin können und die gleiche Geschwindigkeit haben, keits-Pufferteiles des Speichersystems läßt sich ebenläßt sich die Zugriffszeit zu Daten in der hierarchi- falls errechnen. Jede Speichereinheit 35 hat 16 sehen Speichereinheit dadurch herabsetzen, daß der ■ schnelle Pufferpositionen. Jeder Modul 41 enthält 12f Inhalt des kleinen Schieberegisters 76 relati" schnell Speichereinheiten und die 64 Speichermoduln haber bestimmt werden kann gegenüber der langen Zeit, die 35 daher 16 K Bytes im Hochgeschwindigkeitsspeicher erforderlich ist, um Zugriff zu einer bestimmten Stufe Die Fig. 11 zeigt binäre Adreßbits, die zur Adres-

des großen Schieberegisters 75 zu erhalten. sierung eines der 1048576 Bytes im Speichersystem

Jeder Speichermodul 41 der Fig. 4, welcher zum 40 verwendet werden. Die Adreßbits BO bis Bl beAufbau eines ganzen Speichersystems 40 benutzt zeichnen eines der 8 aus dem Speichersystem 4C wird, ist vorzugsweise so angelegt, wie es in Fig 10 &» adressierten Bytes. Die binären Bits CO bis C6 wähler gezeigt ist. Eine Gruppe hierarchischer Speicherein- eine bestimmte Speichereinheit 35 auf jedem Modul heilen oder Plättchen 35 wird auf dem Modul 41 an- die binären Bits 60 bis 63 wählen eine der 16 Bitlei geordnet. Auf einem Plättchen 35 bezeichnete An- tungen und die Bits WO bis WS eine von 64 Wo/ttrei Schlüsse sind im Zusammenhang mit Fig. 7 beschrie- berleitungen. Wie aus Fig. 11 zn ersehen ist, könner ben und in Fig. 10 gezeigt. Fast alle Anschlüsse der 65 1K aufeinanderfolgender Datenbytes vom Hocbge-Speichereinheiten 35, die Anschlüsse 61 zum Emp- schwindigkeitsteil des Speichersystems adressier fesg ves WeriwshiadreBbits WO bis WS, der An- werden, indem nur der Eingang to fen Decodieren Schluß 72 für die Bitwahladreßbits 60 bis 63, der Ein- 83 und 84 bei jedem Modul so ee jidert wird. da£

eine andere Speichereinheit 35 gewählt wird. Die Einstellung der Bitwahlleitungen oder Wortwahlleitungen in jeder Speichereinheit 35 braucht nicht geändert zu werden. Nur die 4 Wahladreßbits bO bis &3 müssen geändert wcden, um Zugriff zu einer anderen Speicherzelle innerhalb des Pufferteiles einer jeden Speichereinheit 35 zu erhalten. Daher stehen vom Hochgeschwindigkeitsteil des Speichersystems 16 K Datenbytes zur Verfugung.

Ein weiteres wichtiges Merkmal der Speicheranordnung besteht darin, daß alle 128 Speichereinheiten 35 auf allen 64 Moduln 41 gleichzeitig Daten aus der langsamen Speichermatrix in die schnelle Matrix übertragen, so daß 1K Datenbytes in der schnellen Speichermatrix zur Verfügung stehen.

Fig. 11 zeigt die Bezeichnung verschiedener Adreßbits als Buchadreßbits und Seitenadreßbits. Die Bezeichnung Buch und Seite wird in der Literatur bei der Beschreibung von Puffersystemen benutzt zur logischen Unterteilung der zwei Speichereinheiten. Der Ausdruck Sektor und Block wird ebenfalls manchmal benutzt. Die Fig. 12 und 13 zeigen zwei Formen von Buch- und Seiten-Speicherunterteilungen und zwei Formen der Puffersteuerung. Die Puffersteuerung bezieht sich grundsätzlich auf die Notwendigkeit, die Daten zu kennzeichnen, die aus dem langsamen Rückgriffsspeicher in den schnellen Pufferspeicher übertragen wurden, um festzustellen, ob ein Zugriff im Pufferspeicher erfolgen kann.

Der in Fig. 12 gezeigte Rückgriffspeicher, welcher ein dreidimensionaler Kernspeicher ist, ist logisch unterteilt in eine Anzahl von Büchern 0 bis N. Jedes Buch ist in eine Anzahl von Seiten 0 bis π unterteilt. Jede Seite innerhalb des Rückgriffspeichers besteht aus 64 Datenbytes. Die werthohen Bits einer Datenverarbeitungsadresse bezeichnen ein bestimmtes Buch, die nächstniederen Bits eine Seite dieses Buches, und die wertnieüersten Bits ein bestimmtes Byte innerhalb einer Seite.

Der zum Rückgriffspeicher gehörende Puffer ist ebenfalls in Bücher und Seiten unterteilt. Der Puffer, ein kleinerer monolithischer Hochgeschwindigkeitsspeicher, kann nur Informationen von 16 Büchern speichern. Für jede Seite eines Buches ist im Puffer eine Stelle vorhanden. Die Verbindung des Rückgriff sspe ichers und des Pufferspeichers ist so, daß für jeden Zugriff zum Rückgriffsspeicher 64 Datenbytes auf den Puffer übertragen werden.

Um die Identität der Daten im Paffer der Fig. 12 EU bestimmen, sind 16 Assoziativregister 85 vorgesehen, die die Buchadresse des Rückgriffsspeichers für die Seiten enthält, die im Puffer stehen. Jeder Zugriff rum Rückgriffsspeicher liefert Informationen von nur einer Seite. Daher gibt es für jedes Register im Puffer einen zugehörigen Trigger 86, welcher die betreffenden Seiten bezeichnet. Jedesmal, wenn Daten im Speichersystem zu adressieren sind, werden die Buchadreßbits der Speicheradresse verglichen mit dem Inhalt der 16 zugehörigen Register 85. Wenn Informationen aus dem Buch im Puffer stehen, zeigt eines α jr 16 Register eine Übereinstimmung an and gibt den Teil des Puffers an, welcher die Daten enthält. Die Buchadresse muß nicht nur übereinstimmen, sondern es muß auch der zu der gewünschten Seite des Buches gehörende Trigger 86 gewählt sein. Wenn die Seite vorher nicht adressiert worden war, wird die 64 Bytes große Seite ietzt adressiert and in die entsprechende SteÜe im Pufferspeicher gesetzt. Wenn die Buchadreßbits nicht mit dem Inhalt eines der Assoziativregister 85 übereinstimmen, können verschiedene Algorithmen angewandt werden, um aus dem Pufferspeicher die Daten zu eliminieren, die wahrscheinlich in nächster Zukunft nicht mehr gebraucht werden. Diese Elimination kann logisch durch Rückstellung aller gültigen Seitentrigger 86, die zu dem Abschnitt des Pufferspeichers gehören, erfolgen. Wenn die neuen Daten adressiert werden, wird das Assoziativ register mit den neuen Blockadreßbtts fortgeschrie ben.

Fig. 13 zeigt eine andere Form der Puffersteuerung. Wieder ist der Rückgriffsspeicher in Bücher 0 bis N und Seiten Obis η unterteilt. In dieser speziellen

is Anordnung besteht jede Seite aus 32 Datenbytes und ist in zwei Datenblocks von je 16 Bytes unterteilt. Die Anschlußstelle zwischen dem Speicher und dem Pufferspeicher ist für die Übertragung von nur 16 Datenbytes für jeden Zugriff zum Speicher ausgelegt.

ao Bei der in F i g. 13 gezeigten Puffersteuerung ist ein Verzeichnis 87 vorgesehen. Das Verzeichnis 87 und der Puffer sind logisch in einen hohen (HI) und einen niedrigen (LO) Abschnitt unterteilt. Pufferspeicher und Verzeichnis 87 sind weiterhin in Seiten 0 bis π

as unterteilt. Die Identität der Daten im Puffer wird vom Verzeichnis 87 bestimmt. Die Seite 0 von einem der Bücher 0 bis N wird immer in den zur Seite 0 gehörenden hohen oder niedrigen Teil des HochgeschwindigkeitspüffcrspfMchcrs g?s?t7t. Das Ver??ichni« nmß daher das Buch angeben, von dem die Seite kam. Da zwischen Speicher und Pufferspeicher nur 16 Bytes übertragen werden können, müssen unabhängige Zugriffe zu den beiden Blocks innerhalb einer Seite erfolgen. Trigger 88 geben an, welcher Block tatsächlich in den Pufferspeicher übertragen wurde.

In Fig. 13 liefert jeder Zugriff zu Daten im Speichersystem Buchadreßbits, Seiteradreßbits, Blockadreßbits und Byteadreßbits. Die Seitenadreßbiti werden zum Adressieren des Verzeichnisses 87 be nutzt. Die beiden Eintragungen im Verzeichnis, die zur Seite gehören und die Identität der Bücher im Pufferspeicher wiedergeben, werden mit der Buchadressc der angeforderten Daten verglichen. Wenn die Dater im Pufferspeicher stehen, stimmt eines der beider Buchadreßbits aus dem Verzeichnis mit den Buchadreßbits der Daten überein und zeigt dadurch an, daf • die Daten entweder im hohen oder im niedrigen Ab schnitt der bezeichneten Seite stehen und gebei außerdem Block und Bytelage innerhalb des Puffer speichere an. Wenn das Verzeichnis 87 mit den Sei tenadreßbits adressiert wird und die Adreßbits zu Buchbezeichnung im Verzeichnis nicht mit der Buch adresse übereinstimmen, kann die Information de Pufferspeichers im oberen oder unteren Abschnitt mi jedem geeigneten Auswechselalgorithmus gelösch werden, um Informationen aus dem Speicher einzu schieben. Während die neuen zur angeforderten Seit gehörenden Daten in den Pufferspeicher eingesetz werden, wird die Identität des Buches, von welchen

Go die Seite kam, in der entsprechenden Verzeichnisstell gespeichert.

F i g. 14 zeigt die logische Unterteilung eines Rück griffsspeichers und eines Pufferspeichers in Buche und Seiten, die im Zusammenhang mit den Fig. 7 bi

10 beschrieben wurde. Der in Fig. 4 gezeigte 1 Mega byte große Speicher wird logisch in 128 Bücher mi je 8 Seiten von 1074 Bytes unterteilt. Die logisch Unterteilung des Pufferteiles des Speichersystem

wird entsprechend der Fig. 13 durchgeführt. Das heißt, der Pufferspeicher wird in einen oberen und unteren Abschnitt unterteilt, wodurch 1 K-Byte-Seiten von zwei der möglichen 128 Büchern in einem Abschnitt des Pufferspeichers zusammen mit der jeweiligen Seitenzahl festgehalten werden. Daher muß entsprechend Fig. 13 ein Verzeichnis auf einem Modul im Abschnitt 43 der Fig. 4 angelegt werden für die Datenidentifikation und -steuerung.

Die vorher im Zusammenhang mit den Fig. 7 bis 10 besprochenen Konfigurationen bezogen sich iuf hierarchische Speicher, die aus 64 Wortzeilen und 16 Bitzeilen bestehen. Diese Bezeichnungen gelten auch für die Adreßbitbezeichnungen in Fig. 11. Die logische Unterteilung des Rückgriffsspeichers und des in ¹S Fig. 14 gezeigten Pufferspeichers wird dadurch erreicht, ^aß man eines der Bitwahl-Adreßbits für die Bezeichnung einer Buchadresse verwendet. Dadurch werden effektiv zwei Bitleitungen zusammengefaßt und 128 Bücher mit je 8 Seiten erzeugt. Die logische »° Implementierung wird anschließend im Zusammenhang mit Fig. 15 beschrieben. Grundsätzlich werden z.B. die Bitleitungen 0 und 1 einer jeden hierarchischen Speichereinheit zur Seite 0 kombiniert und immer entweder auf den unteren oder oberen Teil des ^a5 Abschnittes 0 des Pufferspeichers übertragen.

Wie bereits erwähnt und bei 90 in Fig. 14 dargestellt, werden jedesmal, wenn das Speichersystem zur Datenübertragung von der langsamen Matrix einer jeden Speichereinheit aufgerufen wird, alle 128 hier- 3<> archischen Speichereinheiten auf allen 64 Speichermoduln aktiviert, was zur Übertragung von 1 K Datenbytes in den Pufferabschnitt des Speichersystems führt. Dadurch wird gegenüber herkömmlichen, in den Fig. 12 und 13 gezeigten Speichern die Informationsmenge wesentlich erhöht, welche zwischen dem Rückgriffsspeicher und dem Pufferspeicher bei jedem Zugriff zum Rückgriffsspeicher übertragen wird.

Das bevorzugte Ausführungsbeispiel arbeitet mit wechselstromstabilen binären Datenspeicherzellen, *° die eine periodische Regenerierung benötigen, um die gespeicherten Daten zu halten. Die Organisation einer selbständigen hierarchischen Speichereinheit, die mit solchen Zellen arbeitet, ist in den Fig. 15 und 16 gezeigt. Außerdem wird auf Fig. 7 verwiesen. Jede der *5 aus der ersten Matrix binärer Speicherzellen 55, Fig. 7, hervorgehenden 16 Bitleitungen erfordert einen Abftagevifstärker, eine vorübergehende Speicherung der Daten und einen Treiber, um die durch einen der 64 Worttreiber adressierte Information in S* die Speicherzelle zurückzuschreiben. Die als Übergangsregister bezeichnete Regenerierungsschaltung ist bei 91 in Fig. 15 gezeigt. Verschiedene Teile in Fig. 15, die bereits in F i g. 7 beschrieben sind, erhielten entsprechende Bezeichnungen. Dazu gehört die zweite Hochgeschwindigkeitsmatrix 56, die zweite Wähleinrichtung 58, das UND-Glied 71 zum Schreiben von Daten in das Speichersystem sowie das UND-Glied 73 zum Auslesen von Daten aus dem Speichersystem. *·

Im Zusammenhang mit Fig. 7 und 15 wird daran erinnert, daß die erste Matrix binärer Datenspeicherzellen in 64 X 16 Speichereinheiten angeordnet ist, von denen jedes Bit einer Datenseite zugehört. Es sind 8192 Datenbits pro Seite, und jedes Bit steht in einer der 8192 Speichereinheiten des Speichersystems. Auf jeder hierarchischen Spcichcreinheit befindet sich außerdem das 16-Bit-Übergangsregister 91 und eine 16 Bit große zweite Matrix 56 der Pufferzellen. 16 Seiten von momentanem Interesse werden im Hochgeschwindigkeitsteil des Speiche "systems gespeichert. Das Übergangsregister 91 wird in der meisten Zeit zur Regenerierung von in der ersten Matrix gespeicherten Seiten benutzt und regeneriert gleichzeitig 16 Seiten. Es steht außerdem zur Übertragung ausgewählter Seiten von der ersten in die zweite Matrix zur Verfügung.

Fig. 15 zeigt die Schaltung, welche die erste Matrix

55 mit der zweiten Matrix 56 verbindet und das vorher erwähnte Ubergangsregister 91 enthält. Die zweite Wahleinrichtung 58 umfaßt einen Decodierer 96, der die Adreßbits fei bis b3 decodiert auf eine von 8 Wahlleitungen, die zum oberen und unteren Abschnitt des Pufferspeichers 56 über die UND-Glieder 97 bzw. 98 führen. Der HI-Eingang 99 und der LO-Eingang 100 kommen von den Steuermoduln des Speichersystems. Die 16 Positionen des Übergangsregisters 91 können einzeln durch das Ausgangssignal eines Decodicrers 101 eingeschaltet werden, der auf die Adreßbits ftO bis fa3 reagiert. Wie bereits gesagt, schaltet der Decodierer 101 die Übertragung eines binären Bits zwischen dem oberen oder unteren Teil einer Position im Pufferspeicher 56 und einer von zwei Positionen im Übergangsregister 91 ein, d. h. die Positionen 0 oder 1 des Registers 91, die die Seite 0 der Unterteilung darstellen, werden übertragen auf die Position ö des Fuffcispeicher» 56. In gleicher Weise stehen die Positionen 2 oder 3 des Registers 91 mit der Position 1 des Pufferspeichers 56 in Verbindung.

Die eigentliche Datenübertragung zwischen dem Register 91 und dem Pufferspeicher 56 erfolgt mit dem Rest der in Fig. 15 gezeigten Schaltung auf Grund von Dat *n, die auf eine rechte oder linke 2-Richtungs-Leitung 102 gesetzt werden. Die Eingabe von Daten in das Register 91 oder in den Pufferspeicher 56 erfolgt durch einen rechten oder linken Treiber 103. Die Abfühlung von Date·, in einer bestimmten Position des Registers 91 oder des Pufferspeichers

56 erfolgt durch einen rechten oder linken Abfrageverstärker 104.

Die Übertragung von Daten aus der ersten Matrix in die schnelle Puffermatrix 56 erfolgt in drei Schritten. Zuerst wird ein Block der 16 Seiten, dt die gewünschte Seite enthält, in das Ubergangsregister 91 gelesen. Von dort wird, nach Bestimmung durch den Decodierer 101, die gewünschte Seite durch die Abfrageverstärker 104 über ein ODER-Glied 105 au! eine rechte oder linke Verriegelung 106 übertragen, je nach der Erregung von »Strobe rechts« odei »Strobe links« durch den Steuermodul. Von der gewählten Verriegelung 106 werden die Daten auf eir ODER-Glied 107 über das rechte oder linke UND Glied 108 und die Treiber 103 in eine von zwei Positionen im Pufferspeicher 56 übertragen, die durch die zweite Wahleinrichtung 58 bestimmt wird. Da all« hierarchischen Speichereinheiten dieselben Korn mandos empfangen, wird eine ganze Seite von 1K By tes übertragen. Einzelne binäre Bits sowohl im Puffer speicher 56 als auch im Übergangspufferspeicher 91 sind direkt adressierbar durch die Decodierer 96 un< 101, die auf Adreßbits 50 bis &3 vom Datenverarbei tungssystem ansprechen. Die direkte Adressierun; auf diese Weise hat zwei Vorteile. Eingabe/Aus gabe-Operationen können direkt in den Übergangs pufferspeicher 91 über eine Datenleitung 109 ohm Beeinflussung der im Pufferspeicher 56 stehende!

Seiten vorgenommen werden, und da der Übergangspufferspeicher 91 16 Seiten aufnehmen kann, kann außerdem eine geeignete Steuerschaltung vorgesehen werden, um die Übertragung mehrerer nebeneinanderliegender Seiten aus dem Übergangspufferspeicher 91 in den Hochgeschwindigkeiispufferspeicher 56 in wesentlich kürzerer Zeit zu ermöglichen, als für die Übertragung einer Seite benötigt wird.

Für die Einteilung von Rückgriffsspeicher und Pufferspeicher sind in dem oben erwähnten Artikel von Conti und im Zusammenhang mit den Fig. 12 bis 14 verschiedene Schemata erwähnt. Sie reichen von der vollassoziativen Einteilung, bei der jede Seite im Rückgriffsspeicher auf jedem Platz im Pufferspeicher stehen kanr, bis zur starren Einteilung, bei der eine Seite aus dem Rückgriffsspeicher nur an einer bestimmten Stelle im Pufferspeicher stehen kann. Wenn die Speicherhierarchie volldssoziativ eingerichtet ist, müssen alle Adreßbits angeforderter Daten verglichen werden mit identifizierenden Adreßbits, die zu jeder Seite im Pufferspeicher gehören Eine Analyse der Verwendung von großen Seiten, wie sie nn Vorliegenden diigi-vvaiidt wild, hai gezeigt, daß zwei Seiten pro Klasse eine wesentliche Leistungsverbesserung gegenüber einer Seite pro Klasse ergibt und außerdem die 'lasis liefert zur Aufteilung des Hochgeschwindigkeitspufferspeichers 56 in einen oberen und unteren Abschnitt, wodurch der Rückgnffsspeicher 55 in die in Fig. 14 gezeigte Konfiguration unteneilt wird. Vom Standpunkt der Steuerung aus sind zwei Seiten pro Klasse wirkungsvoller als höhere Assoziativebenen. Wenn die angeforderten Daten im Pufferspeicher 56 stehen, können sie nur an einer von zwei Stellen stehen, und man kann einen Decodierer 96 vorsehen, der beide Stellen ökonomisch absucht. Da im Verzeichnis 87 relativ wenige Seiten stehen, kann das Buch, aus welchem sie kommen, identifiziert werden, bevor der Inhalt des Pufferspeichers 56 zur Verfügung steht. Die Suche im Datenbezeichnungsverzeichnis erfolgt gleichzeitig mit der Decodierung zum Zugriff zu einer bestimmten Position des Pufferspeichers 56. Das Verzeichnis 87 der F ig. 13 kann aus Speichereinheiten hergestellt sein, die mit denen identisch sind, welche für das Speichersystem als Ganzes verwendet werden. Der Datenspeicnermodul ist nur für die Aufnahme der Adreßbits bO bis i>3 und WO bis WS vom Datenverarbeitungssystern erforderlich und benötigt keine Plättchen-Wahldecodierung. Die Seitenadreßbits ftO bis bl werden zur Adressierung des Verzeichnisseszwecks Auslesender Datenbezeichnungsbits 60 bis b3 und WO bis WS für den oberen oder unteren Teil des Pufferspeichers 56 benutzt, die mit der jeweils adressierten Seite verbunden sind. Der Datenmodul nutzt die adressierten Buchadreßbits zum Vergleich mit den Buchadreßbits, die vom Datenverarbeitungssystern als Adreßinformation an das Speichersystem geliefert wurden.

Bei der Einleitung eines Zugriffs des Datenspeichersystems adressiert die Steuerung über den Decodierer 96 gleichzeitig beide zuzuordnenden Seitenstellen im Pufferspeicher 56, wo das gewünschte Wort stehen kann. Da die Decodierung auf dem Datenmodul keine hierarchischen Speiclicrdecodierungen und Wahlen erfordert, sind die Buchbezeichnungsbits eines jeden der beiden Abschnitte im Pufferspeicher 56 bekannt, bevor ein Zugriff über die UND-Glieder 71 oder 73 erfolgen kann. Wenn erwartungsgemäß einer der beiden Teile des Pufferspeichers 56, die zu der jeweiligen Seitenzahl gehören, die Daten aus dem angeforderten Buch enthält, liefert der Modul Einschaltsignale 99 oder 100 an die UND-Glieder 97 oder 98.

Wie bereits erwähnt, sind der Decodierer 96 und ein vergleichbarer zum Datenmodul gehörender Decodierer nur zur Decodierung von drei Adreßbits und für einen Adressenvergleich erforderlich, um die Signale 99 oder 100 zu erzeugen. Gleichzeitig muß die

Speichereinheitenwahl auf jedem der Speichermod .iln 41 durch die Decodierer 83 und 84 der Fig. 10 erfolgen. Diese Decodierung muß auf sieben Adreßbus st ausgeführt werden, daß zu dem Zeitpunkt, an welchem das Einheitenwahlsignal am UND-Glied 71

¹S oder 73 erzeugt wird, die Daten für den Zugriff /_U oder von dem Pufferspeicher 56 zur Verfügung stehen.

Wenn de^r Datenteil des Speichersystems fesWeHi. daß die angeforderten Daten niclit im Puffe rspeiche:

56 stehen, wird weder d'is Signal 99 für den oberer-, noch da-, Signal 100 für den unteren Teil erzeugt und kein Zugriff /u den Speicherzellen des Pufferspeichers 56 vorgenommen. In diesem Fall läuft der Zugriff /χ Daten im Rückgnffsspcicher 55 zu dem Punkt weiter.

wo jede der hierarchischen Speichereinheiten Daten von der gewünschten Seite im Übergangspuffer 91 stehen hat. Die gev. unschte Seite aus dem Übergangs puffer 91 muß entweder in den oberen oder unteren Abschnitten des Hochgeschwindigkcitspufferspei chers 96 gesetzt werden, der zu der gef orderten Seite gehört.

Diese Übertragung erfolgt auf allen hierarchischen Speichereinheiten, wenn die Buchbezeichnungsbit·, der angeforderten Seite im entsprechenden oberen oder unteren Teil des Verzeichnisses gespeichert sind und dadurch die Signale 99 für den oberen oder 100 für den unteren Teil und den UND-Gliedern 97 oder 98 erzeugt.

Welcher der beiden Abschnitte des Pufferspeichtι-56, die zu der adressierten Seite gehören, die neue Seite aufnehmen soll, läßt sich leicht im Daten- und -Steuermodul festlegen. Außer den 14 Bits, die zur Bezeichnung der beiden zu der jeweiligen Seitenzahl gehörenden Bücher benötigt werden, können weitere

Bits für Ersatzalgorithmen vorgesehen werden. In der adressierten Information im Verzeichnis brauchen bloß ein oder zwei binäre Bits vorgesehen zu werden für eine Anzeige, welche der beiden Seiten zuletzt aus dem Rückgriffsspeicher 55 in den Pufferspeicher 56 übertragen wurde und somit festzuhalten ist. Ein anderer Algorithmus kann in den zusätzlichen Bitstellcn eine Anzeige dafür liefern, welche der beiden Seiten als letzte benutzt oder verändert wurde.

Steuerungen außerhalb des Speichersystems schalten das UND-Glied 71 ein, wenn Daten vom Datenverarbeitungssystem auf das Speichersystem zu übertragen sind. Bei einer als »Durchspeicherung« bekannten Technik werden die Daten immer in der adressierten Stelle im Rückgriffsspeicher gespeichert, und wenn die Seite im Pufferspeicher 56 sieht, werden diese Daten auch dort gespeichert, um in beiden Speichern identische Daten zu halten.

Die in F i g. 12 gezeigte Schaltung ist als Pufferspeicherung bekannt. Dabei wird bei jedem Datenzugriff, sei es zum Speichern neuer Informationen in eine Stelle oder zum Datenlesen aus einer Stelle des Speichersystems, eine bestimmte Stelle im Hochgeschwindigkeitspufferspeicher 56 adressiert. Wenn feststeht,

daß die zu lesende oder einzuspeichernde Seite nicht im Pufferspeicher 56 steht, muß ein »Seitenüberlauf« erfolgen. Wie bereit^ erwähnt, kann jede beliebige Zahl von Auswechselalgorithmen angewandt werden, um festzustellen, ob die im oberen oder unteren Abschnitt des Pufferspeichers enthaltene und zu verändernde Seite in die Rückgrifisspeicherstelle zuruckübertragen werden soll. Der für die Fig. 15 durchgeführte Aigorilhmusabruf vor Speicherung ist ein Schema, welches den Abruf von Daten aus dem Rückgriffsspeicher gestattet, bevor die Daten im Pufferspeicher in ihre zugewiesene Stelle im Speicher übertragen werden.

Durch Aufteilung der Verbindung /wischen dem Register 91 und dem Pufferspeicher 56 in rechte und linke Abschnitte entsteht eine Zwischenstufe für die ?u ersetzende Seite, so dafi die neue Seite aus dem Rückgriffsspeicher diiekt in den Pufferspeicher übeitragen werden kann Die im Pufferspeicher 56 /u ersetzenden Daten werden durch ilen Decodierer 96 gewählt und in die rechte oder linke /ciriegelung 106 gesetzt, wahrend der Zugriff /um Rückgriifsspeicher erfolgt Wenn die Datei, m das Register 91 gesetzt sind, kann diesesdurch den Decodierer 101 zui t'bertragung über den Abfiage\erstärker 104, das ODF.R-Glied 105 und die gegenüberliegende Verriegelung 106 sowie das UND-Glied 108, das ODFR-Glied 107. den '!'reiber 103 in die gewünschte Stelle im Pufferspeicher 56 veranlaßt werden An diesem Punkt werden die Daten in die richtige Lage im Pufferspeicher 56 gesetzt und durch das UND-Cüed 73 weitergeleitet. Zu diesem Zeitpunkt kann der Rückgriffsspeicherteil erneut aufgerufen werden, um vorher in der Verriegelung 106 gehaltene Daten in das Übergangsregister 91 zu bringen, damit sie hi,.>erher in die richtige Lage im Rückgriffsspeicher gesetzt werden. Das ßenutzersystem braucht nicht verzögert zu werden, während das Speiehersystem die ersetzte Seite aus dem Pufferspeicher 56 in den Rückgriffsspeicher 55 übertr igt.

Wie bereits gesagt, besteht die Speicherzelle im Rückgriffsspeicherteil 55 aus einer Schaltung, die periodische Regenerierung erfordert. Fig. 16 zeigt eine Form der Schaltung im Datcnsteuermodul zum Zugriff /um Rückgriffsspeicher sowohl zur Regenerierung als auch Übertragung von Daten in den Puffer. Die Regenerierungszyklen werden durch einen (isteiligen Binärzähler TlO und einen Ringzähler 111 mil· 8 Stellen gesteuert, die vorwärts oder rückwärts zählen können. Wenn ein bestimmtes Wort im Rückgriffs- «peicher regeneriert werden soll, bewirken Taktgeber 112, UND-Glied 113 und die Änderungen des Binärzählers 110 die Datenübertragung von allen 16 Stellen des adressierten Wortes in den Übergangspufferspcicher91 zur nachfolgenden Regenerierung der Daten. Weiter schaltet jeder Regenerierungszyklus den Binärzähler 110 auf die nächstfolgende Wortadresse für die Regenerierung. Durch das UND-Glied 114, Inverter 115 und ODER-Glied 116 erfolgen Zugriffe zum Rückgriffsspeicherteil einer jeden Speichereinheit in aufeinanderfolgenden Taktzyklen so lange, wie das Datenverarbeitungssystem keine Anforderung für eine Datenübertragung aus dem Rückgriffsspeicher in den Pufferspeicher sendet. Durch Steuerung des Ring/.äiilers j Il zur Aufwärtszählung einer jeden Hatenanfordei uns und Ai/wärtsza'hlung eines jeden Regcnetierungszyklus läßt sich der Rückgriffsspeicher für die Daienübertragmu'.en und die Regenerierung verwenden. Wenn kerne Datenübertragung durch ein Signal auf der Leitung 117 angefordert wird, ist eine lange Reihe von Regenerierungszyklen abgelaufen, so daß der Zähler 111 bis zur Position 1 heruntergezählt ist. Wenn eine große Anzahl von Datenanforderungen empfangen wurde, die die Übertragung von Daten aus dem Rückgriffsspeicher in den Pufferspeicher fordert, wird der Zähler 111 tür jede Anforderung vorgeschaltet, bis 7 aufeinanderfolgende Datenanforderungs-

zyklen ausgeführt wurden. Wenn der Zähler 111 die Position 8 erreicht hat, wird das UND-Glied 114 so eingeschaltet, daß ein Datenanforderungssignal auf der Leitung 117 einen Regenerierungszyklus erzwingt und dadurch den Zähler 111 wieder auf die Position 7

¹S herunterzählt. Nun kann eine weitere Datenanforderung angenommen werden. An Lesern Punkt wechseln sich Regenerierungszyklus und Seitenübertragiiiigab, bis die Seiienüberiragungs/ykkn nicht mehr angefordert werden und dann aufein inderfolgende

Regencrierungs/yklen den Zähler 111 wieder bis auf Position 1 herunierzahlon können Im Normalbetrieb gestattet diese« Regenenerungsschema Seiteniibertragungen in mindestens jedem zwei'en Zyklus des Rückgriffsspeichers, unt< r andeien Umständen je-

²S (Joch auch bis /u 7 aufeinanderfolgenden Zyklen Weiterhin gestattet die Auslegung des Zählers 111 auf 8 Positionen eine sichere Regenerierung aller Daten im Rüekgriffsspea h. teil in angemessenen Intervallen.

Die Γ ig. 17 nis 22/eigen :m einzelnen eine weitere Form hierarchischer Speichereinheiten und Speichermoduln, die nach der allgemeinen Beschreibung der Fig. Q aufgebaut sind. Die erste Matrix oder der Rückgriffsspeicherteil 55 einei jeden hierarchischen Speichereinheit besteht aus einer Anzahl von 64stelligen Schieberegistern 120 und die zweite Matrix oder der Hochgeschwindigkeitsspeicherteil 56 besteht aus einem 4stelligen Schieberegister 121. Die Verschiebung des Registers 120 erfolgt durch einen Taktgeber CB und die VciSchiebung von Daten im Registei 121 durch einen Taktgebei CA. Aus der. Schieberegistern werden Daten über ein UND-Glied 122 übertragen.

In rjie Schieberegister zu schreibende Daten stehen am UND-Glied 123. Ein UND-Glied 124 wird durch die Ausgangsposition 63 c-s Registers l?0 und ein UND-Glied 125 durcn die Ausgangsposition 3 des Schieberegisters 121 vorbereitet. Das ODER-Glied 126 reagiert auf die UND-Glieder 123, 124 oder 125

'" bei geeigneten Steuersignalen vom Steuermodul im Speichersystem dadurch, daß Daten in das Schieberegister 120 oder 121 eingesetzt oder Ausgangssignale über das UND-Glied 122 von einem der beiden Schieberegister geliefert werden. Das UND-Glied 127 wird durch ein Systcmschreihsigna! 128 eingeschaltet und gibt Datvn in das Schieberegister, wenn es durch ein Wahlsignal 129 eingeschaltet wurde. Bei Fehlen eines Signals zum Schreiben von Daten in die Schieberegister werden die UND-Glieder 124 und 125 abhängig von einem richtigen Steuersignal 130 oder einem falschen Steuersignal 131 eingeschaltet. Die durch die Schaltung ausgeführten Funktionen sind in öer zur Fi g. 1 7 gr hörenden Tabelle gezeigt. Dazu gehört die Verschiebi-nc der Register 120 oder 121, das Einsetzen von Daten aus der Position 63 des Registers 120 ki die Position Odes Registers 121, die Verschiebung von Daten aus der Position 3 des Registers 121 in die Position 0 des Registers 120 oder das

Schreiben von Daten in Position 0 eines der beiden Register 1?.O oder 121.

Fig. 18 isi ein Schaltdiagramm der ersten Position in den beiden Registern 120 oder 121 und wird in der einschlägigen Literatur als bipolare dynamische Schieberegisterzelle bezeichnet. Jeder der beiden Taktgeber CA und CB bat gemäß Darstellung im Zeitdiagramm der Fig. 18 zwei Phasen. Daten werden in einer bestimmten Zelle gespeichert und in eine benachbarte Zelle verschoben, indem die Kondensatoren 132 und 133 geladen bzw. entladen werden durch Ein- und Ausschalten der Transistoren 134 und 135 in Abhängigkeit von den beiden Phasensignalen.

F i g. 19 zeigt die Anordnung von und Steuersignale für eine hierarchische Speichereinheit, die aus Kombinationen von 16 Schieberegistern aufgebaut ist, wie sie in Fig. 17 gezeigt sind. Entsprechend obiger Beschreibung i^t auch ein Bitdecodierer 136 dargestellt, der als zweit:. Wahleinrichtung bezeichnet wird. Die erste Wahleinrichtung enthält die in Fig. 19 gezeigten Steuerungen für die Verschiebung von Daten in den Schieberegistern. Wieder ist die hierarchische Speichereinheit mit einem Anschluß für die Dateneingabe und einem Anschluß für die Datenausgabe versehen.

Fig. 20zeigte eine weitere Organisation integrierter hierarchischer Speichereinheiten auf 16 Trägern, die durch Adreßbits von einem Datenverarbeitungssystem in einem Decodierer 137 gewählt werden. Jeder Träger de - F i g. 20 trägt 4 derartige hierarchische Speichereinheiten.

Ein Speichermodul zur Verwendung in einem Speichersystem, welches nur einen Eingabe-/Ausgabe-Anschluß für ein binäres Bit eines Datenverarbeitungswortes aufweist, ist in Fig. 21 gezeigt. Der Aufbau der Träger, von denen jeder aus 4 hierarchischen Speichereinheiten besteht, und jeder Speichereinheit, von denen jede aus 16 Schieberegisterkombinationen entsprechend Fig. 18 besteht, liefern eine Speichermodulorganisation, die sich aus 1024 Schieberegisterkombinationen zusammensetzt. Die Wahl von nur einem binären Bit für einen Ausgabeanschluß 138 oder einen Eingabeanschluß 139 erfordert einen Decodierer 140, der auf 10 Adreßbits von dem Datenverarbeitungssystem anspricht. Die Anschlüsse 138 und 139 sind für jeden Speichermodul 41 einzeln angelegt. Das Schreibsignal 128 und die Steuersignale 130/131 sowie das Taktsignal CA und CB sind allen Speichermoduln ebenso gemeinsam wie die 10 Adreßbits.

F i g. 22 zeigt die Kombination von 64 Speichermoduln 41 zu einem Speichersystem zwecks Lieferung von 8 Datenbytes an ein Datenverarbeitungssystem. Zusätzliche Moduln sind für Fehlerprüfung und -korrektur (ECC), Steuerung und Datenkennzeichnung vorgesehen. Bei diesem Ausführungsbeispiel müssen die Kennzeichnungsmoduln im wesentlichen genauso aufgebaut sein wie die Moduln, welche Daten enthalten. Sie müssen in der Lage sein, die Adresse der in Position 63 des Registers 120 und Position 3 des Registers 121 stehenden Daten festzustellen. Der schnelle Zugriff zu Daten aus dem hierarchischen Speichersystem basiert auf der Tatsache, daß die unmittelbar vorher adressierten und benutzten Daten in

*° dem vierstelligen Schieberegister 121 gefunden und bezeichnet werden. In den Zugriffsschritten werden die Adreßbits der angeforderten Daten mit den Adressen der Daten in den Kennzeichnungsmoduln verglichen, um festzustellen, ob die Daten in Position 63 des Registers 120 oder Position 3 des Registers 121 stehen. Wenn die angeforderten Daten in keiner dieser Positionen stehen, können sie direkt von dem UND-Glied 122 der Fig. 17 bezogen werden, denn es wird angenommen, daß sie ein Teil einer kürzlich benutzten Seite sind und daher in den vier Positionen des Registers 121 stehen. Daher wird der Steuermodul erregt, um das vierstellige Register 121 zu verschieben und der Inhalt der Position 3 wird mit den Adreßdaten verglichen. Sobald die Daten auf Position 3 des Regies sters 121 verschoben wurden, werden sie durch das UND-Glied 122 des gewählten Schieberegisterpaares geleitet.

Wenn die angeforderten Daten nicht im vierstelligen Register 121 gefunden werden, schieben die

Kennzeichnungsmoduln und die Steuermoduln den Inhalt des 64stelligen Registers 120 weiter, bis die Adresse der geforderten Daten mit der Adresse der Daten in Position 63 des Registers 120 übereinstimmt. Zu diesem Zeitpunkt leitet der Steuermodul die Daten aus Position 63 in die Position 0 des Registers 121 und erregt das UND-Glied 122 zur Lieferung der Daten an das System.

Der Steuermodul enthält außerdem eine Vorrichtung für die Durchführung des Austauschalgorithmus.

Die aus dem vierstelligen Register 121 zu entfernenden Daten werden in die Position 0 des Registers 121 geschoben, um durch die von Position 63 des Registers 120 übertragenen Daten ersetzt zu werden.

Gemäß den Bezeichnungen von Büchern und Seiten bewirkt die in den Fig. 21 und 22 gezeigte Organisation, daß 4 Seiten mit je 1024 Bytes in alle 4stelligen Schieberegister 121 auf allen Speichermoduln gesetzt werden, weil jegliche Verschiebung und Übertragung von Daten gemeinsam mit allen Schieberegisterpaaren vorgenommen wird und ein bestimmtes Bit aus jedem Modul dadurch geleitet wird, daß der Decodierer 140 nur eines der 1024 Schieberegisterpaare für die Datenübertragung vom oder zum Datenverarbeitungssystem auswählt.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Hierarchische binäre Speichervorrichtung aus einem monolithischen Speicher mit großer Speicherkapazität und relativ langer Zugriffszeit und einem monolithischen Speicher mit sehr schnellem Zugriff und relativ kleiner Speicherkapazität, dadurch gekennzeichnet, daß beide Speicher (55 und 56) zusammen mit einer ersten Wahleinrichtung (57) zur Erregung der Worttreiberleitungen und einer zweiten Wahleinrichtung (58) zur Erregung der Bitleitungen auf einem gemeinsamen Halbleiterplättchen (35) angeordnet sind.

2. Hierarchische binäre Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß d ic zweite We !.!einrichtung (58) außer dem Bitdecodierer (49) eine Puffersteuerschaltung (59) zur Steuerung des Speichers (56) mit kurzer Zugriffszeit und kleiner Speicherkapazität enthält.

. . Hierarchische binäre Speichervo· ichtung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß im Schnittpunkt von Wort- und Bitleitungen des Speichers mit großer Speicherkapazität und relativ geringer Zugriffszeit Schieberegister (54) mit einer Speicherkapazität von mehreren Bits angeordnet sind.

4. Hierarchische binäre Speichervorrichtung nach den Ansprüchen i und Γ, dadurch gekennzeichnet, daß beide vorhanc ;ne Speicher (55 und 56) als Schieberegister (75 um 76) ausgebildet sind.

5. Hierarchische binäre Speichervorrichtung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die eine Speichervorrichtung (55) aus nur einer Speicherzellenzeile besteht, wobei jede Speicherzelle aus einem mehrere Stufen enthaltenden Schieberegister (75) besteht, wobei jedes der genannten Schieberegister (75) mit einem entsprechenden Schieberegister (76) mit einer wesentlich kleineren Anzahl von Registerstufen des anderen Speichers (56) verbunden ist.

6. Hierarchische binäre Speichervorrichtung nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet, daß zwischen der zweiten Wahleinrichtung (58) und der Speichervorrichtung (56) mit relativ kleiner Speicherkapazität und sehr kurzer Zugriffszeit integrierte logische Schaltungen (60) vorhanden sind, die zum Ein- oder Auslesen von Informationen die Steuerung der Bitleitungen vornehmen.

7. Hierarchische binäre Speichervorrichtung nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß UND-Glieder (70) durch die zweite Wähleinrichtung (58) so geschaltet werden, daß sie Daten auf den zweiten Speicher (56) vom UND-Glied (71) übertragen, das durch Eingangsdaten und die von einem UND-Glied (66) vorgenommene Einheitenwahl eingeschaltet wird.

8. Hierarchische binäre Speichervorrichtung nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß zum Auslesen der Speicherzellen (72) des zweiten Speichers (56) das UND-Glied (70) von einem weiteren UND-Glied (71) eingeschaltet wird, das seinerseits vom UND-Glied (66) für die Einheitenauswahl so erregt wurde, daß es ein Ausgangssignal an den Anschluß (64) abgibt.

9. Hierarchische binäre Speichervorrichtung nach den Ansprüchen 1 bis 8, dadurch gekennzeichnet, daß eine Gruppe hierarchischer Speichereinheiien oder -plättchen (35) auf einem Modul (41) angeordnet ist, wobei Adreßbits (WO bis W5 und bO bis b3) sowie Puffersteuersignale am Anschluß (80) alle Speichereinheiten oder -plättchen (35) veranlassen, Zugriff zu einer bestimmten Speicherstelle im ersten Speicher (55) für Speicherzellen im anderen Speicher (56) zu haben.