DE2163342A1

DE2163342A1 - Hierarchische binäre Speichervorrichtung

Info

Publication number: DE2163342A1
Application number: DE19712163342
Authority: DE
Inventors: William Francis; Ho Irving Tze; Pricer Wilbur David; Poughkeepsie N.Y. Beausoleil (V.St.A.). P
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1970-12-28
Filing date: 1971-12-21
Publication date: 1972-07-13
Also published as: BE775348A; SE383427B; IT940702B; AU3713971A; ES398243A1; US3740723A; DE2163342C3; FR2119928B1; DE2163342B2; FR2119928A1; CH531238A; JPS545657B1; GB1320935A; CA953032A

Description

Böblingen, 17. Dezember 1971 ru-fr

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

Amtl. Aktenzeichen: Neuanmeldung

Aktenzeichen der Anmelderin: Docket PO 970 010

Hierarchische binäre Speichervorrichtung

Die Erfindung betrifft eine hierarchische binäre Speichervorrichtung aus einem Speicher mit großer Speicherkapazität und relativ langer Zugriffszeit und einem Speicher mit sehr schnellem Zugriff und relativ kleiner Speicherkapazität in Halbleitertechnik.

Es ist prinzipiell bekannt, daß der Preis eines Speichers von der Speicherkapazität und von der Zugriffszeit abhängig ist und daß zum anderen im allgemeinen die Zugriffszeit im umgekehrten Verhältnis zur Speicherkapazität eines Speichers steht. Um nun schnelle und preisgünstige Datenverarbeitungsanlagen aufbauen zu können, ist es bekannt, sogenannte Speicherhierarchien für eine Datenverarbeitungsanlage anzuwenden. Ein derartiges System ist in dem Artikel "Concepts for Buffer Storage" von CJ. Conti in IEEE Computer Group News, März 1969 beschrieben. Die dort gezeigte Lösung bezieht sich auf eine maschinengesteuerte Zusammenschaltung eines großen langsamen dreidimensionalen Kernspeichers mit einem kleinen schnellen Pufferspeicher, der als integrierter Halbleiterspeicher ausgeführt ist. Die Maschinensteuerung steuert

209829/0945

übertragung der Daten zwischen dem Kernspeicher, der als Rückgriff speicher bezeichnet wird, und dem Pufferspeicher, wodurch bewirkt wird, daß das Rechenwerk stets so arbeiten kann, als ob es die Informationen nur aus dem schnellen Pufferspeicher erhalte, dessen Zugriffszeit nur etwa 1 bis 2 Zyklen des Rechenwerks beträgt. Wenn das Rechenwerk eine Adresse im Speicher aufruft, wird festgestellt, ob die adressierten Daten bereits im Pufferspeicher stehen. Wenn das der Fall ist, dann wird ein schneller Zugriff zu diesen Daten möglich. Wenn die Daten nicht im Pufferspeicher stehen, so bewirkt die Maschinensteuerung deren Verschiebung aus dem Rückgriffsspeicher in den Pufferspeicher, ohne daß sich nachteilige Auswirkungen auf das Rechenwerk ergeben. Die Organisation der Information innerhalb des Rückgriffs- und des Pufferspeichers ist so, daß ein bestimmtes Wort vom Rückgriffspeicher in den Pufferspeicher übertragen wird. Eine Mehrzahl von Worten oder ein Block, der das gewünschte Wort umfaßt, werden dann in den Pufferspeicher übertragen in der Annahme, daß nachfolgende Adressierungen denselben Datenblock betreffen. Eine gewisse Anzahl unnötiger Nachfragen ergeben sich daraus, daß nur eine kleine Anzahl von Worten vom Rückgriff speicher in den Puffer jeweils übertragen werden kann. Die übertragung des gesamten Blocks in den Pufferspeicher benötigt mehrere Zyklen im Rückgriffspeicher.

Eine andere bekannte Möglichkeit, die Geschwindigkeit der zentralen Recheneinheit eines Datenverarbeitungssystems an die des Speichersystems anzupassen, besteht darin, den gesamten Hauptspeicher des Datenverarbeitungssystems in integrierter Technik

209829/09AB

PO9-70-O10 - 2 -

herzustellen und die Zugriffszeit entsprechend der Rechengeschwindigkeit der zentralen Recheneinheit anzupassen. Beim Aufbau eines solchen integrierten Speichers ergeben sich jedoch folgende zwei Hauptprobleme. Einmal ist es eine Tatsache, daß bei einer gewünschten sehr kurzen Zugriffszelt nur eine geringere Speicherdichte auf dem Halbleiterplättchen erreicht werden kann als es bei langsameren Zugriffszeiten der Fall ist. Daraus resultiert, daß die Speicherdichte bei Speichern mit sehr hoher Zugriffszeit sehr gering ist und daß der Preis für einen derartigen Speicher unvertretbar hoch wird. Die geringere Speicherdichte eines solchen Hochgeschwindigkeitsspeichers ist einmal dadurch gegeben, daß eine Speicherzelle, die diesen hohen Anforderungen gerecht wird, aus wesentlich mehr Einzelelementen bestehen muß als eine Speicherzelle, die für eine geringere Zugriffszeit konzipiert ist. Zum anderen wird durch die wesentlich größere Anzahl von Bauelementen für eine derartige Speicherzelle die Verlustwärme wesentlich größer, was auch zur Verringerung der Speicherzellendichte auf dem Halbleiterplättchen führt. Zum anderen könnte man einen preislich vertretbaren Speicher mit einer hohen Speicherkapazität und einer hohen Speicherzellendichte aufbauen, der jedoch nicht die technischen Anforderungen eines sehr schnellen Speichers erfüllt, weil, wei bereits ausgeführt wurde, die Zugriffszeit und die Schaltzeit der so ausgeführten Speicherzellen wesentlich herabgesetzt wird.

Würde man nun die zwei genannten Halbleiterspeicher auf konventionelle Heise miteinander zu einem hierarchischen Speichersystem verbinden, dann würden die erforderlichen Treiber, Decoder und

209829/09A5
PO9-7O-O1O - 3 -

Verbindungsleitungen, abgesehen von Herstellungschwierigkeiten, soviel Verzögerungen bewirken, daß der erwünschte Vorteil eines hierarchischen Speichersystems zum großen Teil wieder verlorenginge.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen hierarchischen Speicher auf Halbleiterbasis zu schaffen, der einmal die Vorteile eines Speichers mit hoher Speicherkapazität, hoher Speicherdichte und geringer Zugriffszeit und zum anderen die b Vorteile eines Speichers mit geringer Speicherkapazität, geringer Speicherdichte und sehr hoher Zugriffszeit in sich vereinigt und zum anderen in monolithischer Technik hergestellt werden kann.

Die erfindungsgemäße Lösung der Aufgabe besteht darin, daß beide Speicher zusammen mit einer ersten Wahleinrichtung zur Erregung der Worttreiberleitungen und einer zweiten Wahleinrichtung zur Erregung der Bitleitungen auf einem gemeinsamen Halbleiterplättchen angeordnet sind.

Der Vorteil der völligen Integration zweier Speicher mit unterschiedlichen Charakteristika sowie den zugehörigen Treiber-, Decodier- und Verbindungsschaltungen besteht darin, daß ein Speicherbaustein geschaffen wird, der bei einer sehr hohen Speicherdichte und sehr hoher Speicherkapazität eine äußerst kurze Zugriffszeit gewährleistet und der sich außerdem durch diese Organisation zur weiteren Zusammenschaltung mehrerer solcher Speicherbausteine zu einem Großspeicher mit bisher nicht erreichbarer kurzer Zugriffszeit bei extrem hoher Speicherkapazität eignet.

209829/0945

PO9-7O-O1O - 4 -

Ein-Ausführungsbeispiel dor Erfindung ist in den Zeichnungen dargestellt und wird anschliessend naher beschrieben.

Fig. 1 zeigt eine Darstellung des im genannten Artikel von CJ. Conti veröffentlichten Konzepts. Ein Puffer 30 mit hoher Zugriffsgeschwindigkeit und kleiner Kapazität ist zwischen eine zentrale Verarbeitungseinheit (CPU) 31 und einen Kernspeicher 32 mit grosser Kapazität und langsamem Zugriff gelegt. Die Arbeitsgeschwindigkeit der Schaltungen im Puffer 30 ist im wesentlichen dieselbe wie die der in der CPU 31 vorhandenen Schaltungen. Untersuchungen haben gezeigt, dass ein hoher Prozentsatz von Datenanforderungen durch die CPU im Puffer 30 zu finden ist, wenn dieser Puffer 30 veranlasst wird, die gearde benutzten Daten mitsamt einer vorgegebenen Anzahl von diese Daten enthaltenden Datenblocks zu enthalten. Gelegentlich findet die CPU 31 die geforderten Daten nicht im Hochgeschwindigkeitspuffer 30 und muss dann einen Zugriff zum Kernspeicher 32 für die gewünschten Daten einleiten. AVenn das jeweilige Datenwort an die CPU 31 vom Kernspeicher 32 übertragen wird, werden zugehörige Daten, die einen Datenblock formen, ebenfalls dem Hochgeschwindigkeitspuffer 30 in der Annahme zugeführt, dass die nächsten von der CPU 31 angeforderten Daten im selben Datenblock liegen. Verschiedene Techniken wurden in Datenverarbeitungssysteme zur Steuerung der Verschiebung von Daten vom Hochgeschwindigkeitspuffer schon eingebaut, wenn neue Daten eingeschoben werden.

209829/0945 bad original

POO-70-010 - 5 -

Ein integrierter binärer Speicher ist in Fig. 2 gezeigt.

In einem Ilerstellungsprozess für monolithische Schaltungen werden binäre Datenspeicherzellen auf einem Plättchen 35

zusammen mit den zugehörigen Wahl- und Treiberschaltungen sowie Abfrage verstärkern auf ge bracht. Dafür sind verschiedene Herstellungstechniken bekannt. Unter Berücksichtigung von Stromverbrauch, Wärmeableitung und Zugriffsgeschwindigkeit kann ein gewöhnliches monolithisches Speicherplättchen z. B. eine Matrix von 128 Speicherzellen oder Bits binärer Information enthalten. ·

Fig. 3 zeigt das Konzept der neuen Lösung, in welcher ein selbständiger hierarchischer Speicher vorgesehen ist. Die Speichereinheit bildet ein elektrisch unabhängiges, in sich geschlossenes Element, wie z. B. das monolithische Schaltungsplättchen 35, das in Fig. 2 gezeigt ist. Das Hauptmerkmal der vorliegenden Lösung ist die Bildung einer ersten Matrix aus binären Datenspeicherzellen und der zugehörigen Wahlschaltung auf dem monolithischen Schaltungsplättchen und einer zweiten ebensolchen Matrix, beide mit den

zugehörigen Wahl-, Treiber- und Abfrageschaltungen sowie der nötigen Anschlüsse zum Empfang von Adressinformationen, Strom, Eingabe-Ausgabeanschlüsse und anderen Steuersignalen. Die Verbindung der beiden Matrizen miteinander erfolgt auf dem monolithischen Speicherplättchen 35.

PO9-70-010 - 6 -

209829/0945

BAD ORIGINAL

Die erste Matrix kann so angeordnet sein,- dass mit einem Herstellungsverfahren ein Rückgriffsspeicherteil erzeugt werden kann, der eine hohe Speicherdichte bei niedriger Geschwindigkeit aufweist. Die zweite Matrix auf dem monolithischen Speicherplättchen 35 hat eine hohe Zugriffsgeschwindigkeit zur Speicherzelle. Die Geschwindigkeit des Rückgriffs Speicherteiles und des Pufferspeicherteiles lässt sich durch optimale Konstruktion für Leistung, Dichte, Wärmeableitung und der zur Wahl einer bestimmten Zelle in den beiden Matrizen erforderlichen Decodierung erzielen.

Fig. 4· zeigt ein binäres Datenspeichersystem, das einen hierarchischen Speicher der in Fig. 3 gezeigten Art benutzt. Das Speichersystem 40 wird nach diesem Ausführungsbeispiel der Erfindung in einem Datenverarbeitungssystem benutzt, das eine bestimmte, Byte genannte, Dateneinheit adressieren kann. Ein Datenbyte besteht z.B. aus 8 binären Bits. Die Grosse des Speichersystems ist so gewählt, dass es eine Million einzeln adressierbarer Datenbytes enthält.

Das Speichersystem 40 ist so organisiert, dass der Zugriff zu 8 Datenbytes vom schnellen Pufferteil des hierarchischen Speichers 'in etwa 50 Nanosekunden oder weniger erfolgen kann, obwohl der

PO9-70-010 -7-

209829/0945

BAD

Zugriff zu Daten in einer bestimmten. Speicherzelle der . Rückgriffsspeichermatrix mehrere hundert Nanosekunden beanspruchen kann. Weiterhin werden jedesmal, wenn z, B. 8 Datenbytes vom Rückgriffsspeicherteil adressiert werden, diese 8 Datenbytes in einem Block von. 1024 .Datenbytes, in. dem . sie enthalten sind, in den schnellen Puffer des gesamten hierarchischen Speichers übertragen. Die Organisation ist so gehalten, dass "der schnelle Puffer 16 K Datenbytes enthält {die Bezeichnung K wird in Fachkreisen für die Einheit 1024 verwendet.}.

Das Speichersystem 40 der Fig. 4 benützt für jedes Bit eines 8 Byte grossen Datenwortes einen separaten Speichermodul 41. In diesem Ausführungsbeispiel enthält jeder Speichermodul eine Matrix von 128 hierarchischen Speichereinheiten, die gemäss Fig. 3 aufgebaut sind. Das Speichersystem 40 besteht aus einer Anzahl von Speichermoduln, die in einem Datenspeicherabschnitt enthalten sind und gleich der Anzahl von Datenbits in einem Datenfc wort sind. Ein anderer Abschnitt 43 enthält die internen Steuerungen

des Speichersystems 40, Fehlerermittlungs- und Korrektur einheit und DatenbezeichnungsSteuerungen, um mit einer der in dem Conti-Artikel erwähnten Methoden die Daten zu kennzeichnen, die im pufferteil der hierarchischen Speichereinheiten stehen.

PO9-70-010 - 8 -

209829/0945

Fig. 5 ist eine schemaiisehe Wiedergabe einer gemeinsamen Anordnung von herkömmlich auf monolithischen Schaltung.splättchen angeordneten Speiehereinheiten gemäss Fig. 2. Jedes der Schaltungsplättchen enthält eine !Matrix 45 von binären Datenspeicherzellen mit einer Speicherzelle an jedem Schnittpunkt 46. Am Speicherp]ättchen sind Anschlüsse zum Empfang binärer Adressbits AO bis A6. JUit Hilfe eines Wortdecodierers 47 und Worttreibers 48 werden die Adressbits AO bis A3 decodiert und erregen einen der 16 Worttreiber, um dadurch die Daten in einer bestimmten Zeile von Datenzellen zur Erzeugung von binären Signalen auf allen 8 vertikalen Matrixspalten zu veranlassen. Der Bitdecodierer 49 und die Bittreiber sowie der Abfrageverstärker reagieren auf das Adressbit A4 bis AG und lesen oder speichern binäre Daten in einer bestimmten Speicherzelle der durch den Wortdecodlerer adressierten Zeile.

Die in Fig. 6 gezeigte Speicherorganisation unterscheidet sich von der in Fig. 5 gezeigten dadurch, dass ein Puffer 51 in Form von Triggerschaltungen vorgesehen ist, um die auf den vertikalen Spalten des Speichers vorgefundene Information zu speichern. Die Zugriffszeit zur Gruppe 45 ist jetzt etwas höher gegenüber der Zeit, die erforderlich ist, um die Daten in der angewählten horizontalen Zeile

PO9-70-010 - 9 -

209829/0945 bad original .

der Speicherzellen 4G festzustellen. Die Zugriffszeit zu Daten in einer bestimmten Speicherzelle der Matrix 45 ist eine Funktion der Zeit, die für dem Wortdecodierer 47 erforderlich ist, um die Kombination von Adressbits AO bis A3 aufzulösen. Wie in dem oben erwähnten Artikel dargelegt, kann eine bestimmte Speicherzelle . im Puffer 51 mit nur drei binären Adressbits A4 bis A6 ausgewählt werden, wobei die zur Decodierung dieser Bits erforderliche Zeit kleiner ist als die für die Decodierung der vier Bits AO bis A3 be- W nötigte Zeit. Auster der Decodierung müssen die Treiber erregt,

die Abfrageleitungen geprüft und die Trigger gesetzt werden. Daher bestijnmt die Zugriffszeit zu binären Daten im Puffer 51 in hohem Grad die Leistung des Speichersystems. Das ist darauf zurückzuführen, dass nachfolgende Anforderungen für Daten an die Matrix mit grosser Wahrscheinlichkeit auf solche Daten gerichtet sind, die bereits im Puffer 51 stehen.

P Wie bereits gesagt wurde, enthält der Schnittpunkt 46 eine_v mono-

lithische Speicherzelle mit einer horizontalen Worttreiberleitung und einer vertikalen Bitabfrageleitung. In Fig. 6 sind drei Grundformen von Speicherzellen gezeigt, die an den Schnittpunkten 4G verwendet werden können. Die Schaltung 52 gehört zu den statischen Speicherzellen, d. h. wenn einmal eine binäre Null oder Eins

^PO0-⁷⁰-⁰¹⁰ 209829/09Xs

BAD

in der Zelle gespeichert wurde, wird sie dort festgehalten, bis -. sie durch nachfolgendes Einschreiben einer anderen binären Information verändert wild. Die Schaltung 53 stellt eine dynamische Speicherzelle dar, die auf der Ladung und Entladung von Kapazitäten beruht. Die Ladung auf der Kapazität in dieser Speicherzelle muss

periodisch regeneriert werden. Für das anschliessend zu beschreibende Ausfuhrungsbeispiel wird diese Art der Speicherzelle gewählt. Die Schaltung 54 stellt ,ein Schieberegister dar, das z. B. aus 8 einzelnen Speicherstellen besteht. Die einzelnen Stufen können statische oder dynamische Speicherzellen sein. Bei dieser Schaltung sind weitere Steuerinformationen erforderlich, um einzelne Daten innerhalb eines Jeden Schieberegisters zu bezeichnen.

Die Fig. 7, 8 und 9 zeigen verschiedene Formen, die eine selbständige hierarchische Speichereinheit auf einem monolithischen Plättchen 35 nach den in Fig. 3 und 6 angegebenen G rundzügen annehmen kann. Die grundsätzliche Organisation umfasst eine erste Matrix binärer Speicherzellen 55 und eine zweite derartige Matrix Eine erste Wahl einrichtung 57 empfängt eine Anzahl von binären Adressbits Aw zur Erregung der Worttreiberleitungen, wie sie in Fig· 6 gezeigt sind. Eine zweite Wahleinrichtung 58 empfängt die Adressbits Ab zur Weitergabe an den Bitdecodierer 49, Fig. 6. AuBserdem enthält die zweite Wahlein richtung eine Puffersteuer-

PO9-70-010 - 11 -

209829/0945

schaltung 59 zur Steuerung der Arbeitsweise dor zweiten SpeicherzeUenmatrix 56. Eingabe-/Ausgabe-Einrichtungen 60 sind für die Uebertragung binärer Daten zu und von den Speicherzellen der zweiten Matrix 56 vorgesehen.

Im einzelnen bilden mehrere Speichereinheiten gemäss den Fig. 7 bis 9 auf einer Matrix einen Speichermodul. Die Wortwahladressbils werden am Anschluss 61 empfangen und die .- ψ Bitwahladressbits am Anschluss 62. Zu speichernde Daten werden

am Anschluss 63 empfangen und auszulesende binäre Daten stehen am Anschluss 64. Zur internen Steuerung des Pufferbetriebes *. dient der Anschluss 65. Wenn die Speichereinheit in einer zweidimensionalen Matrix ausgebildet ist, erfolgt die Wahl einer bestimmten Einheit in der Matrix an einem UND-Glied 66 aufgrund von Wahlsignalen an den Anschlüssen 67 und 68.

k Die erste Matrix einer jeden Einheit umfasst 64 Wortleitungen,

Cl bis 63 und 16 Bitleitungen, 0 bis 15. An jedem Schnittpunkt einer Wort- und einer Bitleitung ist die Speicherzelle 69, vorzugsweise des bei 53 in Fig. 6 gezeigten Typs vorhanden. Eine zweite

Anordnung kann eine Speicherzelle enthalten, wie sie bei 52 in I^rig- 6 gezeigt ist. Je nach Form der Speicherzelle 69 kann die

ΙΌ9-70-010 - 12 -

209829/0945

BAD ORIGINAL

Verbindung zwischen der ersten Matrix 55 und der zweiten Matrix 56 bei einer statischen Zelle nur Verbindungsleitimgen, bei einer dynamischen Zelle jedoch ein dazwisehengeschaltetes Uebertragungsregister sein.

Um eine der 64 Wortleitungen zu wählen, muss die erste Wahl- · einrichtung 57 6 binäre Adressbits am Anschluss 61 empfangen. Um eines von 16 binären Bits auf den Bitleitungen zu wählen, muss die zweite Wahleinrichtung 58 4 binäre Adressbits am Anschluss 62 empfangen. Die UND-Glieder 70 werden durch die zweite Wahleinrichtung 58 so geschaltet, dass sie Daten auf die zweite Matrix 56 vom UND-Glied 71 übertragen, welches durch die Eingangsdaten und die vom UND-Glied 66 vorgenommene Einheitenwahl eingeschaltet wurde. Zum Auslesen der zweiten Matrix 72 wird das UND-Glied 70 an ein UND-Glied 73 geschaltet, welches durch das UND-Glied 66 für die Einheitenwahl so geschaltet wurde, dass es ein Ausgangssignal an den Anschluss 64 liefert.

Fig. 8 zeigt eine Speichereinheit, die mit Schieberegistern am Schnittpunkt der Wort- und Bittreiberleitungen aufgebaut ist, wie sie bei 54 in Fig. 6 gezeigt sind. Ausser der ersten Wahleinrichtung 57 zum Wählen einer bestimmten Zeile des Schieberegisters 54 sind

1'00-70-0K) · - 11 -

2 0 9 Π 2 9 / 0 9 A δ BAD ORIGINAL

zusätzliche Scliiebesteuerschaltungcn 74 vorgesehen zur Bezeichnung be.slimmter stellen innerhalb eines jeden Schieberegisters 54.

Fig. 9 zeigt ein anderes nachfolgend zu beschreibendes Ausführungsbeispiel, worin die erste Speicherzellenmatrix 55 im wesentlichen aus nur einer Zellenzeile besteht, in welcher jede Zelle der ersten Matrix ein mehrere Stufen enthaltendes Schieberegister 75 umfasst. Jedes Schieberegister 75 der ersten Matrix ist luit einem entsprechenden Schieberegister 76 mit einer wesentlich kleineren Anzahl von Schieberegisterstufen verbunden. Obwohl das Schieberegister 75 und das Schieberegister 76 gleich ausgeführt sein können und die gleiche Geschwindigkeit haben, lässt sich die Zugriffszeit zu Daten in der hierarchischen Speichereinheit dadurch herabsetzen, dass der Inhalt des kleinen Schieberegisters 76 relativ schnell bestimmt werden kann gegenüber der langen Zeit, die erforderlich * ist, um Zugriff zu einer bestimmten Stufe des grossen Schieberegisters 75 zu erhalten.

Jeder Speichermodul 41 der Fig. 4, welcher zum Aufbau eines ganzen Hpeichersystems 40 benutzt wird, ist vorzugsweise so

!»09-70-010 - 14 -

2,9/0945 BAD

angelegt, wie es in Fig. 10 gezeigt ist. Eine Gruppe hierarchischer Spoichereinheilen oder Plättchen 35 wird auf dem Modul 41 angeordnet. Auf einem Plättchen 35 bezeichnete Anschlüsse sind im Zusammenhang mit Fig. 7 beschrieben und in Fig. 10 gezeigt. Fast alle Anschlüsse der Speichereinheiten 35, die Anschlüsse 61 zum Empfang von Wortwahladressbits WO bis \V5, der Anschluss 72 für die Hitwahladressbits bO bis b3, der Eingabe-/Ausgabe-Anschluss 63/64 sowie der Anschluss 65 zum Empfang von Steuersignalen für den Puffer sind gemeinsam.

Jeder Modul 41 hat einen Anschluss 80 zum Empfang von Puffersteuersignalen von dem Steucrabschnitt 43 der Fig. 4. Die Uebertragung von binären Daten von und zu jedem Speichermodul erfolgt am Eingangsanschluss 81 und am Ausgangsanschluss 82.

Alle hierarcliischen Speicher einheit en 35 reagieren auf an jedem Sleuermodul 41 empfangene Adress- und Steuersignale gleich. Die Adressbits WO bis W5 und bO bis b3 und die Puffersteuersignale am Anschluss 80 veranlassen alle Speichereinheiten 35 zum Zugriff zu einer bestimmten Speicherzelle in der ersten langsamen Matrix 55 für die Speicherzellen der schnellen Matrix 56.

POi)-70-010 - 15 -

209829/0945

BAD ORIGINAL

Wie in Fig. 10 gezeigt ist, sind die Eingabo/Ausgabe-Anschlüsse * 63/G4 jeder hierarchischen Speichereinheit 35 mil den Anschlüssen 81 bzw". 82 des SpeieherinoduLs verbunden. Um den Speichermodul zu einem Zugriff zu einem einzigen Bit zwecks Zugriffs zu einem bestimmten Wort im Speichersystem 40 der Fig. 4 zu veranlassen, ist die Wahleinrichtung für die hierarchischen Speichereinheiten vorgesehen, die nur eine der Speichereinheiten 35 wirksam werden lässt. Die Wahl einer bestimmten Speichereinheit 35 auf dem Modul P erfolgt durch einen Horizontaldecodierer 83 und einen Vertikal-

decodierer 84, die auf Adressbits CO bis C3 bzw. C4 bis C6 ansprechen.

Der Decodierer 83 decodiert die Adressbits CO bis C3 für die 16 horizontalen Wahlleitungen, die an den Anschluss 68 aller Speichereinheilen 35 angeschlossen sind. Der vertikale Decodierer 84 reagiert auf die Adressbits C4 bis C6 für die 8 vertikalen Wahlleitungen, ■ ψ welche an den Anschluss 67 aller Speichereinheiten 35 angeschlossen

sind. Die Erregung einer bestimmten hoz'izontalen und einer bestimmten vertikalen Wahlleitung wird am UND-Glied 66 der gewählten Speiche reinheit 35 wirksam und schaltet dadurch das Eingangs-UND-Glied 71 oder das Ausgangs-UND-Glied 73 der gewählten Speichereinheit 35 ein, damit dieses mit dem Benutzersystem über die Anschlüsse 81 bzw. 82 in Verbindung tritt.

209829/ 0 9A5

PO9-70-010 -16- _bAq

Jetzt kann die Gesamlkapazität des Speichersystem« 40 dor Fig. errechnet werden. Es sind 64 Speichermoduln 41 vorhanden, von denen jeder eine Matrix von 128 Speichoreinheiten 3ö und davon jede wieder 1024 Speicherzellen für insgesamt 1'048*576 Bytes enthält. Die Kapazität des Ilochgeschwindigkeits-Pufferteiles des Speichersystems lässt sich ebenfalls eri*echnen. Jede Speicher-"einheit 35 hat 16 schnelle Pufferpositionen. Jeder Modul 41 enthält 128 Speichereinheiten und die 64 Spoichermoduln haben daher 16K Bytes im Uochgeschwindigkcitsspeicher.

Die Fig. 11 zeigt binäre Adressbits, die zur Adressierung eines der l^f048'576 Bytes im Speichersystem 40 verwendet werden. Die Adressbits BO bis B2 bezeichnen eines der 8 aus dem Speichersystem adressierten Bytes. Die binären Bits CO bis C6 wählen eine bestimmte Speichereinheit 35 auf jedem Modul, die binären Bits b0 bis b3 wählen eine der 16 Bitleitungen und die Bits WO bis W5 eine von 64 Worttreiberleitungen. Wie aus Fig, 11 zu ersehen ist, können IK aufeinanderfolgender Datenbytes vom IJochgeschwindigkeitsteil des Speichersystems adressiert werden, indem nur der Eingang zu den Decodierern 83 und 84 bei jedem Modul so geändert wird, dass eine andere Speichereinheit 35 gewählt wird. Die Einstellung

PO9-70-010 - 17 -

BAD ORIGINAL 209829/0945

der Bitwahlloitungen oder Wortwahl leitungen, in jeder Speichereinheit 35 braucht nicht geändert zu werden. Nur die 4 Wahladressbits bO bis b3 müssen geändert werden, um Zugriff zu einer anderen Speicherzelle innerhalb des Pufferteiles einer jeden Speichereinheit 35 zu erhalten. Daher stehen vom Hochgeschwindigkeitsteil des Speichersystems 16K Datenbytes zur Verfügung.

Ein weiteres wichtiges Merkmal der Speicheranordnung besteht || darin, dass alle 128 Speichereinheiten 35 auf allen 64 Moduln 41

gleichzeitig Daten aus der langsamen Speichermatrix in die schnelle Matrix übertragen, so dass IK Datenbytes in der schnellen Speichermatrix zur Verfügung stehen.

Fig. 11 zeigt die Bezeichnung verschiedener Adressbits als Buchadressbits und Seitenadressbits. Die Bezeichnung Buch und Seite wird in der Literatur bei der Beschreibung von Puffersystemen ^ benutzt zur logischen Unterteilung der zwei Speichereinheiten.

Der Ausdruck Sektor und Block wird ebenfalls manchmal benutzt. Die Fig. 12 und 13 zeigen zwei Formen von Buch- und Seiten-Speicherunter-teilungen und zwei Formen der Puffersteuerung. Die Puffersteuerung bezieht sich grundsätzlich auf die Notwendigkeit, die Daten zu kennzeichnen, die aus dem langsamen Rückgriffs-

PO9-70-010

209829/0945 bad

speicher in den schnellen Pufferspeicher übertragen wurden, um festzustellen, ob ein Zugriff im Pufferspeicher erfolgen kann.

Der in Fig. 12 gezeigte Rückgriffspeicher, welcher ein dreidimensionaler Kernspeicher ist, ist logisch unterteilt in eine Anzahl von Büchern 0 bis N. Jedes Buch ist in eine Anzahl von Seiten 0 bis η unterteilt. Jede Seite innerhalb des RückgriffSpeichers besteht aus 64 Datenbytes. Die werthohen Bits einer Datenverarbeitungsadresse bezeichnen ein bestimmtes Buch, die nächstniederen Bits eine Seite dieses Buches, und die wertniedersten Bits ein bestimmtes Byte innerhalb einer Seite.

Der zum Rückgriffspeicher gehörende Puffer ist ebenfalls in Bücher und Seiten unterteilt. Der Puffer, ein kleinerer monolithischer Hochgeschwindigkeitsspeicher, kann nur Informationen von 16 Büchern speichern. Für jede Seite eines Buches ist im Puffer eine Stelle vorhanden. Die Verbindung des Rückgriffsspeichers und des Pufferspeichers ist so, daß für jeden Zugriff zum Rückgriffsspeicher 64 Datenbytes auf den Puffer übertragen werden.

PO9-7O-O1O 20982 97 Q^ 45

Um die Identität der Dat'en im Puffer der Fig. 12 /.u bestimmen, sind IG Assoziativregister 85 vorgesehen, die die Buchadresse des Rückgriff κ ,Speichers für die Seiten enthält, die im Puffer, stellen. Jeder Zugriff zum Rüekgriffsspeic-her liefert Informationen von nur einer Seite. Daher gibt es für jedes Register im Puffer einen zugehörigen Trigger 86, welcher die betreffenden Seiten bezeichnet. Jedesmal, wenn Daten im Speichersystem zu adressieren sind, werden die Buchadressbits der Speicheradresse verglichen mit dem

Inhalt der 16 zugehörigen Register 85. Wenn Informationen aus dem Buch im Puffer stehen, zeigt eines der 16 Register eine Uebereinstimmung an und gibt den Teil des Puffers an, welcher die Daten enthält. Die Buchadresse muss nicht nur übereinstimmen, sondern es muss auch der zu der gewünschten Seite des Buches gehörende Trigger 86 gewählt sein. Wenn die Seite vorher nicht adressiert

worden war, wird die 64 Bytes grosse Seite jetzt adressiert und in die entsprechende Stelle im Puffer gesetzt. Wenn die Buchadress-

bits nicht mit dem Inhalt eines der Assoziativrogistei* 85 übereinstimmen, können verschiedene Algorithmen angewandt werden, um aus dem Puffer die Daten zu eliminieren, die wahrscheinlich in nächster Zukunft nicht mehr gebraucht werden. Diese Elimination kann logisch durch Rückstellung aller gültigen Seitentrigger 86, die zu dem Abschnitt des Puffers gehören,

PO9-70-010 - 20 -

2 0 9 8 2 9 / 0 9 4 S _BAD ORIGINAL

erfolgen. Wenn die neuen Daten adressiert werden, wird , das Assoziativregister mit den neuen Blockadressbits fort- . geschrieben,

Fig. 13 zeigt eine andere Form der Puffersteuerung. Wieder ist der Rückgriffsspeicher in Bücher 0 bis N und Seiten 0 bis η unterteilt. Ia dieser speziellen Anordnung besteht jede Seite aus 32 Datenbytes und ist in zwei Datenblocks von je 16 Bytes unterteilt.

Die Anschlusstelle zwischen dem Speicher und dem Puffer ist für die Uebertragung von nur 16 Datenbytes für jeden Zugriff zum Speicher ausgelegt.

Bei der in Fig. 13 gezeigten Puffersteuerung ist ein Verzeichnis 87 vorgesehen. Das Verzeichnis 87 und der Puffer sind logisch in einen hohen (III) und einen niedrigen (LO) Abschnitt unterteilt. Puffer und Verzeichnis 87 sind weiterhin in Seiten O bis η unterteilt. Die Identität der Daten im Puffer wird vom Verzeichnis 87 bestimmt. Die Seite O von einem der Bücher O bis N wird immer in den zur ■ Seite O gehörenden hohen oder "niedrigen Teil des Hochgeschwindigkeitspuffers gesetzt. Das Verzeichnis muss daher das Buch angeben, von dem die Seite kam. Da zwischen Speicher urid Puffer nur 16 Bytes

PO9-70-010 - 21 - BAD ORIGINAL

209 82 9/094 5

übertragen werden können, müssen unabhängige Zugriffe zu den beiden Blocks innerhalb einer Seite erfolgen. Trigger 88 geben an, welcher Block tatsächlich in den Puffer übertragen wurde.

In Fig. 13 liefert jeder Zugriff zu Daten im Speichersystem Buchadressbits, Seitenadressbits, Blockadressbits und Byteadressbits. Die Seitenadressbits werden zum Adressieren des Verzeichnisses 87 benutzt. Die beiden Eintragungen im Verzeichnis, die zur Seite gehören und die Identität der Bücher im Puffer wiedergeben, werden mit der Buchadresse der angeforderten Daten verglichen. Wenn die Daten im Puffer stehen, stimmt eines der beiden Buchadressbits aus dem Verzeichnis mit den Buchadressbits der Daten überein und zeigt dadurch an, dass die Daten entweder im hohen oder im niedrigen Abschnitt der bezeichneten Seite stehen und geben ausserdem Block und Bytelage innerhalb des Puffers an.

Wenn das Verzeichnis 87 mit den Seitenadressbits adressiert wird und die Adressbits zur Buchbezeichnung im Verzeichnis nicht mit der Buchadresse übereinstimmen, kann die Information des Puffers im oberen oder unteren Abschnitt mit jedem geeigneten Auswechselalgorithmus gelöscht werden, um Informationen aus dem Speicher einzuschieben. Während die neuen zur angeforderten Seite gehörenden Daten in den Puffer eingesetzt werden, wird die Identität des Buches, von welchem die Seite kam, in der entsprechenden Verzeichnisstelle gespeichert.

209829/0945 ^BAD

Fig. 14 zeigt die logische Unterteilung eines Rückgriffsspeichers und eines Puffers in Bücher und Seilen, die im Zusammenhang mil den Fig. 7 bis 10 beschrieben wurde. Der in Fig. 4 gezeigte 1 Megabyte grosse Speicher wird logisch in 128 Bücher mit je 8 Seiten von 1024 Bytes unterteilt. Die logische Unterteilung des Pufferteiles des Sp eicher systems wird entsprechend der Fig. 13 durchgeführt. Das heisst, der Puffer wird in einen oberen und unteren Abschnitt unterteilt,, wodurch IK- By te-- Seite η von zwei der möglichen 128 Büchern in einem Abschnitt des Puffers zusammen mit der jeweiligen Seitenzahl festgehalten werden. Daher muss entsprechend Fig. 13 ein Verzeichnis auf einem Modul im Abschnitt 43 der Fig. 4 angelegt werden für die Datenidentifikation und -steuerung.

Die vorher im Zusammenhang mit den Fig. 7 bis 10 besprochenen Konfigurationen bezogen sich auf hierarchische Speicher, die aus 64 Wortzeilen und 16 Bitzeilen bestehen. Diese Bezeichnungen gelten auch für die Adressbitbezeichnungen in Fig. 11. Die logische Unterteilung des Rückgriffsspeichers und des in Fig. 14 gezeigten Puffers wird dadurch erreicht, dass man eines der BiUvahl-Adressbits für die Bezeichnung einer· Buchadresse verwendet. Dadurch werden effektiv zwei Bitleitungen zusammengefasst und 128 Bücher mit je 8 Seiten erzeugt. Die logische Implementierung wird anschliessend

PO9-70-010 209829/0945

im Zusammenhang mit Fig. 15 beschrieben. Grundsätzlich werden z. B. die Bitleitungen O und 1 einer jeden hierarchischen Speichereinheit zur Seite O kombiniert und immer entweder auf den unteren oder oberen Teil des Abschnittes 0 des Puffers übertragen. ·

Wie bereits erwähnt und bei 90 in. Fig. 14 dargestellt, werden jedesmal, wenn das Speichersystem, zur Datenübertragung von der langsamen Matrix einer jeden Speiche reinheit aufgerufen wird, alle 128 hierarchischen Speichereinheiten auf allen 64 Speichermoduln aktiviert, was zur Uebertragung \tn IK Datcuibytes in den Pufferabschnitt des Speichersystems führt. Dadurch wird gegenüber herkömmlichen, in den Fig. 12 und 13 gezeigten Speichern die Informationsmenge wesentlich erhöht, welche zwischen dem Rückgriffsspeicher und dem Puffer bei jedem Zugriff zum Rückgriffs spei eher übertragen wird.

Das bevorzugte Ausführungsbeispiel arbeitet mit wechselstromstabilen ™ binären .Datenspeicherzellen, die eine periodische Regenerierung

benötigen, um die gespeicherten Daten zu halten. Die Organisation einer selbständigen hierarchischen Speichereinheit, die mit solchen Zellen arbeitet, ist in den Fig. 15 und 16 gezeigt. Ausserdem wird auf Fig. 7 verwiesen. Jede der aus der ersten Matrix binärer Speicherzellen 55, Fig. 7, hervorgehenden 16 Bitleitungen erfordert einen

PO9-70-010 - 24 -

209 8 29/09 45

Abfrage verstärk er, eine vorübergehende Speicherung der Daten und einen Treiber, um die durch einen der 64 Worttreiber adressierte Information in die Speicherzelle zurückzuschreiben. Die als Uebergan^Hregister bezeichnete Regenerierimgsschaltung ist bei 91 in Fig. 15 gezeigt. Verschiedene Teile in' Fig. 15, die bereits in Fig. 7 beschrieben sind, erhielten entsprechende Bezeichnungen. Dazu gehört die zweite Hochgeschwindigkeitsmatrix 56, die zweite Wahleinrichtung 58, das UND-Glied 71 zum Schreiben von Daten in das Speichersystem sowie das UND-Glied 73 zum Auslesen von Daten aus dem Speichersystem.

Im Zusammenhang mit Fig. 7 und 15 wird daran erinnert, dass die erste Matrix binärer Datenspeicherzellen in 64 χ 16 Speichereinheiten angeordnet ist, von denen jedes Bit einer Datenseite zugehört. Es sind 8192 Datenbits pro Seite, und jedes Bit steht in einer der 8192 Speichereinheiten des Speichersystems. Auf jeder hierarchischen Speiche reinheit befindet sich ausserdem das 16-Bit-Uebergangsregister 91 und eine 16 Bit grosse zweite Matrix 56 der Pufferzellen. 16 Seiten von momentanem Interesse werden im'IIochgeschwindigkeitsteil des Speichersystems gespeichert. Das Uebergangsregister 91 wird in der meisten Zeit zur Regenerierung von in der ersten Matrix gespeicherten Seiten benutzt und regeneriert gleichzeitig 16 Seiten. Es steht ausserdem zur Uebertragung ausgewählter Seiten von der ersten in die zweite Matrix zur Verfügung.

BAD ORIGINAL PO9-70-010 - 25 -

209829/0945

Fig. 3 3 zeigt die Schaltung, welche die erste Matrix 55 mit der zweiten Matrix 56 verbindet und das vorher erwähnte Uebergangsregisloi* 91 enthält. Die zweite Wähleinrichtung umfasst einen Decodierer 9G, der die Adressbits bl bis b3 decodiert auf eine von 8 Wahlleitungen, die zum oberen und unteren Abschnitt des Puffers 56 über die UND-Glieder 97 bzw. 98 führen. Der HI- Eingang 99 und der LO-Eingang 100 kommen von den Steuermoduln des Speichersystems. Die 16 Positionen des Uebergangsregisters 91 können einzeln durch das Ausgangssignal eines Decodierers 101 eingeschaltet werden, der auf die Adressbits bO bis b3 reagiert. Wie bereits gesagt, schaltet der Decodierer die Uebertragung eines binären Bits zwischen dem oberen oder unteren Teil einer Position im Puffer 56 und einer von zwei Positionen im Uebergangsregister 91 ein, d.h. die Positionen 0 oder 1 des Registers 91, die die Seite 0 der Unterteilung darstellen, werden übertragen auf die Position 0 des Puffers 56. In gleicher Weise stehen die Positionen 2 oder 3 des Registers 91 mit der Position des Puffers 56 in Verbindung.

Die eigentliche Datenübertragung zwischen dem Register 91 und dem Puffer 56 erfolgt mit dem Rest der in Fig. 15 gezeigten Schaltung aufgrund von Daten, die auf eine rechte oder linke

PO9-70-010 - 26 -

209829/0946

2-Richtungs-Leitung 102 gesetzt werden. Die Eingabe von Daten in das Register 91 oder in den Puffer 56 erfolgt durch einen rechten oder linken Treiber 103. Die Abfühlung von Daten in einer bestimmten Position des Registers 91 oder des Puffers 56 erfolgt durch einen rechten oder linken Abfrageverstärker 104.

Die Uebertragung von Daten aus der ersten Matrix in die schnelle Puffermatrix 56 erfolgt in drei Schritten. Zuerst wird ein Block der 16 Seiten, der die gewünschte Seite enthält, in das Uebergangsregister 91 gelesen. Von dort wird, nach Bestimmung durch den Decodierer 101, die gewünschte Seite durch die Abfrageverstärker über ein ODER-Glied 105 auf eine rechte oder linke Verriegelung 1OG übertragen, je nach der Erregung von "Strobe rechts" oder "Strobe links" durch den Steuermodul. Von der gewählten Verriegelung werden die Daten auf ein ODER-Glied 107 über das rechte oder linke UND-Glied 108 und die Treiber 103 in eine von zwei Positionen im Puffer 56 übertragen, die durch die zweite Wahleinrichtung 58 bestimmt wird. Da alle hierarchischen Speichereinheiten dieselben Kommandos empfangen, wird eine ganze Seite von 1 K Bytes übertragen. ,Einzelne binäre Bits sowohl im Puffer 56 als auch im Uebergangspuffer 91 sind direkt adressierbar durch die Decodierer 96 und 101, die auf Adressbits b0 bis b3 vom Datenverarbeitungssystem

PO9-70-010 - 27 - _{ßAD 0R|Q|NAL}

209829/0945

ansprechen. Die direkte Adressierung auf diese Weise hat zwei " Vorteile. Eingabe-/Ausgabe-Operationen können direkt in den Uebergangspuffor 91 über eine Datenleitung 109 ohne Beeinflussung der im Puffer 56 stehenden Seiten vorgenommen werden, und da der Uebergangspuffer 91 16 Seiten aufnehmen kann, kann ausserdem eine geeignete Steuerschaltung vorgesehen werden, um die Uebertragung mehrerer nebeneinanderliegender Seiten aus dem Uebergangspuffer 91 in den Hochgeschwindigkeitspuffer 56 in wesentlich kürzerer Zeit zu ermöglichen, als für die Uebertragung einer fc Seite benötigt wird.

Für die Einteilung von Rückgriffs speicher und Pufferspeicher sind in dem oben erwähnten Artikel von Conti und im Zusammenhang mit den Fig. 12 bis 14 verschiedene Schemata erwähnt. Sie reichen von der vollassoziativen Einteilung, bei der jede Seite im Rückgriffsspeicher auf jedem Platz im Puffer stehen kann, bis zur starren Einteilung, bei der eine Seite aus dem Rückgriffsspeicher nur an einer

»bestimmten Stelle im Puffer stehen kann. Wenn die Speiche rhierarchie vollassoziativ eingerichtet ist, müssen alle AdreRsbits angeforderter Daten verglichen werden mit identifizierenden Adressbits, die zu jeder Seite im Puffer gehören. Eine Analyse der Verwendung von grossen Seiten, wie sie im Vorliegenden angewandt wird, hat gezeigt,

ΙΌ9-70-010 - 28 -

BAD ORIGINAL 209829/0945

dass zwei Seiten pro KJas.se '.'ine wesentliche Loistung.svei·- besserung gegmüber einer Seite pro Klasse ergibt und ausserdem die Basis lieiurt zur Aufteilung des Jlochgeschwiüdigkeitspuffers 50 in einen oberen und unteren. Abschnitt, wodurch der Rückgriffsspeicher 55 in die in Fig. 14 gezeigte Konfiguration unterteilt wird. Vom Standpunkt der Steuerung aus sind zwei Seiten pro Klasse wirkungsvoller als höhere Assoziativebenen. Wenn die angefordei-ten Daten im Puffer 5G stehen, können sie nur an einer von zwei Stellen sieben, und man kann einen Decodierer 96 vorsehen, der beide Stellen ökonomisch absucht. Da im Verzeichnis relativ wenige Seiten stehen, kann das Buch, aus welchem sie kommen, identifiziert werden, bevor der Inhalt des Puffers 56 zur Verfügung steht. Die Suche im Datenbezeichnungsverzeichnis erfolgt gleichzeitig mit der Decodierung zum Zugriff zu einer bestimmten Position des Puffers 56. Das Verzeichnis 87 der Fig. 13 kann aus Speicher-

einheilen hergestellt sein, die mit denen identisch sind, welche für das Speichersystem als Ganzes verwendet werden. Der Datenspeichermodul ist nur für die Aufnahme der Adressbits bO bis b3 und WO bis W5 vom Datenverarbeitungssystem erforderlich und benötigt keine Plättchen-Wahldecodierung. Die Seitenadressbits bO bis b'2 werden zur Adressierung des Verzeichnisses zwecks Auslesen der Datenbezeichnungsbits bO bis b3 und WO bis W5 für den

BAD ORIGINAL PO9-70-010 - 29 -

209929/0945

oberen oder unteren Teil des Puifor.s 56 benutzt, die mit der jeweils adressierten Seite verbunden sind. Der Datenmodul nutzt die adressierten Buchadressbits zum Vergleich mit den Buchadressbits, die vom Datenverarbeitungssystem als Adressinformation an das Speichersystem- geliefert wurden.

Bei der Einleitung eines Zugriffs des Datenspeichersystems adressiert die Steuerung über den Decodierer 9G gleichzeitig P beide zuzuordnenden Seitenstellen im Puffer 5G, wo das gewünschte

Wort stehen kann. Da die Decodierung auf dem Datenmodul keine hierarchischen Speicherdecodierungen und Wahlen erfordert, sind die Buchbezeichnungsbits eines jeden der beiden Abschnitte im Puffer 56 bekannt, bevor ein Zugriff über die UND-Glieder 71 oder 73 erfolgen kann. Wenn erwartungsgemäss einer der beiden Teile des Puffers 56, die zu der jeweiligen Seitenzahl gehören, die Daten aus dem angeforderten Buch enthält, liefert der Modul Ein-

* schaltsignale 99 oder 100 an die UXD-Glieder 97 oder 98.

Wie bereits erwähnt, sind der Decodierer 96 und ein vergleichbarer zum Datemnodul gehörender Decodierer nur zur Decodierung von drei Adressbus und für einen Adressenvergleich erforderlich, um die Signale 99 oder 100 zu erzeugen. Gleichzeitig muss die Speicher-

PO9-70-010 - 30 -

209829/0945 BM> <*"**'

einheitenwahl auf jedem dor Speichcrmoduln 41 durch die Decodierer 83 und 84 der Fig. 10 erfolgen. Diese Decodierung muss auf sieben Adressbits so ausgeführt werden, dass zu dem Zeitpunkt, an welchem das Einheitenwahlsignal am UND-Glied 71 oder 73 erzeugt wird, die Daten für den Zugriff zu oder von dem Puffer 56 zur Verfügung stehen.

Wenn der Datenteil des Speichersystems feststellt, dass die angeforderten Daten nicht im Puffer 56 stehen, wird weder das Signal 99 für den oberen noch das Signal 100 für den unteren Teil erzeugt und kein Zugriff zu den Speicherzellen des Puffers 56 vorgenommen. In diesem Fall läuft der Zugriff zu Daten im Rückgriffsspeicher 55 zu dem Punkt weiter, wo jede der hierarchischen Speichereinheiten Daten von der gewünschten Seite im Uebei-gangspuffer 91 stehen hat. Die gewünschte Seite aus dem Uebergangspuffer 91 muss entweder in den oberen oder unteren Abschnitten des Hochgeschwindigkeitspuffers 96 gesetzt werden, der zu der geforderten Seite gehört.

Diese Uebertragung erfolgt auf allen hierarchischen Speichereinheiten, wenn die Buchbezeichnungsbits der angefordei'ten Seite im •entsprechenden oberen oder unteren Teil des Verzeichnisses gespeichert sind und dadurch die Signale 99 für den oberen oder 100 für den unleren Teil and den UND-Gliedern 97 oder 98 erzeugt.

BAOOR₁C₃₁NAt

Si

Welcher, der beiden Abschnitte des Puffer;·.; 5G, die zu der· adressierten Seite gehören, die neue Seite aufnehmen soll, lässt sich leicht im Daten- und - Steuerjnodul festlegen. Aussei· den 14 Bits, die zur Bezeichnung der beiden zu der jeweiligen Seitenzahl gehörenden Bücher benötigt werden, können weitere Bits für Ersatzalgorithmen vorgesehen werden. In der adressierten Information im Verzeichnis brauchen bloss ein oder zwei binäre Bits vorgesehen zu werden für eine Anzeige, welche der beiden P Seiten zuletzt aus dem Rückgriffsspeicher 55 in den Pufferspeicher

übertragen wurde und somit festzuhalten ist. Ein anderer Algorithmus kann in den zusätzlichen Bitstellen eine Anzeige dafür liefern, welche der beiden Seiten als letzte benutzt oder verändert wurde.

Steuerungen ausserhalb des Speichersystems schalten das UND-Glied 71 ein, wenn Daten vom Datenverarbeitungssystem auf das Speichersystem zu übertragen sind. Bei einer als ^MDurchspeicherung^M bekannten Technik werden die Daten immer in der adressierten Stelle im Rückgriffsspeicher gespeichert, und wenn die Seite im Puffer 56 steht, werden diese Daten auch dort gespeichert, um in beiden Speichern identische Daten zu halten.

POO-70-010 - 32 -

20982Π/0946 BADORiGINAL

Die in Fig. 12 gezeigte Schaltung Lsi als PuftVrspeicherung bekannt. Dabei, wird bei jodein Datenzugriff, sei es zum Speichern neuer Informationen in eine Stellt; oder zum Dntonlesen aus einer Stelle des Spoiehorsystems, eine bestimmte Stelle im Ilochgeschwindigkeitspuffer 56 adressiert. Wenn feststellt/ dass die zu lesende oder einzuspeichernde Seite nicht im Puffer 5G steht, muss ein "Seitenüberlauf" erfolgen. Wie bereits erwähnt, kann jede beliebige Zahl von Auswechselalgorilhmen angewandt werden, um festzustellen, ob die im oberen oder unteren Abschnitt des Puffers enthaltene und zu verändernde Seite in die Rückgriffsspeicherstelle zurückübertragen werden soll. Der für die Fig. durchgeführte Algorithmusabruf vor Speicherung ist ein Schema, welches den Abruf von Daten aus dem Rückgriffsspeicher gestattet, bevor die Daten im Puffer in ihre zugewiesene Stelle im Speicher übertragen werden.

Durch Aufteilung der Verbindung zwischen dem Register 91 und dem Puffer 5G in rechte und linke Abschnitte entsteht eine Zwischenstufe für die zu ersetzende Seite, so dass die neue Seite aus dem Rückgriffs- «peicher direkt in den Puffer übertragen werden kann. Die im Puffer 56 zu ersetzenden Daten werden durch den Decodierer 96 gewählt und in die rechte oder linke Verriegelung 106 gesetzt,

BAD ORlOlNAL

POO- 70-0 JO - 33 -

209829/0945

während der Zugriff zum Rückgriffsspeieher erfolgt. Wenn die Daten in das Register 91 gesetzt sind, kann dieses durch den Decodierer 101 zur Uebertragung über den Abfrageverstärker 104, das ODER-Glied 105 und die gegenüberliegende Verriegelung 10ß sowie das UND-Glied 108, das ODER-Glied 107, den Treiber 103 "* in die gewünschte Stelle im Puffer 56 veranlasst werden. An diesem Punkt werden die Daten in die richtige Lage im Puffer 56 gesetzt und durch das UXD-Glied 73 weitergeleitet. Zu diesem Zeitpunkt kann der Eückgriffsspeicherteil erneut aufgerufen werden, um vorher in der Verriegelung 106 gehaltene Daten in das Uebergangsregister 91 zu bringen, damit sie hinterher in die richtige Lage im Rückgriffsspeicher gesetzt werden. Das Benutzersystem braucht nicht verzögert zu werden, \vährend das Speichersystem die ersetzte Seite aus dem Pufferspeicher 56 in den Rückgriffsspeicher 55 überträgt.

Wie bereits gesagt, besteht die Speicherzelle im Rückgriffsspeiche rteil 55 aus einer Schaltung, die periodische Regenerierung erfordert. Fig. 16 zeigt eine Form der Schaltung im Datensteuermodul zum Zugriff zum Rückgriffsspeicher sowohl zur Regenerierung als auch Uebertragung von Daten in den Puffer. Die Regenerierungszyklen werden durch einen 6-stelligen Binärzähler 110 und einen

PO9-70-010 - 34 -

2098 29/0945 BAD ORIGINAL

Ringzähler ΠΙ mit 8 Stell en gesteuert, die vorwärts oder rückwärts zählen können. Wenn ein bestimmtes Wort im Rückgriffsspeicher regeneriert werden soll, bewirken Taktgeber 112, UND-Glied 113 und die Aenderungen des Binürzählers HO die Datenübertragung von allen 16 Stellen des adressierten Wortes in den Uebergangspuffer 91 .zur nachfolgenden Regenerierung der Daten. Weiter schaltet jeder Regenerierung«zyklus den Binärzähler 110 auf die nächstfolgende Wortadresse für die Regenerierung. Durch das UND-Glied 114, Inverter 115 'und ODER-Glied 116 erfolgen Zugriffe zum Rückgriffsspeicherteil einer jeden Speichereinheit in aufeinanderfolgenden Taktzykien solange, wie das Datenverarbeatungssysteirc keine Anforderung für eine Datenübertragung aus dem Rückgriffsspeicher in den Puffer sendet. Durch Steuerung des Ringzählers 111 zur Aufwärts zählung einer jeden Datenanforderung und Abwärtszählung eines jeden Regenerierungszyklus lässt sich der Rückgriffsspeicher für die Datenübertragungen und die Regenerierung verwenden. Wenn keine Datenübertragung durch ein Signal auf der Leitung 117 angefordert wird, ist eine lange Reihe von Regenerierungszyklen abgelaufen, so dass der Zähler 111 bis zur Position heruntergezählt ist. Wenn eine grosse Anzahl von Datenanforderungen empfangen wurde, die die Uebertragung von Daten aus dem Rückgriffsspeicher in den Pufferspeicher fordert, wird der Zähler für jede Anforderung vorgeschaltet, bis 7 aufeinanderfolgende

BAD ORIGINAL

PO9-70-010 20 9 829 7

Datenanforderung.szyklen ausgeführt wurden. Wenn del* Zähler 111 die Position 3 erreicht hat, wird das UND-Glied 114 so eingeschaltet, dass ein Datenanforderungssignal auf der Leitung 117 einen Regenerierungszyklus erzwingt und dadurch den Zähler 111 wieder auf die Position 7 herunterzählt. Nun kann eine weitere Datenanforderung angenommen werden. An diesem Punkt wechseln sich Regenerierungszyklus und Seitenübertragu'ig ab, bis die Seitenübertragungszyklen nicht mehr angefordert werden und dann aufeinanderfolgende Regenerierungszyklen den Zälüer P wieder bis auf Position ] herunterzählen können. Im Normalbetrieb

gestattet dieses Regenerierungsschema Seitenübertragungen in

mindestens jedem zweiten Zyklus des Rückgriffs Speichers, unter anderen Umständen jedoch auch bis zu 7 aufeinanderfolgenden Zyklen. Weiterhin gestattet die Auslegung des Zählers 111 auf 8 Positionen eine sichere Regenerierung aller Daten im Rückgriffs speicherteil in angemessenen Intervallen.

ρ Die Fig. 17 bis 22 zeigen im Einzelnen eine weitere Form hierarchischer Speichereinheiten und Speichermoduln, die nach der allgemeinen Beschreibung der Fig. 9 aufgebaut sind. Die erste Matrix oder der Rückgriffsspeicherteil 55 einer jeden hierarchischen Speichereinheit besteht aus einer Anzahl von 64-stelligen Schieberegistern 120 und die zweite Matrix oder der Hochgeschwindigkeitsapeicherteil 56 besteht aus einem 4-steJligen Schieberegister 121. Die

209829/0945

-70-010 -36- BAD ORIGINAL

Verschiebung dos Registers 120 erfolgt durch einen Taktgeber CB und die Verschiebung von Daten im Register 121 durch einen Taktgeber CA. Aus den Schieberegistern werden Daten über ein UND-Glied 122 übertragen.

In die Schieberegister zu schreibende Daten stehen am UND-Glied 123. Ein UND-Glied 124 wird durch die Ausgangsposition des Registers 120 und ein UND-Glied 125 durch die Ausgangsposition 3 des Schieberegisters 121 vorbereitet. Das ODER-Glied 126 reagiert auf die UND-Glieder 123, 124 oder 125 bei geeigneten Steuersignalen vom Steuermodul im Speichersystem dadurch, dass Daten in das Schieberegister 120 oder 121 eingesetzt oder Ausgangssignale über das UND-Glied 122 von einem der beiden Schieberegister geliefert werden. Das UND-Glied 127 wird durch ein Systemschreibsignal 128 eingeschaltet und gibt Daten in das Schieberegister, wenn es durch ein Wahlsignal 129 eingeschaltet wurde. Bei Fehlen eines Signals zum Schreiben von Daten in die Schieberegister werden die UND-Glieder 124 und .125 abhängig von einem richtigen Steuersignal 130 oder einem falschen Steuersignal eingeschaltet. Die durch die Schaltung ausgeführten Funktionen sind in der zur Fig. 17 gehörenden Tabelle gezeigt. Dazu gehört die Verschiebung der Register 120 oder 121, das Einsetzen von Daten

PO9-70-010 - 37 -

209829/0945

aus dor Position 63 des Registers 120 in die Position 0 des Registers 121 j die Verschiebung von Daten aus der Position 3 des Registers 121 in die Position 0 des Registers 120 oder das Schreiben von Daten in Position 0 eines der beiden Register 120 oder 121. ·

Fig. 18 ist ein Schaltdiagramm der ersten. Position in den beiden Registern 120 oder 121 und wird in der einschlägigen Literatur al s bipolare dynamische Schieberegisterzelle bezeichnet. Jeder der beiden Taktgeber CA oder CB hat gemäss Darstellung im Zeitdiagramm der Fig. 18 zwei Phasen: Daten werden in einer bestimmten Zelle gespeichert und in eine benachbarte Zelle verschoben , indem die Kondensatoren 132 und 133 geladen bzw. entladen werden durch Ein- und Ausschalten der Transistoren 134 und in Abhängigkeit von den beiden Phasensignalen.

fc Fig. 19 zeigt die Anordnung von und Steuersignale für eine hierarchische

Speichereinheit, die aus Kombinationen von 16 Schieberegistern aufgebaut ist, wie sie in Fig. 17 gezeigt sind. Entsprechend obiger Beschreibung ist auch ein Bitdecodierer 136 dargestellt, der als zweite Wahleinrichtung bezeichnet wird. Die erste Wahleinrichtung enthält die in Fig. 19 gezeigten Steuerungen für die Verschiebung von

PO9-70-010 - 38 -

209829/0945

Daten in den Schieberegistern. Wieder ist die hierarchische Speichereinheil mit einem Anschluss für die Dateneingabe und einem Anschluss für die Datenausgabe versehen.

Fig. 20 zeigte eine weitere-Organisation integrierter hierarchischer ■ Speichereinheilen auf 16 Trägern, die durch Adressbits von einem Datenverarbeitungssystem in einem Decodierer 137 gewählt werden. Jeder Träger der Fig. 20 trägt 4 derartige hierarchische Speichereinheiten. ·

Ein Speichermodul zur Verwendung in einem Speichersystem, welches nur einen Eingabe-/Ausgabe-Anschluss für ein binäres Bit eines Datenverarbeitungswortes aufweist, ist in Fig. 21 gezeigt. Der Aufbau der Träger, von denen jeder aus 4 hierarchischen Speichereinheiten besteht, und jeder Speichereinheit, von denen jede aus IG Schieberegisterkombinationen entsprechend Fig. 18 besteht, liefern eine Speichermodulorganisation, die sich aus 1024 Schieberegisterkombinationen zusammensetzt. Die Wahl von nur einem binären Bit für einen Ausgabeanschluss 138 oder einen Eingabeanschluss 139 erfordert einen Decodierer 140, der auf 10 Adressbits von dem Datenverarbeitungssystem anspricht. Die Anschlüsse 138 und 139 sind für jeden Speichermodul 41 einzeln angelegt. Das Schreibsignal 128 und die Steuersignale 130/131 sowie das Taktsignal CA und CB sind allen Speichermodiiln ebenso gemeinsam wie die 10 Adressbits.

209829/0945
POO-70-010 . - 39 -

Fig. 22 zeigt die Kombination von 64 Speichermoduln 41 zu einem Speicliersystem zwecks Lieferung von 8 Datenbytes •an ein Datenverarbeitungssj'stem. Zusätzliche Moduln sind für Fehlerprüfung und -korrektur (ECC), Steuerung und Datenkennzeichnung vorgesehen. Bei diesem Ausführungsbeispiel müssen die Kennzeichnungsmoduln im wesentlichen genauso aufgebaut sein wie die Moduln, welche Daten enthalten. Sie müssen in der Lage sein, die-Adresse der in Position 63 des Registers 120 und Position 3 des Registers 121 stehenden Daten festzustellen. Der schnelle Zugriff zu Daten aus dem hierarchischen Speichersystem basiert auf der Tatsache, dass die unmittelbar vorher adressierten und benutzten Daten in dem vierstelligen Schieberegister 121 gefunden und bezeichnet werden. In den Zugriffs schritten werden die Adressbits der angeforderten Daten mit den Adressen der Daten in den Kennzeichnungsmoduln verglichen um festzustellen, ob die Daten in Position 63 des Registers oder* Position 3 des Registers 121 stehen. Wenn die angeforderten Daten in keiner dieser Positionen stehen, können sie direkt von dem UND-Glied 122 der Fig. 17 bezogen werden, denn es wird angenommen, dass sie ein Teil einer kürzlich benutzten Seite sind und daher in den vier Positionen des Registers 121 stehen. Daher wird der Steuermodul erregt, um das vierstellige Register 121 zu ver-

PO9-70-010 - 40 -

^ _; · .2 09829/0945

schieben und der Inhalt der Position 3 wird mit den Adressdaten verglichen. Sobald die Daten auf Position 3 des Registers 121 verschoben wurden, werden sio durch das UXD-GIicd 122 des gewählten Schieberegisterpaares geleitet.

Wenn die angeforderten Daten nicht im vierstelligen Register gefunden werden, schieben die Kennzeichnungsmoduln und die Steuermoduln den Inhalt des 64-stelligen Registers 120 weiter, bis die Adresse der geforderten Daten mit der Adresse der Daten in Position 63 des Registers 120 übereinstimmt. Zu diesem Zeitpunkt leitet der Steuermodul die Daten aus Position 63 in die Position des Registers 121 und erregt das UND-Glied 122 zur Lieferung der Daten an das System.

Der Steuermodul enthält ausserdem eine Vorrichtung für die Durchführung des Austauschalgorithmus. Die aus dem vierstelligen Register 121 zu entfernenden Daten werden in die Position 0 des Registers 121 geschoben, um durch die von Position 63 des Registers 120 übertragenen Daten ersetzt zu werden.

Gemäss den Bezeichnungen von Büchern und Seiten bewirkt" die in den Fig. 21 und 22 gezeigte Organisation, dass 4 Seiten mit je

209829/Oi₄ ⁴¹B" BADOB₁Q₁NAL

1024 Bytes in alle 4-stelligen Schieberegister 121 auf allen Speicherrnoduln gesetzt werden, weil jegliche Verschiebung und Uebertragung von Daten gemeinsam mit allen Schieberegisterpaaren vorgenommen wird und ein bestimmtes Bit aus jedem Modul dadurch geleitet wird, dass der Decodierer nur eines der 1024 Schieberegisterpaare für die Datenübertragung vorn oder zum Datenverarbeitungssystem auswählt.

PO0-70_r010 -42-

BAD ORIGINAL

209829/0945

Claims

PATENTANSPRÜCHE

Hierarchische binäre Speichervorrichtung aus einem monolithischen Speicher mit großer Speicherkapazität und relativ langer Zugriffszeit und einem monolithischen Speicher mit sehr schnellem Zugriff und relativ kleiner Speicherkapazität, dadurch gekennzeichnet, daß beide Speicher (55 und 56) zusammen mit einer ersten Wahleinrichtung (57) zur Erregung der Worttreiberleitungen und einer zweiten Wahleinrichtung (58) zur Erregung der Bitleitungen auf einem gemeinsamen Halbleiterplättchen (35) angeordnet sind.
2. Hierarchische binäre Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Wahleinrichtung (58) außer dem Bitdecodierer (49) eine Puffersteuerschaltung (59) zur Steuerung des Speichers mit kurzer Zugriffszeit und kleiner Speicherkapazität (56) enthält.
3. Hierarchische binäre Speichervorrichtung nach den Ansprüche 1 und 2, dadurch gekennzeichnet, daß im Schnittpunkt von Wort- und Bitleitungen des Speichers mit großer Speicherkapazität und relativ geringer Zugriffszeit Schieberegister (54) mit einer Speicherkapazität von mehreren Bits angeordnet sind.
4. Hierarchische binäre Speichervorrichtung nach den An-

P09-70-010 - 43 -

209829/0945

Sprüchen 1 und 2, dadurch gekennzeichnet, daß beide vorhandene Speicher (55 und 56) als Schieberegister (75 und 76) ausgebildet sind.
5. Hierarchische binäre Speichervorrichtung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß die eine Speichervorrichtung (55) aus nur einer Speicherzellenzeile besteht, wobei jede Speicherzelle aus einem mehrere Stufen enthaltendes Schieberegister (75) besteht, wobei jedes der genannten Schieberegister (75) mit einem entsprechenden Schieberegister (76) mit einer wesentlich kleineren Anzahl von Registerstufen des anderen Speichers (56) verbunden ist.
6. Hierarchische binäre Speichervorrichtung nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet, daß zwischen den ersten Auswahlschaltungen (58) und der Speichervorrichtung mit relativ kleiner Speicherkapazität und sehr kurzer Zugriffszeit (56) integrierte logische Schaltungen (60) vorhanden sind, die zum Ein- oder Auslesen von Informationen die Steuerung der Bitleitungen vornehmen.
7. Hierarchische binäre Speichervorrichtung nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß UND-Glieder (70) durch die zweite Wahleinrichtung (58) so geschaltet werden, daß sie Daten auf den zweiten Speicher (56) vom UND-Glied (71) übertragen, das durch Eingangsdaten und

PO9-7O-O1O - 44 -

209 829/0945

die von einem UND-Glied (66) vorgenommene Einheitenwahl eingeschaltet wird.
8. Hierarchische binäre Speichervorrichtung nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß zum Auslesen der Speicherzellen (72) des zweiten Speichers (56) das UND-Glied (70) von einem weiteren UND-Glied (71) eingeschaltet wird, das seinerseits vom UND-Glied (66) für die Einheitenauswahl so erregt wurde, daß es ein Ausgangssignal an den Anschluß (64) abgibt.
9. Hierarchische binäre Speichervorrichtung nach den Ansprüchen 1 bis 8, dadurch gekennzeichnet, daß eine Gruppe hierarchischer Speichereinheiten oder -plättchen (35) auf einem Modul (41) angeordnet ist, wobei Adreßbits (WO bis W5 und bO bis b3) sowie Puffersteuersignale am Anschluß (80) alle Speichereinheiten oder -plättchen (35) veranlassen, Zugriff zu einer bestimmten Speicherstelle im ersten Speicher (55) für Speicherzellen im anderen Speicher (56) zu haben.

PO9-7O-O1O - 45 -

209829/0945