DE3102150A1 - "schaltungsanordnung mit einem cachespeicher fuer eine zentraleinheit einer datenverarbeitungsanlage - Google Patents

Description

Beschreibung

Ein großer Anteil der von einer Zentraleinheit (CPU) beim Ablauf eines Programmes ausgeführten Operationen umfaßt das Abholen von Daten aus einem Hauptspeicher und das Abspeichern von Daten in dem Hauptspeicher. In Mehrprozessorsystemen, in denen mehrere Zentraleinheiten sich einen gemeinsamen Speicher teilen, kommt es häufig vor, daß ein oder mehrere Prozessoren gezwungen sind, auf einen Zugriff zum Hauptspeicher zu warten, während ein anderer Prozessor den Speicher mit einer Lese- oder Schreiboperation an sich gebunden hat. Es ist offensichtlich geworden, daß die Gesamt-Verarbeitungsgeschwindigkeit gesteigert werden könnte, wenn jeder Prozessor seinen eigenen privaten Notizblockspeicher bzw. Cachespeicher für die Speicherung von Daten hätte, aus denen er eine Information entnehmen könnte.

Damit war der Notizblock- bzw. Cachespeieher geboren. Frühe Versionen eines derartigen Speichers sind in der US-PS 38 66 183 angegeben worden. Für derartige Speicher ist eine "Nachschau"-Konfiguration gewählt worden, gemäß der ein Speicherzugriffszyklus gestartet wurde, während der Cachespeicher gleichzeitig überprüft wurde. Wenn die geforderten Daten im Cachespeicher vorhanden waren, dann wurde der Speicherzyklus abgebrochen, und die Daten wurden aus dem Cachespeicher entnommen. Auf diese Art und Weise war keine Zeit beim Absuchen des Cachespeichers vor Beginn eines Speicherzugriffs verloren. Die Operationen des Cachespeichers waren für die Zentraleinheit als "unsichtbar" bezeichnet.

Eine spätere, in der US-PS 38 45 474 beschriebene Version lehrte einen Cachespeicher mit einer Löschanordnung für den Einsatz in Multiprozessorsystemen. Dieser Cachespeicher

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löschte sich jeweils vollständig selbst, wenn sein Prozessor in das gemeinsame Betriebssystemmodul eintrat, bzw. zu diesem zugriff, welches von sämtlichen Prozessoren geteilt wurde. Außerdem wurde der gesamte Cachespeicher jeweils dann gelöscht, wenn der Prozessor eine externe Unterbrechung bediente, wie in dem Fall, daß Daten in den Hauptspeicher vom Hintergrundspeicher eingebracht wurden. Diese Anordnung rief eine übermäßige Löschung des Cachespeichers und eine Verlangsamung von Operationen des Prozessors dadurch hervor, daß mehrere Zugriffe zu 'dem Hauptspeicher erforderlich wurden, und zwar aufgrund eines geringen "Treffer"-Verhältnisses. Dies bedeutet, daß die Wahrscheinlichkeit des Auffindens der gewünschten Daten in dem Cachespeicher wegen der Häufigkeit der Gesamtlöschung des Cachespeichers geringer war. In diesem Zusammenhang ist außerdem ein "Umlauf"-Zähler beschrieben worden, der die Cachepeicher-Schreiboperationen steuert. Der erste in den Cachespeicher eingeschriebene Datenanteil wird in einem ersten Bereich eines bestimmten Speicherblockes des Cachespeichers gespeichert, und dessen zugehörige Identifizierungs-Adressbits werden der entsprechenden ersten Ebene der entsprechenden Spalte des Inhaltsverzeichnisses bzw. der Adressliste abgespeichert. Danach wird jeder nachfolgend eintreffende Datenteil in der nächsten Speicherstelle abgespeichert. Demgemäß werden bei einem vier Ebenen umfassenden Cachespeicher eintreffende Daten in den Bereich 1, 2, 3, 4, 1 ... abgespeichert. Wie ohne weiteres einzusehen sein dürfte, berücksichtigt dieses Schema nicht die relative Häufigkeit der Ausnutzung der vier Ebenen, so daß das am häufigsten benutzte Datenwort in einer bestimmten Reihe von Blöcken durch ein eintreffendes Datenwort ersetzt werden könnte, nachdem der Cachespeicher nicht erfolgreich angesteuert worden ist.

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Kürzlich ist an anderer Stelle (US-Patentanmeldung vom 11. 12. 1978, Ser.-No. 968, 223) eine Einrichtung beschrieben worden, mit deren Hilfe ein unnötiges Löschen des Cachespeichers beseitigt wird. In diesem Zusammenhang ist eine Anordnung beschrieben worden, gemäß der eine Doppel-Adressliste bzw. ein Doppel-Inhaltsverzeichnis dazu herangezogen wird, die Identifizierungsadressen der Daten in dem Cachespeicher mit den Identifizierungsadressen der Daten in dem Hauptspeicher zu vergleichen, die durch einen anderen Prozessor in dem System geändert worden sind. Wenn eine Übereinstimmung festgestellt wird, wurde der Speicherplatz der ungültigen Daten in dem Cachespeicher als leer markiert. Dieses Prinzip bringt einen Vorteil insoweit mit sich, als eine wesentliche unnötige Löschung des Cachespeichers vermieden wird und als in dem betreffenden Ausmaß die Arbeitsgeschwindigkeit gesteigert wird. Trotz der Ausnutzung des Umlaufprinzips zur Vornahme neuer Einträge in den Cachespeicher blieb dabei das Problem des Ersatzes von häufig benutzten Daten von dem Cachespeicher dennoch ungelöst.

Eine Anordnung zur hierarchischen Speicherung von Daten, die aus einem Speicher abgeholt werden, nachdem das Abholen aus einem Cachespeicher erfolglos gewesen ist, ist in der US-PS 3 967 247 beschrieben worden. Dabei ist zumindest ein kürzlich benutztes Prinzip beschrieben, mit dessen Hilfe Daten aus dem Cachespeicher auf einen Abruf der Daten aus dem Hauptspeicher verschoben werden, nachdem ein Zugriff zu dem Cachespeicher erfolglos war. Dabei ist jeder der vier Ebenen des Cachespeichers ein zwei Bit umfassendes Identifizierungskennzeichen zugehörig, um die relativen Zeiten der letzten Bezugnahme auf den jeweiligen Datenteil zu kennzeichnen. Nach jeder

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Übereinstimmung überprüft ein Netzwerk aus Vergleichern die übereinstimmende Ebene und die sogenannten Alter-Bits der jeweiligen Ebene. Das Netzwerk aktualisiert dann die Alter-Bits bezüglich der jeweiligen Ebene unter Verwendung eines Addierernetzwerks . Dieser AlgorJUthmus ist dabei verschieden von dem gemäß der vorliegenden Erfindung benutztem AlgonJUthmus, und außerdem ist die dabei realisierte Hardware komplizierter, langsamer und teurer.

Damit besteht eine Forderung nach einem Cachespeicher, der für die Verwendung in einem Multiprozessorsystem geeignet ist und der nicht jedes Mal dann vollständig gelöscht wird, wenn ein weiterer Prozessor ein Datenwort im Hauptspeicher geändert hat und bei dem lediglich erst der gerade benutzte Datenposten in einer Spalte von Daten verschoben wird, nachdem der Cachespeicher erfolglos beansprucht worden ist.

Der Erfindung liegt demgemäß die Aufgabe zugrunde, einen Weg zu zeigen, wie auf relativ einfache Weise eine Anordnung auszubilden ist, die die vorstehend bezeichnete Forderung zu erfüllen imstande ist.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch die in den Patentansprüchen erfaßte Erfindung.

Obwohl die Erfindung in einer komplexen Anordnung von Hardwareelementen verkörpert ist, ist die erfindungsgemäße Idee selbst einfacher darstellbar. Grundsätzlich besteht der Gedanke darin, die Geschwindigkeit und die Genauigkeit bekannter Cachespeicheranordnungen dadurch zu steigern, daß das Trefferverhältnis erhöht wird und daß selektiv lediglich diejenige Information in dem Cache-

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speicher gelöscht wird, die in dem Hauptspeicher im Anschluß an die Abspeicherung in dem Cachespeicher geändert worden ist. Die Steigerung des Trefferverhältnisses bedeutet eine Erhöhung des Verhältnisses der Zugriffsanforderungen nach Daten von einer Zentraleinheit, welche Daten in dem Hochgeschwindigkeits-Cachespeicher ermittelt worden sind. Dadurch ist es unnötig, irgendeinen Zugriff zu dem langsameren Hauptspeicher vorzunehmen. Das selektive Löschen hat eine Bedeutung lediglich in einem Multiprozessorsystem, bei dem zwei oder mehr Zentraleinheiten sich einen gemeinsamen Hauptspeicher teilen. In einem solchen Falle kann eine Zentraleinheit einen Datenteil in dem Hauptspeicher aktualisieren, der in dem Cachespeicher eines oder mehrerer der übrigen Zentraleinheiten des Systems gespeichert ist. Da keine Korrespondenz zwischen diesem Datenposten in dem Hauptspeicher und in dem Cachespeicher mehr vorhanden ist, müssen die ungültigen Daten als in irgendeinem Speicher, in welchem sie gespeichert sind, als nicht vorhanden angezeigt werden. Jede Zentraleinheit, die diese Daten zu verwenden wünscht, wird dann gezwungen, zum Hauptspeicher zuzugreifen, wodurch die meisten im Umlauf befindlichen Daten erhalten werden.

Eine weitere Geschwindigkeitszunahme wird durch Konfiguration des Cachespeichers in einer "Nachschau"-Beziehung zu den anderen Einheiten in der Zentraleinheit erzielt. Unter "Nachschauen" wird hier verstanden, daß der Cachespeicher sich in einer Beziehung mit dem übrigen Teil der Zentraleinheit befindet, so daß die Abfrage der Cachespeicher-Adressliste gleichzeitig mit der Vorbereitung seitens der Zentraleinheit auftritt, einen Anschluß auszuwählen und über den betreffenden Anschluß zum Hauptspeicher zuzugreifen. Dabei braucht bei dieser Anordnung keine Verzöge-

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rung beim Zugriff zum Hauptspeicher aufzutreten, während die Cachespeicher-Adressliste abgefragt wird. In dem Fall, daß ein "Treffer" in dem Cachespeicher auftritt, wird das diesen Umstand anzeigende Signal tatsächlich dazu herangezogen, den Beginn eines Speicherzugriffs überhaupt zu verhindern. Die Auswirkung einer derartigen Anordnung besteht darin, daß die Operation der Cachespeicheranordnung für die Zentraleinheit insofern unsichtbar gemacht ist, als eine kurze oder gar keine Zeit für die Zentraleinheit hinsichtlich des Abrufens von Daten aufgrund des Vorhandenseins des Cachespeichers vorhanden ist.

Ein erhöhtes Trefferverhältnis setzt sich um in eine erhöhte Geschwindigkeit der Datenwiederbereitstellung durch die Zentraleinheit, da die Cachespeichereinheit mit schneller arbeitenden Chips aufgebaut ist, als sie im Hauptspeicher verwendet sind. Dieses erhöhte Trefferverhältnis ist durch die Ausnutzung eines erst kürzlich angewandten Prinzips der Aktualisierung des Cachespeichers und durch die Ausnutzung einer selektiv arbeitenden Löschanordnung erzielt worden. Das durch die bisher bekannten Umlaufzähler auferlegte Problem wird dabei dadurch gelöst, daß eine Aufzeichnung der Ebene in dem Cachespeicher vorgenommen wird, die erst zuvor benutzt worden ist. Die eintreffenden Daten werden dann in der ersten zuvor benutzten Ebene gespeichert. Das Trefferverhältnis sollte unter Ausnutzung dieses Prinzips steigen und steigt auch.

Eine höhere Geschwindigkeit und eine höhere Genauigkeit werden durch eine selektive Löschanordnung erzielt. Das Problem des übermäßigen Löschens wird bei der vorliegenden Erfindung dadurch beseitigt, daß an der Idee einer selektiven Löschanordnung festgehalten wird, welche die Adressen der Daten in dem Hauptspeicher aufnimmt, die

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durch eine andere Zentraleinheit geändert worden sind, und die diese Adressen mit den Adressen der in dem Cachespeicher enthaltenen Daten vergleicht. Bei Auftreten irgendeiner Übereinstimmung wird ein Löschsignal erzeugt, welches dazu führt, daß der Datenspeicherplatz in dem Cachespeicher als leerer Speicherplatz in einer Voll/leer-Reihe markiert wird. Diese Anordnung steigert das Trefferverhältnis dadurch, daß die Wahrscheinlichkeit erhöht wird, gemäß der ein einmal in dem Cachespeicher gespeicherter Datenteil in dem Cachespeicher noch enthalten ist.

In der einfachsten Ausführungsform der Erfindung für den Einsatz in einem eine einzelne Zentraleinheit umfassenden Datenverarbeitungssystem ist eine Cachespeichereinrichtung vorgesehen, die für die Speicherung und für den Zugriff zu einer Vielzahl von Datenwörtern herangezogen wird, die von der Zentraleinheit bei deren Operationen verwendet werden. Diese Datenwörter können Befehlsbzw. Instruktions-Operationscodes, Operanden und Adressen sein und in einer Vielzahl von Speicherbereichen gespeichert sein, deren jeder in eine Vielzahl von Blökken unterteilt ist.

Eine Adresslisteneinrichtung wird dazu herangezogen, die in der Cachespeichereinrichtung gespeicherten Daten zu indizieren, indem dreizehn Identifizierungs-Adressbits der absoluten Adresse gespeichert werden, die den Speicherplatz der betreffenden Daten im Hauptspeicher identifizieren bzw. kennzeichnen. Diese Identifizierungs-Adressbits werden in einer Speicherstelle der Adresslisteneinrichtung gespeichert, die dem bestimmten Block zugehörig ist und diesem entspricht, in welchem die zugehörigen Daten gespeichert sind. Dabei können weniger oder mehr als drei-

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zehn Bits verwendet werden. Die Adresslisteneinrichtung ist in einer Vielzahl von Ebenen organisiert, wobei jede Ebene einem Bereich der Cachespeichereinrichtung entspricht. Jede Ebene ist ihrerseits in eine Vielzahl von Spalten unterteilt, deren jede einer Reihe von Blöcken der Cachespeichereinrichtung entspricht. Dies bedeutet, daß so viele Blöcke in einem Bereich des Cachespeichers vorhanden sind, wie Spalten in einer Ebene der Haupt-Adressliste vorhanden sind. Die Anzahl der Ebenen in einer Spalte entspricht genau der Anzahl der Bereiche in der Cachespeichereinrichtung. Der Zweck der Haupt-Adresslisteneinrichtung besteht darin, die Identifizierungs-Adressbits des jeweiligen Datenwortes zu speichern, das in der Cachespeichereinrichtung gespeichert ist, und diese Identifizierungs-Adressbits mit den Identifizierungs-Adressbits der absoluten Adresse der Daten zu vergleichen, die von der Zentraleinheit angefordert sind. Ein Übereinstimmungssignal wird dabei dann erzeugt, wenn die angeforderten Daten in der Cachespeichereinrichtung vorhanden sind.

Schließlich ist eine Steuereinrichtung für die Aufnahme und Speicherung von Aktualisierungsdaten auf die Ausnutzung der Ebenen sämtlicher Spalten und zur Bestimmung der jeweils zuvor benutzten Ebene in der Haupt-Adresslisteneinrichtung für den Fall, daß keine Übereinstimmung auftritt, vorgesehen. Diese Anordnung bewirkt außerdem, daß die angeforderte Information aus dem Hauptspeicher abgeholt und an die Zentraleinheit auf einen fehlerhaften Zugriff zu dem Cachespeicher abgegeben wird. Zur gleichen Zeit, zu der die abgerufenen Daten an die Zentraleinheit abgegeben werden, werden diese Daten in der Cachespeichereinrichtung abgespeichert, und ihre entsprechenden Identifizierungs-Adressbits werden in der gerade zuvor benutzten

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Ebene der Haupt-Adressliste gespeichert.

In Multiprozessorsystemen ist die Erfindung durch die vorstehenden Elemente zusätzlich mit einer selektiv arbeitenden Löschanordnung verkörpert. Dieser Mechanismus bzw. diese Anordnung umfaßt eine Doppel-Adresslisteneinrichtung, die in ähnlicher Weise wie die Haupt-Adresslisteneinrichtung organisiert ist. Der Zweck der betreffenden Doppel-Adresslisteneinrichtung besteht darin, dieselbe indizierte Information zu speichern, wie sie in der Haupt-Adressliste gespeichert ist, und diese Identifizierungs-Adressbits mit den Identifzierungs-Adressbits der absoluten Adressen der Daten in dem Hauptspeicher zu vergleichen, die durch eine andere Zentraleinheit in dem System geändert worden sind. Wenn eine Übereinstimmung ermittelt worden ist, die anzeigt, daß ein Datenwort in der Cachespeichereinrichtung nunmehr ungültig ist, so wird diese selektiv arbeitende Löschanordnung ein Löschsignal erzeugen, welches den Speicherplatz der ungültigen Daten als leer markiert.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 zeigt schematisch ein Zwei-Prozessor-Datenverarbeitungssystem, welches sich einen Hauptspeicher teilt.

Fig. 2 zeigt in einem Blockdiagramm den Cachespeicherbereich des jeweiligen Prozessors.

Fig. 3 zeigt den Speicheraufbau, unter Veranschaulichung der Beziehung zwischen den Speicherstellen einer Haupt-Adressliste und den Speicherstellen, in dem Cachespeicher.

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Fig. 4 zeigt schematisch eine Schaltungsanordnung, die ein erst seit kurzem benutztes Aktualisierungs-Untersystem verkörpert.

Fig. 5 veranschaulicht in einem Diagramm ein erst kürzlich benutztes Codierungsprinzip.

Fig. 6 zeigt ein Verknüpfungsdiagramm eines FPLA-Chips.

Fig. 7 u. veranschaulichen in Wertetabellen die Über-8 tragungsfunktion der FPLA-Chips.

In heutigen Rechnersystemen werden sehr häufig Multiprozessoren mit einem einzelnen Systemsteuerwerk verbunden, wie dies in Fig. 1 gezeigt ist, um den Durchsatz zu steigern. Die Prozessoren Nr. 1 und Nr. 2 sind jeweils mit dem Systemsteuerwerk 10 verbunden, welches diese Prozessoren mit dem Hauptspeicher 20 verbindet. Jeder Prozessor enthält außerdem seinen eigenen, individuellen Notizblockbzw. Cachespeicher 30, in dem er Daten, Adressen und Befehle bzw. Instruktionen speichert, die er gerade benutzt. Jedem Cachespeicher ist eine Doppel-Adressliste 31 zugehörig, die dazu dient, einen Vergleich zwischen den Daten in dem Cachespeicher des Prozessors Nr. 1 mit den Daten zu ermöglichen, die in dem Speicher 20 durch den Prozessor 2 geändert worden sind, so daß der Prozessor Nr. 1 aus seinem Cachespeicher keine ungültigen Daten aufnimmt, sondern die letzte gebräuchliche Version der betreffenden Daten aus dem Hauptspeicher 20 aufnimmt.Jeder Prozessor weist außerdem eine Operationseinheit 32 auf, die Rechenoperationen und Verknüpfungsoperationen bezüglich Operanden in einem Programm ausführt. Diese Operanden sind zu-

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nächst im Hauptspeicher 20 gespeichert und werden aus diesem Speicher herausgeführt, wobei diese Operanden in den Cachespeicher 30 dann eingeschrieben werden, wenn sie zuerst herausgeführt worden sind. Danach können die betreffenden Operanden aus dem Cachespeicher solange entnommen werden, bis die Speicherstellen, in denen die betreffenden Operanden gespeichert sind, als leer markiert sind, und zwar durch eine selektive Löschoperation, oder bis die betreffenden Operanden durch andere Daten ersetzt werden, die aus dem Hauptspeicher 20 infolge einer erfolglosen Ansteuerung des Cachespeichers abgerufen worden sind.

Jeder Prozessor weist außerdem eine Anschlußsteuereinheit 33 auf, die dazu dient, den Datenaustausch zwischen dem Prozessor und dem Hauptspeicher 20 und den übrigen Eingabe/Ausgabe-Peripheriegeräten zu koordinieren, die durch das Eingabe/Ausgabe-Steuerwerk 34 gesteuert werden.

Ein Blockdiagramm der Erfindung ist in Fig. 2 gezeigt. Die absolute Adresse der angeforderten Daten, wie sie durch die Zentraleinheit geliefert wird, wird über einen Schalter 57 in eine Cachespeicher-Adressenverriegelungsschaltung 56 eingeschaltet. Der Kern der Erfindung besteht dabei aus der Kombination dreier Haupt-Untersysteme. Das erste Untersystem wird dazu herangezogen, die vielen Datenwörter, die von der Zentraleinheit bei deren Operationen verwendet werden, abzuspeichern und einen Zugriff zu diesen Datenwörtern vorzunehmen. Der Cachespeicher 40, ein erster Schalter 41, ein zweiter Schalter 42 und eine Datenverriegelungsschaltung 43 bilden den Hauptteil des ersten Untersystems.

Die Organisation dieses ersten Untersystems ist folgende.

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Unter Bezugnahme auf Fig. 3 ist ersichtlich, daß der
Cachespeicher 40 aus vier Bereichen besteht, deren jeder in 512 individuell adressierbare Blöcke mit jeweils vier Wörtern unterteilt ist. Jedes Wort weist eine Länge von 36 Bits auf. Der Cachespeicher 40 weist einen 11 Bit breiten Adresseneingang auf,um das auf der Leitung 44 auftreten de Cachespeicher-Adressensignal aufzunehmen, welches die Bits 13 bis 23 der absoluten Adresse der angeforderten
Daten umfaßt. Ein weiterer in Fig. 2 dargestellter Eingang nimmt das Ebenen-Abtastsignal auf der Leitung 45 auf.
Dieses Signal bestimmt zusammen mit dem Cachespeicher-Adressensignal, welcher Bereich und welcher Block die am Dateneingang 46 eintreffenden Daten aufzunehmen hat.

Die auf der Leitung 46 eintreffenden Daten gelangen über den ersten Schalter 41, der zwei Eingänge aufweist. Die in dem Cachespeicher 40 zu speichernden Daten sind Daten, die entweder von einer Zentraleinheits-Speicheroperation oder von einem Abruf aus dem Hauptspeicher nach erfolgloser Ansteuerung des Cachespeichers resultieren. Auf Zentraleinheits-Speicheroperationen hin treten Daten auf der
Leitung 47 auf, während Daten infolge eines Hauptspeicher-Auf ruf Zyklus auf der Leitung 48 auftreten. Der Zweck des Schalters 41 besteht nun darin, auszuwählen, welche Leitung dieser Leitungen mit dem Dateneingang des Cache-Speichers 40 zu verbinden ist. Die Auswahl erfolgt dabei unter der Steuerung einer Cachespeicher-Steuereinrichtung 49, und zwar mittels eines Steuersignals, welches auf der mit "zum ersten Schalter" markierten Leitung auftritt.

Ein zweiter Schalter 42 weist einen gesonderten Dateneingang auf, der mit dem Datenausgang des jeweiligen Bereiches des Cachespeichers 40 verbunden ist. Außerdem weist der betreffende Schalter einen Eingang auf, der mit der Leitung

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48 verbunden ist, um aus dem Hauptspeicher infolge einer erfolglosen Ansteuerung des Cachespeichers abgerufene Daten aufzunehmen. Der zweite Schalter 42 weist eine einzelne Datenausgangsleitung 50 mit einer Breite von 72 Bits sowie einen Steuereingang für die Aufnahme eines Blockauswahlsignals auf, welches auf der Leitung 51 von der Cachespeicher-Steuereinrichtung 49 abgegeben wird. Der Zweck des Schalters 4 2 sowie die Funktion des auf der Leitung 51 auftretenden Blockauswahlsignals bestehen darin zu steuern, welche der oben erwähnten Eingangsleitungen zu der einzelnen Ausgangsleitung durchgeschaltet wird. Dies bedeutet, daß die Cachespeicher-Steuereinrichtung 49 ein 72 Bit breites Doppelwortpaar-Ausgangssignal aus irgendeinem der vier Bereiche des Cachespeichers 40 zum Ausgang des zweiten Schalters 42 durchschalten kann, wenn in der betreffenden Ebene ein Treffer ermittelt worden ist. Wenn jedoch eine erfolglose Ansteuerung vorgelegen hat, dann werden die aus dem Hauptspeicher abgerufenen Daten zum Ausgang des zweiten Schalters 42 über die Leitung 48 durchgeschaltet und gleichzeitig werden die betreffenden Daten zum Ausgang des ersten Schalters 41 sowie zum Cachespeicher 40 zum Zwecke der Abspeicherung durchgeschaltet. Die genaue Stelle, an der diese Daten in dem Cachespeicher 40 gespeichert werden, wird durch die auf den Leitungen 44 und 45 auftretenden Signale gesteuert, und zwar in Übereinstimmung mit einem erst gerade benutzten AlgorJLthmus, auf den weiter unten noch näher eingegangen wird.

Die Datenverriegelungsschaltung 43 weist einen Dateneingang auf, der mit der von dem zweiten Schalter 42 herkommenden Leitung 50 verbunden ist, sowie eine Datenausgangsleitung 52, die Daten an die Zentraleinheit abgibt. Außerdem weist die betreffende Verriegelungsschaltung einen Steuer-

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eingang auf, dem das über die Leitung 53 von der Cachespeicher-Steuereinrichtung 49 abgegebene Ladesignal zuführbar ist- Der Zweck der Datenverriegelungsschaltung 43 besteht darin, die von dem Cachespeicher 40 abgegebenen oder aus dem Hauptspeicher abgerufenen Daten so lange festzuhalten, bis die Zentraleinheit die Daten lesen kann. Das Laden der Datenverriegelungsschaltung 43 wird durch das auf der Leitung 53 auftretende Ladesignal gesteuert.

Das zweite Untersystem ist durch die Haupt-Adressliste 54, den Vergleicher 55 und die zugehörige Schaltungsanordnung gebildet, die erforderlich ist, um diese Einrichtungen in den Stand zu versetzen, ihre Aufgaben zu erfüllen. Der Zweck der Haupt-Adressliste 54 besteht darin, Identifizierungsadressen zu speichern, welche diejenigen Datenwörter in dem Hauptspeicher identifizieren, die auch in dem Cachespeicher 40 gespeichert sind. Der Vergleicher 55 dient dabei dazu, die in der Haupt-Adressliste 54 gespeicherten Identifizierungsadressen mit den Identifizierungsadressen der Datenwörter zu vergleichen, die von der Zentraleinheit angefordert werden, und eine eine Übereinstimmung angebende Information dann zu erzeugen, wenn das angeforderte Datenwort in dem Cachespeicher 40 vorhanden ist. Die die Übereinstimmung angebende Information zeigt an, welche Ebene des Cachespeichers das angeforderte Datenwort enthält.

Mit dem Begriff "Ebene des Cachespeichers" wird Bezug genommen auf die Gesamtorganisation der Haupt- Adressliste 54 und des Cachespeichers 40. Wie in Fig. 3 veranschaulicht, ist der Cachespeicher 40 in vier Bereiche unterteilt, weshalb auch die Haupt-Adressliste 54 in vier Ebenen unterteilt ist. Aus Fig. 3 geht dabei hervor, daß die Ebene A der Haupt- Adressliste 54 dem Bereich Null des Cachespeichers 40 entspricht, usw.. Da jeder Bereich des Cache-

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Speichers 40 in eine Vielzahl von Blöcken unterteilt ist, ist somit jede Ebene der Haupt-Adressliste 54 in eine Vielzahl von Spalten unterteilt. Jede Spalte einer vorgegebenen Ebene entspricht wiederum einem bestimmten Block in dem entsprechenden Bereich. Damit dürfte ersichtlich sein, daß jede Spalte der Haupt-Adressliste 54 vier Ebenen aufweist, deren jede einem Block in einem der vier Bereiche des Cachespeichers 40 entspricht. Jeder Block speichert vier 64-Bit-Wörter. Bei der bevorzugten Ausführungsform sind 512 Blöcke in jedem Bereich des Cachespeichers 40 vorhanden. Damit sind in jedem Bereich 2048 Wörter gespeichert, und jedes Wort hat eine 11-Bit-Adresse.

Das Format der absoluten Adresse der angeforderten Daten, wie sie von der Zentraleinheit bereitgestellt wird, ist in der linken unteren Ecke in Fig. 3 veranschaulicht. Diese absolute Adresse wird über den Schalter 57 gemäß Fig. 2 zu der Cachespeicher-Adressenverriegelungsschaltung 56 durchgeschaltet. Die betreffende Adresse wird dort kurzzeitig abgespeichert, um von den Elementen in der Cachespeicher-Anordnung verwendet zu werden. Der Schalter 57 dient dabei dazu, die Abgabe der absoluten Adressen an die Cachespeicher-Adressenverriegelungsschaltung 56 von anderen Teilen der Datenverarbeitungsanlage, wie von einem Wartungsfeld oder von einer virtuellen Einheit im virtuellen Speicherbetrieb, zu ermöglichen. Die 13 Bits höchster Wertigkeit dieser absoluten Adresse sind die Identifizierungsadressenbits. Diese 13 Bits (0-12) genügen, um 8192 einzelne Datenwörter zu kennzeichnen, deren Anzahl gleich der Anzahl von Datenwörtern ist, die in dem Cachespeicher 40 gespeichert sind. Die nächsten 9 Bits, das sind die Bits 13-21, dienen als Block/Spalten-Adresse. Diese 9 Bits genügen, um 512 verschiedene

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Speicherplätze zu kennzeichnen. Die betreffende Zahl entspricht der Anzahl der Blöcke und Spalten in dem Cachespeicher bzw. in der Haupt-Adressliste. Die letzten beiden Bits der 24 Bits umfassenden Adresse sind die Bits 22 und 23. Diese Bits legen fest, welches Wortpaar oder welches einzelne Wort von der Zentraleinheit erwünscht ist. Demgeäß kann die Cachespeicher-Adressenverriegelungsschaltung 56 gemäß Fig. 2 als in drei Bereiche aufgeteilt aufgefaßt werden. Der erste Bereich speichert die 13 Bits der Identifizierungsadresse. Der zweite Bereich und der dritte Bereich speichern die Block/Spalten-Adresse bzw. die 2-Bit-Wortbezeichnungen.

Die Haupt-Adressliste 54 wird mit Identifizierungsadressen über die Leitung 57 geladen, die den Dateneingang der Haupt-Adressliste 54 mit dem ersten Bereich der Cachespeicher-Adressenverriegelungsschaltung 56 verbindet. Der Cachespeicher 40 wird blockweise mit jeweils vier Wörtern geladen, wenn Daten aus dem Hauptspeicher über die Leitung 48 abgerufen werden oder während der Ausführung von Zentraleinheits-Speicheroperationen, und zwar über die Leitung 47. Die Daten werden von dem Hauptspeicher auf eine erfolglose Ansteuerung des Cachespeichers abgerufen, während Zentraleinheits-Speicheroperationen aus verschiedenen Programmbefehlen resultieren. Eine Zentraleinheits-Speicheroperation umfaßt eine gleichzeitige Übertragung eines Datenblockes sowohl in den Hauptspeicher als auch in den Cachespeicher 40.Während des jeweiligen Ladens wird von der Zentraleinheit eine absolute Adresse entweder als Adresse in dem Hauptspeicher, in welchem der Datenblock zu speichern ist, oder als Adresse in dem Hauptspeicher der angeforderten Daten gebildet. Da jeder Datenblock in den Cachespeicher 40 geladen wird, werden die 13 Bits höchster Wertigkeit der absoluten Adresse für diese Daten gleich-

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zeitig in die Haupt-Adressliste 54 geladen. Die Spalte der Haupt-Adressliste 54, in die diese Identifizierungsadresse geladen wird, wird durch die Spaltenadressenbits (13-21) der absoluten Adresse bestimmt, die in dem zweiten Bereich der Cachespeicher-Adressenverriegelungsschaltung 56 gespeichert ist. Diese Bits werden dem Lese/Schreib-Adresseneingang der Haupt-Adressliste 54 über die Leitung 58 zugeführt. Die Ebene der ausgewählten Spalte, in der die Identifizierungsadresse gespeichert wird bzw. ist, wird durch die Cachespeicher-Steuereinrichtung 49 durch das über die Leitung 59 abgegebene Ebenen-Abtastsignal gesteuert. In entsprechender Weise wird der Block, in welchem die eintreffenden Daten in dem Cachespeicher 40 gespeichert werden, über die Cachespeicher-Adressenleitung 44 gesteuert, die den zweiten Bereich der Cachespeicher-Adressenverriegelungsschaltung 56 mit dem Lese/Schreib-Adresseneingang des Cachespeichers 40 verbindet. Der Bereich wird durch das auf der Leitung 45 von der Cachespeicher-Steuereinrichtung 49 abgegebene Ebenen-Abtastsignal gesteuert.

Die Wiedergewinnung von Daten aus dem Cachespeicher umfaßt einen Vergleich der Identifizierungsadressen der von der Zentraleinheit angeforderten Daten mit den in der Haupt-Adressliste 54 enthaltenen Identifizierungsadressen. Der zweite Bereich der Cachespeicher-Adressenverriegelungsschaltung 56 vergleicht die Spaltenadresse der angeforderten Daten; er ist mit dem Lese/Schreib-Adresseneingang der Haupt-Adressliste 54 über die Leitung 58 verbunden. Dadurch werden die in den vier Ebenen der ausgewählten Spalte der Haupt-Adressliste gespeicherten Identifizierungsadressen über vier Datenausgangsleitungen 120 an die ersten Dateneingänge des Vergleichers 55 abgegeben. Die zweiten Dateneingänge des Vergleichers 55

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sind über die Leitung 60 mit dem ersten Bereich der Cachespeicher-Adressenverriegelungseinrichtung 56 verbunden. Der Vergleicher 55 vergleicht die Identifizierungsadresse der erwünschten Daten mit den in den vier Ebenen der ausgewählten Spalte gespeicherten Identifizierungsadressen; er erzeugt ein die Übereinstimmung zwischen den miteinander verglichenen Adressen angebendes Signal je Ebene, bezüglich der eine Übereinstimmung festgestellt worden ist. Diese Übereinstimmungssignale werden an die Cachespeicher-Steuereinrichtung 49 abgegeben und von dieser dazu herangezogen, das Blockauswahlsignal auf der Leitung 51 zu erzeugen. Dieses Blockauswahlsignal aktiviert den zweiten Schalter 42 in einer solchen Art und Weise, daß die Daten in dem Block und in dem Bereich entsprechend der Übereinstimmungs-Ebene vom Datenausgang des Cachespeichers 4o zu der Datenverriegelungseinrichtung 43 durchgeschaltet werden.

Bei Fehlen bzw. Ausbleiben eines Übereinstimmungssignals von dem Vergleicher 55,erzeugt die Cachespeicher-Steuereinrichtung 49 ein Treffersignal auf der Leitung 62. Dieses Signal gibt der Anschlußsteuereinrichtung 63 an, daß das Abtast-Unterbrechungssignal auf der Leitung 64 zu erzeugen ist, damit der Hauptspeicher veranlaßt wird, die angeforderten Daten abzurufen. Dieses Signal wird an die Systemsteuereinheiten abgegeben, die als Schnittstelleneinheiten zwischen der Zentraleinheit und dem Hauptspeicher wirken.

Wenn die Daten aus dem Hauptspeicher abgeholt sind, treten sie auf der Leitung 48 am Eingang des ersten Schalters 41 auf. Gleichzeitig werden die Daten über die Verlängerung der Leitung 48 zu einem weiteren Dateneingang des zweiten Schalters 42 übertragen. Wenn die Daten abgerufen worden sind, wird das Signal SDA über die Leitung 65 von der Anschlußsteuereinrichtung 63 an die Cachespeicher-Steuer-

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einrichtung 49 ausgesendet. Die Cachespeicher-Steuereinrichtung schaltet dann die Daten auf der Leitung 48 über den zweiten Schalter 42 weiter, und zwar durch das auf der Leitung 51 auftretende Blockauswahlsignal. Außerdem bewirkt die betreffende Steuereinrichtung, daß diese Daten in die Datenverriegelungsschaltung 43 durch das auf der Leitung 43 auftretende Ladesignal geladen werden. Schließlich erzeugt die betreffende Steuereinrichtung auf der Leitung 66 ein Datenverfügbarkeitssignal, welches der Zentraleinheit die Meldung gibt, daß die angeforderten Daten nicht in der Datenverriegelungsschaltung 43 vorhanden sind.

Nunmehr sei angenommen, daß eine erfolglose Abrufoperation erfolgt ist und daß die angeforderten Daten aus dem Hauptspeicher abgerufen worden sind und bereitstehen für die Abspeicherung in dem Cachespeicher. Ihre entsprechende Identifizierungsadresse steht für die Abspeicherung in der Haupt-Adressliste bereit. Die Spalten in der Haupt-Aäressliste und des Cachespeichers, in denen diese beiden Größen abgespeichert werden, werden durch den Spaltenadressenteil oder durch den zweiten Teil der Cachespeicher-Adressenverriegelungsschaltung 56 festgelegt. Die Leitung 58 führt die Spaltenauswahlinformation zu der Haupt-Adressliste 54 hin, und die Leitung 44 überträgt dieselbe Information zu dem Cachespeicher 40. Eine Ebene in der Haupt-Adressliste sowie ein Bereich in dem Cachespeicher müssen ebenfalls ausgewählt werden. Die durch das gerade erst benutzte Hardware-Untersystem ausgeführte Prozedur besteht darin, zunächst leere Ebenen zu ermitteln und dort die Daten in dem Fall abzuspeichern, daß eine leere Ebene ermittelt worden ist. Wenn keine leere Ebene vorhanden ist, legt die Cachespeicher-Steuereinrichtung die gerade zuvor benutzte Ebene fest und ersetzt die darin enthaltenen Daten durch

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die aus dem Hauptspeicher abgeholten Daten. Eine statistische Untersuchung zeigt, daß ein derartiges Prinzip die Gesamt-Arbeitsgeschwindigkeit der Zentraleinheit gegenüber einem Umlauf-Verschiebungsprinzip erhöht, und zwar mit
Rücksicht darauf, daß der Anteil an erfolglosen Aufrufen bei einer vorgegebenen Anzahl von Speicherzugriffen vermindert ist. Untersuchungen des Rechner-Programmbetriebs zeigen, daß ein Datenwort, welches wesentlich häufiger
benutzt wird, als ein anderes Datenwort, eine höhere Wahrscheinlichkeit dafür mit sich bringt, wiederverwendet zu werden. Da die Speicherchips der Cachespeicheranordnung schneller arbeiten als jene des Hauptspeichers, bedeutet ein höheres Trefferverhältnis, daß ein schnellerer Betrieb erzielt wird.

Das !letztlich erst benutzte Hardeware-Untersystem ist in
Fig. 4 im einzelnen veranschaulicht. Gemäß Fig. 2, 4 und 5 arbeitet das System wie folgt. Zunächst muß die Cachespeicher-Steuereinrichtung 49 eine Überprüfung vornehmen, um festzustellen, ob irgendeine der Ebenen in der ausgewählten Spalte der Haupt-Adressliste 54 als leer markiert ist. Zu diesem Zweck wird die Voll/leer-Speicherreihe 66 abgeprüft. Bei der bevorzugten Ausführungsform ist diese Einrichtung durch eine 4 χ 512-Bit-RAM-Speichermatrix
mit wahlfreiem Zugriff gebildet. Der Schalter 67 ist
mit einem Ausgang an dem Adresseneingang der Voll/leer-Speichermatrix 66 angeschlossen, und mit einem weiteren Ausgang ist er mit dem Dateneingang der Speichermatrix
verbunden. Die Eingangssignale dieses Schalters umfassen ein Voll/leer-Adressensignal, welches die Bits 13-21 der in der Cachespeicher-Adressenverriegelungsschaltung 56
gespeicherten absoluten Adresse umfaßt. Diese Bits aus
dem zweiten Teil der Cachespeicher-Adressenverriegelungsschaltung werden dem Schalter über die Leitung 69 züge-

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führt. Dem anderen Eingang des Schalters wird das auf der Leitung 68 von der Cachespeicher-Steuereinrichtung abgegebene Löschsignal zugeführt. Dieses Signal besteht aus zwei Teilen: 9 Bits, die festlegen, welche der 512 Zeilen der Voll/leer-Speichermatrix zu adressieren ist, und 2 Bits, die angeben, welches Bit in der ausgewählten Zeile zu löschen ist. Der Zweck des Schalters 67 besteht darin, entweder die Voll/Ieer-Adresse oder das Löschsignal zum Adresseneingang der Voll/leer-Speichermatrix durchzuschalten. Der Dateneingang der Voll/Ieer-Speichermatrix wird in einen solchen Zustand versetzt, daß das ausgewählte Bit gelöscht wird.

Das Datenausgangssignal der Speichermatrix ist das auf der Leitung 70 auftretende EBENE-F/E-Signal, welches der Cachespeicher-Steuereinrichtung 49 zugeführt wird. Jede Zeile in der Voll/leer-Speichermatrix bzw. -Speicheranordnung 66 entspricht einer Spalte der Haupt-Adressliste 54. Um eine Überprüfung bezüglich leerer Ebenen einer bestimmten Spalte vorzunehmen, bewirkt die Cachespeicher-Steuereinrichtung 49 die Durchschaltung der auf der Leitung 69 auftretenden Voll/Ieer-Adresse über den Schalter 67 zu dem Adresseneingang 71 der Voll/Xeer-Speicheranordnung. Die betreffende Speicheranordnung gibt dann die Daten in der ausgewählten Zeile am Datenausgang wieder, und zwar als das EBENE-F/E-Signal. Sodann wird der betreffende Status jedes dieser vier Bits durch die Cachespeicher-Steuereinrichtung 49 gelesen, um zu bestimmen, ob irgendeine Leerebene in den entsprechenden Spalten der Haupt-Adressliste 54 vorhanden ist. Wenn Leerebenen vorhanden sind, dann wird ein EBENE-Abtastsignal auf der Leitung 59 erzeugt, um die Identifizierungsadresse in dem ersten Teil der Cachespeicher-Adressenverriegelungsschaltung 56 derart zu leiten, daß diese Adresse über die Lei-

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tung 57 in die Leerebene der Spalte abgegeben wird, die durch die auf der Leitung 58 auftretende Adresse ausgewählt ist.

Wenn nach Ausführung der obigen Maßnahme keine Leerebene ermittelt worden ist, dann liest die Cachespeicher-Steuereinrichtung 49 die LRU-Speichermatrix, um die gerade erst benutzte Ebene zu bestimmen. Die LRU-Speichermatrix ist eine 6 χ 512-Bit-RAM-Speichermatrix mit wahlfreiem Zugriff bei der bevorzugten Ausführungsform der Erfindung. Der Zweck dieser Speichermatrix besteht darin, eine Vielzahl von Bits zu speichern, die in codierter Form die gerade erst benutzte Ebene der jeweiligen Spalte in der Haupt-Adressliste 54 angeben. Bei der bevorzugten Ausführungsform der Erfindung sind 512 Zeilen vorgesehen, deren jede einer bestimmten Spalte in der Haupt-Adressliste 54 entspricht. Die sechs Bits in der jeweiligen Zeile geben die Anzahl von Kombinationen an, wobei von vier Ereignissen jeweils zwei auftreten. Jedes Bit gibt die relative Zeit der letzten Verwendung zwischen zwei der vier Ebenen in einer bestimmten Spalte der Haupt-Adressliste 54 an.

Unter Bezugnahme auf Fig. 5 dürfte dieses Konzept der relativen Verwendung vollständiger verstanden werden. Dabei sind mehrere Bitmuster dargestellt, die verschiedene Ebenen der Haupt-Adressliste kennzeichnen, welche gerade erst benutzt worden sind. Das erste Bit in jeder Zeile kennzeichnet den Status, wie zwischen den Ebenen A und B (oder 1 und 2) der Haupt-Adressliste bzw. des Cachespeichers. Das zweite Bit kennzeichnet den Status, wie zwischen den Ebenen A und C, und das dritte Bit kennzeichnet den Status, wie zwischen A und D, usw.. Eine Null in irgendeiner bestimmten Bitstelle der betreffenden ersten Ebene ist des-

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halb benutzt worden, weil die zweite Ebene als letzte Ebene benutzt worden ist. Eine 1 kennzeichnet die umgekehrte Situation. Demgemäß ist in der Zeile 1 der angegebenen Codes die Ebene A benutzt worden, da/seit die Ebene B zuletzt benutzt worden ist; A ist benutzt worden, da/seit C zuletzt benutzt worden ist, A ist gerade erst gegenüber D benutzt worden, B ist gerade erst gegenüber C benutzt worden, B ist gerade erst gegenüber D benutzt worden bzw. C ist gerade erst gegenüber D benutzt worden. Dieser Code gibt an, daß D die gerade erst benutzte Ebene bezeichnet. Die zweite Code-Ebene gibt an, daß A die letzte erst benutzte Ebene ist, da die Einsen in den ersten drei Bitstellen bedeuten, daß A nicht benutzt worden ist, seit da B oder C oder D zuletzt benutzt worden ist.

Jedesmal dann, wenn eine Übereinstimmung bezüglich einer bestimmten Ebene ermittelt wird, wird der Code für die betreffende Ebene aktualisiert, um anzuzeigen, daß diese Ebene die gerade erst benutzte Ebene ist. Zu diesem Zweck wird das geeignete Bitmuster in die drei Bitstellen der LRU-Speichermatrix für die der betreffenden Spalte entsprechende Zeile eingebracht. Das gespeicherte Bitmuster gibt den Status zwischen der Ubereinstimmungs-Ebene und allen übrigen Ebenen an. Demgemäß wird für eine Übereinstimmung bezüglich der Ebene B eine Eins in die Bits AB eingeführt, und eine Null wird in die Bits BC und CD eingeführt. Dadurch ist angezeigt, daß die Ebene A nicht benutzt worden ist, da/ssib «3e Ebene B zuletzt benutzt worden ist, und daß die Ebene B benutzt worden ist, da/seit die Ebenen C und D zuletzt benutzt worden sind.

Die LRU-Bits werden bei einer erfolglosen Ansteuerung des Cachespeichers ebenfalls aktualisiert, wobei jedoch die Arbeitsablauffolge ein wenig verschieden ist von der

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geschilderten Ablauffolge. Zunächst liest die Cachespeicher-Steuereinrichtung 49 die Voll/Ieer-Speichermatrix, um zu bestimmen, ob dort Leerebenen in der ausgewählten Spalte vorhanden sind. Wenn solche vorhanden sind, wird die Leerebene aufgefüllt, und der LRU-Code wird aktualisiert, um die gerade bzw. zuletzt benutzte Ebene zu markieren. Wenn die Daten von dem Hauptspeicher her auftreten, werden sie in demjenigen Bereich des Cachespeichers 40 gespeichert, der der gerade erst benutzten Ebene entspricht. Die entsprechenden Identifizierungsadressbits werden dann in der gerade erst benutzten Ebene der Haupt-Adressliste 54 gespeichert, und die Cachespeicher-Steuereinrichtung 49 aktualisiert die LRU-Bits bezüglich der ausgewählten Spalte, um die für die Speicherung benutzte Ebene als gerade benutzte Ebene zu markieren.

Die Hardware für das LRU-System selbst ist einfach. Gemäß Fig. 4 nimmt die LRU-Verriegelungseinrichtung 73 das LRU-Adresssignal (Bits 13-21) von dem zweiten Teil der in der Cachespeicher-Adressenverriegelungsschaltung 56 gespeicherten absoluten Adresse über die Leitung 74 auf. Die LRU-Verriegelungsschaltung bzw. -Verriegelungseinrichtung dient dazu, die LRU-Adresse am Adresseneingang 75 der LRU-Speichermatrix 72 über die Leitung 76 aufrechtzuerhalten. Das Datenausgangssignal der Speichermatrix ist das LRU-Ebenen-Signal auf der Leitung 77, die mit der Cachespeicher-Steuereinrichtung 49 verbunden ist. Die Cachespeicher-Steuereinrichtung 49 speichert kurzzeitig die sechs LRU-Bits für die adressierte Zeile in Hex-Flip-Flops 78. Eine programmierbare Feld-Verknüpfungsanordnung 79 setzt bei einer erfolglosen Ansteuerung des Cachespeichers - was durch das auf der Leitung 81 auftretende Block-Ladesignal signalisiert wird - die sechs LRU-Bits in die auf der Busleitung 59 auftretenden EBENEN-Abtast-

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signale um. Wenn das auf der Leitung 70 auftretende EBENEN-F/E-Signal anzeigt, daß eine Leerebene vorhanden ist, dann leiten die auf der Busleitung 59 auftretenden EBENEN-Abtastsignale jedoch die abgerufenen Daten zu der Leerebene hin. Durch die FPLA-Einrichtung werden außerdem die LRU-Bits aktualisiert, die der Ebene entsprechen, in der gerade eingespeichert worden ist. Diese Aktualisierung wird dadurch erreicht, daß das in Frage kommende Bitmuster in die LRU-Speichermatrix durch die auf der Busleitung 80 auftretenden LRU-Datenaktualisierungssignale eingeschrieben wird. Die LRU-Bits für die beeinflußte Speicherspalte werden dann anzeigen, daß diese Ebene die gerade erst benutzte Ebene ist. Das auf der Leitung 59 auftretende EBENEN-Abtastsignal wird irgendeiner leeren Ebene zugeführt, allerdings dann, wenn das auf der Leitung 70 auftretende EBENEN-F/E-Signal anzeigt, daß irgendwelche leeren Ebenen vorhanden sind. Die programmierbare FeId-Verknüpfungsanordnung 79 wird darüber informiert, daß eine erfolglose Ansteuerung vorgelegen hat, und zwar durch das auf der Leitung 81 auftretende Blockladesignal. Dieses Signal rührt von einem Treffer/Fehler-Identifizierungskennzeichen in einem anderen Teil der nicht näher dargestellten Cachespeicher-Steuereinrichtung.

Es wird angenommen, daß die übrigen Teile der Cachespeicher-Steuereinrichtung für den Durchschnittsfachmann ersichtlich sind. Darüber hinaus wird irgendeine Anordnung von Verknüpfungsgliedern, Flip-Flops und anderen Einrichtungen, welche die Ablauffolge der Ereignisse für das hier beschriebene System zufriedenstellen.

Die auf der Leitung 82 auftretenden Chip-Auswahlausgangssignale werden von der FPLA-Anordnung dazu herangezogen,

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individuelle Speicherchips der LRU-Speicheranordnung auszuwählen.

Die auf den Leitungen 83 und 84 auftretenden Freigabesignale 1 bzw. 2 stellen die Chip-Auswahlsignale für die beiden individuellen FPLA-Chips dar, welche die in Fig. 4 dargestellte FPLA-Anordnung 79 bilden. Diese Signale stammen von anderen Teilen der Cachespeicher-Steuereinrichtung.

Wenn eine Übereinstimmung vorliegt bzw. ermittelt worden ist, dann werden die auf der Leitung 85 auftretenden Übereinstimmungs-Signale in die FPLA-Einrichtung eingegeben und in das in Frage kommende LRU-Aktualisierungs-Bitmuster auf der Leitung 80 umgesetzt, um die LRU-Bits bezüglich der Übereinstimmungs-Ebene zu aktualisieren und um damit diese Ebene als die gerade erst benutzte Ebene zu markieren.

In Fig. 6 ist ein Verknüpfungsdiagramm des internen Aufbaus des FPLA-Chips 79 gezeigt. Jedes Schip weist 16 Eingänge und 8 Ausgänge auf. Jeder Ausgang stellt die programmierbare ODER-Funktion von bis zu 48 programmierbaren UND-Funktionen dar, wobei die ODER-Glieder 86 und 87 zwei der acht ODER-Glieder mit 48 Eingängen in dem Chip darstellen. Jeder Eingang des jeweiligen ODER-Gliedes ist über eine schmelzbare Verbindung mit dem Ausgang eines der 48 UND-Glieder verbunden. Jedes UND-Glied weist 32 Eingänge auf, mit denen es über eine schmelzbare Verbindung mit Schaltungspunkten verbunden ist, denen die invertierten bzw. nicht-invertierten Formen jedes der 16 Eingangssignale zugeführt werden. Durch selektives Zerstören gewisser schmelzbarer Verbindungen innerhalb des FPLA-Chips kann ein schnelles und billiges Prioritätsnetzwerk hergestellt werden.

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In Fig. 7 und 8 sind die Wertetabellen der FPLA-Chips 79 in der Cachespeicher-Steuereinrichtung 49 veranschaulicht, aus denen die Booleschen Gleichungen abgeleitet werden können, die dazu herangezogen werden, die zu zerstörende Verbindung auszuwählen. Die drei Bereiche auf der linken Seite der in Fig. 8 dargestellten Wertetabelle sind mit HIT, mit LRU bzw. mit HCLR bezeichnet, wodurch die Funktionen gekennzeichnet sind, die der Verarbeitung eines Treffers bzw. einer erfolgreichen Ansteuerung in irgendeiner Ebene, der Bestimmung der gerade erst benutzten Ebene und der vollständigen Löschung des Cachespeichers unter gewissen Voraussetzungen entsprechen. Um die Wertetabelle zu verstehen, muß berücksichtigt werden, daß der Cachespeicher in zwei Hälften unterteilt ist, wobei die Ebenen 1 und 2 die erste Hälfte bilden und wobei die Ebenen 3 und 4 die zweite Hälfte bilden. Diese Anordnung ermöglicht der Zentraleinheit, jede Hälfte des Cachespeichers unabhängig von der anderen Hälfte auszunutzen, so daß Operationen im Fall eines Fehlers in einer Hälfte des Cachespeichers fortgesetzt werden können. So enthält die Funktionszeile Null in Fig. 8 bezüglich der Ausgangsfunktion Nummer 1 bei einem Treffer in der Ebene 1 lediglich einen hohen Pegel für das Bit Sl/2. Die Eingangsgrößen für diese Funktion zeigen, daß der Lade-Block und der Freigabe-Block zwei Blöcke sind, die in dem NICHT-Zustand bzw. negierten Zustand sind und daß das Freigabe-Signal 1 mit hohem Pegel auftritt. Ferner ist ein Treffer in der Ebene 1 vorhanden, was durch den niedrigen Pegel am Treffer 1-Eingang angezeigt wird. Dieses Eingangssignalmuster zeigt an, daß die erste Hälfte des Cachespeichers benutzt wird und daß in der Ebene 1 ein Treffer vorhanden ist. Demgemäß wird die Funktion der FPLA-Chips die Ebene 1 gegenüber der Ebene 2 zu aktualisieren haben, und zwar als gerade erst benutzte Ebene. Das Muster der Ausgangssignale für diesen

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Zweck weist folgende Zusammensetzung auf. Aus der Zeile Null in Fig. 7 und 8 geht hervor, daß die Ausgangsfunktionen für die beiden FPLA-Chips bei sämtlichen sechs Chip-Auswahlausgängen mit niedrigem Pegel auftreten. Diese Signale geben sämtliche Speicherchips der LRU-Speicheranordnung frei. Außerdem tritt das Bit Sl/2 der Ausgangsfunktion Nummer 1 gemäß Fig. 8 mit hohem Pegel auf. Dieser hohe Pegel zeigt an, daß die Ebene 1 gerade erst benutzt worden ist und nicht die Ebene 2; dies wird in der LRU-Speicheranordnung 72 gemäß Fig. 4 über die Busleitung 8 0 festgehalten.

In der Zeile 4 der Fig. 7 und 8 ist der Fall veranschaulicht, daß beide Hälften des Cachespeichers in Betrieb sind. Das Blockladesignal tritt mit niedrigem Pegel auf, wodurch angezeigt wird, daß ein Treffer aufgetreten ist. Das Freigabe-Signal 1 und das Freigabe-Signal 2 treten jeweils mit hohem Pegel auf, wodurch angezeigt wird, daß beide Hälften des Cachespeichers in Betrieb sind. Der niedrige Pegel am Eingang Treffer 1 zeigt einen Treffer in der Ebene 1 an. Die drei hohen Signalpegel bezüglich der Bits Sl/2, Sl/3 und Sl/4 zeigen an, daß die Ebene 1 benutzt worden ist, da die Ebenen 2, 3 und 4 zuletzt benutzt worden sind. Es sei hier darauf hingewiesen, daß bei der Erläuterung der Fig. 5 als Beispiel der LRU-Codierung eine Null benutzt worden ist, um anzuzeigen, daß eine Ebene benutzt worden ist, da die andere Ebene zuletzt benutzt worden ist. Es ist vollständig willkürlich, ob eine Null oder eine Eins für diesen Zustand ausgewählt wird.

Die Multiporzessorsysteme sind für einen hohen Durchsatz ausgelegt. Bei derartigen Anordnungen kann ein Prozessor in dem System den Datenaustausch in bzw. mit dem Hauptspeicher vornehmen, wobei die Daten gleichzeitig in dem Cachespeicher eines oder mehrerer der anderen Prozessoren

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gespeichert werden. In einem derartigen Falle kann ein Systemfehler dann auftreten, wenn ein Prozessor mit den in seinem Cachespeicher enthaltenen ungültigen Daten sich auf diese Daten bei seinen Operationen bezieht. Um das Auftreten derartiger Systemfehler zu vermeiden, ohne die Cachespeicher-Zugriffsoperationen zu verlangsamen, wird eine selektiv wirkende Löschanordnung gemäß der vorliegenden Erfindung benutzt. Wie oben erwähnt, ist bei den bisher bekannten Systemen eine Löschanordnung verwendet worden, die den gesamten Cachespeicher unter bestimmten Bedingungen gelöscht hat, wenn einige Daten in dem Cachespeicher durch einen anderen Prozessor ungültig gemacht sein konnten. Durch Löschen lediglich derjenigen Speicherplätze, die ungültige Daten enthalten, kann dieses übermäßige Löschen vermieden werden.

Bekannt ist bisher zwar eine selektiv arbeitende Löschanordnung, jedoch nicht in Verbindung mit einem LRU-Untersystem. Das in Fig. 2 dargestellte selektiv wirkende Löschungs-Untersystem umfaßt die Doppel-Adressliste 95, den Vergleicher 96 und die diesen Einrichtungen zugehörigen Eingabe- und Ausgabe-Stapelspeicher. Die Doppel-Adressliste 95 ist in derselben Art und Weise organisiert, wie die Haupt-Adressliste 54. Sie enthält Doppel-Identifizierungsadressen für sämtliche in dem Cachespeicher 40 gespeicherten Daten. Diese Identifizierungsadressen werden in die Doppel-Adressliste 95 zu der gleichen Zeit geladen, zu der sie in die Haupt-Adressliste 54 geladen werden. Dies erfolgt über die Leitung 97, den Puffer 98 und den Schreib-Stapelspeicher 99. Die Leitung 97 verbindet die ersten und zweiten Bereiche der Cachespeicher-Adressenverriegelungsschaltung 56 mit dem Puffer 98. Dies bedeutet, daß dadurch der Puffer 98 mit den Bits 0-21 der absoluten Adresse bezüglich der angeforderten Daten ge-

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laden wird. Der Puffer 98 hält diese Adresse so lange fest, bis sie in dem Schreib-Stapelspeicher 99 gespeichert werden kann. Der Schreib-Stapelspeicher weist zwei Ausgänge auf, wodurch jede gespeicherte Adresse in zwei Komponenten aufgeteilt wird. Der erste Ausgang führt die Identifizierungsadressbits 0-12 des Dateneingangssignals der Doppel-Adressliste 95 über die Leitung 100 ab. Der zweite Ausgang gibt die Doppel-Spaltadresse oder -Bits 13-21 der absoluten Adresse an den Adresseneingang der Doppel-Adressliste 95 über die Leitung 101 ab. Das auf der Leitung 102 von der Cachespeicher-Steuereinrichtung 49 abgegebene Doppel-Ebenenabtastsignal dient dazu, die Identifizierungsadressbits in die richtige Ebene der Spalte innerhalb der Doppel-Adressiiste 95 einzuleiten, welche Ebene durch das auf der Leitung 101 auftretende Doppel-Spaltenadresssignal ausgewählt ist.

Um die Speicherstellen zu kennzeichnen, in denen die Daten geändert sind, ist es notwendig, die absoluten Adressen aller derjenigen Datenposten in dem Hauptspeicher zu kennen, die durch andere Prozessoren geändert worden sind. Diese Änderungs-Kennzeichnungsadressen gelangen über die Leitung 103 zu dem Puffer 104. Die betreffenden Adressen werden in einem Änderungs-Kennzeichnungsstapelspeicher 105 gespeichert, so daß die Verarbeitung dieser Adressen asynchron mit der Verarbeitung und mit den anderen Teilen des Cachespeichers erfolgen kann. Der Änderungs-Kennzeichnungsstapelspeicher 105 weist ebenfalls zwei Ausgänge auf, und zwar zum Zwecke der Aufteilung der Adresse in zwei Komponenten. Das erste auf der Leitung 106 auftretende Ausgangssignal führt die Identifizierungsadressbits 0-12 der geänderten Adresse einem ersten Dateneingang des Vergleichers 96 zu. Das auf der Leitung 101 auftretende zweite Ausgangssignal führt die Spaltenadressbits 13-21 dem Adresseneingang

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der Doppel-Adressliste 95 zu. Da jede Änderungs-Kennzeichnungsadresse aus dem Stapelspeicher 105 heraus verarbeitet wird, wählen somit die Bits 13-21 dieser Adresse eine bestimmte Spalte der Doppel-Adressliste 95 für die Überprüfung aus. Die Identifizierungsadressen in den vier Ebenen der betreffenden Spalte sind mit den zwei Dateneingängen des Vergleichers 96 über die Leitungen 107 verbunden. Der Vergleicher vergleicht diese Identifizierungsadressen mit der Identifizierungsadresse der Änderungs-Kennzeichnungsadresse. Wenn eine Übereinstimmung ermittelt wird, wird die Übereinstimmungs-Identifizierungsadresse an den die geänderten Spalten betreffenden Stapelspeicher

108 als Doppel-Übereinstimmungssignal über die Leitung

109 abgegeben. Der betreffende Stapelspeicher 108 speichert diese Identifizierungsadresse und die Bits 13-21 der Änderungs-Kennzeichnungsadresse auf der Leitung 101. Die beiden Komponenten werden dann als eine Adresse gespeichert. Die Cachespeicher-Steuereinrichtung 49 liest die geänderten Adressen über die Leitung 110 und erzeugt aus dieser information das auf der Leitung 68 auftretende Löschsignal.

Das Löschsignal wird dazu herangezogen, das Bit in der Voll/Ieer-Speicheranordnung 66 zu löschen, welches der Ebene in der Haupt-Adressliste 54 entspricht, die auf ungültige Daten in dem Cachespeicher 40 hinzeigt.

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, - Si.

Leerseite

Claims (1)

1. DIPL.ING. HEINZ BARDEHLE MüHÄerC^:23. i. 1981

   PATENTANWALT

   Aktenzeichen: Mein Zeichen: P 3163

   Patentansprüche

   1.) Schaltungansordnung mit einem Cachespeicher (Notizblockspeicher) für eine Zentraleinheit in einer einen Hauptspeicher enthaltenden Datenverarbeitungsanlage, dadurch gekennzeichnet,

   a) daß eine erste Einrichtung für die Speicherung und für den Zugriff zu einer Vielzahl von Datenwörtern vorgesehen ist, die von der Zentraleinheit ausgenutzt werden, wobei die Datenwörter in einer Vielzahl von Speicherbereichen gespeichert werden, deren jeder in eine Vielzahl von Blöcken unterteilt ist,

   b) daß eine zweite Einrichtung mit einer Vielzahl von Ebenen vorgesehen ist, deren jede einem Bereich der genannten ersten Einrichtung entspricht und in eine Vielzahl von Spalten unterteilt ist, deren jede einem Satz von Blöcken der betreffenden ersten Einrichtung entspricht, wobei die zweite Einrichtung zur Speicherung von Identifizierungsadressen dient, welche in dem Hauptspeicher enthaltene Datenwörter identifizieren, die in der ersten Einrichtung gespeichert sind, wobei diese Identifizierungsadressen mit den Identifizierungsadressen der Datenwörter verglichen werden, die von der Zentraleinheit angefordert sind, und wobei eine Übereinstimmungs-Information in dem Fall erzeugt wird, daß das angeforderte Datenwort in der betreffenden ersten Einrichtung vorhanden ist, wobei eine Anzeige darüber geliefert wird, in welcher Ebene die betreffenden Daten

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   ermittelt worden sind,

   c) und daß eine dritte Einrichtung vorgesehen ist, welche die Abgabe des angeforderten Datenwortes von der genannten ersten Einrichtung an die Zentraleinheit in dem Fall bewirkt, daß eine Übereinstimmung aufgetreten ist, und die die gerade erst benutzte Ebene der zweiten Einrichtung bei Ausbleiben einer Übereinstimmung bestimmt, wobei das angeforderte Datenwort aus dem Hauptspeicher abzurufen, an die Zentraleinheit abzugeben und in der ersten Einrichtung abzuspeichern ist, wobei eine Angabe darüber erfolgt, daß eine das abgerufene Datenwort indizierende Identifizierungsadresse in der gerade erst benutzten Ebene der zweiten Einrichtung gespeichert ist, und wobei Aktualisierungsdaten bezüglich der neuen, gerade erst benutzten Ebene in dem Fall erzeugt werden, daß eine Übereinstimmung auftritt, die dann abgespeichert wird.

   2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,

   daß die dritte Einrichtung eine LRU-Speicheranordnung mit wahlfreiem Zugriff (RAM) enthält, die in eine Vielzahl von Zeilen unterteilt ist, deren jede kennzeichnend ist für eine Spalte der genannten zweiten Einrichtung und eine Vielzahl von LRU-Bits umfaßt, deren Anzahl ausreicht, um die Reihenfolge der zeitlichen Ausnutzung der Ebenen der entsprechenden Spalte zu codieren, daß jede Spalte der LRU-Speicheranordnung individuell adressierbar ist und ein Auslesen der LRU-Bits oder ein Einschreiben von aktualisierten LRU-Bits vorzunehmen erlaubt, wobei jedes LRU-Bit einer Zeile kennzeichnend ist für ein Paar von Ebenen der genannten zweiten Einrichtung, wobei durch einen binären Zustand eines LRU-Bits eine Angabe darüber vorliegt, daß eine der Ebenen vor einer anderen Ebene benutzt worden ist, während durch

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   den entgegengesetzten Binärzustand eine Anzeige für den umgekehrten Fall vorliegt,

   und daß eine solche ausreichende Anzahl von LRU-Bits vorliegt, daß sämtliche möglichen Nutzungskombinationen der Ebenen der zweiten Einrichtung darstellbar sind.

   3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet,

   daß die genannte dritte Einrichtung ferner eine Einrichtung umfaßt, mittels der die Übereinstimmungs-Information aufnehmbar und die LRU-Speicheranordnung in dem Fall lesbar ist, daß ein erfolgloser Zugriff vorgelegen hat, derart, daß die gerade erst benutzte Ebene der Spalte der zweiten Einrichtung bestimmbar ist, zu der ein Zugriff durch die Adresse der angeforderten Daten erfolgt ist, daß die angeforderten Daten aus dem Hauptspeicher abgerufen werden und für die Verwendung durch die Zentraleinheit bereitgestellt werden, während gleichzeitig die Einspeicherung der betreffenden Daten in der ersten Einrichtung in dem Block und in dem Bereich vorgenommen wird, der der gerade erst benutzten Ebene der Zugriffsspalte der zweiten Einrichtung entspricht,

   und daß die Speicherung des betreffenden abgerufenen Datenwortes in der genannten ersten Einrichtung dadurch indiziert wird, daß die Speicherung in der zuvor bestimmten, gerade erst benutzten Ebene der zweiten Einrichtung erfolgt, wozu eine Identifzierungsadresse verwendet ist, die aus einem Teil der absoluten Adresse der abgerufenen Daten besteht, und wobei die Aktualisierung der LRU-Bits entsprechend der Spalte der zweiten Einrichtung erfolgt, in der die Identifizierungsadresse gerade gespeichert war.

   Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet,

   daß die genannte dritte Einrichtung eine programmierbare Feldlogikanordnung mit einer Vielzahl von Ausgängen enthält, deren jeder die ODER-Kombination einer programmierbaren Vielzahl von UND-Termen umfaßt, wobei jeder UND-Term eine programmierbare Kombination einer Vielzahl von Eingangssignalen darstellt, und wobei diese Eingangssignale zu den Datenausgängen der LRU-Anordnung zum Zwecke der Aufnahme des Status der betreffenden LRU-Bits gekoppelt sind,

   daß die Übereinstimmungs-Information von der genannten zweiten Einrichtung eingangsseitig aufnehmbar ist, daß die betreffenden Ausgangssignale den Dateneingängen der LRU-Speicheranordnung mit wahlfreiem Zugriff und SchreJMreigabeeingängen der zweiten und ersten Einrichtung zuführbar sind,

   daß die programmierbare Feldverknüpfungsanordnung mittels einer geeigneten Kombination von UND-ODER-Termen derart programmierbar ist, daß bei NICHTAUFTRETEN einer Übereinstimmung bezüglich eines angeforderten Datenwortes diejenige Ebene der zweiten Speichereinrichtung bestimmbar ist, die gerade erst benutzt worden ist, wobei ein EBENEN-Abtastsignal erzeugbar ist, mit dessen Hilfe das aus dem Hauptspeicher abgerufene Datenwort in den in Frage kommenden Bereich der ersten Speichereinrichtung einführbar ist,

   daß die das abgerufene Datenwort indizierende Identifizierungsadresse in die in Frage kommende Ebene der zweiten Einrichtung einführbar ist,

   und daß auf das Vorliegen einer Übereinstimmung in einer bestimmten Ebene oder bei Vorliegen einer erfolglosen Ansteuerung das in Frage kommende Bitmuster erzeugbar ist, durch welches eine Anzeige dafür geliefert wird,

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   daß die Speicherungs- oder Übereinstimmungs-Ebene die gerade erst benutzte Ebene für die Speicherung des Bitmusters ist.

   5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,

   daß die Voll/leer-Speicheranordnung mit wahlfreiem Zugriff eine Vielzahl von Zeilen enthält, deren jede einer Spalte der genannten zweiten Einrichtung entspricht und aus einer Vielzahl von F/E-Bits besteht, deren jedes einer bestimmten Ebene der betreffenden zweiten Einrichtung entspricht und in einem Binärzustand eine Angabe dafür liefert, daß die zugehörige Ebene voll ist, während im anderen Binärzustand eine Anzeige dafür vorliegt, daß die betreffende Ebene leer ist,

   und daß die Voll/leer-Speicheranordnung auf Löschsignale anzusprechen vermag, die von der genannten dritten Einrichtung erzeugbar sind, welche eine Einrichtung umfaßt, mittels der die Löschsignale erzeugbar sind, durch die der Leer-Status des F/E-Bits entsprechend einer bestimmten Ebene in dem Fall löschbar ist, daß die in der ersten Einrichtung enthaltenen, der betreffenden Ebene entsprechenden Daten nicht mehr dieselben sind, wie die Daten im Hauptspeicher.

   6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet,

   daß die die Löschsignale erzeugende Einrichtung eine Doppel-Adresslisteneinrichtung enthält, welche in derselben Weise organisiert ist, wie die genannte zweite Einrichtung, und welcheeinen Doppelsatz der in der betreffenden zweiten Einrichtung gespeicherten Identifizierungsadressen umfaßt,
   daß die betreffende Einrichtung einen Eingang für die Auf-

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   nähme von Schreibkennzeichnungsadressen von anderen Zentraleinheiten der Datenverarbeitungsanlage umfaßt, wobei die betreffenden Adressen die Daten kennzeichnen, die im Hauptspeicher geändert worden sind, daß die Doppel-Adresslisteneinrichtung die Identifizierungsadressen der in der genannten ersten Einrichtung gespeicherten Daten mit den Schreibkennzeichnungsadressen vergleicht und die genannten Löschsignale für das in Frage kommende F/E-Bit entsprechend der jeweiligen Übereinstimmung erzeugt, wobei die Eingangssignale der programmierbaren Feldverknüpfungsanordnung außerdem den Datenausgängen der Voll/Ieer-Anordnung zuführbar sind,

   und daß die programmierbare Feldverknüpfungsanordnung mit einer geeigneten Kombination von UND-ODER-Termen derart programmiert ist, daß bestimmbar ist, ob irgendwelche Leerebenen in der Zugriffsspalte der betreffenden zweiten Einrichtung infolge eines erfolglosen Zugriffs zu dem Cachespeicher vorhanden sind, wobei das abgerufene Datenwort in die gegebenenfalls vorhandene Leerebene eingeführt wird, während im anderen Falle die Einführung in die zuletzt benutzte Ebene vorgenommen wird.

   Schaltungsanordnung nach einem der Anspruch 1 bis 6, dadurch gekennzeichnet,

   a) daß die erste Einrichtung Informationen in Bereichen von Speichereinheiten speichert,

   b) daß die zweite Einrichtung den Bereichen der genannten ersten Einrichtung entsprechende Ebenen aufweist, mittels derer indiziert wird, welche Information in der betreffenden ersten Einrichtung gespeichert ist, wobei die von der Zentraleinheit angeforderte Information mit der indizierten Information verglichen wird, und wobei ein Übereinst immungssignal in dem Fall erzeugt wird, daß die be-

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   treffende Information in der genannten ersten Einrichtung vorhanden ist,

   c) daß die dritte Einrichtung die gerade erst benutzte Ebene der zweiten Einrichtung in dem Fall bestintnb, daß keine Übereinstimmung aufgetreten ist, wobei die aus dem Hauptspeicher abzurufende angeforderte Information an die Zentraleinheit abgegeben und in der ersten Einrichtung abgespeichert wird und wobei die gerade erst benutzte Ebene der zweiten Einrichtung indiziert wird,

   d) daß eine vierte Einrichtung mit derselben Indexinformation wie die zweite Einrichtung dazu vorgesehen ist, zu bestimmen, wann ein sowohl im Hauptspeicher als auch in der ersten Einrichtung gespeicherter Informationsteil in dem Hauptspeicher geändert worden ist, und ein Löschsignal zu erzeugen, mittels dessen der Speicherplatz der betreffenden geänderten Daten in der genannten ersten Einrichtung als leer markiert wird,

   e) und daß eine fünfte Einrichtung vorgesehen ist, welche den Voll- oder Leer-Status jeder Ebene der betreffenden zweiten Einrichtung anzeigt und welche das Löschsignal aufnimmt und als leer in dem Fall markiert, daß die Ebene der betreffenden zweiten Einrichtung der geänderten Information entspricht.

   8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, wobei ein schnellerer Zugriff zu einer Information erfolgt, die von einer ersten Zentraleinheit benutzt wird anstatt durch den Hauptspeicher einer Multiprozessor-Datenverarbeitungsanlage, von der die Zentraleinheit einen Teil bildet,

   dadurch gekennzeichnet,

   a) daß eine Cachespeichereinrichtung vorgesehen ist, die eine Vielzahl von Bereichen aufweist, deren jeder eine Vielzahl von individuell adressierbaren Blöcken enthält,

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   deren jeder eine Vielzahl von individuell adressierbaren Speichereinheiten für die Speicherung von Datenwörtern aufweist, die von der Zentraleinheit für die Ausführung ihrer Operationen benötigt werden,

   b) daß eine Haupt-Adressliste vorgesehen ist, die in eine Vielzahl von individuell adressierbaren Spalten aufgeteilt ist, deren jede einer Reihe von Blöcken der Cachespeichereinrichtung entspricht und in eine Vielzahl von Ebenen von Identifizierungsadresspeicherplätzen aufgeteilt ist, wobei jede Ebene einem bestimmten Block in einer Reihe von Blöcken der Cachespeichereinrichtung entspricht und eine Identifizierungsadresse zu speichern vermag, die kennzeichnend dafür ist,welche Datenwörter in dem entsprechenden Block der Cachespeichereinrichtung vorhanden sind, und wobei ein Vergleicher vorgesehen ist, der die Identifizierungsadressen der in dem Cachespeicher gespeicherten Datenwörter mit der Identifizierungsadresse der Daten zu vergleichen gestattet, die von der Zentraleinheit angefordert werden, und der Übereinstimmungssignale zu erzeugen vermag, welche gegebenenfalls anzeigen, in welchem Bereich des Cachespeichers die Daten feststellbar sind,

   c) daß eine Vielzahl von individuell adressierbaren Voll/leer-Statusbits vorgesehen ist, deren jedes Bit einer bestimmten Ebene einer bestimmten Spalte der Haupt-Adressliste entspricht, wobei die jeweilige Anzeige kennzeichnend dafür ist, ob die entsprechende Ebene voll oder leer ist,

   d) daß eine selektiv wirkende Löscheinrichtung mit einem Adresseneingang für die Aufnahme einer Änderungskennzeichnungsadresse vorgesehen ist, die kennzeichnend ist für die Adressen in dem Hauptspeicher, die durch eine andere Zentraleinheit der Datenverarbeitungsanlage geändert worden sind, wobei von einem Ausgang ein verändertes

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   Adressensignal abgebbar ist, welches eine Angabe darüber liefert, welche der in dem betreffenden Cachespeicher enthaltenen Daten in dem Hauptspeicher geändert worden sind, wobei das veränderte Adressensignal diejenigen Voll/Ieer-Statusbits kennzeichnet, die als leer zu löschen sind,

   e) daß eine die gerade erst erfolgte Benutzung anzeigende Anzeigeeinrichtung mit einer LRU-Speicheranordnung vorgesehen ist, die eine Vielzahl von individuell adressierbaren LRU-Bits umfaßt, deren jedes einer Ebene einer Spalte der Haupt-Adressliste zughörig ist, wobei die Anzahl der betreffenden LRU-Bits derart ausreicht, daß die Reihenfolge der Ausnutzung der Ebenen in der zugehörigen Spalte der Haupt-Adressliste codierbar ist, so daß die Ebene, die gerade erst benutzt worden ist, aus den LRU-Bits decodierbar ist, wobei ein Ausgang für die Bereitstellung der gerade erst benutzten Daten vorgesehen ist, wobei ein Eingang vorgesehen ist, der die LRU-Bits in dem Fall zu aktualisieren gestattet, daß die Reihenfolge der Ausnutzung sich geändert hat, wobei die die gerade erst erfolgte Benutzung anzeigende Anzeigeeinrichtung eine programmierbare Feldverknüpfungsanordnung mit einer Vielzahl von programmierbaren UND-ODER-Termen umfaßt, deren Eingänge mit der LRU-Speicheranordnung verbunden sind, wobei die Voll/leer-Statusbits und die Übereinstimmungssignale von dem Vergleicher auftreten, wobei die Ausgangssignale mit der LRU-Speicheranordnung und der Hauptadressliste sowie dem Cachespeicher verbunden sind, und wobei die programmierbare Feldverknüpfungsanordnung derart programmiert ist, daß die LRU-Bits auf ein Cachespeicher-Bit oder eine erfolglose Ansteuerung des Cachespeichers hin aktualisiert werden und die Identifizierungsadressen der abgerufenen Daten entweder in eine Leerebene oder in die Hauptadressliste bzw. in den

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   entsprechenden Bereich des Cachespeichers eingeführt werden,

   f) daß Speichereinrichtungen vorgesehen sind, die die Adresse der von der Zentraleinheit angeforderten Information zu speichern gestatten und die diese Adresse mit der in der Haupt-Adressliste gespeicherten Identifizierungsinformation zu vergleichen gestatten, um zu bestimmen, ob die angeforderten Daten in dem Cachespeicher vorhanden sind, wobei die betreffenden Daten zu der Zentraleinheit in dem Fall durchgeschaltet werden, daß sie in dem Cachespeicher vorhanden sind, während in dem Fall, daß die betreffenden Daten in dem Cachespeicher nicht vorhanden sind, die programmierbare Feldverknüpfungsanordnung veranlaßt wird, die gerade erst benutzte Ebene der adressierten Spalte in der Haupt-Adressliste zu bestimmen und die Identifizierungsadresse der angeforderten Daten in die Ebene der Haupt-Adressliste einzuschreiben, wie dies durch die betreffende programmierbare Feldverknüpfungsanordnung festgelegt ist, wobei die aus dem Hauptspeicher abgeholten Daten in demjenigen Speicherplatz des Cachespeichers abgespeichert werden, der der gerade geänderten Ebene der Haupt-Adressliste entspricht, wobei das geänderte Adressensignal aufnehmbar und aus diesem ein Löschsignal erzeugbar ist, mit dessen Hilfe die richtige Voll/Ieer-Statusanzeige löschbar ist.

   9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8 für die Verwendung bei der jeweiligen Zentraleinheit in einer Multiprozessor-Datenverarbeitungsanlage mit einem Hauptspeicher,
   dadurch gekennzeichnet,

   a) daß eine Cachespeicher-Adressenverriegelungseinrichtung vorgesehen ist, welche die absolute Adresse der von der Zentraleinheit angeforderten Daten aufnimmt und

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   festhält und welche aus einem ersten, zweiten und dritten Bereich besteht, die die absolute Adresse mit anderen Teilen der Cachspeieheranordnung zu verbinden gestatten,

   b) daß eine Cachespeichereinrichtung vorgesehen ist, welche zur Speicherung und zum Zugriffizu einer Vielzahl von Informationsteilen dient, die von der Zentraleinheit verwendet werden, wobei die Information in einem mit hoher Geschwindigkeit arbeitenden RAM-Speicher mit wahlfreiem Zugriff gespeichert ist, der in eine Vielzahl von individuell adressierbaren Speicherbereichen unterteilt ist, deren jeder einen Dateneingang und einen Datenausgang aufweist und in eine Vielzahl von Blöcken unterteilt ist, deren jeder in eine Vielzahl von individuell adressierbaren Wörtern unterteilt ist, wobei die Cachespeichereinrichtung einen Adresseneingang aufweist, der mit dem zweiten Teil und dem dritten Teil der Cachespeicher-Adressenverriegelungseinrichtung derart verbunden ist, daß er ein Cachespeicher-Lese/Schreib-Adressensignal aufzunehmen vermag, mit dessen Hilfe festlegbar ist, in welchem Block und in welches Wort des betreffenden Blockes Daten einzuspeichern sind, die vom Dateneingang her zugeführt werden, und welches Wort welches Blockes am Datenausgang bereitzustellen ist, und wobei die betreffende Cachespeichereinrichtung einen Bereichs-Abtasteingang aufweist,

   c) daß eine erste Schaltereinrichtung vorgesehen ist, die mit einem Datenausgang an dem Dateneingang der Cachespeichereinrichtung angeschlossen ist, und die eine Vielzahl von Dateneingängen aufweist, die mit der Zentraleinheit und dem Hauptspeicher verbunden sind, wobei außerdem ein Steuereingang vorgesehen ist, und wobei die betreffende erste Schalteinrichtung Daten von der Zentraleinheit zu der Cachespeichereinrichtung hin während

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   der Zentraleinheits-Speicheroperationen und aus dem Hauptspeicher abgerufene Daten zu der Cachespeichereinrichtung in dem Fall durchzuschalten gestattet, daß eine erfolglose Ansteuerung des Cachespeichers vorgelegen hat,

   d) daß eine zweite Schaltereinrichtung vorgesehen ist, die eine Vielzahl von Dateneingängen aufweist, welche mit den Datenausgängen der Speicherbereiche der Cachespeichereinrichtung verbunden sind, wobei die zweite Schaltereinrichtung ferner einen Datenausgang und einen Steuereingang aufweist, und unter der Steuerung eines dem Steuereingang zugeführten Blockauswahlsignals eines der Ausgangssignale aus den Bereichen der Cachespeichereinrichtung auszuwählen und zum Datenausgang der betreffenden zweiten Schaltereinrichtung durchzuschalten gestattet,

   e) daß eine Haupt-Adresslisteneinrichtung mit einer Vielzahl von Ebenen vorgesehen ist, deren jede einem der Bereiche der Cachespeichereinrichtung zugehörig ist und dieser entspricht, wobei jede Ebene mit einem Dateneingang verbunden ist, der seinerseits mit dem betreffenden ersten Teil der Cachespeicher-Adressenverriegelungseinrichtung verbunden ist, wobei jede Ebene in eine Vielzahl von individuell adressierbaren Identifizierungsadressenspeicherzellen unterteilt ist, wobei eine Zeile der Zellen in der jeweiligen Ebene eine Spalte je Zelle entsprechend einem der Blöcke der Cachespeichereinrichtung enthält und jeweils eine Vielzahl von Identifizierungsadressenbits zu speichern vermag, derart, daß Identifizierungswörter aus der absoluten Adresse der Daten bildbar sind, die in dem entsprechenden Block der Cachespeichereinrichtung gespeichert sind, wobei jede Ebene einen Ausgang

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   für die Darstellung/Identifizierungsadressbits umfaßt,

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   die in einer ausgewählten Zelle der Identifizierungszellen gespeichert sind, wobei die Haupt-Adresslisteneinrichtung außerdem einen Haupt-Lese/Schreib-Adresseneingang aufweist, der mit dem zweiten Teil der Cachespeicher-Adressenverriegelungseinrichtung derart verbunden ist, daß er eine Vielzahl von Blockadressenbits aufzunehmen vermag, die den Teil der absoluten Adresse bilden, mit dem die Spalte der Identifizierungszellen festlegbar ist, von der die Ebenen-Ausgangssignale bereitstellbar sind, wobei die Haupt-Adresslisteneinrichtung einen EBENEN-Abtasteingang für die Aufnahme eines Signales aufweist, durch welches festlegbar ist, welche Zelle der Identifizierungszellen in einer Spalte durch das Blockadressensignal für die Einspeicherung der eintreffenden Identifizierungswörter adressiert ist, wobei die Haupt-Adresslisteneinrichtung die Identifizierungswörter in den Identifizierungszellen zu speichern gestattet, die angeben, welche Daten in der Cachespeichereinrichtung gespeichert sind, und die angeben, wo die betreffenden Daten gespeichert sind, und wobei mittels der betreffenden Wörter eine ausgewählte Spalte der Identifizierungswörter abrufbar und an die EBENEN-Ausgänge für einen Vergleich abgebbar sind,

   f) daß eine Vergleichereinrichtung vorgesehen ist, welche die Identifizierungsadresse der von der Zentraleinheit angeforderten Daten mit den in der Haupt-Adresslisteneinrichtung gespeicherten Identifizierungsadressen vergleicht und ein Übereinstimmungssignal in dem Fall erzeugt, daß eine Übereinstimmung zwischen den miteinander verglichenen Adressen festgestellt ist, und LRU-Aktualisierungsdaten zu erzeugen gestattet, wobei die Vergleichereinrichtung eine Vielzahl von Eingängen aufweist, die mit den EBENEN-Ausgängen derart verbunden sind, daß die Identifizierungs-

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   Wörter aufnehmbar sind, wobei die betreffende Vergleichereinrichtung einen gewünschte Daten aufnehmenden Identifizierungsworteingang aufweist, der mit dem ersten Teil der Cachespeicher-Adressenverriegelungseinrichtung verbunden ist, um von dieser ein Daten betreffendes gewünschtes Identifizierungswort aufzunehmen, um dieses mit den Identifizierungswörtern von der Haupt-Adresslisteneinrichtung zu vergleichen, wobei die betreffende Einrichtung Ausgänge für die Abgabe der Übereinstimmungssignale aufweist,

   g) daß eine LRü-Verriegelungseinrichtung vorgesehen ist, die mit einem LRU-Adresseneingang an dem zweiten Teil der Cachespeicher-Adressenverriegelungseinrichtung derart angeschlossen ist, daß sie den Teil der absoluten Adresse aufzunehmen und festzuhalten gestattet, der das Blockadressenbit bildet, und den betreffenden Teil an einem Ausgang abzugeben vermag,

   h) daß eine LRU-Speicheranordnung vorgesehen ist, die derart codierte Daten zu speichern gestattet, daß die gerade erst benutzte Ebene der Haupt-Adresslisteneinrichtung anzeigbar ist, wobei die betreffende Speicheranordnung eine Vielzahl von Zeilen mit einer Vielzahl von Speicherbits umfaßt, wobei jede Zeile einer der Spalten der Haupt-Adresslisteneinrichtung entspricht bzw. dieser zugehörig ist und eine solche ausreichende Anzahl von Speicherbits umfaßt, daß eine solche ausreichende Datencodierung ermöglicht ist, gemäß der die zeitliche Reihenfolge der letzten Ausnutzung der jeweiligen Ebene in der zugehörigen Spalte bestimmbar ist, in der jedes Bit den Status zwischen zwei Ebenen der Ebenen kennzeichnet, wobei dieselbe Anzahl von Bits vorhanden ist, wie Kombinationen von Ebenen vorhanden sind, von denen in der Haupt-Adresslisteneinrichtung jeweils zwei vorhanden

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   sind, wobei die LRU-Speieheranordnung mit einem Adresseneingang am Ausgang der LRU-Verriegelungseinrichtung derart angeschlossen ist, daß die Adressenbits aufnehmbar sind, welche diejenige Spalte in der Haupt-Adresslisteneinrichtung bezeichnen, die durch die Vergleichereinrichtung überprüft wird , derart, daß die Speicherbits der entsprechenden Zeile an einen LRU-EBENEN-Ausgang bereitstellbar sind, wobei an einem LRU-Aktualisierungseingang die LRU-Aktualisierungsdaten für eine Aktualisierung der Speicherbits in der ausgewählten Zeile in dem Fall aufnehmbar sind, daß eine Übereinstimmung mit einer bestimmten Ebene oder eine erfolglose Ansteuerung des Cachespeichers und eine Leerebene vorhanden sind oder daß die gerade erst benutzte Ebene dazu herangezogen wird, das Identifizierungswort für die Daten zu speichern, die aus dem Hauptspeicher nach der erfolglosen Ansteuerung des Cachespeichers abgerufen worden sind, und wobei durch die betreffende Aktualisierung die betreffende Zeile von Speicherbits derart änderbar ist, daß die Übereinstimmungs-Ebene oder die neue Speicherebene als die nunmehr erst benutzte Ebene bezeichnet ist, i) daß eine Steuereinrichtung mit einer programmierbaren Feldverknüpfungsanordnung vorgesehen ist, welche die Elemente in der Cachespeicheranordnung zu steuern gestattet und welche mit einem Eingang an dem Übereinstimmungssignal-Ausgang derart angeschlossen ist, daß von diesem das Übereinstimmungssignal aufnehmbar ist, welches eine Anzeige darüber liefert, welche Ebene der adressierten Spalte gegebenenfalls mit der Adresse der angeforderten Daten übereinstimmt, wobei ein Blockauswahlausgang mit dem Steuereingang der zweiten Schaltereinrichtung derart verbunden ist, daß diese ein ausgewähltes Ausgangssignal der betreffenden Ebene zum Schalterausgang in dem Fall

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   durchzuschalten gestattet, daß das Übereinstimmungssignal auftritt, wobei die Steuereinrichtung mit einem EBENEN-Abtastausgang mit dem EBENEN-Abtasteingang der Haupt-Adresslisteneinrichtung und mit dem Bereichs-Abtasteingang der Cachespeichereinrichtung derart verbunden ist, daß die Identifizierungsadressbits der absoluten Adresse in der Cachespeicher-Adressenverriegelungseinrichtung in die Identifizierungszelle der gerade erst benutzten Ebene der Haupt-Adresslisteneinrichtung in dem Fall eintastbar sind, daß eine erfolgose Ansteuerung der Cachespeichereinrichtung erfolgt ist, wobei die Daten in die Cachespeichereinrichtung entweder während einer Zentraleinheits-Speicheroperation oder auf das Abrufen aus dem Hauptspeicher für die Einspeicherung in einem ausgewählten Bereich der Bereiche eingeschrieben werden, die der EBENE der Haupt-Adresslisteneinrichtung entsprechen, in denen die den Daten entsprechenden Identifizierungsadressbits gespeichert sind, wobei von einem mit der ersten Schaltereinrichtung verbundenen Ausgang steuerbar ist, welche Daten von der Zentraleinheit oder dem Hauptspeicher zu der Cachespeichereinrichtung hin durchschaltbar sind, wobei die Steuereinrichtung einen Abtast-Adressregistereingang für die Aufnahme eines solchen Signals von der Zentraleinheit aufweist, welches kennzeichnend ist dafür, daß die Zentraleinheit Daten anfordert und die absolute Adresse der Daten vorbereitet hat, und wobei ein Ausgang für eine erfolglose Ansteuerung vorgesehen ist, von welchem Ausgang anderen Elementenin der Datenverarbeitungsanlage in dem Fall signalisierbar sind, daß die angeforderten Daten in der Cachespeichereinrichtung nicht ermittelt worden sind, sondern aus dem Hauptspeicher abgerufen wurden, und wobei die Steuereinrichtung an einem LRU-Ebenen-Eingang Daten von der LRU-

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   Speicheranordnung für eine Decodierung in Informationen bezüglich der Ebene der Haupt-Adresslisteneinrichtung aufzunehmen gestattet, welche Ebene zuletzt benutzt worden ist, derart, daß das EBENEN-Abtastsignal unter Ausnutzung dieser Information erzeugbar ist.

   10- Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet,

   a) daß eine Voll/Ieer-Speicheranordnung mit einer Vielzahl von individuell adressierbaren Zeilen von F/E-Bits vorgesehen ist, deren jede einer Spalte der Haupt-Adresslisteneinrichtung zugehörig ist und dieser entpricht, wobei jede Datenspeicherzelle einer der Ebenen in der entsprechenden Spalte dem Binärzustand des jeweiligen F/E-Bits entspricht, derart, daß der Voll- oder Leer-Status der jeweiligen Ebene anzeigbar ist, wobei die Voll/leer-Speicheranordnung einen Adresseneingang für die Aufnahme eines F/E-Adressensignals umfaßt, mit dessen Hilfe ein Zugriff zu den Zeilen erfolgt, und wobei ein Dateneingang vorgesehen ist, der ein Signal zum Setzen oder Löschen des jeweiligen F/E-Datenbits in der zugegriffenen Zeile aufzunehmen vermag,

   b) daß eine dritte Schaltereinrichtung mit einem ersten Eingang vorgesehen ist, der mit dem zweiten Teil der Cachespeicher-Adressenverriegelungseinrichtung derart gekoppelt ist, daß er das F/E-Adressensignal aufzunehmen vermag, wobei ein Ausgang der betreffenden Schaltereinrichtung mit dem Adresseneingang derart verbunden ist, daß das F/E-Adressensignal in dem Fall weiterleitbar ist, daß ein bestimmtes Steuersignal an einem Steuereingang aufgenommen wird, und wobei ein mit der Steuereinrichtung verbundener Löscheingang vorgesehen ist, der ein Löschsignal aufzunehmen vermag, durch welches ausge-

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   wählte Bits der F/E-Bits in der durch die F/E-Adresse adressierten Zeile löschbar sind,

   c) daß eine Änderungsaufforderungs-Stapelspeichereinrichtung vorgesehen ist, welche die absoluten Änderungsaufforderungsadressen der Speicherplätze des Hauptspeichers aufzunehmen vermag, die durch andere Prozessoren der Datenverarbeitungsanlage seit dem letzten Einschreiben in den Cachespeicher geändert worden sind, wobei ein erster Ausgang mit dem Identifizierungswortteil der jeweiligen Änderungsaufforderungsadresse verbunden ist und wobei der zweite Ausgang mit einem Blockadressenteil der Änderungsaufforderungsadresse verbunden ist,

   d) daß eine Schreib-Stapelspeichereinrichtung vorgesehen ist, welche Teile der absoluten Adressen der in der Cachespeichereinrichtung gespeicherten Daten zu speichern gestattet und welche mit einem Eingang mit dem ersten Teil und dem zweiten Teil der Speicher-Adressenverriegelungseinrichtung derart verbunden ist, daß die betreffenden Teile für die Speicherung aufnehmbar sind, wobei von einem ersten Ausgang der erste Teil der absoluten Adresse und von einem zweiten Ausgang der zweite Teil abgebbar sind,

   e) daß eine Doppel-Adresslisteneinrichtung vorgesehen ist, die in derselben Weise organisiert ist, wie die Haupt-Adresslisteneinrichtung und die einen doppelten Satz von Identifizierungswörtern entsprechend den in dem Cachespeicher gespeicherten Daten zu speichern gestattet, wobei ein Identifizierungsworteingang in dem ersten Ausgang der Schreib-Stapeleinrichtung für die Aufnahme und Speicherung von Identifizierungswörtern gleichzeitig mit der Haupt-Adressliste verbunden ist, wobei ein Doppel-Spaltenadresseneingang mit dem zweiten Ausgang der Schreib-Stapelspeichereinrichtung und der Änderungs-

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   Aufforderungs-Stapelspeichereinrichtung für die Aufnahme des zweiten Teiles der absoluten Adresse in der Cachespeicher-Adressenverriegelungseinrichtung verbunden ist, derart, daß ein Zugriff zu der richtigen Spalte in dem Fall erfolgt, daß Daten in der Cachespeichereinrichtung gespeichert sind, wobei der betreffende zweite Teil der Änderungs-Aufforderungsadresse für einen Zugriff zu der richtigen Spalte für das Auslesen eines ausgewählten Identifizierungswortes in dem Fall aufnehmbar ist, daß die Identifizierungswörter der in der Cachespeichereinrichtung gespeicherten Daten mit den Identifizierungswörtern der in dem Hauptspeicher enthaltenen Daten verglichen sind, die unverändert geblieben sind, wobei die Doppel-Adresslisteneinrichtung mit einem Doppel-EBENEN-Abtasteingang mit der Steuereinrichtung derart verbunden ist, daß sie ein Signal aufzunehmen vermag, welches kennzeichnend ist für die Ebene der adressierten Spalte, in die geschrieben oder aus der gelesen wird, und wobei ein Ausgang für jede Ebene vorhanden ist, derart, daß das in der betreffenden Ebene der Zugriffsspalte gespeicherte Identifizierungswort abgebbar ist,

   f) daß eine zweite Vergleichereinrichtung mit einer Vielzahl von Eingängen vorgesehen ist, die mit den EBENEN-Ausgängen der Doppel-Adresslisteneinrichtung verbunden sind, wobei ein Änderungs-Identifizierungseingang mit dem ersten Ausgang der Änderungs-Aufforderungs-Stapelspeichereinrichtung derart verbunden ist, daß das Identifizierungswort der Änderungs-Aufforderungsadresse mit den Identifizierungswörtern in der Zugriffsspalte der Doppel-Adresslisteneinrichtung vergleichbar ist, und wobei ein Doppel-Ubereinstimmungssignal an einem Ausgang in dem Fall erzeugbar ist, daß eine Übereinstimmung er-

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   mittelt ist, welche anzeigt, in welcher Ebene die gegebenenfalls aufgetretene Übereinstimmung aufgetreten ist,

   g) daß eine Spaltenänderungs-Stapelspeichereinrichtung mit einem Eingang an dem zweiten Ausgang der Änderungs-Aufforderungs-Stapelspeichereinrichtung derart angeschlossen ist, daß sie den zweiten Teil der Änderungs-Auf forderungsadresse aufzunehmen vermag, wobei ein Eingang mit der Vergleichereinrichtung derart verbunden ist, daß das Doppel-Übereinstimmungssignal aufnehmbar ist, derart, daß der zweite Teil der Änderungs-Aufforderungsadresse mit dem Doppel-Übereinstimmungssignal abspeicherbar ist, und wobei an einem Ausgang die gespeicherten Signale abgebbar sind,

   h) daß in der Steuereinrichtung eine Einrichtung enthalten ist, die mit dem Ausgang der Spaltenänderungs-Stapelspeichereinrichtung und mit dem Löscheingang der dritten Schaltereinrichtung derart verbunden ist, daß ein Löschsignal erzeugbar ist, welches angibt, welche Datenspeicherzelle welcher Zeile der Voll/Ieer-Speicheranordnung in einen Leerstatus zu löschen ist,

   i) daß in der dritten Schaltereinrichtung Einrichtungen enthalten sind, die den die gewünschte Zeile bezeichnenden Teil des Löschsignals zum Adresseneingang der Voll/Ieer-Speicheranordnung durchschalten und die denjenigen Teil des Löschsignals zum Dateneingang hin durchschalten, der die zu löschende Datenspeicherzelle bezeichnet, j) und daß eine programmierbare Feldverknüpfungsanordnung in der Steuereinrichtung vorgesehen und mit einem Dateneingang der Voll/Ieer-Matrixanordnung verbunden ist und mit einem Ausgang mit der EBENEN-Abtastsignalleitung verbunden sowie so programmiert ist, daß die bei einer erfolglosen Ansteuerung des Cachespeichers abgerufenen

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   Daten und die Identifizierungswörter für die betreffenden Daten zunächst in Leerebenen und Bereichen der Haupt-Adresslisteneinrichtung und Cachespeichereinrichtung und bei Fehlen von Leerebenen sodann in die gerade erst benutzte Ebene eingespeichert werden.

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