DE2162393A1 - Rechner mit einer zentralen prozessoreinheit - Google Patents

Description

• Bez.: Rechner mit einer Zentralen Prozessorainheit Bez.: Rechner mit einer Zentralen Prozessoreinheit Die Erfindung betrifft einen Rechner mit einer Zentralen Prozessoreinheit und selbständig arbeitenden Datenkanälen, die gemeinsam über einen eine Prioritätssteuerung aufweisenden Speicherbus an Speichereinheiten angeschlossen sind.
• Bei Kleinrechnern findet das Speicherbus-Prinzip Anwendung, um damit ein llöchstmaß an Leistungsfähigkeit und Flexibilität zu erzielen. Bei diesem Prins arbeiten die Zentrale Prozessoreinheit und die Datenkanäle selbständig und weitgehend unabhängig voneinander an dem gemeinsamen Speicher. Dabei erfolgt der Zugriff zum Speicher über den eine Art Sammelschiene darstellenden Speicherbus, der für die Einhaltung einer beabsichtigten Reihenfolge der Zugriffe eine Prioritätssteuerung aufweist.
• Durch das Speicherbus-Prinzip lassen sich die Datenkanäle und die Zentrale Prozessoreinheit in zeitlicher Überschneidung ohne zeitraubende Software-Unterstützung betreiben Darüberhinaus gewährleistet das Speicherbus-Prinzip bei entsprechend logischer Gestaltung des Speicherbus eine weitgehende Modularität.
• Ein Nachteil des Speicherbus-Prinzip besteht darin, daß Jeglichor Datentransfer über den Speicherbus gehen muß, wobei die Transfergeschwtndigkeit des Speicherbus unmittelbar it der Zykluszeit des Speichers z. B. DQQ ns verknüpft ist.
• Auch wenn Jeder Datenkanal für sich mit er Geschwindig keit, z. B. theoretisch mit 1,1 Mio. Bytes pro sec., arbeiten kann, so muß dock bei einer sogenannten "worst-case"-Rechnung berücksichtigt werden, daß alle Datenkanäle gleichzeitig einen Zugriff ziun Speicher wischen.
• Bei vielen Datenkanälen liegt daher die effektive Transfergeschwindigkeit zeitweise erheblich unterhalb der theoretisch möglichen Geschwindigkeit.
• Hinzu kommt, daß auch die tatsächliche Arbeitsgeschwindigkeit der Zentralen Prozessoreinheit, der die niedrigste Priorität am Speicherbus eingeräumt ist, bei starker Beanspruchung des Bus durch die Datenkanäle auf weniger als die Hälfte herabsinken kann.
• rie Erfindung hat sich die Aufgabe gestellt, einen Rechner mit einer Zentralen Prozessoreinheit zu schaffen, dem unter Beibehaltung des an sich vorteilhaften Speicherbus-Prinzips die vorbeschriebenen Nachteile nicht anhaften.
• Die Erfindun# geht von einem Rechner mit einer Zentralen Prozessoreinhei t und selbständig arbeitenden Datenkanälen aus, die gemeinsam über einen mit einer Prioritätssteuerung ausgestatteten Speicherbus an Speichereinheiten angeschlossen sind und schlägt zur Lösung der gestellten Aufgabe vor, daß mit dem rpeicherbus mindestens ein weiterer Speicherbus in arbindung steht, dem wiederum selbständig arbeitende Date ranle und Speichereinheiten zugeordnet sind0 Bei dem erfindungsgemäßen Rechner arbeiten die Speichereinheiten an Jedem weiteren Speicherbus asynchron und vollständig unabhängig von den Speichereinheiten am ersten Speicherbus, so daß durch den Datentransfer über die Datenkanäle, beispielsweise am zweiten Speicherbus, der Betrieb am ersten Speicherbus nicht beeinträchtigt wird. Erst nachdem die Übertragung eines Datenblockes vollständig durchgeführt ist, meldet der betreffende Datenkanal der Zentralen Prozessoreinheit den Vollzug durch einen Interrupt, wie es in gleicher Weise am ersten Speicherbus geschieht.
• Nach einer weiteren Ausbildung der Erfindung sind mehrere oder alle Speicherbuses an eine eigene Zentrale Prozessoreinheit angeschlossen.
• Auf diese Weise gelangt die Erfindung zu mehreren, absolut selbständigen Systemen, die durch die Verbindungen zwischen den Speicherbuses derart miteinander koppelbar sind, daß jedes System Zugriff zu den Speichern der anderen hat.-Schon mit der Erweiterung des Rechners durch nur einen zusätzlichen Speicherbus läßt sich durch das gleichzeitige Arbeiten beider Systeme an verschiedenen Aufgaben die Arbeitsgeschwindigkeit und damit die Leistung verdoppeln.
• Dabei entfallen die Verlustzeiten für die Betriebs-Software einer Vordergrund#Hintergrund-Verarbeitung.
• Mit dem erfindungsgemäßen Rechner entfällt auch die Speicherkapazität für das Betriebsprogramm der Vordergrund-Hintergrund-Verarbeitung, so daß insgesamt die Speicherkapazität geringer beansprucht wird.
• In der Zeichnung sind zwei Ausführungsbeispiele des erfindungsgernäßen Rechners schematisch dargestellt.
• Fig. 1 zeigt einen Rechner mit zwei Speicherbuses und Fig. 2 den Rechner gemäß Fig. 1, wobei dem zweiten Speicherbus eine eigene Prozessoreinheit zugeordnet ist.
• Eine Zentrale Prozessoreinheit 1 steht über einen Speicherbus 2 einerseits mit Speichereinheiten 3 und andererseits mit Datenkanälen 4, die zu einer Peripherie o führen, in Verbindung.
• Uber einen Bus-Bus-Kanal 6 ist der Speicherbus 2 an einem weiteren Speicherbus 7 angeschlossen, der seinerseits wiederum - wie der Speicherbus 2 - mit Speichereinheiten 8 und mit zu einer Peripherie 9 führenden Datenkanälen 10 in Verbindung steht.
• In Fig. 2 ist dem zweiten Speicherbus 7 eine eigene Zentrale Prozessoreinheit 11 zugeordnet so daß eine klare auf teilung der Aufgaben auf die Hardware möglich ist. Während beispielsweise die'Prozessoreinheit 1 schnelle Real-Time-Aufgaben wahrnimmt, kann gleichzeitig die zweite Prozessoreinheit 11 Statistik und Auswertung dbernelmnen.
• Da der Aufbau des erfindungsgernäßen Rechners nicht auf zwei Speicherbuses 2 und 7 beschränkt ist, sondern sich auf eine nahezu beliebige Anzahl Speicherbuses erweitern läßt, lassen sich komplexe Multiprozessorsysteme mit überraschend hoher Leistungsfähigkeit aufbauen.

Claims (2)

1. Patentansprüche :

   Rechner mit einer Zentralen Prozessoreinheit und selbständig arbeitenden Datenkanälen, die gemeinsam über einen eine Prioritätssteuerung aufweisenden Speicherbus an Speichereinheiten angeschlossen sind, dadurch gekennzeichnet, daß mit dem Speicherbus (2) mindestens ein weiterer Speicherbus (7) in Verbindung steht, dem wiederum selbständig arbeitende Datenkanäle (10) und Speichereinheiten (8) zugeordnet sind.
2. 2. Rechner nach Anspruch 1, dadurch gekennzeichnet, daß mehrere oder alle Speicherbuses (2, 7) an eine eigene Zentrale Prozessoreinheit (1, 11) angeschlossen sind,