DE2055784A1

DE2055784A1 - Datenverarbeitungssystem

Info

Publication number: DE2055784A1
Application number: DE19702055784
Authority: DE
Inventors: John M Belmont Hudson David M Holliston Rankin Thomas G Harvard Champagne Jean E Wellesley Mass Mekota (V St A )
Original assignee: Honeywell Inc
Current assignee: Honeywell Inc
Priority date: 1969-11-12
Filing date: 1970-11-12
Publication date: 1971-05-19
Also published as: GB1320241A; US3657705A; CA935939A

Description

.'ί'· t'"-nv-'Tc rfi° i tv.nn· ^. s^{1 r}:; t

Die Erfindung bezieht sieh, auf eine Umsetzung von Befehlen und inabesondere auf die Verwendung einea Spezialzweck-Vorbereitungazeichena_f durch daa normale Operationscode zum Zwecke der Umaetzung eines Befehls ausgetauscht werden können, der einem erweiterten Befehlssatz folgt.

Obwohl keine grundsätzliche Festlegung vorhanden zu sein scheint, welche Lösung die bevorzugte Lösung darstellt, lehrt der Stand der Technik zwei unterschiedliche Arten der Hauptspeicheradresaierung. In älteren Maachinen wurde eine vollständig komplette Adresse benutzt, die direkt und unabhängig irgendeinen Teil des Hauptspeichers adressieren konnte. Die bald gewonnene Erfahrung bei der Programmcodierung, dem Aufbau,dem Laden und der Neuadressierung bzw. der Wiederbereitstellung liese erkennen, dass auch andere Formen der Adressierung zweckmässig waren, wie eine

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relative, indirekte und indizierte Adressierung.

Als Hauptvorteil der Verfahren mit relativer Adressierung ist die Herabsetzung der Grosse eines Befehlsadressenbereichs zu nennen. Die volle Adresse wird bei typischer Anwendung der relativen Adresse dadurch erhalten, dass die "Unteradresse" oder "Verschiebung" mit einem "Basis"- oder "Reihen"-Code unter Bildung der vollständigen Speicheradresse zusammengefasst wird. Ein weiterer Vorteil neben der Herabsetzung,des Codierungsaufwands ergibt sich bei der relativen Adressierung noch dadurch, dass ein Anwenderprogramm einfach dadurch "wiederbereitgestellt" werden kann, dass die "Basis"- oder "Reihe " geändert wird. Ein "Basis"-Wechsel stellt das Wesen der relativen Adressierungscodierung dar. Damit liegt der ersichtliche Vorteil der Erfindung in Systemen, in denen mehrere Anwenderprogramme verschachtelt Zugriff zu einem gemeinsamen Speicher haben und häufig in dem Speicher neu adressiert bzw. bereitgestellt werden müssen.

In vielen Fällen ist jedoch eine vollständig abgeschlossene Adressierung von Vorteil. Dies ist insbesondere bei den meisten Uberwachungs- oder Kontrollprogrammen der Fall, in denen viele absolute Speicherbezugsvorgänge vorgenommen werden müssen. Wenn ein System mit relativer Adressierung in einem Fall angewandt wird, in dem verschiedentlich Unterbrechungen auftreten, ist ein beträchtlicher Aufwand an Zeit und Software erforderlich, um die"BasisH oder "Reihen"-Codes zwischen Unterbrechungen und Zurückführungen aufgezeichnet zu halten. Dieses Problem tritt dabei nicht in einem in sich abgeschlossenen Adressierungssystem auf, in dem die gesamte für die Ausführung einer Operation erforderliche Information in dem Befehl enthalten ist und die Bezugnahme auf den Speicher im Hinblick auf eine weitere Information für die Ausführung des Befehls verhindert iat.

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Bei einem typischen Befehlsformat weist jede Befehlatype eine feste länge auf, die ein Vielfaches od'3r eir. Teil eines Speicherwortes ist. Wenn dabei ein Vorbereitungazeichen, wie dies bei der vorliegenden Erfindung der Fall ist, in dem Grundformat einzuführen ist, sollte es so bezeichnet sein, dass es sich am besten in das bestehende Befehlsformat einfügt.

Der Erfindung liegt demgemäss die Aufgabe zugrunde, ein System zu schaffen, das sowohl die Eigenschaft einer relatiyen Adressierung als auch einer Volladressierung umfasst.

G-elöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäss durch ein Datenverarbeitungeystem mit zumindest einem Speicher für die Speicherung von Befehlen, die einen Operationscodeteil und zumindest eine Adrease enthalten. Dieses Datenverarbeitungssystem iat dadurch gekennzeichnet, dass erste Einrichtungen vorgesehen sind, die den aus dem Speicher ausgelesenen Operationacodebereich ermitteln, dass die ersten Einrichtungen auf die Feststellung eines normalen Operationscodes hin ein erstes Steuersignal und auf die Feststellung eines Vorbereitungazeicheneodea anstelle des normalen Operationscodes ein zweites Steuersignal erzeugen, dass zweite Einrichtungen vorgesehen sind, die auf das erste Steuersignal hin die Anwendung des normalen Operationscodes und die normale Anwendung der einen Adresse steuern, und dass dritte Ein-

die
richtungen vorgesehen sind,/auf das zweite Steuersignal hin einen weiteren Teil des Befehls auslesen, und zwar zur Lieferung des Operationscodes für eine auszuführende Operation und zur Erweiterung der Adresse des betreffenden Befehls zwecks Bezeichnung einer in sich abgeschlossenen Adrease für den gesamten Speicher.

Ein weiterer Vorteil der vollständigen oder vollständig abgeschlossenen Adresse besteht darin, dass die Verarbeitungszeit

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zum Auslesen des Speichers vermindert ist. Ausserdem brauchen keine speziellen Punktionen ausgeführt zu werden, wie im Falle einer Grundaddition, Indexaddition oder -subtraktion, Reihenergänzung oder wie bei anderen speziellen Eigenschaften, wie das Zusammenfassen einer Unteradresse mit irgendeinem Codewort zur Vervollständigung der Adresse betreffen.

Fm besonderer Aspekt der vorliegenden Erfindung betrifft die Bereitstellung eines Vorbereitungszeichens, das die gleiche Bitlänge hat wie ein normaler Operationscode eines Systems, das aber durch seine Form von irgendeinem normalen Operationscode unterschieden werden kann.

Obwohl die Erfindung unter Heranziehung eines bestimmten Bits in einem Operationscode als "Vorbereitungszeichen^w-Bit ausgeführt sein kann, führt eine solche lösung jedoch zu einer inkompatiblen Länge in einem Standardwortspeicher, und ferner vermindert sich hierdurch die Anzahl von Operationscodes für andere Zwecke auf die Hälfte.

Neben den Vorteilen der Verwendung eines Vorbereitungszeichens oder Befehls-Modifikationszeichens mit gleicher Länge, wie sie ein Operationscode aufweist, ist das betreffende Verfahren auch noch dadurch vorteilhaft, dass es die Anendung zuvor hergestellter Befehle ohne Modifikation mit den neuen "erweiterten" Format-Befehlen ermöglicht, die durch die vorliegende Erfindung möglich gemacht sind.

In einem nachstehend näher betrachteten System können Standardoder Normalbefehle entweder Hauptspeicher- oder Steuerepeicheradressen bezeichnen und zwar in irgendeiner Form von sechs verschiedenen Formen, ein neuer Satz von erweiterten Auswertungsbefehlen kann dabei wirksam hinzugefügt werden, ohne dass irgendeine Modifikation in dem Grundcodeeatz vorzunehmen ist.

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Der gesamte Satz der vorhergehenden Operationacodea wird dabei ohne eine Modifikation für die Ausführung abgegeben, wobei lediglich die Heranziehung der verschiedenen Adressen, Schritte, Vergrösserungen oder dergleichen bewirkt wird.

Anhand von Zeichnungen wird die Erfindung nachstehend an Auafühmgs bei spielen näher erläutert.

Fig. 1a zeigt in einer Zusammenstellung eine normale Befehlsform.

Pig. 1b zeigt in einer Zusammenstellung eine drei Adressen umfassende erweiterte Befehlsform.

Pig. 1c zeigt Zusammenstellungen von drei Einzeladressen umfassenden erweiterten Befehlsformen.

Pig. 1d veranschaulicht den Operationscode, der in die Erfindung benutzenden Systemen angewandt werden kann.

Pig. 1e veranschaulicht einen Vorbereitungszeichen-Code, der für erweiterte Befehle in die Erfindung benutzenden Systemen benutzt werden kann.

Pig. 2a veranschaulicht eine normale, direkte Hauptspeicher-Adressierungsbefehlstype (IqOI^ ^van^^L ferner ist veranschaulicht, wie eine Unteradreeae mit einem Matrix- und Reihencode unter Bildung einer vollständigen Adresse zusammengefasst werden kann.

Pig. 2b zeigt einen normalen Befehl·typ (Iqij)* ^w0^^e:i· ^ein indizierter Speicherplatz vorgesehen ist.

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Pig. 2c zeigt einen normalen Befehlstyp (I₁₀₀), wobei eine direkte Steuerregisteradressierung bewirkt wird.

Fig. 2d zeigt einen normalen Befehlstyp (I₁₀₁), wobei eine indirekte Speicherplatzadressierung angegeben ist.

Pig. 2e zeigt einen normalen Befehlstyp (I₁₁₀), wobei eine indizierte Steuerregister-Adressierung vorgenommen wird.

Pig. 2f zeigt einen normalen Befehlstyp (I₁₁₁), wobei eine indizierte indirekte Speicherplatzadressierung vorgesehen ist.

Pig. 3a zeigt einen erweiterten Befehlstyp ( IIIb_OOy und IIICqqy), entsprechend der Erweiterung des Befehlstyps (Iqox^ gemäss Pig. 2a.

Pig. 3b zeigt erweiterte Befehlstypen

und J

Pig. 3c zeigt erweiterte Befehlstypen (H₁₀₀, und )

Pig. 3d zeigt erweiterte Befehlstypen (H₁₀₁, und )

Pig. 3e veranschaulicht erweiterte Befehlstypen

_1x und )

Pig. 4a zeigt in einem Plussdiagramm, wie die verschiedenen Bits eines Befehls ausgewertet werden.

Pig. 4b zeigt in einer Tabelle zusammenfassend sämtliche Befehleformate für normale und erweiterte Operationen.

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Fig. 5 zeigt in einem Blockdiagramm ein typisches, die Erfindung benutzendes System.

Ein die Erfindung benutzendes typisches System enthält einen Hauptspeicher mit einer Anzahl von Reihen von Speicherplätzen, deren jeder im Stande ist, ein 48 Bit umfassendes Wort zu speichern, das ein Befehl oder ein Datenwort sein kann. Jeder Speicherplatz ist durch eine 24 Bit umfassende codierte Adresse adressierbar, die ein Vorzeichenbit, einen 8-Bit-Bereichscode, ein 4-Bit-Reihenanzeigewort und einen 11-Bit-Unteradresseneode umfasst.

Der Steuerspeicher des Systems bewirkt eine Auswahl, Auswertung und Leitung der Ausführung .von Befehlen. Dieser Steuerspeiche enthält acht Gruppen mit jeweils 32 Registern. Jede Gruppe der Steuerregister weist ein Ablauf register, ein Indexregister und eine Anzahl von Allzweckregistern auf. Jedes Register besitzt eine Kapazität von 24 Bit. Demgemäss vermag jedes Register die vollständige Adresse eines Hauptspeicherplatzes zu speichern. Jedes Register ist durch einen eindeutigen 9-Bit-Code adresaierbar, der einen 4-Bit-Gruppenanzeigeteil und eine 5-Bit-Unteradresse umfasst. Im allgemeinen wird ein Befehl unter der Steuerung einer speziellen Gruppe der acht Gruppen von Registern sequentiell geordnet bzw.ausgeführt, und ausserdem wird die gesamte Befehlsausführung durch die betreffende Gruppe geleitet und gesteuert. Die Art der Zuteilung eines Befehls an eine bestimmte Gruppe steht dabei nicht in unmittelbarem Zusammenhang mit der Erfindung, weshalb darauf auch hier nicht näher eingegangen werden wird.

Die Adressenbefehle können als eine Anzahl von Wegen innerhalb der Verarbeitungseinrichtung zur Bildung einer Adresse ausgelegt bzw. ausgewertet werden. Eine direkte Adressierung

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ist dabei eine explizite Festlegung des gewünschten Speicherplatzes, der durch die Unteradresse des betreffenden Befehls festgelegt ist. Die indizierte Adressierung stellt ein Verfahren zur Erweiterung eines Adressenspeicherplatzes in einem Indexregister für die Bildung der vollständigen Adresse dar. Die indirekte Adressierung ist ein Adressierungsverfahren, das die Adresse eines Steuerregisters angibt, in die die :,o:wünschte Adresse zu speichern ist.

G-emäss der Erfindung sind drei allgemeine Formen von Befehlen vorgesehen. Die Klasse I wird im folgenden als Klasse der Normalbefehle bezeichnet; sie enthält gemäss Fig. 1a einen Operationscodebereich mit 12 Bits, einen A-Adressenbereich mit 12 Bits, einen Adressenbereich B mit 12 Bits und einen Adressenbereich C mit 12 Bits. Die Gesamtwortgrösse beträgt somit 48 Bits. Der Typ II, wie er in Fig. 1b gezeigt ist, entspricht dem Typ I, wobei jedoch jeder Adressenbereich A, B und 0 24 Bits anstatt 12 Bits enthält. Der Operationscodebereich mit 12 Bits wird nach rechts verschoben, um das Vorbereitungszeichen von 12 Bits, das in diesem Fall mit Pabc bezeichnet ist, einzuführen. Der dritte Befehlstyp ist in Fig. 1c veranschaulicht. Er bezieht sich auf drei mögliche erweiterte Adressenbefehle, bei denen die Adressen A, B und C in jedem Typ individuell vorhanden sind. Demgemäss treten bei dem Typ III die Vorbereitungszeichen Pa, Pb, Pc zusammen mit dem entsprechenden Adressenbereich A, B bzw. C auf. In jedem Befehl des Typs III tritt wie in jedem Befehl des Typs II der 12-Bit-Operationscodebereich in den Bitpositionen 13 bis 24 auf.

Ein Befehl entsprechend dem Typ III stimmt dabei mit dem gleichen Operationscode des Formattyps I überein, wenn die fehlenden Adressen als "inaktiv" gesetzt sind. Eine "inaktive" Adresse des Typs I wird durch einen Adressenbereich von 12 Binärzeichen "1" angezeigt. Durch eine solche

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Adresse bedeutet eine Operandenabgabe zu oder von internen Kegistern (Akkumulator, Abdeckregiater etc.)» anstatt zu odec von einem Haupt- oder Steuerspeicherplatz.

In Fig. 1 ist ferner die allgemeine Form der Operationacode (Fig. 1d) gezeigt, wobei von linka beginnend der Buchstabe S ein Spezialbit darstellt, dae auf die Anwendung eines Folgebzw. Sequenzzählers oder eines sogenannten Cosequenzzählers bezogen ist. Hierauf wird nicht weiter eingegangen werden, da die Anwendung derartiger Massnahmen nichts weiter mit der Erfindung zu tun hat. Die Bitpositionen 2, 3 und 7 bis 12 sind quer schraffiert; sie sind kennzeichnend für bestimmte, in ihnen enthaltene Werte, da nämlich diese Bitpositionen den die Operation bezeichnenden Teil des Operationscodes enthalten und verschiedene Formen von Operationen festlegen, wie Addition, Subtraktion, Multiplikation, etc. Die für die Zwecke der vorliegenden Erfindung bedeutsamen in dem Operationscode befinden sich in den Bitpositionen 4, 5 und 6j sie sind mit a, b bzw. c bezeichnet. Diese Bits werden im folgenden auch als Speioherkennzeichenbits bezeichnet und in verschiedenen Codedefinitionen benutzt. Das Speicherkennzeichenbit ⁿa^M bezieht sich auf die Anwendung dee Adressenbereichs A, das Speicherkennzeiohenbit ^Nb^H bezieht sich auf die Anwendung des Adressenbereicha B und das Speicherkennzeichenbit "c" bezieht sich auf die Anwendung des Adressenbereichs C.

Der Vorbereitungszeichencode gemäsa Fig. 1e muse ein solcher Code sein, der nicht in einem normalen Operationscodesatz enthalten iat, so dass bei Anwendung der Erfindung dae System einen Decoder verwenden kann, der auf die Ermittlung des Vorbereitungezeichens hin die speziell erweiterte Befehladaretellung ale Teil der Erfindung eingibt. Bei der besonderen Aueführungsform iet der Vorbereitungezeichencode durch die Bits 7 bis 12 bezeichnet, die durch die Bite 010011 gebildet eind.

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Typ	Vorbereitungs zeichen	Bit 2
II	Pabc	O
IHa	Pa	O
IHb	Pb	1
IHc	Pc	1

Die Bits 2 und 3 bezeichnen einen Befehl des Typs II oder III. In der nachstehenden Tabelle sind der Inhalt und die Bedeutung der Bits 2 und 3 angegeben.

Position 3

O 1 O 1

Es ist von Bedeutung, im Hinblick auf die Anwendung der Erfindung darauf hinzuweisen, dass die erweiterte Befehlsdarstellung nur so lange fortgesetzt wird, wie der jeweils erweiterte Befehl, der ausgeführt wird, in die Operation einbezogen bleibt. Sobald diese Operation beendet ist, muss der nächste Befehl ohne vorhergehende Bezugnahme ausgewertet werden. Somit wird es duch das Verfahren gemäss der Erfindung möglich, eine erweiterte Befehlsdarstellungsfolge bzw. Befehlsfolge einzuführen, die nur solange fortgesetzt wird, als es zur Ausführung des einen Befehls erforderlich ist. Ein Vorteil dieser Lösung besteht darin, dass im Falle einer Unterbrechung keine spezielle "Buchführung" vorgenommen werden muss, um festzuhalten, ob die Operation, die unterbrochen worden ist, erweitert bzw. weitergeführt war oder nicht. Dieses Operationsverfahren basiert auf der Zusage, dass irgendein Befehl in dem Verfahren während einer Unterbrechung beendet wird oder wenn nicht, dass er von Anfang an wiederholt wird. Darüber hinaus ist ein modaler Betrieb oder ein zyklischer Betrieb von einem Normalbetrieb auf einen erweiterten Betrieb vermieden. Dadurch ist die Verarbeitungszeit herabgesetzt.

In Fig. 2a bi· 2f tind eeche Befehletypen in der normalen

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Befehlstypform I dargestellt. Jeder dieser Befehle ist dabei durch Begriffe des Zustande eines Speicherkennzeichenbits M^, des Zustande des Bits höchster Wertigkeit oder des Bits 1 des Adressenbereichs Mp und des Zustande eines Tabellenbits M, bezeichnet, das in einigen Fällen nicht betrachtet wird.

Im Zuge der weiteren Beschreibung werden für ein geeignetes Verständnis der Erfindung die einzelnen Befehle unter Heranziehung folgender Bezeichnung angegeben:

%1 M2 M3.

Hierin betrifft U den generellen Befehlstyp, wie er in Fig. 1 dargestellt ist. Demgemäss kann N

I. ein normaler nicht erweiterter Befehl^

II. ein drei Adressen umfassendes erweitertes Befehlswort oder III.ein eine einzelne Adresse umfassendes erweitertes Befehlswort sein.

M.. bezieht sich auf das ifceicherkennzeichenbit, das gemäss Fig. 1d in den Bitpositionen 4» 5 und 6 des Operatio^scodes auftritt. Das Kennzeicheibit in der Bitposition 4 betrifft den Adressenbereich A, das Kennzeichen bit in der Bitposition betrifft den Adressenbereich B, und das Kennzeichenbit in der Bitposition 6 betrifft den Adressenbereich 0. Wenn das Bit ein "O"-Bit ist, wird generell auf eine Hauptspeicheradresse Bezug genommen. Ist das betreffende Bit ein "1"-BIt, so wird auf ein Steuerregister öder einen Steuerspeicher Bezug genommen.

Mp bezieht sich auf das Indexbit oder erBte Bit eines bestimmten Adressenbefehls. Wenn das Indexbit ein "Oⁿ-Bit ist, wird die Adressierung nichtindiziert $ wenn das Indexbit ein "1"-Bit ist, wird hingegen die Adressierungsoperation indiziert.

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M, ist ein Tabellenbit, das nur in Befehlen auftritt, die den Steuerspeicher oder die Steuerregister benutzen. Wenn der Hauptspeicher adressiert ist, ist das Tabellenbit nicht vorhanden und die betreffende Bitposition wird durch ein "X^M bezeichnet. Wenn das Tabellenbit vorhanden ist, befindet es sich Inder Bitposition 7 eines Adressenbereichs normaler jAiige oder in der Bitposition 19 eines Adressenbereichs mit erweiterter Länge, wie dies die !ig. 2d und 3d erkennen lassen. Wenn das betreffende Bit ein"O^M-Bit ist, wird bei dem betreffenden Befehl ein direktes Steuerregisterverfahren angewandt. Ist das betreffende Bit hingegen eine"1"-Bit so benutzt der betreffende Befehl eine indirekte Steuerregist eradres a lerung.

Im folgenden sei insbesondere auf Fig. 2a näher eingegangen. In diesem Zusammenhang sei bemerkt, dass bei Anwendung der normalen Adressierung ohne Indizierung die auf das Bit1 des Adressenbereichs A, B oder G folgenden 11 Bits eine Unteradresse bilden und demgemäss nicht vollständig einen vollständigen Speicherplatz bezeichnen. Diese 11 Bits müssen mit 4 Bits eines Reihencodes zusammengefasst werden, der die Bitpositionen 10 bis 13 einnimmt, und ferner mit 8 Bits eines Matrix- bzw. Peldcodes. Die Gesamtconfiguration steint damit eine vollständige Adresie von 23 Bits dar. Das an der Bitposition 1 in dem Adressenbereich befindliche Vorzeichenbit wird nicht benutzt. Eine Ausnahme hiervon bildet der Pail, dass mit Indizierung gearbeitet wird. Die PeId- und Reihencodebits 2 bis 9 und 10 bis 13 werden in dem Sequenzzähler gespeichert} sie werden der Unteradresse angehängt .

Nachstehend sei auf Pig. 2b Bezug genommen. In diesem Zusammenhang sei bemerkt, dass die 11 Bits, die normalerweise der Unteradresse entsprechen, für zwei verschiedene Zwecke

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benutzt werden. Die Bits 2 bis 4 stellen einen Index-Hegister-Auswahlcode dar, der acht mögliche Indexregister zu bezeichnen vermag. Diese Bits werden mit vorgegebenen Bits 5 und 6 zusammengefasst, die O und 1 sind, un'd mit G-ruppenkennzeichencodebits 1 bis 4* ^ie Gesamtzahl von 9 Bits bezeichnet eine bestimmte Steuerspeicheradresse, wobei das ausgewählte Indexregister vorhanden ist. Der Indesregisterinhalt, der unterhalb der Steuerspeicheradreaae in Pig. 2b angedeutet ist, umfasst ein Vorzeichenbit in der Bitposition 1 und 23 Bits, die die Hauptspeicheradresse bilden. Dieser Indexregister-Inhalt wird entsprechend dem Vorzeichen des Bits 1 des Indexregisters mit den Bits 5 bis 12 der ausgewallten Adresse in dem Befehl zusammengefasst. Diese Bits werden als "Vermehrungs-Bits" bezeichnet; sie werden ansprechend dem Vorzeichenbit des Indexregisterinhalts unter Bildung einer 23 Bit umfassenden modifizierten Hauptspeicheradresse zusammengefasst, welche die Indexadresse darstellt. Diese Indexadresse wird für die Ausführung des in Frage kommenden Befehls benutzt.

Im Hinblick auf die betrachteten Massnahmen ist kein Operationscode in irgendeiner Weise erweitert worden, da noch nicht die Wirkung eines Vorbereitungszeichencodea betrachtet worden ist. Bevor ein modifizierter oder erweiterter Befehl betrachtet werden wird, wird der übrige Satz der vier Befehlstypen in normaler Form unter Bezugnahme auf die Figuren 2c bis 2f beschrieben.

Im Hinblick auf die Figur 2c sei bemerkt, daaa der Befehlstyp hier I-jqq ist und eine nichtindizierte Steuerspeicheradresse durch direkte Adressierung bezeichnet. Dies ist der erste Fall, in dem ein bestimmter Wert für das Tabellenbit M3 anzunehmen ist, welches das Bit 7 des ausgewählten Adressenbereiche bildet. In diesem Beispiel sei auf die Adresse O

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Bezug genommen, und ferner sei auf das Speicherkennzeichenbit "t" in der Bitposition 6 des Operationscodes Bezug genommen. Die Steuerapeicheradresse wird dabei dadurch erhalten, dass die Steuerregisterbits, die die Bitpositionen 8 bis 12 der 11-Bit-Unteradresse des Adressenbereichs C einnehmen, das heisst der 5-Bit-Steuerregister-Unteradresse, in die Bitpositionen 5 bis 9 der Steuerspeicheradresse eingeführt werden. Diese 5 Bits werden mit dem 4-Bit-G-ruppencode unter direkter Bildung einer 9-Bit-Steuerspeicheradresse zusammengefasst.

Der Steuerspeicherinhalt wird durch die Steuerspeicheradresse adressiert, wenn das bezeichnete Steuerregister eine Operandenstelle festlegt. Die 15 Bits niederer Ordnung, das sind die Bits 10 bis 24, und das Vorzeichenbit, das ist das Bit 1, der Steuerspeicheradresse werden in die 16 Bits niederer Rangordnung, das sind die Bits 33 und 34 bis 48, des Hauptspeichers oder Akkumulators übertragen. Eine schrittweise Vergrösserung kann dabei vorgenommen werden, nachdem diese Adresse benutzt wird, und zwar zur ständigen Änderung des Inhalts des bezeichneten Registers. Wenn das bezeichnete Steuerregister jedoch eine Ergebnisspeicherstelle festlegt, werden die Bits 33, 34 und 48 in dem Hauptspeicher oder Akkumulator und die Bits 2 bis 9 höherer Ordnung von dem bezeichneten Steuerregister zusammen mit den Reihen- und Feldbits aus dem Sequenzzähler zu dem Steuerspeicher hin übertragen, wie dies die letzten beiden Formen gemäss Fig. 2c erkennen lassen. In diesem Fall erfolgt keine schrittweise Vergrösserung einer Adresse.

Gemäss Fig. 2d ist festgelegt, dass der Befehletyp I₁₀₁ die Ausführung der indirekten Adressierung für die Auswahl einer Steuerspeicheradreese bezeichnet. Se sei bemerkt, dass sämtliche drei Kennzeichenbite, zugehörigen Adressenbite und Tabellenbits den gleichen Code für jeden der drei Adreesenbereiche aufweisen. Dieses Beiapiol ist dabai ,33rU*:t werden,

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um die Tatsache zu veranschaulichen, daaa jeder Adressenbereich als ein gesonderter Adresaenbereicli betrachtet werden kann, der einen besonderen Adressierungatyp featlegt. Die Adres8enbereiche können dabei aber auch in Abhängigkeit von der jeweils gewünschten Anwendung dig gleichen aein. Im Falle der Fig. 2d sind die Adressenauanutzungen gleich gemacht. Demgemäss dient die Betrachtung der Punktion der A-Adreaae dazu, zu veranschaulichen, wie jede der übrigen Adressen B und G modifiziert wird. Wie bei der direkten Adressierung wird der Bereich GR in die Bita 5 bis 9 eingegeben und mit den Gruppenbits 1 bis 4 zusammengefasst, um eine Steuerspeicheradresse zu bezeichnen. Mit der betreffenden Steuerspeicheradresse wird eine Hauptspeicheradresse ausgewählt, deren Inhalt dann entsprechend dem Vorzeichen der Hauptspeicheradresse mit dem Zuwachawert in den Bitpositionen 2 bis 6 zueammengefasst wird. Die zusammengefasste bzw. kombinierte Adresse ist dann effektiv eine vergrösserte indirekte Adresse, die dann zu dem neuen Steuerapeicherinhalt wird. Die tatsächliche Ausnutzung des neuen Steuerapeicherinhalta hängt von dem ausgeführten Befehl ab. In einigen Fällen kann a~r betreffende Inhalt eine neue Adresse darstellen. In anderen Fällen kann der betreffende Inhalt eine Rechengrösse darstellen, die bei der weiteren Verarbeitung benutzt wird. Ba ist aber auch möglich, dass der betreffende Inhalt aich auf ein Index oder auf eine Baais oder auf irgendeine andere Grosse bezieht, die für Steuerzwecke und für die nachfolgende Rechnung erwünscht ist.

Der Befehlstyp I₁₁Q gemäss Fig. 2e umfaast einen indizierten, gesteuerten Regieteradreaaenbefehl, der dadurch erhalten wird, dass der Vermehrunge- bzw. Zuwachsbereich in den Bits 5 bis 12 dea Adreasenbefehls zu dem ausgewählten Indexregisterinhalt hinzuaddiert wird. Das Indexregister wird durch die Bits 2 bis 4 des Adressenbefehla bezeichnet. Diese Kombination führt zu einer Modifikation des Indexregisterinhalts, der dann die Gruppenkennzeichenbits 1 bis 4

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und die Steuerregiaterbits 5 bis 9 an der Unterseite der betreffenden Zeichnungsfigur bezeichnet und damit, wie dargestellt, eine vollständige Adresse liefert.

In Fig. 2f ist der Befehlstyp I₁₁₁ gezeigt. Dieser Befehlstyp liegt vor, wenn eine Endhauptspeicheradresse durch Indexadreasierung und indirekte Adressierung erhalten wird. ^^;3 Operation läuft dabei wie folgt ab: Der Indexregistercode in den Bits 2 bis 4 wird mit den Gruppencode in den Bits 1 bis 4 zusammengefasst bzw. kombiniert. Die in den Bitpositionen 5 und 6 vorhandenen erzwungenen Zeichen 0 und 1 bewirken die Auswahl der Steuerspeicheradresse. Dies kann als eine Indexregisterspeicherstelle betrachtet werden. Der Inhalt des Indexregisters wird mit dem vermehrten bzw. vergrösserten Bereich entsprechend dem Vorzeichen des Indexregisters zusammengefasst, um einen modifizierten Indexregisterinhalt zu bilden. Der Inhalt des modifizierten Indexregisters wird dann dazu herangezogen, ein neues Steuerspeicher-Adressenregister zu bezeichnen, das eine Hauptspeicheradresse enthält. Der Inhalt des Vermehrungs- bzw. Zunahmebereichs in dem modifizierten Register wird dann mit der indirekt ausgewählten Hauptepeicheradresse unter Bildung einer modifizierten, indizierten und indirekten Hauptspeicheradresse zusammengefasst, die für die Ausnutzung wieder in den Steuerspeicher zurückgeführt wird.

Nachdem sämtliche Standardformen des normalen Befehls betrachtet worden sind, sei nunmehr auf Fig. 3a r liier* eingegangen, in der vier Grundtypen von erweiterten Adressenformaten dargestellt sind. Dabei ist keine Index-Adressierung oder indirekte Adressierung mit eingeschlossen. Der Typ Hqqx entspricht; dem Typ Ι_ΟΟγ» gemäss dem sämtliche drei Adressen erweitert werden. Entsprechend den Werten in der obigen Tabelle weist der Vorbereitungszeichencode für einen drei Adressen aufweisenden erweiterten Befehl ein "O"-Bit in den Bitpositionen 2 und

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und eine erweiterte Vorbereitungszeiehen-Operation 010011 in den Bitpositionen 7 bis 12 auf. Anschliessend ist ein normaler Operationscode dargestellt, der dem Operationscode für einen normalen direkten Hauptspeicherbetrieb entspricht, wie er in Fig. 2a veranschaulicht ist. Dabei treten die Speicherkennzeichenbits M. , M.., und M₁ in den Bitpoaitinen 4, 5 und 6 auf; die betreffenden Bits sind alle durch ein ^wO"-Bit gebildet. Das Indexbit Mp jedes Adressenbereichs der drei 24-Bit-Adressenbereiche ist ein ^MO"-Bit. Ein Tabellenbit M, ist nicht vorhanden.

Der Befehlstyp IHaQ₀J umfasst ein ein einziges Wort enthaltendes erweitertes Befehlsformat, bei dem das Vorbereitungszeichen A (siehe Tabelle) festlegt, dass nur die Adresse A vorhanden ist und durch 23 Bits des Adressenbereichs und 1 Bit ausgefüllt ist, das zur Bezeichnung des genauen Befehlsformats dient. Der Befehl HIb₀₀J zeigt ein Vorbereitungezeichen B hinsichtlich der Auswahl des doppelt langen Adressenbereichs. In entsprechender Weise benutzt der Befehlstyp IIICqqy ein Vorbereitungszeichen G, das die Doppelzeilen-C-Adresse auswählt. Demgemäss dürfte ersichtlich sein, dass die Addition des 12 Bit umfassenden Vorbereitungszeichenbereichs eine zweckmässige Form der Erweiterung des Adressenbereicha darstellt, um einen vollen Speicher entsprechend der Indexlänge in der anderen Form einbeziehen zu können, und dennoch die Möglichkeit zu besitzen, dass der erzielte modifizierte oder durch ein Vorbereitungszeichen entsprechend bezeichnete Befehl in ein- und derselben Wortlänge kompakt unterzubringen ist. Der Befehlstyp II benötigt zwei Wörter, da alle drei Adressen verdoppelt sind. Die anderen Typen A, B und C fallen in die Gruppe des Befehlstyps III hinein. Jeder derartige Typ erfordert lediglich eins einzige Adreeee, da nur eine der drei Adreeeen, die in der Länge verdoppelt ist, für den vollständigen Befehl erforderlich ist.

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Die Figuren 3b bis 3e entsprechen einer Erweiterung der Figuren 2b bis 2e. Im folgenden sei die Betrachtung der Figur 3b vorgenommen. In Fig. 3b ist nur ein einziges Wort der erweiterten Befehle dargestellt. Es dürfte aus dem Format des Befehlstyps IIqiO verständlich sein, dass ein zusätzliches Wort, das jeweils 24 Bits für die Adressen B und C enthält, erforderlich ist. Es sei bemerkt, dass die Adresse einen 17 Bit umfassenden Formierungsteil in den Bitpositionen 2 bis 18 der Adresse enthält. Ein Tabellenbit M, befindet sich in der Bitposition 19, die ein Bit ^MO^M führt, und zwar entsprechend dem dritten Bit des bezeichneten Codes. Die Bits 20 bis 2# entsprechen der 5-Bit-Unteradresse. Bei dieser Art der Erweiterung wird noch eine Unteradresse benutzt, weshalb das betreffende Beispiel kein Beispiel einer erweiterten, vollständig in sich abgeschlossenen direkten Adressierung ist, wie im Falle der Fig. 3a. Der Zweck der Erweiterung im Falle der Fig. 3b besteht darin, den Vermehrungsteil zu erweitern. Der Vermehrungsteil enthält lediglich 8 Bits in dem Beispiel gemäss Fig. 2b des Typs ¹OIX' ^{wälirend in dem} Erweiterungsfall der Vermehrungsteil 17 Bits umfL^jt. Die bezeichnete Steuerspeicheradresse enthält eine Haup^speicheradresse. Die Hauptspeicheradresse wird, wie dies durch das Vorzeichenbit 1 festgelegt ist, durch Addition oder Subtraktion des Vermehrung teils, das sind die Bits 2 bis 18 des Adressenbefehls modifiziert.

Nachstehend sei Fig. 3c näher betrachtet, in der die Formate H₁₀₀, IHa₁₀₀ IHb₁₀₀ und IHc₁₀₀ dargestellt sind. Während die schrittweise Vermehrung bzw. Vergrösserung in der normalen Form (I₁₀₀) lediglich 5 Bits umfasst, sind die erweiterten Formate auf 17 Bit erweitert. Die Ausnutzung der Elemente des Adressenbefehls ist dabei die gleiche wie im Zusammenhang mit Fig. 2c beschrieben. Damit wird hier ein weiterer Pail der Erweiterungefähigkeit gemäaa der Erfindung angegeben, wobei die Adresse nicht vollständig in sich abgesohlossen ist,

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wobei aber die Erweiterung zur Vergrösserung der Kapazität hinsichtlich der Vermehrung ausgenutzt wird. Ea sei in diesem Zusammenhang bemerkt, dass eine 17-Bit-Erwdterung gross genug sein kann, um für viele Speichersysteme vollständig in sich abgeschlossene Adressen darzustellen.

In 3?ig. 3d ist die Form der erweiterten, indirekten Speicherplatzadressierung dargestellt, wobei der Vermehrungsteil derart erweitert ist, dass die Modifikationsfähigkeit der Hauptspeicheradresse gesteigert ist. Mit anderen Worten heisst dies, dass die betreffende Operation der oben im Zusammenhang mit Pig. 2d beschriebenen Operation entspricht, wobei jedoch die Ausnahme besteht, dass hier ein 17 Bit umfassender Vermehrungs- bzw. Erweiterungsteil in dem Adressenbereich des Befehls vorhanden ist anstatt ein 5 Bit umfassender Wortteil.

Fig. 3e zeigt die erweiterte Indexsteuerregister-Adressierung. Es sei bemerkt, dass nur eine Form dieses Befehls dargestellt, da das Tabellenbit M, in der Bitposition 19 weder durch ein Bit ^MO^M noch durch ein Bit "1" gegeben ist; das Tabellenbit M, ist vielmehr durch ein Σ bezeichnet. Demgemäsa sind zwei Formen von Befehlen möglich; dabei wird der eine Befehl lediglich indiziert (H₁₁Q), und der andere Befehl wird indiziert und indirekt adressiert (H₁₁₁). Die Wirkungsweise dieses Befehls dürfte aus dem vorhergehenden Beispiel gemäss Fig. 2e und 2f ersichtlich sein. Der Unterschied ist auch hier die Erweiterung des Vermehrungsteils auf einen 17-Bit-Modifikationsteil. Fig. 3e gibt somit implizit Befehle des Typs H₁₁₀, IHa₁₁₀, HIb₁₁₀, HIc₁₁₀, 1I₁₁₁, HIa₁₁₁, HIb₁₁₁ und IHc₁₁₁ an.

Nunmehr sind sechs Formen des normalen Befehlsformats und sechs Formen des erweiterten Befehlsformats betrachtet worden. Wenn das dabei umfasste Speichersystem eine Gesamtzahl von

11 Wortadressen aufweist, die geringer ist, als 2 , so können

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sämtliche erweiterten Formate ala vollständig in sich, abgeschlossen betrachtet werden. In jedem Fall, in dem drei Adressen auf 23 Bits oder auf 2 ^J Adressen erweitert sind, können sämtliche bekannten Systeme vollständig mit dem Befehlsadressierungsbereich selbst adressiert werden. Es kann klar festgestellt werden, dass die erweiterte Adressierung die Möglichkeit der Erzeugung einer vollständig in sich abgeschlossenen Adresse schafft, und in den meisten zur Zeit verfügbaren Systemen sind die indizierten und indirekten Adressenformen gemäss der Erfindung in gleicher Weise auch vollständig in sich abgeschlossen.

Die verschiedenen Formen der betrachteten Auswertungen sind in Fig. 4a zusammengestellt. In Fig. 4a ist dabei nicht ein tatsächliches Realisierungsverfahren angegeben, sondern es ist vielmehr eine Verknüpfungsdarstellung der jeweiligen Auswertungsform wiedergegeben. Wenn das zugehörige Speicl.arkennzeichenbit M₁ eine "0" ist, sind nur zwei Möglichkeiten der Adressierung vorhanden, die sich beide auf die Adressierung des Hauptspeichers beziehen. Wenn das Indexbit M_? eine "0" ist, ist die direkte Speicherplatzadressierung festgelegt; ist das Indexbit M_? eine "1" so ist die indizierte Speicherplatzadressierung bezeichnet. Wenn das Speicherkennzeichenbit M₁ eine "1" ist, sind vier Formen der Auswertung bzw. Auslegung möglich, von denen zwei sich auf die Steuerregisteradresse beziehen, während die anderen beiden Formen sich auf die Speicherplatzadresse beziehen. In Fig. 4b ist die vollständige Systemdefinition sämtlicher 12 Möglichkeiten dargestellt, wobei der Typ I dem normalen Befehl entspricht. Die Spalte M₁ führt das Speicherkennzeichenbit, die Spalte Mg führt das erste Bit des Adressenbereichs, auch als Indexbit bezeichnet, und die Spalte M~ führt das gegebenenfalls benutzte Tabellenbit. Der zweite Satz bezeichnet Befehle der Typen II, Ilia, IHb, IHc, und zwar entsprechend den verschiedenen erweiterten

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3- und Einzeladresabefehlen.

Im folgenden sei gemeineam auf die Figuren 4a und 4b eingegangen. Wenn das Speicherkennzeichenbit M- eine ^H0^w ist und wenn das Indexbit Mp eine ¹¹O" ist, ist die direkte Speicherplatzadressierung bezeichnet. Wenn jedoch das Indexbit Mp eine "1" ist, ist eine Index-Speicherplatzadressierung bezeichnet.

Wenn das Speicherkennzeichenbit M^ eine "1^M ist und wenn das Indexbit M₂ eine "0" ist, dann kann das Tabellenbit M, als Bit 7 in der Normalform und ala Bit 19 in der erweiterten Form die direkte Steuerapeicheradresaierung bezeichnen, wenn es eine ^M0ⁿ ist. Ia* das Tabellenbit M, dabei eine ^W1^M so bezeichnet es eine indirekte Speicherplatzadressierung. Wenn das Indexbit Mp eine "1" iat, dann bezeichnet das Bit 19 des Indexregisters M, ala daa TabeHenbit entweder eine indizierte Steuerspeicheradreaaierung und im Falle dnea durch eine "0" gebildeten Indexregiatera M₂ eine indizierte indirekte Hauptspeicheradreasierung.

Vier weitere Adreaaierungaformate sind möglich, da daa Tabellenbit M, in zwei Fällen jedes Satzea nicht benutzt wird. Andere Adressierungsformate können ohne Abweichung vom Erfindungsgedanken eingeführt werden.

Ein typisches System, das die vorliegende Erfindung benutzt iat in Fig. 5 dargestellt. Dieses System enthält einen Hauptspeicher 100 und einen Steuerspeicher 200. Beiden Speichern sind Adressenregister 110 bzw. 210 zugehörig. Eine Hauptapeicher-Lese-/Schreib-Steuereinrichtung 120 und eine Steuerapeicher-Ieee-ZSchBib-Steuereinrichtung 220 dienen dazu, den Hauptspeicher und Steuerapeicher 100, 200 zu betreiben und zu eteuern. Auagaberegieter 130 und 230 werden ala Kurz-

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Zeitspeichereinrichtungen für Worte benutzt, die aus dem Hauptspeicher 100 und dem Steuerapeicher 200 ausgewählt sind.

Der Hauptspeicher kann eine Anzahl von an sich bekannten Speicherelementmodulen (nicht dargestellt) oder anderen Arten von Speicherelementzellen enthalten. Jeder Speicherwortplatz besitzt eine Länge von 48 Bits; er ist durch eine 24-Bitadresse direkt adressierbar. Wie in der letzten Befehlsform in Fig. 2a dargestellt, besteht das Adressenwort aus einem Vorzeichenbit, einem 8-Bit-Peld, einem 4-Bit-Reihenanzeigeteil und einer 11-Bit-Unteradresse. Der Speicher 100 ist in einer Anzahl von getrennten Feldern oder Reihen 101 unterteilt, deren Anzahl 16 (2 ) betragen kann, wobei jedes Speicherfeld 2048 (2¹¹) gesonderte 48-Bit-Speicherplätze aufweist. Mit dem 8-Bit-Speicherfeld steht eine Speicherkapazität für einen direkten Zugriff zu zusätzlichen Speicherplätzen durch das System zur Verfügung.

Der Steuerspeicher besteht aus acht Gruppen 201 von jeweils 32 Registern. Die 32 Register jeder G^up^e der a^L^J: Speichergruppen enthalten ein Folge- bzw. Sequenzregister 203, Indexregister 205 und eine Anzahl von Allzweckregistern 207. Das Adressenregister 210 und die Auagaberegister 220 können Teil der Gruppen der 32 Register oder gesonderte und zusätzliche Register sein.

Wie in der Normalform der Fig. 2c dargestellt, besteht eine Steuerspeicheradrease aus einem 3-Bit-Gruppenanzeige-Teil (2³), der eine Gruppe der acht Gruppen 201 der Steuerregister bezeichnet, und aus einer 5-Bit-Unteradreeae (2 ) die ein Register der 32 Register innerhalb einer Gruppe bezeichnet. Die Kapazität jedea Steuerregisters beträgt 24 Bit, die im allgemeinen ein Vorzeichenbit und 23 Adreeaenbita bilden. Dieae Adresaenbita

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bilden ein 8-Bit-Speicherfeld, ein 4-Bit-Reihenanzeigeteil und eine 11-Bit-Unteradresse. Damit wird ein Hauptspeicherplatz 103 bezeichnet.

Das dem Hauptspeicher zugeordnete Ausgaberegister 120 ist ein 48-Bit-Register. Das Adressenregister 11o besitzt eine

Schreib Speicherkapazität von 24 Bit. Die Lesez-Steuereinrichtungen können auf dem Gebiet der Rechentechnik an eich bekannte herkömmliche Verknüpfungsschaltungen sein.

Der Ausgang der Hauptspeicher-Ausgaberegister 130 ist an seinen 12 Bitstellen hoher Rangordnung an einen Detektor 300 angeschlossen, der seinerseits an Normaladressen- und Erweiterungsadressen-Steuereinrichtungen 410 und 510 angeschlossen ist. Der Detektor 300 kann ein herkömmlicher Decoder sein, der eine Reihe von Anzeigeeinrichtungen speist.

Das Ausgaberegister 130 speist ferner die Normal- und Erweiterungsadressensteuereinrichtungen 410 und 510 und ehe Operationscode-Speichereinrichtung 420 übe?« ein Gatter 430, das über eine Leitung 311 von dem Vorbereitungazeichen-Detektor 300 entsprechend freigegeben wird.

Sowohl die Normaladressen-als auch die Erweiterungsadressen-Steuereinrichtungen 410 und 510 speisen andere Verknüpfungseinrichtungen in der zentralen Verarbeitungseinrichtung (nicht dargestellt), lind ferner speisen sie die Haupt- und Steuerspeicheradressenregister, sowie die Lese-Schreib-Steuereinrichtungen 110, 210, 130 bzw. 230.

Der Detektor 300 decodiert und ermittelt den Vorbereitungszeichencode in einem erweiterten Wort (Fig. 1e) und ferner ermittelt er den besonderen Operationscode (Fig. 1d),der

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die Operationafolge einea Befehle in einem erweiterten oder normalen Adressenbefehl bezeichnet. Iat ein Operationacode festgeatellt worden (Fig. 1a), βο gelangt die Steuerung zu der normalen Adreaaensteuereinrichtung 410, und die übrigen 36 Bits des Befehls werden in das Ausgaberegister 130 ausgelesen, und zwar als drei geaonderte Adreaaenfeider mit jeweils 12 Bit Länge. Die Unter- Ablaufsteuerung jedes Adressenfeldes hängt vom Zustand des entsprechenden Speicherkennzeichenbita Μ., ab, das in dem Operationacode auftritt, von dem Index-Kennzeichenbit Mp als dem ersten Bit jedes Adressenfeldes und dem gegebenenfalls vorhandenen Tabellenbit M, (Fig. 4a und 4b).

300 Wenn demgegenüber der Vorbereitungszeichencode von dem Detektor festgestellt wird, wird die Steuerung zu der Erweiterungsadressensteuereinrichtung 510 hin geleitet. Der Operationscode gemäss Fig. 1b und 1c wird von den Bitpositionen 13 bis zu den Bitpositionen 1 bis 12 hin verschoben. Bei dem Vorbereitungszeichentyp, das heisst bei Pabc, Pa, Pb, Pc, bestimmen die Bits 2 und 3 des Vorbereitungszeichens die nachfolgende Ablaufsteuerung (Fig. 1e). Wenn das Vorbereitungazeichen einen Befehl des Typs II bezeichnet, wird der letzte 24-Bit-Teil des entsprechenden Wortes als Einzeladressenfeld ausgelesen, und das niclut^folgende Speicherwort wird als zwei 24-Bit-Adressenfeider ausgelesen. Der geeignete Sequenzzähler wird um eine Zählerstellung von zwei weitergeschaltet. Wenn das Vorbereitungszeichen einen Befehl des Typs III bezeichnet, werden die letzten 24 Bits als Einzeladresseifeld ausgelesen, und der Sequenzzähler 203 wird nur um 1 weitergeschaltet, wie dies bei einem Befehl des Typs I der Fall ist.

Ein typischer in sich abgeschlossener 3-Adress-Befehlsoperationecode kann wie folgt behandelt werden: Der Operand wird in

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den Speicherplatz übernommen, der durch, daa Adreaaenfeld A bezeichnet iat, und der bezeichnete Operand wird in den Speicherplatz übernommen, der durch daa Adreaaenfeld B bezeichnet iat; daa Ergebnia wird addiert und in den durch daa Adreaaenfeld C bezeichneten Speicherplatz eingeführt.

Die baaondere Gruppe von Steuerregiatern 201, die irgendeine Ablauffolge und damit auch daa während der Ablauffolge wirkaame Ablauffolgeregiater 203 ateuern, hängt von der Leae/Schreib-Einrichtung 230 ab, von der aie auch geateuert wird. Die Auawahl irgendeiner Gruppe 201 betrifft nicht die eigentliche Erfindung, weahalb darauf hier auch nicht weiter eingegangen werden wird.

Während dea Betriebe wird ein Abholaignal von einem der Sequenzzähler 203 erzeugt, um eine Operationaablauffolge für ein beatimmtea Befehlawort auazulöaen. Befehlawörter, von denen eine Anzahl ein Programm oder eine Reihe von Programmen bildet, und Datenwörter werden in dem Hauptspeicher 100 geapeichert. Daa Abholaignal bewirkt, daaa ein Befehl aue einem bezeichneten Hauptapeicherplatz 103 in daa Hauptapeicher-Auagaberegiater 120 geleaen wird. Dabei aei angenommen, daaa der Befehl ein Befehl dee Typa I und von normaler länge iat, wie diea Pig. 1a erkennen läaat. Die 12 Bits höherer Ordnung dea Befehle werden von dem Detektor 300 ermittelt und aueeerdem wird featgeaitellt, daaa daa Yorbereitungszeichen fehlt und daas ein normaler Adreasbefehl vorliegt. Die Leitung 311 führt ein Preigabe- bzw. Auslöaeaignal dem Gatter 430 zu, und der in dem Detektor 300 decodierte 12-Bit-Operationacode wird in der Operationacode-Speichereinrichtung 420 gespeichert. Daa A-Adreaaenfeld wird zu der Normaladreaaen-Steuereinrichtung 410 übertragen. Daa Speicherkennzeichenbit 4 dea Operationacodefelde wird featgeatellt (M₁) und daa Indexbit M₂ ala eratea Bit in dem A-Adreaaenfeld wird ebenfalls ermittelt. Nunmehr aei angenommen,

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dass ein Befehl des Typs Iqqj eine direkte Hauptspeicheradressierung anzeigt. Die 11-Bit-Unteradresse wird mit dem Ausgangssignal des Sequenzzählera 203 des Steuerspeichers 200 unter Bildung der direkten Hauptspeicheradresse eines dadurch bezeichneten Speicherplatzes 103 zusammengefasst, wie dies die zweite Befehlsform in Fig. 2a erkennen lässt. Diese Befehls- bzw. Codeform wird dem Adreseenregister 110 zugeführt, und zum geeigneten Zeitpunkt ermöglicht die Lese-Schreib-Steuereinrichtung 120, dass das in ihr enthaltene 48-Bit-Wort zu dem Ausgaberegister 120 hin und danach zu der bezeichneten Stelle der zentralen Verarbeitungeeinrichting hin übertragen wird, die durch den Operationscode bezeichnet ist. Dies erfolgt dabei unter der Steuerung der Lese-Schreib-Steuereinrichtung 120. Wie gezeigt, wird der Operationscode zu anderen Teilen der Verarbeitungeeinrichtung hin übertragen.

Kurz nachdem die A-Adressenfeld~Unterfolge beendet ist, erfolgt die Ablaufsteuerung im Hinblick auf das B-Adressenfeld, und zwar unter der Steuerung der durch die Lese/-Schreib-Steuereinrichtung 230 bezeichneten Steuerregistergruppe 201. Die Steuerspeicher~Le3e/-"'3hreib-Steuereinrichtung 230 führt die geeignete Extraktion und Zeitsteuerung aus. Das Gatter 440 wird freigegeben, und das Bit 5 des Operationscodes wird zum geeigneten Zeitpunkt ermittelt.

Wie oben bereits ausgeführt, kann jedes der drei Adressfelder A, B und C irgendein Befehlstyp der dargestellten und in Fig. 2a bis 2f beschriebenen Befehlstypen sein; es können aber auch irgendwelche Kombinationen der verschiedenen Befehlstypen in einem vollständigen Adressbefehl bsv?„ Ädreaserstsefehl auftreten.

Zum Zwecke :lor Ve rar· ac haul.ic hung aai nunmehr angenommen, da-js die B-Adresse eine indizierte Hauptspeicherüdresae

1 0 9 8 2 1 / ; 2

des Typs In-ι χ gemäss Pig. 2b ist. Demgemäss ist das Bit 1 in dem Feld Mg eine ^W1^M, womit die indizierung bezeichnet ist. Die nächsten drei Bits bezeichnen das spezielle Register der acht Indexregister 205. Diese Bezeichnung bzw. Identifizierung tritt in Form der unteren drei Bits auf, dargestellt durch die Bits 7 bis 9 der Steuerspeicheradresse. Die Bits 5 bis 6 treten als Bits auf, und die Bits 1 bis 4 sind G-ruppenanzeigebits, die die in Frage kommende Gruppe 201 von Steuerregistern bezeichnen, die gerade die Ablauf folge steuern. Diese Kombination bezeichnet eine vollständige Steuerspeicheradresse, die in dem bezeichneten Indexregister 205 des Steuerspeichers 200 gespeichert ist. Die Lese/Schreib-Steuereinrichtung 230 bewirkt, dass die Bits 5 bis 17 der Ursprungsadresse als Vermehrungs-Bits entsprechend dem Vorzeichen des Inhalts des Indexregisters 205 zu der darin gespeicherten Hauptspeicheradresse hinzuaddiert oder von dieser Adress subtrahiert werden, um eine modifizierte 24-Bit-Hauptspeicheradresse zu bilden. Die betreffende Vermehrung bzw. Erweiterung hat dabei keine Auswirkung auf den Inhalt des Indexregisters 203· Wenn jedoch der bezeichnete Speicherplatz ein Ergebnis-Speicherplatz ist, erfolgt keine Erweiterung bzw. Vermehrung, und die 24-Bits niederer Ordnung des Speicherworts werden in das in Frage kommende Steuerregister 207 übertragen.

Nunmehr sei angenommen, dass das dritte Adressfeld oder C-Adressfeld in dem Wort zusammen mit dem Speicherkennzeichenbit eine direkte Steuerspeicheradresse des in Fig. 2c bezeichneten Typs I-i_oo angibt. Das Operationscode-Speicherkennzeichenbit (M₁) ist eine "1ⁿ, das Indexbit M₂ als Bit 1 des O-Adressfeldes ist eine "0^M und das Tabellenbit M, als Bit 7 des

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C-Adresafeldes ist eine "0".

Die Bits 8 bis 12 des C-Adressfeldes werden als Unteradresse eines der Steuerregister 207 in der selben Gruppe ausgewertet, in der sich der Sequenzzähler 203 befindet und die den Befehl ausgewählt hat. Der Gruppenanzeigeteil, der die Gruppe 201 bezeichnet, die die Auswahl vorgenommen hat, wird an die Steuerregister-Unteradresse angefügt, womit eine vollständige Steuerspeicheradresse gebildet ist.

Wenn das bezeichnete Steuerregister 2o9 eine Operandenspeicherstelle ist, werden die 15 Bits niederer Ordnung des Registerinhalts und das Vorzeichenbit zu den 1£> Bits niederer Ordnung des Hauptspeichers 100 oder des Akkumulators (nicht dargestellt) hin übertragen. Eine schrittweise Vergrösserung des betreffenden Inhalts erfolgt dabei nach Gebrauch. Demgemäss wird der Inhalt des bezeichneten Registers ständig geädert. Wenn jedoch das bezeichnete Steuerregister 207 ein Ergebnisspeicherplatz ist, werden die 15 Bit niederer Ordnung zuzüglich des Vorzeichenbits von den 16 Bits niederer Ordnung des Akkumulators zu den 15 Bits niederer Ordnung und zu den Bitpositionen hoher Ordnung des bezeichneten Steuerregisters zusammen mit den Reihen- und Feld- bzw. Matrix-Bits von dem Folgesteuerungs- bzw. SequenzZählers 203 übertragen. Dabei erfolgt keine schrittweise Vergrösserung des betreffenden Inhalts, wie dies zuvor in Hinblick auf Fig. 2c erläutert worden ist.

Unter der Steuerung der Lese/Schreib-Steuereinrichtung 230 wird der in der Befehlsfolge nächste Befehl aus dem Speicher herausgezogen. In diesem Zusammenhang sei angenommen, dass dieser Befehl ein in sich abgeschlossener, erweiterter 3-Adressbefehl des Typs II gemäss Fig. 1b ist.

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Mit Auftreten dieses Befehls in dem Ausgaberegister 130 und danach bei dem Detektor 300 werden die ersten 12 Bits des betreffenden Befehls ermittelt. Dabei wird ein ■Vorbereitungszeichen Pabc festgestellt. Die Bits 13 bis 24» die den Operationscode darstellen, werden in die Bitpositionen 1 bis 12 in den Ausgaberegistern 130 eingeschoben. Der Operationscode wird in dem Detektor 300 in geeigneter Weise decodiert und in der Speichereinrichtung 420 abspeichert. Die 24-Bits niedriger Ordnung, die die erweiterte A-Adresse darstellen, werden aus dem Ausgaberegister abgezogen und in der Steuereinrichtung 510 für die erweiterte Adresse abgespeichert. Wenn der Hauptspeicher durch das Bit 4 des Operationscodes bezeichnet ist und wenn das Bit 1 des Adressenfeldes eine ⁿ0^H ist, dann wird der Adressen-Speicherplatzcode direkt in das Adressenregister 110 eingeführt, wodurch das Wort in dem Speichrplatz bezeichnet ist, das direkt in den in Präge kommenden Speicherplatz der zentralen Verarbeitungaeinrichtung gelesen wird, der durch den Operationscode bezeichnet ist. Die für die erweiterte Adresse vorgesehene Steuereinrichtung 510 gibt an die lese/Schreib-Steuereinrichtung 120 den Befehl ab, das auf den 48-Bit-Befehl hin, der die Ablauffolge ausgelöst hat, folgende 48-B^.t-Wort in das Ausgaberegister 130 einzulesen. Das B-Adressenfeld, das die 24 Bit höherer Ordnung des Wortes enthält, wird dann in den geeigneten Speicherplatz eingelesen. Welcher Speicherplatz dafür in Fragekommt, hängt von dem Typ des bezeichneten Befehls ab. Der Detektor wird während der Ablaufsteuerung ausser Betrieb gesetzt, und der Operationscodespeicher hält den ursprünglichen 12-Bit-Operationscode zurück, der in der ersten Hälfte des Befehls enthalten ist.

Wenn das Bit 5 des Operationscodes eine ^M1^W ist, sind die Bits 1 und 19 des Adreeaenfeldes eine "0" bzw. ^M1".

Der bezeichnete Befehlstyp ist dabei H₁Q₁. Es handelt sich

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hierbei um eine indirekte HauptspeicheradresaLerung, wie sie in Fig. 3d gezeigt ist. Die Bits 20 bia 24 werden mit dsn 4 Bit des G-ruppenanzeigeteils zusammengefasst, der durch den geeigneten Sequenzzähler 203 erzeugt ist. Dadurch wird eine 9 Bit umfassende Adresse für das Steuerspeicherregister 207 gebildet. Der Inhalt dieses Registers wird dann um die Bits 2 bis 18 des Adressenfeldes vermehrt, wodurch der Inhalt in Abhängigkeit von dem Vorzeichenbit, das ist das in dem Steuerregister 207 gespeicherte Bit 1, vergrössert oder verkleinert vnrd.

Die modifizierte Adresse wird dann in das Steuerregister wieder zurückgeführt. Die Hauptspeicheradresse wird als nichtmodifizierte Adresse dem Adressenregister 110 geliefert, um einen Speicherplatz 103 zu bezeichnen. Der Inhalt des Speicherplatzes 103 .:ird dann in das in Frage kommende örtliche Register eingeleaen, das durch den Operationscode bezeichnet ist. In entsprechender Weise wird das Adressenfeld C verarbeitet, und das entsprechende Wort wird in oder aus den bzw. dem Hauptspeicher 100 gelesen. Welcher Lesevorgang dabei erfolgt, hängt von der Anzeige eines Operanden oder eines Ergebnisses ab.

Der Sequenzzähler 203, der diese Ablaufsteuerung auslöst, wird in seiner Zählerstellung um 2 weitergeschaltet, da zwei 48-Bit-Wörter (Fig. 1b) aus dem Speicher gelesen worden 3ind und einen wrweiterten Befehl des Typs II darstellen. Wenn der Befehl ein Befehl des Typs III gewesen ist und nur ein 48-Bit-Befehl aus dem Speicher ausgelesen worden ist, würde der betreffend:-! Sequenzzä&ler in seiner Zähle ratellung um I weitergesehaltet werden. Die "übrige" CPU-Logik (Fig. 5) fuhrt die geeignete Abgabe von Operanden von internen Registern der CPU-Logik, sowie von Ergabnissen zu diesen Registern hin aus, und zwar entsprechend dem Vorhandensein von inaktiven Adreeaen B und 0 (nur Pa ist vorhanden)

1 Q a

inaktiven Adressen A und C (nur Pb ist vorhanden) oder inaktiven Adressen A und B (nur Pc ist vorhanden).

Die Ablauffolge wird beendet, und der nächste in der Befehlsfolge angeforderte Befehl wird eingeleitet.

Eine Überprüfung der Figuren 2, 3 und 4 dürfte ohne weiteres erkennen lassen, wie die Ablaufsteuerung bei anderen speziellen Befehlstypen erfolgt. Ferner dürfte einzusehen sein, dass Befehle verschiedener Typen I, II und III, die jegliche Kombination der grundsätzlichen sechs Formate verwenden, in ein Programm oder in Programme in irgendeiner Reihenfolge eingesetzt werden können. Dabei wird keine gesonderte Zeitspanne für die Einstellung <fer Maschine auf irgendeinen Befehlstyp und Betriebsarttyp aufgewandt. Dies bedeutet, dass eine Reihe von normalen Befehlen, die von einer Reihe erweiterter Befehle befolgt wird, vollständig unnötig ist.

Der besondere Yorbereitungszeichencode oder das Fehlen dieses Codes in Kombination mit dem Operationscode ist dabei alles, was ermittelt werden muss, um einebesondere, durch den betreffenden Befehlstyp geforderte Ablauffolge einzuleiten bzw. auszulösen. Es dürfte einzusehen sein,dass die Vergrösserung der möglichen Speicherplätze, die durch die erweiterte Adressierung geschaffen ist, für die meisten derzeit benutzten Speicherkapazitäten als völlig ausreichend anzusehen ist. Die zusätzliche Fähigkeit der indizierten oder indirekten oder indiziert-indirekten Adressierung und Befehlsvergrösserung bei normaler oder erweiterter Länge bringt im übrigen einen weit über bekannte Massnahmen hinasgehenden Grad an Flexibilität mit sich.

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Claims

Patentansprüche

Datenverarbeitungssystem mit zumindest einem Speicher zur Speicherung von Befehlen, die einen Operationskodeteil und zumindest eine Adresse enthalten, dadurch gekennzeichnet, daß erste Einrichtungen vorgesehenjbind, die den Operationskodeteil feststellen und die ein erstes Steuersignal erzeugen, wenn ein normaler Operationskode festgestellt wird, und ein zweites Steuersignal, wenn ein Vorbereitungssignalkode anstelle eines normalen Operationskodes festgestellt wird, daß zweite Einrichtungen vorgesehen sind, die auf das erste Steuersignal hin die Ausnutzung des normalen Operationskodes und die normale Anwendung der einen Adresse steuern, und daß dritte Einrichtungen vorgesehen sind, die auf das zweite Steuersignal hin einen weiteren Teil des genannten Befehls auslesen und den Operationskode für eine auszuführende Operation bereitstellen sowie die Adresse für den betreffenden Befehl erweitern und damit eine komplette Adresse für den gesarten Speicher bezeichnen.

2. System nach Anspruch 1, dadurch gekennzeichnet, daß eine Normalad.ressen—Steuereinrichtung vorgesehen ist, die eine erste Adresseneinrichtung enthält, welche eine Unteradresse mit einer Reihen- oder Tasisadrer.se unter Bildung einer vollständigen Adresse zusammenfaßt, daß eine f"3r eine erweiterte Adresse vorgesehene Steuereinrichtung vorgesehen ist, die eine zweite Adresseneinrichtung F^r eine direkte Auswertung einrr ■\drpsse ein^s Befehls als vollständige Adresse umTaßt, und daß f=ine auf ein^n Kode ansprechende einrichtung vorgesehen ist, die einen bestimmten Bereich eines Befehls aufnimmt und erste und zweite Steuersignale für dir Betätigung der normalen und erweiterten Adresr-en

BAO ORlQtNAL

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Steuerungen erzeugt, wobei diese auf einen Kode ansprechende Einrichtung eine erste Einrichtung für die Feststellung des Vorhandenseins eines Vorzeichens in dem bestimmten Bereich enthält, daß die genannte erste Einrichtung mit der ersten, ein Steuersignal erzeugenden Einrichtung verbunden ist, und daß die auf einen Kode ansprechende Einrichtung eine zweite einrichtung enthält, die das Vorhandensein eines normalen Operationskodes ermittelt und die mit der zweiten, ein Steuersignal erzeugenden Einrichtung verbunden ist.

System nach Anspruch 1 Oder 2, dadurch gekennzeichnet, daß ein erster und ein zweiter Speicher vorgesehen|sind, daß zumindest einer dieser Speicher zur Speicherung von Befehlen und Datenwörtern dient, daß jedes Befehlswort einen Operationskodeteil und zumindest einen Adressenkodeteil enthält, der kennzeichnend ist für den letzten Speicherplatz, aus dem ein ^T7ort herauszulesen ist bzw. in den ein Yort einzuschreiben ist bzw. dessen Inhalt zu modifizieren ist, daß ein Kennzeichnungsbit in dem Befehl festlegt, ob eine Speicheret'? Tl^. in dem ersten oder zweiten Speicher zu adressieren ist, daß ein Indexbit festlegt, ob der Adressenbereichskode dazu heranzuziehen ist, den Inhalt des bezeichneten Speicherplatzes zu modifizieren oder von diesem Inhalt modifiziert zu werden, und daß ein Tabellonbit vorgesehen ist, das festlegt, ob der in dem bf'tref^pen^rn Speicherplatz enthaltene Kode den letzten Speicherplatz direkt bezeichnet oder «inen Speicherplatz, an dem die Adresse des letzten Speicherplatzes bezeichnet ist, ljjjacUs&wcii¹ derart indirekt adressiert, daß acht mögliche Adrensenbefehlsdurchverschiedene Bitkombinationen gegeben

SAO ORIGINAL

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sind, v'obei die Steuereinrichtungen au^P den betreffenden Befehl hin irgendeine Maßnahme aus der Kombination von Maßnahmen ausführen, die durch die betreffenden Befehle bezeichnet sind.

4. System nach Anspruch 3, dadurch gekennzeichnet, daß die Bits in dem Operationskodeteil und den Adressenkodeteil des normalen und erv/eiterten Befehlsv/orts enthalten sind.

5. System nach Anspruch 4, dadurch gekennzeichnet, daß jeder Befehl drei Adressenkodebereiche und drei Sätze jedes der Kennzeichnungs-, Index- und Tabellenbits enthält.

β ο System nach Anspruch 5_f dadurch gekennzeichnet, daß ein Satz der Kennzeichnungsbits den ersten Speicher bezeichnet und daß bei keine Modifikation des Adressierinhalts bezeichnenden! Indexbit und fehlendem Tabellenbit eine komplette Adresse festgelegt ist, die irgendeinen Speicherplatz in dem ersten Speicher in einem der Adressenfelder zu adressieren imstande ist.

7. System nach Anspruch 5, dadurch gekennzeichnet, daß ein Satz des Kennzeichen-Bits den ersten Speicher bezeichnet und daß bei eine Modifikation des Inhalts desjenigen Speicherplatzes bezeichnendem Indexbit, der durch einen der Adressenkodeteile festgelegt ist, und fehlendem Tabellenbit eine Modifikation des Inhalts des betreffenden Bereichs durch eine Erweiterung in einem der Adressenbereiche festgelegt ist,

SAO ORiQlNAL

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8* System nach Anspruch 5» dadurch gekennzeichnet, daß ein Satz der Sätze des Kennzeichnungsbits den zweiten Speicher bezeichnet, daß das Indexbit den letzten Speicherplatz direkt bezeichnet und daß bei keine Modifikation des Inhalts des betreffenden Speicherplatzes festlegendem Tabellenbit eine komplette Adresse in dem zweiten Speicher in einem der Adressenbereiche festgelegt ist„

9, System nach Anspruch 5» dadurch gekennzeichnet,' daß ein Satz der Kennzeichnungsbits' den zweiten Speicher festlegt und daß bei keine Vergrößerung festlegendem Indexbit und eine indirekte Adressierung festlegendem Tabellenbit eine erweiterte Adressenform in einem der Adressenbereiche festgelegt ist, durch die irgendein Speicherplatz in dem zweiten Speicher adressierbar und der Inhalt des betreffenden Speicherplatzes zum Adressieren eines Speicherplatzes in dem ersten Speicher herausziehbar ist.

10« System na~h Anspruch 5_f dadurch gekennzeichnet, daß bei Bezeichnung des zweiten Speichers durch einen Satz der Kennzeichnungsbits das Indexbit eine indirekte Adressierung und das Tabellenbit keine Modifikation unter Festlegung einer indirekten Adressierung des zweiten Speichers bezeichnet, wobei die entsprechende Adresse in dem betreffenden Adressenkodebereich einen erweiterten TCodespeicherplatz festlegt, der sämtliche Speicherplätze des zweiten Speichers umfa'-t,,

11. System nach Anspruch 1, dadurch gekennzeichnet, daß ein Satz des Kennzeichnungsbits den ersten Speicher bezeichnet, daß das Indexbit eine Modifikation des Inhalts des Speicherplatzes bezeichnet, der durch einen

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der Adressenbereiche gegeben ist, und daß das Tabellenbit eine indirekte Adressierung bezeichnet, wodurch ein Adressenbereich mit einer erweiterten Kapazität zur Adressienung irgendeines Speicherinhalts des zweiten Speichers, zur Modifizierung des Inhalts des festgelegten Speicherplatzes und zur Adressierung des ersten Speichers mit dem modifizierten Inhalt dient»

12, System nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß ein erster und ein zweiter Speicher vorgesehen sind, daR zumindest einer der Speicher zur Speicherung von Befehls- und. Datenworten verwendet wird, daß jedes Befehlswort einen Operationskodebereich und zumindest einen Adressenkodebereich enthält, der kennzeichnend ist für die letzte Speicherstelle, von dor ein ^T-⁷ort auszulesen ist bzw₀ in die ein Yort einzuschreiben ist oder deren Inhalt zu modifizieren ist, daß erste Einrichtungen vorgesehen sind, die auf einen ni^ro^efenl hin den ersten oder zweiten Speicher auswählen, daß zweite Einrichtungen vorgesehen sind, die auf den betreffenden Befehl hin bestimmen, ob der ^dressenkode die direkte Adresse dos letzten Speicherplatzes enthält oder die Adresse eines anderen Speicherplatzes, der eine den letzten Speicherplatz bezeichnende Information zur Adressierung enthält, daß dritte einrichtungen vorgesehen sind, (¹Ip auf den Befehl hin bestimmen, ob die in dem Acrpssonbereieh enthaltene Adresse durch oin ^r\⁷ort zu modifizieren ist, das sich an einen anderen Adressonspeicherplatz befindet, oder ob der Inhalt eines anderen Speicherplatzes den Adressenkode in dem betreffenden Pereich zu modifizieren hat, daß vierte einrichtungen vovypsehei'i sind, dip den aus den Speicher ausgelesenen Pperationskodetoil

BAO OWGtNAL

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ermitteln und die ein erstes Steuersignal abgeben, wenn ein normaler Operationskode ermittelt wird, und die ein zweites Steuersignal abgeben, wenn ein Vorbereitungssignalkode anstelle des normalen Operationskodes festgestellt wird, daß fünfte Einrichtungen vorgesehen sind, die auf das erste Steuersignal, hin die Ausmvtzung des normalen Operationskodes und die normale Ausnutzung der einen Adresse durch die ersten, zweiten oder dritten Einrichtungen steuern, und daß sechste Einrichtungen vorgesehen sind, die auf das zweite Steuersignal hin einen weiteren Teil des Befehls zur Bereitstellung des Operationskodes für eine Operation, die von den ersten, zweiten oder dritten Einrichtungen auszuf-'ihren ist, und zur Erweiterung des Adressenkodebereichs des betreffenden Befehls ermitteln.

13. System nach Anspruch 3, dadurch gekennzeichnet, daß zumindest ein Befehlswort drei Adressenteile enthält.

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