DE2025340B2 - Verfahren und Schaltungsanordnungen zur Fehlerkorrektur von Informationen - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zur Fehlerkorrektur von Informationen, die mittels binärer Signale dargestellt sind und bei denen einer der binären Signalwerte dem Bezugspotential zugeordnet ist; bei dem die Informationen über einen Übertragungskanal

mit mehreren parallelliegenden Übertragungswegen übertragen werden, bei dem danach am Ausgang des Übertragungskanals eine Überprüfung der Informationen auf Fehler erfolgt, bei dem anschließend eine Fehlerkorrektur vorgenommen wird, falls ein Fehler bei

der Überprüfung festgestellt wird, indem nach Feststellung eines Fehlers die Information invertiert wird, die invertierte Information über den Übertragungskanal übertragen und anschließend nochmals invertiert wird und bei dem am Ausgang jedes Übertragungsweges des

Übertragungskanals Einrichtungen vorgesehen sind, die zur Bewertung der übertragenen Signale als binäres L- oder 0-Signal eine Diskriminationsschwelle besitzen nach Patent 19 28 673.

Das Fassungsvermögen von bei Datenverarbeitungsanlagen verwendeten Speichern wird immer größer. Damit nimmt ebenfalls die Wahrscheinlichkeit zu, daß ein einzelnes Speicherelement defekt wird. Es ist jedoch aus wirtschaftlichen Gründen untragbar, wegen eines einzelnen oder wegen einzelner defekter Speicherelemente einen insbesondere großen Speicher nicht zu verwenden oder außer Betrieb zu nehmen. Bei der Außerbetriebnahme würde sogar weiter für eine bestimmte Zeit eine Datenverarbeitungsanlage in ihrer Verwendbarkeit zumindest eingeschränkt sein.

Zur Vermeidung derartig weitgehender Auswirkungen gibt es bereits verschiedene Lösungsvorschläge, bei denen im allgemeinen davon ausgegangen wird, daß es zur Fehlerkorrektur einer Information erforderlich sei, nicht nur das Vorhandensein eines Fehlers festzustellen, sondern diesen auch zu lokalisieren. Nach dem Lokalisieren des Fehlers erfolgt die Korrektur durch Inversion des fehlerhaften Bits. — Die Lokalisierung eines Fehlers und die anschließende Inversion des fehlerhaften Bits bedingen einen erheblichen Schaltungsaufwand.

Bei dem eingangs angegebenen und im Hauptpatent näher beschriebenen Verfahren erübrigt sich die Lokalisierung eines Fehlers, da nach Feststellung eines Fehlers die Information invertiert wird, die invertierte Information über den Übertragungskanal übertragen und anschließend nochmals invertiert wird.

Bei diesem Verfahren wird von der Erkenntnis ausgegangen, daß in einer Information am häufigsten

ein Bit gestört ist (Einfachfehler). Fehler mit mehrerer, gestörten Bits sind demgegenüber selten. Da weiter im vorliegenden Fall jedem Bit ein besonderer Übertragungsweg zugeordnet ist, bedeutet dies, daß bei Vorhandensein eines derartigen Fehlers i.m Ausgang des betroffenen Übertragungsweges das Signal abhängig vom Fehler stets 0 oder L ist. Eine Abhängigkeit vom zugeordneten Eingangssignal besteht nicht mehr. Geht man davon aus, daß dieses Eingangssignal mit gleicher Häufigkeit die Werte 0 oder L annimmt, so wird sich bei der einen Hälfte der informationen dieser Fehler nicht bemerkbar machen, während bei der anderen Hälfte der Informationen eine Verfälschung erfolgt Das Vorliegen eines Fehlers wird in den zuletzt genannten Fällen in an sich bekannter Weise durch eine Fehlerprüfeinrichtung, beispielsweise mittels Paritätsprüfung, festgestellt Um den Fehler zu korrigieren, ist es nun jedoch bei der erfindungsgemäßen Lösung nicht erforderlich, den Fehler zu lokalisieren und danach das entsprechende Bit zu invertieren. Die Lokalbierung des Fehlers wird dem febJerbehafteten Übertragungskana) überlassen, indem die Information nochmals über den Übertragungskanal Übertragers wird, nachdem sie zuvor invertiert wurde. Die invertierte Information wird dann richtig übertragen, da der Ausgang, der mit der fehlerbehafteten Stelle in Verbindung steht, stets das gleiche Signal 0 oder L abgibt Durch eine zweite Invertierung erhält man anschließend die fehlerfreie Information. — Vorausgesetzt wird also bei diesem Korrekturverfahren, daß der Fehler zumindest während des Korrekturvorganges andauert.

Ein besonderer Vorteil dieses Verfahrens ist, daß zu seiner Ausführung praktisch kaum zusätzliche Einrichtungen erforderlich sind.

In einer zweckmäßigen Ausgestaltung dieses Verfahrens steht die Information am Eingang des Übertragungskanals mindestens bis zum Abschluß der Fehlerprüfung am Ausgang des Übertragungskanals und einer etwaigen Rücksendung eines Fehlersignals an. Bei Vorliegen eines Fehlers wird diese Information invertiert, danach übertragen und anschließend am Ausgang des Übertragungskanals nochmals invertiert. Durch diese Ausgestaltung erübrigen sich günstigerweise Maßnahmen für die Rückübertragung einer fehlerbehafteten Information an den Eingang des Übertragungskanals.

Mit besonderem Vorteil ist das Verfahren nach dem Hauptpatent jedoch anwendbar, falls als Übertragungskanal ein Speicher vorliegt. In diesem steht nach einem Lesebefehl die ausgelesene Information in einem Informationsregister an. Sie wird auf Vorliegen eines Fehlers -überprüft — Die weitere Ausgestaltung des Verfahrens erfolgt zweckmäßigerweise unter Berücksichtigung des Zusammenarbeitens des Speiche.-s mit nachgeschalteten Einrichtungen, insbesondere also mit einem Rechner.

In einer bevorzugten Ausführungsform steht die ausgelesene Information noch an der gleichen Stelle des Speichers an, wenn die Fehlerprüfung erfolgt oder zumindest abgeschlossen ist Im Falle eines nicht zerstörungsfreien Lesens der Information wird diese also sofort vom Informationsregister wieder zurückgeschrieben. Bei Vorliegen eines Fehlers erfolgt jedoch keine Freigabe der Information an nachgeschaltete Einrichtungen, sondern dann wird die Information einem doppelten Lese-/Rückschreib-Umlauf (nicht zerstörungsfreies Lesen) oder einem doppelten Lese-, Lösch/Einschreib-Umlauf (zerstörungsfreies Lesen) unterworfen, bei dem jeweils nach dem Lesen eine Invertierung der Information erfolgt Die nach dem letzten Lesen im Informationsregister anstehende Information wird freigegebea — Bei dieser Ausführungsforrn wird günstigerweise eint: unnötige Erhöhung der Zykluszeit im störungsfreien Fall vermieden. Eine Erhöhung tritt erst bei Vorliegen eines Fehlers auf. Die Zugriffszeit (die Zeit nach der die angeforderte Information an die nachgeschalteten Einrichtungen

ίο freigegeben wird) ist ebenfalls im störungsfreien Fall kurz und nur um die für die Fehlerprüfung bedingte Zeitspanne geringfügig verlängert Die Ausführungsform wird daher vor allem bei einem Zusammenarbeiten des Speichers mit einer schnellen Rechnereinheit verwendet

In einer anderen vorteilhaften Ausführungsform mit einem Speicher als Übertragungskanal erfolgt bei Vorliegen eines Fehlers keine Freigabe sondern eine Invertierung der im Informationsregister anstehenden Information. Die invertierte Information wird an die gleiche Steife des Speichers eingeschrieben, danach wieder ausgelesen und nach nochmaliger Invertierung freigegeben. — bei dieser Ausführungsform ergibt sich im störungsfreien Fall die gleiche Zugriffszeit wie bei der zuvor beschriebenen Ausführungsform. Allerdings ist im störungsfreien Fall die Zykluszeit etwas länger. Bei Vorliegen eines Fehlers bleibt jedoch infolge des nur einmaligen Umlaufes der Information in dem Kreis Informationsregister — Speicherblock — Informationsregister die Vergrößerung der Zugriffszeit geringer als bei der zuvor beschriebenen Ausführungsform. Die Ausführung des Verfahrens mit nur einem Umlauf wird daher bevorzugt, falls auch im Störungsfall eine relativ kurze Zugriffszeit erwünscht ist

Bei dem vorstehend beschriebenen Verfahren und dessen verschiedenen Ausführungsformen wird davon ausgegangen, daß die mit einem Fehler behaftete Größe den binären Informationswerten »0« oder »L« sicher zugeordnet werden kann. Dies kann in vielen Fällen vorausgesetzt werden (z. B. Leitungsunterbrechung, Erdschluß ohne Übergangswiderstand). Es sind aber auch Fehler möglich, bei denen die physikalische das Signal tragende Größe in der Nähe einer Diskriminationsschwelle liegt, durch die eine Zuordnung zu den Werten »0« oder »L« erfolgt. Schwankungen dieser Größe um die Diskriminationsschwelle können sich dann während eines Korrekturvorganges störend auswirken.

Der Erfindung liegt die Aufgabe zugrunde, die im

so Hauptpatent angegebenen Verfahren und Anordnungen derart weiterzubilden, daß sich Schwankungen der den binären Werten »0« und »L« zugeordneten Größe um eine Diskriminationsschwelle für die binären Werte nicht störend auswirken können.

Erfindungsgemäß wird diese Aufgabe bei den eingangs angegebenen Verfahren und dessen vorstehend angegebenen verschiedenen Ausführungsformen dadurch gelöst, daß während der Fehlerkorrektur die Diskriminationsschwelle erniedrigt wird, falls bei der Fehlerfeststellung das übertragene Signal oberhalb der Diskriminationsschwelle lag oder erhöht wird, falls bei der Fehlerfeststellung das übertragene Signal unterhalb der Diskriminationsschwelle lag.

Eine Auswirkung der erwähnten Schwankungen läßt sich aber auch vermeiden, wenn statt der Diskriminationsschwelle eine das zu übertragende Signal erzeugende physikalische Größe erhöht wird, falls bei der Fehlerfeststellung das übertragene Signal oberhalb der

Diskriminationsschwelle lag oder erniedrigt wird, falls bei der Fehlerfeststellung das übertragene Signal unterhalb der Diskriminationsschwelle lag. Beispielsweise läßt sich eine Änderung der Diskriminalions-Spannungsschwelle bei Leseverstärkern eines Kernspeichers durch eine entsprechende Änderung der Treiberströrme beim Lesen in magnetischen Matrixspeichern oder durch eine entsprechende Änderung der Lichtstärke bei optischen Speichern ersetzen.

Im folgenden soll die Erfindung anhand der Zeichnungen näher erläutert werden, in denen bevorzugte schematisch dargestellte Schaltungsanordnungen zur Ausführung des erfindungsgemäßen Verfahrens angegeben sind. Die Erläuterung erfolgt dabei ausgehend von Ausführungsbeispielen nach Fig.3 der Hauptanmeldung. Die verwendeten Bezugszeichen stimmen mit den Bezugszeichen der Hauptanmeldung überein. Es zeigt

F i g. 1 eine Schaltungsanordnung mit einem Speicher für nicht zerstörungsfreies Lesen mit einmaligem Umlauf einer Information jedoch doppelter Ausnutzung einer Invertierungseinrichtung im Fehlerfall und einer Steuereinrichtung zur Umschaltung der Diskriminationsschwellen der Leseverstärker,

Fig.2 eine logische Schaltung zur Erzeugung von Steuersignalen,

Fig.3 eine Schaltungsanordnung zur Umschaltung der Diskriminationsschwelle eines Leseverstärkers,

F i g. 4 eine Treiberstrom-Schaltung für Kernspeicher nach dem 2'/2-D-Prinzip.

In F i g. 1 ist eine Schaltungsanordnung mit einem von Taktsignalen gesteuerten Speicher für nicht zerstörungsfreies Lesen und mit Einrichtungen zur Ausführung eines Korrekturvorganges dargestellt, der abläuft, falls die ausgelesene Information fehlerhaft ist. Dabei ist nur eine Invertierungseinrichtung 16 vorgesehen, die jedoch beim Korrekturvorgang zweimal ausgenutzt wird. Dies bedingt eine geringfügige Verlängerung des Lese/Rückschreibzyklus, da erst nach Prüfung der ausgelesenen Information auf Vorliegen eines Fehlers der Rückschreibvorgang einsetzen darf.

Ferner ist eine Steuereinrichtung 60 zur Umschaltung der Diskriminationsschwellen der Leseverstärker der Leseeinrichtung 13 vorgesehen. Die Eingänge der Steuereinrichtung 60 sind an die nicht negierten Ausgänge des Informationsregisters 19 sowie an den Ausgang eines Zählers 31' angeschlossen. Im einzelnen wird die Steuereinrichtung 60 und deren Funktion im Zusammenhang mit den Fig. 2 bis 4 erläutert. Auf den Ablauf des Korrekturvorganges hat sie kernet: Einfluß. Sie dient vielmehr dazu, auch bei einem Signal, das in der Nähe der Diskriminationsschwelle eines Leseverstärkers liegt, zuverlässig eine Fehlerkorrektur zu erreichen.

Zuerst soll jedoch der Aufbau und die Wirkungsweise des Speicher« mit der Korrekturschaltung erläutert werden.

Ein Speicherblock 14 bildet mit einem Informationsregister 19 eine Ringschaltung. Zwischen den Ausgängen des Speicherblocks 14 und den Eingängen des Registers 19 sind eine Leseeinrichtung 13 und ein Umschalter 18 geschaltet. Das von einem Takt 7} gesteuerte Informationsregister 19 besitzt für jedes Bit der Information zwei zueinander antivalente Ausgänge, die jeweils mit entsprechenden Eingängen eines Umschalters 37 verbunden sind. Der Umschalter 37 bildet zusammen mit den antivalenten Ausgängen des Registers 19 eine Invertierungseinrichtung 16. Die Ausgänge des Umschalters 37 sind mit Informationsaus gangen 21 des Speichers und mit den Eingängen de: Speicherblocks 14 über eine Schreibeinrichtung Ii verbunden. Die Eingänge des Registers 19 sind nocl über den Umschalter 18 mit Informationseingängen 2( des Speichers verbunden. Für jedes Bit einer einzu schreibenden oder zu lesenden Information ist eii Übertragungsweg vorgesehen. Die Umschalter 18, 3i werden im allgemeinen mittels Halbleiterelement*

ίο realisiert.

Die Fehlerprüfeinrichtung 27 ist an die nich negierten Ausgänge des Registers 19 angeschlossen. Ihi Ausgang liefert ein Signal F, das einen Eingang dei logischen Schaltung 32' beaufschlagt, die über einer

Eingang 29 von einem Takt 7} gesteuert wird. Über je einen weiteren Eingang der Schaltung 32' werden diesel noch ein am Eingang 24 anliegendes Operationssigna OP und ein vom Zähler 31' abgegebenes Signal Z\ zugeführt. Die Bedingung für die Abgabe eines Signal:

Z' am Ausgang der Schaltung 32' und damit auch für die Auslegung derselben lautet in logischer Schreibweise

Z = (F+ Zi + OP)- T₃

Dies stellt eine vom Takt T₃ gesteuerte ODER-Bedin gung für die Signale F (Information im Register 19 isi fehlerfrei), ZX (Fehlerkorrektur erfolgte) und Ol (Operationsart »Schreiben«) dar.

Der Eingang 24 ist weiter noch mit einem Steuereingang des Umschalters 18 sowie mit einem nicht dargestellten Leitwerk verbunden, von dem in bekannter Weise die Signale zur Steuerung der Speicherzyklen geliefert werden.

Der Ausgang der Schaltung 32' ist mit einem Speichel 33 verbunden. An den Ausgang des Speichers 33 sind ein Ausgang 34, ein Eingang des Zählers 3Γ und über eine Negation ein ODER-Glied 38 angeschlossen. Der Zähler 31' besteht lediglich aus einer bistabilen Kippstufe. Er weist noch einen weiteren Eingang 28 für den Takt Ti, auf. Sein Ausgang ist mit der logischen Schaltung 32' und über einen weiteren Speicher 39 mit dem ODER-Glied 38 verbunden, an dessen Ausgang ein Steuereingang des Umschalters 37 angeschlossen ist Die Speicher 33, 39 werden noch von einem diese rückstellenden Takt 71 beaufschlagt.

Die in F i g. 1 dargestellte Schaltungsanordnung arbeitet beim Lesen einer mit einem Fehler behafteten Information wie folgt:

Von außen werden dem Speicher, beispielsweise von einem Rechenteil, ein Startsignal, das Operationssignal

so »Lesen« und eine Adresse vorgegeben. Die Adresse und die Signale sollen mindestens so lange anstehen, bis am Ausgang 34 ein Freigabesignal ZU vorliegt. Mittels der Adresse wird in bekannter Weise eine Speicherzelle angewählt, deren Information ausgelesen werden soll.

Beim Operationssignal »Lesen« verbleibt der Umschalter 18 in der gezeigten Stellung. Ebenfalls kann durch dieses kein den Speicher 33 setzendes Signal Z' ausgelöst werden. Zusammen mit dem Startsignal setzt es den Ablauf eines Lesezyklus und damit die Abgabe einer entsprechenden Folge von Signalen vom Leitwerk in Gang. Durch das sofort abgegebene Taktsignal Tl werden die Speicher 33 und 39 zurückgestellt sowie das Startsignal, das Operationssignal und die Adresse üblicherweise in vorgesehene Zwischenspeicher übernommen. Am Ausgang 34 liegt dann kein Freigabesignal ZU vor. Der Umschalter 37 befindet sich in dem nicht gezeigten Schaltzustand. Danach wird die Information der angewählten Speicherzelle ausgelesen und in das

Informationsregister 19 übernommen. Sie wird sofort von der Fehlerpriifeinrichtung 27 auf Vorliegen eines Fehlers überprüft. Liegt ein solcher vor, wird von der Einrichtung 27 ein Signal F abgegeben. Da außerdem kein Signal Zl vorliegt, kann von dem anschließend vom Leitwerk abgegebenen Taktsignal T₃ kein den Speicher 33 setzendes Signal Z' und somit kein Freigabesignal ZU ausgelöst werden. Der Umschalter 37 verbleibt also in der nicht gezeigten Stellung, so daß durch das folgende Rückschreiben die im Register 19 anstehenden Informationen in die angewählte Speicherzelle invertiert eingeschrieben wird. Infolge des Ausbleibens des Freigabesignals ZU wird außerdem der Zähler 3Γ von dem nach T₃ abgegebenen Taktsignal 7i weitergeschaltet. Durch das Signal ZX wird der Speicher 39 gesetzt. Nach dem Signal T* wird vom Leitwerk das Signal Zyklusende abgegeben.

Infolge des Ausbleibens des Freigabesignals stehen das Startsignal, das Operationssignal und die Adresse weiter an. Es läuft daher sofort ein neuer Lese-/Rückschreibzyklus — wie bereits vorstehend beschrieben — ab, durch den die invertierte Information wieder ausgelesen und in das Register 19 übertragen wird. Beim Takt Ti dieses Zyklus werden, da das Signal Z1 vorliegt, das Signal Z' und damit das Freigabesignal ZU abgegeben. Anschließend wird die im Register 19 anstehende Information unter nochmaliger Invertierung in die angewählte Speicherzelle zurückgeschrieben. Damit befindet sich in dieser wieder die ursprüngliche Information. Die nochmalige Invertierung ergibt sich durch das Verbleiben des Umschalters 37 in der nicht gezeigten Stellung, bedingt durch das Ausgangssignal des von Z1 gesetzten Speichers 39. An den Ausgangsklemmen 21 liegt ebenfalls die nochmals invertierte und damit bei Einfachfehlern korrigierte Information an.

Durch das Freigabesignal ZU wird die an den Ausgängen 21 anliegende Information nach außen freigegeben. Die noch von außer anliegenden Signale (Start- und Operationssignal) sowie die Adresse werden nach Vorliegen von ZU weggenommen oder neu vorgegeben. Weiter wird durch das Signal ZU der Zähler 31' zurückgestellt, womit dessen Signal Zi verschwindet Das nach T₃ folgende Taktsignal Tt, kann den Zähler 31' jedoch nicht erneut weiterschalten, da das Signal ZU bis zum Beginn eines neuen Zyklus ansteht — Mit dem nach dem Taktsignal Te, folgenden Signal Zyklusende ist dieser Zykluis beendet und es kann ein neuer Zyklus ablaufen, falls entsprechende von außen vorzugebende Signale vorliegen.

Beim Lesen einer fehlerfreien Information läuft der Zyklus bis zur Übernahme der Information in das Register 19 in gleicher Weise wie beim Lesen einer fehlerhaften Information ab. Dies wurde vorstehend bereits beschrieben. Infolge der von der Fehlerprüfeinrichtung 27 festgestellten Fehlerfreiheit erscheint jetzt aber am Ausgang derselben ein Signal F. Damit erscheinen am Ausgang der Schaltung 32' beim Takt T₃ ein den Speicher 33 setzendes Signal Z' und weiter das Freigabesignal ZU am Ausgang 34 Durch dieses Signal ZU werden der Zähler 31' beim späteren Takt Ti in seiner Nullstellung festgehalten und der Umschalter 37 zurückgeschaltet, so daß dieser die in F i g. 1 gezeigte Stellung einnimmt. Die im Register 19 enthaltene Information liegt dann an den Ausgangsklemmen 21 an. Sie wird außerdem wieder in die Angewählte Zelle des Speicherblockes 14 zurückgeschrieben. Das Signal ZU bewirkt ferner noch die Freiigabe der an den Ausgangsklemmen 21 anliegenden Information. Die von außen vorgegebenen Signale (Start- und Operationssignal) sowie die Adresse werden nun weggenommen oder erneut vorgegeben, so daß nach dem Ende dieses Zyklus gegebenenfalls sofort ein neuer Zyklus beginnen kann. Der laufende Zyklus wird nach Abgabe des Taktsignals Tt durch das Signal Zyklusende abgeschlossen.

Ein Schreibzyklus läuft entsprechend dem vorstehend beschriebenen Lesen einer fehlerfreien Information ab,

ίο wobei in bekannter Weise an die Stelle des Lesens der Information einer angewählten Speicherzelle und Übernahme derselben in das Informationsregister 19 das Löschen der Information in der angewählten Speicherzelle und die Übernahme der an den Informa-

ts tionseingängen anliegenden Information während eines Taktes Ti in das Register 19 tritt. An die Stelle eines Signals P der Fehlerprüfeinrichtung tritt das Signal OP des Schreibzyklus. Der an die Klemmen 20 angeschlossene Übertragungskanal soll also — aus Gründen einer einfacheren Beschreibung — nicht in die Fehlerüberwachung und in Korrekturvorgänge mit einbezogen werden. Es wird daher bei einem Schreibzyklus stets ein Freigabesignal ZU angegeben, so daß nach Übernahme einer neuen Information in das Register 19 die weiteren Vorgänge wie vorstehend bei einem Lesezyklus beschrieben ablaufen.

Es sind aber auch Fehler in einer Information möglich, bei denen die das Signal tragende Größe in der Nähe einer Diskriminationsschwelle liegt, durch die einer Zuordnung zu den binären Werten »0« oder »L« erfolgt. Schwankungen dieser Größe um die Diskriminationsschwelle können sich daher störend auswirken. Sie lassen sich jedoch vermeiden, wenn während eines Korrekturvorganges die Diskriminationsschwelle so verändert wird, daß sich die Schwankungen nicht auswirken können. Dementsprechend wird in Abhängigkeit vom ausgelesenen Signal die Diskriminationsschwelle mittels der Steuereinrichtung 60 erhöht oder erniedrigt.

Die Steuereinrichtung 60 besitzt für jedes Bit der zu korrigierenden Information eine in Fig.2 gezeigte logische Schaltung. Diese besteht aus einem ODER-Glied 61 mit einem negierten Eingang und einem UND-Glied 62. An den negierten Eingang des ODER-Gliedes 61 und an einen Eingang des UND-Gliedes 62 ist der Ausgang des Zählers 31' angeschlossen, der während eines Korrekturvorganges das Signal Z1 abgibt.
Die zweiten Eingänge des ODER-Gliedes 61 und des UND-Gliedes 62 sind mit dem nicht negierten Ausgang für das jeweilige Bit des Informationsregisters 19 verbunden. — Das Ausgangssignal des ODER-Gliedes 61 ist mit 51 und des UND-Gliedes 62 mit 52 bezeichnet

Durch die logische Schaltung nach F i g. 2 wird somit erreicht, daß im normalen Betrieb (keine Fehlerkorrektur und kein Signal Zl) stets das Signal 51 und kein Signal 52 vorliegen. Bei einer Fehlerkorrektur hingegen (Signal Zl steht an), fehlen beide Signale 51 und 52, falls das entsprechende Bit im Informationsregister »0« ist oder sind beide Signale 51 und 52 vorhanden, falls dieses Bit »L« ist

Die für jedes Bit einer Information erzeugten Signale 51, 52 werden beispielsweise wie Fig. 1 zeigt, jeweils einer Leseverstärkerschaltung der Leseeinrichtung 13 zugeführt Fig.3 zeigt eine Schaltungsanordnung zur Umschaltung der Diskriminationisschwelle eines Leseverstärkers 48. Die Signale 51 bzw. 52 werden dabei

jeweils über einen mit einer sperrend wirkenden Vorspannungsquelle verbundenen Spannungsteiler an die Basis eines Transistors 41 bzw. 42 geschaltet. Die Kollektoren der als Schaltelemente wirkenden Transistoren 41 bzw. 42 sind jeweils über einen Widerstand 43 bzw. 44 mit einem von Widerständen 45, 46, 47 gebildeten Spannungsteiler angeschlossen, der zwischen Bezugspotential und den positiven Pol der Betriebsspannung geschaltet ist Der Anschluß erfolgt dabei an dem Verbindungspunkt der Widerstände 45,46.

Der Leseverstärker 48 (z. B. Leseverstärker SN 7520 N von Texas Instruments) besitzt einen Referenzverstärker 50 und einen weiteren Verstärker. Dem weiteren Verstärker wird das Lesesignal zugeführt. Der Referenzverstärker 50 gestattet eine Verstellung der Ansprechwelle für positive und negative Lesesignale. Zu diesem Zweck liegt der negative Eingang des Referenzverstärkers 50 auf Bezugspotential, während der positive Eingang an den Verbindungspunkt der Widerstände 46, 47 des Spannungsteilers 45, 46,47 angeschlossen ist.

Die Wirkungsweise ist folgende: Im Normalbetrieb (kein Korrekturvorgang) liegen das Signal 51 und kein Signal 52 vor. Dementsprechend ist der Transistor 41 leitend und der Transistor 42 gesperrt. Dadurch ist der Widerstand 43 parallel zu den Widerständen 46, 47 geschaltet. Das Referenzsignal liegt dann auf einem mittleren Wert.

Läuft jedoch ein Korrekturvorgang ab und steht in dem zugeordneten Bit des Informationsregisters 19 ein L-Signal an, so kann dies bei einem fehlerbehafteten Signal bedeuten, daß dieses nur etwas oberhalb der Diskriminationsschwelle lag. Da ein fehlerbehaftetes Signal jedoch etwas schwanken kann, ist die Diskriminationsschwelle zu erniedrigen, um mit Sicherheit bei der Übertragung der invertierten Information wieder ein »L« zu lesen.

Durch das bei Beginn des Korrekturvorganges im zugeordneten Bit des Informationsregisters 19 vorliegende »L«-Signal und das beim Korrekturvorgang anstehende Signal Zl werden daher über die entsprechende logische Schaltung (Fig.2) die Signale 51, 52 erzeugt. Dann leiten beide Transistoren 41,42 und beide Widerstände 43,44 liegen parallel zu den Widerständen 46, 47, womit die Referenzspannung (Diskriminationsschwelle) herabgesetzt wird.

Die Erhöhung der Diskriminationsschwelle bei Vorliegen eines »0«-Signals im zugeordneten Bit des Informationsregisters 19 durch Sperren beider Transistoren 41,43 ergibt sich in entsprechender Weise.

Statt der vorstehend beschriebenen Änderung der Diskriminationsschwelle lassen sich die Auswirkungen von Schwankungen der das Signal tragenden Größe um eine Diskriminationsschwelle auch durch entsprechende Änderungen einer das Signal erzeugenden physikalischen Größe, beispielsweise des Treiberstromes bei einem Kernspeicher, vermeiden. Dies sei anhand der Fig.4 erläutert. Die Steuereinrichtung 60 (Fig. I) mit logischen Schaltungen nach Fig.2 und von diesen abgegebenen Signalen 51, 52 bleiben dabei unverändert. Sie wirkt jetzt jedoch auf die entsprechenden jedem Bit eines Wortes zugeordneten Treiberstromschaltungen der Schreibeinrichtung 15, die auch zum Auslesen einer Information verwendet werden.

In F i g. 4 ist eine bekannte Bit-Treiberstromschaltung für Kernspeicher nach dem 272-D-PrInZIp vereinfacht dargestellt. Diese ist für jedes Bit eines Wortes vorgesehen. Wortdrähte sind der Übersichtlichkeit wegen nicht eingezeichnet. Die Auswahl und damit die Ansteuerung des jeweils gewünschten Kernes im Speicherblock 14 erfolgt durch ein von der jeweiligen Adresse abhängiges Schließen eines der Schalter 63 und 64 bzw. 59 und 65. Dann liegt bei geschlossenem Schalter über die Leitungen 56,57,58 Spannung an. Dies gilt für das Einschreiben eines »L«-Signals oder das Lesen. Beim Einschreiben eines »0«-Signals bleibt der Schalter 66 geöffnet. Der Treiberstrom wird im wesentlichen durch einen zwischen den Leitungen 56,57 geschalteten Widerstand 55 bestimmt. Parallel zu diesem sind zwei Reihenschaltungen aus jeweils einem Widerstand 53 bzw. 54 und einem Schaltelement 51 bzw. 52 angeordnet. Die Schaltelemente 51, 52 sind ebenso wie die Schalter 59,63,64,65 als elektronische Schalter ausgeführt. Das Schaltelement 51 wird vom Signal 51, das Schaltelement 52 vom Signal 52 angesteuert. Bei vorhandenem Signal 51 bzw. 52 sind die Schaltelemente 51 bzw. 52 geschlossen. Im normalen Betriebszustand ist nur das Schaltelement 51 geschlossen. Sind die Schaltelemente 51 und 52 geschlossen, so fließt ein größerer Treiberstrom. Das ausgelesene Signal ist dann größer. Dies entspricht einer relativen Erniedrigung der Diskriminationsschwelle des Leseverstärkers. Sind beide Schaltelemente 51, 52 offen, so ergibt sich ein entgegengesetztes Verhalten. — Das Zusammenwirken mit der Steuereinrichtung 60 beim Ablauf eines Korrekturvorganges entspricht dem vorstehend in Verbindung mit Fig.3 erläuterten Verhalten. Eine Wiederholung erübrigt sich daher.

Die vorstehend erwähnten Änderungen der Diskriminationsschwelle oder des Treiberstromes sind ihrer Größe nach nur derart bemessen, daß die möglichen Schwankungen eines Fehlers sich nicht auswirken können und daß die den beiden Informationswerten »0« und »L« zugeordneten Grenzwerte der physikalischen Größe für fehlerfreie Signale nicht überschritten werden. Normalerweise liegt die Diskriminationsschwelle in der Mitte zwischen beiden Grenzwerten.

Die vorstehend im Zusammenhang mit F i g. 1 erläuterte Änderung der Diskriminationsschwelle oder einer zugeordneten Größe läßt sich auch bei den Schaltungsanordnungen nach den Fig. 1, 2 und 4 des Hauptpatentes vorsehen. — Bei der Schaltung nach F i g. 1 werden dazu dem Umschalter 9 entsprechende Speicher- und Steuereinrichtungen nachgeschaltet, die beispielsweise die Diskriminationsschwelle von elektronischen Anordnungen am Ausgang des Übertragungskanals 4 entsprechend verändern. Bei der Schaltungsan- Ordnung nach Fig.2 ergibt sich nur insofern eine Änderung, als daß das Signal Z2 an die Stelle von Zl tritt. Die Anordnung der Steuereinrichtung 60 bleibt unverändert. Bei der Schaltung nach Fig.4 ist eine Steuereinrichtung 60 vorzusehen, die auf die Leseverstärker wirkt. Dabei werden jedoch die logischen Schaltungen (gemäß F i g. 2 der vorliegenden Anmeldung) während des ersten Umlaufes der Information vom Signal Z1 und den nicht verneinten Signalen des Informationsregisters 19 und während des zweiten Umlaufes vom Signal Z2 und den verneinten Signalen des Informationsregisters 19 beaufschlagt.

Weiter ist eine Vereinfachung der in den F i g. 3 und 4 angegebenen Schaltung möglich, falls nur Fehler auftreten, die stets zu kleineren Signalen führen. Dies trifft beispielsweise bei beschädigten Kernen eines Kernspeichers zu. In diesem Fall braucht die Diskriminationsschwelle nur in einer Richtung verändert — im vorliegenden Fall also erhöht — werden. Dies bedeutet,

daß zum Umschalten aller Diskriminationsschwellen keine Steuereinrichtung mit logischen Schaltungen sondern nur noch ein Schalter vorgesehen zu werden braucht, der bei einem Korrekturvorgang betätigt wird. Entsprechendes gilt für Fehler, die nur zu vergrößerten Signalen führen. — Bei einem Kernspeicher nach dem 2'/2-D-Prinzip können dementsprechend die Veränderungen der einzelnen Bit-Treiberströme beim Lesen durch eine gleichartige Veränderung des Wort-Treiberstromes beim Lesen ersetzt werden.

Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, daß die Verfahren und Schaltungsanordnungen nach dem Hauptpatent zur Fehlerkorrek-

tür von Informationen ohne Lokalisierung des Fehlers dahingehend verbessert werden, daß sich Schwankunger der den binären Werten »0« und »L« zugeordneten Größe um eine Diskriminat^nsscluvei-e for c!ie binärer: Werte nicht störend auswirken können. Dadurch kann außerdem die Zuordnung eines der binären Signalwerte zum Bezugspotential entfallen. Selbst bei einer Darstellung der binären Signalwerte durch positive und negative Spannungen wird im Falle eines Masseschlusses (Bezugspotential) mittels der Diskriminationsschwelle eine Zuordnung zu einem der Signalwerte sichergestellt.

Hierzu 3 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Verfahren zur Fehlerkorrektur von informationen, die mittels binärer Signale dargestellt sind und bei denen einer der binären Signalwerte dem Bezugspotential zugeordnet ist; bei dem die Informationen über einen Übertragungskanal mit mehreren parallelliegenden Übertragungswegen übertragen werden, bei dem danach am Ausgang des Übertragungskanals eine Überprüfung der Informationen auf Fehler erfolgt, bei dem anschließend eine Fehlerkorrektur vorgenommen wird, falls ein Fehler bei der Überprüfung festgestellt wird, indem nach Feststellung eines Fehlers die Information invertiert wird, die invertierte Information über den Übertragungskanal übertragen und anschließend nochmals invertiert wird und bei dem am Ausgang jedes Übertragungsweges des Übertragungskanals Einrichtungen vorgesehen sind, die zur Bewertung der übertragenen Signale als binäres L- oder O-Signal eine Diskriminationsschwelle besitzen nach Patent 19 28 673, dadurch gekennzeichnet, daß während der Fehlerkorrektur die Diskriminationsschwelle erniedrigt wird, falls bei der Fehlerfeststellung das übertragene Signal oberhalb der Diskriminationsschwelle lag oder.erhöht wird, falls bei der Fehlerfeststellung das übertragene Signal unterhalb der Diskriminationsschwelle lag.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß statt der Diskriminationsschwelle eine das zu übertragende Signal erzeugende physikalische Größe erhöht wird, falls bei der Fehlerfeststellung das übertragene Signal oberhalb der Diskriminationsschwelle lag oder erniedrigt wird, falls bei der Fehlerfeststellung das übertragene Signal unterhalb der Diskriminationsschwelle lag.

3. Anordnung zur Durchführung des Verfahrens nach Anspruch 1 oder 2, bei der die zu übertragende Information am Eingang des Übertragungskanals in einem Speicher ansteht und bei der dem Ausgang des Übertragungskanals eine Fehlerprüfeinrichtung zur Überprüfung der übertragenen Information nachgeschaltet ist, bei der eine Invertierungseinrichtung und ein Umschalter, der in Abhängigkeit vom Ergebnis der Federprüfung gesteuert wird, dem Übertragungskanal vor- und/oder nachgeschaltet ist und bei der die Diskriminationsschwellen der am Ausgang jedes Übertragungsweges des Übertragungskanals vorgesehenen Einrichtungen umgeschaltet oder die die übertragenen Signale erzeugenden physikalischen Größen entsprechend geändert (erhöht oder erniedrigt) werden, dadurch gekennzeichnet, daß jedem Übertragungsweg ein bistabiler Speicher nachgeschaltet ist, daß ein Ausgangssignal des bistabilen Speichers und ein von der Einrichtung zur Ausführung eines Korrekturvorganges abgeleitetes Signal jeweils eine Steuereinrichtung (60) beaufschlagen, von der mindestens ein Ausgangssignal (Si, 52) ein Schaltelement (41, 42) ansteuert und daß das Schaltelement (41,42) die Umschaltung der jeweiligen Diskriminationsschwelle oder die Änderung der erzeugenden physikalischen Größe bewirkt.

4. Anordnung nach Anspruch 3 mit einem Speicher als Übertragungskanal, dadurch gekennzeichnet, daß als bistabile Speicher die entsprechenden Elemente des Informationsregisters (19) ver-

wendet werden.

5, Anordnung nach Anspruch 3 oder 4 mit einem Speicher als Übertragungskanal, dadurch gekennzeichnet, daß die Schaltelemente (41, 42) über Widerstände (43,44) mit einem Spannungsteiler (45, 46, 47) verbunden sind, an den ein Eingang eines Leseverstärkers (48) angeschlossen ist

6. Anordnung nach Anspruch 3 oder 4 mit einem Speicher als Übertragungskanal, bei dem jedem Bit eines Wortes mindestens ein eigener Treiberstrom zugeordnet ist, dadurch gekennzeichnet, daß die Schaltelemente (51, 52) in Reihe mit jeweils einem Widerstand (53, 54) angeordnet sind und parallel dazu ein weiterer Widerstand (55) liegt, der im wesentlichen den Treiberstrom bestimmt.