DE202004021424U1 - Leistungshalbleitervorrichtungen - Google Patents

Leistungshalbleitervorrichtungen Download PDF

Info

Publication number
DE202004021424U1
DE202004021424U1 DE202004021424U DE202004021424U DE202004021424U1 DE 202004021424 U1 DE202004021424 U1 DE 202004021424U1 DE 202004021424 U DE202004021424 U DE 202004021424U DE 202004021424 U DE202004021424 U DE 202004021424U DE 202004021424 U1 DE202004021424 U1 DE 202004021424U1
Authority
DE
Germany
Prior art keywords
trench
gate
poly
trenches
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE202004021424U
Other languages
English (en)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Priority to DE202004021424U priority Critical patent/DE202004021424U1/de
Publication of DE202004021424U1 publication Critical patent/DE202004021424U1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Halbleitervorrichtung mit:
– einer Mehrzahl von aktiven Gräben, die eine aktive Fläche definieren,
– einen Randbereich, der außerhalb der aktiven Fläche angeordnet ist,
wobei die Mehrzahl von aktiven Gräben ein unteres Abschirm-Poly (3010), ein oberes Gate-Poly (3020), eine erste Oxidschicht (3030) und eine zweite Oxidschicht (3040) aufweist, wobei die erste Oxidschicht (3030) das untere Abschirm-Poly (3010) von dem oberen Gate-Poly (3020) trennt und die zweite Oxidschicht (3040) das obere Gate-Poly (3020) bedeckt,
wobei das untere Abschirm-Poly (3010), das obere Gate-Poly (3020), die erste Oxidschicht (3030) und die zweite Oxidschicht (3040) der Form des aktiven Grabens folgen und sich aus dem aktiven Graben auf eine Oberfläche des Randbereichs erstrecken,
wobei der Randbereich eine erste Öffnung (3012), die sich durch die erste Oxidschicht (3030) zu dem unteren Abschirm-Poly (3010) erstreckt, und eine zweite Öffnung (3022) aufweist, die sich durch die zweite Oxidschicht (3040) zu dem oberen Gate-Poly...

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung ist eine Continuation-in-part der folgenden übertragenen U.S. Patentanmeldungen:
    • Nr. 10/155,554 (Aktenzeichen des Anwalts 18865-17-2/17732-7226.001) mit dem Titel "Field Effect Transistor and Methods of its Manufacture" von Mo et al., eingereicht am 24. Mai 2002;
    • Nr. 10,209,110 (Aktenzeichen des Anwalts 18865-98/17732-55270) mit dem Titel "Dual Trench Power MOSFET" von Sapp, eingereicht am 30. Juli 2002;
    • Nr. 09/981,583 (Aktenzeichen des Anwalts 18865-90/17732-51620) mit dem Titel "Semiconductor Structure with Improved Smaller Forward Loss and Higher Blocking Capability", von Kocon, eingereicht am 17. Oktober 2001;
    • Nr. 10/640,742 (Aktenzeichen des Anwalts 90065.000241/17732-66550) mit dem Titel "Improved MOS Gating Method for Reduced Miller Capacitance and Switching Losses" von Kocon et al., eingereicht am 14. August 2003;
    • Nr. 09/774,780 (Aktenzeichen des Anwalts 18865-69/17732-26400) mit dem Titel "Field Effect Transistor Having a Lateral Depletion Structure" von Marchant, eingereicht am 30. Januar 2001;
    • Nr. 10/200,056 (Aktenzeichen des Anwalts 18865-97/17732-55280) mit dem Titel "Vertical Charge Control Semiconductor Device with Low Output Capacitance" von Sapp et al., eingereicht am 18. Juli 2002;
    • Nr. 10/288,982 (Aktenzeichen des Anwalts 18865-117/17732-66560) mit dem Titel "Drift Region Higher Blocking Lower Forward Voltage Drop Semiconductor Structure", von Kocon et al., eingereicht am 5. November 2002;
    • Nr. 10/442,670 (Aktenzeichen des Anwalts 18865-131/17732-66850) mit dem Titel "Structure and Method for Forming a Trench MOSFET Having Self-Aligned Features" von Herrick, eingereicht am 20. Mai 2003;
    • Nr. 10/315,719 (Aktenzeichen des Anwalts 90065.051802/17732-56400) mit dem Titel "Method of Isolating the Current Sense an Planar or Trench Stripe Power Devices while Maintaining a Continuous Stripe Cell" von Yedinak, eingereicht am 10. Dezember 2002;
    • Nr. 10/222,481 (Aktenzeichen des Anwalts 18865-91-1/17732-51430) mit dem Titel "Method and Circuit for Reducing Losses in DC-DC Converters" von Elbanhawy, eingereicht am 16. August 2002;
    • Nr. 10/235,249 (Aktenzeichen des Anwalts 18865-71-1/17732-26390-3) mit dem Titel "Unmolded Package for a Semiconductor Device" von Joshi, eingereicht am 4. September 2002; und
    • Nr. 10/607,633 (Aktenzeichen des Anwalts 18865-42-1/17732-13420) mit dem Titel "Flip Chip in Leaded Molded Package and Method of Manufacture Thereof" von Joshi et al., eingereicht am 27. Juni 2003; und beansprucht den Nutzen der folgenden provisorisch eingereichten U.S. Patentanmeldungen:
    • Nr. 60/506,194 (Aktenzeichen des Anwalts 18865-135/17732-66940) mit dem Titel "High Voltage Shielded Trench Gate LDMOS" von Wilson et al., eingereicht am 26. September 2003; und
    • Nr. 60/588,845 (Aktenzeichen des Anwalts 18865-164/17732-67010) mit dem Titel "Accumulation Device with Charge Balance Structure and Method of Forming the Same," eingereicht am 15. Juli 2004.
  • Alle oben aufgeführten Anmeldungen sind hierin durch Bezugnahme in ihrem gesamten Offenbarungsgehalt miteingeschlossen.
  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft im Allgemeinen Halbleitervorrichtungen und im Besonderen verschiedene Ausführungsformen für verbesserte Leistungshalbleitervorrichtungen, wie etwa Transistoren und Dioden, und deren Herstellungsverfahren, einschließlich Packages und Schaltungen, die selbige enthalten.
  • Die Schlüsselkomponente in Leistungselektronikanwendungen ist der Festkörperschalter. Von der Zündsteuerung in Kraftfahrzeuganwendungen bis hin zu batteriebetriebenen elektronischen Geräten von Endverbrauchern sowie zu Leistungsumwandlern in industriellen Anwendungen gibt es einen Bedarf für einen Leistungsschalter, der die Anforderungen der besonderen Anwendung optimal erfüllt. Festkörperschalter, die beispielsweise den Leistungs-Metalloxid-Halbleiter-Feldeffekttransistor (Leistungs-MOSFET), den Bipolar-Transistor mit isoliertem Gate (IGBT) und verschiedene Arten von Thyristoren umfassen, haben sich fortlaufend weiterentwickelt, um diesen Bedarf zu erfüllen. Im Fall des Leistungs-MOSFET sind beispielsweise doppelt diffundierte Strukturen (DMOS) mit lateralem Kanal (z.B. U.S. Patent Nr. 4,682,405 für Blanchard et al.), Trench-Gate-Strukturen (z.B. U.S. Patent Nr. 6,429,481 für Mo et al.) und verschiedene Techniken zum Ladungsausgleich im Transistordriftbereich (z.B. U.S. Patente Nrn. 4,941,026 für Temple, 5,216,275 für Chen und 6,081,009 für Neilson) neben vielen anderen Techniken entwickelt worden, um die differierenden und häufig im Widerstreit stehenden Leistungsanforderungen anzusprechen.
  • Einige der definierenden Leistungseigenschaften für den Leistungsschalter sind sein Ein-Widerstand, die Durchbruchspannung und die Schaltgeschwindigkeit. Abhängig von den Anforderungen einer besonderen Anwendung wird eine unterschiedliche Betonung auf jedes dieser Leistungsfähigkeitskriterien gelegt. Beispielsweise für Leistungsanwendungen von größer als ungefähr 300–400 Volt zeigt der IGBT einen inhärent niedrigeren Ein-Widerstand im Vergleich mit dem Leistungs-MOSFET, aber seine Schaltgeschwindigkeit ist aufgrund seiner langsameren Ausschaltkennlinien niedriger. Deshalb ist der IGBT für Anwendungen von mehr als 400 Volt mit niedrigen Schaltfrequenzen, die einen niedrigen Ein-Widerstand erfordern, der bevorzugte Schalter, wohingegen der Leistungs-MOSFET häufig die Vorrichtung der Wahl für relativ höherfrequentige Anwendungen ist. Wenn die Frequenzanforderungen einer gegebenen Anwendung die Art von Schalter, die verwendet wird, vorschreiben, bestimmen die Spannungsanforderungen die konstruktive Ausbildung des besonderen Schalters. Beispielsweise im Fall des Leistungs-MOSFET stellt die Verbesserung des Spannungsleistungsvermögens des Transistors, während ein niedriger RDSon aufrechterhalten wird, wegen der proportionalen Beziehung zwischen dem Drain-Source-Ein-Widerstand RDSon und der Durchbruchspannung eine Herausforderung dar. Um diese Herausforderung anzusprechen, sind verschiedene Ladungsausgleichsstrukturen in dem Transistordriftbereich mit unterschiedlichen Graden an Erfolg entwickelt worden.
  • Die Leistungsfähigkeitsparameter der Vorrichtung werden auch durch den Fertigungsprozess und das Verpacken des Chips beeinflusst. Es sind Versuche unternommen worden, einige dieser Herausforderung durch Entwickeln einer Vielfalt von verbesserten Verarbeitungs- und Verpackungstechniken anzusprechen.
  • Ob dies nun in besonders tragbaren elektronischen Geräten für Endverbraucher oder Routern und Hubs in Kommunikationssystemen ist, wachsen die Arten von Anwendungen für den Leistungsschalter weiterhin mit der Ausbreitung der elektronischen Industrie an. Der Leistungsschalter bleibt deshalb eine Halbleitervorrichtung mit einem hohen Entwicklungspotenzial.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung stellt verschiedene Ausführungsformen für Leistungsvorrichtungen sowie deren Herstellungsverfahren, das Verpacken und die Schaltung, die selbige enthält, für eine breite Vielfalt von Leistungselektronikanwendungen bereit. Im weiteren Sinn kombiniert ein Aspekt der Erfindung eine Anzahl von Ladungsausgleichstechniken und andere Techniken, zum Reduzieren parasitärer Kapazität, um zu verschiedenen Ausführungsformen für Leistungsvorrichtungen mit verbessertem Spannungsleistungsvermögen, höherer Schaltgeschwindigkeit und niedrigerem Ein-Widerstand zu gelangen. Ein anderer Aspekt der Erfindung stellt verbesserte Terminierungsstrukturen für Nieder-, Mittel- und Hochspannungsvorrichtungen bereit. Verbesserte Fertigungsverfahren für Leistungsvorrichtungen sind gemäß anderen Aspekten der Erfindung vorgesehen. Verbesserungen für spezifische Verarbeitungsschritte, wie etwa das Bilden von Gräben, das Bilden von Dielektrikumschichten innerhalb von Gräben, das Bilden von Mesa-Strukturen, Prozesse zum Reduzieren der Substratdicke, neben anderen, werden durch verschiedene Ausführungsformen der Erfindung angeboten. Gemäß einem anderen Aspekt der Erfindung umfassen Leistungsvorrichtungen mit Ladungsausgleich Temperatur- und Strommesselemente, wie etwa Dioden, auf dem gleichen Chip. Andere Aspekte der Erfindung verbessern den Ersatzreihenwiderstand (ESR) oder Gate-Widerstand für Leistungsvorrichtungen, arbeiten zusätzliche Schaltungen auf dem gleichen Chip wie die Leistungsvorrichtung ein und liefern Verbesserungen für das Verpacken der Leistungsvorrichtungen mit Ladungsausgleich.
  • Diese und andere Aspekte der Erfindung werden nachstehend ausführlicher in Verbindung mit den begleitenden Zeichnungen beschrieben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine Querschnittsansicht eines Abschnittes eines beispielhaften mit n-leitendem Trench-Leistungs-MOSFET;
  • 2A zeigt eine beispielhafte Ausführungsform eines Doppel-Trench-Leistungs-MOSFET;
  • 2B zeigt eine beispielhafte Ausführungsform für einen MOSFET mit planarem Gate und einer Source-Abschirm-Grabenstruktur;
  • 3A zeigt einen Teil einer beispielhaften Ausführungsform eines Trench-Leistungs-MOSFET mit abgeschirmtem Gate;
  • 3B veranschaulicht eine alternative Ausführungsform für einen Trench-Leistungs-MOSFET mit abgeschirmtem Gate, der die Doppel-Trench(Graben)struktur von 2A mit der abgeschirmten Gate-Struktur von 3A kombiniert;
  • 4A ist ein vereinfachtes partielles Diagramm einer beispielhaften Ausführungsform eines Doppel-Gate-Trench-Leistungs-MOSFET;
  • 4B zeigt einen beispielhaften Leistungs-MOSFET, der eine planare Doppel-Gate-Struktur mit Trench-Elektroden zur vertikalen Ladungssteuerung kombiniert;
  • 4C zeigt eine beispielhafte Implementierung eines Leistungs-MOSFET, der die Techniken mit Doppel-Gate und abgeschirmtem Gate innerhalb des gleichen Grabens (Trench) kombiniert;
  • 4D und 4E sind Querschnittsdiagramm von alternativen Ausführungsformen für einen Leistungs-MOSFET mit einer tiefen Body-Struktur;
  • 4F und 4G veranschaulichen den Einfluss von mit einem Graben versehenen tiefen Body-Strukturen auf die Verteilung von Potenziallinien innerhalb des Leistungs-MOSFET in der Nähe der Gate-Elektrode;
  • 5A, 5B und 5C sind Querschnittsdiagramme, die Abschnitte von beispielhaften Leistungs-MOSFETs mit verschiedenen vertikalen Ladungsausgleichsstrukturen zeigen;
  • 6 zeigt eine vereinfachte Querschnittsansicht eines Leistungs-MOSFET, der eine beispielhafte vertikale Ladungssteuerstruktur mit einer abgeschirmten Gate-Struktur kombiniert;
  • 7 zeigt eine vereinfachte Querschnittsansicht eines anderen Leistungs-MOSFET, der eine beispielhafte vertikale Ladungssteuerstruktur mit einer Doppel-Gate-Struktur kombiniert;
  • 8 zeigt ein Beispiel eines Leistungs-MOSFET mit abgeschirmtem Gate und einer vertikalen Ladungssteuerstruktur und einer integrierten Schottky-Diode;
  • 9A, 9B und 9C zeigen verschiedene beispielhafte Ausführungsformen für Leistungs-MOSFETs mit integrierter Schottky-Diode;
  • 9D, 9E und 9F veranschaulichen beispielhafte Layout-Abwandlungen für das Einstreuen von Schottky-Diodenzellen in das aktive Zellen-Array eines Leistungs-MOSFET;
  • 10 stellt eine vereinfachte Querschnittsansicht eines beispielhaften Trench-Leistungs-MOSFET mit einer Struktur Ladungsausgleichs über eine vergrabene Diode bereit;
  • 11 und 12 zeigen beispielhafte Ausführungsformen für Leistungs-MOSFETs, die Techniken mit abgeschirmtem Gate und Doppel-Gate jeweils mit Ladungsausgleich über eine vergrabene Diode kombinieren;
  • 13 ist eine vereinfachte Querschnittsansicht eines beispielhaften Leistungs-MOSFET, der die Ladungsausgleichstechnik mit vergrabender Diode mit integrierter Schottky-Diode kombiniert;
  • 14 zeigt eine vereinfachte Ausführungsform eines beispielhaften Leistungstransistors vom Akkumulationsmodus mit abwechselnden Leitfähigkeitsbereichen, die parallel zum Stromfluss angeordnet sind;
  • 15 ist ein vereinfachtes Diagramm einer anderen Vorrichtung vom Akkumulationsmodus mit Trench-Elektroden zu Ladungsausbreitungszwecken;
  • 16 ist ein vereinfachtes Diagramm einer beispielhaften Doppel-Trench-Vorrichtung vom Akkumulationsmodus;
  • 17 und 18 zeigen andere vereinfachte Ausführungsformen für beispielhafte Vorrichtungen vom Akkumulationsmodus mit dielektrikumgefüllten Gräben, die eine äußere Auskleidung entgegengesetzter Polarität aufweisen;
  • 19 ist eine andere vereinfachte Ausführungsform für eine Vorrichtung vom Akkumulationsmodus, die eine oder mehrere vergrabene Dioden anwendet;
  • 20 ist eine vereinfachte Perspektivansicht eines beispielhaften Transistors vom Akkumulationsmodus, der einen stark dotierten Bereich entgegensetzter Polarität entlang der Oberfläche des Siliziums aufweist;
  • 21 zeigt ein vereinfachtes Beispiel eines Super-Junction-Leistungs-MOSFET mit abwechselnden Bereichen entgegengesetzter Polarität in der spannungstragenden Schicht;
  • 22 zeigt eine beispielhafte Ausführungsform für einen Super-Junction-Leistungs-MOSFET mit Inseln entgegengesetzter Polarität, die ungleichmäßig in der vertikalen Richtung in der spannungstragenden Schicht beabstandet sind;
  • 23 und 24 zeigen beispielhafte Ausführungsformen für Super-Junction-Leistungs-MOSFETs mit Doppel-Gate bzw. abgeschirmten Gate-Strukturen;
  • 25A zeigt eine Draufsicht eines aktiven und Terminierungsgraben-Layouts für einen Trench-Transistor;
  • 25B–25F zeigen vereinfachte Layoutansichten von alternativen Ausführungsformen für Trench-Terminierungsstrukturen;
  • 26A–26C sind Querschnittsansichten von beispielhaften Trench-Terminierungsstrukturen;
  • 27 zeigt eine beispielhafte Vorrichtung mit Terminierungsgräben, die große Krümmungsradien aufweisen;
  • 28A–28D sind Querschnittsansichten von Terminierungsbereichen mit Siliziumsäulen-Ladungsausgleichsstrukturen;
  • 29A–29C sind Querschnittsansichten von beispielhaften Ausführungsformen von Ultrahochspannungs-Vorrichtungen, die die Super-Junction-Techniken anwenden;
  • 30A zeigt ein Beispiel einer Randkontaktierung für Trench-Vorrichtungen;
  • 30B–30F zeigen beispielhafte Prozessschritte beim Bilden der Randkontaktierungsstruktur für eine Trench-Vorrichtung;
  • 31A ist ein Beispiel einer Kontaktstruktur für einen aktiven Bereich für mehrere vergrabene Poly-Schichten;
  • 31B–31M zeigen einen beispielhaften Prozessablauf zum Bilden einer Abschirmkontaktstruktur einer aktiven Fläche für einen Graben;
  • 31N ist eine Querschnittsansicht einer alternativen Ausführungsform für eine Abschirmungskontaktstruktur einer aktiven Fläche;
  • 32A und 32B sind Layout-Ansichten einer beispielhaften Trench-Vorrichtung mit einer Abschirmkontaktstruktur einer aktiven Fläche;
  • 32C–32D sind vereinfachte Layout-Diagramme von zwei Ausführungsformen zum Herstellen eines Kontaktes mit dem Umfangsgraben in einer Trench-Vorrichtung mit einer gebrochenen Trench-Struktur;
  • 33A ist eine alternative Ausführungsform zum Kontaktieren von Trench-Abschirm-Poly-Schichten in der aktiven Fläche;
  • 33B–33M zeigen ein Beispiel eines Prozessablaufes zum Kontaktieren einer Abschirmstruktur einer aktiven Fläche von dem in 33A gezeigten Typ;
  • 34 zeigt eine Epi-Schicht mit einer Spacer- oder Puffer-(Barrieren)-Schicht, um die Dicke des Epi-Driftbereiches zu verringern;
  • 35 zeigt eine alternative Ausführungsform für eine Vorrichtung mit einer Barrieren-Schicht;
  • 36 zeigt eine Barrieren-Schicht, die an einem tiefen Body-Epi-Übergang angewandt wird, um die Epi-Schichtdicke zu minimieren;
  • 37 ist ein vereinfachtes Beispiel des Wannen-Drift-Bereich-Übergangs eines Transistors, der eine Diffusionsbarrierenschicht anwendet;
  • 38A–38D zeigen einen vereinfachten Prozessablauf für ein Beispiel einer selbst ausgerichteten Epi-Wannen-Trench-Vorrichtung mit vergrabener Elektrode;
  • 39A–39B zeigen einen beispielhaften Prozessablauf für eine Wannenimplantation unter einem Winkel;
  • 40A–40E ein Beispiel eines selbst ausgerichteten Epi-Wannen-Prozesses,
  • 40R–40U zeigen ein Verfahren zum Reduzieren einer Substratdicke;
  • 41 zeigt ein Beispiel eines Prozessablaufes unter Verwendung eines chemischen Prozesses als den abschließenden Ausdünnungsschritt;
  • 42A–42F zeigen Beispiele von verbesserten Ätzprozessen;
  • 43A und 43B zeigen Ausführungsformen eines Grabenätzprozesses, der das Bird's-Beak-Problem beseitigt;
  • 44A und 44B zeigen alternative Ätzprozesse;
  • 45A–45C zeigen einen Prozess zum Bilden einer verbesserten Zwischen-Poly-Dielektrikumschicht;
  • 46A, 46B und 46C veranschaulichen ein alternatives Verfahren zum Bilden einer IPD-Schicht;
  • 47A und 47B sind Querschnittsansichten eines nochmals anderen Verfahrens zum Bilden einer Zwischen-Poly-Dielektrikumschicht mit hoher Qualität;
  • 48 und 49A–49D zeigen andere Ausführungsformen zum Bilden einer verbesserten IPD-Schicht;
  • 50A zeigt einen anisotropen Plasmaätzprozess zur IPD-Planarisierung;
  • 50B zeigt ein alternatives IPD-Planarierungsverfahren unter Verwendung eines chemisch-mechanischen Prozesses;
  • 51 ist ein Flussdiagramm für ein beispielhaftes Verfahren zum Steuern einer Oxidationsrate;
  • 52 zeigt ein verbessertes Verfahren zum Bilden eines dicken Oxids am Boden eines Grabens unter Verwendung eines Prozesses einer unteratmosphärischen chemischen Abscheidung aus der Dampfphase;
  • 53 ist ein beispielhaftes Flussdiagramm eines Verfahrens zum Bilden eines dicken Oxids am Boden eines Grabens unter Verwendung eines gerichteten Tetraethoxyorthosilikat-Prozesses;
  • 54 und 55 zeigen eine andere Ausführungsform zum Bilden eines dicken Bodenoxids;
  • 56–59 zeigen einen anderen Prozess zum Bilden einer dicken Dielektrikumschicht am Boden eines Grabens;
  • 60 ist ein vereinfachtes Diagramm eines MOSFET mit einer Strommessvorrichtung;
  • 61A ist ein Beispiel eines Ladungsausgleichs-MOSFET mit einer planaren Gate-Struktur und einer isolierten Strommessstruktur;
  • 61B zeigt ein Beispiel eines Integrierens einer Strommesseinrichtung mit einem Trench-MOSFET;
  • 62A–62C zeigen alternative Ausführungsformen für einen MOSFET mit Reihen-Temperaturmessdioden;
  • 63A und 63B zeigen alternative Ausführungsformen für einen MOSFET mit ESD-Schutz;
  • 64A–64D zeigen Beispiele von ESD-Schutzschaltkreisen;
  • 65 zeigt einen beispielhaften Prozess zum Bilden von Leistungsvorrichtungen mit Ladungsausgleich und niedrigerem ESR;
  • 66A und 66B zeigen Layout-Techniken, um den ESR zu verringern;
  • 67 zeigt einen DC-DC-Wandlerschaltkreis, der Leistungsschalten verwendet;
  • 68 zeigt einen anderen DC-DC-Wandlerschaltkreis, der Leistungsschalten verwendet;
  • 69 zeigt einen beispielhaften Treiberschaltkreis für einen Doppel-Gate-MOSFET;
  • 70A zeigt eine alternative Ausführungsform mit separat angesteuerten Gate-Elektroden;
  • 70B zeigt ein Zeitablaufdiagramm, das die Arbeitsweise des Schaltkreises von 70A veranschaulicht;
  • 71 ist eine vereinfachte Querschnittsansicht eines vergossenen Package; und
  • 72 ist eine vereinfachte Querschnittsansicht eines nicht vergossenen Package.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Der Leistungsschalter kann durch irgendein Bauelement einem von Leistungs-MOSFET, einem IGBT, verschiedenen Arten von Thyristoren und dergleichen implementiert sein. Viele der neuartigen hierin vorgestellten Techniken sind zu Veranschaulichungszwecken im Zusammenhang mit dem Leistungs-MOSFET beschrieben. Es ist jedoch zu verstehen, dass die verschiedenen Ausführungsformen der hierin beschriebenen Erfindung nicht auf den Leistungs-MOSFET beschränkt sind und auf viele andere Arten von Leistungsschalttechnologien angewandt werden können, die beispielsweise IGBTs und andere Arten von bipolaren Schaltern, und verschiedenen Arten von Thyristoren sowie Dioden umfassen. Weiter sind die verschiedenen Ausführungsformen der Erfindung zu Veranschaulichungszwecken so gezeigt, dass sie spezifische p- und n-leitende Bereiche umfassen. Fachleuten werden verstehen, dass die Lehren hierin gleichermaßen auf Vorrichtungen anwendbar sind, in denen die Leitfähigkeiten der verschiedenen Bereiche umgekehrt sind.
  • In 1 ist eine Querschnittsansicht eines Abschnitts eines beispielhaften n-Leistungs-MOSFET 100 mit n-leitendem Graben (Trench) zu sehen. Wie bei allen anderen hierin beschriebenen Figuren ist zu verstehen, dass die relativen Abmessungen und Größen von verschiedenen Elementen und Komponenten, die in den Figuren dargestellt sind, nicht exakt die tatsächlichen Abmessungen wiederspiegeln und lediglich zu Darstellungszwecken dienen. Der Trench-MOSFET 100 umfasst eine Gate-Elektrode, die innerhalb von Gräben 102 gebildet ist, die sich von der oberen Oberfläche des Substrats durch eine p-leitende Wanne oder einen Body-Bereich 104 erstrecken und in einem n-leitenden Drift- oder Epitaxiebereich 106 enden. Die Gräben 102 sind mit dünnen Dielektrikumschichten 108 ausgekleidet und mit leitfähigem Material 110, wie etwa dotiertem Polysilizium, im Wesentlichen gefüllt. N-leitende Source-Bereiche 112 sind innerhalb des Body-Bereichs 104 benachbart zu den Gräben 102 gebildet. Ein Drain-Anschluss für MOSFET 100 ist an der Rückseite des Substrats gebildet, die mit einem stark dotierten n+ Substratbereich 114 verbunden ist. Die in 1 gezeigte Struktur ist viele Male auf einem gemeinsamen Substrat wiederholt, das beispielsweise aus Silizium hergestellt ist, um ein Array von Transistoren zu bilden. Das Array kann in verschiedenen in der Technik gebildeten zellulären oder streifenförmigen Architekturen konfiguriert sein. Wenn der Transistor eingeschaltet ist, wird zwischen den Source-Bereichen 112 und dem Drift-Bereich 106 entlang der Wände der Gate-Gräben 102 vertikal ein leitender Kanal gebildet.
  • Wegen seiner vertikalen Gate-Struktur ermöglicht der MOSFET 100 eine höhere Packungsdichte im Vergleich mit einer Vorrichtung mit planarem Gate, und die höhere Packungsdichte ergibt einen relativ niedrigen Ein-Widerstand. Um das Durchbruchspannungs-Leistungsvermögen dieses Transistors zu verbessern, ist ein starker p+ Body-Bereich 118 innerhalb der p- Wanne 104 derart gebildet, dass an der Grenzfläche zwischen dem starken p+ Body 118 und der p- Wanne 104 ein abrupter Übergang gebildet ist. Indem die Tiefe des starken p+ Bodys 118 relativ zu der Grabentiefe und der Tiefe der Wanne gesteuert wird, werden elektrische Felder, die erzeugt werden, wenn Spannung an dem Transistor angelegt wird, von den Gräben weg bewegt. Dies erhöht die Lawinenstrom-Handhabungsfähigkeit des Transistors. Abwandlungen dieser verbesserten Struktur und dieser verbesserten Prozesse zum Bilden des Transistors und insbesondere des abrupten Übergangs sind ausführlicher in dem übertragenen U.S. Patent Nr. 6,429,481 für Mo et al. beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • Obwohl ein vertikaler Trench-MOSFET 100 mit einen guten Ein-Widerstand und eine verbesserte Rauheit zeigt, weist er eine relativ hohe Eingangskapazität auf. Die Eingangskapazität für den Trench-MOSFET 100 besitzt zwei Komponenten: Gate-Source-Kapazität Cgs und Gate-Drain-Kapazität Cgd. Die Gate-Source-Kapazität Cgs resultiert aus der Überlappung zwischen dem leitfähigem Material 110 des Gates und den Source-Bereichen 112 in der Nähe der Oberseite des Grabens. Die Kapazität, die zwischen dem Gate und dem invertierten Kanal in dem Body gebildet ist, trägt auch zu Cgs bei, da in typischen Leistungsschaltanwendungen der Body und die Source-Elektroden des Transistors miteinander kurzgeschlossen sind. Die Gate-Drain-Kapazität Cgd resultiert aus der Überlappung zwischen dem leitenden Material 110 des Gates am Boden jedes Grabens und dem Driftbereich 106, der mit der Drain verbunden ist. Die Gate-Drain-Kapazität Cgd oder die Miller-Kapazität, begrenzt die Übergangszeit des Transistors VDS. Deshalb führen höhere Cgs und Cgd zu merklichen Schaltverlusten. Diese Schaltverluste werden zunehmend wichtiger, da sich Leistungsmanagementanwendungen in Richtung höherer Schaltfrequenzen bewegen.
  • Eine Möglichkeit, die Gate-Source-Kapazität Cgs zu verringern, ist, die Kanallänge des Transistors zu verringern. Eine kürzere Kanallänge verringert direkt die Gate-Kanal-Komponente von Cgs. Eine kürzere Kanallänge ist auch direkt proportional zu RDSon und ermöglicht das Erhalten der gleichen Vorrichtungsstromfähigkeit mit weniger Gate-Gräben. Dies verringert sowohl Cgs als auch Cgd, indem der Betrag an Gate-Source- und Gate-Drain-Überlappung verringert wird. Eine kürzere Kanallänge macht jedoch die Vorrichtung anfällig gegenüber Punch-Through, wenn die Verarmungsschicht, die infolge des in Sperrrichtung vorgespannten Body-Drain-Übergangs gebildet wird, sich tief in den Body-Bereich schiebt und den Source-Bereichen annähert. Ein Verringern der Dotierungskonzentration des Driftbereiches, so dass er mehr von der Verarmungsschicht trägt, hat den unerwünschten Effekt, dass der Ein-Widerstand RDSon des Transistors erhöht wird.
  • Eine Verbesserung der Transistorstruktur, die eine Verringerung der Kanallänge zulässt und auch wirksam ist, um die obigen Nachteile anzusprechen, verwendet zusätzliche "Abschirm"-Gräben, die seitlich von Gate-Gräben beabstandet sind. In 2A ist eine beispielhafte Ausführungsform eines Doppel-Trench-MOSFET 200 gezeigt. Die Terminologie "Doppel-trench" bezieht sich auf den Transistor, der zwei unterschiedliche Arten von Gräben im Gegensatz zur Gesamtzahl von ähnlichen Gräben aufweist. Zusätzlich zu den konstruktiven Merkmalen, die dem MOSFET von 1 gemeinsam sind, umfasst der Doppel-Trench-MOSFET 200 Abschirmgräben 220, die zwischen den benachbarten Gate-Gräben 202 angeordnet sind. In der in 2A gezeigten beispielhaften Ausführungsform erstrecken sich die Abschirmgräben 220 von der Oberfläche durch p+ Bereich 218, Body-Bereich 204 und in den Driftbereich 206 deutlich unter die Tiefe der Gate-Gräben 202. Die Gräben 220 sind mit einem dielektrischen Material 222 ausgekleidet und sind mit leitfähigem Material 224, wie etwa dotiertem Polysilizium, im Wesentlichen gefüllt. Eine Metallschicht 216 verbindet das leitfähige Material 224 innerhalb der Gräben 220 elektrisch mit n+ Source-Bereichen 212 und starken p+ Body-Bereichen 218. In dieser Ausführungsform können die Gräben deshalb als Source-Abschirmgräben bezeichnet werden. Ein Beispiel dieser Art von Doppel-Trench-MOSFET und ein Prozess zum Herstellen und Schaltkreisanwendungen für selbige sind ausführlicher in der übertragenen U.S. Patentanmeldung Nr. 10/209,110 mit dem Titel "Dual Trench Power MOSFET" von Steven Sapp beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • Die Bedeutung von tieferen Source-Abschirmgräben 220 ist, die Verarmungsschicht, die infolge des in Sperrrichtung vorgespannten Body-Drain-Übergangs gebildet wird, tiefer in den Driftbereich 206 zu schieben. Somit kann ein breiterer Verarmungsbereich resultieren, ohne das elektrische Feld zu erhöhen. Dies lässt zu, dass der Driftbereich höher dotiert sein kann, ohne die Durchbruchspannung abzusenken. Ein höher dotierter Driftbereich verringert den Ein-Widerstand des Transistors. Darüber hinaus lässt das reduzierte elektrische Feld in der Nähe des Body-Drain-Übergangs zu, dass die Kanallänge wesentlich verringert wird, was den Ein-Widerstand des Transistors weiter verringert und die Gate-Source-Kapazität Cgs weiter verringert. Auch im Vergleich mit dem MOSFET von 1 ermöglicht der Doppel-Trench-MOSFET das Erhalten der gleichen Transistor stromfähigkeit mit weit weniger Gate-Gräben. Dies verringert die Gate-Source- und Gate-Drain-Überlappungskapazitäten signifikant. Es ist anzumerken, dass in der beispielhaften in 2A gezeigten Ausführungsform die leitfähige Schicht 210 des Gate-Grabens innerhalb des Grabens vergraben ist, wodurch die Notwendigkeit für die Zwischenschicht-Dielektrikum-Kuppel beseitigt wird, die oberhalb der Gräben 102 in dem in 1 gezeigten MOSFET 100 vorhanden ist. Auch ist die Verwendung von Source-Abschirmgräben, wie es hierin angedacht ist, nicht auf Trench-Gate-MOSFETs begrenzt, und ähnliche Vorteile werden erhalten, wenn Source-Abschirmgräben in planaren MOSFETs angewandt werden, bei denen das Gate horizontal auf der oberen Oberfläche des Substrats gebildet ist. Eine beispielhafte Ausführungsform für einen MOSFET mit planarem Gate und Source-Abschirm-Grabenstruktur ist in 2B gezeigt.
  • Um die Eingangskapazität weiter zu vermindern, können zusätzliche konstruktive Verbesserungen vorgenommen werden, die sich darauf fokussieren, die Gate-Drain-Kapazität Cgd zu verringern. Wie es oben besprochen wurde, wird die Gate-Drain-Kapazität Cgd durch die Überlappung zwischen dem Gate- und dem Driftbereich am Boden des Grabens hervorgerufen. Ein Verfahren zum Verringern dieser Kapazität erhöht die Dicke der Gate-Dielektrikumschicht am Boden des Grabens. Wieder nach 2A sind Gate-Gräben 202 derart gezeigt, dass sie eine dickere Dielektrikumschicht 226 am Boden des Grabens, wo es eine Überlappung mit dem Driftbereich 206 gibt (dem Transistor-Drain-Anschluss), im Vergleich mit der Dielektrikumschicht entlang der Seitenwände des Gate-Grabens aufweisen. Dies verringert die Gate-Drain-Kapazität Cgd ohne die Leitung des Transistors in Durchlassrichtung zu verschlechtern. Die Schaffung einer dickeren Dielektrikumschicht am Boden des Gate-Grabens kann auf unterschiedliche Weise bewerkstelligt werden. Ein beispielhafter Prozess zum Schaffen der dickeren Dielektrikumschicht ist in dem übertragenen U.S. Patent Nr. 6,437,386 für Hurst et al. beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist. Andere Prozesse zum Bilden einer dicken Dielektrikumschicht am Boden eines Grabens sind weiter unten in Verbindung mit den 56 bis 59 beschrieben. Eine andere Möglichkeit, die Gate-Drain-Kapazität zu minimieren, ist, einen zentral angeordneten, zweiten, dielektrischen Kern innerhalb des Grabens einzuschließen, der sich von der dielektrischen Auskleidung auf dem Grabenboden nach oben erstreckt. In einer Ausführungsform kann sich der zweite dielektrische Kern insgesamt nach oben erstrecken, um die Dielektrikumschicht über dem leitfähigen Material 210 des Grabens zu kontaktieren. Ein Beispiel dieser Ausführungsform und Abwandlungen davon sind ausführlicher in dem übertragenen U.S. Patent Nr. 6,573,560 für Shenoy beschrieben.
  • Eine andere Technik zum Verringern der Gate-Graben-Kapazität Cgd umfasst das Abschirmen des Gates unter Verwendung von einer oder mehreren vorgespannten Elektroden. Gemäß dieser Ausführungsform sind innerhalb des Gate-Grabens und unter dem leitfähigen Material, das die Gate-Elektrode bildet, eine oder mehrere Elektroden gebildet, um das Gate vor dem Driftbereich abzuschirmen, wodurch die Gate-Drain-Überlappungskapazität wesentlich verringert wird. In 3A ist ein Teil einer beispielhaften Ausführungsform eines Trench-MOSFET 300A mit abgeschirmtem Gate gezeigt. Die Gräben 302 in MOSFET 300A umfassen eine Gate-Elektrode 310, und bei diesem Beispiel zwei zusätzliche Elektroden 311a und 311b unter der Gate-Elektrode 310. Die Elektroden 311a und 311b schirmen die Gate-Elektrode 310 davor ab, irgendeine wesentliche Überlappung mit dem Driftbereich 306 zu besitzen, wodurch die Gate-Drain-Überlappungskapazität beinahe beseitigt wird. Die Abschirmelektroden 311a und 311b können unabhängig mit einem optimalen Potenzial vorgespannt sein. In einer Ausführungsform kann eine der Abschirmelektroden 311a oder 311b mit dem gleichen Potenzial wie der Source-Anschluss vorgespannt sein. Ähnlich wie die Doppel-Trench-Struktur kann das Vorspannen der Abschirmelektroden auch beim Aufweiten des Verarmungsbereiches helfen, der an dem Body-Drain-Übergang gebildet wird, was Cgd weiter vermindert. Es ist zu verstehen, dass die Anzahl von Abschirmelektroden 311 abhängig von der Schaltanwendung und insbesondere den Spannungsanforderungen der Anwendung variieren kann. Ähnlich kann die Größe der Abschirmelektroden in einem gegebenen Graben variieren. Beispielsweise kann die Abschirmelektrode 311a größer sein als die Abschirmelektrode 311b. In einer Ausführungsform liegt die kleinste Abschirmelektrode am nächsten bei dem Boden des Grabens, und die Größe der übrigen Abschirmelektroden nimmt allmählich zu, wenn sie sich der Gate-Elektrode nähern. Unabhängig vorgespannte Elektroden innerhalb der Gräben können ebenfalls zu vertikalen Ladungssteuerzwecken verwendet werden, um einen kleineren Vorwärtsspannungsverlust und eine höhere Sperrfähigkeit zu erzielen. Dieser Aspekt der Transistorstruktur, der nachstehend in Verbindung mit Vorrichtungen mit höherer Spannung beschrieben wird, ist auch ausführlicher in der übertragenen U.S. Patentanmeldung Nr. 09/981,583 mit dem Titel "Semiconductor Structure with Improved Smaller Forward Voltage Loss and Higher Blocking Capability" von Kocon beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • 3B veranschaulicht eine alternative Ausführungsform für einen Trench-MOSFET mit abgeschirmtem Gate 300B, der die Doppel-Trench-Struktur von 2A mit der abgeschirmten Gate-Struktur von 3A kombiniert. In der in 3B gezeigten beispielhaften Ausführungsform umfasst der Gate-Graben 301 ein Gate-Poly 310 über einem Abschirm-Poly 311 ähnlich dem Graben 302 von MOSFET 300A. MOSFET 300B umfasst jedoch Nicht-Gate-Gräben 301, die tiefer sein können als die Gate-Gräben 302, für vertikale Ladungssteuerzwecke. Während die Ladungssteuergräben 301 eine einzige Schicht aus leitfähigem Material (z.B. Polysilizium) aufweisen, die mit dem Source-Metall an der Oberseite des Grabens verbunden ist, wie in 2A, verwendet die in 3B gezeigte Ausführungsform mehrfach gestapelte Poly-Elektroden 313, die unabhängig vorgespannt sein können. Die Anzahl von Elektroden 313, die in einem Graben gestapelt sind, kann abhängig von den Anwendungsanforderungen variieren, ebenso wie es die Größen der in 3B gezeigten Elektroden 313 können. Die Elektroden können unabhängig vorgespannt oder elektrisch miteinander verbunden sein. Auch die Anzahl von Ladungssteuergräben innerhalb einer Vorrichtung wird von der Anwendung abhängen.
  • Noch eine andere Technik zum verbessern Schaltgeschwindigkeit des Leistungs-MOSFET verringert die Gate-Drain-Kapazität Cgd durch Anwenden einer Doppel-Gate-Struktur. Gemäß dieser Ausführungsform ist die Gate-Struktur innerhalb des Grabens in zwei Segmente aufgespalten: ein erstes Segment, das die herkömmliche Gate-Funktion erfüllt, welche das Schaltsignal empfängt, und ein zweites Segment, das das erste Gate-Segment vor dem Drift-(Drain)-Bereich abschirmt und unabhängig vorgespannt sein kann. Dies verringert die Gate-Drain-Kapazität des MOSFET drastisch. 4A ist ein vereinfachtes partielles Diagramm einer beispielhaften Ausführungsform eines Doppel-Gate-Trench-MOSFET 400A. Wie es in 4A gezeigt ist, weist das Gate des MOSFET 400A zwei Segmente G1 und G2 auf. Anders als die Abschirmelektroden (311a und 311b) in MOSFET 300A von 3A weist das leitfähige Material, das G2 in MOSFET 400A bildet, einen Überlappungsbereich 401 mit dem Kanal auf und wirkt daher als Gate-Anschluss. Dieser sekundäre Gate-Anschluss G2 ist jedoch unabhängig von dem primären Gate-Anschluss G1 vorgespannt und empfängt nicht das gleiche Signal, das den Schalttransistor ansteuert. Stattdessen ist G2 in einer Ausführungsform mit einem konstanten Potenzial knapp über der Schwellenspannung des MOSFET vorgespannt, um den Kanal im Überlappungsbereich 401 zu invertieren. Dies wird sicherstellen, dass ein kontinuierlicher Kanal gebildet wird, wenn ein Übergang von dem sekundären Gate G2 zu dem primären Gate G1 hergestellt wird. Auch ist Cgd verringert, da das Potenzial bei G2 höher ist als das Source-Potenzial, und die Ladungsübertragung von dem Driftbereich weg und in das sekundäre Gate G2 hinein trägt weiter zu einer Verringerung in Cgd bei. In einer anderen Ausführungsform kann das sekundäre Gate G2 statt mit einem konstanten Potenzial mit einem Potenzial über der Schwellenspannung kurz vor dem Schaltereignis vorgespannt werden. In anderen Ausführungsformen kann das Potenzial bei G2 variabel eingerichtet und optimal eingestellt werden, um irgendeinen störenden Abschnitt der Gate-Drain-Kapazität Cgd zu minimieren. Die Doppel-Gate-Struktur kann in MOSFETs mit planarer Gate-Struktur sowie in anderen Typen von Trench-Gate-Leistungsvorrichtungen, die IGBT und dergleichen einschließen, angewandt werden. Abwandlungen an Gate gesteuerten MOS-Vorrichtungen mit Doppel-Gate und Prozesse zur Herstellung derartiger Vorrichtungen sind ausführlicher in der übertragenen U.S. Patentanmeldung Nr. 10/640,742 mit dem Titel "Improved MOS Gating Method for Reduced Miller Capacitance and Switching Losses" von Kocon et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • Eine andere Ausführungsform für einen verbesserten Leistungs-MOSFET ist in 4B gezeigt, wobei ein beispielhafter MOSFET 400B eine planare Doppel-Gate-Struktur mit Trench-Elektroden zur vertikalen Ladungssteuerung kombiniert. Primäre und sekundäre Gate-Anschlüsse G1 und G2 funktionieren auf eine ähnliche Weise wie die Trench-Doppel-Gate-Struktur von 4A, wobei tiefe Gräben 420 eine Elektrode in dem Driftbereich bereitstellen, um die Ladung auszubreiten und die Durchbruchspannung der Vorrichtung zu erhöhen. In der gezeigten Ausführungsform überlappt das Abschirm- oder sekundäre Gate G2 den oberen Abschnitt des primären Gates G1 und erstreckt sich über der p-Wanne 404 und dem Driftbereich 406. In einer alternativen Ausführungsform erstreckt sich das primäre Gate G1 über Abschirm-/sekundäres Gate G2.
  • Die verschiedenen soweit beschriebenen Techniken, wie etwa Gate-Abschirmung und Trench-Elektroden zur vertikalen Ladungssteuerung können kombiniert werden, um Leistungsvorrichtungen zu erhalten, die laterale und vertikale MOSFETs, IGBTs, Dioden und dergleichen umfassen, deren Leistungskennlinien für eine gegebene Anwendung optimiert sind. Beispielsweise kann die in 4A gezeigte Trench-Doppel-Gate-Struktur vorteilhaft mit vertikalen Ladungssteuerungs-Trench-Strukturen von den in den 3B oder 4B gezeigten Typen kombiniert werden. Eine derartige Vorrichtung würde einen aktiven Graben mit Doppel-Gate-Struktur umfassen, wie es in 4A gezeigt ist, sowie tiefere Ladungssteuergräben, die entweder mit einer einzigen Schicht aus leitfähigem Material im Wesentlichen gefüllt sind (wie in Gräben 420 in 4B), oder durch mehrere gestapelte leitfähige Elektroden (wie in Gräben 301 in 3B). Für laterale Vorrichtungen, in denen der Drain-Anschluss sich auf der gleichen Oberfläche des Substrats wie der Source-Anschluss befindet (d.h. der Strom lateral fließt), würden die Ladungssteuerelektroden, die lateral angeordnet sind, Feldplatten bilden, anstatt dass sie in vertikalen Gräben gestapelt sind. Die Orientierung der Ladungssteuerelektroden ist im Allgemeinen parallel zur Richtung des Stromflusses in dem Driftbereich.
  • In einer Ausführungsform sind die Techniken mit Doppel-Gate und abgeschirmtem Gate innerhalb des gleichen Grabens kombiniert, um Schaltgeschwindig keits- und Sperrspannungsverbesserungen bereitzustellen. 4C zeigt einen MOSFET 400C, wobei ein Graben 402C ein primäres Gate G1, ein sekundäres Gate G2 und eine Abschirmschicht 411 umfasst, die in einem einzigen Graben gestapelt sind, wie es gezeigt ist. Der Graben 402C kann genauso tief hergestellt werden und kann so viele Abschirmschichten 411 umfassen, wie es die Anwendung verlangt. Unter Verwendung des gleichen Grabens für sowohl Ladungsausgleichs- als auch Abschirmelektroden ermöglicht eine höhere Dichte, da sie die Notwendigkeit für zwei Gräben beseitigt und sie zu einem kombiniert. Sie ermöglicht auch eine stärkere Stromausbreitung und einen verbesserten Ein-Widerstand der Vorrichtung.
  • Die so weit beschriebenen Vorrichtungen wenden Kombinationen von abgeschirmtem Gate, Doppel-Gate und andere Techniken an, um parasitäre Kapazität zu verringern. Aufgrund von Störeffekten minimieren jedoch diese Techniken die Gate-Drain-Kapazität Cgd nicht vollständig. In 4D ist eine Teilquerschnittsansicht einer beispielhaften Ausführungsform von MOSFET 400D mit einer tiefen Body-Konstruktion gezeigt. Gemäß dieser Ausführungsform ist die Body-Struktur durch einen Graben 418 gebildet, der durch die Mitte des Mesa geätzt ist, der zwischen den Gate-Gräben 402 gebildet ist und sich so tief oder tiefer als der Gate-Graben 402 erstreckt. Der Body-Graben 418 ist mit Source-Metall gefüllt, wie es gezeigt ist. Die Source-Metallschicht kann ein dünnes wärmebeständiges Metall an der Metall-Diffusionsgrenze (nicht gezeigt) umfassen. In dieser Ausführungsform umfasst die Body-Struktur eine p+ Body-Implantationsschicht 419, die den Body-Graben 418 im Wesentlichen umgibt. Die p+ Implantationsschicht 419 ermöglicht eine zusätzliche Abschirmung, um die Potenzialverteilung innerhalb der Vorrichtung insbesondere nahe bei der Gate-Elektrode zu verändern. In einer in 4E gezeigten alternativen Ausführungsform ist der Body-Graben 418 im Wesentlichen mit Epitaxiematerial unter Verwendung von beispielsweise einer Abscheidung durch selektives epitaktisches Aufwachsen (SEG von selective epitaxial growth) im Wesentlichen gefüllt. Alternativ ist der Body-Graben 418E mit dotiertem Polysilizium im Wesentlichen gefüllt. In jeder dieser beiden Ausführungsformen wird anstelle eines Implantierens eines p+ Abschirmübergangs 419 im Anschluss eine Temperaturbehandlung Dotiermittel von dem gefüllten Body in das Silizium diffundieren, um einen p+ Abschirmübergang 419 zu bilden. Ein Anzahl von Abwandlungen für eine mit einem Graben versehene Body-Struktur und deren Bildung sind ausführlicher in den übertragenen U.S. Patenten Nrn. 6,437,399 und 6,110,799 , beide für Huang, beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • In beiden in den 4D und 4E gezeigten Ausführungsformen werden der Abstand L zwischen Gate-Graben 402 und Body-Graben 418 sowie die relativen Tiefen der beiden Gräben gesteuert, um eine umsäumende Gate-Drain-Kapazität zu minimieren. In den Ausführungsformen, die SEG oder mit Poly gefüllte Body-Gräben verwenden, kann der Abstand zwischen den äußeren Rändern der Schicht 419 und der Wand des Gate-Grabens eingestellt werden, indem die Dotierungskonzentration des SEG oder Poly innerhalb des Body-Grabens 418 variiert wird. Die 4F und 4G veranschaulichen den Einfluss des mit einem Graben versehenen tiefen Bodys auf die Verteilung der Potenziallinien innerhalb der Vorrichtung in der Nähe der Gate-Elektrode. Zu Veranschaulichungszwecken verwenden die 4F und 4G MOSFETs mit abgeschirmten Gate-Strukturen. 4F zeigt die Potenziallinien für einen in Sperrrichtung vorgespannten (reverse biased) MOSFET 400F mit abgeschirmtem Gate und einem mit einem Graben versehenen tiefen Body 418, und 4G zeigt die Potenziallinien für einen in Sperrrichtung betriebenen MOSFET 400G mit abgeschirmtem Gate mit einer flachen Body-Struktur. Die Konturlinien in jeder Vorrichtung zeigen die Potenzialverteilung innerhalb der Vorrichtung, wenn sie in Sperrrichtung betrieben ist (d.h. blockierender Aus-Zustand). Die weiße Linie zeigt den Wannenübergang und definiert auch den Boden des Kanals, der sich unmittelbar neben der Gate-Elektrode befindet. Wie es aus den Diagrammen zu sehen ist, gibt es ein niedrigeres Potenzial und ein niedrigeres elektrisches Feld, das an den Kanal und die umgebende Gate-Elektrode für den MOSFET 400F mit einem Graben und einem tiefen Body von 4F angelegt wird. Dieses herabgesetzte Potenzial ermöglicht eine reduzierte Kanallänge, was die Gesamt-Gate-Ladung für die Vorrichtung verringert. Beispielsweise kann die Tiefe des Gate-Grabens 102 auf unter z.B. 0,5 μm verringert werden und kann flacher als der Body-Graben 418 einge richtet werden, wobei der Abstand L ungefähr 0,5 μm oder kleiner ist. In einer beispielhaften Ausführungsform ist der Abstand L kleiner als 0,3 μm. Ein anderer Vorteil dieser Erfindung ist die Verringerung der Gate-Drain-Ladung Qgd und der Miller-Kapazität Cgd. Je niedriger der Wert dieser Parameter, desto schneller kann die Vorrichtung schalten. Diese Verbesserung wird durch die Verringerung des Potenzials, das unmittelbar neben der Gate-Elektrode vorhanden ist, realisiert. Die verbesserte Struktur hat ein viel niedrigeres Potenzial, das geschaltet werden wird, und der induzierte kapazitive Strom in dem Gate ist viel niedriger. Dies wiederum ermöglicht es dem Gate, schneller zu schalten.
  • Die mit einem Graben versehene tiefe Body-Struktur, wie sie in Verbindung mit den 4D und 4E beschrieben wurde, kann mit anderen Ladungsausgleichstechniken, wie etwa abgeschirmten Gate- oder Doppel-Gate-Strukturen kombiniert werden, um die Schaltgeschwindigkeit, den Ein-Widerstand und die Sperrfähigkeit der Vorrichtung weiter zu verbessern.
  • Die Verbesserungen, die durch die obigen Leistungsvorrichtungen und Abwandlungen davon bereitgestellt werden, haben robuste Schaltelemente für Leistungselektronikanwendungen mit relativ niedriger Spannung ergeben. Niedrige Spannung, so wie es hierin verwendet wird, bezieht sich auf einen Spannungsbereich von beispielsweise ungefähr 30 V–40 V und darunter, obwohl dieser Bereich abhängig von der besonderen Anwendung variieren kann. Anwendungen, die Sperrspannungen wesentlich über diesen Bereich erfordern, benötigen irgendeine Art von konstruktiver Modifikation an dem Leistungstransistor. Typischerweise wird die Dotierungskonzentration in dem Driftbereich des Leistungstransistors reduziert, damit die Vorrichtung höheren Spannungen während des Sperrzustandes tragen kann. Ein eher leicht dotierter Driftbereich führt jedoch zu einer Zunahme des Ein-Widerstandes RDSon des Transistors. der höhere spezifische Widerstand erhöht direkt den Leistungsverlust des Schalters. Der Leistungsverlust hat Bedeutung gewonnen, da die jüngsten Fortschritte bei der Halbleiterherstellung die Packungsdichte der Leistungsvorrichtungen weiter erhöht haben.
  • Es sind Versuche unternommen worden, den Ein-Widerstand und den Leistungsverlust der Vorrichtung zu verbessern, während gleichzeitig die hohe Sperrspannung aufrechterhalten wird. Viele dieser Versuche wenden verschiedene vertikale Ladungssteuertechniken an, um ein weitgehend flaches elektrisches Feld vertikal in der Halbleitervorrichtung zu schaffen. Eine Anzahl von Vorrichtungsstrukturen von dieser Art ist vorgeschlagen worden, welche die laterale Verarmungsvorrichtung, die in den übertragenen U.S. Patent Nr. 6,713,813 mit dem Titel "Field Effect Transistor Having a Lateral Depletion Structure" von Marchant offenbart ist, und die Vorrichtungen umfassen, die in dem übertragenen U.S. Patent Nr. 6,376,878 von Kocon beschrieben sind, deren beider Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • 5A zeigt eine Querschnittsansicht eines Abschnitts eines beispielhaften Leistungs-MOSFET 500A mit einer planaren Gate-Struktur. Der MOSFET 500A sieht so aus, als ob er eine ähnliche Struktur wie die des planaren MOSFET 200B von 2B aufweist, unterscheidet sich aber von dieser Vorrichtung in zwei signifikanten Aspekten. Statt des Füllens der Gräben 520 mit leitfähigem Material sind diese Gräben mit dielektrischem Material, wie etwa Siliziumdioxid, gefüllt, und die Vorrichtung umfasst darüber hinaus diskontinuierliche schwimmende p-leitende Bereiche 524, die benachbart zu den äußeren Seitenwänden der Gräben 520 beabstandet sind. Wie es in Verbindung mit dem Doppel-Trench-MOSFET von 2A beschrieben wurde, hilft das leitfähige Material (z.B. Polysilizium) in den Source-Gräben 202 bei der Verbesserung der Zellendurchbruchspannung, indem der Verarmungsbereich tiefer in den Driftbereich verschoben wird. Das Beseitigen des leitfähigen Materials aus diesen Gräben würde somit zu einer Verringerung der Durchbruchspannung führen, es sei denn, andere Mittel zum Verringern des elektrischen Feldes werden angewandt. Schwimmende p-Bereiche 524 dienen dazu, das elektrische Feld zu verringern.
  • Mit Bezug auf den in 5A gezeigten MOSFET 500A erlangen die schwimmenden p-Bereiche 524, sobald das elektrische Feld zunimmt, wenn die Drain-Spannung erhöht wird, ein entsprechendes Potenzial, das durch ihre Position in dem Raumladungsbereich bestimmt ist. Das schwimmende Potenzial dieser p-Bereiche 524 bewirkt, dass sich das elektrische Feld tiefer in den Driftbereich ausbreitet, was zu einem gleichmäßigeren Feld über die gesamte Tiefe des Mesa-Bereiches zwischen den Gräben 520 führt. Infolgedessen wird die Durchbruchspannung des Transistors erhöht. Der Vorteil des Ersetzens des leitfähigen Materials in den Gräben mit isolierendem Material ist, dass ein größerer Abschnitt des Raumladungsbereiches über einen Isolator statt dem Driftbereich, der Silizium sein könnte, erscheint. Da die Permittivität eines Isolators niedriger ist als die von beispielsweise Silizium, und da die Fläche des Verarmungsbereiches in dem Graben verringert ist, ist die Ausgangskapazität der Vorrichtung signifikant vermindert. Dies verbessert die Schaltkennlinie des Transistors weiter. Die Tiefe der dielektrikumgefüllten Gräben 520 hängt von den Spannungsanforderungen ab, wobei gilt, dass je tiefer die Gräben sind, desto höher ist die Sperrspannung. Ein zusätzlicher Vorteil der Technik der vertikalen Ladungssteuerung ist, dass sie zulässt, dass die Transistorzellen seitlich zur Wärmeisolation ohne merklich erhöhte Kapazität verschoben sind. In einer alternativen Ausführungsform verkleiden statt der schwimmenden p-Bereiche p-leitende Schichten die äußeren Seitenwände der dielektrikumgefüllten Gräben, um einen ähnlichen vertikalen Ladungsausgleich zu erzielen. Eine vereinfachte und partielle Querschnittsansicht dieser Ausführungsform ist in 5B gezeigt, wobei die äußeren Seitenwände der Gräben 520 durch eine p-leitende Schicht oder Auskleidung 526 bedeckt sind. In der beispielhaften Ausführungsform, die in 5B gezeigt ist, ist das Gate ebenfalls mit einem Graben versehen, was die Transkonduktanz der Vorrichtung weiter verbessert. Andere Ausführungsformen für verbesserte Leistungsvorrichtungen, die Abwandlungen dieser Technik anwenden, sind ausführlich in der übertragenen U.S. Patentanmeldung Nr. 10/200,056 (Aktenzeichen des Anwalts 18865-0097/17732-55280) mit dem Titel "Vertical Charge Control Semiconductor Device with Low Output Capacitance" von Sapp et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • Wie es oben beschrieben wurde, zeigt der Trench-MOSFET 500B von 5B eine verringerte Ausgangskapazität und eine verbesserte Durchbruchspannung.
  • Da jedoch der aktive Graben (Gate-Trench 502) zwischen den dielektrikumgefüllten Ladungssteuergräben 520 angeordnet ist, ist die Kanalbreite des MOSFET 500B nicht so groß wie die von herkömmlichen Strukturen von Trench-MOSFET. Dies kann zu einem höheren Ein-Widerstand RDSon führen. In 5C ist eine alternative Ausführungsform für einen Trench-MOSFET 500C mit vertikaler Ladungssteuerung gezeigt, die die sekundären Ladungssteuergräben beseitigt. Die Gräben 502C in MOSFET 500C umfassen ein Gate-Poly 510 und einen dielektrikumgefüllten unteren Abschnitt, der sich tief in den Driftbereich 506 hinein erstreckt. In einer Ausführungsform erstrecken sich die Gräben 502C bis zu einer Tiefe unter ungefähr die Hälfte der Tiefe des Driftbereichs 506. Eine p-leitende Auskleidung 526C umgibt die äußeren Wände entlang des unteren Abschnitts jedes Grabens, wie es gezeigt ist. Diese Einzelgrabenstruktur beseitigt den Sekundärladungssteuergraben, was eine erhöhte Kanalbreite und einen niedrigeren RDSon zulässt. Der untere Abschnitt des tieferen Grabens 502C, der von einer p-leitenden Auskleidung 526C an seinen Außenwänden umgeben ist, trägt einen Hauptteil des elektrischen Feldes, um die Ausgangskapazität die Gate-Drain-Kapazität zu verringern. In einer alternativen Ausführungsform ist die p-leitende Auskleidung 526C zu einer Vielzahl von diskontinuierlichen Bereichen entlang der Seiten und des Bodens des Grabens 502C hergestellt. Andere Ausführungsformen sind möglich, indem die Einzelgraben-Ladungssteuerstruktur mit Techniken mit abgeschirmtem Gate oder Doppel-Gate, die oben beschrieben wurden, kombiniert werden, um die parasitäre Kapazität der Vorrichtung weiter zu verringern.
  • In 6 ist eine vereinfachte Querschnittsansicht eines Leistungs-MOSFETs gezeigt, der für Anwendungen mit höherer Spannung geeignet ist, die auch ein schnelleres Schalten erfordern. Der MOSFET 600 kombiniert eine vertikale Ladungssteuerung, um die Durchbruchspannung zu verbessern, mit einer abgeschirmten Gate-Struktur, die die Schaltgeschwindigkeit verbessert. Wie es in 6 gezeigt ist, ist eine Abschirmelektrode 611 innerhalb des Gate-Grabens 602 zwischen dem leitenden Material des Gates 610 und dem Boden des Grabens angeordnet. Die Elektrode 611 schirmt das Gate des Transistors vor dem darunterliegenden Drain-Bereich (Driftbereich 606) ab, was die Gate-Drain-Kapazität des Transistors signifikant verringert und somit seine maximale Schaltfrequenz erhöht. Dielektrikumgefüllte Gräben 620 mit p-dotierten Auskleidungen 626 helfen, vertikal ein weitgehend flaches elektrisches Feld zu schaffen, um die Durchbruchspannung der Vorrichtung zu verbessern. Im Betrieb reduziert die Kombination aus dielektrikumgefüllten Gräben 620 mit p-leitender Auskleidung 626 und der abgeschirmten Gate-Struktur die parasitäre Kapazität und hilft, den n-Driftbereich zu verarmen, der das elektrische Feld zerstreut, das sich an dem Randabschnitt der Gate-Elektrode konzentriert. Vorrichtungen von dieser Art können in einem HF-Verstärker oder in Hochfrequenz-Schaltanwendungen verwendet werden.
  • 7 zeigt eine alternative Ausführungsform für einen anderen Leistungs-MOSFET, der für Anwendungen mit höherer Spannung und höherer Frequenz geeignet ist. In dem in 7 gezeigten vereinfachten Beispiel kombiniert MOSFET 700 eine vertikale Ladungssteuerung, um eine Durchbruchspannung zu verbessern, mit einer Doppel-Gate-Struktur, die die Schaltgeschwindigkeit verbessert. Ähnlich wie die in 6 gezeigte Vorrichtung wird die vertikale Ladungssteuerung durch die Verwendung von dielektrikumgefüllten Gräben 720 mit p-dotierten Auskleidungen 726 implementiert. Eine Verringerung der parasitären Kapazität wird durch die Verwendung einer Doppel-Gate-Struktur erzielt, wodurch eine primäre Gate-Elektrode G1 vor der Drain (n- Driftbereich 706) durch eine sekundäre Gate-Elektrode G2 abgeschirmt ist. Die sekundäre Gate-Elektrode G2 kann entweder kontinuierlich vorgespannt sein oder nur vor einem Schaltereignis vorgespannt werden, um den Kanal im Bereich 701 zu invertieren und somit einen ununterbrochenen Stromfluss durch einen kontinuierlichen Kanal sicherzustellen, wenn die Vorrichtung eingeschaltet ist.
  • In einer anderen Ausführungsform wendet der abgeschirmte MOSFET mit vertikaler Ladungssteuerung auch die dielektrikumgefüllten Gräben mit dotierter Seitenwand an, um eine integrierte Schottky-Diode zu implementieren. 8 zeigt ein Beispiel eines MOSFET 800 mit abgeschirmtem Gate gemäß dieser Ausführungsform. In diesem Beispiel schirmt die Elektrode 811 in dem unteren Teil des Grabens 802 die Gate-Elektrode 810 vor dem Driftbereich 806 ab, um eine parasitäre Gate-Drain-Kapazität zu verringern. Dielektrikumgefüllte Gräben 820 mit p-dotierten Auskleidungen an ihren äußeren Seitenwänden sorgen für eine vertikale Ladungssteuerung. Eine Schottky-Diode 828 ist zwischen zwei Gräben 820A und 820B gebildet, welche ein Mesa der Breite W bilden. Diese Schottky-Diodenstruktur ist durch das gesamte Trench-MOSFET-Zellen-Array hindurch verstreut, um die Leistungskennlinien des MOSFET-Schalters zu verbessern. Der Spannungsabfall in Durchlassrichtung ist verringert, indem Nutzen aus der niedrigen Barrierenhöhe der Schottky-Struktur 828 gezogen wird. Zusätzlich wird diese Diode einen inhärenten Erholungsgeschwindigkeitsvorteil in Sperrrichtung im Vergleich mit dem normalen PN-Übergang des vertikalen Leistungs-MOSFET besitzen. Indem die Seitenwände der dielektrikumgefüllten Gräben 820 mit beispielsweise Bor dielektrikumgefüllt sind, wird eine Seitenwandleckstrecke aufgrund von Phosphorsegregation beseitigt. Merkmale des Grabenprozesses können dazu verwendet werden, um das Leistungsvermögen der Schottky-Diode 828 zu optimieren. In einer Ausführungsform ist beispielsweise die Breite W derart eingestellt, dass eine Verarmung in dem Driftbereich der Schottky-Struktur 828 durch den benachbarten PN-Übergang beeinflusst und gesteuert wird, um die Spannungsfähigkeit der Schottky-Diode 828 in Sperrrichtung zu erhöhen. Ein Beispiel eines MOSFET mit monolithisch integriertem Graben und Schottky-Diode ist in dem übertragenen U.S. Patent Nr. 6,351,081 für Sapp zu finden, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • Es ist zu verstehen, dass eine Schottky-Diode, die zwischen dielektrikumgefüllten Gräben gebildet ist, mit einer Vielfalt von unterschiedlichen Arten von MOSFETs integriert sein kann, die MOSFETs mit einer planaren Gate-Struktur, Trench-Gate-MOSFETs ohne irgendeine Abschirmelektrode mit oder ohne dickes Dielektrikum am Boden des Grabens usw. umfassen. Eine beispielhafte Ausführungsform für einen Trench-MOSFET mit Doppel-Gate und integrierter Schottky-Diode ist in 9A gezeigt. Der MOSFET 900A umfasst einen Gate-Graben 902, wobei ein primäres Gate G1 über dem sekundären Gate G2 gebildet ist, um parasitäre Kapazität zu verringern und die Schaltfrequenz zu erhöhen. Der MOSFET 900A umfasst auch dielektrikumgefüllte Gräben 920 mit p-dotierten Auskleidungen 926, die entlang ihrer äußeren Seitenwände zur vertikalen Ladungssteuerung gebildet sind, um die Sperrspannung der Vorrichtung zu verbessern. Ein Verfahren zum Bilden der Auskleidungen für viele der oben beschriebenen Ausführungsformen (z.B. jene, die in den 5B, 6, 7, 8 und 9A gezeigt sind), verwenden einen Plasmadotierungsprozess. Die Schottky-Diode 928A ist zwischen zwei benachbarten dielektrikumgefüllten Gräben 920A und 920B gebildet, wie es gezeigt ist. In einer anderen Abwandlung ist ein MOSFET mit monolithisch integrierter Schottky-Diode und Graben ohne die dielektrikumgefüllten Gräben gebildet. 9B ist eine Querschnittsansicht einer beispielhaften Vorrichtung 900B gemäß dieser Ausführungsform. Der MOSFET 900B umfasst aktive Gräben 902B, die jeweils Elektroden 911 aufweisen, die unter einer Gate-Elektrode 910 vergraben sind. Eine Schottky-Diode 928B ist zwischen zwei Gräben 902L und 902R gebildet, wie es gezeigt ist. Der Ladungsausgleichseffekt von vorgespannten Elektroden 911 erlaubt ein Erhöhen der Dotierungskonzentration des Driftbereichs, ohne einen Kompromiss mit der Blockierspannung in Sperrrichtung einzugehen. Eine höhere Dotierungskonzentration in dem Driftbereich verringert wiederum den Spannungsabfall in Durchlassrichtung für diese Struktur. Wie bei den zuvor beschriebenen Trench-MOSFETs mit vergrabenen Elektroden können die Tiefe jedes Grabens sowie die Anzahl der vergrabenen Elektroden variieren. In einer in 9C gezeigten Abwandlung weist der Graben 902C nur eine vergrabene Elektrode 911 auf, und Gate-Elektroden 910S in Schottky-Zellen 928C sind mit der Source-Elektrode verbunden, wie es gezeigt ist. Das Gate der Schottky-Diode kann alternativ mit dem Gate-Anschluss des MOSFET verbunden sein. Die 9D, 9E und 9F zeigen beispielhafte Layout-Abwandlungen für eine Schottky-Diode, die in dem aktiven Zellen-Array des MOSFETs verstreut ist. Die 9D und 9E zeigen Einzel-Mesa-Schottky- bzw. Doppel-Mesa-Schotty-Layouts, wohingegen 9F ein Layout zeigt, bei dem Schottky-Bereiche senkrecht zu MOSFET-Gräben stehen. Diese und andere Abwandlungen einer integrierten Schottky-Diode, einschließlich alternative Mehrfache von Schottky-zu-MOSFET-Bereichen können mit irgendeiner der hierin beschriebenen Transistorstrukturen kombiniert werden.
  • In einer anderen Ausführungsform wird die Spannungssperrfähigkeit einer Leistungsvorrichtung durch die Verwendung von einer oder mehreren Diodenstrukturen in Reihe verbessert, welche in einem Graben eingegraben sind, der mit einem Dielektrikum ausgekleidet ist, und die parallel zum Stromfluss in den Driftbereich der Vorrichtung angeordnet sind. 10 stellt eine vereinfachte Querschnittsansicht eines beispielhaften Trench-MOSFET 1000 gemäß dieser Ausführungsform bereit. Diodengräben 1020 sind auf beiden Seiten eines Gate-Grabens 1002 angeordnet, der sich deutlich in den Driftbereich 1006 hinein erstreckt. Die Diodengräben 1020 umfassen eine oder mehrere Diodenstrukturen, die aus Bereichen 1023 und 1025 mit entgegengesetztem Leitfähigkeitstyp hergestellt sind, die eine oder mehrere PN-Übergänge innerhalb des Grabens bilden. In einer Ausführungsform umfasst der Graben 1020 einen einzigen Bereich, der eine Polarität aufweist, die entgegengesetzt zu derjenigen des Driftbereiches ist, so dass ein einziger PN-Übergang an der Grenzfläche mit dem Driftbereich gebildet ist. P-leitend und n-leitend dotiertes Polysilizium oder Silizium können dazu verwendet werden, die Bereiche 1023 bzw. 1025 zu bilden. Andere Arten von Material, wie etwa Siliziumcarbid, Galliumarsenid, Siliziumgermanium usw., könnten auch dazu verwendet werden, die Bereiche 1023 und 1025 zu bilden. Eine dünne Dielektrikumschicht 1021, die sich entlang der inneren Seitenwände des Grabens erstreckt, isoliert die Diode in dem Graben vor dem Driftbereich 1006. Wie es gezeigt ist, gibt es keine Dielektrikumschicht entlang des Bodens der Gräben 1020, wodurch zugelassen wird, dass der Bodenbereich 1027 in elektrischem Kontakt mit dem darunterliegenden Substrat steht. In einer Ausführungsform werden ähnliche Erwägungen wie jene, die die Konstruktion und Herstellung des Gate-Oxids 1008 vorschreiben, bei der Konstruktion und Bildung der Dielektrikumschicht 1021 angewandt. Beispielsweise ist die Dicke der Dielektrikumschicht 1021 durch solche Faktoren bestimmt, wie etwa die Spannung, der Stand gehalten werden muss, und das Ausmaß, bis zu dem das elektrische Feld in den Diodengraben in dem Driftbereich induziert werden soll (d.h. das Ausmaß der Kopplung durch die Dielektrikumschicht hindurch).
  • Im Betrieb, wenn der MOSFET 1000 in seinen Sperrzustand vorgespannt ist, werden PN-Übergänge innerhalb des Diodengrabens 1020 in Sperrrichtung vorgespannt, wobei das elektrische Spitzenfeld an jedem Diodenübergang auftritt. Durch die Dielektrikumschicht 1021 induziert das elektrische Feld in dem Diodengraben ein entsprechendes elektrisches Feld in dem Driftbereich 1006. Das induzierte Feld manifestiert sich in den Driftbereich in der Form einer aufschwingenden Spitze und einer allgemeinen Zunahme in der Kurve des elektrischen Feldes in dem Driftbereich. Diese Zunahme in dem elektrischen Feld führt zu einer größeren Fläche unter der Kurve des elektrischen Feldes, was wiederum zu einer höheren Durchbruchspannung führt. Abwandlungen an dieser Ausführungsform sind ausführlicher in der übertragenen U.S. Patentanmeldung Nr. 10/288,982 (Aktenzeichen des Anwalts 18865-117/17732-66560) mit dem Titel "Drift Region Higher Blocking Lower Lower Forward Voltage Drop Semiconductor Structure" von Kocon et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • Andere Ausführungsformen für Leistungsvorrichtungen, die Trench-Dioden zum Ladungsausgleich mit Techniken zur Verringerung parasitärer Kapazität, wie etwa abgeschirmte Gate- oder Doppel-Gate-Strukturen, sind möglich. 11 zeigt ein Beispiel eines MOSFET 1100 gemäß einer derartigen Ausführungsform. Der MOSFET 1100 verwendet eine Abschirmelektrode 1111 innerhalb eines aktiven Grabens 1102 unter der Gate-Elektrode 1110, um die Gate-Drain-Kapazität Cgd für den Transistor zu verringern, wie es oben in Verbindung mit beispielsweise MOSFET 300A in 3A beschrieben wurde. Eine unterschiedliche Anzahl von PN-Übergängen wird in MOSFET 1100 im Vergleich mit MOSFET 1000 angewandt. 12 ist eine Querschnittsansicht eines MOSFET 1200, der die Doppel-Gate-Technik mit der Trench-Diodenstruktur kombiniert. Ein aktiver Graben 1202 in MOSFET 1200 umfasst ein primäres Gate G1 und ein sekundäres Gate G2 und arbeitet auf die gleiche Weise wie die aktiven Gräben in dem Doppel-Gate-MOSFET, der in Verbindung mit 4B beschrieben ist. Die Diodengräben 1220 sorgen für einen Ladungsausgleich, um die Sperrspannung der Vorrichtung zu erhöhen, während die aktive Trench-Struktur mit Doppel-Gate die Schaltgeschwindigkeit der Vorrichtung verbessert.
  • Eine noch andere Ausführungsform kombiniert die Ladungsausgleichstechnik mit Trench-Diode mit einer integrierten Schottky-Diode in einen MOSFET 1300 mit planarem Gate, wie er in 13 gezeigt ist. Ähnliche Vorteile können durch die Integration der Schottky-Diode 1328 mit dem MOSFET erhalten werden, wie es in Verbindung mit den Ausführungsformen der 8 und 9 beschrieben wurde. In dieser Ausführungsform ist zu Darstellungszwecken eine planare Gate-Struktur gezeigt, und Fachleute werden feststellen, dass die Kombination aus einer integrierten Schottky-Diode und einer Trench-Diodenstruktur in einem MOSFET mit irgendwelchen anderen Typen von Gate-Strukturen angewandt werden kann, einschließlich einem Trench-Gate, einem Doppel-Gate und einem abgeschirmten Gate. Jede der resultierenden Ausführungsformen kann auch mit der Technik des Trench-Bodys kombiniert werden, um die schädliche parasitäre Kapazität weiter zu minimieren, wie es in Verbindung mit MOSFET 400D oder 400E der 4D und 4E beschrieben ist. Andere Abwandlungen und Äquivalente sind möglich. Beispielsweise kann die Anzahl von Bereichen entgegengesetzter Leitfähigkeit innerhalb der Diodengräben variieren, ebenso wie die Tiefe der Diodengräben. Die Polaritäten der Bereiche entgegengesetzter Leitfähigkeit können umgekehrt werden, ebenso wie die Polarität des MOSFET. Auch können irgendwelche der PM-Bereiche (923, 925 oder 1023, 1025 usw.) unabhängig vorgespannt werden, falls dies erwünscht ist, indem beispielsweise die jeweiligen Bereiche entlang der dritten Dimension und dann hinauf bis zu der Siliziumoberfläche ausgedehnt werden, wo ein elektrischer Kontakt mit diesen vorgenommen werden kann. Darüber hinaus können mehrfache Diodengräben verwendet werden, wie es durch die Größe der Vorrichtung und die Spannungsanforderungen der Anwendung verlangt wird, und die Beabstandung und Anordnung der Diodengräben kann in verschiedenen Streifen- oder zellulären Konstruktionen implementiert sein.
  • In einer anderen Ausführungsform ist eine Klasse von Transistoren vom Akkumulationsmodus vorgesehen, die verschiedene Ladungsausgleichstechniken für einen kleineren Spannungsverlust in Durchlassrichtung und eine höhere Sperrfähigkeit anwenden. Bei einem typischen Transistor vom Akkumulationsmodus gibt es keinen Sperrübergang und die Vorrichtung wird abgeschaltet, indem der Kanalbereich neben dem Gate-Anschluss leicht invertiert wird, um den Stromfluss zu unterbinden. Wenn der Transistor eingeschaltet wird, indem eine Gate-Vorspannung angelegt wird, wird in dem Kanalbereich vielmehr eine Akkumulationsschicht als eine Inversionsschicht gebildet. Da es keine Bildung eines Inversionskanals gibt, ist der Kanalwiderstand minimiert. Zusätzlich gibt es keine PN-Body-Diode in einem Transistor vom Akkumulationsmodus, was die Verluste minimiert, die sonst in bestimmten Schaltkreisanwendungen, wie etwa synchronen Gleichrichtern, auftraten. Der Nachteil der herkömmlichen Vorrichtungen vom Akkumulationsmodus ist, dass der Driftbereich leicht dotiert sein muss, um eine Umkehr-Vorspannung zu unterstützen, wenn sich die Vorrichtung im Blockiermodus befindet. Ein leichter dotierter Driftbereich setzt sich zu einem höheren Ein-Widerstand um. Die hierin beschriebenen Ausführungsformen überwinden diese Einschränkung, indem sie verschiedene Ladungsausgleichstechniken in einer Vorrichtung vom Akkumulationsmodus anwenden.
  • In 14 ist eine vereinfachte Ausführungsform eines beispielhaften Transistors vom Akkumulationsmodus 1400 mit abwechselnden Leitfähigkeitsbereichen gezeigt, die parallel zum Stromfluss angeordnet sind. In diesem Beispiel ist der Transistor 1400 ein n-Kanal-Transistor mit einem Gate-Anschluss, der innerhalb von Gräben 1402 gebildet ist, einem n-leitenden Kanalbereich 1412, der zwischen den Gräben gebildet ist, einem Driftbereich 1406, der säulenartige n-leitende und p-leitende Teilstücke 1403 und 1405 entgegengesetzter Polarität umfasst, und einem n-leitenden Drainbereich 1414. Anders als Transistoren vom Anreichungsmodus umfasst der Transistor 1400 vom Akkumulationsmodus keine sperrende Wanne (p-leitend in diesem Beispiel) oder Body-Bereich, in welchem der Kanal gebildet ist. Stattdessen wird ein leitender Kanal gebildet, wenn eine Akkumulationsschicht in dem Bereich 1412 gebildet wird. Der Transistor 1400 ist normal an oder aus, abhängig von der Dotierungskonzentration von dem Bereich 1412 und dem Dotierungstyp der Gate-Elektrode. Er ist ausgeschaltet, wenn der n-leitende Bereich 1412 vollständig verarmt und leicht invertiert ist. Die Dotierungskonzentrationen in den Bereichen 1403 und 1405 mit entgegengesetzter Polarität werden eingestellt, um die Ladungsausbreitung zu maximieren, was ermöglicht, dass der Transistor höhere Spannungen trägt. Die Verwendung von säulenartigen Bereichen entgegengesetzter Polarität parallel zum Stromfluss flacht die elektrische Feldverteilung ab, erlaubt ihr aber nicht linear von dem Übergang weg abzunehmen, der zwischen den Bereichen 1412 und 1406 gebildet ist. Der Ladungsausbreitungseffekt dieser Struktur erlaubt die Verwendung eines höher dotierten Driftbereiches, was den Ein-Widerstand des Transistors verringert. Die Dotierungskonzentration der verschiedenen Bereiche kann variieren, beispielsweise können n-leitende Bereiche 1412 und 1403 die gleichen oder unterschiedlichen Dotierungskonzentrationen aufweisen. Fachleute stellen fest, dass ein verbesserter p-Kanal-Transistor erhalten werden kann, indem die Polaritäten der verschiedenen Bereiche der in 14 gezeigten Vorrichtung umgekehrt werden. Andere Abwandlungen der säulenartige Bereiche entgegengesetzter Polarität innerhalb des Driftbereiches sind ausführlich in Verbindung mit weiter unten beschriebenen Ultrahochspannungsvorrichtungen beschrieben.
  • 15 ist ein vereinfachtes Diagramm einer anderen Vorrichtung 1500 vom Akkumulationsmodus und mit Trench-Elektroden zu Ladungsausbreitungszwecken. Alle Bereiche 1512, 1506 und 1514 sind vom gleichen Leitfähigkeitstyp. in diesem Beispiel n-leitend. Für eine normal ausgeschaltete Vorrichtung ist das Gate-Polysilizium 1510 p-leitend eingerichtet. Die Dotierungskonzentration vom Bereich 1512 ist derart eingestellt, dass ein verarmter Sperrübergang unter Bedingungen ohne Vorspannung gebildet wird. Innerhalb jedes Grabens 1502 sind ein oder mehrere vergrabene Elektroden 1511 unter der Gate-Elektrode 1510 gebildet, die alle von dielektrischem Material 1508 umgeben sind. Wie es in Verbindung mit dem MOSFET 300A vom Anreicherungsmodus von 3A beschrieben wurde, wirken die vergrabenen Elektroden 1511 als Feldplatten und können, falls es gewünscht ist, auf ein Potenzial vorgespannt werden, das ihre Ladungsausbreitungsfunktion optimiert. Da die Ladungsausbreitung gesteuert werden kann, indem vergrabene Elektroden 1511 unabhängig vorgespannt werden, kann das maximale elektrische Feld signifikant erhöht werden. Ähnlich wie die vergrabenen Elektroden, die im MOSFET 300A angewandt werden, sind unterschiedliche Abwandlungen der Struktur möglich. Beispielsweise können die Tiefe des Grabens 1502 und die Größe und Anzahl von vergrabenen Elektroden 1511 abhängig von der Anwendung variieren. Ladungsausbreitungselektroden können innerhalb von Gräben vergraben sein, die von aktiven Gräben getrennt sind, welche die Transistor-Gate-Elektrode beherbergen, auf eine ähnliche Weise wie die, die für die Trench- oder Grabenstrukturen des MOSFET 300B in 3B gezeigt ist. Ein Beispiel einer derartigen Ausführungsform ist in 16 gezeigt. In dem in 16 gezeigten Beispiel umfasst der n-leitende Bereich 1612 stärker dotierte n+ Source-Bereiche 1603, die optional hinzugefügt werden können. Stark dotierte Source-Bereiche 1603 können sich entlang des oberen Randes eines n-leitenden Bereiches 1612 erstrecken, wie es gezeigt ist, oder können als zwei Bereiche benachbart zu den Grabenwänden entlang des oberen Randes des n-leitenden Bereiches 1612 gebildet sein (in dieser Figur nicht gezeigt). In manchen Ausführungsformen kann der Einschluss von n+ Bereichen 1603 ein Absenken der Dotierungskonzentration des n-leitenden Bereiches 1606 erfordern, um sicherzustellen, dass der Transistor richtig abschaltet. Dieser optional stark dotierte Source-Bereich kann auf die gleiche Weise in jedem der hierin beschriebenen Akkumulationstransistoren verwendet werden.
  • Eine andere Ausführungsform für einen verbesserten Transistor vom Akkumulationsmodus wendet dielektrikumgefüllte Gräben mit einer äußeren Auskleidung entgegengesetzter Polarität an. 17 ist eine vereinfachte Querschnittsansicht eines Akkumulationstransistors 1700 gemäß dieser Ausführungsform. Dielektrikumgefüllte Gräben 1720 erstrecken sich von der Oberfläche des Siliziums nach unten deutlich in den Driftbereich 1706. Die Gräben 1720 sind mit dielektrischem Material, wie etwa Siliziumdioxid, im Wesentlichen gefüllt. In dieser beispielhaften Ausführungsform ist der Transistor 1700 ein n-Kanal-Transistor mit einer Trench-Gate-Struktur. Ein p-leitender Bereich 1726 kleidet die Außenwände der dielektrikumgefüllten Gräben 1720 aus, wie es gezeigt ist. Ähnlich wie die Transistoren 500A, 500B und 500C vom Anreicherungsmodus, die in Verbindung mit den 5A, 5B bzw. 5C beschrieben wurden, reduzieren die Gräben 1720 die Ausgangskapazität des Transistors, während die p-leitende Auskleidung 1726 für einen Ladungsausgleich in dem Driftbereich sorgt, um die Sperrfähigkeit des Transistors zu erhöhen. In einer in 18 gezeigten alternativen Ausführungsform sind entgegengesetzt dotierte Auskleidungen 1826N und 1826P benachbart zu den entgegengesetzten Seiten eines dielektrikumgefüllten Grabens 1820 gebildet. Das heißt, ein dielektrikumgefüllter Graben 1820 weist eine p-leitende Auskleidung 1826P auf, die sich entlang der äußeren Seitenwand auf einer Seite erstreckt, und eine n-leitende Auskleidung 1826N, die sich entlang der äußeren Seitenwand auf der anderen Seite des gleichen Grabens erstreckt. Andere Abwandlungen dieser Kombination aus Akkumulationstransistor mit dielektrikumgefüllten Gräben, wie sie in Verbindung mit den entsprechenden Transistoren vom Erweiterungsmodus beschrieben wurden, sind möglich. Diese umfassen beispielsweise einen Akkumulationstransistor mit einer planaren (im Gegensatz zu einer mit einem Graben versehenen) Gate-Struktur und schwimmenden gleitenden Bereichen anstelle der p-leitenden Auskleidung 1726, wie in der in 5A gezeigten Vorrichtung; einen Akkumulationstransistor mit einer p-leitenden Auskleidung, die nur die äußeren Seitenwände und nicht den Boden der Gräben 1726 bedeckt, wie in der in 56 gezeigten Vorrichtung; und einen Akkumulationstransistor mit einer einzigen Trench-Struktur mit einer p-leitenden Auskleidung, die den unteren Abschnitt des Grabens bedeckt, wie in der in 5C gezeigten Vorrichtung, neben anderen.
  • In einer anderen Ausführungsform wendet ein Transistor vom Akkumulationsmodus eine oder mehrere Dioden an, die in Reihe innerhalb eines Grabens zu Ladungsausgleichszwecken gebildet sind. Eine vereinfachte Querschnittsansicht eines beispielhaften Transistors 1900 vom Akkumulationsmodus gemäß dieser Ausführungsform ist in 19 gezeigt. Diodengräben 1920 sind auf jeder Seite des Gate-Grabens 1902 gebildet, wobei sie sich deutlich in den Driftbereich 1906 hinein erstrecken. Die Diodengräben 1920 umfassen eine oder mehrere Diodenstrukturen, die aus Bereichen 1923 und 1925 von einem entgegengesetzten Leitfähigkeitstyp hergestellt sind, die einen oder mehrere PN-Übergänge innerhalb des Grabens bilden. P-leitend und n-leitend dotiertes Polysilizium oder Silizium können dazu verwendet werden, die Bereiche 1923 und 1925 zu bilden. Eine dünne Dielektrikumschicht 1921, die sich entlang der inneren Seitenwände des Grabens erstreckt, isoliert die Dioden in dem Graben vor dem Driftbereich 1906. Wie es gezeigt ist, gibt es keine Dielektrikumschicht entlang des Bodens der Gräben 1920, wodurch zugelassen wird, dass der Bodenbereich 1927 in elektrischem Kontakt mit dem darunterliegenden Substrat steht. Andere Abwand lungen dieser Kombination aus Akkumulationstransistor mit Trench-Dioden, wie sie in Verbindung mit den entsprechenden in den 10, 11, 12 und 13 gezeigten Transistoren vom Anreicherungsmodus beschrieben sind, und Abwandlungen davon, sind möglich.
  • Jeder der oben beschriebenen Transistoren vom Akkumulationsmodus kann einen stark dotierten Bereich entgegensetzter Polarität im oberen (Source-)Bereich aufweisen. 20 ist eine vereinfachte dreidimensionale Ansicht eines beispielhaften Transistors 2000 vom Akkumulationsmodus, der dieses Merkmal in Kombination mit anderen Abwandlungen zeigt. In dieser Ausführungsform sind die Ladungsausgleichsdioden in dem Transistor 2000 vom Akkumulationsmodus innerhalb des gleichen Grabens wie das Gate gebildet. Der Graben 2002 umfasst eine Gate-Elektrode 2010, unter der n-leitende 2023 und p-leitende 2025 Silizium- oder Polysiliziumschichten PN-Übergänge bilden. Eine dünne Dielektrikumschicht 2008 trennt die Diodenstruktur von dem Gate-Anschluss 2002 sowie den Driftbereich 2006. Stark dotierte p+ Bereiche 2118 sind in Intervallen entlang der Länge des Mesas gebildet, der zwischen den Gräben in Source-Bereichen 2012 gebildet ist, wie es gezeigt ist. Die stark dotierten p+ Bereiche 2118 reduzieren die Fläche des n- Bereichs 2012 und reduzieren die Leckage der Vorrichtung. P+ Bereiche 2118 erlauben auch einen p+ Kontakt, der den Lochstromfluss bei der Lawine verbessern wird und die Robustheit der Vorrichtung verbessert. Abwandlungen an einem beispielhaften Akkumulationstransistor, der mit einem vertikalen MOS-Gate versehen ist, sind besprochen worden, um die verschiedenen Merkmale und Vorteile dieser Klasse von Vorrichtung darzustellen. Ein Fachmann stellt fest, dass diese in anderen Arten von Vorrichtungen implementiert sein können, die Transistoren, die mit einem lateralen MOS-Gate versehen sind, Dioden, Bipolar-Transistoren und dergleichen umfassen. Ladungsausbreitungselektroden können entweder innerhalb des gleichen Grabens wie das Gate oder innerhalb getrennter Gräben gebildet sein. Die verschiedenen oben beschriebenen beispielhaften Transistoren vom Akkumulationsmodus besitzen Gräben, die in den Driftbereichen enden, aber sie können auch in dem stärker dotierten Substrat enden, das mit der Drain verbunden ist. Die verschiedenen Transistoren können in einer streifenartigen oder zellulären Architektur gebildet sein, die sechseckige oder quadratisch geformte Transistorzellen umfasst. Andere Abwandlungen und Kombinationen, wie sie mit einigen der anderen Ausführungsformen beschrieben sind, sind möglich, wobei viele davon weiter in den zuvor erwähnten U.S. Patent Anmeldungen Nr. 60/506,194 und 60/588,845 beschrieben sind, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist.
  • Eine andere Klasse von Leistungsschaltvorrichtungen, die für Anwendungen mit sehr hoher Spannung (z.B. 500 V–600 V und darüber) konstruiert sind, wendet abwechselnde vertikale Teilstücke von p-dotiertem und n-dotiertem Silizium in dem Epitaxiebereich zwischen dem Substrat und der Wanne an. In 21 ist ein Beispiel eines MOSFET 2100 gezeigt, der dieses Art von Struktur annimmt. In MOSFET 2100 umfasst der Bereich 2102, der manchmal als der die Spannung tragende oder der blockierende (Sperr-)Bereich bezeichnet wird, die abwechselnden n-leitenden Teilstücke 2104 und p-leitenden Teilstücke 2106. Die Wirkung dieser Struktur ist, dass, wenn Spannung an die Vorrichtung angelegt wird, der Verarmungsbereich sich horizontal in jede Seite der Teilstücke 2104 und 2106 ausbreitet. Die gesamte vertikale Dicke der Sperrschicht 2102 wird verarmt, bevor das horizontale Feld hoch genug ist, um einen Lawinendurchbruch zu erzeugen, da die Nettoladungsmenge in jedem vertikalen Teilstück 2104, 2106 kleiner ist als die, die notwendig ist, um das Durchbruchfeld zu erzeugen. Nachdem der Bereich vollständig horizontal verarmt worden ist, baut sich das Feld weiterhin vertikal auf, bis es das Lawinenfeld von annähernd 20 bis 30 Volt pro Mikron erreicht. Dies verbessert die Spannungsblockierfähigkeit der Vorrichtung, die sich von dem Spannungsbereich der Vorrichtung bis zu 400 Volt und darüber erstreckt. Unterschiedliche Abwandlungen dieser Art von Super-Junction-Vorrichtung sind ausführlicher in den übertragenen Patenten Nr. 6,081,009 und 6,066,878 , beide für Nielson, beschrieben, deren Offenbarungsgehalt hierin vollständig mit einbezogen ist.
  • Eine Abwandlung an dem Super-Junction-MOSFET 2100 verwendet schwimmende p-leitende Inseln in dem n-leitenden Sperrbereich. Die Verwendung von schwimmenden p-leitenden Inseln im Gegensatz zu dem Säulenansatz Isst zu, dass die Dicke der Ladungsausgleichsschicht verringert werden kann, was RDSon verringert. In einer Ausführungsform sind die p-leitenden Inseln statt gleichmäßig beabstandet derart voneinander getrennt, dass das elektrische Feld in der Nähe des kritischen elektrischen Feldes gehalten wird. 22 ist eine vereinfachte Querschnittsansicht eines MOSFET 2200, die ein Beispiel einer Vorrichtung gemäß dieser Ausführungsform zeigt. In diesem Beispiel sind die tieferen schwimmenden p-Bereiche 2226 weiter von denen darüber beabstandet. Das heißt, der Abstand L3 ist größer als der Abstand L2, und der Abstand L2 ist größer als der Abstand L1. Indem der Abstand zwischen den schwimmenden Übergängen auf diese Weise manipuliert wird, werden Minoritätsladungsträger auf eine stärker körnige Weise eingeführt. Je körniger die Sourcen dieser Träger sind, desto niedriger ist RDSon und je höher kann die Durchbruchspannung eingerichtet werden. Fachleute werden verstehen, dass viele Abwandlungen möglich sind. Beispielsweise ist die Anzahl von schwimmenden Bereichen 2226 in der vertikalen Richtung nicht auf vier, wie es gezeigt ist, begrenzt, und die optimale Anzahl kann variieren. Ebenso kann die Dotierungskonzentration in jedem schwimmenden Bereich 2226 variieren; beispielsweise nimmt in einer Ausführungsform die Dotierungskonzentration in jedem schwimmenden Bereich 2226 allmählich ab, wenn der Bereich näher zu dem Substrat 2114 gelangt.
  • Darüber hinaus können viele der Techniken zum Verringern parasitärer Kapazität zur Verbesserung der Schaltgeschwindigkeit, einschließlich Strukturen mit abgeschirmtem Gate und Doppel-Gate, wie sie in Verbindung mit Niederspannungs- und Mittelspannungsvorrichtungen beschrieben wurden, mit den Hochspannungsvorrichtungen, die in den 21 und 22 beschrieben wurden, und Abwandlungen von diesen kombiniert werden. 23 ist eine vereinfachte Querschnittsansicht eines Hochspannungs-MOSFETs 2300, der eine Abwandlung der Super-Junction-Architektur mit einer Doppel-Gate-Struktur kombiniert. Der MOSFET 2300 weist eine planare Doppel-Gate-Struktur auf, die aus Gate-Anschlüssen G1 und G2 hergestellt sind, ähnlich wie beispielsweise der in 4B oben gezeigte Doppel-Gate-Transistor. Bereiche 2326 entgegengesetzter Polarität (p-leitend in diesem Beispiel) sind vertikal in dem n-leitenden Driftbereich 2306 unter einer p-Wanne 2308 angeordnet. Die Größe und Beabstandung der p-leitenden Bereiche 2326 variieren in diesem Beispiel, wodurch die enger angeordneten Bereiche 2326 näher bei der p-Wanne 2308 einen Kontakt miteinander herstellen, während Bereich 2326, die weiter unten angeordnet sind, schwimmen und eine kleinere Größe aufweisen, wie es gezeigt ist. 24 zeigt eine noch andere Ausführungsform für einen Hochspannungs-MOSFET 2400, die die Super-Junction-Technologie mit der Struktur mit abgeschirmten Gate kombiniert. Der MOSFET 2400 ist eine Trench-Gate-Vorrichtung mit einer Gate-Elektrode 2410, die vor dem Driftbereich 2406 mit einer Abschirmelektrode 2411 abgeschirmt ist, ähnlich wie beispielsweise MOSFET 300A in 3A. MOSFET 2400 umfasst auch schwimmende Bereiche 2426 entgegengesetzter Polarität, die im Driftbereich 2406 parallel zum Stromfluss angeordnet sind.
  • Terminierungsstrukturen
  • Diskrete Vorrichtungen der oben beschriebenen verschiedenen Arten weisen eine Durchbruchspannung auf, die durch die zylindrische oder kugelförmige Form des Verarmungsbereiches am Rand des Chips begrenzt ist. Da diese zylindrische oder kugelförmige Durchbruchspannung typischerweise viel niedriger ist als die Parallelebenen-Durchbruchspannung BVpp in der aktiven Fläche der Vorrichtung, muss der Rand der Vorrichtung derart terminiert werden, dass eine Durchbruchspannung für die Vorrichtung erreicht wird, die nahe bei der Durchbruchspannung der aktiven Fläche liegt. Es sind unterschiedliche Techniken entwickelt worden, um das Feld und die Spannung gleichmäßig über die Randterminierungsbreite auszubreiten, um eine Durchbruchspannung zu erzielen, die nahe bei BVpp liegt. Diese umfassen Feldplatten, Feldringe, Übergangsterminierungserweiterung (JTE von junction termination extension) und unterschiedliche Kombinationen dieser Techniken. Das oben erwähnte übertragene befindliche U.S. Patent Nr. 6,429,481 für Mo et al. beschreibt ein Beispiel einer Feldterminierungsstruktur, die einen tiefen Übergang (tiefer als die Wanne) mit einer darüber liegenden Feldoxidschicht, die das aktive Zellen-Array umgibt, umfasst. In dem Fall eines n-Kanal-Transistors umfasst die Terminierungsstruktur beispielsweise einen tiefen p+ Bereich, der einen PN-Übergang mit dem n-leitenden Driftbereich bildet.
  • In alternativen Ausführungsformen wirken eine oder mehrere ringförmige Gräben, die den Umfang des Zellen-Arrays umgeben, derart, dass das elektrische Feld verringert wird und der Lawinendurchbruch erhöht wird. 25A zeigt ein üblicherweise verwendetes Trench-Layout für einen Trench-Transistor. Aktive Gräben 2502 sind von einem ringförmigen Terminierungsgraben 2503 umgeben. In dieser Struktur verarmen Bereiche 2506, die durch die gepunkteten Kreise am Ende der Mesas gezeigt sind, schneller als andere Bereiche, was ein erhöhtes Feld in dieser Fläche hervorruft, welches die Durchbruchspannung unter Sperrspannungszuständen verringert. Diese Art von Layout ist deshalb auf Vorrichtungen mit niedrigerer Spannung (z.B. < 30 V) beschränkt. Die 25B bis 25F zeigen eine Anzahl von alternativen Ausführungsformen für Terminierungsstrukturen mit unterschiedlichen Trench-Layouts, um die Bereiche mit hohem elektrischem Feld, die in 25A gezeigt sind, zu verringern. Wie es durch die Diagramme zu sehen ist, sind in diesen Ausführungsformen einige oder alle aktive Gräben von dem Terminierungsgraben getrennt. Der Spalt WG zwischen den Enden der aktiven Gräben und dem Terminierungsgraben fungiert, um den Crowding-Effekt des elektrischen Feldes, der in der 25A gezeigten Struktur beobachtet wird, zu verringern. In einer beispielhaften Ausführungsform ist WG ungefähr mit der halben Breite des Mesas zwischen den Gräben eingerichtet. Für Vorrichtungen mit höherer Spannung können mehrfache Terminierungsgräben, wie sie in 25F gezeigt sind, angewandt werden, um die Durchbruchspannung der Vorrichtung weiter zu erhöhen. Das übertragene U.S. Patent Nr. 6,683,363 mit dem Titel "Trench Structure for Semiconductor Devices" von Challa, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist, beschreibt Abwandlungen von einigen dieser Ausführungsformen ausführlicher.
  • Die 26A bis 26C zeigen Querschnittsansichten von verschiedenen beispielhaften Grabenterminierungsstrukturen für Trench-MOSFETs mit Ladungsausgleich. In der gezeigten beispielhaften Ausführungsform verwendet MOSFET 2600A eine Struktur mit abgeschirmtem Gate mit einer Schirm-Poly-Elektrode 2611, die unter dem Gate-Poly 2610 innerhalb des aktiven Grabens 2602 vergraben ist. In der in 26A gezeigten Ausführungsform ist der Terminierungs graben 2603A mit einer relativ dicken Schicht aus einem Dielektrikum (Oxid) 2605A ausgekleidet und mit leitfähigem Material, wie etwa Poly 2607A, gefüllt. Die Dicke der Oxidschicht 2605A, die Tiefe des Terminierungsgrabens 2603A und der Abstand zwischen dem Terminierungsgraben und dem benachbarten aktiven Graben (d.h. die Breite des letzten Mesas) sind durch die Sperrspannung der Vorrichtung im Sperrbetrieb bestimmt. In der in 26A gezeigten Ausführungsform sind die Gräben an der Oberfläche breiter (T-Trench-Struktur) und eine Metallfeldplatte 2609A wird über dem Terminierungsbereich verwendet. In einer alternativen Ausführungsform (die nicht gezeigt ist) kann die Feldplatte aus Polysilizium gebildet sein, indem Poly 2607A innerhalb eines Terminierungsgrabens 2603A über der Oberfläche und über dem Terminierungsbereich (nach links von dem Terminierungsgraben in 26A) ausgedehnt wird. Es sind viele Abwandlungen möglich. Beispielsweise kann ein p+ Bereich (der nicht gezeigt ist) unter den Metallkontakten zu Silizium für einen besseren ohmschen Kontakt hinzugefügt werden. Ein p- Wannen-Bereich 2604 in dem letzten Mesa benachbart zu dem Terminierungsgraben 2603A und sein jeweiliger Kontakt können optional entfernt werden. Es kann auch ein/es können mehrere schwimmende gleitende Bereich(e) links von dem Terminierungsgraben 2603A (d.h. außerhalb der aktiven Fläche) hinzugefügt werden.
  • In einer anderen Abwandlung ist statt des Füllens des Terminierungsgrabens 2603 mit Poly eine Poly-Elektrode in dem unteren Abschnitt des Grabens innerhalb eines oxidgefüllten Grabens vergraben. Diese Ausführungsform ist in 26B gezeigt, wobei annähernd die Hälfte des Terminierungsgrabens 2603B mit Oxid 2605B gefüllt ist und die untere Hälfte eine Polyelektrode 2607B aufweist, die innerhalb des Oxids vergraben ist. Die Tiefe des Grabens 2603B und die Höhe des vergrabenen Polys 2607B können auf der Basis der Vorrichtungsverarbeitung variiert werden. In einer noch anderen Ausführungsform, die in 26C gezeigt ist, ist ein Terminierungsgraben 2603C mit einem Dielektrikum ohne darin vergrabenes nicht leitendes Material im Wesentlichen gefüllt. Für alle drei in den 26A, B und C gezeigten Ausführungsformen kann die Breite des letzten Mesas, das den Terminierungsgraben von dem letzten aktiven Graben trennt, verschieden sein von der Breite des typischen Mesas, das zwischen zwei aktiven Gräben gebildet ist, und kann derart eingestellt sein, dass ein optimaler Ladungsausgleich in dem Terminierungsbereich erzielt wird. Alle oben in Verbindung mit der in 26A gezeigten Struktur beschriebenen Abwandlungen können auf jene, die in den 26B und 26C gezeigt sind, angewandt werden. Darüber hinaus stellen Fachleute fest, dass, obgleich die Terminierungsstrukturen ihren für eine Vorrichtung mit abgeschirmtem Gate beschrieben worden sind, ähnliche Strukturen als Terminierungsbereiche für alle der verschiedenen oben beschriebenen Vorrichtungen auf Trench-Basis implementiert sein können.
  • Für Vorrichtungen mit niedriger Spannung kann es sein, dass die Eckenkonstruktionen für den Grabenterminierungsring nicht kritisch sind. Jedoch kann bei Vorrichtungen mit höherer Spannung die Rundung der Ecken des Terminierungsrings mit einem größeren Krümmungsradius erwünscht sein. Je höher die Spannungsanforderungen der Vorrichtung, desto größer kann der Krümmungsradius an den Ecken des Terminierungsgrabens sein. Ebenso kann die Anzahl von Terminierungsringen erhöht werden, wenn die Vorrichtungsspannung zunimmt. 27 zeigt eine beispielhafte Vorrichtung mit zwei Terminierungsgräben 2703-1 und 2703-2, die einen relativ größeren Krümmungsradius aufweisen. Die Beabstandung zwischen den Gräben kann auch auf der Basis der Spannungsanforderungen der Vorrichtung eingestellt werden. In dieser Ausführungsform entspricht der Abstand S1 zwischen Terminierungsgräben 2703-1 und 2703-2 annähernd dem doppelten Abstand zwischen dem ersten Terminierungsgräben 2703-1 und dem Ende der aktiven Gräben.
  • Die 28A, 28B, 28C und 28D zeigen beispielhafte Querschnittsansichten für verschiedene Terminierungsbereiche mit als Siliziumsäule ausgebildeten Ladungsausgleichsstrukturen. In der in 28A gezeigten Ausführungsform kontaktieren Feldplatten 2809A jeden Ring der p-leitenden Säule 2803A. Dies erlaubt breitere Mesa-Bereiche wegen der lateralen Verarmung aufgrund der Feldplatten. Die Durchbruchspannung hängt im Allgemeinen von der Feldoxiddicke, der Anzahl von Ringen und der Tiefe und Beabstandung der Terminierungssäulen 2803A ab. Es sind viele unterschiedliche Abwandlungen dieser Art von Terminierungsstruktur möglich. Beispielsweise zeigt 28B eine alternative Aus führungsform, bei der eine große Feldplatte 28098-1 alle Säulen 28036 mit Ausnahme der letzten Säule bedeckt, die mit einer anderen Feldplatte 28096-2 verbunden ist. Indem die große Feldplatte 28096-1 auf Masse gelegt wird, verarmen die Mesa-Bereiche zwischen den p-leitenden Säulen schnell und die horizontale Spannung wird nicht signifikant abfallen, was eine niedrigere Durchbruchspannung als bei der in 28A gezeigten Ausführungsform bewirkt. In einer anderen Ausführungsform, die in 28C gezeigt ist, weist die Terminierungsstruktur keine Feldplatten an den mittleren Säulen auf. Da es keine Feldplatte an den mittleren Säulen gibt, weisen sie einen schmaleren Mesa-Bereich auf, um angemessen zu verarmen. In einer Ausführungsform ergibt eine allmählich abnehmende Mesa-Breite in Richtung des äußeren Rings ein optimales Leistungsvermögen. Die in 28D gezeigte Ausführungsform erleichtert den Kontakt mit p-leitenden Säulen, indem ein breiterer Wannenbereich 2808D bereitgestellt wird und die Beabstandung zwischen den Feldoxidschichten erhöht wird, wie es gezeigt ist.
  • In dem Fall von Vorrichtungen mit ultrahoher Spannung, die verschiedene Super-Junction-Techniken von dem oben beschriebenen Typ anwenden, ist die Durchbruchspannung viel höher als die herkömmliche BVpp. Für eine Super-Junction-Vorrichtung werden die Ladungsausgleich- oder Super-Junction-Strukturen (z.B. Säulen entgegengesetzter Polarität oder schwimmende Bereiche, vergrabene Elektroden usw.) ebenfalls in dem Terminierungsbereich verwendet. Normale Randterminierungsstrukturen in Kombination mit Ladungsausgleichsstrukturen, wie etwa Feldplatten auf der oberen Oberfläche des Randes der Vorrichtung, können ebenfalls verwendet werden. In manchen Ausführungsformen können normale Randstrukturen an der Oberseite beseitigt werden, indem eine schnell abnehmende Ladung in dem Terminierungsübergang verwendet wird. Beispielsweise können p-leitende Säulen in dem Terminierungsbereich gebildet sein, wobei die Ladung abnimmt, je weiter sie von der aktiven Fläche weg gehen, wobei eine netto n-leitende Ausgleichsladung geschaffen wird.
  • In einer Ausführungsform ist die Beabstandung zwischen den p-leitenden Säulen in dem Terminierungsbereich verändert, wenn sich die Säulen von den aktiven Bereichen weiter weg bewegen. Eine stark vereinfachte Querschnittsansicht einer beispielhaften Ausführungsform einer Vorrichtung 2900A gemäß dieser Ausführungsform ist in 29A gezeigt. In der aktiven Fläche der Vorrichtung 2900A sind Säulen 2926A entgegengesetzter Leitfähigkeit, die beispielsweise aus mehrfach verbundenen p-leitenden Kugeln hergestellt sind, unter der gleitenden Wanne 2908A in dem n-leitenden Driftbereich 2904A gebildet. Am Rand der Vorrichtung unter dem Terminierungsbereich sind p-leitende Terminierungssäulen TP1, TP2 bis TPn gebildet, wie es gezeigt ist. Anstelle eine gleichmäßigen Beabstandung in der aktiven Fläche zu besitzen, nimmt der Abstand von Mitte zu Mitte zwischen den Terminierungssäulen TP1 bis TPn zu, wenn sich die Säulen weiter von der Grenzfläche mit dem aktiven Bereich wegbewegen. Das heißt der Abstand D1 zwischen TP2 und TP3 ist kleiner als der Abstand D2 zwischen TP3 und TP4, und der Abstand D2 ist kleiner als der Abstand D3 zwischen TP4 und TP5 und so weiter.
  • Es sind verschiedene Abwandlungen dieser Art von Super-Junction-Terminierungsstruktur möglich. Beispielsweise könnte statt des Bildens von gleitenden Terminierungssäulen TP1 – TPn mit variierenden Abständen innerhalb der Spannung tragenden Schicht 2904A die Beabstandung von Mitte zu Mitte gleichmäßig bleiben, aber die Breite jeder Terminierungssäule könnte variieren. 29B zeigt ein vereinfachtes Beispiel einer Terminierungsstruktur dieser Ausführungsform. In diesem Beispiel weist die Terminierungssäule TP1 eine Breite W1 auf, die größer ist als die Breite W2 der Terminierungssäule TP2, und W2 ist wiederum größer eingerichtet als die Breite W3 der Terminierungssäule TP3 und so weiter. Hinsichtlich der Beabstandung zwischen Ladungsausgleichsbereichen entgegengesetzter Polarität in dem Terminierungsbereich ist die resultierende Struktur in Vorrichtung 2900B ähnlich wie die von Vorrichtung 2900A, obwohl in Vorrichtung 2900B die Beabstandung von Mitte zu Mitte zwischen Grabensäulen gleich sein kann. In einer anderen beispielhaften Ausführungsform, die in einer vereinfachten Schnittansicht in 29C gezeigt ist, nimmt die Breite jeder Säule 2926C entgegengesetzter Polarität in dem aktiven Bereich von der oberen Oberfläche zu dem Substrat hin ab, wohingegen die Breite für die Terminierungssäulen TP1 und TP2 im Wesentlichen gleich bleibt. Dies ergibt die gewünschte Durchbruchspannung, während weniger Fläche benutzt wird. Fachleute werden feststellen, dass die verschiedenen oben beschriebenen Terminierungsstrukturen auf jede gewünschte Weise kombiniert werden können, die beispielsweise einschließt, dass die Beabstandung von Mitte zu Mitte und/oder die Gesamtbreite der Terminierungssäulen in Vorrichtung 2900C, wie es in 29C gezeigt ist, variiert wird, wie es in Verbindung mit den in den 29A und 29B gezeigten Ausführungsformen beschrieben ist.
  • Prozesstechniken
  • Bislang ist eine Anzahl von unterschiedlichen Vorrichtungen mit Trench-Strukturen, die mehrfache vergrabene Elektroden oder Dioden aufweisen, beschrieben worden. Um diese Trench-Elektroden vorzuspannen, lassen es diese Vorrichtungen zu, dass ein elektrischer Kontakt mit jeder der vergrabenen Schichten hergestellt werden kann. Hierin ist eine Anzahl von Verfahren zum Bilden der Trench-Strukturen mit vergrabenen Elektroden und zum Herstellen eines Kontakts mit den vergrabenen Poly-Schichten innerhalb der Gräben offenbart. In einer Ausführungsform sind Kontakte mit Trench-Poly-Schichten an den Rand des Chips hergestellt. 30A zeigt ein Beispiel einer Randkontaktierung für eine Trench-Vorrichtung 3000 mit zwei Poly-Schichten 3010 und 3020. 30A zeigt eine Querschnittsansicht der Vorrichtung entlang der Längsachse eines Grabens. Gemäß dieser Ausführungsform, bei der der Graben in der Nähe des Randes des Chips endet, sind zu Kontaktzwecken Poly-Schichten 3010 und 3020 bis zur Oberfläche des Substrats geführt. Öffnungen 3012 und 3022 in dielektrischen (oder Oxid-)Schichten 3030 und 3040 lassen einen Metallkontakt zu den Poly-Schichten zu. Die 30B bis 30F veranschaulichen verschiedene Verarbeitungsschritte, die bei der Bildung der Randkontaktstruktur von 30A enthalten sind. In 30B wird eine dielektrische (z.B. Siliziumdioxid-)Schicht 3001 oben auf einer Epitaxieschicht 3006 strukturiert, und die freigelegte Oberfläche des Substrats wird geätzt, um einen Graben 3002 zu bilden. Eine erste Oxidschicht 3003 wird dann über der oberen Oberfläche des Substrats einschließlich des Grabens gebildet, wie es in 30C gezeigt ist. Eine erste Schicht aus leitfähigem Material (Polysilizium) 3010 wird anschließend oben auf der Oxidschicht 3003 gebildet, wie es in 30D gezeigt ist. Nach 30E wird die Poly-Schicht 3010 innerhalb des Grabens weggeätzt und eine andere Oxidschicht 3030 wird über dem Poly 3010 gebildet. Ähnliche Schritte werden ausgeführt, um den zweiten Oxid-Poly-Oxid-Sandwich zu bilden, wie es in 30F gezeigt ist, wobei die obere Oxidschicht 3040 derart gezeigt ist, dass sie geätzt ist, um Öffnungen 3012 und 3022 für eine Metallkontaktschicht zu Poly-Schichten 3010 bzw. 3020 herzustellen. Die letzten Schritte können für zusätzliche Poly-Schichten wiederholt werden, und Poly-Schichten können durch die darüber liegende Metallschicht miteinander verbunden werden, falls dies erwünscht ist.
  • In einer anderen Ausführungsform werden Kontakte zu mehrfachen Poly-Schichten in einem gegebenen Graben in der aktiven Fläche der Vorrichtung anstelle entlang des Randes des Chips hergestellt. 31A zeigt ein Beispiel der Kontaktstruktur einer aktiven Fläche für mehrfache vergrabene Poly-Schichten. In diesem Beispiel zeigt eine Querschnittsansicht entlang der Längsachse des Grabens eine Poly-Schicht 3110, die den Gate-Anschluss bereitstellt, und Poly-Schichten 3111a und 3111b, die zwei Abschirmschichten bereitstellen. Während drei separate Metallleitungen 3112, 3122 und 3132 derart gezeigt sind, dass sie einen Kontakt mit den Abschirm-Poly-Schichten herstellen, können sie alle miteinander verbunden und an den Source-Anschluss der Vorrichtung angeschlossen sein, oder irgendeine andere Kontaktierungs-kombination kann verwendet werden, wie es durch die besondere Anwendung verlangt wird. Ein Vorteil dieser Struktur ist die planare Natur des Kontakts im Vergleich mit der in 30A gezeigten Multilayer-Randkontaktstruktur.
  • Die 31B bis 31M veranschaulichen ein Beispiel eines Prozessablaufs zum Bilden einer Abschirmkontaktstruktur einer aktiven Fläche für einen Graben mit zwei Poly-Schichten. Dem Ätzen von Gräben 3102 in 31B folgt das Bilden eines Abschirmoxids 3108 in 31C. Anschließend wird Abschirmpolysilizium 3111 abgeschieden und in den Gräben eingelassen, wie es in 31D gezeigt ist. Abschirm-Poly 3111 wird zusätzlich in 31E mit Ausnahme von Stellen eingelassen, an denen ein Abschirmkontakt an der Oberfläche des Substrats erwünscht ist. In 31E schützt eine Maske 3109 das Poly innerhalb des mittleren Grabens vor einem weiteren Ätzen. In einer Ausführungsform wird diese Maske an unterschiedlichen Stellen entlang unterschiedlicher Gräben aufgebracht, so dass für beispielsweise den mittleren Graben das Abschirm-Poly in anderen Abschnitten des Grabens in der dritten Dimension (nicht gezeigt) eingelassen ist. In einer anderen Ausführungsform wird das Abschirm-Poly 3111 innerhalb eines oder mehrerer ausgewählter Gräben in der aktiven Fläche entlang der gesamten Länge des Grabens maskiert. Das Abschirmoxid 3108 wird dann geätzt, wie es in 31F gezeigt ist, und anschließend wird eine dünne Schicht aus Gate-Oxid 3108a über die Oberseite des Substrats hinweg gebildet, nachdem die Maske 3109 entfernt worden ist, wie es in 31G gezeigt ist. Dem folgt eine Gate-Poly-Abscheidung und dessen Einlassen (31H, eine p-Wannen-Implantation und Eintreibung (31I) und eine n+ Source-Implantation (31J). Die 31K, 31L und 31M zeigen jeweils die Schritte der BPSG-Abscheidung, des Kontaktätzens und der starken p+ Body-Implantation gefolgt von Metallisierung. 31N zeigt eine Querschnittsansicht einer alternativen Ausführungsform für eine Abschirmkontaktstruktur einer aktiven Fläche, wobei ein Abschirm-Poly 3111 eine relativ breite Plattform oben auf dem Abschirmoxid bildet. Dies vereinfacht die Kontaktierung des Abschirm-Polys, führt aber eine Topografie ein, die den Fertigungsprozess weiter verkompliziert.
  • Eine vereinfachte Layoutansicht von oben nach unten einer beispielhaften Trench-Vorrichtung mit einer Abschirmkontaktstruktur einer aktiven Fläche ist in 32A gezeigt. Eine Maske, die eine Abschirm-Poly-Vertiefung zeigt, verhindert das Einlassen des Abschirm-Polys an einer Stelle 3211C in dem aktiven Bereich sowie in dem Umfangsabschirmungsgraben 3213. Eine Modifikation dieser Technik verwendet eine "hundeknochenartige" Form für die Abschirm-Poly-Vertiefungsmaske, die einen breiten Bereich am Schnittpunkt mit jedem Graben 3202 mit einem Kontakt mit dem Abschirm-Poly bereitstellt. Dies lässt zu, dass das Abschirm-Poly in dem maskierten Bereich ebenfalls eingelassen wird, aber bis zu der ursprünglichen Oberfläche des Mesas, wodurch Topografie beseitigt wird. Die Layoutansicht von oben nach unten für eine alternative Ausführungsform ist in 32B gezeigt, wobei Gräben einer aktiven Fläche mit dem Umfangsgraben verbunden sind. In dieser Ausführungsform verhindert die Abschirm-Poly-Vertiefungsmaske das Einlassen des Abschirm-Polys entlang der Länge eines ausgewählten Grabens (mittlerer Graben in dem gezeigten Beispiel) für einen Kontakt des Abschirmgrabens einer aktiven Fläche mit Source-Metall. Die 32C und 32D sind vereinfachte Layoutdiagramme, die zwei unterschiedliche Ausführungsformen zum Herstellen eines Kontakts mit dem Umfangsgraben in einer Trench-Vorrichtung mit einer unterbrochenen Trench-Struktur. In diesen Figuren sind aktive Gräben 3202 und ein Umfangsgraben 3213 durch eine einzige Linie zu Darstellungszwecken gezeigt. In 32C sind Verlängerungen oder Finger von einem Umfangs-Gate-Poly-Kanal 3210 in Bezug auf Umfangsabschirm-Poly-Finger gestaffelt, um die Umfangskontakte von dem Umfangsgraben weg zu beabstanden. Eine Source- und Abschirmkontaktfläche 3215 stellt auch einen Kontakt mit Abschirm-Poly in dem aktiven Bereich an Stellen 3211C her, wie es gezeigt ist. Die in 32D gezeigte Ausführungsform beseitigt die Verschiebung zwischen aktiven und Umfangsgräben, um eine mögliche Einschränkung zu vermeiden, die aus Grabenteilungsanforderungen entsteht. In dieser Ausführungsform sind die aktiven Gräben 3202 und horizontalen Verlängerungen von dem Umfangsgraben 3213 ausgerichtet und Fenster 3217 in dem Gate-Poly-Kanal 3210 lassen zu, dass Kontakte mit Abschirm-Poly um den Umfang herum hergestellt werden können. Kontakte einer aktiven Fläche werden an Stellen 3211C wie bei vorhergehenden Ausführungsformen hergestellt.
  • Eine alternative Ausführungsform zum Kontaktieren von Trench-Abschirm-Poly-Schichten in der aktiven Fläche ist in 33A gezeigt. In dieser Ausführungsform erstreckt sich das Abschirm-Poly, anstelle dass es eingelassen ist, vertikal über einen wesentlichen Teil des aktiven Grabens bis zu der Siliziumoberfläche. Nach 33A teilt der Abschirm-Poly 3311 das Gate-Poly 3310 in zwei, da es sich entlang der Höhe des Grabens 3302 vertikal erstreckt. Die zwei Gate-Poly-Segmente sind in der dritten Dimension an einer geeigneten Stelle innerhalb des Grabens oder wenn sie den Graben verlassen, verbunden. Ein Vorteil dieser Ausführungsform ist die Fläche, die eingespart wird, indem ein Source-Poly-Kontakt innerhalb des aktiven Grabens hergestellt wird, anstatt dass ein Silizium raum verwendet wird, der für den mit einem Graben versehenen Poly-Kontakt vorgesehen wäre. Die 33B bis 33M veranschaulichen ein Beispiel eines Prozessablaufs zum Bilden einer Abschirmkontaktstruktur einer aktiven Fläche von der in 33A gezeigten Art. Dem Ätzen von Gräben 3302 in 33B folgt das Bilden eines Abschirmoxids 3308 in 33C. Anschließend wird Abschirm-Polysilizium 3311 innerhalb der Gräben abgeschieden, wie es in 33D gezeigt ist. Abschirm-Poly 3311 wird geätzt und in den Gräben eingelassen, wie es in 33E gezeigt ist. Anschließend wird Abschirmoxid 3308 geätzt, wie es in 33F gezeigt ist, wobei ein freigelegter Abschnitt des Abschirm-Polysiliziums 3311 belassen wird, der zwei Mulden an seinen Seiten innerhalb des Grabens bildet. Eine dünne Schicht aus Gate-Oxid 3308a wird dann über der Oberseite des Substrats, den Seitenwänden der Gräben und den Mulden innerhalb der Gräben, gebildet, wie es in 33G gezeigt ist. Dem folgt eine Abscheidung und ein Einlassen von Gate-Poly (33H), p-Wannen-Implantation und Eintreiben (33I) und n+ Source-Implantation (33J). Die 33K, 33L und 33M zeigen die Schritte einer BPSG-Abscheidung, eines Kontaktätzens und einer starken p+ Body-Implantation, gefolgt von einer Metallisierung. Abwandlungen dieses Prozessablaufs sind möglich. Beispielsweise können durch Umordnen von einigen der Prozessschritte die Prozessschritte, die das Gate-Poly 3310 bilden, vor den Schritten durchgeführt werden, die das Abschirm-Poly 3311 bilden.
  • Spezifische Prozessrezepturen und -parameter und Abwandlungen davon zum Durchführen von vielen der Schritte in den obigen Prozessabläufen sind allgemein bekannt. Für eine gegebene Anwendung können bestimmte Prozessrezepturen, Chemikalien und Materialtypen fein abgestimmt werden, um die Herstellbarkeit und das Leistungsvermögen der Vorrichtung zu verbessern. Verbesserungen können von dem Ausgangsmaterial aus vorgenommen werden, d.h. dem Substrat, auf dem der epitaktische (Epi) Driftbereich gebildet wird. In den meisten Leistungsanwendungen ist eine Reduktion des Ein-Widerstands RDSon des Transistors erwünscht. Der ideale Ein-Widerstand eines Leistungstransistors ist eine strenge Funktion des kritischen Feldes, welches definiert ist als das maximale elektrische Feld in der Vorrichtung unter Durchbruchbedingungen. Der spezifische Ein-Widerstand des Transistors kann signifikant verringert werden, wenn die Vorrichtung aus einem Material gefertigt wird, das ein kritisches Feld aufweist, das höher ist als das von Silizium, vorausgesetzt, dass eine vernünftige Beweglichkeit aufrechterhalten bleibt. Obgleich viele der Merkmale der Leistungsvorrichtungen, einschließlich die Strukturen und Prozesse, soweit im Kontext eines Siliziumsubstrats beschrieben worden sind, sind andere Ausführungsformen, die anderes Substratmaterial als Silizium verwenden, möglich. Gemäß einer Ausführungsform sind die hierin beschriebenen Leistungsvorrichtungen aus einem Substrat gefertigt, das aus einem Material mit breiter Bandlücke hergestellt ist, welches beispielsweise Siliziumcarbid (SiC), Galliumnitrid (GaN), Galliumarsenid (GaAs), Indiumphosphid (InP), Diamant und dergleichen umfasst. Diese Materialien mit breiter Bandlücke zeigen ein kritisches Feld, das höher ist als das kritische Feld für Silizium, und können eine signifikante Verringerung des Ein-Widerstandes des Transistors zulassen.
  • Ein anderer primärer Beiträger für den Ein-Widerstand eines Transistors ist die Dicke und Dotierungskonzentration des Driftbereichs. Der Driftbereich ist typischerweise durch epitaktisch aufgewachsenes Silizium gebildet. Um RDSon zu verringern, ist es erwünscht, die Dicke des Epi-Driftbereichs zu minimieren. Die Dicke der Epi-Schicht wird teilweise durch die Art des Ausgangssubstrats vorgeschrieben. Beispielsweise ist ein mit rotem Phosphor dotiertes Substrat eine übliche Art von Ausgangssubstratmaterial für diskrete Halbleitervorrichtungen. Eine Eigenschaft von Phosphoratomen ist jedoch, dass sie in Silizium schnell diffundieren. Die Dicke des Epi-Bereichs, der oben auf dem Substrat gebildet wird, wird deshalb derart bestimmt, dass die Diffusion von Phosphoratomen nach oben aus dem darunter liegenden stark dotierten Substrat ausgeglichen wird.
  • Um die Dicke der Epi-Schicht zu minimieren, wird gemäß einer Ausführungsform, die in 34 gezeigt ist, eine Epi-Spacer- oder Puffer-(oder Barrieren-)Schicht 3415, die Dotierstoffe mit relativ geringer Diffusionsfähigkeit, wie etwa Arsen, aufweist, über einen phosphorhaltigen Substrat 3414 gebildet. Das kombinierte phosphordotierte Substrat und arsendotierte Pufferschicht stellen die Grundlage für die anschließende Bildung des Epi-Driftbereichs 3406 bereit. Die Arsen-Dotiermittelkonzentration in Schicht 3415 wird durch die Durchbruchspannungs anforderungen der Vorrichtung bestimmt, und die Dicke der arsenhaltigen Epi-Schicht 3415 wird durch das spezifische Wärmebudget bestimmt. Eine regelmäßige Epi 3406 kann dann oben auf der Arsen-Epi abgeschieden werden, wobei die Dicke davon durch die Vorrichtungsanforderungen bestimmt werden würde. Die viel geringere Diffusionsfähigkeit von Arsen erlaubt, dass die Gesamtdicke des Epi-Driftbereichs verringert werden kann, was zu einer Verringerung des Ein-Widerstandes des Transistors führt.
  • In einer alternativen Ausführungsform wird um der Aufwärtsdiffusion der Dotiermittelspezies aus dem stark dotierten Substrat zu der Epi-Schicht entgegenzuwirken, eine Diffusionssperre zwischen den beiden Schichten angewandt. Gemäß einer in 35 gezeigten beispielhaften Ausführungsform wird eine Sperrschicht 3515, die beispielsweise aus Siliziumcarbid SixC1-x besteht, epitaktisch auf entweder bor- oder phosphorhaltigen Substraten 3514 abgeschieden. Die Epi-Schicht 3506 wird dann oben auf der Sperrschicht 3515 abgeschieden. Die Dicke und Kohlenstoffzusammensetzung kann gemäß dem Wärmebudget der Prozesstechnologie variieren. Alternativ können Kohlenstoffdotiermittel zunächst in das Substrat 3514 implantiert werden, wonach eine Wärmebehandlung die Kohlenstoffatome aktiviert, um eine SixC1-x-Zusammensetzung an der Oberfläche des Substrats 3514 zu bilden.
  • Ein anderer Aspekt von bestimmten Trench-Transistortechnologien, die die Fähigkeit begrenzen, die Dicke der Epi zu verringern, ist der Übergang, der zwischen dem tiefen Body und der Epi-Schicht gebildet ist, welcher manchmal in dem aktiven Bereich und manchmal in dem Terminierungsbereich angewandt wird. Die Bildung dieses tiefen Body-Bereichs umfasst üblicherweise einen Implantationsschritt frühzeitig in dem Prozess. Wegen des großen nachfolgenden Wärmebudgets, das durch die Bildung von Feldoxid und Gate-Oxid erforderlich ist, wird der Übergang an dem tiefen Body- und Driftbereich zu einem größeren Ausmaß verschlechtert. Um einen frühen Durchbruch am Rand des Chips zu vermeiden, wird ein viel dickerer Driftbereich benötigt, der zu einem höheren Ein-Widerstand führt. Die Verwendung einer Diffusionssperrenschicht kann auch an dem tiefen Body-Epi-Übergang angewandt werden, um die erforderliche Epi- Dicke zu minimieren. Gemäß einer in 36 gezeigten beispielhaften Ausführungsform werden Kohlenstoffdotiermittel durch das Fenster des tiefen Bodys und bevor die Implantation des tiefen Bodys ausgeführt wird, implantiert. Der anschließende Wärmeprozess aktiviert die Kohlenstoffatome, um eine Schicht aus einer SixC1-x Verbindung 3615 an der Grenze des Bereichs 3630 des tiefen Bodys zu bilden. Die Siliziumcarbidschicht 3615 dient als Diffusionssperre, die eine Bor-Diffusion verhindert. Der resultierende Übergang des tiefen Bodys ist flacher, was zulässt, dass die Dicke der Epi-Schicht 3606 verringert werden kann. Ein noch anderer Übergang in einen typischen Trench-Transistor, der Nutzen aus einer Diffusionssperre ziehen kann, ist der Wannen-Driftbereich-Übergang. Ein vereinfachtes Beispiel einer Ausführungsform, die eine Sperrschicht anwendet, ist in 37 gezeigt. In dem beispielhaften Prozessablauf für die Struktur von 31M wird eine p-Wanne zwischen den beiden in den 31H und 31L gezeigten Schritten gebildet. Vor dem Implantieren der Wannen-Dotiermittel (p-leitend für diese beispielhafte Ausführungsform mit n-Kanal) wird zunächst Kohlenstoff implantiert. Der anschließende Wärmeprozess aktiviert die Kohlenstoffatome, um eine Schicht 3715 aus SixC1-x an dem p-Wannen-Epi-Übergang zu bilden. Die Schicht 3715 dient als Diffusionssperre, um eine Bor-Diffusion zu verhindern, so dass die Tiefe der p-Wanne 3704 bewahrt werden kann. Dies hilft, die Transistorkanallänge zu verringern, ohne das Potential für Resch-Through zu verhindern. Resch-Through tritt auf, wenn der Rand der fortschreitenden Verarmungsgrenze sich dem Source-Übergang nähert, wenn die Drain-Source-Spannung zunimmt. Indem die Schicht 3715 als Diffusionssperre wirkt, verhindert sie auch Resch-Through.
  • Wie es oben besprochen wurde, ist ein Verringern der Transistorkanallänge erwünscht, da dies zu einem verringerten Ein-Widerstand führt. In einer anderen Ausführungsform wird die Transistorkanallänge minimiert, indem der Wannenbereich unter Verwendung epitaktisch aufgewachsenen Siliziums gebildet wird. Das heißt anstelle des herkömmlichen Verfahrens des Bildens der Wanne, das eine Implantation in die Drift-Epi-Schicht gefolgt von einem Diffusionsschritt umfasst, wird der Wannenbereich oben auf der Epi-Driftschicht gebildet. Es gibt weitere Vorteile als eine kurze Kanallänge, die durch die Bildung einer Epi-Wanne erhal ten werden können. In Trench-Transistoren mit abgeschirmtem Gate beispielsweise ist der Abstand, mit dem die Gate-Elektrode sich unter dem Boden der Wanne erstreckt, wo sie den Graben trifft (Gate-Drain-Überlappung) entscheidend bei der Bestimmung der Gate-Ladung Qgd. Die Gate-Ladung Qgd beeinflusst direkt die Schaltgeschwindigkeit des Transistors. Es ist deshalb erwünscht, in der Lage zu sein, diesen Abstand genau zu minimieren und zu steuern. Jedoch ist dieser Abstand bei Fertigungsprozessen, bei denen die Wanne implantiert und in das Epi diffundiert wird, wie es beispielsweise in 31I oben gezeigt ist, schwierig zu steuern.
  • Um die Gate-Drain-Überlappung an der Ecke der Wanne besser zu steuern, werden verschiedene Verfahren zum Bilden einer Trench-Vorrichtung mit einer selbst ausgerichteten Wanne vorgeschlagen. In einer Ausführungsform ermöglicht ein Prozessablauf, der eine Abscheidung einer Epi-Wanne umfasst, die Selbstausrichtung des Bodens des Body-Übergangs mit dem Boden des Gates. In den 38A–38D ist ein vereinfachter Prozessablauf für ein Beispiel einer Trench-Vorrichtung mit selbst ausgerichteter Epi-Wanne mit vergrabener Elektrode (oder abgeschirmtem Gate) gezeigt. Ein Graben 3802 wird in eine erste Epi-Schicht 3806 geätzt, die oben auf dem Substrat 3814 gebildet ist. Für einen n-Kanal-Transistor bestehen das Substrat 3814 und die erste Epi-Schicht 3806 aus n-leitendem Material.
  • 38A zeigt eine Schicht aus einem Abschirmdielektrikum 3308S, die oben auf der oberen Oberfläche der Epi-Schicht 3806 aufgewachsen ist, einschließlich eines inneren Grabens 3802. Leitfähiges Material 3811, wie etwa Polysilizium, wird dann in den Graben 3802 abgeschieden und unter das Epi-Mesa rückgeätzt, wie es in 38B gezeigt ist. Zusätzliches dielektrisches Material 3809S wird abgeschieden, um das Abschirm-Poly 3811 zu bedecken. Nach dem Rückätzen des Dielektrikums, um das Mesa freizulegen, wird eine zweite Schicht Epi 3804 selektiv oben auf der ersten Epi-Schicht 3806 aufgewachsen, wie es in 38C gezeigt ist. Die Mesas, die durch die Epi-Schicht 3804 gebildet werden, schaffen einen oberen Grabenabschnitt über dem ursprünglichen Graben 3802, wie es gezeigt ist. Diese zweite Epi-Schicht 3804 weist Dotiermittel entgegenge setzter Polarität (z.B. p-leitend) zu der der ersten Epi-Schicht 3806 auf. Die Dotiermittelkonzentration in der zweiten Epi-Schicht 3804 wird auf das gewünschte Niveau für den Transistor-Wannenbereich festgelegt. Nach dem Schritt des selektiven Epi-Aufwachsens (SEG von selective epi growth), der die Schicht 3804 bildet, wird eine Schicht aus einem Gate-Dielektrikum 3808G auf der oberen Oberfläche und entlang der Grabenseitenwände gebildet. Das leitfähige Material (Poly) des Gates wird anschließend abgeschieden, um den verbleibenden Abschnitt des Grabens 3802 zu füllen, und dann planarisiert, wie es in 38D gezeigt ist. Der Prozess fährt oft mit beispielsweise dem in den 31J bis 31M gezeigten Prozessablauf, um die Transistorstruktur fertig zu stellen.
  • Wie es in 38D gezeigt ist, führt dieser Prozess zu einem Gate-Poly 3810, das mit der Wannen-Epi 3804 selbst ausgerichtet ist. Um den Boden des Gate-Polys 3810 unter die Epi-Wanne 3804 abzusenken, kann die obere Oberfläche der Zwischen-Poly-Dielektrikumschicht 3809S, wie es in 38C gezeigt ist, geringfügig bis zu der gewünschten Stelle innerhalb des Grabens 3802 geätzt werden. Dieser Prozess sorgt deshalb für eine genaue Steuerung des Abstands zwischen dem Boden der Gate-Elektrode und der Wannenecke. Fachleute stellen fest, dass der SEG-Wannenbildungsprozess nicht auf den Trench-Transistor mit abgeschirmtem Gate begrenzt ist und auf viele andere Trench-Gate-Transistorstrukturen angewandt werden kann, von denen einige hierin beschrieben worden sind. Andere Verfahren zum Bilden von SEG-Mesa-Strukturen sind in den übertragenen U.S. Patenten Nr. 6,391,699 für Madson et al. und 6,373,098 für Brush et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist.
  • Ein alternatives Verfahren zum Steuern der Ecke der Wanne zu Selbstausrichtungszwecken beruht nicht auf SEG-Wannenbildung und wendet statt dessen einen Prozess an, der eine Wannenimplantation unter einem Winkel umfasst. Die 39A und 39B veranschaulichen einen beispielhaften Prozessablauf für diese Ausführungsform. Statt des Bildens der Wanne nachdem der Graben mit Gate-Poly gefüllt worden ist, wie es beispielsweise in den 31H und 31I gezeigt worden ist, wird bei dieser Ausführungsform eine erste Wannenimplantation 3905 mit einer gegebenen partiellen Dosis durchgeführt, nachdem ein Abschirm-Poly in einer Dielektrikumschicht 3908 innerhalb des Grabens 3902 eingebettet worden ist und bevor der verbleibende Abschnitt des Grabens gefüllt wird. Eine zweite Wannenimplantation unter einem stumpfen Winkel wird dann durch die Seitenwände des Grabens 3902 durchgeführt, wie es in 39B gezeigt ist. Der Eintreibzyklus wird dann abgeschlossen, um die gewünschte Kontur für die Wannen-Drift-Epi-Grenzfläche an der Grabenecke zu erhalten. Die Implantationsdosis, -energie und die Einzelheiten der Eintreibzyklen werden abhängig von den konstruktiven Anforderungen der Vorrichtung variieren. Diese Technik kann in einer Anzahl von unterschiedlichen Vorrichtungsarten angewandt werden. In einer alternativen Ausführungsform sind die Grabenteilung und die winklige Implantation derart eingestellt, dass, wenn die Winkelimplantationsschicht diffundiert wird, sie mit dem Bereich von einer benachbarten Zelle verschmilzt, um eine kontinuierliche Wanne zu bilden, wodurch die Notwendigkeit für die erste Wannenimplantation beseitigt wird.
  • Eine andere Ausführungsform für einen selbst ausgerichtete Epi-Wannen-Prozess zum Bilden einer Trench-Vorrichtung wird in Verbindung mit den 40A bis 40E beschrieben. Wie es oben besprochen wurde, wenden manche Trench-Gate-Transistoren zur Verringerung der Gate-Drain-Kapazität eine Gate-Dielektrikumschicht an, die am Boden des Grabens unter dem Gate-Poly dicker ist als die Dielektrikumschicht entlang der inneren vertikalen Seitenwände. Gemäß der in den 40A bis 40E gezeigten beispielhaften Prozessausführungsform wird zunächst eine Dielektrikumschicht 4008B oben auf einer Epi-Driftschicht 4006 gebildet, wie es in 40A gezeigt ist. Die Dielektrikumschicht 4208B wird mit der gewünschten Dicke für den Boden des Grabens gebildet und anschließend geätzt, wobei Dielektrikumsäulen zurückbleiben, wie es in 40B gezeigt ist, die die gleiche Breite wie der Graben aufweisen, der anschließend gebildet werden wird. Als Nächstes wird in 40C ein selektiver Epi-Aufwachsschritt durchgeführt, um eine zweite Epi-Driftschicht 4006-1 um die Dielektrikumsäulen 4008B herum zu bilden. Die zweite Drift-Epi-Schicht 4006-1 weist den gleichen Leitfähigkeitstyp auf und kann aus dem gleichen Material bestehen wie die erste Epi-Driftschicht 4006. Es ist alternativ möglich, andere Arten von Materialien für die zweite Epi-Driftschicht 4006-1 zu verwenden. In einer beispielhaften Ausführungsform wird die zweite Drift-Epi-Schicht 4006-1 durch einen SEG-Schritt gebildet, wobei mit einer Silizium-Germanium-(SixGe1-x)-Legierung verspannt wird. Die SiGe-Legierung verbessert die Trägerbeweglichkeit und den Akkumulationsbereich in der Nähe des Bodens des Grabens. Dies verbessert die Schaltgeschwindigkeit des Transistors und verringert RDSon. Die Verwendung anderer Zusammensetzungen, wie etwa GaAs oder GaN, ist ebenfalls möglich.
  • Eine Epi-Wannen-Deckschicht 4004 wird daraufhin auf der oberen Oberfläche gebildet und dann geätzt, um Gräben 4002 zu bilden, wie es in den 40D bzw. 40E gezeigt ist. Dem folgt eine Gate-Oxidbildung und Gate-Poly-Abscheidung (nicht gezeigt). Die resultierende Struktur ist ein Trench-Gate mit einer selbst ausgerichteten Epi-Wanne. Herkömmliche Prozesstechniken können dazu verwendet werden, die übrigen Verarbeitungsschritte abzuschließen. Fachleute stellen fest, dass Abwandlungen möglich sind. Beispielsweise kann statt des Bildens einer Epi-Wannen-Deckschicht 4004 und dem anschließenden Ätzen der Gräben 4002 die Epi-Wanne 4002 selektiv nur oben auf der zweiten Drift-Epi-Schicht 4006-1 aufgewachsen werden, wobei die Gräben 4002 gebildet werden, wenn sie wächst.
  • Die oben beschriebenen verschiedenen Prozesstechniken verbessern das Leistungsvermögen der Vorrichtung, indem sie sich auf die Bildung des Wannenbereichs fokussieren, um die Kanallänge und RDSon zu verringern. Ähnliche Verbesserungen können erzielt werden, indem andere Aspekte des Prozessablaufs verbessert werden. Beispielsweise kann der Vorrichtungswiderstand weiter verringert werden, indem die Substratdicke verringert wird. Üblicherweise wird deshalb ein Waferausdünnungsprozess durchgeführt, um die Dicke des Substrats zu verringern. Eine Waferausdünnung wird typischerweise durch mechanische Schleif- und Klebebandprozesse durchgeführt. Die Schleif- und Klebebandprozesse bringen mechanische Kräfte auf den Wafer auf, die eine Beschädigung der Waferoberfläche bewirken, was zu Fertigungsproblemen führt.
  • In einer nachstehend beschriebenen Ausführungsform verringert ein verbesserter Waferausdünnungsprozess den Substratwiderstand signifikant. In den 40R, 40S, 40T und 40U ist ein Verfahren zum Verringern der Dicke des Substrats veranschaulicht. Nach dem Fertigstellen der Fertigung der gewünschten Schaltung auf einem Wafer wird die Oberseite des Wafers, auf der die Schaltung gefertigt ist, temporär mit einem Träger verbunden. 40R zeigt einen fertigen Wafer 4001, der mit einem Träger 4005 durch ein Verbindungsmaterial 4003 verbunden ist. Die Rückseite des fertigen Wafers wird anschließend auf die gewünschte Dicke unter Verwendung eines Prozesses, wie etwa Schleifen, chemisches Ätzen oder dergleichen, poliert. 40S zeigt den gleichen Sandwich wie 40R, wobei der fertige Wafer 4001 ausgedünnt worden ist. Nach dem Polieren der Rückseite des Wafers 4001 wird die Rückseite des Wafers mit einem Wafer 4009 mit niedrigem Widerstand (z.B. Metall) verbunden, wie es in 40T gezeigt ist. Dies könnte unter Verwendung herkömmlicher Verfahren bewerkstelligt werden, beispielsweise unter Verwendung einer dünnen Beschichtung aus Lot 4007, um den Metallwafer 4009 mit dem ausgedünnten fertigen Wafer 4001 unter Temperatur und Druck zu verbinden. Der Träger 4005 wird dann entfernt und die obere Oberfläche des ausgedünnten fertig gestellten Wafers 4001 wird vor einer weiteren Verarbeitung gereinigt. Das stark leitende Metallsubstrat 4009 erleichtert die Wärmedissipation, die Verringerung des Widerstandes und stellt eine mechanische Festigkeit für den ausgedünnten Wafer bereit.
  • Eine alternative Ausführungsform erzielt ausgedünnte Wafer ohne die Nachteile der herkömmlichen mechanischen Prozesse, indem der abschließende Ausdünnungsschritt unter Verwendung eines chemischen Prozesses durchgeführt wird. Gemäß dieser Ausführungsform werden aktive Vorrichtungen in Siliziumschichten eines Silizium-auf-dickem-Glas-Substrats (SOTG von silicon-on-thick-glass Substrats) gebildet. An der Schleifstufe kann der Wafer durch chemisches Wegätzen von Glas an der Rückseite des SOTG-Substrats ausgedünnt werden. 41 veranschaulicht einen beispielhaften Prozessablauf dieser Ausführungsform. Ausgehend von einem Siliziumsubstrat wird zunächst bei Schritt 4110 ein Dotiermittel, wie etwa z.B. He oder H2, in das Siliziumsubstrat implantiert. Als Nächstes wird bei 4112 das Siliziumsubstrat mit einem Glassubstrat verbunden. Es können unterschiedliche Verbindungsprozesse verwendet werden. In einem Beispiel werden ein Siliziumwafer und ein Glaswafer als Sandwich angeordnet und auf ungefähr beispielsweise 400C erwärmt, um die beiden Substrate zu verbinden. Das Glas kann z.B. Siliziumdioxid und dergleichen sein und eine Dicke von beispielsweise ungefähr 600 μm aufweisen. Dem folgt ein optionales Trennen des Siliziumsubstrats bei 4114 und Bilden des SOTG-Substrats. Um das Substrat vor Spannung während der Handhabung und nachfolgenden Verarbeitung zu schützen, kann der Prozess wiederholt werden, um die SOTG-Schicht auf der anderen Seite des Substrats zu bilden (Schritt 4116). Als Nächstes wird eine Epi-Schicht auf der Siliziumoberfläche des Substrats abgeschieden (Schritt 4118). Dies kann auf der Rückseite zusätzlich zu der Vorderseite durchgeführt werden. Das Dotierungsniveau der rückseitigen Epi ist vorzugsweise ähnlich wie das des rückseitigen Siliziums, während die vorderseitige Epi, wie es durch die Vorrichtung verlangt wird, dotiert wird. Das Substrat wird anschließend den verschiedenen Schritten in dem Fertigungsprozess zum Bilden der aktiven Vorrichtung auf den vorderseitigen Siliziumschichten unterzogen.
  • In einer Ausführungsform kann das rückseitige Substrat zur weiteren Verbesserung der Substratfestigkeit, um Spannung standzuhalten, die durch frontseitige Verarbeitungsschritte eingeleitet wird, strukturiert werden, um sich einer inversen Struktur des vorderseitigen Chip-Rahmens anzunähern. Auf diese Weise wird das Glassubstrat zu einem Gitter geätzt, um zu helfen, dass das dünne Substrat die Spannung in dem Wafer aushält. Beim Schleifen wird zunächst die Siliziumschicht von der Rückseite durch einen herkömmlichen Schleifprozess entfernt (Schritt 4120). Dem folgt ein anderer Schleifschritt 4122, der einen Abschnitt (z.B. die Hälfte) des Glases entfernt. Der übrige Abschnitt des Glases wird dann durch einen chemischen Ätzprozess unter Verwendung von z.B. Flusssäure entfernt. Das Ätzen des rückseitigen Glases kann ohne das Risiko eines Angreifens, oder ohne eine mechanische Beschädigung der aktiven Siliziumschichten zu bewirken, durchgeführt werden. Dies beseitigt die Notwendigkeit des Beklebens des Wafers, was die Notwendigkeit für eine Anlage zum Aufbringen von Klebeband und zum Entfernen von Klebeband und die Prozessrisiken, die zu jedem dieser Vorgänge gehören, beseitigt. Dementsprechend erlaubt dieser Prozess ein weiteres Minimieren der Substratdicke, um das Leistungsvermögen der Vorrichtung zu verbessern. Es ist zu verstehen, dass viele Abwandlungen dieses verbesserten Waferausdünnungsprozesses möglich sind. Beispielsweise kann der Ausdünnungsschritt abhängig von der gewünschten Dicke für das abschließende Substrat ein Schleifen umfassen oder nicht, und chemisches Ätzen kann ausreichend sein. Der verbesserte Waferausdünnungsprozess ist auch nicht auf die Verarbeitung von diskreten Vorrichtungen beschränkt und kann bei der Verarbeitung anderer Arten von Vorrichtungen benutzt werden. Andere Waferausdünnungsprozesse sind in dem übertragenen U.S. Patent Nr. 6,500,764 für Pritchett beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist.
  • Es gibt eine Anzahl von anderen konstruktiven und verarbeitungstechnischen Aspekten des Leistungstransistors und anderer Leistungsvorrichtungen, die deren Leistungsvermögen signifikant beeinflussen können. Die Form des Grabens ist ein Beispiel. Um die potentiell beschädigenden elektrischen Felder zu verringern, die dazu neigen, sich um die Ecken des Grabens herum zu konzentrieren, ist es erwünscht, scharfe Ecken zu vermeiden und statt dessen Gräben zu bilden, die gerundete Ecken aufzuweisen. Um die Zuverlässigkeit zu verbessern, ist es auch erwünscht, Grabenseitenwände mit glatten Oberflächen zu besitzen. Die unterschiedlichen Ätzchemikalien bieten einen Ausgleich zwischen mehreren Antworten, wie etwa: Siliziumätzrate, Selektivität gegenüber der Ätzmaske, Ätzprofil (Seitenwandwinkel), Rundung der oberen Ecke, Seitenwandrauheit und Rundung des Grabenbodens. Eine Chemikalie mit Fluor, beispielsweise SF6, liefert eine hohe Siliziumätzrate (größer als 1,5 μm/min), gerundete Grabengründe und ein gerades Profil. Der Nachteil der Fluorchemikalie sind raue Seitenwände und Schwierigkeiten mit der Steuerung der Oberseite des Grabens (kann wieder eintretend sein). Eine Chlorchemikalie, beispielsweise Cl2, liefert glattere Seitenwände und eine bessere Steuerung des Ätzprofils und der Oberseite des Grabens. Der Ausgleich mit der Chlorchemikalie betrifft eine niedrigere Siliziumätzrate (kleiner als 1,0 μm/min) und ein geringeres Runden des Grabenbodens.
  • Zusätzliche Gase können jeder Chemikalienzusammensetzung hinzugefügt werden, um beim Passivieren der Seitenwand während des Ätzens zu helfen. Eine Seitenwandpassivierung wird dazu verwendet, seitliches Ätzen zu minimieren, während auf die gewünschte Grabentiefe geätzt wird. Zusätzliche Verarbeitungsschritte können verwendet werden, um die Grabenseitenwände zu glätten und eine Rundung der oberen Ecke und des Bodens des Grabens zu erzielen. Die Oberflächenqualität der Grabenseitenwände ist wichtig, da sie die Qualität einer Oxidschicht, die auf der Grabenseitenwand aufgewachsen werden kann, beeinflusst. Ungeachtet der verwendeten Chemikalie wird typischerweise ein Durchbruchschritt vor dem Hauptätzschritt verwendet. Der Zweck des Durchbruchschrittes ist es, jegliches natives Oxid auf der Oberfläche des Siliziums zu entfernen, das das Ätzen des Siliziums währen des Hauptätzschritts maskieren kann. Typische Durchbruchätzchemikalien umfassen CF4 oder Cl2.
  • Eine Ausführungsform für einen verbesserten Ätzprozess, die in 42A gezeigt ist, wendet ein Hauptsiliziumgrabenätzen auf Chlorbasis gefolgt von einem Ätzschritt auf Fluorbasis an. Ein Beispiel dieses Prozesses wendet einen Cl2/HBr-Hauptätzschritt gefolgt von einem SF6-Ätzschritt an. Der Schritt mit Chlorierung wird dazu verwendet, den Hauptgraben zu einem Abschnitt mit der gewünschten Tiefe zu ätzen. Dies definiert das Grabenprofil mit einem gewissen Grad an Schräge und mit glatten Seitenwänden. Der nachfolgende Schritt mit Fluorierung wird dazu verwendet, den Rest der Grabentiefe zu ätzen, den Grabenboden zu runden und eine weitere Glättung jeglicher freier Siliziumbindungen an der Grabenseitenwand bereitzustellen. Der Ätzschritt mit Fluorierung wird vorzugsweise mit einem relativ niedrigen Fluorfluss, niedrigem Druck und niedriger Leistung durchgeführt, um das Glätten und die Rundung zu steuern. Aufgrund des Unterschiedes der Ätzraten zwischen den beiden Ätzchemikalien können die Zeiten zwischen den beiden Schritten ausgeglichen werden, um einen zuverlässigeren und herstellbareren Prozess mit einer annehmbaren Gesamtätzzeit zu erzielen, während das gewünschte Grabenprofil, die gewünschte Seitenwandrauheit und die gewünschte Grabenbodenrundung aufrechterhalten werden.
  • In einer anderen in 42B gezeigten Ausführungsform umfasst ein verbessertes Verfahren zum Siliziumätzen einen Hauptätzschritt auf Fluorbasis, gefolgt von einem zweiten Ätzschritt auf Chlorbasis. Ein Beispiel dieses Prozesses verwendet ein SF6/O2-Hauptätzen gefolgt von einem Cl2-Schritt. Der Schritt mit Fluor wird dazu verwendet, den Hauptgraben für den Großteil der Tiefe zu ätzen. Dieser Schritt erzeugt einen Graben mit einer geraden Seitenwand und mit einem gerundeten Grabenboden. Wahlweise könnte Sauerstoff diesem Schritt hinzugefügt werden, um eine Seitenwandpassivierung zu schaffen und um zu helfen, eine gerade Seitenwand aufrechtzuerhalten, indem laterales Ätzen verringert wird. Ein nachfolgender Schritt mit Chlor rundet die oberen Ecken des Grabens und verringert die Rauheit der Seitenwand. Die hohe Siliziumätzrate des Schrittes mit Fluor erhöht die Herstellbarkeit des Prozesses, indem der Durchsatz des Ätzsystems erhöht wird.
  • In einer nochmals anderen in 42C gezeigten Ausführungsform wird ein verbesserter Siliziumätzprozess erhalten, indem einer Chemikalie auf Fluorbasis Argon hinzugefügt wird. Ein Beispiel einer chemischen Zusammensetzung, die für den Hauptätzschritt gemäß dieser Ausführungsform verwendet wird, ist SF6/O2-Ar. Das Hinzufügen von Argon zu diesem Ätzschritt erhöht die Ionenbombardierung und macht deshalb des Ätzen physikalischer. Dies hilft bei der Steuerung der Oberseite des Grabens und beseitigt die Tendenz, dass die Oberseite des Grabens wieder eintretend wird. Das Hinzufügen von Argon kann auch das Runden des Grabenbodens erhöhen. Ein zusätzlicher Ätzprozess kann für die Seitenwandglättung notwendig sein.
  • Eine alternative Ausführungsform für einen verbesserten Siliziumätzprozess verwendet eine Chemikalie auf Fluorbasis, wobei vom Start des Hauptätzschritts ab Sauerstoff weggenommen wird, wie es in 42D gezeigt ist. Ein Beispiel dieses Prozesses verwendet einen SF6-Schritt gefolgt von einem SF6/O2-Schritt. In der ersten Phase des Ätzens gibt es einen Mangel an Seitenwandpassivierung aufgrund des Fehlens von O2. Dies führt zu einer Zunahme des Betrags an lateralem Ätzen an der Oberseite des Grabens. Dann fährt der zweite Ätzschritt, SF6/O2 fort, den Rest der Grabentiefe mit einem geraden Profil und einem ge rundeten Grabenboden zu ätzen. Dies führt zu einer Grabenstruktur, die an der Oberseite breiter ist, was manchmal als ein T-Graben bezeichnet wird. Beispiele von Vorrichtungen, die eine T-Grabenstruktur verwenden, sind ausführlich in der übertragenen U.S. Patentanmeldung 10/442,670 (Aktenzeichen des Anwalts 18865-131/17732-66850) mit dem Titel "Structure and Method for Forming a Trench MOSFET Having Self-Aligned Features" von Robert Herrick, beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist. Die Zeitdauern für die beiden Hauptätzschritte können derart eingestellt werden, dass die gewünschte Tiefe für jeden Abschnitt des T-Grabens (oberer T-Abschnitt, unterer gerader Seitenwandabschnitt) erzielt wird. Eine zusätzliche Verarbeitung könnte verwendet werden, um die obere Ecke des T-Grabens abzurunden und die Grabenseitenwände zu glätten. Diese zusätzlichen Verarbeitungsschritte könnten beispielsweise umfassen: (1) einen Schritt auf Fluorbasis am Ende der Grabenätzrezeptur, oder (2) ein separates Ätzen auf Fluorbasis bei einem separaten Ätzsystem oder (3) ein Opferoxid oder irgendeine andere Kombination. Ein Schritt einer chemischen mechanischen Planarisierung (CMP von chemical mechanical planarization) könnte verwendet werden, um den oberen wiedereintretenden Abschnitt des Grabenprofils zu entfernen. Ein H2-Ausheilen könnte dazu verwendet werden, beim Runden zu helfen und ein Grabenprofil mit einer günstigeren Steigung herzustellen.
  • Für Hochspannungsanwendungen, bei denen die Gräben die Tendenz haben, tiefer zu sein, gibt es zusätzliche Erwägungen. Beispielsweise aufgrund der tieferen Gräben ist die Siliziumätzrate wichtig, um einen herstellbareren Prozess zu erzeugen. Die Ätzchemikalie für diese Anwendung ist typischerweise eine fluorierte Chemikalie, da die chlorierte Ätzchemikalie zu langsam ist. Auch ist ein Grabenprofil von gerade nach schräg mit glatten Seitenwänden erwünscht. Aufgrund der Tiefe des Grabens muss der Ätzprozess eine ausgezeichnete Selektivität gegenüber der Maskierungsschicht aufweisen. Wenn die Selektivität schlecht ist, dann ist eine dickere Maskenschicht erforderlich, was das Gesamtaspektverhältnis des Merkmals erhöht. Eine Seitenwandpassivierung ist ebenfalls sehr kritisch; ein feines Gleichgewicht muss erzielt werden. Zu viel Seitenwandpassivierung wird bewirken, dass der Boden des Grabens bis zu dem Punkt eng wird, an dem er sich verschließt, zu wenig Seitenwandpassivierung wird zu einer Erhöhung des lateralen Ätzens führen.
  • In einer Ausführungsform wird ein tiefer Grabenätzprozess bereitgestellt, der all diese Anforderungen optimal ins Gleichgewicht bringt. Gemäß dieser Ausführungsform, die in 42E gezeigt ist, umfasst der Ätzprozess eine Chemikalie auf Fluorbasis mit an- oder absteigendem O2, an- oder absteigender Leistung und/oder an- oder absteigendem Druck. Eine beispielhafte Ausführungsform verwendet einen SF6/O2-Ätzschritt auf eine Weise, die ein Ätzprofil und eine Siliziumätzrate während des gesamten Ätzens aufrechterhält. Durch Erhöhen des O2 kann das Ausmaß an Seitenwandpassivierung während des gesamten Ätzens gesteuert werden, um ein erhöhtes seitliches Ätzen (im Fall von zu wenig Passivierung) zu vermeiden, oder ein Einquetschen des Bodens des Grabens (im Fall von zu viel Passivierung) zu vermeiden. Beispiele der Verwendung eines Ätzens auf Fluorbasis mit an- oder absteigenden Oxidgasströmungen sind ausführlich in dem übertragenen U.S. Patent Nr. 6,680,232 mit dem Titel "Integrated Circuit Trench Etch with Incremental Oxygen Flow" von Grebs et al. beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist. Das Erhöhen der Leistung und des Drucks wird beim Steuern der Ionenflussdichte und beim Aufrechterhalten der Siliziumätzrate helfen. Wenn die Siliziumätzrate während des Ätzens signifikant abnimmt, wenn der Graben tiefer geätzt wird, wird die Gesamtätzzeit zunehmen. Dies wird zu einem geringeren Waferdurchsatz für den Prozess auf der Ätzanlage führen. Auch kann ein Erhöhen des O2 beim Steuern der Selektivität gegenüber dem Maskierungsmaterial helfen. Ein beispielhafter Prozess gemäß dieser Ausführungsform für Gräben, die tiefer sind als z.B. 10 μm, kann eine O2-Strömungsrate von 3 bis 5 sccm pro Minute bei einem Leistungspegel von 10–20 Watt pro Minute und einem Druckpegel von 2–3 mT pro Minute aufweisen.
  • Eine alternative Ausführungsform eines tiefen Grabenätzprozesses verwendet eine aggressivere Chemikalie auf Fluorbasis wie etwa NF3. Da NF3 stärker reagiert als SF6 für Siliziumätzen, könnte eine erhöhte Siliziumätzrate mit einem NF3-Prozess erzielt werden. Es kann sein, dass zusätzliche Gase zur Seitenwandpassivierung und Profilsteuerung hinzugefügt werden müssen.
  • In einer anderen Ausführungsform folgt einem NF3-Ätzschritt ein SF6/O2-Prozess. Gemäß dieser Ausführungsform wird der NF3-Schritt dazu verwendet, den Großteil der Grabentiefe mit einer hohen Siliziumätzrate zu ätzen. Anschließend wird der SF6/O2-Ätzschritt verwendet, um die vorhandene Grabenseitenwand zu passivieren und den restlichen Abschnitt der Grabentiefe zu ätzen. Bei einer Abwandlung dieser in 42F gezeigten Ausführungsform werden NF3- und SF6/O2-Ätzschritte auf eine abwechselnde Weise durchgeführt. Dies ergibt einen Prozess mit einer höheren Siliziumätzrate als ein gerader SF6/O2-Prozess. Er gleicht zwischen einem Schritt mit schneller Ätzrate (NF3) und einem Schritt aus, der eine Seitenwandpassivierung zur Profilsteuerung erzeugt (SF6/O2). Der Ausgleich der Schritte steuert die Seitenwandrauheit. Es kann auch ein Bedarf bestehen, das O2, die Leistung und den Druck für den SF6/O2-Abschnitt des Ätzens zu erhöhen, um die Siliziumätzrate aufrechtzuerhalten und um genug Seitenwandpassivierung zu erzeugen und somit beim Steuern des Ätzprofils zu helfen. Fachleute werden feststellen, dass die verschiedenen in Verbindung mit den obigen Ausführungsformen beschriebenen Prozessschritte auf unterschiedliche Weisen kombiniert werden können, um die optimale Grabenätzverarbeitung zu erzielen. Es ist zu verstehen, dass diese Grabenätzprozesse für jeden der Gräben in irgendeiner der hierin beschriebenen Leistungsvorrichtungen sowie für jede andere Art von Graben, die in anderen Arten von integrierten Schaltkreisen verwendet wird, angewandt werden können.
  • Vor dem Grabenätzprozess wird eine Grabenätzmaske auf der Oberfläche des Siliziums gebildet und strukturiert, um Flächen, die mit einem Graben versehen sind, freizulegen. Wie es in 43A gezeigt ist, ätzt in einer typischen Vorrichtung das Grabenätzen zunächst durch eine Schicht aus Nitrid 4305 und eine andere dünne Schicht aus Pad-Oxid 4303, bevor es das Siliziumsubstrat ätzt. Nachdem der Graben während der Bildung einer Oxidschicht in dem Graben gebildet worden ist, kann Pad-Oxid 4303 auch am Rand des Grabens wachsen, was die darüber liegende Nitridschicht hebt. Dies führt zu einer so genannten "Bird's Beak"-Struktur 4307, da das Pad-Oxid stellenweise nahe des Grabenrandes unter die Nitridschicht 4305 wächst. Der Source-Bereich, der anschließend neben den Grabenrand unter dem Pad-Oxid mit der Bird's-Beak-Struktur gebildet wird, wird in der Nähe des Grabens flacher sein. Dies ist sehr unerwünscht. Um den Bird's-Beak-Effekt zu beseitigen, wird in einer Ausführungsform, die in 43B gezeigt ist, eine Schicht aus nicht oxidierendem Material, wie etwa Polysilizium 4309, als Schicht zwischen Nitridschicht 4305 und Pad-Oxid 4303 angeordnet. Eine Poly-Schicht 4309 verhindert, dass das Pad-Oxid 4303 während der nachfolgenden Grabenoxidbildung weiter oxidiert. In einer anderen Ausführungsform, die in 44A gezeigt ist, wird nach dem Ätzen durch die Nitridschicht 4405 und das Pad-Oxid 4403, das die Grabenöffnung definiert, eine dünne Schicht aus nicht oxidierendem Material 4405-1, wie etwa Nitrid, auf der Oberflächenstruktur gebildet. Die Schutzschicht 4405-1 wird dann von den horizontalen Oberflächen entfernt, wobei Abstandshalter entlang der vertikalen Ränder der Nitrid-Pad-Oxid-Struktur zurückbleiben, wie es in 44B gezeigt ist. Die Nitridabstandshalter schützen das Pad-Oxid 4403 vor weiterer Oxidation während nachfolgender Schritte, wobei der Bird's-Beak-Effekt verringert wird. In einer alternativen Ausführungsform können zur Verringerung des Grades irgendwelcher Bird's-Beak-Bildung beide Ausführungsformen, die in den 43B und 44B gezeigt sind, kombiniert werden. Das heißt eine Schicht aus Polysilizium kann als Schicht zwischen Pad-Oxid und dem darüber liegenden Nitrid zusätzlich zu den Abstandshaltern, die aus den in Verbindung mit den 44A und 44B beschriebenen Prozessen resultieren, angeordnet werden. Andere Abwandlungen sind möglich, die beispielsweise das Hinzufügen einer anderen Schicht (z.B. Oxid) oben auf dem Nitrid umfassen, um bei der Nitridselektivität zu helfen, während Siliziumgräben geätzt werden.
  • Wie es oben in Verbindung mit verschiedenen Transistoren mit abgeschirmten Gate-Strukturen beschrieben wurde, isoliert eine Schicht aus dielektrischem Material die Abschirmelektrode vor der Gate-Elektrode. Diese Zwischenelektroden-Dielektrikumschicht, die manchmal als das Zwischen-Poly-Dielektrikum oder IPD bezeichnet wird, muss auf eine robuste und zuverlässige Weise gebildet werden, so dass sie der Potentialdifferenz standhalten kann, die zwischen der Abschirmelektrode und der Gate-Elektrode vorhanden sein kann. Mit erneutem Bezug auf die 31E, 31F und 31G ist ein vereinfachter Ablauf für die relevanten Verarbeitungsschritte gezeigt. Nach dem Rückätzen des Abschirm-Polys 3111 innerhalb des Grabens (31E) wird die Abschirmdielektrikumschicht 3108 auf das gleiche Niveau wie das Abschirm-Poly 3111 rückgeätzt (31F). Anschließend wird eine Gate-Dielektrikumschicht 3108a auf der oberen Oberfläche des Siliziums gebildet, wie es in 31G gezeigt ist. Bei diesem Schritt wird die IPD-Schicht gebildet. Ein Artefakt dieses Abschirmdielektrikum-Vertiefungsätzens ist die Bildung von flachen Mulden auf der oberen Oberfläche des Abschirmdielektrikums, die auf beiden Seiten der Abschirmelektrode verbleiben. Dies ist in 45A gezeigt. Die resultierende Struktur mit der ungleichmäßigen Topografie kann Anpassungsprobleme hervorrufen, insbesondere mit nachfolgenden Füllschritten. Um derartige Probleme zu beseitigen, werden verschiedene Verfahren zum Bilden des IPD vorgestellt.
  • Gemäß einer Ausführungsform wird nach dem Abschirmdielektrikum-Vertiefungsätzen eine polykristalline Silizium-(Poly-)Auskleidung 4508P, wie es in 45B gezeigt ist, unter Verwendung von beispielsweise einem Prozess einer chemischen Abscheidung aus der Dampfphase bei niedrigem Druck (LPCVD-Prozess) abgeschieden. Alternativ kann die Poly-Auskleidung 4508P nur über dem Abschirm-Poly und dem Abschirmdielektrikum gebildet und Grabenseitenwände im Wesentlichen frei von Poly belassen werden, indem ein selektiver Aufwachsprozess für Poly oder kollimiertes Sputtern von Poly verwendet wird. Anschließend wird die Poly-Auskleidung 4508P oxidiert, wobei sie in Siliziumdioxid umgewandelt wird. Dies kann durch einen herkömmlichen thermischen Oxidationsprozess durchgeführt werden. In der Ausführungsform, in der kein Poly an den Grabenseitenwänden gebildet wird, bildet dieser Oxidationsprozess auch eine Gate-Dielektrikumschicht 4508G. Ansonsten wird nach dem Ätzen der oxidierten Poly-Schicht von den Seitenwänden des Grabens eine dünne Schicht aus Gate-Dielektrikum 4508G gebildet und der verbleibende Grabenhohlraum wird mit Gate-Elektrode 4510 gefüllt, wie es in 45C gezeigt ist. Ein Vorteil dieses Prozesses ist, dass Poly sich auf eine sehr anpassungsfähige Weise abscheidet. Dies minimiert Leerräume und andere Defekte und schafft eine gleichmäßigere Oberfläche, sobald das Poly oben auf dem Abschirmdielektrikum und der Abschirmelektrode abgeschieden ist. Das Ergebnis ist eine verbesserte IPD-Schicht, die robuster und zuverlässiger ist. Durch Auskleiden der Grabenseitenwände und der benachbarten Siliziumoberflächen mit Polysilizium vor der Oxidation bewirkt der anschließende Oxidationsschritt weniger Mesa-Verbrauch und minimiert eine unerwünschte Erweiterung des Grabens.
  • In einer alternativen Ausführungsform, von der vereinfachte Querschnittsansichten in den 46A, 46B und 46C gezeigt sind, ist der Hohlraum innerhalb des Grabens, der aus dem Abschirm-Poly-Vertiefungsätzen resultiert, mit einem dielektrischen Füllmaterial 4608F gefüllt, das eine ähnliche Ätzrate wie die Ätzrate des Abschirmdielektrikums 4608S aufweist. Dieser Schritt kann unter Verwendung von irgendeinem Prozess der Prozesse hochdichte Plasma-(HDP-) Oxidabscheidung, chemische Abscheidung aus der Dampfphase (CVD) oder Spin-On-Glass-(SOG) gefolgt von einem Planarisierungsschritt ausgeführt werden, um eine planare Oberfläche an der Oberseite des Grabens zu erhalten. Dielektrisches Füllmaterial 4608F und Abschirmdielektrikummaterial 4608S werden dann gleichmäßig rückgeätzt, so dass eine Schicht aus Isoliermaterial mit der empfohlenen Dicke über der Abschirmelektrode 4611 verbleibt, wie es in 46B gezeigt ist. Die Grabenseitenwände werden dann mit Gate-Dielektrikum ausgekleidet, wonach der verbleibende Grabenhohlraum mit der Gate-Elektrode gefüllt wird, wie es in 46C gezeigt ist. Das Ergebnis ist eine stark anpassungsfähige IPD-Schicht, die frei von topografischen Ungleichmäßigkeiten ist.
  • Eine beispielhafte Ausführungsform für ein anderes Verfahren zum Bilden eines IPD mit hoher Qualität ist in den vereinfachten Querschnittsansichten der 47A und 47B gezeigt. Nach der Bildung der Abschirmdielektrikumschicht 4708S innerhalb des Grabens und dem Füllen des Hohlraums mit Abschirm-Poly 4711 wird ein Abschirm-Poly-Rückätzschritt durchgeführt, um den Abschirm-Poly innerhalb des Grabens einzulassen. In dieser Ausführungsform lässt das Abschirm-Poly-Vertiefungsätzen mehr Poly in den Graben, so dass die obere Oberfläche des eingelassenen Abschirm-Polys höher ist als die abschließende Zieltiefe. Die Dicke des Extra-Poly auf der oberen Oberfläche des Abschirm-Polys ist derart entworfen, dass sie annähernd gleich ist wie die Zieldicke des IPD. Dieser obere Abschnitt der Abschirmelektrode wird dann physikalisch oder chemisch verändert, um seine Oxidationsrate weiter zu steigern. Ein Verfahren zum chemischen oder physikalischen Verändern der Elektrode kann durch Ionenimplantation von Fremdstoffen wie etwa Fluor- oder Argonionen in das Polysilizium durchgeführt werden, um die Oxidationsrate der Abschirmelektrode zu steigern. Die Implantation wird vorzugsweise bei null Grad, d.h. senkrecht zur Abschirmelektrode durchgeführt, wie es in 47A gezeigt ist, um die Grabenseitenwände nicht physikalisch oder chemisch zu verändern. Als Nächstes wird das Abschirmdielektrikum 4708S geätzt, um das Dielektrikum von den Grabenseitenwänden zu entfernen. Dieses Abschirmdielektrikum-Vertiefungsätzen bewirkt einen geringfügige Vertiefung in dem verbleibenden Abschirmdielektrikum neben der Abschirmelektrode 4711 (ähnlich wie die, die in 45A gezeigt ist). Diesem folgt ein herkömmlicher Oxidationsschritt, durch den der veränderte obere Abschnitt des Abschirm-Polys 4711 mit einer schnelleren Rate als die Seitenwände des Grabens oxidiert. Dies führt zu der Bildung eines wesentlich dickeren Isolators 4708T über der Abschirmelektrode als entlang der Seitenwände der Siliziumoberfläche des Grabens. Der dickere Isolator 4708T über der Abschirmelektrode bildet das IPD. Das veränderte Poly oxidiert in der Querrichtung und kompensiert auch einige der Mulden, die in der oberen Oberfläche des Abschirmdielektrikums infolge des Abschirmdielektrikum-Vertiefungsätzens gebildet werden. Anschließend werden herkömmliche Schritte ausgeführt, um die Gate-Elektrode in dem Graben zu bilden, was zu der in 47B gezeigten Struktur führt. In einer Ausführungsform wird die Abschirmelektrode verändert, um ein Dickenverhältnis von IPD zu Gate-Oxid im Bereich von 2 zu 1 bis 5 zu 1 zu erhalten. Wenn, als Beispiel, ein Verhältnis von 4 zu 1 ausgewählt ist, werden für ungefähr 2000 Å IPD, die über der Abschirmelektrode gebildet werden, ungefähr 500 Å Gate-Oxid entlang der Grabenseitenwände gebildet.
  • In einer alternativen Ausführungsform wird der physikalische oder chemische Veränderungsschritt nach einem Abschirmdielektrikum-Vertiefungsätzen ausgeführt. Das heißt die Abschirmelektrode 4708S wird geätzt, um das Oxid von den Grabenseitenwänden zu entfernen. Dies legt den oberen Abschnitt der Ab schirmelektrode und das Silizium für ein physikalisches oder chemisches Änderungsverfahren frei, wie es oben beschrieben wurde. Wenn die Grabenseitenwände freigelegt sind, wird der Veränderungsschritt auf horizontale Oberflächen, d.h. nur Silizium-Mesa und Abschirmelektrode, begrenzt. Das Veränderungsverfahren, wie etwa Ionenimplantation von Dotiermitteln, würde bei null Grad (senkrecht zu der Abschirmelektrode) durchgeführt, um die Grabenseitenwand nicht physikalisch oder chemisch zu verändern. Anschließend werden herkömmliche Schritte ausgeführt, um die Gate-Elektrode in dem Graben zu bilden, was zu einem dickeren Dielektrikum über der Abschirmelektrode führt.
  • Eine noch andere Ausführungsform zum Bilden einer verbesserten IPD-Schicht ist in 48 gezeigt. Gemäß dieser Ausführungsform wird eine dicke Isolatorschicht 4808T, die z.B. aus Oxid hergestellt ist, über dem eingelassenen Abschirmoxid 4808S und Abschirmelektrode 4811 gebildet. Der dicke Isolator 4808T wird vorzugsweise gebildet (d.h. "bottom up fill") unter Verwendung solcher gerichteter Abscheidungstechniken, wie hochdichte Plasma-(HDP)-Abscheidung oder plasmaverstärkte Abscheidung aus der Dampfphase (PECVD). Eine gerichtete Abscheidung führt zu der Bildung von einem wesentlich dickeren Isolator entlang der horizontalen Oberflächen (d.h. über der Abschirmelektrode und dem Abschirmoxid) als entlang der vertikalen Oberflächen (d.h. entlang der Grabenseitenwände), wie es in 48 gezeigt ist. Ein Ätzschritt wird anschließend durchgeführt, um das Oxid von den Seitenwänden zu entfernen, wobei ausreichend Oxid über dem Abschirm-Polysilizium belassen wird. Anschließend werden herkömmliche Schritte ausgeführt, um die Gate-Elektrode in dem Graben zu bilden. Ein Vorteil dieser Ausführungsform, welcher ein anderer ist, als ein sich anpassendes IPD zu erhalten, ist, dass der Mesa-Verbrauch und die Grabenerweiterung verhindert werden, da das IPD durch einen Abscheidungsprozess statt durch einen Oxidationsprozess gebildet wird. Ein weiterer Vorteil dieser Technik ist das Abrunden, das an den oberen Ecken des Grabens erhalten wird.
  • In einer anderen Ausführungsform wird nach dem Abschirmdielektrikum und der Abschirm-Poly-Vertiefung eine dünne Schicht Schutzoxid (screen oxide) 4908P innerhalb des Grabens aufgewachsen. Daraufhin wird eine Schicht Siliziumnitrid 4903 abgeschieden, um das Schutzoxid 4908P zu bedecken, wie es in 49A gezeigt ist. Die Siliziumnitridschicht 4903 wird dann anisotrop geätzt, so dass sie von der Bodenoberfläche des Grabens (d.h. über den Abschirm-Poly) aber nicht von den Grabenseitenwänden entfernt wird. Die resultierende Struktur ist in 49B gezeigt. Der Wafer wird dann einer oxidierenden Atmosphäre ausgesetzt, was bewirkt, dass sich ein dickes Oxid 4908T auf der Abschirm-Polysiliziumoberfläche bildet, wie es in 49C gezeigt ist. Da eine Nitridschicht 4903 beständig gegenüber Oxidation ist, tritt entlang der Grabenseitenwände kein signifikantes Oxidwachstum auf. Die Nitridschicht 4903 kann dann durch Nassätzen, unter Verwendung von beispielsweise heißer Phosphorsäure, entfernt werden. Herkömmliche Prozessschritte folgen, um das Gate-Oxid und das Gate-Dielektrikum zu bilden, wie es in 49D gezeigt ist.
  • In manchen Ausführungsformen umfasst das Bilden der IPD-Schicht einen Ätzprozess. Beispielsweise kann für Ausführungsformen, in denen der IPD-Film über Topografie abgeschieden wird, zunächst eine Filmschicht, die viel dicker als die gewünschte abschließende IPD-Dicke ist, abgeschieden werden. Dies wird vorgenommen, um eine planare Filmschicht zu erhalten und somit das konkaves Ausbilden der Ausgangsschicht in den Gräben zu minimieren. Der dickere Film, der den Graben vollständig füllen und sich über die Siliziumoberfläche erstrecken kann, wird dann geätzt, um seine Dicke auf die Ziel-IPD-Schichtdicke zu verringern. Gemäß einer Ausführungsform wird der IPD-Ätzprozess in mindestens zwei Ätzschritten durchgeführt. Der erste Ätzschritt dient dazu, den Film zurück auf die Siliziumoberfläche zu planarisieren. In diesem Schritt ist die Gleichmäßigkeit des Ätzens wichtig. Der zweite Schritt dient dazu, die IPD-Schicht auf die gewünschte Tiefe (und Dicke) innerhalb des Grabens einzulassen. In diesem zweiten Schritt ist die Ätzselektivität des IPD-Films gegenüber Silizium wichtig. Während des Vertiefungsätzschrittes werden das Silizium-Mesa sowie die Silizium-Grabenseitenwand freigelegt, sobald die IPD-Schicht in den Graben eingelassen wird. Jeglicher Verlust von Silizium an dem Mesa beeinflusst die tatsächliche Grabentiefe, und wenn ein T-Graben enthalten wird, wird die Tiefe des T ebenfalls beeinflusst.
  • In einer in 50A gezeigten beispielhaften Ausführungsform wird ein anisotroper Plasmaätzschritt 5002 verwendet, um den IPD-Film herunter bis zur Oberfläche des Siliziums zu planarisieren. Eine beispielhafte Ätzrate für das Plasmaätzen kann 5000 A/min sein. Diesem folgt ein isotropes Nassätzen 5004, um das IPD in den Graben hinein einzulassen. Das Nassätzen wird vorzugsweise unter Verwendung einer gesteuerten Lösung durchgeführt, die auf Silizium selektiv ist, um nicht die Siliziumseitenwand anzugreifen, wenn diese freigelegt ist, und um ein wiederholbares Ätzen vorzusehen und somit eine spezifische Einlasstiefe zu erhalten. Eine beispielhafte Chemie für das Nassätzen kann 6:1 gepufferte Oxid-Ätzung (BOE) sein, die eine Ätzrate von ungefähr 1100 A/min bei 25C erzeugt. Das übertragene U.S. Patent Nr. 6,465,325 für Rodney Ridley, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist, liefert Details für ein beispielhaftes Plasma und Nassätzrezepte, die für diesen Prozess geeignet sind. Der erste Plasmaätzschritt zur Planarisierung führt zu weniger Eindringen der IPD-Schicht über die Gräben, als es ein Nassätzen tun würde. Der zweite Nassätzschritt für das Vertiefungsätzen führt zu einer besseren Selektivität gegenüber Silizium und weniger konkaver Ausbildung an dem Silizium als es mit einem Plasmaätzen erfolgen würde. In einer alternativen Ausführungsform, die in 50B gezeigt ist, wird ein chemisch-mechanischer Planarisierungs-(CMP-)Prozess verwendet, um den IPD-Film herunter bis zu der Siliziumoberfläche zu planarisieren. Diesem folgt ein Nassätzen, um das IPD in den Graben einzulassen. Der CMP-Prozess führt zu weniger Eindringen der IPD-Schicht über den Gräben. Der Nassätzschritt für das Vertiefungsätzen führt zu einer besseren Selektivität gegenüber Silizium und weniger konkaver Ausbildung an dem Silizium, als es mit CMP erfolgen würde. Andere Kombinationen dieser Prozesse sind ebenfalls möglich.
  • Die Bildung einer Isolierschicht mit hoher Qualität ist in anderen Strukturen als dem IPD erwünscht, einschließlich des Grabens und des planaren Gate-Dielektrikums, des Zwischenschicht-Dielektrikums und dergleichen. Das am häufigsten verwendete dielektrische Material ist Siliziumdioxid. Es gibt mehrere Parameter, die einen Oxidfilm mit hoher Qualität definieren. Die primären Attribute sind gleichmäßige Dicke, gute Integrität (geringe Grenzflächenstörstellendich te), hohe elektrische Felddurchbruchfestigkeit und niedrige Leckageniveaus, neben anderen. Einer der Faktoren, der viele von diesen Attributen beeinflusst, ist die Rate, mit der das Oxid aufgewachsen wird. Es ist erwünscht, in der Lage zu sein, die Aufwachsrate des Oxids genau zu steuern. Während der thermischen Oxidation gibt es eine Gasphasenreaktion mit aufgeladenen Partikeln auf der Waferoberfläche. In einer Ausführungsform wird ein Verfahren zum Steuern einer Oxidationsrate implementiert, indem die Ladungspartikel, typischerweise Silizium und Sauerstoff, durch das Anlegen eines äußeren Potentials an den Wafer beeinflusst werden, um die Oxidationsrate zu erhöhen oder zu verringern. Dies unterscheidet sich von der plasmaverstärkten Oxidation darin, dass kein Plasma (mit reaktiven Spezies) über dem Wafer geschaffen wird. Gemäß dieser Ausführungsform wird das Gas auch nicht in Richtung der Oberfläche beschleunigt; es wird lediglich daran gehindert, mit der Oberfläche zu reagieren. In einer beispielhaften Ausführungsform kann eine reaktive Ionenätz-(RIE-)Kammer mit einer Hochtemperaturfähigkeit verwendet werden, um das benötigte Niveau an Energie zu regulieren. Die RIE-Kammer wird nicht zum Ätzen sondern zum Anlegen einer Gleichvorspannung zur Steuerung der Energie, die benötigt wird, um die Oxidation zu verlangsamen und zu stoppen, verwendet. 51 ist ein Flussdiagramm für ein beispielhaftes Verfahren gemäß dieser Erfindung. Zu Beginn wird die RIE-Kammer verwendet, um eine Gleichspannung an den Wafer in einer Testumgebung anzulegen (5100). Nach dem Bestimmen der potentiellen Energie, die benötigt wird, um die Oberflächenreaktion zu unterbinden (5200), wird eine äußere Vorspannung angelegt, die groß genug ist, um zu verhindern, dass Oxidation auftritt (5120). Anschließend kann durch Manipulieren der äußeren Vorspannung, wie durch Pulsgebung oder andere Verfahren, die Oxidationsrate bei selbst äußerst hohen Temperaturen gesteuert werden (5130). Dieses Verfahren erlaubt, die Vorteile einer Hochtemperaturoxidation (besserer Oxidfluss, geringere Spannung, Beseitigung von differierendem Wachstum an verschiedenen Kristallorientierungen usw.) ohne den Nachteil eines schnellen und ungleichmäßigen Wachstums zu erhalten.
  • Obgleich Techniken, wie jene, die oben in Verbindung mit 51 beschrieben wurden, die Qualität der resultierenden Oxidschicht verbessern können, bleibt die Oxidzuverlässigkeit eine Sorge, insbesondere bei Vorrichtungen, die mit einem Trench-Gate versehen sind. Einer der Hauptverschlechterungsmechanismen ist aufgrund der hohen elektrischen Felder an den Grabenecken, die aus örtlichem Ausdünnen des Gate-Oxids an diesen Punkten resultiert. Dies führt zu hohen Gate-Leckageströmen und einer niedrigen Gate-Oxid-Durchbruchspannung. Es ist zu erwarten, dass dieser Effekt noch schwerwiegender wird, wenn Trench-Vorrichtungen weiter skaliert werden, um den Ein-Widerstand zu verringern, und wenn reduzierte Gate-Spannungsanforderungen zu dünneren Gate-Oxiden führen.
  • In einer Ausführungsform werden Probleme mit der Gate-Oxidzuverlässigkeit gelindert, indem dielektrische Materialien mit höherer Dielektrizitätskonstante (Dielektrika mit hohem K) als Siliziumdioxid verwendet werden. Dies lässt eine äquivalente Schwellenspannung und Transkonduktanz mit einem viel dickeren Dielektrikum zu. Gemäß dieser Ausführungsform reduziert das Dielektrikum mit hohem K Gate-Leckage und erhöht die Durchbruchspannung des Gate-Dielektrikums ohne Verschlechterung des Ein-Widerstandes der Vorrichtung oder der Drain-Durchbruchspannung. Materialien mit hohem K, die die erforderliche Wärmestabilität und geeignete Grenzflächenzustandsdichten zeigen, um den Vorrichtungen mit Graben-Gate oder anderen Leistungsvorrichtungen integriert zu werden, umfassen Al2O3, HfO2, AlxHfyOz, TiO2, ZrO2 und dergleichen.
  • Wie es oben besprochen wurde, ist es zur Verbesserung der Schaltgeschwindigkeit eines Leistungs-MOSFET mit einem Trench-Gate erwünscht, die Gate-Drain-Kapazität Cgd des Transistors zu minimieren. Die Verwendung einer dickeren Dielektrikumschicht am Boden des Grabens im Vergleich zu den Grabenseitenwänden ist eines von mehreren oben beschriebenen Verfahren zum Verringern von Cgd. Ein Verfahren zum Bilden einer dicken Bodenoxidschicht umfasst das Bilden einer dünnen Schicht aus Schutzoxid entlang der Seitenwände und des Bodens des Grabens. Die dünne Oxidschicht wird anschließend durch eine Schicht von Oxidation unterbindendem Material, wie etwa Nitrid, bedeckt. Die Nitridschicht wird dann anisotrop geätzt, so dass das gesamte Nitrid dann von der horizontalen Bodenoberfläche des Grabens entfernt wird, aber die Gra benseitenwände mit der Nitridschicht beschichtet bleiben. Nach dem Entfernen des Nitrids von dem Boden des Grabens wird eine Oxidschicht mit der gewünschten Dicke am Boden des Grabens gebildet. Danach wird eine dünnere Kanal-Oxidschicht nach dem Entfernen des Nitrids und des Schutzoxids von den Grabenseitenwänden gebildet. Dieses Verfahren zum Bilden eines dicken Bodenoxids und Abwandlungen davon sind ausführlicher in dem übertragenen U.S. Patent Nr. 6,437,386 für Hurst et al. beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist. Andere Verfahren zum Bilden eines dicken Oxids am Boden eines Grabens, die eine selektive Oxidabscheidung umfassen, sind in dem übertragenen U.S. Patent Nr. 6,444,528 für Murphy beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist.
  • In einer Ausführungsform verwendet ein verbessertes Verfahren zum Bilden von dickem Oxid am Boden eines Grabens einen Prozess einer chemischen Abscheidung aus der Dampfphase unterhalb des Atmosphärendruckes (SACVD). Gemäß diesem Verfahren wird ein beispielhaftes Flussdiagramm, das in 52 gezeigt ist, nach dem Ätzen des Grabens (5210), SACVD verwendet, um einen sich stark anpassenden Oxidfilm (5220) abzuscheiden, indem beispielsweise thermisches Tetraethoxyorthsilan (TEOS) verwendet wird, das den Graben ohne Leerräume in dem Oxid füllt. Der SACVD-Schritt kann bei Unteratmosphärendrücken im Bereich von 100 Torr bis 700 Torr und bei einer beispielhaften Temperatur im Bereich von ungefähr 450°C bis ungefähr 600°C ausgeführt werden. Das Verhältnis von TEOS (in mg/min) zu Ozon (in cm3/min) kann innerhalb des Bereichs von beispielsweise 2 bis 3, vorzugsweise ungefähr 2,4 eingestellt werden. Unter Verwendung dieses Prozesses kann ein Oxidfilm mit einer Dicke irgendwo zwischen ungefähr 2000 Å bis 10.000 Å oder größer gebildet werden. Es ist zu verstehen, dass diese Zahlen allein zu Darstellungszwecken dienen und abhängig von den spezifischen Prozessanforderungen und anderen Faktoren, wie etwa dem Atmosphärendruck der Lage der Fertigungsanlage, variieren können. Die optimale Temperatur kann erhalten werden, indem die Abscheidungsrate mit der Qualität der resultierenden Oxidschicht ins Gleichgewicht gebracht wird. Bei höheren Temperaturen verlangsamt sich die Abscheidungsrate, was die Film schrumpfung verringern kann. Eine derartige Filmschrumpfung kann bewirken, dass sich ein Spalt in dem Oxidfilm in der Mitte des Grabens entlang des Saums bildet.
  • Nachdem der Oxidfilm abgeschieden worden ist, wird er von der Siliziumoberfläche und innerhalb des Grabens zurückgeätzt, um eine relativ flache Oxidschicht mit der gewünschten Dicke am Boden des Grabens zurückzulassen (5240). Dieses Ätzen kann durch einen Nassätzprozess oder eine Kombination aus Nass- und Trockenätzprozessen unter Verwendung von beispielsweise verdünnter HF vorgenommen werden. Da das durch SACVD gebildete Oxid dazu neigt, porös zu sein, absorbiert es nach der Abscheidung Umgebungsfeuchtigkeit. Bei einer bevorzugten Ausführungsform wird ein Verdichtungsschritt 5250 im Anschluss an den Rückätzschritt durchgeführt, um diesen Effekt zu mildern. Eine Verdichtung kann durch eine Temperaturbehandlung bei beispielsweise 1000°C für ungefähr 20 Minuten durchgeführt werden.
  • Ein zusätzlicher Vorteil dieses Verfahrens ist die Fähigkeit, einen Endgraben während des Rückätzschritts des SACVD-Oxids abzumaskieren (Schritt 5230), wobei ein oxidgefüllter Terminierungsgraben zurückbleibt. Das heißt für die verschiedenen Ausführungsformen der oben beschriebenen Terminierungsstrukturen, die einen dielektrikumgefüllten Graben umfassen, kann der gleiche SACVD-Schritt verwendet werden, um den Terminierungsgraben mit Oxid zu füllen. Auch durch Maskieren des Feldterminierungsbereichs während des Rückätzens kann der gleiche SACVD-Verarbeitungsschritt zu der Bildung eines Feldoxids in dem Terminierungsbereich führen, was ansonsten erforderliche Prozessschritte zur Bildung eines thermischen Feldoxids beseitigt. Darüber hinaus liefert dieser Prozess eine zusätzliche Flexibilität, da er ein vollständiges Umarbeiten sowohl der dielektrischen Terminierungsschicht als auch des dicken Bodenoxids in dem Fall, dass es zu weit geätzt worden ist, zulässt, dass Silizium nicht durch den thermischen Oxidationsprozess verbraucht wird, sondern statt dessen an beiden Stellen während der SACVD-Abscheidung vorgesehen wird.
  • In einer anderen Ausführungsform verwendet ein anderes Verfahren zum Bilden eines dicken Oxids am Boden des Grabens einen gerichteten TEOS-Prozess. Gemäß dieser Ausführungsform, von dem ein beispielhaftes Flussdiagramm in 53 gezeigt ist, werden die Anpassungseigenschaften von TEOS mit der gerichteten Natur von plasmaverstärkter chemischer Abscheidung aus der Dampfphase (PECVD) kombiniert, um Oxid selektiv abzuscheiden (5310). Diese Kombination ermöglicht eine höhere Abscheidungsrate auf den horizontalen Oberflächen als den vertikalen Oberflächen. Beispielsweise kann ein Oxidfilm, der unter Verwendung dieses Prozesses abgeschieden wird, eine Dicke von ungefähr 2500 Å am Boden des Grabens und eine durchschnittliche Dicke von ungefähr 800 Å an den Grabenseitenwänden aufweisen. Das Oxid wird dann isotrop geätzt, bis das gesamte Oxid von den Seitenwänden entfernt ist, wobei eine Oxidschicht am Boden des Grabens verbleibt. Der Ätzprozess kann einen Trockenätzschritt 5320 des oberen Oxids gefolgt von einem Schritt eines Nass-Oxid-Ätzens mit gepufferter Ätzung (BOE) 5340 umfassen. Für die hierin beschriebene beispielhafte Ausführungsform verbleibt nach dem Ätzen eine Oxidschicht am Boden des Grabens mit einer Dicke von z.B. 1250 Å, wobei das gesamte Seitenwandoxid entfernt ist.
  • In einer spezifischen Ausführungsform wird ein Trocken-Oxid-Ätzen von oben angewandt, das sich auf die obere Oberfläche der Struktur konzentriert, wobei das Oxid von der oberen Fläche mit einer beschleunigten Rate weggeätzt wird, während das Oxid im Boden des Grabens mit einer stark reduzierten Rate geätzt wird. Diese Art von Ätzen, die hierin als "Nebelätzen" bezeichnet wird, umfasst ein sorgfältiges Ausgleichen der Ätzbedingungen und der Ätzchemikalie, um die gewünschte Selektivität zu erzielen. Bei einem Beispiel wird dieses Ätzen mit einer relativ niedrigen Leistung und einem relativ niedrigen Druck unter Verwendung einer Plasmaätzvorrichtung mit einer oberen Leistungsquelle, wie etwa dem LAM 4400, durchgeführt. Beispielwerte für die Leistung und den Druck können irgendwo in dem Bereich von 200–500 Watt bzw. 250–500 mTorr liegen. Es können unterschiedliche Ätzchemikalien verwendet werden. In einer Ausführungsform ergibt eine Kombination aus einer Fluorchemikalie, z.B. C2F6 und Chlor, mit einem optimalen Verhältnis gemischt, beispielsweise ungefähr 5:1 (z.B. C2F6 mit 190 sccm und CI mit 40 sccm) die gewünschte Selektivität. Die Verwendung von Chlor als Teil einer Oxidätzchemikalie ist unüblich, da Chlor häufiger zum Ätzen von Metall oder Polysilizium verwendet wird und es normalerweise das Ätzen von Oxid unterbindet. Zu den Zwecken dieser Art von selektivem Ätzen funktioniert diese Kombination jedoch gut, da C2F6 das Oxid in der Nähe der oberen Oberfläche aggressiv ätzt, wo die höhere Energie zulässt, dass das C2F6 den Einfluss des Chlors überwindet, während Chlor näher bei dem Grabenboden die Ätzrate verlangsamt. Diesem primären Trockenätzschritt 5320 kann ein Reinigungsätzen 5330 vor dem BOE-Eintauchen 5340 folgen. Es ist zu verstehen, dass die optimale Selektivität gemäß dieser Ausführungsform durch Feinabstimmung des Drucks, der Energie und der Ätzchemikalie erzielt wird, die abhängig von der Plasmaätzmaschine variieren können.
  • Der PECVD/Ätzprozess gemäß dieser Ausführungsform kann ein oder mehrmals wiederholt werden, wenn es erwünscht ist, ein Bodenoxid mit der Zieldicke zu erhalten. Dieser Prozess führt auch zu der Bildung eines dicken Oxids auf der horizontalen Mesa-Oberfläche zwischen Gräben. Dieses Oxid kann geätzt werden, nachdem Polysilizium in den Gräben abgeschieden und auf die Oberfläche zurückgeätzt worden ist, so dass das Grabenbodenoxid vor dem anschließenden Ätzschritt geschützt ist.
  • Andere Verfahren zum selektiven Bilden eines dicken Oxids am Boden des Grabens sind möglich. 54 zeigt ein Flussdiagramm für ein beispielhaftes Verfahren, das eine hochdichte Plasma-(HDP)-Abscheidung verwendet, um das Oxid daran zu hindern, sich auf den Grabenseitenwänden aufzubauen (5410). Eine Eigenschaft der HDP-Abscheidung ist, dass sie ätzt, während sie abscheidet, was zu weniger Oxidaufbau auf den Grabenseitenwänden relativ zu dem Oxid auf dem Grabenboden im Vergleich mit dem gerichteten TEOS-Verfahren führt. Ein Nassätzen (Schritt 5420) kann anschließend angewandt werden, um etwas Oxid von den Seitenwänden zu entfernen oder dieses vollständig zu beseitigen, während ein dickes Oxid auf dem Grabenboden belassen wird. Ein Vorteil dieses Prozesses ist, dass das Profil an der Oberseite des Grabens von dem Graben (5500) weg ansteigt (5510), wie es in 55 gezeigt ist, was eine leerraumfreie Poly-Füllung leichter zu erreichen macht. Ein "Nebelätzen" (Schritt 5430), wie es oben beschrieben ist, kann angewandt werden, um etwas Oxid von der Oberseite vor dem Poly-Füllen wegzuätzen (Schritt 5440), so dass weniger Oxid von der Oberseite nach dem Poly-Ätzen geätzt werden müsste. Der HDP-Abscheidungsprozess kann auch verwendet werden, Oxid zwischen zwei Poly-Schichten in einem Graben mit vergrabenen Elektroden abzuscheiden (z.B. Trench-MOSFETs mit abgeschirmten Gate-Strukturen).
  • Gemäß noch einem anderen in 56 gezeigten Verfahren wird ein selektiver SACVD-Prozess verwendet, um ein dickes Oxid auf dem Grabenboden zu bilden. Dieses Verfahren macht von der Fähigkeit von SACVD Gebrauch, bei einem niedrigeren Verhältnis von TEOS:Ozon selektiver zu werden. Oxid weist eine extrem langsame Abscheidungsrate auf Siliziumnitrid auf, scheidet sich aber leicht auf Silizium ab. Je niedriger das Verhältnis von TEOS zu Ozon ist, desto stärker selektiv wird die Abscheidung. Gemäß diesem Verfahren wird nach dem Ätzen der Gräben (5610) Pad-Oxid auf die Siliziumoberfläche des Graben-Arrays aufgewachsen (5620). Eine dünne Nitridschicht wird anschließend auf dem Pad-Oxid abgeschieden (5630). Dem folgt ein anisotropes Ätzen, um das Nitrid von horizontalen Oberflächen zu entfernen, wobei Nitrid auf den Grabenseitenwänden belassen wird (5640). Anschließend wird ein selektives SACVD-Oxid auf horizontalen Oberflächen, die den Grabenboden umfassen, mit einem Verhältnis von TEOS:Ozon und beispielsweise ungefähr 0,6 bei ungefähr 405°C abgeschieden (5650). Das SACVD-Oxid wird dann wahlweise durch eine Temperaturbehandlung verdichtet (5660). Ein Oxid-Nitrid-Oxid-(ONO-)Ätzen wird im Anschluss daran durchgeführt, um Nitrid und Oxid auf den Seitenwänden des Grabens zu entfernen (5670).
  • Wie es zuvor besprochen wurde, ist ein Grund für die Verwendung einer dickeren Oxidschicht am Boden des Gate-Grabens im Vergleich mit seinen Seitenwänden, Qgd oder die Gate-Drain-Ladung zu verringern, was die Schaltgeschwindigkeit verbessert. Der gleiche Boden schreibt vor, dass die Tiefe des Grabens ungefähr gleich der Tiefe des Wannenübergangs sein sollte, um eine Grabenüberlappung in dem Driftbereich zu minimieren. In einer Ausführungsform verlängert ein Verfahren zum Bilden einer dickeren Dielektrikumschicht am Boden eines Grabens die dickere Dielektrikumschicht bis zu den Seiten des Grabens. Dies macht die Dicke des Bodenoxids unabhängig von der Grabentiefe und der Wannenübergangstiefe und erlaubt, dass der Graben und das Poly innerhalb des Grabens tiefer sein können als der Wannenübergang, ohne Qgd merklich zu erhöhen.
  • Eine beispielhafte Ausführungsform für ein Verfahren zum Bilden einer dicken dielektrischen Bodenschicht gemäß diesem Verfahren ist in den 57 bis 59 gezeigt. 57A veranschaulicht einen vereinfachten und partiellen Querschnitt eines Grabens, der mit einer dünnen Schicht aus Pad-Oxid 5710 und einer Nitridschicht 5720 ausgekleidet ist, nachdem er geätzt worden ist, um nur die Seitenwände des Grabens zu bedecken. Dies ermöglicht es, dass das Ätzen des Pad-Oxids 5710 das Silizium am Boden des Grabens und der oberen Oberfläche des Chips freilegt, wie es in 57B gezeigt ist. Dem folgt ein anisotropes Ätzen des freigelegten Siliziums, was zu einer Struktur führt, wie sie in 58A gezeigt ist, wobei sowohl oberes Silizium als auch das Silizium am Boden des Grabens bis zu der gewünschten Tiefe entfernt worden sind. In einer alternativen Ausführungsform kann das Silizium auf dem oberen Silizium derart maskiert werden, dass während des Siliziumätzens nur der Boden des Grabens geätzt wird. Als Nächstes wird ein Oxidationsschritt durchgeführt, um dickes Oxid 5730 an Stellen, die nicht durch die Nitridschicht 5720 bedeckt sind, aufzuwachsen, was zu der in 58B gezeigten Struktur führt. Die Oxiddicke kann beispielsweise ungefähr 1200 Å bis 2000 Å betragen. Die Nitridschicht 5720 wird anschließend entfernt, und das Pad-Oxid 5710 wird weggeätzt. Das Ätzen des Pad-Oxids wird ein gewisses Ausdünnen des Dicken Oxids 5730 bewirken. Der Rest des Prozesses kann den Standardablauf anwenden, um das Gate-Poly und Wannen- und Source-Übergänge zu bilden, was zu der beispielhaften in 59 gezeigten Struktur führt.
  • Wie es in 59 gezeigt ist, umfasst das resultierende Gate-Oxid eine dicke Bodenschicht 5730, die sich entlang der Seitenwände des Grabens bis über den Wannenübergang im Bereich 5740 erstreckt. In manchen Ausführungsformen, in denen die Kanal-Dotierung in dem Wannenbereich längsseits des Grabens mit einer leichteren Dotierung in der Nähe der Drain-Seite 5740 abgestuft ist, würde dieser Bereich normalerweise eine niedrigere Schwellenspannung im Vergleich mit dem Bereich in der Nähe der Source aufweisen. Ein Verlängern des dickeren Oxids entlang der Seiten des Grabens, das in den Kanal im Bereich 5740 hinein überlappt, würde deshalb nicht die Schwellenspannung der Vorrichtung erhöhen. Das heißt diese Ausführungsform erlaubt ein Optimieren der Wannenübergangstiefe und des Seitenwandoxids, um Qgd zu minimieren, ohne den Ein-Widerstand der Vorrichtung nachteilig zu beeinflussen. Fachleute werden feststellen, dass dieses Verfahren zum Bilden eines dicken Oxids am Boden des Grabens auf die Vielfalt von oben beschriebenen Vorrichtungen angewandt werden kann, welche Vorrichtungen mit dem abgeschirmten Gate, Doppel-Gate in Kombination mit den verschiedenen Ladungsausgleichsstrukturen sowie andere Trench-Gate-Vorrichtungen umfassen.
  • Fachleute werden auch feststellen, dass irgendwelche der obigen Prozesse zum Bilden eines dicken Oxids am Boden eines Grabens und zur IPD in dem Prozess zum Bilden irgendeines der hierin beschriebenen Transistoren mit Trench-Gate angewandt werden können. Andere Abwandlungen für diese Prozesse sind möglich. Beispielsweise in dem in Verbindung mit den 47A und 47B beschriebenen Prozess kann eine chemische oder physikalische Veränderung des Siliziums seine Oxidationsrate steigern. Gemäß einer derartigen beispielhaften Ausführungsform wird eine Halogenionenspezies, z.B. Fluor, Brom usw., unter einem Winkel von Null in das Silizium am Boden des Grabens implantiert. Die Implantation kann mit einer beispielhaften Energie von ungefähr 15 KeV oder weniger mit einer beispielhaften Dosis von größer als 1E14 (z.B. 1E15 bis 5E17) und bei einer beispielhaften Temperatur im Bereich von 900°C bis 1150°C erfolgen. In den mit Halogen implantierten Flächen am Grabenboden wächst Oxid mit einer beschleunigten Rate im Vergleich mit den Grabenseitenwänden auf.
  • Eine Anzahl von oben beschriebenen Trench-Vorrichtungen umfasst eine Grabenseitenwanddotierung zu Ladungsausgleichszwecken. Beispielsweise weisen alle in den 5B und 5C und 6 bis 9A gezeigten Ausführungsformen irgendeine Art von Grabenseitenwand-Dotierungsstruktur auf. Seitenwanddotierungstechniken sind aufgrund von den physikalischen Randbedingungen von schmalen, tiefen Gräben und/oder senkrechter Seitenwand des Grabens in gewisser Weise beschränkt. Gasförmige Quellen oder Implantierungen unter einem Winkel können verwendet werden, um die dotierten Bereiche der Grabenseitenwand zu bilden. In einer Ausführungsform benutzt eine verbesserte Dotierungstechnik für die Grabenseitenwand eine Plasmadotierungstechnologie oder eine Dotierungstechnologie mit gepulstem Plasma. Diese Technologie benutzt eine gepulste Spannung, die an den Wafer angelegt wird, der in einem Plasma von Dotiermittelionen eingeschlossen ist. Die angelegte Spannung beschleunigt die Ionen von dem Kathodenschirm in Richtung und in den Wafer. Die angelegte Spannung ist gepulst und die Dauer wird fortgesetzt, bis die gewünschte Dosis erreicht ist. Diese Technik ermöglicht ein Implantieren von vielen dieser Trench-Vorrichtungen mit anpassungsfähigen Dotierungstechniken. Zusätzlich reduziert der hohe Durchsatz dieses Prozesses die Gesamtkosten des Herstellungsprozesses.
  • Fachleute werden feststellen, dass die Verwendung von Plasmadotierungstechnologie oder Dotierungstechnologie mit gepulstem Plasma nicht auf Graben-Ladungsausgleichsstrukturen begrenzt ist, sondern auch auf andere Strukturen angewandt werden kann, die Trench-Terminierungsstrukturen und Trench-Drain-, Source- oder Body-Verbindungen umfassen. Beispielsweise kann dieses Verfahren dazu verwendet werden, die Grabenseitenwände von Strukturen mit abgeschirmtem Graben zu dotieren, wie etwa jene, die in Verbindung mit den 4D, 4E, 5B, 5C, 6, 7, 8 und 9A beschrieben wurden. Zusätzlich kann diese Technik verwendet werden, um einen gleichmäßig dotierten Kanalbereich zu bilden. Die Eindringung des Verarmungsbereiches in den Kanalbereich (p-Wannen-Übergang), wenn die Leistungsvorrichtung in Sperrrichtung vorgespannt oder betrieben ist, wird durch die Ladungskonzentration auf beiden Seiten des Übergangs gesteuert. Wenn die Dotierungskonzentration in der Epi-Schicht hoch ist, kann eine Verarmung in dem Übergang ein Punch-Through zulassen, um die Durchbruchspannung zu begrenzen, oder eine längere Kanallänge als sie erwünscht ist, um den Ein-Widerstand niedrig zu halten, erfordern. Um die Verar mung in den Kanal zu minimieren, kann eine höhere Kanaldotierungskonzentration erforderlich sein, die bewirken kann, dass der Schwellenwert zunimmt. Da der Schwellenwert durch die Spitzenkonzentration unter der Source in einem Trench-MOSFET bestimmt wird, kann eine gleichmäßige Dotierungskonzentration in dem Kanal einen besseren Ausgleich zwischen Kanallänge und Durchbruch bereitstellen.
  • Andere Verfahren, die angewandt werden können, um eine gleichmäßigere Kanalkonzentration zu erhalten, umfassend das Bilden des Kanalübergangs unter Verwendung eines Epitaxieprozesses, unter Verwendung von Mehrfach-Energieimplantationen und anderen Techniken zum Schaffen eines abrupten Übergangs. Eine andere Technik wendet einen Ausgangswafer mit einer leicht dotierten Deckschicht an. Auf diese Weise wird Kompensation minimiert und Aufwärtsdiffusion kann begrenzt werden, um ein gleichmäßigeres Kanaldotierungsprofil zu schaffen.
  • Eine Graben-Vorrichtung kann Nutzen aus der Tatsache ziehen, dass der Schwellenwert durch die Kanaldotierungskonzentration entlang der Grabenseitenwände festgelegt wird. Ein Prozess, der eine hohe Dotierungskonzentration von den Gräben weg zulässt, während ein niedriger Schwellenwert aufrechterhalten wird, kann helfen, den Punch-Through-Mechanismus zu verhindern. Das Vorsehen der p-Wannen-Dotierung vor dem Gate-Oxidationsprozess erlaubt eine Segregation von p-leitenden Fremdstoffen der Wanne, z.B. Bor, in das Grabenoxid, um die Konzentration in dem Kanal zu verringern, wodurch der Schwellenwert vermindert wird. Wenn dies mit den obigen Techniken kombiniert wird, kann dies eine kürzere Kanallänge ohne Punch-Through ergeben.
  • Manche Leistungsanwendungen erfordern das Messen des Betrags an Strom, der durch den Leistungstransistor fließt. Dies wird typischerweise bewerkstelligt, indem ein Teil des Gesamtvorrichtungsstroms isoliert und gemessen wird, der dann dazu verwendet wird, den Gesamtstrom zu extrapolieren, der durch die Vorrichtung fließt. Der isolierte Teil des Gesamtvorrichtungsstromes fließt durch eine Strommess- oder -detektionsvorrichtung, die ein Signal erzeugt, das die Größe des isolierten Stromes angibt und das dann dazu verwendet wird, den Gesamtvorrichtungsstrom zu bestimmen. Diese Anordnung ist allgemein als Stromspiegel bekannt. Der Strom erfassende Transistor wird gewöhnlich monolithisch mit der Leistungsvorrichtung gefertigt, wobei beide Vorrichtungen ein gemeinsames Substrat (Drain) und Gate teilen. 60 ist ein vereinfachtes Diagramm eines MOSFET 6000 mit einer Strommessvorrichtung 6002. Der Strom, der durch den Haupt-MOSFET 6000 fließt, wird zwischen dem Haupttransistor und dem Strommessabschnitt 6002 proportional zu den aktiven Gebieten eines jeden aufgeteilt. Der Strom, der durch den Haupt-MOSFET 6000 fließt, wird somit berechnet, indem der Strom durch die Messvorrichtung gemessen und er dann mit dem Verhältnis der aktiven Fläche multipliziert wird.
  • Verschiedene Verfahren zum Isolieren der Strommessvorrichtung von der Hauptvorrichtung sind in der übertragenen US-Patentanmeldung NR. 10/315,719 mit dem Titel "Method of Isolating the Current Sense an Power Devices While Maintaining a Continuous Strip Cell" für Yedinak et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist. Ausführungsformen zum Integrieren der Messvorrichtung zusammen mit unterschiedlichen Leistungsvorrichtungen, die jene mit Ladungsausgleichsstrukturen umfassen, werden nachstehend beschrieben. Gemäß einer Ausführungsform wird in einem Leistungstransistor mit Ladungsausgleichsstrukturen und einer monolithisch integrierten Strommessvorrichtung die Strommessfläche vorzugsweise mit der gleichen kontinuierlichen MOSFET-Struktur sowie der Ladungsausgleichsstruktur gebildet. Ohne eine Kontinuität in der Ladungsausgleichsstruktur aufrecht zu erhalten, wird die Durchbruchspannung der Vorrichtung aufgrund einer Fehlanpassung in der Ladung verschlechtert, was dazu führt, dass der spannungstragende Bereich nicht vollständig verarmt wird. 61A zeigt eine beispielhafte Ausführungsform für einen Ladungsausgleichs-MOSFET 6100 mit einer planaren Gate-Struktur und einer isolierten Strommessstruktur 6115. In dieser Ausführungsform umfasst die Ladungsausgleichsstruktur Säulen 6126 entgegengesetzter Leitfähigkeit (in diesem Beispiel p-leitend), die innerhalb eines (n-leitenden) Driftbereichs 6104 gebildet sind. Die p-leitenden Säulen 6126 können beispielsweise als dotierte Polysilizium- oder epi-gefüllte Gräben gebildet sein. Wie es in 61A gezeigt ist, behalten die Ladungsausgleichsstrukturen die Kontinuität unter der Strommessstruktur 6115. Das Messanschlussflächenmetall 6113, das die Fläche der Oberfläche der Strommessvorrichtung 6115 bedeckt, ist von dem Source-Metall 6116 durch den dielektrischen Bereich 6117 getrennt. Es ist zu verstehen, dass Strommessvorrichtungen mit ähnlichen Strukturen mit irgendeiner der anderen hierin beschriebenen Leistungsvorrichtungen integriert werden können. Beispielsweise zeigt 61B ein Beispiel davon, wie eine Strommessvorrichtung mit einem Trench-MOSFET mit abgeschirmtem Gate integriert sein kann, wobei ein Ladungsausgleich erhalten werden kann, indem die Tiefe des Grabens eingestellt und das Abschirm-Poly innerhalb des Grabens vorgespannt wird.
  • Es gibt eine Anzahl von Leistungsanwendungen, bei denen es erwünscht ist, Dioden auf dem gleichen Chip wie der Leistungstransistor zu integrieren. Derartige Anwendungen umfassen eine Temperaturmessung, einen Schutz vor elektrostatischer Entladung (ESD), aktives Klemmen und Spannungsteilung, neben anderen. Zur Temperaturmessung werden beispielsweise ein oder mehrere in Reihe geschaltete Dioden monolithisch mit dem Leistungstransistor integriert, wobei die Anoden- und Kathodenanschlüsse der Diode heraus zu separaten Bond-Pads geführt werden, oder mit monolithischen Steuerschaltkreiskomponenten, die leitende Verbindungen verwenden, verbunden werden. Die Temperatur wird durch die Änderung der Spannung (Vf) in Durchlassrichtung der Diode (oder Dioden) gemessen. Beispielsweise mit einer geeigneten Verbindung mit dem Gate-Anschluss des Leistungstransistors wird die Gate-Spannung, wenn das Vf der Diode mit der Temperatur abfällt, heruntergezogen, was den Strom, der durch die Vorrichtung fließt, verringert, bis die gewünschte Temperatur erreicht ist.
  • 62A zeigt eine beispielhafte Ausführungsform für einen MOSFET 6200A mit Reihen-Temperaturmessdioden. Der MOSFET 6200A umfasst eine Diodenstruktur 6215, bei der dotiertes Polysilizium mit abwechselnder Leitfähigkeit drei Reihen-Temperaturmessdioden bildet. In dieser veranschaulichenden Ausführungsform wendet der MOSFET-Abschnitt der Vorrichtung 6200A p-leitende, epi- gefüllte Ladungsausgleichsgräben an, die Bereiche entgegengesetzter Leitfähigkeit innerhalb eines n-leitenden Epi-Driftbereichs 6204 bilden. Wie es gezeigt ist, behält die Ladungsausgleichsstruktur vorzugsweise eine Kontinuität unter der Temperaturmessdiodenstruktur 6215. Die Diodenstruktur ist oben auf einer Felddielektrikum-(Oxid-)Schicht 6219 oben auf der Oberfläche des Siliziums gebildet. Ein p-leitender Übergangsisolationsbereich 6221 kann wahlweise unter die Dielektrikumschicht 6219 diffundiert sein. Eine Vorrichtung 6200B ohne diesen p-leitenden Übergang ist in 62B gezeigt. Um sicherzustellen, dass Reihen-Dioden, die in Durchlassrichtung vorgespannt sind, erhalten werden, wird ein Kurzschlussmetall 6223 verwendet, um die P/N+ Übergänge kurzzuschließen, die in Sperrrichtung vorgespannt sind. In einer Ausführungsform wird p+ implantiert und über die Übergänge hinweg diffundiert, um eine N+/P/P+/N+ Struktur zu bilden, wobei p+ unter Kurzschlussmetallen 6223 erscheint, um den ohmschen Kontakt zu erhalten. Für die entgegengesetzte Polarität kann N+ ebenfalls über den N/P+ Übergang diffundiert werden, um eine P+/N/N+/P+ Struktur zu bilden. Fachleute werden wieder feststellen, dass diese Art von Temperaturmessdiodenstruktur in irgendeiner der vorhergehenden Leistungsvorrichtungen in Kombination mit vielen anderen hierin beschriebenen Merkmalen angewandt werden kann. 62C zeigt beispielsweise einen MOSFET 6200C mit einer Struktur mit abgeschirmtem Trench-Gate, bei der das Abschirm-Poly zum Ladungsausgleich verwendet werden kann.
  • In einer anderen Ausführungsform wird durch Anwenden ähnlicher Isolationstechniken, wie sie in Vorrichtung 6200 für Temperaturmessdioden gezeigt sind, ein asymmetrischer ESD-Schutz implementiert. Für ESD-Schutzzwecke wird ein Ende der Diodenstruktur elektrisch mit dem Source-Anschluss und das andere Ende mit dem Gate-Anschluss der Vorrichtung verbunden. Alternativ wird ein symmetrischer ESD-Schutz erhalten, indem N+/P/N+ Übergänge Rückseite an Rückseite kurzgeschlossen werden, wie es in den 63A und 63B gezeigt ist. Der in 63A gezeigte beispielhafte MOSFET 6300A wendet eine planare Gate-Struktur an und benutzt Säulen entgegengesetzter Leitfähigkeit zum Ladungsausgleich, wohingegen der in 63B gezeigte beispielhafte MOSFET 6300B eine Trench-Gate-Vorrichtung mit einer abgeschirmten Gate-Struktur ist.
  • Um Ungleichmäßigkeiten im Ladungsausgleich zu verhindern, ist die Ladungsausgleichsstruktur unter dem Gate-Pad-Metall und irgendwelchen anderen Steuerelementanschlussflächen fortgesetzt.
  • Beispielhafte ESD-Schutzschaltkreise sind in den 64A bis 64D gezeigt, wobei die Hauptvorrichtung, deren Gate durch die oben beschriebenen Diodenstrukturen geschützt ist, irgendeine der hierin beschriebenen Leistungsvorrichtungen sein kann, die irgendeine der Ladungsausgleichstechniken oder andere Techniken verwendet. 64A zeigt ein vereinfachtes Diagramm für einen asymmetrischen isolierten Poly-Dioden-ESD-Schutz, wohingegen 64B einen normalen Rückseite-an-Rückseite-isolierten Poly-Dioden-ESD-Schutzschaltkreis zeigt. Der in 64C gezeigte ESD-Schutzschaltkreis verwendet einen NPN-Transistor für ein BVcer-Snap-Back. Das Subscript "cer" in BVcer bezieht sich auf einen Bipolar-Transistor mit einem in Sperrrichtung vorgespannten Kollektor-Emitter-Übergang, bei dem eine Verbindung mit der Basis einen Widerstand verwendet, um den Basisstrom zu steuern. Ein niedriger Widerstand bewirkt, dass der größte Teil des Emitterstroms durch die Basis entfernt wird, wobei verhindert wird, dass der Emitter-Basis-Übergang einschaltet, das heißt Minoritätsladungsträger zurück in den Kollektor injiziert werden. Der Einschaltzustand kann durch den Widerstandswert eingestellt werden. Wenn Ladungsträger zurück in den Kollektor injiziert werden, kann die zu tragende Spannung zwischen dem Emitter und dem Kollektor vermindert werden – ein Phänomen, das als "Snap-Back" bezeichnet wird. Der Strom, bei dem das BVcer-Snap-Back ausgelöst wird, kann festgelegt werden, indem der Wert des Basis-Emitter-Widerstandes RBE eingestellt wird. 64D zeigt einen ESD-Schutzschaltkreis, der einen siliziumgesteuerten Gleichrichter oder SCR und eine Diode verwendet, wie es gezeigt ist. Indem eine Gate-Kathoden-Kurzschlussstruktur verwendet wird, kann der Auslösestrom gesteuert werden. Die Diodendurchbruchspannung kann verwendet werden, um die Spannung, bei der der SCR umschaltet, zu verschieben. Die monolithische Diodenstruktur, wie sie oben beschrieben ist, kann in jedem von diesen und anderen ESD-Schutzschaltkreisen angewandt werden.
  • Bei manchen Leistungsanwendungen ist eine wichtige Leistungskennlinie einer Leistungsschaltvorrichtung ihr Ersatzreihenwiderstand oder ESR (equivalent series resistance), der ein Maß der Impedanz des Schaltanschlusses oder Gates ist. Beispielsweise in synchronen Tiefsitzstellern, die Leistungs-MOSFETs verwenden, hilft ein niedrigeres ESR, Schaltverluste zu vermindern. Im Fall von Trench-Gate-MOSFETs wird deren Gate-ESR zum großen Teil durch die Abmessungen der mit Polysilizium gefüllten Gräben bestimmt. Die Länge der Gate-Gräben kann beispielsweise durch Packungseinschränkungen begrenzt werden, wie etwa die minimale Größe des Drahtbondpads. Es ist bekannt, dass ein Aufbringen eines Silizidfilms auf Polysilizium den Widerstand des Gates senkt. Das Implementieren eines silizierten Polys in Trench-MOSFETs stellt jedoch eine Anzahl von Herausforderungen. In typischen planaren, diskreten MOS-Strukturen kann das Gate-Poly siliziert werden, nachdem die Übergänge implantiert und auf ihre jeweiligen Tiefen hineingetrieben worden sind. Für Trench-Gate-Vorrichtungen, bei denen das Gate-Poly eingelassen ist, wird das Aufbringen eines Silizids komplizierter. Die Verwendung eines herkömmlichen Silizids begrenzt die maximale Temperatur, der ein Wafer einer Nach-Silizidbehandlung ausgesetzt werden kann, auf ungefähr weniger als 900°C. Dies stellt eine signifikante Einschränkung beim Stadium des Fertigungsprozesses dar, wenn Diffusionsbereiche, wie etwa Sourcen, Drains und Wannen gebildet werden. Das typischste Metall, das für Silizide verwendet wird, ist Titan. Andere Metalle, wie etwa Wolfram, Tantal, Kobalt und Platin können ebenfalls verwendet werden, was eine Nach-Silizidbehandlung mit höherem Wärmebudget zulässt, was wiederum eine größere Verarbeitungsbreite bietet. Der Gate-ESR kann auch durch verschiedene Layouttechniken verringert werden.
  • Nachstehend sind verschiedene Ausführungsformen zum Bilden von Leistungsschaltvorrichtungen mit Ladungsausgleich und niedrigerem ESR beschrieben. In einer in 65 gezeigten Ausführungsform umfasst ein Prozess 6500 das Bilden von Gräben mit einer unteren Elektrode, die an einem unteren Abschnitt des Grabens zu Abschirmungs- und/oder Ladungsausgleichszwecken gebildet ist (Schritt 6502). Dem folgt ein Abscheiden und Ätzen einer IPD-Schicht (Schritt 6504). Die IPD-Schicht kann durch bekannte Prozesse gebildet werden. Alterna tiv kann irgendeiner der oben in Verbindung mit den 45 bis 50 beschriebenen Prozessen zur Bildung der IPD-Schicht verwendet werden. Als Nächstes wird eine obere Elektrode oder ein Gate-Poly unter Verwendung bekannter Prozesse bei Schritt 6506 abgeschieden und geätzt. Dem folgt ein Implantieren und Eintreiben der Wannen- und Source-Bereiche (Schritt 6508). Nach Schritt 6508 wird Silizid auf das Gate-Poly bei Schritt 6510 aufgebracht. Dem folgt anschließend eine Abscheidung und Planarisierung eines Dielektrikums bei Schritt 6512. In einer Abwandlung dieses Prozesses wird Schritt 6512, bei dem das dielektrische Feld abgeschieden und planarisiert wird, zuerst durchgeführt, und anschließend werden Kontaktlöcher geöffnet, um die Source/den Body und das Gate zu erreichen, wonach Silizidkontakte gebildet werden. Diese beiden Ausführungsformen beruhen darauf, dass der starke Body-Implantationsbereich durch ein Ausheilen bei niedriger Temperatur aktiviert wird, die niedriger ist als der Silizidfilmübergangspunkt.
  • In einer anderen Ausführungsform wird das Poly-Gate durch ein Metall-Gate ersetzt. Gemäß dieser Ausführungsform wird das Metall-Gate durch Abscheiden von z.B. Ti unter Verwendung einer kollimierten Quelle gebildet, um die Füllfähigkeit in einer Trench-Struktur zu verbessern. Nach dem Aufbringen des Metall-Gates und sobald die Übergänge implantiert und eingetrieben worden sind, umfassen Wahlmöglichkeiten für Dielektrika HDP und TEOS, um das Gate von den Source/Body-Kontakten zu isolieren. In alternativen Ausführungsformen wird ein Damascene, oder Doppel-Damascene-Ansatz mit verschiedenen Wahlmöglichkeiten für Metall von Aluminium- bis Kupfer-Deckmetallen verwendet, um den Gate-Anschluss zu bilden.
  • Das Layout des Gate-Leiters kann auch den Gate-ESR und die gesamte Schaltgeschwindigkeit der Vorrichtung beeinflussen. In einer anderen in den 66A und 66B gezeigten Ausführungsform kombiniert eine Layouttechnik rechtwinklige silizierte Oberflächen-Poly-Streifen mit einem eingelassenen Trench-Poly, um den Gate-ESR zu vermindern. In 66A ist eine stark vereinfachte Vorrichtungsstruktur 6600 gezeigt, bei der sich eine silizidbeschichtete Poly-Leitung 6604 entlang der Oberfläche des Siliziums rechtwinklig zu den Trench-Streifen 6602 erstreckt. 66B veranschaulicht eine vereinfachte Querschnittsansicht der Vorrichtung 6600 entlang der Achse AA'. Eine silizierte Poly-Leitung 6604 kontaktiert das Gate-Poly an Schnittpunkten mit Gräben. Mehrfache silizierte Poly-Leitungen 6604 können sich oben auf der Siliziumoberfläche erstrecken, um den spezifischen Widerstand der Gate-Elektrode zu verringern. Diese und andere Layouttechniken, die beispielsweise durch Prozesse mit zwei oder mehr Verbindungsschichten möglich gemacht werden, können angewandt werden, um den Gate-ESR in irgendeiner der hierin beschriebenen Trench-Gate-Vorrichtungen zu verbessern.
  • Schaltkreisanwendungen
  • Mit der drastischen Reduktion des Ein-Widerstandes der Vorrichtung, wie sie beispielsweise durch die verschiedenen hierin beschriebenen Vorrichtungen und Verarbeitungstechniken geschaffen wird, kann die Chipfläche, die von der Leistungsvorrichtung eingenommen wird, verringert werden. Infolgedessen wird eine monolithische Integration dieser Hochspannungsvorrichtungen mit einer Niederspannungs-Logik- und Steuerschaltung praktikabler. In typischen Schaltkreisanwendungen umfassen diese Funktionen, die auf demselben Chip wie der Leistungstransistor integriert werden können, eine Leistungssteuerungs-, Mess-, Schutz- und Schnittstellenschaltung. Eine wichtige Erwägung bei der monolithischen Integration von Leistungsvorrichtungen mit anderer Schaltung ist die Technik, die verwendet wird, um die Hochspannungs-Leistungsvorrichtungen vor der Niederspannungs-Logik- oder Steuerschaltung elektrisch zu isolieren. Es gibt eine Anzahl von bekannten Ansätzen, um dies zu erzielen, die eine Übergangsisolation, eine dielektrische Isolation, Silizium-auf-Isolator und dergleichen umfassen.
  • Nachstehend wird eine Anzahl von Schaltkreisanwendungen für ein Leistungsschalten beschrieben, wobei die verschiedenen Schaltungsbauelemente auf dem gleichen Chip bis zu variierenden Graden integriert sein können. 67 zeigt einen synchronen Tiefsetzsteller (DC-DC-Wandler), der Niederspannungsvorrichtungen erfordert. In dieser Schaltung ist n-Kanal-MOSFET Q1, der üblicher weise als der "highseitige Schalter" bezeichnet wird, derart konstruiert, dass er einen moderat niedrigen Ein-Widerstand, aber eine schnelle Schaltgeschwindigkeit aufweist, um die Leistungsverluste zu minimieren. MOSFET Q2, der üblicherweise als der lowseitige Schalter bezeichnet wird, ist derart konstruiert, dass er einen sehr niedrigen Ein-Widerstand und eine moderat hohe Schaltgeschwindigkeit aufweist. 68 zeigt einen anderen DC-DC-Wandler, der für Mittel- bis Hochspannungsvorrichtungen geeignet ist. In diesem Schaltkreis zeigt die Hauptschaltvorrichtung Qa eine schnelle Schaltgeschwindigkeit und eine hohe Blockierspannung. Da dieser Schaltkreis einen Transformator verwendet, fließt ein niedriger Strom durch den Transistor Qa, der zulässt, dass er einen moderat niedrigen Ein-Widerstand aufweist. Für den synchronen Gleichrichter Qs kann ein MOSFET mit niedrigem bis sehr niedrigem Ein-Widerstand, schneller Schaltgeschwindigkeit, sehr niedriger Rückwärts-Erholungsladung und niedriger Zwischenelektrodenkapazität verwendet werden. Andere Ausführungsformen und Verbesserungen an derartigen DC-DC-Wandlern sind ausführlich in der übertragenen U.S. Patentanmeldung Nr. 10/222,481 (Aktenzeichen des Anwalts 18865-91-1/17732-51430) mit dem Titel "Method and Circuit for Reducing Losses in DC-DC Converters" von Elbanhawy beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • Eine jede der oben beschriebenen verschiedenen Leistungsvorrichtungsstrukturen kann verwendet werden, um die MOSFETs in Wandlerschaltkreisen der 67 und 68 zu implementieren. Der Doppel-Gate-MOSFET von dem in 4A gezeigten Typ ist beispielsweise eine Art von Vorrichtung, die besondere Vorteile bietet, wenn sie beim Implementieren von synchronen Tiefsetzstellern verwendet wird. In einer Ausführungsform zieht ein spezielles Ansteuerungsschema Nutzen aus all den Merkmalen, die von dem Doppel-Gate-MOSFET geboten werden. Ein Beispiel dieser Ausführungsform ist in 69 gezeigt, wobei ein erster Gate-Anschluss G2 des highseitigen MOSFET Q1 ein Potential aufweist, das durch den Schaltkreis bestimmt ist, der aus Diode D1, Widerständen R1 und R2 und Kondensator C1 hergestellt ist. Das feste Potential an Gate-Elektrode G2 von Q1 kann für das beste Qgd eingestellt werden, um die Schaltzeit des Transistors zu optimieren. Der zweite Gate-Anschluss G1 des highseiti gen Schalttransistors Q1 empfängt das normale Gate-Ansteuerungssignal von einem pulsweitenmodulierten (PWM) Controller/Treiber (nicht gezeigt). Die zwei Gate-Elektroden des lowseitigen Schalttransistors Q2 werden ähnlich angesteuert, wie es gezeigt ist.
  • In einer alternativen Ausführungsform, von der ein Beispiel in 70A gezeigt ist, werden beide Gate-Elektroden des highseitigen Schalters separat angesteuert, um das Leistungsvermögen des Schaltkreises weiter zu optimieren. Gemäß dieser Ausführungsform treiben unterschiedliche Wellenformen die Gate-Anschlüsse G1 und G2 des highseitigen Schalters Q1, um die beste Schaltgeschwindigkeit während der Übergänge und den besten Ein-Widerstand RDSon während des Rests des Zyklus zu erzielen. In dem gezeigten Beispiel liefert eine Spannung Va von ungefähr 5 Volt während des Schaltens eine sehr gute Qgd an das Gate des highseitigen Schalters Q1, was zu einer hohen Schaltgeschwindigkeit führt, aber RDSon vor und nach den Übergängen td1 und td2 befindet sich nicht an seinem niedrigen Wert. Dies beeinflusst jedoch nicht die Arbeitsweise des Schaltkreises nachteilig, das während des Schaltens RDSon kein signifikanter Verlustbeiträger ist. Um den niedrigsten RDSon während des Rests der Impulsdauer sicherzustellen, wird das Potential Vgl an Gate-Anschluss G2 auf eine zweite Spannung Vb, die höher ist als Va, während des Zeitraums tp gesteuert, wie es in dem Zeitablaufdiagramm von 70B gezeigt ist. Dieses Ansteuerungsschema ergibt den optimalen Wirkungsgrad. Abwandlungen dieser Ansteuerungsschemata sind ausführlich in der übertragenen U.S. Patentanmeldung Nr. 10/686,859 (Aktenzeichen des Anwalts 17732-66930) mit dem Titel "Driver for Dual Gate MOSFETs" von Elbanhawy beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • Verpackungstechnologien
  • Eine wichtige Erwägung für alle Leistungshalbleitervorrichtungen ist das Gehäuse oder Package, das dazu verwendet wird, die Vorrichtung mit dem Schaltkreis zu verbinden. Der Halbleiter-Chip wird typischerweise an einer Metallanschlussfläche unter Verwendung von entweder Metallverbindungsschichten, wie etwa Lot oder metallgefüllten Epoxydklebstoffen befestigt. Drähte werden üblicherweise mit der oberen Oberfläche des Chips gebondet und dann an Leiter, die durch den vergossenen Körper vorragen. Die Anordnung wird dann an einer Leiterplatte montiert. Das Gehäuse stellt sowohl elektrische als auch thermische Verbindungen zwischen dem Halbleiter-Chip und dem elektronischen System und seiner Umgebung bereit. Niedriger parasitäre Widerstand, Kapazität und Induktivität sind erwünschte elektrische Merkmale für das Gehäuse, die eine bessere Schnittstelle mit dem Chip ermöglichen.
  • Es sind Verbesserungen an der Verpackungstechnologie vorgeschlagen worden, die einen Fokus auf das Verringern des Widerstandes und der Induktivität in dem Package legen. In bestimmten Verpackungstechnologien sind Lötkugeln oder Kupfererhebung auf der relativ dünnen (z.B. 2–5 μm) Metalloberfläche des Chips verteilt. Durch Verteilen der Metallanschlüsse auf der Metalloberfläche mit großer Fläche wird der Stromweg in dem Metall kürzer eingerichtet und der Metallwiderstand verringert. Wenn die mit Höckern versehene Seite des Chips mit einem Kupfer-Trägerstreifen oder mit den Kupferleiterbahnen auf einer Leiterplatte verbunden wird, ist der Widerstand der Leistungsvorrichtung in Vergleich mit einer drahtgebondeten Lösung verringert.
  • Die 71 und 72 veranschaulichen vereinfachte Querschnittsansichten von vergossenen bzw. nicht vergossenen Packages, die Lötkugeln oder Kupfervorsprünge verwenden, die Trägerstreifen mit der Metalloberfläche des Chips verbinden. Ein vergossenes Package 7100, wie es in 71 gezeigt ist, umfasst einen Trägerstreifen 7106, der mit einer ersten Seite eines Chips 7102 über Lötkugeln oder Kupfervorsprünge 7104 verbunden ist. Die zweite Seite des Chips 7102, die von dem Trägerstreifen 7106 weg gewandt ist, ist durch ein Vergussmaterial 7108 hindurch freigelegt. Bei typischen vertikalen Leistungstransistoren bildet die zweite Seite des Chips den Drain-Anschluss. Die zweite Seite des Chips kann eine direkte elektrische Verbindung mit einer Pad-Fläche auf der Leiterplatte bilden, wodurch eine thermische und elektrische Strecke mit niedrigem Widerstand für den Chip bereitgestellt wird. Diese Art von Package und Abwandlungen davon sind ausführlicher in der übertragenen U.S. Patentanmeldung Nr. 10/607,633 (Aktenzeichen des Anwalts 18865-42-1/17732-1342) mit dem Titel "Flip Chip in Leaded Molded Package and Method of Manufacture Thereof" von Joshi et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist.
  • 72 zeigt eine nicht vergossene Ausführungsform eines Package 7200. In der in 72 gezeigten beispielhaften Ausführungsform weist das Package 7200 ein Mehrschichtsubstrat 7212 auf, das eine Basisschicht 7220, z.B. Metall umfasst und eine Metallschicht 7221 aufweist, die durch eine Isolierschicht 7222 getrennt sind. Lotstrukturen 7213 (z.B. Lotkugeln) sind an dem Substrat 7212 angebracht. Ein Chip 7211 ist an dem Substrat 7212 angebracht, wobei Lotstrukturen 7213 um den Chip herum angeordnet sind. Der Chip 7211 kann mit dem Substrat 7212 mit einem Chip-Anbringungsmaterial, wie etwa Lot 7230, gekoppelt werden. Nachdem das dargestellte Package gebildet worden ist, wird es umgedreht und auf einer Leiterplatte (die nicht gezeigt ist) oder einem anderen Schaltkreissubstrat montiert. In Ausführungsformen, in denen ein vertikaler Leistungstransistor auf einem Chip 7211 gefertigt wird, bilden Lotkugeln 7230 die Drain-Anschlussverbindung, und die Chipoberfläche bildet den Source-Anschluss. Die umgekehrte Verbindung ist ebenfalls möglich, indem die Verbindung des Chips 7211 mit dem Substrat 7212 umgekehrt wird. Wie es gezeigt ist, ist das Package 7200 dünn und nicht vergossen, da ein Vergussmaterial nicht benötigt wird. Verschiedene Ausführungsformen für nicht vergossene Packages von dieser Art sind ausführlicher in der übertragenen U.S. Patentanmeldung Nr. 10/235,249 (Aktenzeichen des Anwalts 18865-007110/17732.26390.003 mit dem Titel "Unmolded Package for a Semiconductor Device" von Joshi beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • Alternative Verfahren, bei denen die obere Oberfläche des Chips direkt mit dem Kupfer entweder durch Lot oder durch leitfähiges Epoxyd verbunden werden, sind vorgeschlagen worden. Da die zwischen dem Kupfer und dem Silizium-Chip eingeleitete Spannung mit der Fläche des Chips zunimmt, kann das direkte Verbindungsverfahren beschränkt sein, da die Lot- oder Epoxydgrenzfläche nur bis zum Bruch beansprucht werden kann. Höcker andererseits erlauben eine stärkere Verschiebung vor dem Bruch, und haben bewiesen, dass sie mit sehr großen Chips funktionieren.
  • Eine andere wichtige Erwägung bei der Package-Konstruktion ist Wärmedissipation. Verbesserungen bei dem Leistungsvermögen von Leistungshalbleitern führen oft zu einer kleineren Chip-Fläche. Wenn die Leistungsdissipation in dem Chip nicht abnimmt, konzentriert sich die Wärmeenergie in einer kleineren Fläche, was zu einer höheren Temperatur und einer schlechteren Zuverlässigkeit führen kann. Mittel zur Erhöhung der Wärmeübertragungsrate aus dem Package heraus umfassen das Verringern der Anzahl von Wärmegrenzflächen, die Verwendung von Materialien höherer Wärmeleitfähigkeit und des Verringerns der Dicke der Schichten, wie etwa Silizium, Lot, Chip-Anbringung und Chip-Anbringungs-Pad. Das übertragene U.S. Patent Nr. 6,566,749 für Rajeev Joshi mit dem Titel "Semiconductor Die Package With Improved Thermal and Electrical Performance", dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist, offenbart Lösungen für die Probleme der Wärmedissipation, insbesondere für Chips, die vertikale Leistungs-MOSFETs für HF-Anwendungen umfassen. Andere Techniken zum Verbessern des Gesamtleistungsvermögens von Packages sind ausführlicher in den übertragenen U.S. Patenten Nr. 6,133,634 und 6,469,384 , beide für Rajeev Joshi, sowie U.S. Patentanmeldung Nr. 10/271,654 mit dem Titel "Thin Thermally Enhanced Flip Chip in a Leaded Molded Package" (Aktenzeichen des Anwalts 18865-99-1/17732.53440) für Joshi et al. ausführlicher beschrieben. Es ist zu verstehen, dass eine jede der hierin beschriebenen Leistungsvorrichtungen in irgendeinem der hierin beschriebenen Packages oder irgendeinem anderen geeigneten Package untergebracht werden kann.
  • Die Verwendung von mehr Oberflächen des Gehäuses zur Wärmeabfuhr erhöht auch die Fähigkeit des Gehäuses, eine niedrigere Temperatur, wie etwa an den Wärmegrenzflächen oben und unten an dem Gehäuse aufrecht zu erhalten. Eine vergrößerte Oberfläche kombiniert mit einer Luftströmung um diese Oberflächen herum erhöht die Wärmeabfuhrrate. Die Gehäusekonstruktion könnte auch eine leichte Schnittstellenbildung mit einer äußeren Wärmesenke ermöglichen. Ob gleich Wärmeleitungs- und Infrarotstrahlungstechniken die üblichsten Verfahren sind, ist die Anwendung von alternativen Kühlverfahren möglich. Beispielsweise thermoionische Emission, wie sie in der übertragenen U.S. Patentanmeldung Nr. 10/408,471 mit dem Titel "Power Circuitry With a Thermoionic Cooling System" von Reno Rossetti (Aktenzeichen des Anwalts 17732-66720) beschrieben ist, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist, ist ein Verfahren zur Wärmeabfuhr, das verwendet werden kann, um Leistungsvorrichtungen herunterzukühlen.
  • Die Integration einer anderen Logikschaltung, die Leistungsliefer- und -steuerfunktionen umfasst, in einem einzigen Package bietet zusätzliche Herausforderungen. Zum einen erfordert das Gehäuse mehr Pins, um eine Schnittstelle mit anderen elektronischen Funktionen zu bilden. Das Package sollte sowohl Hochstrom-Leistungsverbindungen in dem Package als auch Niederstrom-Signalverbindungen zulassen. Verschiedene Verpackungstechnologien, die diese Herausforderungen ansprechen, umfassen Chip-Chip-Drahtbonden, um spezielle Schnittstellen-Pads zu beseitigen, Chip-auf-Chip, um Raum innerhalb des Gehäuses einzusparen, und Mehr-Chip-Module, die zulassen, dass unterschiedliche Siliziumtechnologien in eine einzige elektronische Funktion eingebaut werden können. Verschiedene Ausführungsformen für Mehr-Chip-Package-Techniken sind in den übertragenen U.S. Patentanmeldungen Nrn. 09/730,932 (Aktenzeichen des Anwalts 18865-50/17732-19450) mit dem Titel "Stacked Package Using Flip Chip in Leaded Molded Package Technology" von Rajeev Joshi und Nr. 10/330,741 (Aktenzeichen des Anwalts 18865-121/17732-66650.08) mit dem Titel "Multichip Module Including Substrate with an Array of Interconnect Structures" ebenfalls von Rajeev Joshi beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
  • Obgleich das Obige eine vollständige Beschreibung der bevorzugten Ausführungsformen der Erfindung angibt, sind viele Alternativen, Modifikationen und Äquivalente möglich. Beispielsweise sind viele der Ladungsausgleichstechniken hierin im Zusammenhang mit einem MOSFET und insbesondere mit einem Trench-Gate-MOSFET beschrieben. Fachleute werden feststellen, dass die gleichen Techniken auf andere Vorrichtungsarten angewandt werden können, die IGBTs, Thyristoren, Dioden oder planare MOSFETs sowie laterale Vorrichtungen umfassen. Aus diesen und anderen Gründen sollte deshalb die obige Beschreibung nicht als den Schutzumfang der Erfindung, welcher durch die beigefügten Ansprüche definiert ist, einschränkend betrachtet werden.

Claims (5)

  1. Halbleitervorrichtung mit: – einer Mehrzahl von aktiven Gräben, die eine aktive Fläche definieren, – einen Randbereich, der außerhalb der aktiven Fläche angeordnet ist, wobei die Mehrzahl von aktiven Gräben ein unteres Abschirm-Poly (3010), ein oberes Gate-Poly (3020), eine erste Oxidschicht (3030) und eine zweite Oxidschicht (3040) aufweist, wobei die erste Oxidschicht (3030) das untere Abschirm-Poly (3010) von dem oberen Gate-Poly (3020) trennt und die zweite Oxidschicht (3040) das obere Gate-Poly (3020) bedeckt, wobei das untere Abschirm-Poly (3010), das obere Gate-Poly (3020), die erste Oxidschicht (3030) und die zweite Oxidschicht (3040) der Form des aktiven Grabens folgen und sich aus dem aktiven Graben auf eine Oberfläche des Randbereichs erstrecken, wobei der Randbereich eine erste Öffnung (3012), die sich durch die erste Oxidschicht (3030) zu dem unteren Abschirm-Poly (3010) erstreckt, und eine zweite Öffnung (3022) aufweist, die sich durch die zweite Oxidschicht (3040) zu dem oberen Gate-Poly (3020) erstreckt, wobei die erste Öffnung (3012) mit einem leitfähigen Material gefüllt ist, das in elektrischem Kontakt mit dem unteren Abschirm-Poly (3010) steht, und die zweite Öffnung (3022) mit einem leitfähigen Material gefüllt ist, das in elektrischem Kontakt mit dem oberen Gate-Poly (3020) steht, wobei das untere Abschirm-Poly (3010) gegenüber einem Substrat elektrisch isoliert ist, wobei sich die zweite Oxidschicht (3040) direkt über dem oberen Gate-Poly (3020), das obere Gate-Poly (3020) direkt über der ersten Oxidschicht (3030) und die erste Oxidschicht (3030) sich direkt über dem unteren Abschirm-Poly (3010) befindet, und wobei die erste Öffnung (3012) niedriger angeordnet ist als die zweite Öffnung (3022).
  2. Halbleitervorrichtung nach Anspruch 1, wobei sich die Mehrzahl von aktiven Gräben (3202) in einer Längsrichtung parallel erstrecken, und wobei die Halbleitervorrichtung ferner einen Umfangsgraben (3213) mit Verlängerungen in der Längsrichtung aufweist, die gegenüber den aktiven Gräben (3202) versetzt sind, so dass ein Versatz zwischen den Verlängerungen des Umfangsgrabens (3213) und den aktiven Gräben (3202) besteht.
  3. Halbleitervorrichtung nach Anspruch 1, wobei sich die Mehrzahl von aktiven Gräben (3202) in Längsrichtung parallel erstrecken, und wobei die Halbleitervorrichtung ferner einen Umfangsgraben (3213) mit Verlängerungen in der Längsrichtung aufweist, die gegenüber den aktiven Gräben (3202) ausgerichtet sind, so dass im wesentlichen kein Versatz zwischen den Verlängerungen des Umfangsgrabens (3213) und den aktiven Gräben (3202) besteht.
  4. Halbleitervorrichtung nach Anspruch 1, wobei in jedem der Mehrzahl von aktiven Gräben die zweite Oxidschicht (3040) einen oberen Bereich des Grabens abdeckt, wobei der obere Bereich des Grabens wesentlich breiter als der untere Bereich des Grabens ist.
  5. Halbleitervorrichtung nach Anspruch 4, mit einem Body-Bereich, der zwischen der Mehrzahl von aktiven Gräben gebildet ist, wobei der Body-Bereich einen Kontaktätzbereich an einer oberen Oberfläche des Body-Bereichs aufweist, wobei sich eine Metallschicht (2609A) über die zweite Oxidschicht erstreckt und über den Kontaktätzbereich in elektrischem Kontakt mit dem Body-Bereich steht.
DE202004021424U 2003-12-30 2004-12-29 Leistungshalbleitervorrichtungen Expired - Lifetime DE202004021424U1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE202004021424U DE202004021424U1 (de) 2003-12-30 2004-12-29 Leistungshalbleitervorrichtungen

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US53379003P 2003-12-30 2003-12-30
US60/533,790 2003-12-30
US58884504P 2004-07-15 2004-07-15
US60/588,845 2004-07-15
DE202004021424U DE202004021424U1 (de) 2003-12-30 2004-12-29 Leistungshalbleitervorrichtungen

Publications (1)

Publication Number Publication Date
DE202004021424U1 true DE202004021424U1 (de) 2008-01-03

Family

ID=38885323

Family Applications (1)

Application Number Title Priority Date Filing Date
DE202004021424U Expired - Lifetime DE202004021424U1 (de) 2003-12-30 2004-12-29 Leistungshalbleitervorrichtungen

Country Status (1)

Country Link
DE (1) DE202004021424U1 (de)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014106825A1 (de) * 2014-05-14 2015-11-19 Infineon Technologies Ag Halbleitervorrichtung
DE102014013485A1 (de) * 2014-09-08 2016-03-10 Elmos Semiconductor Aktiengesellschaft Verfahren zur Regelung der Leistungsbelastung eines MOS-Leistungstransistors mittels eines polykristallinen PNP- oder PNP-Transistors
DE102014013484A1 (de) * 2014-09-08 2016-03-10 Elmos Semiconductor Aktiengesellschaft Verfahren zur Regelung der Leistungsbelastung eines MOS-Leistungstransistors mittels einer polykristallinen PN-Diode
DE102015118315A1 (de) * 2015-10-27 2017-04-27 Infineon Technologies Ag Halbleitervorrichtung mit Tiefdiffusionsregion
US9728529B2 (en) 2014-04-14 2017-08-08 Infineon Technologies Dresden Gmbh Semiconductor device with electrostatic discharge protection structure
DE102016115821A1 (de) 2016-08-25 2018-03-01 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit einer struktur zum schutz gegen elektrostatische entladung
DE102016115822A1 (de) 2016-08-25 2018-03-01 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit einer struktur zum schutz gegen elektrostatische entladung
DE102016118748A1 (de) 2016-10-04 2018-04-05 Infineon Technologies Dresden Gmbh Halbleitervorrichtung
US10199367B2 (en) 2016-03-15 2019-02-05 Infineon Technologies Dresden Gmbh Semiconductor device
US10354992B2 (en) 2016-09-29 2019-07-16 Infineon Technologies Dresden GmbH & Co. KG Semiconductor devices and methods for forming a semiconductor device
DE102018103849A1 (de) * 2018-02-21 2019-08-22 Infineon Technologies Ag Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
US10483383B2 (en) 2017-03-15 2019-11-19 Infineon Technologies Dresden GmbH & Co. KG Semiconductor device including a gate contact structure
CN111295764A (zh) * 2017-11-13 2020-06-16 新电元工业株式会社 宽带隙半导体装置
US10741541B2 (en) 2016-10-04 2020-08-11 Infineon Technologies Dresden Gmbh Method of manufacturing a semiconductor device
DE102022209606A1 (de) 2022-09-14 2024-03-14 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikale GaN-Leistungstransistoreinheitszelle, vertikaler GaN-Leistungstransistor und Verfahren zum Herstellen einer vertikalen GaN-Leistungstransistoreinheitszelle

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728529B2 (en) 2014-04-14 2017-08-08 Infineon Technologies Dresden Gmbh Semiconductor device with electrostatic discharge protection structure
US10249612B2 (en) 2014-05-14 2019-04-02 Infineon Technologies Ag Semiconductor device including self-protecting current sensor
US10396067B2 (en) 2014-05-14 2019-08-27 Infineon Technologies Ag Semiconductor device having a load current component and a sensor component
DE102014106825A1 (de) * 2014-05-14 2015-11-19 Infineon Technologies Ag Halbleitervorrichtung
DE102014106825B4 (de) 2014-05-14 2019-06-27 Infineon Technologies Ag Halbleitervorrichtung
DE102014013485A1 (de) * 2014-09-08 2016-03-10 Elmos Semiconductor Aktiengesellschaft Verfahren zur Regelung der Leistungsbelastung eines MOS-Leistungstransistors mittels eines polykristallinen PNP- oder PNP-Transistors
DE102014013484A1 (de) * 2014-09-08 2016-03-10 Elmos Semiconductor Aktiengesellschaft Verfahren zur Regelung der Leistungsbelastung eines MOS-Leistungstransistors mittels einer polykristallinen PN-Diode
DE102014013485B4 (de) 2014-09-08 2023-02-09 Elmos Semiconductor Se Vorrichtung zur Regelung der Leistungsbelastung eines MOS-Leistungstransistors mittels eines polykristallinen NPN- oder PNP-Transistors
US10665705B2 (en) 2015-10-27 2020-05-26 Infineon Technologies Ag Semiconductor device with deep diffusion region
DE102015118315A1 (de) * 2015-10-27 2017-04-27 Infineon Technologies Ag Halbleitervorrichtung mit Tiefdiffusionsregion
US10263101B2 (en) 2015-10-27 2019-04-16 Infineon Technologies Ag Semiconductor device with deep diffusion region
CN107039528A (zh) * 2015-10-27 2017-08-11 英飞凌科技股份有限公司 具有深扩散区的半导体器件
CN107039528B (zh) * 2015-10-27 2021-11-30 英飞凌科技股份有限公司 具有深扩散区的半导体器件
US10199367B2 (en) 2016-03-15 2019-02-05 Infineon Technologies Dresden Gmbh Semiconductor device
DE102016115821B4 (de) 2016-08-25 2024-03-07 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit einer struktur zum schutz gegen elektrostatische entladung
DE102016115822A1 (de) 2016-08-25 2018-03-01 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit einer struktur zum schutz gegen elektrostatische entladung
DE102016115821A1 (de) 2016-08-25 2018-03-01 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit einer struktur zum schutz gegen elektrostatische entladung
US10418358B2 (en) 2016-08-25 2019-09-17 Infineon Technologies Dresden GmbH & Co. KG Semiconductor device having an electrostatic discharge protection structure
US10354992B2 (en) 2016-09-29 2019-07-16 Infineon Technologies Dresden GmbH & Co. KG Semiconductor devices and methods for forming a semiconductor device
US10741541B2 (en) 2016-10-04 2020-08-11 Infineon Technologies Dresden Gmbh Method of manufacturing a semiconductor device
DE102016118748B4 (de) 2016-10-04 2024-03-07 Infineon Technologies Dresden Gmbh Halbleitervorrichtung
DE102016118748A1 (de) 2016-10-04 2018-04-05 Infineon Technologies Dresden Gmbh Halbleitervorrichtung
US10483383B2 (en) 2017-03-15 2019-11-19 Infineon Technologies Dresden GmbH & Co. KG Semiconductor device including a gate contact structure
CN111295764A (zh) * 2017-11-13 2020-06-16 新电元工业株式会社 宽带隙半导体装置
CN111295764B (zh) * 2017-11-13 2024-03-01 新电元工业株式会社 宽带隙半导体装置
DE102018103849A1 (de) * 2018-02-21 2019-08-22 Infineon Technologies Ag Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
DE102018103849B4 (de) 2018-02-21 2022-09-01 Infineon Technologies Ag Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
US11031494B2 (en) 2018-02-21 2021-06-08 Infineon Technologies Ag Silicon carbide semiconductor device having a gate electrode formed in a trench structure
DE102022209606A1 (de) 2022-09-14 2024-03-14 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikale GaN-Leistungstransistoreinheitszelle, vertikaler GaN-Leistungstransistor und Verfahren zum Herstellen einer vertikalen GaN-Leistungstransistoreinheitszelle

Similar Documents

Publication Publication Date Title
DE112004002608B4 (de) Leistungshalbleitervorrichtungen und Herstellungsverfahren
US8742401B2 (en) Field effect transistor with gated and non-gated trenches
US8304312B2 (en) Charged balanced devices with shielded gate trench
US7323386B2 (en) Method of fabricating semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
CN110718546B (zh) 绝缘栅极半导体器件及其制造方法
US7989886B2 (en) Alignment of trench for MOS
DE102009047786A1 (de) Ein Halbleiterbauelement und Herstellungsverfahren dafür
EP3651202B1 (de) Halbleitervorrichtung mit superjunction- und sauerstoffeingefügten si-schichten
JP2005525703A (ja) トレンチ二重拡散金属酸化膜半導体構造
US9356134B2 (en) Charged balanced devices with shielded gate trench
US6777745B2 (en) Symmetric trench MOSFET device and method of making same
DE202004021424U1 (de) Leistungshalbleitervorrichtungen
DE102014119603A1 (de) Verfahren zum herstellen einer halbleitervorrichtung und halbleitervorrichtung
US11769828B2 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
CN113517334A (zh) 一种具有高k介电沟槽的功率mosfet器件及其制备方法

Legal Events

Date Code Title Description
R207 Utility model specification

Effective date: 20080207

R150 Term of protection extended to 6 years

Effective date: 20080211

R163 Identified publications notified
R151 Term of protection extended to 8 years

Effective date: 20110118

R152 Term of protection extended to 10 years
R152 Term of protection extended to 10 years

Effective date: 20130201

R071 Expiry of right