DE202004021424U1 - Power semiconductor devices - Google Patents

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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

Halbleitervorrichtung mit:
– einer Mehrzahl von aktiven Gräben, die eine aktive Fläche definieren,
– einen Randbereich, der außerhalb der aktiven Fläche angeordnet ist,
wobei die Mehrzahl von aktiven Gräben ein unteres Abschirm-Poly (3010), ein oberes Gate-Poly (3020), eine erste Oxidschicht (3030) und eine zweite Oxidschicht (3040) aufweist, wobei die erste Oxidschicht (3030) das untere Abschirm-Poly (3010) von dem oberen Gate-Poly (3020) trennt und die zweite Oxidschicht (3040) das obere Gate-Poly (3020) bedeckt,
wobei das untere Abschirm-Poly (3010), das obere Gate-Poly (3020), die erste Oxidschicht (3030) und die zweite Oxidschicht (3040) der Form des aktiven Grabens folgen und sich aus dem aktiven Graben auf eine Oberfläche des Randbereichs erstrecken,
wobei der Randbereich eine erste Öffnung (3012), die sich durch die erste Oxidschicht (3030) zu dem unteren Abschirm-Poly (3010) erstreckt, und eine zweite Öffnung (3022) aufweist, die sich durch die zweite Oxidschicht (3040) zu dem oberen Gate-Poly...Semiconductor device with:
A plurality of active trenches defining an active area,
A border area which is arranged outside the active area,
wherein the plurality of active trenches comprises a lower shielding poly (3010), an upper gate poly (3020), a first oxide layer (3030), and a second oxide layer (3040), wherein the first oxide layer (3030) covers the lower shielding layer. Poly (3010) separates from the top gate poly (3020) and the second oxide layer (3040) covers the top gate poly (3020),
wherein the lower shield poly (3010), the upper gate poly (3020), the first oxide layer (3030), and the second oxide layer (3040) follow the active trench shape and extend out of the active trench onto a surface of the edge region .
wherein the peripheral region has a first opening (3012) extending through the first oxide layer (3030) to the lower shielding poly (3010) and a second opening (3022) extending through the second oxide layer (3040) to the first oxide layer (3030) upper gate poly ...

Figure 00000001
Figure 00000001

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGENCROSS-REFERENCE TO RELATED REGISTRATIONS

Diese Anmeldung ist eine Continuation-in-part der folgenden übertragenen U.S. Patentanmeldungen:

  • Nr. 10/155,554 (Aktenzeichen des Anwalts 18865-17-2/17732-7226.001) mit dem Titel "Field Effect Transistor and Methods of its Manufacture" von Mo et al., eingereicht am 24. Mai 2002 ;
  • Nr. 10,209,110 (Aktenzeichen des Anwalts 18865-98/17732-55270) mit dem Titel "Dual Trench Power MOSFET" von Sapp, eingereicht am 30. Juli 2002 ;
  • Nr. 09/981,583 (Aktenzeichen des Anwalts 18865-90/17732-51620) mit dem Titel "Semiconductor Structure with Improved Smaller Forward Loss and Higher Blocking Capability", von Kocon, eingereicht am 17. Oktober 2001 ;
  • Nr. 10/640,742 (Aktenzeichen des Anwalts 90065.000241/17732-66550) mit dem Titel "Improved MOS Gating Method for Reduced Miller Capacitance and Switching Losses" von Kocon et al., eingereicht am 14. August 2003 ;
  • Nr. 09/774,780 (Aktenzeichen des Anwalts 18865-69/17732-26400) mit dem Titel "Field Effect Transistor Having a Lateral Depletion Structure" von Marchant, eingereicht am 30. Januar 2001 ;
  • Nr. 10/200,056 (Aktenzeichen des Anwalts 18865-97/17732-55280) mit dem Titel "Vertical Charge Control Semiconductor Device with Low Output Capacitance" von Sapp et al., eingereicht am 18. Juli 2002 ;
  • Nr. 10/288,982 (Aktenzeichen des Anwalts 18865-117/17732-66560) mit dem Titel "Drift Region Higher Blocking Lower Forward Voltage Drop Semiconductor Structure", von Kocon et al., eingereicht am 5. November 2002 ;
  • Nr. 10/442,670 (Aktenzeichen des Anwalts 18865-131/17732-66850) mit dem Titel "Structure and Method for Forming a Trench MOSFET Having Self-Aligned Features" von Herrick, eingereicht am 20. Mai 2003 ;
  • Nr. 10/315,719 (Aktenzeichen des Anwalts 90065.051802/17732-56400) mit dem Titel "Method of Isolating the Current Sense an Planar or Trench Stripe Power Devices while Maintaining a Continuous Stripe Cell" von Yedinak, eingereicht am 10. Dezember 2002 ;
  • Nr. 10/222,481 (Aktenzeichen des Anwalts 18865-91-1/17732-51430) mit dem Titel "Method and Circuit for Reducing Losses in DC-DC Converters" von Elbanhawy, eingereicht am 16. August 2002 ;
  • Nr. 10/235,249 (Aktenzeichen des Anwalts 18865-71-1/17732-26390-3) mit dem Titel "Unmolded Package for a Semiconductor Device" von Joshi, eingereicht am 4. September 2002 ; und
  • Nr. 10/607,633 (Aktenzeichen des Anwalts 18865-42-1/17732-13420) mit dem Titel "Flip Chip in Leaded Molded Package and Method of Manufacture Thereof" von Joshi et al., eingereicht am 27. Juni 2003 ; und beansprucht den Nutzen der folgenden provisorisch eingereichten U.S. Patentanmeldungen:
  • Nr. 60/506,194 (Aktenzeichen des Anwalts 18865-135/17732-66940) mit dem Titel "High Voltage Shielded Trench Gate LDMOS" von Wilson et al., eingereicht am 26. September 2003 ; und
  • Nr. 60/588,845 (Aktenzeichen des Anwalts 18865-164/17732-67010) mit dem Titel "Accumulation Device with Charge Balance Structure and Method of Forming the Same," eingereicht am 15. Juli 2004 .
This application is a continuation-in-part of the following assigned US patent applications:
  • No. 10 / 155,554 (Attorney docket 18865-17-2 / 17732-7226.001) entitled "Field Effect Transistor and Methods of its Manufacture" by Mo et al., Filed May 24, 2002 ;
  • No. 10,209,110 (Attorney docket 18865-98 / 17732-55270) entitled "Dual Trench Power MOSFET" by Sapp, filed July 30, 2002 ;
  • No. 09 / 981,583 (Attorney docket 18865-90 / 17732-51620) entitled "Semiconductor Structure with Improved Smaller Forward Loss and Higher Blocking Capability", by Kocon, filed October 17, 2001 ;
  • No. 10 / 640,742 (Attorney docket 90065.000241 / 17732-66550) entitled "Improved MOS Gating Method for Reduced Miller Capacitance and Switching Losses" by Kocon et al., Filed Aug. 14, 2003 ;
  • No. 09 / 774,780 (Attorney docket 18865-69 / 17732-26400) entitled "Field Effect Transistor Having a Lateral Depletion Structure" by Marchant, filed January 30, 2001 ;
  • No. 10 / 200,056 (Attorney docket 18865-97 / 17732-55280) entitled "Vertical Charge Control Semiconductor Device with Low Output Capacitance" by Sapp et al., Filed July 18, 2002 ;
  • No. 10 / 288,982 (Attorney docket 18865-117 / 17732-66560) entitled "Drift Region Higher Blocking Lower Forward Voltage Drop Semiconductor Structure", by Kocon et al., Filed November 5, 2002 ;
  • No. 10 / 442,670 (Attorney docket 18865-131 / 17732-66850) entitled "Structure and Method for Forming a Trench MOSFET Having Self-Aligned Features" by Herrick, filed May 20, 2003 ;
  • No. 10 / 315,719 (Attorney docket 90065.051802 / 17732-56400) entitled "Method of Isolating the Current Sense on Planar or Trench Stripe Power Devices while Maintaining a Continuous Stripe Cell" by Yedinak, filed December 10, 2002 ;
  • No. 10 / 222,481 (Attorney docket 18865-91-1 / 17732-51430) entitled "Method and Circuit for Reducing Losses in DC-DC Converters" by Elbanhawy, filed on 16 August 2002 ;
  • No. 10 / 235,249 (Attorney docket 18865-71-1 / 17732-26390-3) entitled "Unmolded Package for a Semiconductor Device" by Joshi, filed September 4, 2002 ; and
  • No. 10 / 607,633 (Attorney docket 18865-42-1 / 17732-13420) with the title "Flip Chip in Leaded Molded Package and Method of Manufacture Thereof" by Joshi et al., Filed June 27, 2003 ; and claims the benefit of the following provisionally filed US patent applications:
  • No. 60 / 506,194 (Attorney docket 18865-135 / 17732-66940) entitled "High Voltage Shielded Trench Gate LDMOS" by Wilson et al., Filed September 26, 2003 ; and
  • No. 60 / 588,845 (Attorney docket 18865-164 / 17732-67010) entitled "Accumulation Device with Charge Balance Structure and Method of Forming the Same," filed Jul. 15, 2004 ,

Alle oben aufgeführten Anmeldungen sind hierin durch Bezugnahme in ihrem gesamten Offenbarungsgehalt miteingeschlossen.All listed above Applications are incorporated herein by reference in their entireties including.

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION

Die vorliegende Erfindung betrifft im Allgemeinen Halbleitervorrichtungen und im Besonderen verschiedene Ausführungsformen für verbesserte Leistungshalbleitervorrichtungen, wie etwa Transistoren und Dioden, und deren Herstellungsverfahren, einschließlich Packages und Schaltungen, die selbige enthalten.The The present invention relates generally to semiconductor devices and in particular, various embodiments for improved power semiconductor devices, such as transistors and diodes, and their manufacturing processes, including packages and circuits containing the same.

Die Schlüsselkomponente in Leistungselektronikanwendungen ist der Festkörperschalter. Von der Zündsteuerung in Kraftfahrzeuganwendungen bis hin zu batteriebetriebenen elektronischen Geräten von Endverbrauchern sowie zu Leistungsumwandlern in industriellen Anwendungen gibt es einen Bedarf für einen Leistungsschalter, der die Anforderungen der besonderen Anwendung optimal erfüllt. Festkörperschalter, die beispielsweise den Leistungs-Metalloxid-Halbleiter-Feldeffekttransistor (Leistungs-MOSFET), den Bipolar-Transistor mit isoliertem Gate (IGBT) und verschiedene Arten von Thyristoren umfassen, haben sich fortlaufend weiterentwickelt, um diesen Bedarf zu erfüllen. Im Fall des Leistungs-MOSFET sind beispielsweise doppelt diffundierte Strukturen (DMOS) mit lateralem Kanal (z.B. U.S. Patent Nr. 4,682,405 für Blanchard et al.), Trench-Gate-Strukturen (z.B. U.S. Patent Nr. 6,429,481 für Mo et al.) und verschiedene Techniken zum Ladungsausgleich im Transistordriftbereich (z.B. U.S. Patente Nrn. 4,941,026 für Temple, 5,216,275 für Chen und 6,081,009 für Neilson) neben vielen anderen Techniken entwickelt worden, um die differierenden und häufig im Widerstreit stehenden Leistungsanforderungen anzusprechen.The key component in power electronics applications is the solid state switch. From ignition control in automotive applications to end-user battery-powered electronic devices, as well as to power converters in industrial applications, there is a need for a circuit breaker that optimally meets the needs of the particular application. Solid-state switches, including, for example, the power metal oxide semiconductor field effect transistor (MOSFET), the insulated gate bipolar transistor (IGBT), and various types of thyristors, have evolved to meet this need. In the case of the power MOSFET, for example, double-diffused structures (DMOS) with lateral channel (eg U.S. Patent No. 4,682,405 for Blanchard et al.), trench gate structures (eg U.S. Patent No. 6,429,481 for Mo et al.) and various techniques for charge compensation in the transistor drift region (eg U.S. Patent Nos. 4,941,026 for Temple, 5,216,275 for Chen and 6,081,009 for Neilson) along with many other techniques have been developed to address the divergent and often conflicting performance requirements.

Einige der definierenden Leistungseigenschaften für den Leistungsschalter sind sein Ein-Widerstand, die Durchbruchspannung und die Schaltgeschwindigkeit. Abhängig von den Anforderungen einer besonderen Anwendung wird eine unterschiedliche Betonung auf jedes dieser Leistungsfähigkeitskriterien gelegt. Beispielsweise für Leistungsanwendungen von größer als ungefähr 300–400 Volt zeigt der IGBT einen inhärent niedrigeren Ein-Widerstand im Vergleich mit dem Leistungs-MOSFET, aber seine Schaltgeschwindigkeit ist aufgrund seiner langsameren Ausschaltkennlinien niedriger. Deshalb ist der IGBT für Anwendungen von mehr als 400 Volt mit niedrigen Schaltfrequenzen, die einen niedrigen Ein-Widerstand erfordern, der bevorzugte Schalter, wohingegen der Leistungs-MOSFET häufig die Vorrichtung der Wahl für relativ höherfrequentige Anwendungen ist. Wenn die Frequenzanforderungen einer gegebenen Anwendung die Art von Schalter, die verwendet wird, vorschreiben, bestimmen die Spannungsanforderungen die konstruktive Ausbildung des besonderen Schalters. Beispielsweise im Fall des Leistungs-MOSFET stellt die Verbesserung des Spannungsleistungsvermögens des Transistors, während ein niedriger RDSon aufrechterhalten wird, wegen der proportionalen Beziehung zwischen dem Drain-Source-Ein-Widerstand RDSon und der Durchbruchspannung eine Herausforderung dar. Um diese Herausforderung anzusprechen, sind verschiedene Ladungsausgleichsstrukturen in dem Transistordriftbereich mit unterschiedlichen Graden an Erfolg entwickelt worden.Some of the defining performance characteristics for the circuit breaker are its on-resistance, breakdown voltage and switching speed. Depending on the requirements A particular application places a different emphasis on each of these performance criteria. For example, for power applications greater than about 300-400 volts, the IGBT exhibits an inherently lower on-resistance compared to the power MOSFET, but its switching speed is lower because of its slower turn-off characteristics. Therefore, for applications of more than 400 volts with low switching frequencies requiring low on-resistance, the IGBT is the preferred switch, whereas the power MOSFET is often the device of choice for relatively higher frequency applications. When the frequency requirements of a given application dictate the type of switch that is used, the voltage requirements determine the structural design of the particular switch. For example, in the case of the power MOSFET, improving the voltage capability of the transistor while maintaining a low R DSon poses a challenge because of the proportional relationship between the drain-source on-resistance R DSon and the breakdown voltage. To address this challenge, Various charge balancing structures have been developed in the transistor drift area with varying degrees of success.

Die Leistungsfähigkeitsparameter der Vorrichtung werden auch durch den Fertigungsprozess und das Verpacken des Chips beeinflusst. Es sind Versuche unternommen worden, einige dieser Herausforderung durch Entwickeln einer Vielfalt von verbesserten Verarbeitungs- und Verpackungstechniken anzusprechen.The Performance parameters The device is also affected by the manufacturing process and the Packaging of the chip influenced. Attempts have been made some of this challenge by developing a variety of to address improved processing and packaging techniques.

Ob dies nun in besonders tragbaren elektronischen Geräten für Endverbraucher oder Routern und Hubs in Kommunikationssystemen ist, wachsen die Arten von Anwendungen für den Leistungsschalter weiterhin mit der Ausbreitung der elektronischen Industrie an. Der Leistungsschalter bleibt deshalb eine Halbleitervorrichtung mit einem hohen Entwicklungspotenzial.If this now in particularly portable electronic devices for end users or routers and hubs in communication systems, the grow Types of applications for the circuit breaker continues with the spread of the electronic industry at. The power switch therefore remains a semiconductor device with a high development potential.

KURZE ZUSAMMENFASSUNG DER ERFINDUNGBRIEF SUMMARY OF THE INVENTION

Die vorliegende Erfindung stellt verschiedene Ausführungsformen für Leistungsvorrichtungen sowie deren Herstellungsverfahren, das Verpacken und die Schaltung, die selbige enthält, für eine breite Vielfalt von Leistungselektronikanwendungen bereit. Im weiteren Sinn kombiniert ein Aspekt der Erfindung eine Anzahl von Ladungsausgleichstechniken und andere Techniken, zum Reduzieren parasitärer Kapazität, um zu verschiedenen Ausführungsformen für Leistungsvorrichtungen mit verbessertem Spannungsleistungsvermögen, höherer Schaltgeschwindigkeit und niedrigerem Ein-Widerstand zu gelangen. Ein anderer Aspekt der Erfindung stellt verbesserte Terminierungsstrukturen für Nieder-, Mittel- und Hochspannungsvorrichtungen bereit. Verbesserte Fertigungsverfahren für Leistungsvorrichtungen sind gemäß anderen Aspekten der Erfindung vorgesehen. Verbesserungen für spezifische Verarbeitungsschritte, wie etwa das Bilden von Gräben, das Bilden von Dielektrikumschichten innerhalb von Gräben, das Bilden von Mesa-Strukturen, Prozesse zum Reduzieren der Substratdicke, neben anderen, werden durch verschiedene Ausführungsformen der Erfindung angeboten. Gemäß einem anderen Aspekt der Erfindung umfassen Leistungsvorrichtungen mit Ladungsausgleich Temperatur- und Strommesselemente, wie etwa Dioden, auf dem gleichen Chip. Andere Aspekte der Erfindung verbessern den Ersatzreihenwiderstand (ESR) oder Gate-Widerstand für Leistungsvorrichtungen, arbeiten zusätzliche Schaltungen auf dem gleichen Chip wie die Leistungsvorrichtung ein und liefern Verbesserungen für das Verpacken der Leistungsvorrichtungen mit Ladungsausgleich.The The present invention provides various embodiments of power devices as well their manufacturing process, packaging and circuit, the contains the same, for one wide variety of power electronics applications. In the further Sense, one aspect of the invention combines a number of charge balancing techniques and other techniques for reducing parasitic capacitance to various embodiments for power devices with improved voltage performance, higher switching speed and lower on-resistance. Another aspect of Invention provides improved termination structures for low, Medium and high voltage devices ready. Improved manufacturing processes for power devices are according to others Aspects of the invention provided. Improvements for specific Processing steps, such as forming trenches, the Forming dielectric layers within trenches, the Forming mesa structures, processes for reducing the substrate thickness, among others, are provided by various embodiments of the invention offered. According to one Another aspect of the invention includes power devices having Charge balancing temperature and current measuring elements, such as diodes, on the same chip. Other aspects of the invention improve that Equivalent series resistance (ESR) or gate resistance for power devices, work extra Circuits on the same chip as the power device on and deliver improvements for the packaging of the power devices with charge compensation.

Diese und andere Aspekte der Erfindung werden nachstehend ausführlicher in Verbindung mit den begleitenden Zeichnungen beschrieben.These and other aspects of the invention will be described in more detail below described in conjunction with the accompanying drawings.

KURZBESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

1 zeigt eine Querschnittsansicht eines Abschnittes eines beispielhaften mit n-leitendem Trench-Leistungs-MOSFET; 1 FIG. 12 is a cross-sectional view of a portion of an exemplary n-type trench power MOSFET; FIG.

2A zeigt eine beispielhafte Ausführungsform eines Doppel-Trench-Leistungs-MOSFET; 2A shows an exemplary embodiment of a dual trench power MOSFET;

2B zeigt eine beispielhafte Ausführungsform für einen MOSFET mit planarem Gate und einer Source-Abschirm-Grabenstruktur; 2 B shows an exemplary embodiment for a planar gate MOSFET and a source-shield trench structure;

3A zeigt einen Teil einer beispielhaften Ausführungsform eines Trench-Leistungs-MOSFET mit abgeschirmtem Gate; 3A FIG. 12 shows part of an exemplary embodiment of a shielded gate trench power MOSFET; FIG.

3B veranschaulicht eine alternative Ausführungsform für einen Trench-Leistungs-MOSFET mit abgeschirmtem Gate, der die Doppel-Trench(Graben)struktur von 2A mit der abgeschirmten Gate-Struktur von 3A kombiniert; 3B FIG. 12 illustrates an alternative embodiment for a shielded gate trench power MOSFET that incorporates the dual trench structure of FIG 2A with the shielded gate structure of 3A combined;

4A ist ein vereinfachtes partielles Diagramm einer beispielhaften Ausführungsform eines Doppel-Gate-Trench-Leistungs-MOSFET; 4A FIG. 10 is a simplified partial diagram of an exemplary embodiment of a dual-gate trench power MOSFET; FIG.

4B zeigt einen beispielhaften Leistungs-MOSFET, der eine planare Doppel-Gate-Struktur mit Trench-Elektroden zur vertikalen Ladungssteuerung kombiniert; 4B shows an exemplary power MOSFET combining a planar dual gate structure with vertical charge control trench electrodes;

4C zeigt eine beispielhafte Implementierung eines Leistungs-MOSFET, der die Techniken mit Doppel-Gate und abgeschirmtem Gate innerhalb des gleichen Grabens (Trench) kombiniert; 4C shows an exemplary implementation of a power MOSFET that incorporates the techniques Dual gate and shielded gate combined within the same trench;

4D und 4E sind Querschnittsdiagramm von alternativen Ausführungsformen für einen Leistungs-MOSFET mit einer tiefen Body-Struktur; 4D and 4E FIG. 12 are cross-sectional diagrams of alternative embodiments for a power MOSFET having a deep body structure; FIG.

4F und 4G veranschaulichen den Einfluss von mit einem Graben versehenen tiefen Body-Strukturen auf die Verteilung von Potenziallinien innerhalb des Leistungs-MOSFET in der Nähe der Gate-Elektrode; 4F and 4G illustrate the influence of trenched deep body structures on the distribution of potential lines within the power MOSFET near the gate electrode;

5A, 5B und 5C sind Querschnittsdiagramme, die Abschnitte von beispielhaften Leistungs-MOSFETs mit verschiedenen vertikalen Ladungsausgleichsstrukturen zeigen; 5A . 5B and 5C FIG. 12 are cross-sectional diagrams showing portions of exemplary power MOSFETs with different vertical charge balance structures; FIG.

6 zeigt eine vereinfachte Querschnittsansicht eines Leistungs-MOSFET, der eine beispielhafte vertikale Ladungssteuerstruktur mit einer abgeschirmten Gate-Struktur kombiniert; 6 shows a simplified cross-sectional view of a power MOSFET that combines an exemplary vertical charge control structure with a shielded gate structure;

7 zeigt eine vereinfachte Querschnittsansicht eines anderen Leistungs-MOSFET, der eine beispielhafte vertikale Ladungssteuerstruktur mit einer Doppel-Gate-Struktur kombiniert; 7 shows a simplified cross-sectional view of another power MOSFET combining an exemplary vertical charge control structure with a dual gate structure;

8 zeigt ein Beispiel eines Leistungs-MOSFET mit abgeschirmtem Gate und einer vertikalen Ladungssteuerstruktur und einer integrierten Schottky-Diode; 8th shows an example of a shielded gate power MOSFET and a vertical charge control structure and Schottky diode integrated;

9A, 9B und 9C zeigen verschiedene beispielhafte Ausführungsformen für Leistungs-MOSFETs mit integrierter Schottky-Diode; 9A . 9B and 9C show various exemplary embodiments for Schottky diode integrated power MOSFETs;

9D, 9E und 9F veranschaulichen beispielhafte Layout-Abwandlungen für das Einstreuen von Schottky-Diodenzellen in das aktive Zellen-Array eines Leistungs-MOSFET; 9D . 9E and 9F illustrate exemplary layout modifications for the sprinkling of Schottky diode cells into the active cell array of a power MOSFET;

10 stellt eine vereinfachte Querschnittsansicht eines beispielhaften Trench-Leistungs-MOSFET mit einer Struktur Ladungsausgleichs über eine vergrabene Diode bereit; 10 provides a simplified cross-sectional view of an exemplary trench power MOSFET having a structure of charge balance across a buried diode;

11 und 12 zeigen beispielhafte Ausführungsformen für Leistungs-MOSFETs, die Techniken mit abgeschirmtem Gate und Doppel-Gate jeweils mit Ladungsausgleich über eine vergrabene Diode kombinieren; 11 and 12 show exemplary embodiments for power MOSFETs combining shielded gate and dual gate techniques, each with charge compensation across a buried diode;

13 ist eine vereinfachte Querschnittsansicht eines beispielhaften Leistungs-MOSFET, der die Ladungsausgleichstechnik mit vergrabender Diode mit integrierter Schottky-Diode kombiniert; 13 FIG. 4 is a simplified cross-sectional view of an exemplary power MOSFET that combines the buried Schottky diode buried diode charge compensation technique; FIG.

14 zeigt eine vereinfachte Ausführungsform eines beispielhaften Leistungstransistors vom Akkumulationsmodus mit abwechselnden Leitfähigkeitsbereichen, die parallel zum Stromfluss angeordnet sind; 14 shows a simplified embodiment of an exemplary power transistor of the accumulation mode with alternating conductivity regions, which are arranged parallel to the current flow;

15 ist ein vereinfachtes Diagramm einer anderen Vorrichtung vom Akkumulationsmodus mit Trench-Elektroden zu Ladungsausbreitungszwecken; 15 Fig. 10 is a simplified diagram of another accumulation mode device with trench electrodes for charge propagation purposes;

16 ist ein vereinfachtes Diagramm einer beispielhaften Doppel-Trench-Vorrichtung vom Akkumulationsmodus; 16 FIG. 10 is a simplified diagram of an exemplary accumulation mode dual trench device; FIG.

17 und 18 zeigen andere vereinfachte Ausführungsformen für beispielhafte Vorrichtungen vom Akkumulationsmodus mit dielektrikumgefüllten Gräben, die eine äußere Auskleidung entgegengesetzter Polarität aufweisen; 17 and 18 Figure 10 shows other simplified embodiments of exemplary accumulation mode devices with dielectric filled trenches having an outer liner of opposite polarity;

19 ist eine andere vereinfachte Ausführungsform für eine Vorrichtung vom Akkumulationsmodus, die eine oder mehrere vergrabene Dioden anwendet; 19 Fig. 10 is another simplified embodiment for an accumulation mode device employing one or more buried diodes;

20 ist eine vereinfachte Perspektivansicht eines beispielhaften Transistors vom Akkumulationsmodus, der einen stark dotierten Bereich entgegensetzter Polarität entlang der Oberfläche des Siliziums aufweist; 20 Figure 4 is a simplified perspective view of an exemplary accumulation mode transistor having a heavily doped region of opposite polarity along the surface of the silicon;

21 zeigt ein vereinfachtes Beispiel eines Super-Junction-Leistungs-MOSFET mit abwechselnden Bereichen entgegengesetzter Polarität in der spannungstragenden Schicht; 21 shows a simplified example of a super-junction power MOSFET with alternating regions of opposite polarity in the stress-carrying layer;

22 zeigt eine beispielhafte Ausführungsform für einen Super-Junction-Leistungs-MOSFET mit Inseln entgegengesetzter Polarität, die ungleichmäßig in der vertikalen Richtung in der spannungstragenden Schicht beabstandet sind; 22 shows an exemplary embodiment for a reverse-biased, super-junction power MOSFET that is unevenly spaced in the vertical direction in the stress-bearing layer;

23 und 24 zeigen beispielhafte Ausführungsformen für Super-Junction-Leistungs-MOSFETs mit Doppel-Gate bzw. abgeschirmten Gate-Strukturen; 23 and 24 show exemplary embodiments for dual-gate or dual-gate superconducting power MOSFETs;

25A zeigt eine Draufsicht eines aktiven und Terminierungsgraben-Layouts für einen Trench-Transistor; 25A shows a top view of an active and termination trench layout for a trench transistor;

25B–25F zeigen vereinfachte Layoutansichten von alternativen Ausführungsformen für Trench-Terminierungsstrukturen; 25B - 25F show simplified layout views of alternative embodiments for trench termination structures;

26A–26C sind Querschnittsansichten von beispielhaften Trench-Terminierungsstrukturen; 26A - 26C FIG. 10 is cross-sectional views of exemplary trench termination structures; FIG.

27 zeigt eine beispielhafte Vorrichtung mit Terminierungsgräben, die große Krümmungsradien aufweisen; 27 shows an exemplary device with termination trenches having large radii of curvature;

28A–28D sind Querschnittsansichten von Terminierungsbereichen mit Siliziumsäulen-Ladungsausgleichsstrukturen; 28A - 28D FIG. 4 are cross-sectional views of termination regions with silicon-charge balance structures; FIG.

29A–29C sind Querschnittsansichten von beispielhaften Ausführungsformen von Ultrahochspannungs-Vorrichtungen, die die Super-Junction-Techniken anwenden; 29A - 29C 12 are cross-sectional views of exemplary embodiments of ultra-high voltage devices employing the super-junction techniques;

30A zeigt ein Beispiel einer Randkontaktierung für Trench-Vorrichtungen; 30A shows an example of edge bonding for trench devices;

30B–30F zeigen beispielhafte Prozessschritte beim Bilden der Randkontaktierungsstruktur für eine Trench-Vorrichtung; 30B - 30F show exemplary process steps in forming the edge contacting structure for a trench device;

31A ist ein Beispiel einer Kontaktstruktur für einen aktiven Bereich für mehrere vergrabene Poly-Schichten; 31A FIG. 10 is an example of an active area contact structure for multiple buried poly layers; FIG.

31B–31M zeigen einen beispielhaften Prozessablauf zum Bilden einer Abschirmkontaktstruktur einer aktiven Fläche für einen Graben; 31B - 31M FIG. 10 illustrates an example process flow for forming a shield contact structure of an active area for a trench; FIG.

31N ist eine Querschnittsansicht einer alternativen Ausführungsform für eine Abschirmungskontaktstruktur einer aktiven Fläche; 31N FIG. 12 is a cross-sectional view of an alternative embodiment for a shield contact structure of an active area; FIG.

32A und 32B sind Layout-Ansichten einer beispielhaften Trench-Vorrichtung mit einer Abschirmkontaktstruktur einer aktiven Fläche; 32A and 32B FIG. 10 is a layout view of an exemplary trench device having a shield contact structure of an active area; FIG.

32C–32D sind vereinfachte Layout-Diagramme von zwei Ausführungsformen zum Herstellen eines Kontaktes mit dem Umfangsgraben in einer Trench-Vorrichtung mit einer gebrochenen Trench-Struktur; 32C - 32D FIG. 10 are simplified layout diagrams of two embodiments for making contact with the circumferential trench in a trench device having a broken trench structure; FIG.

33A ist eine alternative Ausführungsform zum Kontaktieren von Trench-Abschirm-Poly-Schichten in der aktiven Fläche; 33A Figure 4 is an alternative embodiment for contacting trench-shielding poly layers in the active area;

33B–33M zeigen ein Beispiel eines Prozessablaufes zum Kontaktieren einer Abschirmstruktur einer aktiven Fläche von dem in 33A gezeigten Typ; 33B - 33M FIG. 12 shows an example of a process flow for contacting a shielding structure of an active area with that in FIG 33A type shown;

34 zeigt eine Epi-Schicht mit einer Spacer- oder Puffer-(Barrieren)-Schicht, um die Dicke des Epi-Driftbereiches zu verringern; 34 shows an epi-layer with a spacer or buffer (barrier) layer to reduce the thickness of the epi-drift region;

35 zeigt eine alternative Ausführungsform für eine Vorrichtung mit einer Barrieren-Schicht; 35 shows an alternative embodiment for a device with a barrier layer;

36 zeigt eine Barrieren-Schicht, die an einem tiefen Body-Epi-Übergang angewandt wird, um die Epi-Schichtdicke zu minimieren; 36 Figure 4 shows a barrier layer applied to a deep body epi-junction to minimize the epi-layer thickness;

37 ist ein vereinfachtes Beispiel des Wannen-Drift-Bereich-Übergangs eines Transistors, der eine Diffusionsbarrierenschicht anwendet; 37 Fig. 10 is a simplified example of the well drift region junction of a transistor employing a diffusion barrier layer;

38A–38D zeigen einen vereinfachten Prozessablauf für ein Beispiel einer selbst ausgerichteten Epi-Wannen-Trench-Vorrichtung mit vergrabener Elektrode; 38A - 38D show a simplified process flow for an example of a self-aligned buried electrode epi-well trench device;

39A–39B zeigen einen beispielhaften Prozessablauf für eine Wannenimplantation unter einem Winkel; 39A - 39B show an example process flow for a well implantation at an angle;

40A–40E ein Beispiel eines selbst ausgerichteten Epi-Wannen-Prozesses, 40A - 40E an example of a self directed epi-tub process,

40R–40U zeigen ein Verfahren zum Reduzieren einer Substratdicke; 40R - 40U show a method for reducing a substrate thickness;

41 zeigt ein Beispiel eines Prozessablaufes unter Verwendung eines chemischen Prozesses als den abschließenden Ausdünnungsschritt; 41 shows an example of a process flow using a chemical process as the final thinning step;

42A–42F zeigen Beispiele von verbesserten Ätzprozessen; 42A - 42F show examples of improved etching processes;

43A und 43B zeigen Ausführungsformen eines Grabenätzprozesses, der das Bird's-Beak-Problem beseitigt; 43A and 43B show embodiments of a trench etch process that eliminates the Bird's Beak problem;

44A und 44B zeigen alternative Ätzprozesse; 44A and 44B show alternative etching processes;

45A–45C zeigen einen Prozess zum Bilden einer verbesserten Zwischen-Poly-Dielektrikumschicht; 45A - 45C show a process for forming an improved inter-poly dielectric layer;

46A, 46B und 46C veranschaulichen ein alternatives Verfahren zum Bilden einer IPD-Schicht; 46A . 46B and 46C illustrate an alternative method of forming an IPD layer;

47A und 47B sind Querschnittsansichten eines nochmals anderen Verfahrens zum Bilden einer Zwischen-Poly-Dielektrikumschicht mit hoher Qualität; 47A and 47B FIG. 10 is cross-sectional views of yet another method of forming a high quality inter-poly dielectric layer; FIG.

48 und 49A–49D zeigen andere Ausführungsformen zum Bilden einer verbesserten IPD-Schicht; 48 and 49A - 49D show other embodiments for forming an improved IPD layer;

50A zeigt einen anisotropen Plasmaätzprozess zur IPD-Planarisierung; 50A shows an anisotropic plasma etching process for IPD planarization;

50B zeigt ein alternatives IPD-Planarierungsverfahren unter Verwendung eines chemisch-mechanischen Prozesses; 50B shows an alternative IPD planarization process using a chemical mechanical process;

51 ist ein Flussdiagramm für ein beispielhaftes Verfahren zum Steuern einer Oxidationsrate; 51 FIG. 10 is a flowchart for an exemplary method of controlling an oxidation rate; FIG.

52 zeigt ein verbessertes Verfahren zum Bilden eines dicken Oxids am Boden eines Grabens unter Verwendung eines Prozesses einer unteratmosphärischen chemischen Abscheidung aus der Dampfphase; 52 shows an improved method for forming a thick oxide at the bottom of a trench using a process of sub-atmospheric chemical vapor deposition;

53 ist ein beispielhaftes Flussdiagramm eines Verfahrens zum Bilden eines dicken Oxids am Boden eines Grabens unter Verwendung eines gerichteten Tetraethoxyorthosilikat-Prozesses; 53 FIG. 10 is an exemplary flow diagram of a method of forming a thick oxide at the bottom of a trench using a directional tetraethoxyorthosilicate process; FIG.

54 und 55 zeigen eine andere Ausführungsform zum Bilden eines dicken Bodenoxids; 54 and 55 show another embodiment for forming a thick soil oxide;

56–59 zeigen einen anderen Prozess zum Bilden einer dicken Dielektrikumschicht am Boden eines Grabens; 56 - 59 show another process for forming a thick dielectric layer at the bottom of a trench;

60 ist ein vereinfachtes Diagramm eines MOSFET mit einer Strommessvorrichtung; 60 is a simplified diagram of a MOSFET with a current measuring device;

61A ist ein Beispiel eines Ladungsausgleichs-MOSFET mit einer planaren Gate-Struktur und einer isolierten Strommessstruktur; 61A is an example of a charge balance MOSFET having a planar gate structure and an isolated current sensing structure;

61B zeigt ein Beispiel eines Integrierens einer Strommesseinrichtung mit einem Trench-MOSFET; 61B shows an example of integrating a current measuring device with a trench MOSFET;

62A–62C zeigen alternative Ausführungsformen für einen MOSFET mit Reihen-Temperaturmessdioden; 62A - 62C show alternative embodiments for a MOSFET with series temperature measuring diodes;

63A und 63B zeigen alternative Ausführungsformen für einen MOSFET mit ESD-Schutz; 63A and 63B show alternative embodiments for a MOSFET with ESD protection;

64A–64D zeigen Beispiele von ESD-Schutzschaltkreisen; 64A - 64D show examples of ESD protection circuits;

65 zeigt einen beispielhaften Prozess zum Bilden von Leistungsvorrichtungen mit Ladungsausgleich und niedrigerem ESR; 65 FIG. 10 illustrates an example process for forming charge balance and lower ESR power devices; FIG.

66A und 66B zeigen Layout-Techniken, um den ESR zu verringern; 66A and 66B show layout techniques to reduce the ESR;

67 zeigt einen DC-DC-Wandlerschaltkreis, der Leistungsschalten verwendet; 67 shows a DC-DC converter circuit using power switching;

68 zeigt einen anderen DC-DC-Wandlerschaltkreis, der Leistungsschalten verwendet; 68 shows another DC-DC converter circuit using power switching;

69 zeigt einen beispielhaften Treiberschaltkreis für einen Doppel-Gate-MOSFET; 69 shows an exemplary driver circuit for a double-gate MOSFET;

70A zeigt eine alternative Ausführungsform mit separat angesteuerten Gate-Elektroden; 70A shows an alternative embodiment with separately driven gate electrodes;

70B zeigt ein Zeitablaufdiagramm, das die Arbeitsweise des Schaltkreises von 70A veranschaulicht; 70B shows a timing diagram illustrating the operation of the circuit of 70A illustrated;

71 ist eine vereinfachte Querschnittsansicht eines vergossenen Package; und 71 is a simplified cross-sectional view of a potted package; and

72 ist eine vereinfachte Querschnittsansicht eines nicht vergossenen Package. 72 is a simplified cross-sectional view of a non-potted package.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNGDETAILED DESCRIPTION OF THE INVENTION

Der Leistungsschalter kann durch irgendein Bauelement einem von Leistungs-MOSFET, einem IGBT, verschiedenen Arten von Thyristoren und dergleichen implementiert sein. Viele der neuartigen hierin vorgestellten Techniken sind zu Veranschaulichungszwecken im Zusammenhang mit dem Leistungs-MOSFET beschrieben. Es ist jedoch zu verstehen, dass die verschiedenen Ausführungsformen der hierin beschriebenen Erfindung nicht auf den Leistungs-MOSFET beschränkt sind und auf viele andere Arten von Leistungsschalttechnologien angewandt werden können, die beispielsweise IGBTs und andere Arten von bipolaren Schaltern, und verschiedenen Arten von Thyristoren sowie Dioden umfassen. Weiter sind die verschiedenen Ausführungsformen der Erfindung zu Veranschaulichungszwecken so gezeigt, dass sie spezifische p- und n-leitende Bereiche umfassen. Fachleuten werden verstehen, dass die Lehren hierin gleichermaßen auf Vorrichtungen anwendbar sind, in denen die Leitfähigkeiten der verschiedenen Bereiche umgekehrt sind.Of the Circuit breaker can be replaced by any one of a power MOSFET, an IGBT, implemented various types of thyristors and the like be. Many of the novel techniques presented herein are too For illustrative purposes in the context of the power MOSFET described. However, it is understood that the various embodiments of the invention described herein does not apply to the power MOSFET limited are and many other types of power switching technologies can be applied for example, IGBTs and other types of bipolar switches, and various types of thyristors and diodes. Further are the different embodiments of the invention for the purpose of illustration include specific p- and n-type regions. Become a professional understand that the teachings herein are equally applicable to devices are where the conductivities are the different areas are reversed.

In 1 ist eine Querschnittsansicht eines Abschnitts eines beispielhaften n-Leistungs-MOSFET 100 mit n-leitendem Graben (Trench) zu sehen. Wie bei allen anderen hierin beschriebenen Figuren ist zu verstehen, dass die relativen Abmessungen und Größen von verschiedenen Elementen und Komponenten, die in den Figuren dargestellt sind, nicht exakt die tatsächlichen Abmessungen wiederspiegeln und lediglich zu Darstellungszwecken dienen. Der Trench-MOSFET 100 umfasst eine Gate-Elektrode, die innerhalb von Gräben 102 gebildet ist, die sich von der oberen Oberfläche des Substrats durch eine p-leitende Wanne oder einen Body-Bereich 104 erstrecken und in einem n-leitenden Drift- oder Epitaxiebereich 106 enden. Die Gräben 102 sind mit dünnen Dielektrikumschichten 108 ausgekleidet und mit leitfähigem Material 110, wie etwa dotiertem Polysilizium, im Wesentlichen gefüllt. N-leitende Source-Bereiche 112 sind innerhalb des Body-Bereichs 104 benachbart zu den Gräben 102 gebildet. Ein Drain-Anschluss für MOSFET 100 ist an der Rückseite des Substrats gebildet, die mit einem stark dotierten n+ Substratbereich 114 verbunden ist. Die in 1 gezeigte Struktur ist viele Male auf einem gemeinsamen Substrat wiederholt, das beispielsweise aus Silizium hergestellt ist, um ein Array von Transistoren zu bilden. Das Array kann in verschiedenen in der Technik gebildeten zellulären oder streifenförmigen Architekturen konfiguriert sein. Wenn der Transistor eingeschaltet ist, wird zwischen den Source-Bereichen 112 und dem Drift-Bereich 106 entlang der Wände der Gate-Gräben 102 vertikal ein leitender Kanal gebildet.In 1 FIG. 12 is a cross-sectional view of a portion of an exemplary n-type power MOSFET. FIG 100 to see with n-type trench (trench). As with all other figures described herein, it should be understood that the relative dimensions and sizes of various elements and components illustrated in the figures do not accurately reflect the actual dimensions and are for illustrative purposes only. The trench MOSFET 100 includes a gate electrode that resides within trenches 102 is formed, extending from the top surface of the substrate through a p-type well or body area 104 extend and in an n-type drift or epitaxial region 106 end up. The trenches 102 are with thin dielectric layers 108 lined and with conductive material 110 , such as doped polysilicon, substantially filled. N-type source regions 112 are within the body area 104 adjacent to the trenches 102 educated. A drain connection for MOSFET 100 is formed on the backside of the substrate, which has a heavily doped n + substrate region 114 connected is. In the 1 The structure shown is repeated many times on a common substrate made, for example, of silicon to form an array of transistors. The array can be configured in various cellular or strip architectures formed in the art. When the transistor is turned on, it will be between the source areas 112 and the drift area 106 along the walls of the gate trenches 102 vertically formed a conductive channel.

Wegen seiner vertikalen Gate-Struktur ermöglicht der MOSFET 100 eine höhere Packungsdichte im Vergleich mit einer Vorrichtung mit planarem Gate, und die höhere Packungsdichte ergibt einen relativ niedrigen Ein-Widerstand. Um das Durchbruchspannungs-Leistungsvermögen dieses Transistors zu verbessern, ist ein starker p+ Body-Bereich 118 innerhalb der p- Wanne 104 derart gebildet, dass an der Grenzfläche zwischen dem starken p+ Body 118 und der p- Wanne 104 ein abrupter Übergang gebildet ist. Indem die Tiefe des starken p+ Bodys 118 relativ zu der Grabentiefe und der Tiefe der Wanne gesteuert wird, werden elektrische Felder, die erzeugt werden, wenn Spannung an dem Transistor angelegt wird, von den Gräben weg bewegt. Dies erhöht die Lawinenstrom-Handhabungsfähigkeit des Transistors. Abwandlungen dieser verbesserten Struktur und dieser verbesserten Prozesse zum Bilden des Transistors und insbesondere des abrupten Übergangs sind ausführlicher in dem übertragenen U.S. Patent Nr. 6,429,481 für Mo et al. beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.Because of its vertical gate structure, the MOSFET allows 100 a higher packing density compared with a planar gate device, and the higher packing density results in a relatively low on-resistance. To improve the breakdown voltage capability of this transistor is a strong p + body region 118 inside the p-tub 104 formed such that at the interface between the strong p + body 118 and the p-tub 104 an abrupt transition is formed. By the depth of the strong p + body 118 is controlled relative to the trench depth and the depth of the well, electric fields generated when voltage is applied to the transistor are moved away from the trenches. This increases the avalanche current handling capability of the transistor. Variations of this improved structure and these improved processes for forming the transistor and, in particular, the abrupt junction, are more fully described in U.S. Patent No. 5,136,875 U.S. Patent No. 6,429,481 for Mo et al. , the disclosure of which is fully incorporated herein by reference.

Obwohl ein vertikaler Trench-MOSFET 100 mit einen guten Ein-Widerstand und eine verbesserte Rauheit zeigt, weist er eine relativ hohe Eingangskapazität auf. Die Eingangskapazität für den Trench-MOSFET 100 besitzt zwei Komponenten: Gate-Source-Kapazität Cgs und Gate-Drain-Kapazität Cgd. Die Gate-Source-Kapazität Cgs resultiert aus der Überlappung zwischen dem leitfähigem Material 110 des Gates und den Source-Bereichen 112 in der Nähe der Oberseite des Grabens. Die Kapazität, die zwischen dem Gate und dem invertierten Kanal in dem Body gebildet ist, trägt auch zu Cgs bei, da in typischen Leistungsschaltanwendungen der Body und die Source-Elektroden des Transistors miteinander kurzgeschlossen sind. Die Gate-Drain-Kapazität Cgd resultiert aus der Überlappung zwischen dem leitenden Material 110 des Gates am Boden jedes Grabens und dem Driftbereich 106, der mit der Drain verbunden ist. Die Gate-Drain-Kapazität Cgd oder die Miller-Kapazität, begrenzt die Übergangszeit des Transistors VDS. Deshalb führen höhere Cgs und Cgd zu merklichen Schaltverlusten. Diese Schaltverluste werden zunehmend wichtiger, da sich Leistungsmanagementanwendungen in Richtung höherer Schaltfrequenzen bewegen.Although a vertical trench MOSFET 100 With good on-resistance and improved roughness, it has a relatively high input capacitance. The input capacitance for the trench MOSFET 100 has two components: gate-source capacitance Cgs and gate-drain capacitance Cgd. The gate-source capacitance Cgs results from the overlap between the conductive material 110 of the gate and the source areas 112 near the top of the trench. The capacitance formed between the gate and the inverted channel in the body also contributes to Cgs, since in typical power switching applications the body and the source electrodes of the transistor are shorted together. The gate-drain capacitance Cgd results from the overlap between the conductive material 110 of the gate at the bottom of each trench and the drift area 106 which is connected to the drain. The gate-drain capacitance Cgd or the Miller capacitance limits the transition time of the transistor V DS . Therefore, higher Cgs and Cgd lead to significant switching losses. These switching losses are becoming increasingly important as power management applications move toward higher switching frequencies.

Eine Möglichkeit, die Gate-Source-Kapazität Cgs zu verringern, ist, die Kanallänge des Transistors zu verringern. Eine kürzere Kanallänge verringert direkt die Gate-Kanal-Komponente von Cgs. Eine kürzere Kanallänge ist auch direkt proportional zu RDSon und ermöglicht das Erhalten der gleichen Vorrichtungsstromfähigkeit mit weniger Gate-Gräben. Dies verringert sowohl Cgs als auch Cgd, indem der Betrag an Gate-Source- und Gate-Drain-Überlappung verringert wird. Eine kürzere Kanallänge macht jedoch die Vorrichtung anfällig gegenüber Punch-Through, wenn die Verarmungsschicht, die infolge des in Sperrrichtung vorgespannten Body-Drain-Übergangs gebildet wird, sich tief in den Body-Bereich schiebt und den Source-Bereichen annähert. Ein Verringern der Dotierungskonzentration des Driftbereiches, so dass er mehr von der Verarmungsschicht trägt, hat den unerwünschten Effekt, dass der Ein-Widerstand RDSon des Transistors erhöht wird.One way to reduce the gate-to-source capacitance Cgs is to decrease the channel length of the transistor. A shorter channel length directly reduces the gate channel component of Cgs. A shorter channel length is also directly proportional to R DSon and allows obtaining the same device current capability with fewer gate trenches. This reduces both Cgs and Cgd by reducing the amount of gate-source and gate-drain overlap. However, a shorter channel length renders the device prone to punch-through when the depletion layer formed as a result of the reverse biased body-drain junction pushes deeply into the body region and approaches the source regions. Reducing the doping concentration of the drift region to carry more of the depletion layer has the undesirable effect of increasing the on-resistance R DSon of the transistor.

Eine Verbesserung der Transistorstruktur, die eine Verringerung der Kanallänge zulässt und auch wirksam ist, um die obigen Nachteile anzusprechen, verwendet zusätzliche "Abschirm"-Gräben, die seitlich von Gate-Gräben beabstandet sind. In 2A ist eine beispielhafte Ausführungsform eines Doppel-Trench-MOSFET 200 gezeigt. Die Terminologie "Doppel-trench" bezieht sich auf den Transistor, der zwei unterschiedliche Arten von Gräben im Gegensatz zur Gesamtzahl von ähnlichen Gräben aufweist. Zusätzlich zu den konstruktiven Merkmalen, die dem MOSFET von 1 gemeinsam sind, umfasst der Doppel-Trench-MOSFET 200 Abschirmgräben 220, die zwischen den benachbarten Gate-Gräben 202 angeordnet sind. In der in 2A gezeigten beispielhaften Ausführungsform erstrecken sich die Abschirmgräben 220 von der Oberfläche durch p+ Bereich 218, Body-Bereich 204 und in den Driftbereich 206 deutlich unter die Tiefe der Gate-Gräben 202. Die Gräben 220 sind mit einem dielektrischen Material 222 ausgekleidet und sind mit leitfähigem Material 224, wie etwa dotiertem Polysilizium, im Wesentlichen gefüllt. Eine Metallschicht 216 verbindet das leitfähige Material 224 innerhalb der Gräben 220 elektrisch mit n+ Source-Bereichen 212 und starken p+ Body-Bereichen 218. In dieser Ausführungsform können die Gräben deshalb als Source-Abschirmgräben bezeichnet werden. Ein Beispiel dieser Art von Doppel-Trench-MOSFET und ein Prozess zum Herstellen und Schaltkreisanwendungen für selbige sind ausführlicher in der übertragenen U.S. Patentanmeldung Nr. 10/209,110 mit dem Titel "Dual Trench Power MOSFET" von Steven Sapp beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.An improvement in the transistor structure that allows channel length reduction and is also effective to address the above drawbacks uses additional "shield" trenches that are laterally spaced from gate trenches. In 2A is an exemplary embodiment of a double trench MOSFET 200 shown. The terminology "double trench" refers to the transistor having two different types of trenches as opposed to the total number of similar trenches. In addition to the design features that the MOSFET of 1 in common includes the double trench MOSFET 200 Abschirmgräben 220 that exist between the neighboring gate trenches 202 are arranged. In the in 2A In the exemplary embodiment shown, the shield trenches extend 220 from the surface through p + area 218 , Body area 204 and in the drift area 206 well below the depth of the gate trenches 202 , The trenches 220 are with a dielectric material 222 lined and are with conductive material 224 , such as doped polysilicon, substantially filled. A metal layer 216 connects the conductive material 224 inside the trenches 220 electrically with n + source regions 212 and strong p + body areas 218 , In this embodiment, the trenches may therefore be referred to as source shielding trenches. An example of this type of dual trench MOSFET and a process for manufacturing and circuit applications thereof are described in more detail in the incorporated U.S. Pat US Patent Application No. 10 / 209,110 entitled "Dual Trench Power MOSFET" by Steven Sapp, the disclosure of which is hereby fully incorporated by reference.

Die Bedeutung von tieferen Source-Abschirmgräben 220 ist, die Verarmungsschicht, die infolge des in Sperrrichtung vorgespannten Body-Drain-Übergangs gebildet wird, tiefer in den Driftbereich 206 zu schieben. Somit kann ein breiterer Verarmungsbereich resultieren, ohne das elektrische Feld zu erhöhen. Dies lässt zu, dass der Driftbereich höher dotiert sein kann, ohne die Durchbruchspannung abzusenken. Ein höher dotierter Driftbereich verringert den Ein-Widerstand des Transistors. Darüber hinaus lässt das reduzierte elektrische Feld in der Nähe des Body-Drain-Übergangs zu, dass die Kanallänge wesentlich verringert wird, was den Ein-Widerstand des Transistors weiter verringert und die Gate-Source-Kapazität Cgs weiter verringert. Auch im Vergleich mit dem MOSFET von 1 ermöglicht der Doppel-Trench-MOSFET das Erhalten der gleichen Transistor stromfähigkeit mit weit weniger Gate-Gräben. Dies verringert die Gate-Source- und Gate-Drain-Überlappungskapazitäten signifikant. Es ist anzumerken, dass in der beispielhaften in 2A gezeigten Ausführungsform die leitfähige Schicht 210 des Gate-Grabens innerhalb des Grabens vergraben ist, wodurch die Notwendigkeit für die Zwischenschicht-Dielektrikum-Kuppel beseitigt wird, die oberhalb der Gräben 102 in dem in 1 gezeigten MOSFET 100 vorhanden ist. Auch ist die Verwendung von Source-Abschirmgräben, wie es hierin angedacht ist, nicht auf Trench-Gate-MOSFETs begrenzt, und ähnliche Vorteile werden erhalten, wenn Source-Abschirmgräben in planaren MOSFETs angewandt werden, bei denen das Gate horizontal auf der oberen Oberfläche des Substrats gebildet ist. Eine beispielhafte Ausführungsform für einen MOSFET mit planarem Gate und Source-Abschirm-Grabenstruktur ist in 2B gezeigt.The importance of deeper source shielding trenches 220 is, the depletion layer, which is formed as a result of the reverse biased body-drain junction, deeper into the drift region 206 to push. Thus, a wider depletion region can result without the electrical Increase field. This allows the drift region to be doped higher without lowering the breakdown voltage. A higher doped drift region reduces the on-resistance of the transistor. Moreover, the reduced electric field in the vicinity of the body-drain junction allows the channel length to be substantially reduced, further reducing the on-resistance of the transistor and further reducing the gate-to-source capacitance Cgs. Also compared with the mosfet of 1 The dual trench MOSFET enables the same transistor current capability to be achieved with far fewer gate trenches. This significantly reduces the gate-to-source and gate-to-drain overlap capacities. It should be noted that in the exemplary in 2A In the embodiment shown, the conductive layer 210 of the gate trench is buried within the trench, thereby eliminating the need for the interlayer dielectric dome above the trenches 102 in the 1 shown MOSFET 100 is available. Also, the use of source shield trenches as contemplated herein is not limited to trench gate MOSFETs, and similar advantages are obtained when source shield trenches are employed in planar MOSFETs in which the gate is disposed horizontally on the top surface of the MOSFET Substrate is formed. An exemplary embodiment for a planar gate MOSFET and source-shield trench structure is shown in FIG 2 B shown.

Um die Eingangskapazität weiter zu vermindern, können zusätzliche konstruktive Verbesserungen vorgenommen werden, die sich darauf fokussieren, die Gate-Drain-Kapazität Cgd zu verringern. Wie es oben besprochen wurde, wird die Gate-Drain-Kapazität Cgd durch die Überlappung zwischen dem Gate- und dem Driftbereich am Boden des Grabens hervorgerufen. Ein Verfahren zum Verringern dieser Kapazität erhöht die Dicke der Gate-Dielektrikumschicht am Boden des Grabens. Wieder nach 2A sind Gate-Gräben 202 derart gezeigt, dass sie eine dickere Dielektrikumschicht 226 am Boden des Grabens, wo es eine Überlappung mit dem Driftbereich 206 gibt (dem Transistor-Drain-Anschluss), im Vergleich mit der Dielektrikumschicht entlang der Seitenwände des Gate-Grabens aufweisen. Dies verringert die Gate-Drain-Kapazität Cgd ohne die Leitung des Transistors in Durchlassrichtung zu verschlechtern. Die Schaffung einer dickeren Dielektrikumschicht am Boden des Gate-Grabens kann auf unterschiedliche Weise bewerkstelligt werden. Ein beispielhafter Prozess zum Schaffen der dickeren Dielektrikumschicht ist in dem übertragenen U.S. Patent Nr. 6,437,386 für Hurst et al. beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist. Andere Prozesse zum Bilden einer dicken Dielektrikumschicht am Boden eines Grabens sind weiter unten in Verbindung mit den 56 bis 59 beschrieben. Eine andere Möglichkeit, die Gate-Drain-Kapazität zu minimieren, ist, einen zentral angeordneten, zweiten, dielektrischen Kern innerhalb des Grabens einzuschließen, der sich von der dielektrischen Auskleidung auf dem Grabenboden nach oben erstreckt. In einer Ausführungsform kann sich der zweite dielektrische Kern insgesamt nach oben erstrecken, um die Dielektrikumschicht über dem leitfähigen Material 210 des Grabens zu kontaktieren. Ein Beispiel dieser Ausführungsform und Abwandlungen davon sind ausführlicher in dem übertragenen U.S. Patent Nr. 6,573,560 für Shenoy beschrieben.In order to further reduce the input capacitance, additional design improvements focusing on reducing the gate-drain capacitance Cgd may be made. As discussed above, the gate-drain capacitance Cgd is caused by the overlap between the gate and drift regions at the bottom of the trench. One method of reducing this capacitance increases the thickness of the gate dielectric layer at the bottom of the trench. Again after 2A are gate trenches 202 shown to have a thicker dielectric layer 226 at the bottom of the trench, where there is an overlap with the drift area 206 There are (the transistor-drain terminal), as compared with the dielectric layer along the side walls of the gate trench. This reduces the gate-drain capacitance Cgd without degrading the conduction of the transistor in the forward direction. The creation of a thicker dielectric layer at the bottom of the gate trench can be accomplished in a variety of ways. An exemplary process for providing the thicker dielectric layer is in the transferred U.S. Patent No. 6,437,386 for Hurst et al. , the disclosure of which is fully incorporated herein by reference. Other processes for forming a thick dielectric layer at the bottom of a trench are described below in connection with FIGS 56 to 59 described. Another way to minimize the gate-drain capacitance is to include a centrally located second dielectric core within the trench that extends upwardly from the dielectric liner on the trench bottom. In one embodiment, the second dielectric core may extend all the way up to cover the dielectric layer over the conductive material 210 to contact the trench. An example of this embodiment and modifications thereof are described in more detail in the incorporated U.S. Patent No. 6,573,560 described for Shenoy.

Eine andere Technik zum Verringern der Gate-Graben-Kapazität Cgd umfasst das Abschirmen des Gates unter Verwendung von einer oder mehreren vorgespannten Elektroden. Gemäß dieser Ausführungsform sind innerhalb des Gate-Grabens und unter dem leitfähigen Material, das die Gate-Elektrode bildet, eine oder mehrere Elektroden gebildet, um das Gate vor dem Driftbereich abzuschirmen, wodurch die Gate-Drain-Überlappungskapazität wesentlich verringert wird. In 3A ist ein Teil einer beispielhaften Ausführungsform eines Trench-MOSFET 300A mit abgeschirmtem Gate gezeigt. Die Gräben 302 in MOSFET 300A umfassen eine Gate-Elektrode 310, und bei diesem Beispiel zwei zusätzliche Elektroden 311a und 311b unter der Gate-Elektrode 310. Die Elektroden 311a und 311b schirmen die Gate-Elektrode 310 davor ab, irgendeine wesentliche Überlappung mit dem Driftbereich 306 zu besitzen, wodurch die Gate-Drain-Überlappungskapazität beinahe beseitigt wird. Die Abschirmelektroden 311a und 311b können unabhängig mit einem optimalen Potenzial vorgespannt sein. In einer Ausführungsform kann eine der Abschirmelektroden 311a oder 311b mit dem gleichen Potenzial wie der Source-Anschluss vorgespannt sein. Ähnlich wie die Doppel-Trench-Struktur kann das Vorspannen der Abschirmelektroden auch beim Aufweiten des Verarmungsbereiches helfen, der an dem Body-Drain-Übergang gebildet wird, was Cgd weiter vermindert. Es ist zu verstehen, dass die Anzahl von Abschirmelektroden 311 abhängig von der Schaltanwendung und insbesondere den Spannungsanforderungen der Anwendung variieren kann. Ähnlich kann die Größe der Abschirmelektroden in einem gegebenen Graben variieren. Beispielsweise kann die Abschirmelektrode 311a größer sein als die Abschirmelektrode 311b. In einer Ausführungsform liegt die kleinste Abschirmelektrode am nächsten bei dem Boden des Grabens, und die Größe der übrigen Abschirmelektroden nimmt allmählich zu, wenn sie sich der Gate-Elektrode nähern. Unabhängig vorgespannte Elektroden innerhalb der Gräben können ebenfalls zu vertikalen Ladungssteuerzwecken verwendet werden, um einen kleineren Vorwärtsspannungsverlust und eine höhere Sperrfähigkeit zu erzielen. Dieser Aspekt der Transistorstruktur, der nachstehend in Verbindung mit Vorrichtungen mit höherer Spannung beschrieben wird, ist auch ausführlicher in der übertragenen U.S. Patentanmeldung Nr. 09/981,583 mit dem Titel "Semiconductor Structure with Improved Smaller Forward Voltage Loss and Higher Blocking Capability" von Kocon beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.Another technique for reducing the gate trench capacitance Cgd involves shielding the gate using one or more biased electrodes. According to this embodiment, within the gate trench and under the conductive material forming the gate electrode, one or more electrodes are formed to shield the gate from the drift region, thereby substantially reducing the gate-drain overlap capacitance. In 3A is part of an exemplary embodiment of a trench MOSFET 300A Shielded gate shown. The trenches 302 in MOSFET 300A comprise a gate electrode 310 , and in this example two additional electrodes 311 and 311b under the gate electrode 310 , The electrodes 311 and 311b shield the gate electrode 310 from any significant overlap with the drift region 306 , which almost eliminates the gate-drain overlap capacity. The shielding electrodes 311 and 311b can be independently biased with optimal potential. In one embodiment, one of the shield electrodes 311 or 311b be biased with the same potential as the source terminal. Similar to the double trench structure, biasing the shield electrodes may also help in expanding the depletion region formed at the body-drain junction, further reducing Cgd. It should be understood that the number of shielding electrodes 311 Depending on the switching application and in particular the voltage requirements of the application may vary. Similarly, the size of the shield electrodes may vary in a given trench. For example, the shielding electrode 311 larger than the shielding electrode 311b , In one embodiment, the smallest shield electrode is closest to the bottom of the trench, and the size of the remaining shield electrodes gradually increases as they approach the gate electrode. Independently biased electrodes within the trenches may also be used for vertical charge control purposes to achieve smaller forward voltage loss and higher blocking capability. This aspect of the transistor structure, which will be described below in connection with devices having a high gain Herer voltage is also more detailed in the figured US Patent Application No. 09 / 981,583 entitled "Semiconductor Structure with Improved Smaller Forward Voltage Loss and Higher Blocking Capability" by Kocon, the disclosure of which is hereby fully incorporated by reference.

3B veranschaulicht eine alternative Ausführungsform für einen Trench-MOSFET mit abgeschirmtem Gate 300B, der die Doppel-Trench-Struktur von 2A mit der abgeschirmten Gate-Struktur von 3A kombiniert. In der in 3B gezeigten beispielhaften Ausführungsform umfasst der Gate-Graben 301 ein Gate-Poly 310 über einem Abschirm-Poly 311 ähnlich dem Graben 302 von MOSFET 300A. MOSFET 300B umfasst jedoch Nicht-Gate-Gräben 301, die tiefer sein können als die Gate-Gräben 302, für vertikale Ladungssteuerzwecke. Während die Ladungssteuergräben 301 eine einzige Schicht aus leitfähigem Material (z.B. Polysilizium) aufweisen, die mit dem Source-Metall an der Oberseite des Grabens verbunden ist, wie in 2A, verwendet die in 3B gezeigte Ausführungsform mehrfach gestapelte Poly-Elektroden 313, die unabhängig vorgespannt sein können. Die Anzahl von Elektroden 313, die in einem Graben gestapelt sind, kann abhängig von den Anwendungsanforderungen variieren, ebenso wie es die Größen der in 3B gezeigten Elektroden 313 können. Die Elektroden können unabhängig vorgespannt oder elektrisch miteinander verbunden sein. Auch die Anzahl von Ladungssteuergräben innerhalb einer Vorrichtung wird von der Anwendung abhängen. 3B illustrates an alternative embodiment for a shielded gate trench MOSFET 300B who made the double-trench structure of 2A with the shielded gate structure of 3A combined. In the in 3B The exemplary embodiment shown includes the gate trench 301 a gate poly 310 over a shielding poly 311 similar to the ditch 302 of MOSFET 300A , MOSFET 300B however, includes non-gate trenches 301 that can be deeper than the gate trenches 302 , for vertical charge control purposes. While the cargo control trenches 301 a single layer of conductive material (eg, polysilicon) connected to the source metal at the top of the trench, as in FIG 2A , uses the in 3B As shown embodiment poly-electrode stacked several times 313 that can be independently biased. The number of electrodes 313 which are stacked in a trench may vary depending on the application requirements, as well as the sizes of the 3B shown electrodes 313 can. The electrodes may be independently biased or electrically connected together. The number of charge control trenches within a device will also depend on the application.

Noch eine andere Technik zum verbessern Schaltgeschwindigkeit des Leistungs-MOSFET verringert die Gate-Drain-Kapazität Cgd durch Anwenden einer Doppel-Gate-Struktur. Gemäß dieser Ausführungsform ist die Gate-Struktur innerhalb des Grabens in zwei Segmente aufgespalten: ein erstes Segment, das die herkömmliche Gate-Funktion erfüllt, welche das Schaltsignal empfängt, und ein zweites Segment, das das erste Gate-Segment vor dem Drift-(Drain)-Bereich abschirmt und unabhängig vorgespannt sein kann. Dies verringert die Gate-Drain-Kapazität des MOSFET drastisch. 4A ist ein vereinfachtes partielles Diagramm einer beispielhaften Ausführungsform eines Doppel-Gate-Trench-MOSFET 400A. Wie es in 4A gezeigt ist, weist das Gate des MOSFET 400A zwei Segmente G1 und G2 auf. Anders als die Abschirmelektroden (311a und 311b) in MOSFET 300A von 3A weist das leitfähige Material, das G2 in MOSFET 400A bildet, einen Überlappungsbereich 401 mit dem Kanal auf und wirkt daher als Gate-Anschluss. Dieser sekundäre Gate-Anschluss G2 ist jedoch unabhängig von dem primären Gate-Anschluss G1 vorgespannt und empfängt nicht das gleiche Signal, das den Schalttransistor ansteuert. Stattdessen ist G2 in einer Ausführungsform mit einem konstanten Potenzial knapp über der Schwellenspannung des MOSFET vorgespannt, um den Kanal im Überlappungsbereich 401 zu invertieren. Dies wird sicherstellen, dass ein kontinuierlicher Kanal gebildet wird, wenn ein Übergang von dem sekundären Gate G2 zu dem primären Gate G1 hergestellt wird. Auch ist Cgd verringert, da das Potenzial bei G2 höher ist als das Source-Potenzial, und die Ladungsübertragung von dem Driftbereich weg und in das sekundäre Gate G2 hinein trägt weiter zu einer Verringerung in Cgd bei. In einer anderen Ausführungsform kann das sekundäre Gate G2 statt mit einem konstanten Potenzial mit einem Potenzial über der Schwellenspannung kurz vor dem Schaltereignis vorgespannt werden. In anderen Ausführungsformen kann das Potenzial bei G2 variabel eingerichtet und optimal eingestellt werden, um irgendeinen störenden Abschnitt der Gate-Drain-Kapazität Cgd zu minimieren. Die Doppel-Gate-Struktur kann in MOSFETs mit planarer Gate-Struktur sowie in anderen Typen von Trench-Gate-Leistungsvorrichtungen, die IGBT und dergleichen einschließen, angewandt werden. Abwandlungen an Gate gesteuerten MOS-Vorrichtungen mit Doppel-Gate und Prozesse zur Herstellung derartiger Vorrichtungen sind ausführlicher in der übertragenen U.S. Patentanmeldung Nr. 10/640,742 mit dem Titel "Improved MOS Gating Method for Reduced Miller Capacitance and Switching Losses" von Kocon et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.Yet another technique for improving the switching speed of the power MOSFET reduces the gate-drain capacitance Cgd by applying a double-gate structure. According to this embodiment, the gate structure within the trench is split into two segments: a first segment that satisfies the conventional gate function that receives the switching signal, and a second segment that covers the first gate segment before the drift (drain ) Area and can be independently biased. This drastically reduces the gate-drain capacitance of the MOSFET. 4A FIG. 4 is a simplified partial diagram of an exemplary embodiment of a dual-gate trench MOSFET. FIG 400A , As it is in 4A is shown, the gate of the MOSFET 400A two segments G1 and G2. Unlike the shielding electrodes ( 311 and 311b ) in MOSFET 300A from 3A indicates the conductive material, the G2 in MOSFET 400A forms an overlap area 401 with the channel on and therefore acts as a gate terminal. However, this secondary gate G2 is biased independently of the primary gate G1 and does not receive the same signal driving the switching transistor. Instead, in one embodiment, G2 is biased with a constant potential just above the threshold voltage of the MOSFET to the channel in the overlap region 401 to invert. This will ensure that a continuous channel is formed when making a transition from the secondary gate G2 to the primary gate G1. Also, Cgd is reduced because the potential at G2 is higher than the source potential, and the charge transfer away from the drift region and into the secondary gate G2 further contributes to a reduction in Cgd. In another embodiment, the secondary gate G2 may be biased, rather than having a constant potential, with a potential above the threshold voltage just prior to the switching event. In other embodiments, the potential at G2 may be variably set and optimally adjusted to minimize any parasitic portion of the gate-drain capacitance Cgd. The dual-gate structure can be applied in planar gate MOSFETs as well as in other types of trench-gate power devices, including IGBTs and the like. Variations on gate-controlled dual-gate MOS devices and processes for fabricating such devices are described in more detail in U.S. Patent No. 5,156,467 US Patent Application No. 10 / 640,742 entitled "Improved MOS Gating Method for Reduced Miller Capacitance and Switching Losses" by Kocon et al. described, the disclosure of which is fully incorporated herein by reference.

Eine andere Ausführungsform für einen verbesserten Leistungs-MOSFET ist in 4B gezeigt, wobei ein beispielhafter MOSFET 400B eine planare Doppel-Gate-Struktur mit Trench-Elektroden zur vertikalen Ladungssteuerung kombiniert. Primäre und sekundäre Gate-Anschlüsse G1 und G2 funktionieren auf eine ähnliche Weise wie die Trench-Doppel-Gate-Struktur von 4A, wobei tiefe Gräben 420 eine Elektrode in dem Driftbereich bereitstellen, um die Ladung auszubreiten und die Durchbruchspannung der Vorrichtung zu erhöhen. In der gezeigten Ausführungsform überlappt das Abschirm- oder sekundäre Gate G2 den oberen Abschnitt des primären Gates G1 und erstreckt sich über der p-Wanne 404 und dem Driftbereich 406. In einer alternativen Ausführungsform erstreckt sich das primäre Gate G1 über Abschirm-/sekundäres Gate G2.Another embodiment for an improved power MOSFET is shown in FIG 4B shown, wherein an exemplary MOSFET 400B combined a planar double-gate structure with trench electrodes for vertical charge control. Primary and secondary gate terminals G1 and G2 function in a similar manner to the trench double-gate structure of FIG 4A , with deep trenches 420 provide an electrode in the drift region to spread the charge and increase the breakdown voltage of the device. In the illustrated embodiment, the shielding or secondary gate G2 overlaps the upper portion of the primary gate G1 and extends over the p-well 404 and the drift area 406 , In an alternative embodiment, the primary gate G1 extends across the shield / secondary gate G2.

Die verschiedenen soweit beschriebenen Techniken, wie etwa Gate-Abschirmung und Trench-Elektroden zur vertikalen Ladungssteuerung können kombiniert werden, um Leistungsvorrichtungen zu erhalten, die laterale und vertikale MOSFETs, IGBTs, Dioden und dergleichen umfassen, deren Leistungskennlinien für eine gegebene Anwendung optimiert sind. Beispielsweise kann die in 4A gezeigte Trench-Doppel-Gate-Struktur vorteilhaft mit vertikalen Ladungssteuerungs-Trench-Strukturen von den in den 3B oder 4B gezeigten Typen kombiniert werden. Eine derartige Vorrichtung würde einen aktiven Graben mit Doppel-Gate-Struktur umfassen, wie es in 4A gezeigt ist, sowie tiefere Ladungssteuergräben, die entweder mit einer einzigen Schicht aus leitfähigem Material im Wesentlichen gefüllt sind (wie in Gräben 420 in 4B), oder durch mehrere gestapelte leitfähige Elektroden (wie in Gräben 301 in 3B). Für laterale Vorrichtungen, in denen der Drain-Anschluss sich auf der gleichen Oberfläche des Substrats wie der Source-Anschluss befindet (d.h. der Strom lateral fließt), würden die Ladungssteuerelektroden, die lateral angeordnet sind, Feldplatten bilden, anstatt dass sie in vertikalen Gräben gestapelt sind. Die Orientierung der Ladungssteuerelektroden ist im Allgemeinen parallel zur Richtung des Stromflusses in dem Driftbereich.The various techniques so far described, such as gate shielding and vertical charge control trench electrodes, can be combined to obtain power devices including lateral and vertical MOSFETs, IGBTs, diodes and the like whose performance characteristics are optimized for a given application. For example, the in 4A shown with trench double gate structure advantageous vertical charge control trench structures from those in the 3B or 4B combined types are combined. Such a device would include a dual-gate active trench as shown in FIG 4A as well as deeper charge control trenches, which are either substantially filled with a single layer of conductive material (as in trenches 420 in 4B ), or through several stacked conductive electrodes (as in trenches 301 in 3B ). For lateral devices in which the drain terminal is on the same surface of the substrate as the source terminal (ie, the current flows laterally), the charge control electrodes arranged laterally would form field plates instead of being stacked in vertical trenches are. The orientation of the charge control electrodes is generally parallel to the direction of current flow in the drift region.

In einer Ausführungsform sind die Techniken mit Doppel-Gate und abgeschirmtem Gate innerhalb des gleichen Grabens kombiniert, um Schaltgeschwindig keits- und Sperrspannungsverbesserungen bereitzustellen. 4C zeigt einen MOSFET 400C, wobei ein Graben 402C ein primäres Gate G1, ein sekundäres Gate G2 und eine Abschirmschicht 411 umfasst, die in einem einzigen Graben gestapelt sind, wie es gezeigt ist. Der Graben 402C kann genauso tief hergestellt werden und kann so viele Abschirmschichten 411 umfassen, wie es die Anwendung verlangt. Unter Verwendung des gleichen Grabens für sowohl Ladungsausgleichs- als auch Abschirmelektroden ermöglicht eine höhere Dichte, da sie die Notwendigkeit für zwei Gräben beseitigt und sie zu einem kombiniert. Sie ermöglicht auch eine stärkere Stromausbreitung und einen verbesserten Ein-Widerstand der Vorrichtung.In one embodiment, the dual gate and shielded gate techniques are combined within the same trench to provide switching speed and reverse voltage improvements. 4C shows a MOSFET 400C , being a ditch 402C a primary gate G1, a secondary gate G2 and a shielding layer 411 which are stacked in a single trench, as shown. The ditch 402C can be made just as deep and can have as many shielding layers 411 include as the application requires. Using the same trench for both charge balance and shield electrodes allows for higher density because it eliminates the need for two trenches and combines them into one. It also allows for greater current spreading and device on-resistance.

Die so weit beschriebenen Vorrichtungen wenden Kombinationen von abgeschirmtem Gate, Doppel-Gate und andere Techniken an, um parasitäre Kapazität zu verringern. Aufgrund von Störeffekten minimieren jedoch diese Techniken die Gate-Drain-Kapazität Cgd nicht vollständig. In 4D ist eine Teilquerschnittsansicht einer beispielhaften Ausführungsform von MOSFET 400D mit einer tiefen Body-Konstruktion gezeigt. Gemäß dieser Ausführungsform ist die Body-Struktur durch einen Graben 418 gebildet, der durch die Mitte des Mesa geätzt ist, der zwischen den Gate-Gräben 402 gebildet ist und sich so tief oder tiefer als der Gate-Graben 402 erstreckt. Der Body-Graben 418 ist mit Source-Metall gefüllt, wie es gezeigt ist. Die Source-Metallschicht kann ein dünnes wärmebeständiges Metall an der Metall-Diffusionsgrenze (nicht gezeigt) umfassen. In dieser Ausführungsform umfasst die Body-Struktur eine p+ Body-Implantationsschicht 419, die den Body-Graben 418 im Wesentlichen umgibt. Die p+ Implantationsschicht 419 ermöglicht eine zusätzliche Abschirmung, um die Potenzialverteilung innerhalb der Vorrichtung insbesondere nahe bei der Gate-Elektrode zu verändern. In einer in 4E gezeigten alternativen Ausführungsform ist der Body-Graben 418 im Wesentlichen mit Epitaxiematerial unter Verwendung von beispielsweise einer Abscheidung durch selektives epitaktisches Aufwachsen (SEG von selective epitaxial growth) im Wesentlichen gefüllt. Alternativ ist der Body-Graben 418E mit dotiertem Polysilizium im Wesentlichen gefüllt. In jeder dieser beiden Ausführungsformen wird anstelle eines Implantierens eines p+ Abschirmübergangs 419 im Anschluss eine Temperaturbehandlung Dotiermittel von dem gefüllten Body in das Silizium diffundieren, um einen p+ Abschirmübergang 419 zu bilden. Ein Anzahl von Abwandlungen für eine mit einem Graben versehene Body-Struktur und deren Bildung sind ausführlicher in den übertragenen U.S. Patenten Nrn. 6,437,399 und 6,110,799 , beide für Huang, beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.The devices so far described employ shielded gate, double gate, and other techniques to reduce parasitic capacitance. However, due to parasitics, these techniques do not completely minimize the gate-to-drain capacitance Cgd. In 4D FIG. 10 is a partial cross-sectional view of an exemplary embodiment of MOSFET. FIG 400D shown with a deep body construction. According to this embodiment, the body structure is through a trench 418 formed, which is etched through the middle of the mesa, between the gate trenches 402 is formed and as deep or deeper than the gate ditch 402 extends. The body trench 418 is filled with source metal as shown. The source metal layer may comprise a thin heat-resistant metal at the metal diffusion boundary (not shown). In this embodiment, the body structure comprises a p + body implantation layer 419 that dig the body 418 essentially surrounds. The p + implantation layer 419 allows additional shielding to change the potential distribution within the device, in particular close to the gate electrode. In an in 4E shown alternative embodiment is the body trench 418 essentially substantially filled with epitaxial material using, for example, selective epitaxial growth (SEG) deposition. Alternatively, the body trench 418E substantially filled with doped polysilicon. In each of these two embodiments, instead of implanting a p + shield junction 419 Following a temperature treatment, dopants diffuse from the filled body into the silicon to form a p + shield junction 419 to build. A number of modifications to a trenched body structure and their formation are more detailed in the translated U.S. Patent Nos. 6,437,399 and 6,110,799 both for Huang, the disclosure of which is fully incorporated herein by reference.

In beiden in den 4D und 4E gezeigten Ausführungsformen werden der Abstand L zwischen Gate-Graben 402 und Body-Graben 418 sowie die relativen Tiefen der beiden Gräben gesteuert, um eine umsäumende Gate-Drain-Kapazität zu minimieren. In den Ausführungsformen, die SEG oder mit Poly gefüllte Body-Gräben verwenden, kann der Abstand zwischen den äußeren Rändern der Schicht 419 und der Wand des Gate-Grabens eingestellt werden, indem die Dotierungskonzentration des SEG oder Poly innerhalb des Body-Grabens 418 variiert wird. Die 4F und 4G veranschaulichen den Einfluss des mit einem Graben versehenen tiefen Bodys auf die Verteilung der Potenziallinien innerhalb der Vorrichtung in der Nähe der Gate-Elektrode. Zu Veranschaulichungszwecken verwenden die 4F und 4G MOSFETs mit abgeschirmten Gate-Strukturen. 4F zeigt die Potenziallinien für einen in Sperrrichtung vorgespannten (reverse biased) MOSFET 400F mit abgeschirmtem Gate und einem mit einem Graben versehenen tiefen Body 418, und 4G zeigt die Potenziallinien für einen in Sperrrichtung betriebenen MOSFET 400G mit abgeschirmtem Gate mit einer flachen Body-Struktur. Die Konturlinien in jeder Vorrichtung zeigen die Potenzialverteilung innerhalb der Vorrichtung, wenn sie in Sperrrichtung betrieben ist (d.h. blockierender Aus-Zustand). Die weiße Linie zeigt den Wannenübergang und definiert auch den Boden des Kanals, der sich unmittelbar neben der Gate-Elektrode befindet. Wie es aus den Diagrammen zu sehen ist, gibt es ein niedrigeres Potenzial und ein niedrigeres elektrisches Feld, das an den Kanal und die umgebende Gate-Elektrode für den MOSFET 400F mit einem Graben und einem tiefen Body von 4F angelegt wird. Dieses herabgesetzte Potenzial ermöglicht eine reduzierte Kanallänge, was die Gesamt-Gate-Ladung für die Vorrichtung verringert. Beispielsweise kann die Tiefe des Gate-Grabens 102 auf unter z.B. 0,5 μm verringert werden und kann flacher als der Body-Graben 418 einge richtet werden, wobei der Abstand L ungefähr 0,5 μm oder kleiner ist. In einer beispielhaften Ausführungsform ist der Abstand L kleiner als 0,3 μm. Ein anderer Vorteil dieser Erfindung ist die Verringerung der Gate-Drain-Ladung Qgd und der Miller-Kapazität Cgd. Je niedriger der Wert dieser Parameter, desto schneller kann die Vorrichtung schalten. Diese Verbesserung wird durch die Verringerung des Potenzials, das unmittelbar neben der Gate-Elektrode vorhanden ist, realisiert. Die verbesserte Struktur hat ein viel niedrigeres Potenzial, das geschaltet werden wird, und der induzierte kapazitive Strom in dem Gate ist viel niedriger. Dies wiederum ermöglicht es dem Gate, schneller zu schalten.In both in the 4D and 4E In embodiments shown, the distance L between gate trenches 402 and body digging 418 and the relative depths of the two trenches are controlled to minimize a floating gate-drain capacitance. In the embodiments using SEG or poly-filled body trenches, the distance between the outer edges of the layer may 419 and the wall of the gate trench by adjusting the doping concentration of the SEG or poly within the body trench 418 is varied. The 4F and 4G illustrate the influence of the trenched deep body on the distribution of potential lines within the device near the gate electrode. For illustrative purposes, use the 4F and 4G MOSFETs with shielded gate structures. 4F shows the potential lines for a reverse biased MOSFET 400F with shielded gate and a ditch deep body 418 , and 4G shows the potential lines for a reverse-biased MOSFET 400G with shielded gate with a flat body structure. The contour lines in each device show the potential distribution within the device when it is reverse biased (ie, blocking off state). The white line indicates the well junction and also defines the bottom of the channel immediately adjacent to the gate electrode. As can be seen from the diagrams, there is a lower potential and a lower electric field applied to the channel and the surrounding gate for the MOSFET 400F with a ditch and a deep body of 4F is created. This lowered potential allows a reduced channel length, which reduces the overall gate charge for the device. For example, the depth of the gate trench 102 on under eg 0.5 microns and can be flatter than the body trench 418 be directed, wherein the distance L is about 0.5 microns or smaller. In an exemplary embodiment, the distance L is less than 0.3 μm. Another advantage of this invention is the reduction in gate-to-drain charge Qgd and Miller capacitance Cgd. The lower the value of these parameters, the faster the device can switch. This improvement is realized by reducing the potential immediately adjacent to the gate electrode. The improved structure has a much lower potential that will be switched, and the induced capacitive current in the gate is much lower. This in turn allows the gate to switch faster.

Die mit einem Graben versehene tiefe Body-Struktur, wie sie in Verbindung mit den 4D und 4E beschrieben wurde, kann mit anderen Ladungsausgleichstechniken, wie etwa abgeschirmten Gate- oder Doppel-Gate-Strukturen kombiniert werden, um die Schaltgeschwindigkeit, den Ein-Widerstand und die Sperrfähigkeit der Vorrichtung weiter zu verbessern.The ditch-deep body structure, as used in conjunction with the 4D and 4E can be combined with other charge balancing techniques such as shielded gate or double gate structures to further improve the switching speed, on-resistance and blocking capability of the device.

Die Verbesserungen, die durch die obigen Leistungsvorrichtungen und Abwandlungen davon bereitgestellt werden, haben robuste Schaltelemente für Leistungselektronikanwendungen mit relativ niedriger Spannung ergeben. Niedrige Spannung, so wie es hierin verwendet wird, bezieht sich auf einen Spannungsbereich von beispielsweise ungefähr 30 V–40 V und darunter, obwohl dieser Bereich abhängig von der besonderen Anwendung variieren kann. Anwendungen, die Sperrspannungen wesentlich über diesen Bereich erfordern, benötigen irgendeine Art von konstruktiver Modifikation an dem Leistungstransistor. Typischerweise wird die Dotierungskonzentration in dem Driftbereich des Leistungstransistors reduziert, damit die Vorrichtung höheren Spannungen während des Sperrzustandes tragen kann. Ein eher leicht dotierter Driftbereich führt jedoch zu einer Zunahme des Ein-Widerstandes RDSon des Transistors. der höhere spezifische Widerstand erhöht direkt den Leistungsverlust des Schalters. Der Leistungsverlust hat Bedeutung gewonnen, da die jüngsten Fortschritte bei der Halbleiterherstellung die Packungsdichte der Leistungsvorrichtungen weiter erhöht haben.The improvements provided by the above power devices and variations thereof have yielded robust switching elements for relatively low voltage power electronics applications. Low voltage, as used herein, refers to a voltage range of, for example, about 30V-40V and below, although this range may vary depending on the particular application. Applications that require blocking voltages substantially beyond this range require some form of constructive modification to the power transistor. Typically, the doping concentration in the drift region of the power transistor is reduced to allow the device to carry higher voltages during the off-state. However, a rather lightly doped drift region leads to an increase in the on-resistance R DSon of the transistor. the higher resistivity directly increases the power loss of the switch. The power loss has gained importance as recent advances in semiconductor fabrication have further increased the packing density of the power devices.

Es sind Versuche unternommen worden, den Ein-Widerstand und den Leistungsverlust der Vorrichtung zu verbessern, während gleichzeitig die hohe Sperrspannung aufrechterhalten wird. Viele dieser Versuche wenden verschiedene vertikale Ladungssteuertechniken an, um ein weitgehend flaches elektrisches Feld vertikal in der Halbleitervorrichtung zu schaffen. Eine Anzahl von Vorrichtungsstrukturen von dieser Art ist vorgeschlagen worden, welche die laterale Verarmungsvorrichtung, die in den übertragenen U.S. Patent Nr. 6,713,813 mit dem Titel "Field Effect Transistor Having a Lateral Depletion Structure" von Marchant offenbart ist, und die Vorrichtungen umfassen, die in dem übertragenen U.S. Patent Nr. 6,376,878 von Kocon beschrieben sind, deren beider Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.Attempts have been made to improve the on-resistance and power loss of the device while maintaining the high reverse voltage. Many of these attempts use various vertical charge control techniques to provide a substantially flat electric field vertically in the semiconductor device. A number of device structures of this type have been proposed which incorporate the lateral depletion device incorporated in the prior art U.S. Patent No. 6,713,813 entitled "Field Effect Transistor Having a Lateral Depletion Structure" by Marchant, and which includes apparatuses that are incorporated herein by reference U.S. Patent No. 6,376,878 by Kocon, both of whose contents are hereby incorporated by reference in their entirety.

5A zeigt eine Querschnittsansicht eines Abschnitts eines beispielhaften Leistungs-MOSFET 500A mit einer planaren Gate-Struktur. Der MOSFET 500A sieht so aus, als ob er eine ähnliche Struktur wie die des planaren MOSFET 200B von 2B aufweist, unterscheidet sich aber von dieser Vorrichtung in zwei signifikanten Aspekten. Statt des Füllens der Gräben 520 mit leitfähigem Material sind diese Gräben mit dielektrischem Material, wie etwa Siliziumdioxid, gefüllt, und die Vorrichtung umfasst darüber hinaus diskontinuierliche schwimmende p-leitende Bereiche 524, die benachbart zu den äußeren Seitenwänden der Gräben 520 beabstandet sind. Wie es in Verbindung mit dem Doppel-Trench-MOSFET von 2A beschrieben wurde, hilft das leitfähige Material (z.B. Polysilizium) in den Source-Gräben 202 bei der Verbesserung der Zellendurchbruchspannung, indem der Verarmungsbereich tiefer in den Driftbereich verschoben wird. Das Beseitigen des leitfähigen Materials aus diesen Gräben würde somit zu einer Verringerung der Durchbruchspannung führen, es sei denn, andere Mittel zum Verringern des elektrischen Feldes werden angewandt. Schwimmende p-Bereiche 524 dienen dazu, das elektrische Feld zu verringern. 5A shows a cross-sectional view of a portion of an exemplary power MOSFET 500A with a planar gate structure. The MOSFET 500A looks like it has a similar structure to that of the planar MOSFET 200B from 2 B but differs from this device in two significant aspects. Instead of filling the trenches 520 with conductive material, these trenches are filled with dielectric material, such as silicon dioxide, and the device further includes discontinuous floating p-type regions 524 that are adjacent to the outer sidewalls of the trenches 520 are spaced. As it is in connection with the double trench MOSFET of 2A has been described, the conductive material (eg polysilicon) helps in the source trenches 202 in improving cell breakdown voltage by shifting the depletion region deeper into the drift region. Eliminating the conductive material from these trenches would thus result in a reduction in breakdown voltage unless other means of reducing the electric field are used. Floating p areas 524 serve to reduce the electric field.

Mit Bezug auf den in 5A gezeigten MOSFET 500A erlangen die schwimmenden p-Bereiche 524, sobald das elektrische Feld zunimmt, wenn die Drain-Spannung erhöht wird, ein entsprechendes Potenzial, das durch ihre Position in dem Raumladungsbereich bestimmt ist. Das schwimmende Potenzial dieser p-Bereiche 524 bewirkt, dass sich das elektrische Feld tiefer in den Driftbereich ausbreitet, was zu einem gleichmäßigeren Feld über die gesamte Tiefe des Mesa-Bereiches zwischen den Gräben 520 führt. Infolgedessen wird die Durchbruchspannung des Transistors erhöht. Der Vorteil des Ersetzens des leitfähigen Materials in den Gräben mit isolierendem Material ist, dass ein größerer Abschnitt des Raumladungsbereiches über einen Isolator statt dem Driftbereich, der Silizium sein könnte, erscheint. Da die Permittivität eines Isolators niedriger ist als die von beispielsweise Silizium, und da die Fläche des Verarmungsbereiches in dem Graben verringert ist, ist die Ausgangskapazität der Vorrichtung signifikant vermindert. Dies verbessert die Schaltkennlinie des Transistors weiter. Die Tiefe der dielektrikumgefüllten Gräben 520 hängt von den Spannungsanforderungen ab, wobei gilt, dass je tiefer die Gräben sind, desto höher ist die Sperrspannung. Ein zusätzlicher Vorteil der Technik der vertikalen Ladungssteuerung ist, dass sie zulässt, dass die Transistorzellen seitlich zur Wärmeisolation ohne merklich erhöhte Kapazität verschoben sind. In einer alternativen Ausführungsform verkleiden statt der schwimmenden p-Bereiche p-leitende Schichten die äußeren Seitenwände der dielektrikumgefüllten Gräben, um einen ähnlichen vertikalen Ladungsausgleich zu erzielen. Eine vereinfachte und partielle Querschnittsansicht dieser Ausführungsform ist in 5B gezeigt, wobei die äußeren Seitenwände der Gräben 520 durch eine p-leitende Schicht oder Auskleidung 526 bedeckt sind. In der beispielhaften Ausführungsform, die in 5B gezeigt ist, ist das Gate ebenfalls mit einem Graben versehen, was die Transkonduktanz der Vorrichtung weiter verbessert. Andere Ausführungsformen für verbesserte Leistungsvorrichtungen, die Abwandlungen dieser Technik anwenden, sind ausführlich in der übertragenen U.S. Patentanmeldung Nr. 10/200,056 (Aktenzeichen des Anwalts 18865-0097/17732-55280) mit dem Titel "Vertical Charge Control Semiconductor Device with Low Output Capacitance" von Sapp et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.With reference to the in 5A shown MOSFET 500A gain the floating p-areas 524 As soon as the electric field increases, as the drain voltage is increased, a corresponding potential determined by its position in the space charge region. The floating potential of these p-regions 524 causes the electric field to propagate deeper into the drift region, resulting in a more uniform field over the entire depth of the mesa region between the trenches 520 leads. As a result, the breakdown voltage of the transistor is increased. The advantage of replacing the conductive material in the trenches with insulating material is that a larger portion of the space charge region appears over an insulator rather than the drift region, which could be silicon. Since the permittivity of an insulator is lower than that of, for example, silicon, and because the area of the depletion region in the trench is reduced, the output capacitance of the device is significantly reduced. This further improves the switching characteristic of the transistor. The depth of the dielectric-filled trenches 520 depends on the voltage requirements, with the lower the trenches, the higher the reverse voltage. An additional advantage of the vertical charge control technique is that it allows the transistor cells to be shifted laterally for thermal insulation without appreciably increased capacitance. In an alternative embodiment, instead of the floating p-type regions, p-type layers clad the outer sidewalls of the dielectric filled trenches to achieve similar vertical charge balance. A simplified and partial cross-sectional view of this embodiment is shown in FIG 5B shown, with the outer side walls of the trenches 520 through a p-type layer or liner 526 are covered. In the exemplary embodiment shown in FIG 5B is shown, the gate is also trenched, which further improves the transconductance of the device. Other embodiments of improved power devices employing variations of this technique are described in detail in U.S. Patent No. 5,156,054 US Patent Application No. 10 / 200,056 (Attorney Docket No. 18865-0097 / 17732-55280) entitled "Vertical Charge Control Semiconductor Device with Low Output Capacitance" by Sapp et al. described, the disclosure of which is fully incorporated herein by reference.

Wie es oben beschrieben wurde, zeigt der Trench-MOSFET 500B von 5B eine verringerte Ausgangskapazität und eine verbesserte Durchbruchspannung.As described above, the trench MOSFET is shown 500B from 5B a reduced output capacitance and an improved breakdown voltage.

Da jedoch der aktive Graben (Gate-Trench 502) zwischen den dielektrikumgefüllten Ladungssteuergräben 520 angeordnet ist, ist die Kanalbreite des MOSFET 500B nicht so groß wie die von herkömmlichen Strukturen von Trench-MOSFET. Dies kann zu einem höheren Ein-Widerstand RDSon führen. In 5C ist eine alternative Ausführungsform für einen Trench-MOSFET 500C mit vertikaler Ladungssteuerung gezeigt, die die sekundären Ladungssteuergräben beseitigt. Die Gräben 502C in MOSFET 500C umfassen ein Gate-Poly 510 und einen dielektrikumgefüllten unteren Abschnitt, der sich tief in den Driftbereich 506 hinein erstreckt. In einer Ausführungsform erstrecken sich die Gräben 502C bis zu einer Tiefe unter ungefähr die Hälfte der Tiefe des Driftbereichs 506. Eine p-leitende Auskleidung 526C umgibt die äußeren Wände entlang des unteren Abschnitts jedes Grabens, wie es gezeigt ist. Diese Einzelgrabenstruktur beseitigt den Sekundärladungssteuergraben, was eine erhöhte Kanalbreite und einen niedrigeren RDSon zulässt. Der untere Abschnitt des tieferen Grabens 502C, der von einer p-leitenden Auskleidung 526C an seinen Außenwänden umgeben ist, trägt einen Hauptteil des elektrischen Feldes, um die Ausgangskapazität die Gate-Drain-Kapazität zu verringern. In einer alternativen Ausführungsform ist die p-leitende Auskleidung 526C zu einer Vielzahl von diskontinuierlichen Bereichen entlang der Seiten und des Bodens des Grabens 502C hergestellt. Andere Ausführungsformen sind möglich, indem die Einzelgraben-Ladungssteuerstruktur mit Techniken mit abgeschirmtem Gate oder Doppel-Gate, die oben beschrieben wurden, kombiniert werden, um die parasitäre Kapazität der Vorrichtung weiter zu verringern.However, because the active trench (gate trench 502 ) between the dielectric filled charge control trenches 520 is arranged, is the channel width of the MOSFET 500B not as big as that of conventional trench MOSFET structures. This can lead to a higher on-resistance R DSon . In 5C is an alternative embodiment for a trench MOSFET 500C shown with vertical charge control eliminating the secondary charge control trenches. The trenches 502C in MOSFET 500C include a gate poly 510 and a dielectric-filled lower portion extending deep into the drift region 506 extends into it. In one embodiment, the trenches extend 502C to a depth less than about half the depth of the drift region 506 , A p-conductive lining 526C surrounds the outer walls along the lower portion of each trench, as shown. This single trench structure eliminates the secondary charge control trench , allowing increased channel width and lower R DSon . The lower section of the lower trench 502C that of a p-type lining 526C Surrounded on its outer walls, carries a major portion of the electric field to reduce the output capacitance, the gate-drain capacitance. In an alternative embodiment, the p-type liner is 526C to a plurality of discontinuous areas along the sides and bottom of the trench 502C produced. Other embodiments are possible by combining the single trench charge control structure with the shielded gate or double gate techniques described above to further reduce the parasitic capacitance of the device.

In 6 ist eine vereinfachte Querschnittsansicht eines Leistungs-MOSFETs gezeigt, der für Anwendungen mit höherer Spannung geeignet ist, die auch ein schnelleres Schalten erfordern. Der MOSFET 600 kombiniert eine vertikale Ladungssteuerung, um die Durchbruchspannung zu verbessern, mit einer abgeschirmten Gate-Struktur, die die Schaltgeschwindigkeit verbessert. Wie es in 6 gezeigt ist, ist eine Abschirmelektrode 611 innerhalb des Gate-Grabens 602 zwischen dem leitenden Material des Gates 610 und dem Boden des Grabens angeordnet. Die Elektrode 611 schirmt das Gate des Transistors vor dem darunterliegenden Drain-Bereich (Driftbereich 606) ab, was die Gate-Drain-Kapazität des Transistors signifikant verringert und somit seine maximale Schaltfrequenz erhöht. Dielektrikumgefüllte Gräben 620 mit p-dotierten Auskleidungen 626 helfen, vertikal ein weitgehend flaches elektrisches Feld zu schaffen, um die Durchbruchspannung der Vorrichtung zu verbessern. Im Betrieb reduziert die Kombination aus dielektrikumgefüllten Gräben 620 mit p-leitender Auskleidung 626 und der abgeschirmten Gate-Struktur die parasitäre Kapazität und hilft, den n-Driftbereich zu verarmen, der das elektrische Feld zerstreut, das sich an dem Randabschnitt der Gate-Elektrode konzentriert. Vorrichtungen von dieser Art können in einem HF-Verstärker oder in Hochfrequenz-Schaltanwendungen verwendet werden.In 6 Figure 3 is a simplified cross-sectional view of a power MOSFET suitable for higher voltage applications that also require faster switching. The MOSFET 600 Combines vertical charge control to improve breakdown voltage, with a shielded gate structure that improves switching speed. As it is in 6 is shown is a shield electrode 611 within the gate trench 602 between the conductive material of the gate 610 and the bottom of the trench. The electrode 611 shields the gate of the transistor from the underlying drain region (drift region 606 ), which significantly reduces the gate-drain capacitance of the transistor and thus increases its maximum switching frequency. Dielectric filled trenches 620 with p-doped linings 626 help to create vertically a largely flat electric field to improve the breakdown voltage of the device. In operation, the combination of dielectric filled trenches reduces 620 with p-conducting lining 626 and the shielded gate structure, the parasitic capacitance and helps to deplete the n-drift region, which scatters the electric field, which is concentrated at the edge portion of the gate electrode. Devices of this type can be used in an RF amplifier or in high frequency switching applications.

7 zeigt eine alternative Ausführungsform für einen anderen Leistungs-MOSFET, der für Anwendungen mit höherer Spannung und höherer Frequenz geeignet ist. In dem in 7 gezeigten vereinfachten Beispiel kombiniert MOSFET 700 eine vertikale Ladungssteuerung, um eine Durchbruchspannung zu verbessern, mit einer Doppel-Gate-Struktur, die die Schaltgeschwindigkeit verbessert. Ähnlich wie die in 6 gezeigte Vorrichtung wird die vertikale Ladungssteuerung durch die Verwendung von dielektrikumgefüllten Gräben 720 mit p-dotierten Auskleidungen 726 implementiert. Eine Verringerung der parasitären Kapazität wird durch die Verwendung einer Doppel-Gate-Struktur erzielt, wodurch eine primäre Gate-Elektrode G1 vor der Drain (n- Driftbereich 706) durch eine sekundäre Gate-Elektrode G2 abgeschirmt ist. Die sekundäre Gate-Elektrode G2 kann entweder kontinuierlich vorgespannt sein oder nur vor einem Schaltereignis vorgespannt werden, um den Kanal im Bereich 701 zu invertieren und somit einen ununterbrochenen Stromfluss durch einen kontinuierlichen Kanal sicherzustellen, wenn die Vorrichtung eingeschaltet ist. 7 shows an alternative embodiment for another power MOSFET suitable for higher voltage and higher frequency applications. In the in 7 shown simplified example combines MOSFET 700 a vertical charge control to improve a breakdown voltage, with a double-gate structure that improves the switching speed. Similar to the in 6 The device shown becomes the vertical charge control through the use of dielectric filled trenches 720 with p-doped linings 726 implemented. A reduction of the parasitic capacitance is achieved through the use of a double-gate structure, whereby a primary gate electrode G1 in front of the drain (n-drift region 706 ) is shielded by a secondary gate electrode G2. The secondary gate electrode G2 may either be continuously biased or biased only before a switching event to close the channel in the range 701 to invert and thus ensure a continuous flow of current through a continuous channel when the device is turned on.

In einer anderen Ausführungsform wendet der abgeschirmte MOSFET mit vertikaler Ladungssteuerung auch die dielektrikumgefüllten Gräben mit dotierter Seitenwand an, um eine integrierte Schottky-Diode zu implementieren. 8 zeigt ein Beispiel eines MOSFET 800 mit abgeschirmtem Gate gemäß dieser Ausführungsform. In diesem Beispiel schirmt die Elektrode 811 in dem unteren Teil des Grabens 802 die Gate-Elektrode 810 vor dem Driftbereich 806 ab, um eine parasitäre Gate-Drain-Kapazität zu verringern. Dielektrikumgefüllte Gräben 820 mit p-dotierten Auskleidungen an ihren äußeren Seitenwänden sorgen für eine vertikale Ladungssteuerung. Eine Schottky-Diode 828 ist zwischen zwei Gräben 820A und 820B gebildet, welche ein Mesa der Breite W bilden. Diese Schottky-Diodenstruktur ist durch das gesamte Trench-MOSFET-Zellen-Array hindurch verstreut, um die Leistungskennlinien des MOSFET-Schalters zu verbessern. Der Spannungsabfall in Durchlassrichtung ist verringert, indem Nutzen aus der niedrigen Barrierenhöhe der Schottky-Struktur 828 gezogen wird. Zusätzlich wird diese Diode einen inhärenten Erholungsgeschwindigkeitsvorteil in Sperrrichtung im Vergleich mit dem normalen PN-Übergang des vertikalen Leistungs-MOSFET besitzen. Indem die Seitenwände der dielektrikumgefüllten Gräben 820 mit beispielsweise Bor dielektrikumgefüllt sind, wird eine Seitenwandleckstrecke aufgrund von Phosphorsegregation beseitigt. Merkmale des Grabenprozesses können dazu verwendet werden, um das Leistungsvermögen der Schottky-Diode 828 zu optimieren. In einer Ausführungsform ist beispielsweise die Breite W derart eingestellt, dass eine Verarmung in dem Driftbereich der Schottky-Struktur 828 durch den benachbarten PN-Übergang beeinflusst und gesteuert wird, um die Spannungsfähigkeit der Schottky-Diode 828 in Sperrrichtung zu erhöhen. Ein Beispiel eines MOSFET mit monolithisch integriertem Graben und Schottky-Diode ist in dem übertragenen U.S. Patent Nr. 6,351,081 für Sapp zu finden, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.In another embodiment applies the vertical charge control shielded MOSFET also supplies the doped sidewall dielectric filled trenches to implement a Schottky integrated diode. 8th shows an example of a MOSFET 800 shielded gate according to this embodiment. In this example, the electrode shields 811 in the lower part of the trench 802 the gate electrode 810 before the drift area 806 to reduce a parasitic gate-drain capacitance. Dielectric filled trenches 820 with p-doped liners on their outer sidewalls provide vertical charge control. A Schottky diode 828 is between two trenches 820A and 820B formed, which form a mesa of width W. This Schottky diode structure is dispersed throughout the trench MOSFET cell array to improve the performance characteristics of the MOSFET switch. The voltage drop in the forward direction is reduced by taking advantage of the low barrier height of the Schottky structure 828 is pulled. In addition, this diode will have an inherent reverse recovery speed advantage as compared to the normal PN junction of the vertical power MOSFET. By the side walls of the dielectric filled trenches 820 are filled with, for example, boron dielectric, a Seitenwandleckstrecke is eliminated due to phosphorus aggregation. Features of the trenching process can be used to increase the performance of the Schottky diode 828 to optimize. For example, in one embodiment, the width W is set such that depletion in the drift region of the Schottky structure 828 is influenced and controlled by the adjacent PN junction to the voltage capability of the Schottky diode 828 to increase in the reverse direction. An example of a MOSFET with monolithically integrated trench and Schottky diode is shown in FIG U.S. Patent No. 6,351,081 for Sapp, the disclosure of which is hereby fully incorporated by reference.

Es ist zu verstehen, dass eine Schottky-Diode, die zwischen dielektrikumgefüllten Gräben gebildet ist, mit einer Vielfalt von unterschiedlichen Arten von MOSFETs integriert sein kann, die MOSFETs mit einer planaren Gate-Struktur, Trench-Gate-MOSFETs ohne irgendeine Abschirmelektrode mit oder ohne dickes Dielektrikum am Boden des Grabens usw. umfassen. Eine beispielhafte Ausführungsform für einen Trench-MOSFET mit Doppel-Gate und integrierter Schottky-Diode ist in 9A gezeigt. Der MOSFET 900A umfasst einen Gate-Graben 902, wobei ein primäres Gate G1 über dem sekundären Gate G2 gebildet ist, um parasitäre Kapazität zu verringern und die Schaltfrequenz zu erhöhen. Der MOSFET 900A umfasst auch dielektrikumgefüllte Gräben 920 mit p-dotierten Auskleidungen 926, die entlang ihrer äußeren Seitenwände zur vertikalen Ladungssteuerung gebildet sind, um die Sperrspannung der Vorrichtung zu verbessern. Ein Verfahren zum Bilden der Auskleidungen für viele der oben beschriebenen Ausführungsformen (z.B. jene, die in den 5B, 6, 7, 8 und 9A gezeigt sind), verwenden einen Plasmadotierungsprozess. Die Schottky-Diode 928A ist zwischen zwei benachbarten dielektrikumgefüllten Gräben 920A und 920B gebildet, wie es gezeigt ist. In einer anderen Abwandlung ist ein MOSFET mit monolithisch integrierter Schottky-Diode und Graben ohne die dielektrikumgefüllten Gräben gebildet. 9B ist eine Querschnittsansicht einer beispielhaften Vorrichtung 900B gemäß dieser Ausführungsform. Der MOSFET 900B umfasst aktive Gräben 902B, die jeweils Elektroden 911 aufweisen, die unter einer Gate-Elektrode 910 vergraben sind. Eine Schottky-Diode 928B ist zwischen zwei Gräben 902L und 902R gebildet, wie es gezeigt ist. Der Ladungsausgleichseffekt von vorgespannten Elektroden 911 erlaubt ein Erhöhen der Dotierungskonzentration des Driftbereichs, ohne einen Kompromiss mit der Blockierspannung in Sperrrichtung einzugehen. Eine höhere Dotierungskonzentration in dem Driftbereich verringert wiederum den Spannungsabfall in Durchlassrichtung für diese Struktur. Wie bei den zuvor beschriebenen Trench-MOSFETs mit vergrabenen Elektroden können die Tiefe jedes Grabens sowie die Anzahl der vergrabenen Elektroden variieren. In einer in 9C gezeigten Abwandlung weist der Graben 902C nur eine vergrabene Elektrode 911 auf, und Gate-Elektroden 910S in Schottky-Zellen 928C sind mit der Source-Elektrode verbunden, wie es gezeigt ist. Das Gate der Schottky-Diode kann alternativ mit dem Gate-Anschluss des MOSFET verbunden sein. Die 9D, 9E und 9F zeigen beispielhafte Layout-Abwandlungen für eine Schottky-Diode, die in dem aktiven Zellen-Array des MOSFETs verstreut ist. Die 9D und 9E zeigen Einzel-Mesa-Schottky- bzw. Doppel-Mesa-Schotty-Layouts, wohingegen 9F ein Layout zeigt, bei dem Schottky-Bereiche senkrecht zu MOSFET-Gräben stehen. Diese und andere Abwandlungen einer integrierten Schottky-Diode, einschließlich alternative Mehrfache von Schottky-zu-MOSFET-Bereichen können mit irgendeiner der hierin beschriebenen Transistorstrukturen kombiniert werden.It is to be understood that a Schottky diode formed between dielectric filled trenches may be integrated with a variety of different types of MOSFETs, the MOSFETs having a planar gate structure, trench-gate MOSFETs without any shield electrode with or without thick dielectric at the bottom of the trench, etc. An exemplary embodiment for a trench MOSFET with a double gate and Schottky diode is shown in FIG 9A shown. The MOSFET 900A includes a gate trench 902 wherein a primary gate G1 is formed over the secondary gate G2 to reduce parasitic capacitance and increase the switching frequency. The MOSFET 900A also includes dielectric filled trenches 920 with p-doped linings 926 formed along their outer side walls for vertical charge control to improve the reverse voltage of the device. A method of forming the liners for many of the embodiments described above (eg, those incorporated in the 5B . 6 . 7 . 8th and 9A are shown) use a plasma doping process. The Schottky diode 928A is between two adjacent dielectric-filled trenches 920A and 920B formed as shown. In another variation, a MOSFET with monolithically integrated Schottky diode and trench is formed without the dielectric filled trenches. 9B FIG. 4 is a cross-sectional view of an exemplary device. FIG 900B according to this embodiment. The MOSFET 900B includes active trenches 902B , each electrodes 911 that under a gate electrode 910 are buried. A Schottky diode 928B is between two trenches 902L and 902R formed as shown. The charge balance effect of biased electrodes 911 allows increasing the doping concentration of the drift region without compromising the reverse blocking voltage. A higher doping concentration in the drift region in turn reduces the forward voltage drop for this structure. As with the buried electrode trench MOSFETs described above, the depth of each trench and the number of buried electrodes can vary. In an in 9C shown variant, the trench 902C only one buried electrode 911 on, and gate electrodes 910S in Schottky cells 928C are connected to the source as shown. The gate of the Schottky diode may alternatively be connected to the gate terminal of the MOSFET. The 9D . 9E and 9F show exemplary layout modifications for a Schottky diode that is dispersed in the active cell array of the MOSFET. The 9D and 9E show single mesa Schottky and twin mesa Schotty layouts, respectively 9F shows a layout in which Schottky areas are perpendicular to MOSFET trenches. These and other variations of a Schottky integrated diode, including alternative multiple Schottky-to-MOSFET regions, may be combined with any of the transistor structures described herein.

In einer anderen Ausführungsform wird die Spannungssperrfähigkeit einer Leistungsvorrichtung durch die Verwendung von einer oder mehreren Diodenstrukturen in Reihe verbessert, welche in einem Graben eingegraben sind, der mit einem Dielektrikum ausgekleidet ist, und die parallel zum Stromfluss in den Driftbereich der Vorrichtung angeordnet sind. 10 stellt eine vereinfachte Querschnittsansicht eines beispielhaften Trench-MOSFET 1000 gemäß dieser Ausführungsform bereit. Diodengräben 1020 sind auf beiden Seiten eines Gate-Grabens 1002 angeordnet, der sich deutlich in den Driftbereich 1006 hinein erstreckt. Die Diodengräben 1020 umfassen eine oder mehrere Diodenstrukturen, die aus Bereichen 1023 und 1025 mit entgegengesetztem Leitfähigkeitstyp hergestellt sind, die eine oder mehrere PN-Übergänge innerhalb des Grabens bilden. In einer Ausführungsform umfasst der Graben 1020 einen einzigen Bereich, der eine Polarität aufweist, die entgegengesetzt zu derjenigen des Driftbereiches ist, so dass ein einziger PN-Übergang an der Grenzfläche mit dem Driftbereich gebildet ist. P-leitend und n-leitend dotiertes Polysilizium oder Silizium können dazu verwendet werden, die Bereiche 1023 bzw. 1025 zu bilden. Andere Arten von Material, wie etwa Siliziumcarbid, Galliumarsenid, Siliziumgermanium usw., könnten auch dazu verwendet werden, die Bereiche 1023 und 1025 zu bilden. Eine dünne Dielektrikumschicht 1021, die sich entlang der inneren Seitenwände des Grabens erstreckt, isoliert die Diode in dem Graben vor dem Driftbereich 1006. Wie es gezeigt ist, gibt es keine Dielektrikumschicht entlang des Bodens der Gräben 1020, wodurch zugelassen wird, dass der Bodenbereich 1027 in elektrischem Kontakt mit dem darunterliegenden Substrat steht. In einer Ausführungsform werden ähnliche Erwägungen wie jene, die die Konstruktion und Herstellung des Gate-Oxids 1008 vorschreiben, bei der Konstruktion und Bildung der Dielektrikumschicht 1021 angewandt. Beispielsweise ist die Dicke der Dielektrikumschicht 1021 durch solche Faktoren bestimmt, wie etwa die Spannung, der Stand gehalten werden muss, und das Ausmaß, bis zu dem das elektrische Feld in den Diodengraben in dem Driftbereich induziert werden soll (d.h. das Ausmaß der Kopplung durch die Dielektrikumschicht hindurch).In another embodiment, the voltage blocking capability of a power device is enhanced by the use of one or more diode structures in series buried in a trench lined with a dielectric and disposed parallel to the current flow in the drift region of the device. 10 provides a simplified cross-sectional view of an exemplary trench MOSFET 1000 according to this embodiment. diode trenches 1020 are on both sides of a gate trench 1002 arranged clearly in the drift area 1006 extends into it. The diode trenches 1020 include one or more diode structures consisting of areas 1023 and 1025 are made of opposite conductivity type forming one or more PN junctions within the trench. In one embodiment, the trench comprises 1020 a single region having a polarity opposite to that of the drift region such that a single PN junction is formed at the interface with the drift region. P-type and n-type doped polysilicon or silicon may be used to define the regions 1023 respectively. 1025 to build. Other types of material, such as silicon carbide, gallium arsenide, silicon germanium, etc., could also be used to define the regions 1023 and 1025 to build. A thin dielectric layer 1021 which extends along the inner sidewalls of the trench isolates the diode in the trench from the drift region 1006 , As shown, there is no dielectric layer along the bottom of the trenches 1020 , which allows the floor area 1027 is in electrical contact with the underlying substrate. In one embodiment, considerations similar to those involving the construction and fabrication of the gate oxide 1008 prescribe, in the construction and formation of the dielectric layer 1021 applied. For example, the thickness of the dielectric layer 1021 determined by such factors as the voltage that must be maintained and the extent to which the electric field in the diode trench is to be induced in the drift region (ie, the extent of coupling through the dielectric layer).

Im Betrieb, wenn der MOSFET 1000 in seinen Sperrzustand vorgespannt ist, werden PN-Übergänge innerhalb des Diodengrabens 1020 in Sperrrichtung vorgespannt, wobei das elektrische Spitzenfeld an jedem Diodenübergang auftritt. Durch die Dielektrikumschicht 1021 induziert das elektrische Feld in dem Diodengraben ein entsprechendes elektrisches Feld in dem Driftbereich 1006. Das induzierte Feld manifestiert sich in den Driftbereich in der Form einer aufschwingenden Spitze und einer allgemeinen Zunahme in der Kurve des elektrischen Feldes in dem Driftbereich. Diese Zunahme in dem elektrischen Feld führt zu einer größeren Fläche unter der Kurve des elektrischen Feldes, was wiederum zu einer höheren Durchbruchspannung führt. Abwandlungen an dieser Ausführungsform sind ausführlicher in der übertragenen U.S. Patentanmeldung Nr. 10/288,982 (Aktenzeichen des Anwalts 18865-117/17732-66560) mit dem Titel "Drift Region Higher Blocking Lower Lower Forward Voltage Drop Semiconductor Structure" von Kocon et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.In operation, when the MOSFET 1000 biased into its blocking state, PN junctions become within the diode trench 1020 biased in the reverse direction, wherein the electrical peak field occurs at each diode junction. Through the dielectric layer 1021 The electric field in the diode trench induces a corresponding electric field in the drift region 1006 , The induced field manifests itself in the drift region in the form of a buzzing peak and a general increase in the electric field curve in the drift region. This increase in the electric field results in a larger area under the electric field curve, which in turn leads to a higher breakdown voltage. Variations on this embodiment are more fully described in the incorporated U.S. Patent Application No. 10 / 288,982 (Attorney Docket No. 18865-117 / 17732-66560) entitled "Drift Region Higher Blocking Lower Lower Forward Voltage Drop Semiconductor Structure" by Kocon et al. described, the disclosure of which is fully incorporated herein by reference.

Andere Ausführungsformen für Leistungsvorrichtungen, die Trench-Dioden zum Ladungsausgleich mit Techniken zur Verringerung parasitärer Kapazität, wie etwa abgeschirmte Gate- oder Doppel-Gate-Strukturen, sind möglich. 11 zeigt ein Beispiel eines MOSFET 1100 gemäß einer derartigen Ausführungsform. Der MOSFET 1100 verwendet eine Abschirmelektrode 1111 innerhalb eines aktiven Grabens 1102 unter der Gate-Elektrode 1110, um die Gate-Drain-Kapazität Cgd für den Transistor zu verringern, wie es oben in Verbindung mit beispielsweise MOSFET 300A in 3A beschrieben wurde. Eine unterschiedliche Anzahl von PN-Übergängen wird in MOSFET 1100 im Vergleich mit MOSFET 1000 angewandt. 12 ist eine Querschnittsansicht eines MOSFET 1200, der die Doppel-Gate-Technik mit der Trench-Diodenstruktur kombiniert. Ein aktiver Graben 1202 in MOSFET 1200 umfasst ein primäres Gate G1 und ein sekundäres Gate G2 und arbeitet auf die gleiche Weise wie die aktiven Gräben in dem Doppel-Gate-MOSFET, der in Verbindung mit 4B beschrieben ist. Die Diodengräben 1220 sorgen für einen Ladungsausgleich, um die Sperrspannung der Vorrichtung zu erhöhen, während die aktive Trench-Struktur mit Doppel-Gate die Schaltgeschwindigkeit der Vorrichtung verbessert.Other embodiments for power devices that use charge-sharing trench diodes with parasitic capacitance reduction techniques, such as shielded gate or double-gate structures, are possible. 11 shows an example of a MOSFET 1100 according to such an embodiment. The MOSFET 1100 uses a shielding electrode 1111 within an active trench 1102 under the gate electrode 1110 to reduce the gate-drain capacitance Cgd for the transistor as discussed above in connection with, for example, MOSFET 300A in 3A has been described. A different number of PN junctions will be in MOSFET 1100 in comparison with MOSFET 1000 applied. 12 is a cross-sectional view of a MOSFET 1200 which combines the double-gate technique with the trench diode structure. An active ditch 1202 in MOSFET 1200 includes a primary gate G1 and a secondary gate G2 and operates in the same manner as the active trenches in the double gate MOSFET used in conjunction with FIG 4B is described. The diode trenches 1220 provide a charge balance to increase the blocking voltage of the device, while the active double-gate trench structure improves the switching speed of the device.

Eine noch andere Ausführungsform kombiniert die Ladungsausgleichstechnik mit Trench-Diode mit einer integrierten Schottky-Diode in einen MOSFET 1300 mit planarem Gate, wie er in 13 gezeigt ist. Ähnliche Vorteile können durch die Integration der Schottky-Diode 1328 mit dem MOSFET erhalten werden, wie es in Verbindung mit den Ausführungsformen der 8 und 9 beschrieben wurde. In dieser Ausführungsform ist zu Darstellungszwecken eine planare Gate-Struktur gezeigt, und Fachleute werden feststellen, dass die Kombination aus einer integrierten Schottky-Diode und einer Trench-Diodenstruktur in einem MOSFET mit irgendwelchen anderen Typen von Gate-Strukturen angewandt werden kann, einschließlich einem Trench-Gate, einem Doppel-Gate und einem abgeschirmten Gate. Jede der resultierenden Ausführungsformen kann auch mit der Technik des Trench-Bodys kombiniert werden, um die schädliche parasitäre Kapazität weiter zu minimieren, wie es in Verbindung mit MOSFET 400D oder 400E der 4D und 4E beschrieben ist. Andere Abwandlungen und Äquivalente sind möglich. Beispielsweise kann die Anzahl von Bereichen entgegengesetzter Leitfähigkeit innerhalb der Diodengräben variieren, ebenso wie die Tiefe der Diodengräben. Die Polaritäten der Bereiche entgegengesetzter Leitfähigkeit können umgekehrt werden, ebenso wie die Polarität des MOSFET. Auch können irgendwelche der PM-Bereiche (923, 925 oder 1023, 1025 usw.) unabhängig vorgespannt werden, falls dies erwünscht ist, indem beispielsweise die jeweiligen Bereiche entlang der dritten Dimension und dann hinauf bis zu der Siliziumoberfläche ausgedehnt werden, wo ein elektrischer Kontakt mit diesen vorgenommen werden kann. Darüber hinaus können mehrfache Diodengräben verwendet werden, wie es durch die Größe der Vorrichtung und die Spannungsanforderungen der Anwendung verlangt wird, und die Beabstandung und Anordnung der Diodengräben kann in verschiedenen Streifen- oder zellulären Konstruktionen implementiert sein.Yet another embodiment combines the trench diode charge balance technique with a Schottky integrated diode into a MOSFET 1300 with a planar gate, as in 13 is shown. Similar advantages can be achieved by integrating the Schottky diode 1328 are obtained with the MOSFET, as in connection with the embodiments of 8th and 9 has been described. In this embodiment, a planar gate structure is shown for purposes of illustration, and those skilled in the art will appreciate that the combination of a Schottky integrated diode and a trench diode structure in a MOSFET can be applied to any other types of gate structures, including a trench Gate, a double gate and a shielded gate. Any of the resulting embodiments may also be combined with the trench body technique to further minimize the harmful parasitic capacitance associated with MOSFETs 400D or 400E of the 4D and 4E is described. Other modifications and equivalents are possible. For example, the number of regions of opposite conductivity within the diode trenches may vary, as well as the depth of the diode trenches. The polarities of the regions of opposite conductivity can be reversed, as well as the polarity of the MOSFET. Also, any of the PM ranges ( 923 . 925 or 1023 . 1025 etc.) may be independently biased, if desired, by, for example, extending the respective regions along the third dimension and then up to the silicon surface where electrical contact can be made therewith. In addition, you can multiple diode trenches may be used, as required by the size of the device and the voltage requirements of the application, and the spacing and arrangement of the diode trenches may be implemented in various strip or cellular constructions.

In einer anderen Ausführungsform ist eine Klasse von Transistoren vom Akkumulationsmodus vorgesehen, die verschiedene Ladungsausgleichstechniken für einen kleineren Spannungsverlust in Durchlassrichtung und eine höhere Sperrfähigkeit anwenden. Bei einem typischen Transistor vom Akkumulationsmodus gibt es keinen Sperrübergang und die Vorrichtung wird abgeschaltet, indem der Kanalbereich neben dem Gate-Anschluss leicht invertiert wird, um den Stromfluss zu unterbinden. Wenn der Transistor eingeschaltet wird, indem eine Gate-Vorspannung angelegt wird, wird in dem Kanalbereich vielmehr eine Akkumulationsschicht als eine Inversionsschicht gebildet. Da es keine Bildung eines Inversionskanals gibt, ist der Kanalwiderstand minimiert. Zusätzlich gibt es keine PN-Body-Diode in einem Transistor vom Akkumulationsmodus, was die Verluste minimiert, die sonst in bestimmten Schaltkreisanwendungen, wie etwa synchronen Gleichrichtern, auftraten. Der Nachteil der herkömmlichen Vorrichtungen vom Akkumulationsmodus ist, dass der Driftbereich leicht dotiert sein muss, um eine Umkehr-Vorspannung zu unterstützen, wenn sich die Vorrichtung im Blockiermodus befindet. Ein leichter dotierter Driftbereich setzt sich zu einem höheren Ein-Widerstand um. Die hierin beschriebenen Ausführungsformen überwinden diese Einschränkung, indem sie verschiedene Ladungsausgleichstechniken in einer Vorrichtung vom Akkumulationsmodus anwenden.In another embodiment is a class of transistors from the accumulation mode provided the different charge balancing techniques for a smaller voltage loss in the forward direction and a higher one Apply blocking ability. In a typical transistor of the accumulation mode, there is none Lock transition and the device is turned off by the channel area next to the gate terminal is slightly inverted to increase the current flow prevention. When the transistor is turned on by applying a gate bias rather, an accumulation layer becomes in the channel region formed as an inversion layer. Because there is no formation of an inversion channel gives, the channel resistance is minimized. In addition, there is no PN body diode in one Transistor from the accumulation mode, which minimizes the losses otherwise in certain circuit applications, such as synchronous Rectifiers, occurred. The disadvantage of the conventional devices of Accumulation mode is that the drift region be lightly doped needs to support a reverse bias when the device is up is in lock mode. A light doped drift area sets to a higher one-resistance around. Overcome the embodiments described herein this limitation by they use different charge balancing techniques in one device from the accumulation mode.

In 14 ist eine vereinfachte Ausführungsform eines beispielhaften Transistors vom Akkumulationsmodus 1400 mit abwechselnden Leitfähigkeitsbereichen gezeigt, die parallel zum Stromfluss angeordnet sind. In diesem Beispiel ist der Transistor 1400 ein n-Kanal-Transistor mit einem Gate-Anschluss, der innerhalb von Gräben 1402 gebildet ist, einem n-leitenden Kanalbereich 1412, der zwischen den Gräben gebildet ist, einem Driftbereich 1406, der säulenartige n-leitende und p-leitende Teilstücke 1403 und 1405 entgegengesetzter Polarität umfasst, und einem n-leitenden Drainbereich 1414. Anders als Transistoren vom Anreichungsmodus umfasst der Transistor 1400 vom Akkumulationsmodus keine sperrende Wanne (p-leitend in diesem Beispiel) oder Body-Bereich, in welchem der Kanal gebildet ist. Stattdessen wird ein leitender Kanal gebildet, wenn eine Akkumulationsschicht in dem Bereich 1412 gebildet wird. Der Transistor 1400 ist normal an oder aus, abhängig von der Dotierungskonzentration von dem Bereich 1412 und dem Dotierungstyp der Gate-Elektrode. Er ist ausgeschaltet, wenn der n-leitende Bereich 1412 vollständig verarmt und leicht invertiert ist. Die Dotierungskonzentrationen in den Bereichen 1403 und 1405 mit entgegengesetzter Polarität werden eingestellt, um die Ladungsausbreitung zu maximieren, was ermöglicht, dass der Transistor höhere Spannungen trägt. Die Verwendung von säulenartigen Bereichen entgegengesetzter Polarität parallel zum Stromfluss flacht die elektrische Feldverteilung ab, erlaubt ihr aber nicht linear von dem Übergang weg abzunehmen, der zwischen den Bereichen 1412 und 1406 gebildet ist. Der Ladungsausbreitungseffekt dieser Struktur erlaubt die Verwendung eines höher dotierten Driftbereiches, was den Ein-Widerstand des Transistors verringert. Die Dotierungskonzentration der verschiedenen Bereiche kann variieren, beispielsweise können n-leitende Bereiche 1412 und 1403 die gleichen oder unterschiedlichen Dotierungskonzentrationen aufweisen. Fachleute stellen fest, dass ein verbesserter p-Kanal-Transistor erhalten werden kann, indem die Polaritäten der verschiedenen Bereiche der in 14 gezeigten Vorrichtung umgekehrt werden. Andere Abwandlungen der säulenartige Bereiche entgegengesetzter Polarität innerhalb des Driftbereiches sind ausführlich in Verbindung mit weiter unten beschriebenen Ultrahochspannungsvorrichtungen beschrieben.In 14 FIG. 10 is a simplified embodiment of an exemplary accumulation mode transistor. FIG 1400 shown with alternating conductivity regions, which are arranged parallel to the current flow. In this example, the transistor is 1400 an n-channel transistor with a gate connection inside trenches 1402 is formed, an n-channel channel region 1412 formed between the trenches, a drift area 1406 , the columnar n-type and p-type portions 1403 and 1405 of opposite polarity, and an n-type drain region 1414 , Unlike transistors of the enrichment mode, the transistor comprises 1400 from the accumulation mode no blocking well (p-conducting in this example) or body region in which the channel is formed. Instead, a conductive channel is formed when an accumulation layer is in the region 1412 is formed. The transistor 1400 is normal on or off, depending on the doping concentration of the area 1412 and the doping type of the gate electrode. He is off when the n-type area 1412 completely depleted and slightly inverted. The doping concentrations in the areas 1403 and 1405 with opposite polarity are set to maximize charge spread, allowing the transistor to carry higher voltages. The use of columnar regions of opposite polarity in parallel with the flow of current flattens the electric field distribution, but does not allow it to decrease linearly away from the junction between the regions 1412 and 1406 is formed. The charge propagation effect of this structure allows the use of a higher doped drift region, which reduces the on-resistance of the transistor. The doping concentration of the various regions may vary, for example, n-type regions 1412 and 1403 have the same or different doping concentrations. Those skilled in the art will appreciate that an improved p-channel transistor can be obtained by adjusting the polarities of the various regions of the in 14 shown device are reversed. Other variations of the columnar regions of opposite polarity within the drift region are described in detail in connection with ultrahigh voltage devices described below.

15 ist ein vereinfachtes Diagramm einer anderen Vorrichtung 1500 vom Akkumulationsmodus und mit Trench-Elektroden zu Ladungsausbreitungszwecken. Alle Bereiche 1512, 1506 und 1514 sind vom gleichen Leitfähigkeitstyp. in diesem Beispiel n-leitend. Für eine normal ausgeschaltete Vorrichtung ist das Gate-Polysilizium 1510 p-leitend eingerichtet. Die Dotierungskonzentration vom Bereich 1512 ist derart eingestellt, dass ein verarmter Sperrübergang unter Bedingungen ohne Vorspannung gebildet wird. Innerhalb jedes Grabens 1502 sind ein oder mehrere vergrabene Elektroden 1511 unter der Gate-Elektrode 1510 gebildet, die alle von dielektrischem Material 1508 umgeben sind. Wie es in Verbindung mit dem MOSFET 300A vom Anreicherungsmodus von 3A beschrieben wurde, wirken die vergrabenen Elektroden 1511 als Feldplatten und können, falls es gewünscht ist, auf ein Potenzial vorgespannt werden, das ihre Ladungsausbreitungsfunktion optimiert. Da die Ladungsausbreitung gesteuert werden kann, indem vergrabene Elektroden 1511 unabhängig vorgespannt werden, kann das maximale elektrische Feld signifikant erhöht werden. Ähnlich wie die vergrabenen Elektroden, die im MOSFET 300A angewandt werden, sind unterschiedliche Abwandlungen der Struktur möglich. Beispielsweise können die Tiefe des Grabens 1502 und die Größe und Anzahl von vergrabenen Elektroden 1511 abhängig von der Anwendung variieren. Ladungsausbreitungselektroden können innerhalb von Gräben vergraben sein, die von aktiven Gräben getrennt sind, welche die Transistor-Gate-Elektrode beherbergen, auf eine ähnliche Weise wie die, die für die Trench- oder Grabenstrukturen des MOSFET 300B in 3B gezeigt ist. Ein Beispiel einer derartigen Ausführungsform ist in 16 gezeigt. In dem in 16 gezeigten Beispiel umfasst der n-leitende Bereich 1612 stärker dotierte n+ Source-Bereiche 1603, die optional hinzugefügt werden können. Stark dotierte Source-Bereiche 1603 können sich entlang des oberen Randes eines n-leitenden Bereiches 1612 erstrecken, wie es gezeigt ist, oder können als zwei Bereiche benachbart zu den Grabenwänden entlang des oberen Randes des n-leitenden Bereiches 1612 gebildet sein (in dieser Figur nicht gezeigt). In manchen Ausführungsformen kann der Einschluss von n+ Bereichen 1603 ein Absenken der Dotierungskonzentration des n-leitenden Bereiches 1606 erfordern, um sicherzustellen, dass der Transistor richtig abschaltet. Dieser optional stark dotierte Source-Bereich kann auf die gleiche Weise in jedem der hierin beschriebenen Akkumulationstransistoren verwendet werden. 15 is a simplified diagram of another device 1500 from the accumulation mode and with trench electrodes for charge propagation purposes. All areas 1512 . 1506 and 1514 are of the same conductivity type. n-conducting in this example. For a normally off device, the gate polysilicon is 1510 furnished p-conducting. The doping concentration of the area 1512 is set such that an impoverished barrier junction is formed under no bias conditions. Inside every ditch 1502 are one or more buried electrodes 1511 under the gate electrode 1510 formed, all of dielectric material 1508 are surrounded. As it is in connection with the mosfet 300A from the enrichment mode of 3A has been described, the buried electrodes act 1511 as field plates and, if desired, can be biased to a potential that optimizes their charge propagation function. Since the charge propagation can be controlled by buried electrodes 1511 can be independently biased, the maximum electric field can be significantly increased. Similar to the buried electrodes in the MOSFET 300A applied, different variations of the structure are possible. For example, the depth of the trench 1502 and the size and number of buried electrodes 1511 vary depending on the application. Charge propagation electrodes may be buried within trenches that are separate from active trenches that house the transistor gate electrode in a similar way to that for the trench or trench structures of the MOSFET 300B in 3B is shown. An example of such an embodiment is in 16 shown. In the in 16 The example shown comprises the n-type region 1612 more heavily doped n + source regions 1603 which can be added optionally. Heavily doped source regions 1603 can be along the top of an n-type region 1612 as shown, or may be referred to as two regions adjacent the trench walls along the upper edge of the n-type region 1612 be formed (not shown in this figure). In some embodiments, the inclusion of n + regions 1603 a lowering of the doping concentration of the n-type region 1606 to ensure that the transistor turns off properly. This optionally heavily doped source region may be used in the same way in any of the accumulation transistors described herein.

Eine andere Ausführungsform für einen verbesserten Transistor vom Akkumulationsmodus wendet dielektrikumgefüllte Gräben mit einer äußeren Auskleidung entgegengesetzter Polarität an. 17 ist eine vereinfachte Querschnittsansicht eines Akkumulationstransistors 1700 gemäß dieser Ausführungsform. Dielektrikumgefüllte Gräben 1720 erstrecken sich von der Oberfläche des Siliziums nach unten deutlich in den Driftbereich 1706. Die Gräben 1720 sind mit dielektrischem Material, wie etwa Siliziumdioxid, im Wesentlichen gefüllt. In dieser beispielhaften Ausführungsform ist der Transistor 1700 ein n-Kanal-Transistor mit einer Trench-Gate-Struktur. Ein p-leitender Bereich 1726 kleidet die Außenwände der dielektrikumgefüllten Gräben 1720 aus, wie es gezeigt ist. Ähnlich wie die Transistoren 500A, 500B und 500C vom Anreicherungsmodus, die in Verbindung mit den 5A, 5B bzw. 5C beschrieben wurden, reduzieren die Gräben 1720 die Ausgangskapazität des Transistors, während die p-leitende Auskleidung 1726 für einen Ladungsausgleich in dem Driftbereich sorgt, um die Sperrfähigkeit des Transistors zu erhöhen. In einer in 18 gezeigten alternativen Ausführungsform sind entgegengesetzt dotierte Auskleidungen 1826N und 1826P benachbart zu den entgegengesetzten Seiten eines dielektrikumgefüllten Grabens 1820 gebildet. Das heißt, ein dielektrikumgefüllter Graben 1820 weist eine p-leitende Auskleidung 1826P auf, die sich entlang der äußeren Seitenwand auf einer Seite erstreckt, und eine n-leitende Auskleidung 1826N, die sich entlang der äußeren Seitenwand auf der anderen Seite des gleichen Grabens erstreckt. Andere Abwandlungen dieser Kombination aus Akkumulationstransistor mit dielektrikumgefüllten Gräben, wie sie in Verbindung mit den entsprechenden Transistoren vom Erweiterungsmodus beschrieben wurden, sind möglich. Diese umfassen beispielsweise einen Akkumulationstransistor mit einer planaren (im Gegensatz zu einer mit einem Graben versehenen) Gate-Struktur und schwimmenden gleitenden Bereichen anstelle der p-leitenden Auskleidung 1726, wie in der in 5A gezeigten Vorrichtung; einen Akkumulationstransistor mit einer p-leitenden Auskleidung, die nur die äußeren Seitenwände und nicht den Boden der Gräben 1726 bedeckt, wie in der in 56 gezeigten Vorrichtung; und einen Akkumulationstransistor mit einer einzigen Trench-Struktur mit einer p-leitenden Auskleidung, die den unteren Abschnitt des Grabens bedeckt, wie in der in 5C gezeigten Vorrichtung, neben anderen.Another embodiment for an improved accumulation mode transistor employs dielectric filled trenches with an outer liner of opposite polarity. 17 is a simplified cross-sectional view of an accumulation transistor 1700 according to this embodiment. Dielectric filled trenches 1720 extend from the surface of the silicon down clearly into the drift region 1706 , The trenches 1720 are substantially filled with dielectric material, such as silicon dioxide. In this exemplary embodiment, the transistor is 1700 an n-channel transistor with a trench gate structure. A p-type area 1726 dresses the outer walls of the dielectric-filled trenches 1720 out, as it is shown. Similar to the transistors 500A . 500B and 500C from the enrichment mode, in conjunction with the 5A . 5B respectively. 5C described reduce the trenches 1720 the output capacitance of the transistor, while the p-type lining 1726 provides charge compensation in the drift region to increase the blocking capability of the transistor. In an in 18 shown alternative embodiment are oppositely doped liners 1826N and 1826P adjacent the opposite sides of a dielectric-filled trench 1820 educated. That is, a dielectric-filled trench 1820 has a p-type lining 1826P which extends along the outer sidewall on one side and an n-type liner 1826N which extends along the outer side wall on the other side of the same trench. Other variations of this combination of accumulation transistor with dielectric filled trenches, as described in connection with the corresponding expansion mode transistors, are possible. These include, for example, an accumulation transistor having a planar (as opposed to a trenched) gate structure and floating sliding regions in place of the p-type liner 1726 as in the 5A shown device; an accumulation transistor with a p-type lining, covering only the outer side walls and not the bottom of the trenches 1726 covered as in the 56 shown device; and an accumulation transistor having a single trench structure with a p-type cladding covering the lower portion of the trench as shown in FIG 5C shown device, among others.

In einer anderen Ausführungsform wendet ein Transistor vom Akkumulationsmodus eine oder mehrere Dioden an, die in Reihe innerhalb eines Grabens zu Ladungsausgleichszwecken gebildet sind. Eine vereinfachte Querschnittsansicht eines beispielhaften Transistors 1900 vom Akkumulationsmodus gemäß dieser Ausführungsform ist in 19 gezeigt. Diodengräben 1920 sind auf jeder Seite des Gate-Grabens 1902 gebildet, wobei sie sich deutlich in den Driftbereich 1906 hinein erstrecken. Die Diodengräben 1920 umfassen eine oder mehrere Diodenstrukturen, die aus Bereichen 1923 und 1925 von einem entgegengesetzten Leitfähigkeitstyp hergestellt sind, die einen oder mehrere PN-Übergänge innerhalb des Grabens bilden. P-leitend und n-leitend dotiertes Polysilizium oder Silizium können dazu verwendet werden, die Bereiche 1923 und 1925 zu bilden. Eine dünne Dielektrikumschicht 1921, die sich entlang der inneren Seitenwände des Grabens erstreckt, isoliert die Dioden in dem Graben vor dem Driftbereich 1906. Wie es gezeigt ist, gibt es keine Dielektrikumschicht entlang des Bodens der Gräben 1920, wodurch zugelassen wird, dass der Bodenbereich 1927 in elektrischem Kontakt mit dem darunterliegenden Substrat steht. Andere Abwand lungen dieser Kombination aus Akkumulationstransistor mit Trench-Dioden, wie sie in Verbindung mit den entsprechenden in den 10, 11, 12 und 13 gezeigten Transistoren vom Anreicherungsmodus beschrieben sind, und Abwandlungen davon, sind möglich.In another embodiment, an accumulation mode transistor applies one or more diodes formed in series within a trench for charge balancing purposes. A simplified cross-sectional view of an exemplary transistor 1900 of the accumulation mode according to this embodiment is shown in FIG 19 shown. diode trenches 1920 are on each side of the gate trench 1902 formed, being clearly in the drift area 1906 extend into it. The diode trenches 1920 comprise one or more diode structures consisting of regions 1923 and 1925 are made of an opposite conductivity type forming one or more PN junctions within the trench. P-type and n-type doped polysilicon or silicon may be used to define the regions 1923 and 1925 to build. A thin dielectric layer 1921 that extends along the inner sidewalls of the trench isolates the diodes in the trench from the drift region 1906 , As shown, there is no dielectric layer along the bottom of the trenches 1920 , which allows the floor area 1927 is in electrical contact with the underlying substrate. Other variations of this combination of accumulation transistor with trench diodes, as in connection with the corresponding in the 10 . 11 . 12 and 13 Described enhancement mode transistors are described and variations thereof are possible.

Jeder der oben beschriebenen Transistoren vom Akkumulationsmodus kann einen stark dotierten Bereich entgegensetzter Polarität im oberen (Source-)Bereich aufweisen. 20 ist eine vereinfachte dreidimensionale Ansicht eines beispielhaften Transistors 2000 vom Akkumulationsmodus, der dieses Merkmal in Kombination mit anderen Abwandlungen zeigt. In dieser Ausführungsform sind die Ladungsausgleichsdioden in dem Transistor 2000 vom Akkumulationsmodus innerhalb des gleichen Grabens wie das Gate gebildet. Der Graben 2002 umfasst eine Gate-Elektrode 2010, unter der n-leitende 2023 und p-leitende 2025 Silizium- oder Polysiliziumschichten PN-Übergänge bilden. Eine dünne Dielektrikumschicht 2008 trennt die Diodenstruktur von dem Gate-Anschluss 2002 sowie den Driftbereich 2006. Stark dotierte p+ Bereiche 2118 sind in Intervallen entlang der Länge des Mesas gebildet, der zwischen den Gräben in Source-Bereichen 2012 gebildet ist, wie es gezeigt ist. Die stark dotierten p+ Bereiche 2118 reduzieren die Fläche des n- Bereichs 2012 und reduzieren die Leckage der Vorrichtung. P+ Bereiche 2118 erlauben auch einen p+ Kontakt, der den Lochstromfluss bei der Lawine verbessern wird und die Robustheit der Vorrichtung verbessert. Abwandlungen an einem beispielhaften Akkumulationstransistor, der mit einem vertikalen MOS-Gate versehen ist, sind besprochen worden, um die verschiedenen Merkmale und Vorteile dieser Klasse von Vorrichtung darzustellen. Ein Fachmann stellt fest, dass diese in anderen Arten von Vorrichtungen implementiert sein können, die Transistoren, die mit einem lateralen MOS-Gate versehen sind, Dioden, Bipolar-Transistoren und dergleichen umfassen. Ladungsausbreitungselektroden können entweder innerhalb des gleichen Grabens wie das Gate oder innerhalb getrennter Gräben gebildet sein. Die verschiedenen oben beschriebenen beispielhaften Transistoren vom Akkumulationsmodus besitzen Gräben, die in den Driftbereichen enden, aber sie können auch in dem stärker dotierten Substrat enden, das mit der Drain verbunden ist. Die verschiedenen Transistoren können in einer streifenartigen oder zellulären Architektur gebildet sein, die sechseckige oder quadratisch geformte Transistorzellen umfasst. Andere Abwandlungen und Kombinationen, wie sie mit einigen der anderen Ausführungsformen beschrieben sind, sind möglich, wobei viele davon weiter in den zuvor erwähnten U.S. Patent Anmeldungen Nr. 60/506,194 und 60/588,845 beschrieben sind, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist.Each of the accumulation mode transistors described above may have a heavily doped region of opposite polarity in the upper (source) region. 20 Figure 3 is a simplified three-dimensional view of an exemplary transistor 2000 the accumulation mode showing this feature in combination with other modifications. In this embodiment, the charge balancing diodes are in the transistor 2000 from accumulation mode formed within the same trench as the gate. The ditch 2002 includes a gate electrode 2010 , under the n-headed 2023 and p-conducting 2025 Silicon or polysilicon layers form PN junctions. A thin dielectric layer 2008 separates the diode structure from the gate terminal 2002 as well as the drift area 2006 , Heavily doped p + regions 2118 are formed at intervals along the length of the mesas, between the trenches in source regions 2012 is formed, as shown. The heavily doped p + regions 2118 reduce the area of the n-area 2012 and reduce the leakage of the device. P + areas 2118 also allow p + contact, which will improve the avalanche current flow and improve the robustness of the device. Variations on an exemplary accumulation transistor provided with a vertical MOS gate have been discussed to illustrate the various features and advantages of this class of device. One skilled in the art will recognize that these may be implemented in other types of devices that include transistors provided with a lateral MOS gate, diodes, bipolar transistors, and the like. Charge propagation electrodes may be formed either within the same trench as the gate or within separate trenches. The various accumulation mode exemplary transistors described above have trenches that terminate in the drift regions, but may also terminate in the more heavily doped substrate that is connected to the drain. The various transistors may be formed in a stripe-like or cellular architecture comprising hexagonal or square shaped transistor cells. Other variations and combinations as described with some of the other embodiments are possible, many of which are further in the aforementioned US Patent Application Nos. 60 / 506,194 and 60 / 588.845 are described, the disclosure of which is fully incorporated herein by reference.

Eine andere Klasse von Leistungsschaltvorrichtungen, die für Anwendungen mit sehr hoher Spannung (z.B. 500 V–600 V und darüber) konstruiert sind, wendet abwechselnde vertikale Teilstücke von p-dotiertem und n-dotiertem Silizium in dem Epitaxiebereich zwischen dem Substrat und der Wanne an. In 21 ist ein Beispiel eines MOSFET 2100 gezeigt, der dieses Art von Struktur annimmt. In MOSFET 2100 umfasst der Bereich 2102, der manchmal als der die Spannung tragende oder der blockierende (Sperr-)Bereich bezeichnet wird, die abwechselnden n-leitenden Teilstücke 2104 und p-leitenden Teilstücke 2106. Die Wirkung dieser Struktur ist, dass, wenn Spannung an die Vorrichtung angelegt wird, der Verarmungsbereich sich horizontal in jede Seite der Teilstücke 2104 und 2106 ausbreitet. Die gesamte vertikale Dicke der Sperrschicht 2102 wird verarmt, bevor das horizontale Feld hoch genug ist, um einen Lawinendurchbruch zu erzeugen, da die Nettoladungsmenge in jedem vertikalen Teilstück 2104, 2106 kleiner ist als die, die notwendig ist, um das Durchbruchfeld zu erzeugen. Nachdem der Bereich vollständig horizontal verarmt worden ist, baut sich das Feld weiterhin vertikal auf, bis es das Lawinenfeld von annähernd 20 bis 30 Volt pro Mikron erreicht. Dies verbessert die Spannungsblockierfähigkeit der Vorrichtung, die sich von dem Spannungsbereich der Vorrichtung bis zu 400 Volt und darüber erstreckt. Unterschiedliche Abwandlungen dieser Art von Super-Junction-Vorrichtung sind ausführlicher in den übertragenen Patenten Nr. 6,081,009 und 6,066,878 , beide für Nielson, beschrieben, deren Offenbarungsgehalt hierin vollständig mit einbezogen ist.Another class of power switching devices designed for very high voltage applications (eg, 500V-600V and above) applies alternating vertical sections of p-doped and n-doped silicon in the epitaxial region between the substrate and the well. In 21 is an example of a mosfet 2100 shown taking this kind of structure. In MOSFET 2100 includes the area 2102 which is sometimes referred to as the voltage-carrying or blocking (blocking) region, the alternating n-type sections 2104 and p-type sections 2106 , The effect of this structure is that when voltage is applied to the device, the depletion region extends horizontally into each side of the cuts 2104 and 2106 spreads. The total vertical thickness of the barrier layer 2102 is depleted before the horizontal field is high enough to generate an avalanche breakdown since the net charge in each vertical section 2104 . 2106 less than that necessary to create the breakthrough field. After the area has been completely depleted horizontally, the field continues to build vertically until it reaches the avalanche field of approximately 20 to 30 volts per micron. This improves the device's voltage blocking capability, which extends from the device voltage range up to 400 volts and above. Various variations of this type of super-junction device are more detailed in the Figs Patents No. 6,081,009 and 6,066,878 both for Nielson, the disclosure of which is fully incorporated herein by reference.

Eine Abwandlung an dem Super-Junction-MOSFET 2100 verwendet schwimmende p-leitende Inseln in dem n-leitenden Sperrbereich. Die Verwendung von schwimmenden p-leitenden Inseln im Gegensatz zu dem Säulenansatz Isst zu, dass die Dicke der Ladungsausgleichsschicht verringert werden kann, was RDSon verringert. In einer Ausführungsform sind die p-leitenden Inseln statt gleichmäßig beabstandet derart voneinander getrennt, dass das elektrische Feld in der Nähe des kritischen elektrischen Feldes gehalten wird. 22 ist eine vereinfachte Querschnittsansicht eines MOSFET 2200, die ein Beispiel einer Vorrichtung gemäß dieser Ausführungsform zeigt. In diesem Beispiel sind die tieferen schwimmenden p-Bereiche 2226 weiter von denen darüber beabstandet. Das heißt, der Abstand L3 ist größer als der Abstand L2, und der Abstand L2 ist größer als der Abstand L1. Indem der Abstand zwischen den schwimmenden Übergängen auf diese Weise manipuliert wird, werden Minoritätsladungsträger auf eine stärker körnige Weise eingeführt. Je körniger die Sourcen dieser Träger sind, desto niedriger ist RDSon und je höher kann die Durchbruchspannung eingerichtet werden. Fachleute werden verstehen, dass viele Abwandlungen möglich sind. Beispielsweise ist die Anzahl von schwimmenden Bereichen 2226 in der vertikalen Richtung nicht auf vier, wie es gezeigt ist, begrenzt, und die optimale Anzahl kann variieren. Ebenso kann die Dotierungskonzentration in jedem schwimmenden Bereich 2226 variieren; beispielsweise nimmt in einer Ausführungsform die Dotierungskonzentration in jedem schwimmenden Bereich 2226 allmählich ab, wenn der Bereich näher zu dem Substrat 2114 gelangt.A variation on the super junction MOSFET 2100 uses floating p-type islands in the n-type stopband. The use of floating p-type islands, unlike the column approach, admits that the thickness of the charge- balance layer can be reduced, reducing R DSon . In one embodiment, the p-type islands are separated rather than evenly spaced such that the electric field is maintained in the vicinity of the critical electric field. 22 is a simplified cross-sectional view of a MOSFET 2200 showing an example of a device according to this embodiment. In this example, the deeper floating p-regions are 2226 farther away from them. That is, the distance L3 is greater than the distance L2, and the distance L2 is greater than the distance L1. By manipulating the spacing between the floating junctions in this way, minority carriers are introduced in a more granular manner. The more granular the sources of these carriers are, the lower the R DSon and the higher the breakdown voltage can be set up. It will be understood by those skilled in the art that many modifications are possible. For example, the number of floating areas 2226 in the vertical direction is not limited to four, as shown, and the optimum number may vary. Likewise, the doping concentration in each floating area 2226 vary; For example, in one embodiment, the doping concentration increases in each floating region 2226 gradually decreases when the area is closer to the substrate 2114 arrives.

Darüber hinaus können viele der Techniken zum Verringern parasitärer Kapazität zur Verbesserung der Schaltgeschwindigkeit, einschließlich Strukturen mit abgeschirmtem Gate und Doppel-Gate, wie sie in Verbindung mit Niederspannungs- und Mittelspannungsvorrichtungen beschrieben wurden, mit den Hochspannungsvorrichtungen, die in den 21 und 22 beschrieben wurden, und Abwandlungen von diesen kombiniert werden. 23 ist eine vereinfachte Querschnittsansicht eines Hochspannungs-MOSFETs 2300, der eine Abwandlung der Super-Junction-Architektur mit einer Doppel-Gate-Struktur kombiniert. Der MOSFET 2300 weist eine planare Doppel-Gate-Struktur auf, die aus Gate-Anschlüssen G1 und G2 hergestellt sind, ähnlich wie beispielsweise der in 4B oben gezeigte Doppel-Gate-Transistor. Bereiche 2326 entgegengesetzter Polarität (p-leitend in diesem Beispiel) sind vertikal in dem n-leitenden Driftbereich 2306 unter einer p-Wanne 2308 angeordnet. Die Größe und Beabstandung der p-leitenden Bereiche 2326 variieren in diesem Beispiel, wodurch die enger angeordneten Bereiche 2326 näher bei der p-Wanne 2308 einen Kontakt miteinander herstellen, während Bereich 2326, die weiter unten angeordnet sind, schwimmen und eine kleinere Größe aufweisen, wie es gezeigt ist. 24 zeigt eine noch andere Ausführungsform für einen Hochspannungs-MOSFET 2400, die die Super-Junction-Technologie mit der Struktur mit abgeschirmten Gate kombiniert. Der MOSFET 2400 ist eine Trench-Gate-Vorrichtung mit einer Gate-Elektrode 2410, die vor dem Driftbereich 2406 mit einer Abschirmelektrode 2411 abgeschirmt ist, ähnlich wie beispielsweise MOSFET 300A in 3A. MOSFET 2400 umfasst auch schwimmende Bereiche 2426 entgegengesetzter Polarität, die im Driftbereich 2406 parallel zum Stromfluss angeordnet sind.In addition, many of the techniques for reducing parasitic capacitance to improve switching speed, including shielded gate and double gate structures as described in connection with low voltage and medium voltage devices, may be combined with the high voltage devices disclosed in U.S. Pat 21 and 22 and variations of these are combined. 23 is a simplified cross-sectional view of a high voltage MOSFET 2300 who is a variant of the Su per-junction architecture combined with a double-gate structure. The MOSFET 2300 has a planar double-gate structure made of gate terminals G1 and G2 similar to those in FIG 4B Double gate transistor shown above. areas 2326 opposite polarity (p-type in this example) are vertical in the n-type drift region 2306 under a p-tub 2308 arranged. The size and spacing of the p-type regions 2326 vary in this example, causing the tighter areas 2326 closer to the p-tub 2308 make contact with each other while area 2326 located farther down, swim and have a smaller size, as shown. 24 shows yet another embodiment for a high voltage MOSFET 2400 that combines the super-junction technology with the shielded-gate structure. The MOSFET 2400 is a trench gate device with a gate electrode 2410 that before the drift area 2406 with a shielding electrode 2411 is shielded, similar to, for example, MOSFET 300A in 3A , MOSFET 2400 also includes floating areas 2426 opposite polarity in the drift area 2406 are arranged parallel to the current flow.

Terminierungsstrukturentermination structures

Diskrete Vorrichtungen der oben beschriebenen verschiedenen Arten weisen eine Durchbruchspannung auf, die durch die zylindrische oder kugelförmige Form des Verarmungsbereiches am Rand des Chips begrenzt ist. Da diese zylindrische oder kugelförmige Durchbruchspannung typischerweise viel niedriger ist als die Parallelebenen-Durchbruchspannung BVpp in der aktiven Fläche der Vorrichtung, muss der Rand der Vorrichtung derart terminiert werden, dass eine Durchbruchspannung für die Vorrichtung erreicht wird, die nahe bei der Durchbruchspannung der aktiven Fläche liegt. Es sind unterschiedliche Techniken entwickelt worden, um das Feld und die Spannung gleichmäßig über die Randterminierungsbreite auszubreiten, um eine Durchbruchspannung zu erzielen, die nahe bei BVpp liegt. Diese umfassen Feldplatten, Feldringe, Übergangsterminierungserweiterung (JTE von junction termination extension) und unterschiedliche Kombinationen dieser Techniken. Das oben erwähnte übertragene befindliche U.S. Patent Nr. 6,429,481 für Mo et al. beschreibt ein Beispiel einer Feldterminierungsstruktur, die einen tiefen Übergang (tiefer als die Wanne) mit einer darüber liegenden Feldoxidschicht, die das aktive Zellen-Array umgibt, umfasst. In dem Fall eines n-Kanal-Transistors umfasst die Terminierungsstruktur beispielsweise einen tiefen p+ Bereich, der einen PN-Übergang mit dem n-leitenden Driftbereich bildet.Discrete devices of the various types described above have a breakdown voltage limited by the cylindrical or spherical shape of the depletion region at the edge of the chip. Since this cylindrical or spherical breakdown voltage is typically much lower than the parallel-plane breakdown voltage BV pp in the active area of the device, the edge of the device must be terminated such that a breakdown voltage is achieved for the device close to the breakdown voltage of the active area lies. Various techniques have been developed to spread the field and voltage evenly across the edge termination width to achieve a breakdown voltage that is close to BV pp . These include field plates, field rings, Junction Termination Extension (JTE), and various combinations of these techniques. The above-mentioned transmitted located U.S. Patent No. 6,429,481 for Mo et al. describes an example of a field termination structure that includes a deep junction (deeper than the well) with an overlying field oxide layer surrounding the active cell array. For example, in the case of an n-channel transistor, the termination structure includes a deep p + region that forms a PN junction with the n-type drift region.

In alternativen Ausführungsformen wirken eine oder mehrere ringförmige Gräben, die den Umfang des Zellen-Arrays umgeben, derart, dass das elektrische Feld verringert wird und der Lawinendurchbruch erhöht wird. 25A zeigt ein üblicherweise verwendetes Trench-Layout für einen Trench-Transistor. Aktive Gräben 2502 sind von einem ringförmigen Terminierungsgraben 2503 umgeben. In dieser Struktur verarmen Bereiche 2506, die durch die gepunkteten Kreise am Ende der Mesas gezeigt sind, schneller als andere Bereiche, was ein erhöhtes Feld in dieser Fläche hervorruft, welches die Durchbruchspannung unter Sperrspannungszuständen verringert. Diese Art von Layout ist deshalb auf Vorrichtungen mit niedrigerer Spannung (z.B. < 30 V) beschränkt. Die 25B bis 25F zeigen eine Anzahl von alternativen Ausführungsformen für Terminierungsstrukturen mit unterschiedlichen Trench-Layouts, um die Bereiche mit hohem elektrischem Feld, die in 25A gezeigt sind, zu verringern. Wie es durch die Diagramme zu sehen ist, sind in diesen Ausführungsformen einige oder alle aktive Gräben von dem Terminierungsgraben getrennt. Der Spalt WG zwischen den Enden der aktiven Gräben und dem Terminierungsgraben fungiert, um den Crowding-Effekt des elektrischen Feldes, der in der 25A gezeigten Struktur beobachtet wird, zu verringern. In einer beispielhaften Ausführungsform ist WG ungefähr mit der halben Breite des Mesas zwischen den Gräben eingerichtet. Für Vorrichtungen mit höherer Spannung können mehrfache Terminierungsgräben, wie sie in 25F gezeigt sind, angewandt werden, um die Durchbruchspannung der Vorrichtung weiter zu erhöhen. Das übertragene U.S. Patent Nr. 6,683,363 mit dem Titel "Trench Structure for Semiconductor Devices" von Challa, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist, beschreibt Abwandlungen von einigen dieser Ausführungsformen ausführlicher.In alternative embodiments, one or more annular trenches surrounding the periphery of the cell array act to reduce the electric field and increase avalanche breakdown. 25A shows a commonly used trench layout for a trench transistor. Active trenches 2502 are from an annular termination trench 2503 surround. In this structure impoverish areas 2506 shown by the dotted circles at the end of the mesas, faster than other areas, causing an increased field in this area which reduces the breakdown voltage under reverse voltage conditions. This type of layout is therefore limited to lower voltage devices (eg, <30V). The 25B to 25F show a number of alternative embodiments for termination structures with different trench layouts to accommodate the high electric field areas found in FIG 25A are shown to decrease. As can be seen by the diagrams, in some embodiments, some or all active trenches are separated from the termination trench. The gap WG between the ends of the active trenches and the termination trench functions to control the crowding effect of the electric field occurring in the 25A structure is observed to decrease. In an exemplary embodiment, WG is set at approximately half the width of the mesas between the trenches. For higher voltage devices, multiple termination trenches such as those described in U.S. Pat 25F can be applied to further increase the breakdown voltage of the device. The transferred U.S. Patent No. 6,683,363 entitled "Trench Structure for Semiconductor Devices" by Challa, the disclosure of which is incorporated herein by reference in its entirety, describes modifications of some of these embodiments in more detail.

Die 26A bis 26C zeigen Querschnittsansichten von verschiedenen beispielhaften Grabenterminierungsstrukturen für Trench-MOSFETs mit Ladungsausgleich. In der gezeigten beispielhaften Ausführungsform verwendet MOSFET 2600A eine Struktur mit abgeschirmtem Gate mit einer Schirm-Poly-Elektrode 2611, die unter dem Gate-Poly 2610 innerhalb des aktiven Grabens 2602 vergraben ist. In der in 26A gezeigten Ausführungsform ist der Terminierungs graben 2603A mit einer relativ dicken Schicht aus einem Dielektrikum (Oxid) 2605A ausgekleidet und mit leitfähigem Material, wie etwa Poly 2607A, gefüllt. Die Dicke der Oxidschicht 2605A, die Tiefe des Terminierungsgrabens 2603A und der Abstand zwischen dem Terminierungsgraben und dem benachbarten aktiven Graben (d.h. die Breite des letzten Mesas) sind durch die Sperrspannung der Vorrichtung im Sperrbetrieb bestimmt. In der in 26A gezeigten Ausführungsform sind die Gräben an der Oberfläche breiter (T-Trench-Struktur) und eine Metallfeldplatte 2609A wird über dem Terminierungsbereich verwendet. In einer alternativen Ausführungsform (die nicht gezeigt ist) kann die Feldplatte aus Polysilizium gebildet sein, indem Poly 2607A innerhalb eines Terminierungsgrabens 2603A über der Oberfläche und über dem Terminierungsbereich (nach links von dem Terminierungsgraben in 26A) ausgedehnt wird. Es sind viele Abwandlungen möglich. Beispielsweise kann ein p+ Bereich (der nicht gezeigt ist) unter den Metallkontakten zu Silizium für einen besseren ohmschen Kontakt hinzugefügt werden. Ein p- Wannen-Bereich 2604 in dem letzten Mesa benachbart zu dem Terminierungsgraben 2603A und sein jeweiliger Kontakt können optional entfernt werden. Es kann auch ein/es können mehrere schwimmende gleitende Bereich(e) links von dem Terminierungsgraben 2603A (d.h. außerhalb der aktiven Fläche) hinzugefügt werden.The 26A to 26C 12 show cross-sectional views of various exemplary trench termination structures for charge-balanced trench MOSFETs. In the exemplary embodiment shown, MOSFET uses 2600A a shielded gate structure with a screen poly electrode 2611 that under the gate poly 2610 within the active trench 2602 is buried. In the in 26A shown embodiment of the termination dig 2603a with a relatively thick layer of a dielectric (oxide) 2605a lined and with conductive material, such as poly 2607a , filled. The thickness of the oxide layer 2605a , the depth of the termination trench 2603a and the distance between the termination trench and the adjacent active trench (ie, the width of the last mesa) are determined by the reverse bias voltage of the device. In the in 26A In the embodiment shown, the trenches are wider at the surface (T-trench structure) and a metal field plate 2609A is used over the termination area. In In an alternative embodiment (not shown), the field plate may be formed of polysilicon by poly 2607a within a termination trench 2603a above the surface and above the termination area (to the left of the termination trench in 26A ) is extended. There are many variations possible. For example, a p + region (not shown) under the metal contacts may be added to silicon for better ohmic contact. A p-tub area 2604 in the last mesa adjacent to the termination trench 2603a and its respective contact can optionally be removed. There may also be one or more floating floating area (s) to the left of the termination ditch 2603a (ie outside the active area).

In einer anderen Abwandlung ist statt des Füllens des Terminierungsgrabens 2603 mit Poly eine Poly-Elektrode in dem unteren Abschnitt des Grabens innerhalb eines oxidgefüllten Grabens vergraben. Diese Ausführungsform ist in 26B gezeigt, wobei annähernd die Hälfte des Terminierungsgrabens 2603B mit Oxid 2605B gefüllt ist und die untere Hälfte eine Polyelektrode 2607B aufweist, die innerhalb des Oxids vergraben ist. Die Tiefe des Grabens 2603B und die Höhe des vergrabenen Polys 2607B können auf der Basis der Vorrichtungsverarbeitung variiert werden. In einer noch anderen Ausführungsform, die in 26C gezeigt ist, ist ein Terminierungsgraben 2603C mit einem Dielektrikum ohne darin vergrabenes nicht leitendes Material im Wesentlichen gefüllt. Für alle drei in den 26A, B und C gezeigten Ausführungsformen kann die Breite des letzten Mesas, das den Terminierungsgraben von dem letzten aktiven Graben trennt, verschieden sein von der Breite des typischen Mesas, das zwischen zwei aktiven Gräben gebildet ist, und kann derart eingestellt sein, dass ein optimaler Ladungsausgleich in dem Terminierungsbereich erzielt wird. Alle oben in Verbindung mit der in 26A gezeigten Struktur beschriebenen Abwandlungen können auf jene, die in den 26B und 26C gezeigt sind, angewandt werden. Darüber hinaus stellen Fachleute fest, dass, obgleich die Terminierungsstrukturen ihren für eine Vorrichtung mit abgeschirmtem Gate beschrieben worden sind, ähnliche Strukturen als Terminierungsbereiche für alle der verschiedenen oben beschriebenen Vorrichtungen auf Trench-Basis implementiert sein können.In another variation, instead of filling the termination trench 2603 with poly a poly electrode buried in the lower portion of the trench within an oxide-filled trench. This embodiment is in 26B showing approximately half of the termination trench 2603b with oxide 2605b is filled and the lower half of a polyelectrode 2607B which is buried within the oxide. The depth of the trench 2603b and the height of the buried polys 2607B can be varied based on the device processing. In yet another embodiment, the in 26C is shown is a termination trench 2603C essentially filled with a dielectric without buried non-conductive material. For all three in the 26A , B and C, the width of the last mesas separating the termination trench from the last active trench may be different than the width of the typical mesas formed between two active trenches, and may be set to provide optimum charge compensation is achieved in the termination area. All above in conjunction with the in 26A can be applied to those described in the structure shown in FIG 26B and 26C shown are applied. In addition, although the termination structures have been described for their shielded gate device, those skilled in the art will recognize that similar structures may be implemented as termination regions for all of the various trench-based devices described above.

Für Vorrichtungen mit niedriger Spannung kann es sein, dass die Eckenkonstruktionen für den Grabenterminierungsring nicht kritisch sind. Jedoch kann bei Vorrichtungen mit höherer Spannung die Rundung der Ecken des Terminierungsrings mit einem größeren Krümmungsradius erwünscht sein. Je höher die Spannungsanforderungen der Vorrichtung, desto größer kann der Krümmungsradius an den Ecken des Terminierungsgrabens sein. Ebenso kann die Anzahl von Terminierungsringen erhöht werden, wenn die Vorrichtungsspannung zunimmt. 27 zeigt eine beispielhafte Vorrichtung mit zwei Terminierungsgräben 2703-1 und 2703-2, die einen relativ größeren Krümmungsradius aufweisen. Die Beabstandung zwischen den Gräben kann auch auf der Basis der Spannungsanforderungen der Vorrichtung eingestellt werden. In dieser Ausführungsform entspricht der Abstand S1 zwischen Terminierungsgräben 2703-1 und 2703-2 annähernd dem doppelten Abstand zwischen dem ersten Terminierungsgräben 2703-1 und dem Ende der aktiven Gräben.For low stress devices, the corner designs for the trench termination ring may not be critical. However, in higher voltage devices, rounding of the corners of the termination ring having a larger radius of curvature may be desired. The higher the voltage requirements of the device, the larger the radius of curvature may be at the corners of the termination trench. Likewise, the number of termination rings can be increased as the device voltage increases. 27 shows an exemplary device with two termination trenches 2703-1 and 2703-2 that have a relatively larger radius of curvature. The spacing between the trenches may also be adjusted based on the voltage requirements of the device. In this embodiment, the distance S1 corresponds between termination trenches 2703-1 and 2703-2 approximately twice the distance between the first termination trenches 2703-1 and the end of the active trenches.

Die 28A, 28B, 28C und 28D zeigen beispielhafte Querschnittsansichten für verschiedene Terminierungsbereiche mit als Siliziumsäule ausgebildeten Ladungsausgleichsstrukturen. In der in 28A gezeigten Ausführungsform kontaktieren Feldplatten 2809A jeden Ring der p-leitenden Säule 2803A. Dies erlaubt breitere Mesa-Bereiche wegen der lateralen Verarmung aufgrund der Feldplatten. Die Durchbruchspannung hängt im Allgemeinen von der Feldoxiddicke, der Anzahl von Ringen und der Tiefe und Beabstandung der Terminierungssäulen 2803A ab. Es sind viele unterschiedliche Abwandlungen dieser Art von Terminierungsstruktur möglich. Beispielsweise zeigt 28B eine alternative Aus führungsform, bei der eine große Feldplatte 28098-1 alle Säulen 28036 mit Ausnahme der letzten Säule bedeckt, die mit einer anderen Feldplatte 28096-2 verbunden ist. Indem die große Feldplatte 28096-1 auf Masse gelegt wird, verarmen die Mesa-Bereiche zwischen den p-leitenden Säulen schnell und die horizontale Spannung wird nicht signifikant abfallen, was eine niedrigere Durchbruchspannung als bei der in 28A gezeigten Ausführungsform bewirkt. In einer anderen Ausführungsform, die in 28C gezeigt ist, weist die Terminierungsstruktur keine Feldplatten an den mittleren Säulen auf. Da es keine Feldplatte an den mittleren Säulen gibt, weisen sie einen schmaleren Mesa-Bereich auf, um angemessen zu verarmen. In einer Ausführungsform ergibt eine allmählich abnehmende Mesa-Breite in Richtung des äußeren Rings ein optimales Leistungsvermögen. Die in 28D gezeigte Ausführungsform erleichtert den Kontakt mit p-leitenden Säulen, indem ein breiterer Wannenbereich 2808D bereitgestellt wird und die Beabstandung zwischen den Feldoxidschichten erhöht wird, wie es gezeigt ist.The 28A . 28B . 28C and 28D show exemplary cross-sectional views for different termination regions formed with charge balance structures as a silicon column. In the in 28A shown embodiment contact field plates 2809A every ring of the p-type column 2803A , This allows for wider mesa areas because of the lateral depletion due to the field plates. The breakdown voltage generally depends on the field oxide thickness, the number of rings and the depth and spacing of the termination columns 2803A from. Many different variations of this type of termination structure are possible. For example, shows 28B an alternative imple mentation form, in which a large field plate 28098-1 all columns 28036 covered with the exception of the last column, with another field plate 28096-2 connected is. By the big field plate 28096-1 is grounded, the mesa areas between the p-type pillars will quickly decay and the horizontal voltage will not drop significantly, resulting in a lower breakdown voltage than in the 28A shown embodiment causes. In another embodiment, in 28C is shown, the termination structure has no field plates on the middle columns. Since there is no field plate at the middle pillars, they have a narrower mesa area to adequately impoverish. In one embodiment, a gradually decreasing mesa width towards the outer ring provides optimum performance. In the 28D The illustrated embodiment facilitates contact with p-type pillars by providing a wider well area 2808D is provided and the spacing between the field oxide layers is increased, as shown.

In dem Fall von Vorrichtungen mit ultrahoher Spannung, die verschiedene Super-Junction-Techniken von dem oben beschriebenen Typ anwenden, ist die Durchbruchspannung viel höher als die herkömmliche BVpp. Für eine Super-Junction-Vorrichtung werden die Ladungsausgleich- oder Super-Junction-Strukturen (z.B. Säulen entgegengesetzter Polarität oder schwimmende Bereiche, vergrabene Elektroden usw.) ebenfalls in dem Terminierungsbereich verwendet. Normale Randterminierungsstrukturen in Kombination mit Ladungsausgleichsstrukturen, wie etwa Feldplatten auf der oberen Oberfläche des Randes der Vorrichtung, können ebenfalls verwendet werden. In manchen Ausführungsformen können normale Randstrukturen an der Oberseite beseitigt werden, indem eine schnell abnehmende Ladung in dem Terminierungsübergang verwendet wird. Beispielsweise können p-leitende Säulen in dem Terminierungsbereich gebildet sein, wobei die Ladung abnimmt, je weiter sie von der aktiven Fläche weg gehen, wobei eine netto n-leitende Ausgleichsladung geschaffen wird.In the case of ultrahigh-voltage devices employing various super-junction techniques of the type described above, the breakdown voltage is much higher than the conventional BVpp. For a super junction device, the charge balancing or super junction structures (eg, opposite polarity columns or floating regions, ver trench electrodes, etc.) are also used in the termination area. Normal edge termination structures in combination with charge balancing structures, such as field plates on the top surface of the edge of the device, may also be used. In some embodiments, normal edge structures at the top can be eliminated by using a rapidly decreasing charge in the termination junction. For example, p-type pillars may be formed in the termination region, with the charge decreasing the farther they go away from the active area, providing a net n-type equalization charge.

In einer Ausführungsform ist die Beabstandung zwischen den p-leitenden Säulen in dem Terminierungsbereich verändert, wenn sich die Säulen von den aktiven Bereichen weiter weg bewegen. Eine stark vereinfachte Querschnittsansicht einer beispielhaften Ausführungsform einer Vorrichtung 2900A gemäß dieser Ausführungsform ist in 29A gezeigt. In der aktiven Fläche der Vorrichtung 2900A sind Säulen 2926A entgegengesetzter Leitfähigkeit, die beispielsweise aus mehrfach verbundenen p-leitenden Kugeln hergestellt sind, unter der gleitenden Wanne 2908A in dem n-leitenden Driftbereich 2904A gebildet. Am Rand der Vorrichtung unter dem Terminierungsbereich sind p-leitende Terminierungssäulen TP1, TP2 bis TPn gebildet, wie es gezeigt ist. Anstelle eine gleichmäßigen Beabstandung in der aktiven Fläche zu besitzen, nimmt der Abstand von Mitte zu Mitte zwischen den Terminierungssäulen TP1 bis TPn zu, wenn sich die Säulen weiter von der Grenzfläche mit dem aktiven Bereich wegbewegen. Das heißt der Abstand D1 zwischen TP2 und TP3 ist kleiner als der Abstand D2 zwischen TP3 und TP4, und der Abstand D2 ist kleiner als der Abstand D3 zwischen TP4 und TP5 und so weiter.In one embodiment, the spacing between the p-type pillars in the termination region is altered as the pillars move farther away from the active regions. A highly simplified cross-sectional view of an exemplary embodiment of a device 2900A according to this embodiment is in 29A shown. In the active area of the device 2900A are pillars 2926A opposite conductivity, which are made for example of multiply connected p-type balls, under the sliding trough 2908A in the n-type drift region 2904A educated. At the edge of the device under the termination region, p-type termination pillars TP1, TP2 to TPn are formed, as shown. Instead of having a uniform spacing in the active area, the center-to-center spacing between the termination columns TP1 to TPn increases as the columns move farther away from the interface with the active area. That is, the distance D1 between TP2 and TP3 is smaller than the distance D2 between TP3 and TP4, and the distance D2 is smaller than the distance D3 between TP4 and TP5, and so on.

Es sind verschiedene Abwandlungen dieser Art von Super-Junction-Terminierungsstruktur möglich. Beispielsweise könnte statt des Bildens von gleitenden Terminierungssäulen TP1 – TPn mit variierenden Abständen innerhalb der Spannung tragenden Schicht 2904A die Beabstandung von Mitte zu Mitte gleichmäßig bleiben, aber die Breite jeder Terminierungssäule könnte variieren. 29B zeigt ein vereinfachtes Beispiel einer Terminierungsstruktur dieser Ausführungsform. In diesem Beispiel weist die Terminierungssäule TP1 eine Breite W1 auf, die größer ist als die Breite W2 der Terminierungssäule TP2, und W2 ist wiederum größer eingerichtet als die Breite W3 der Terminierungssäule TP3 und so weiter. Hinsichtlich der Beabstandung zwischen Ladungsausgleichsbereichen entgegengesetzter Polarität in dem Terminierungsbereich ist die resultierende Struktur in Vorrichtung 2900B ähnlich wie die von Vorrichtung 2900A, obwohl in Vorrichtung 2900B die Beabstandung von Mitte zu Mitte zwischen Grabensäulen gleich sein kann. In einer anderen beispielhaften Ausführungsform, die in einer vereinfachten Schnittansicht in 29C gezeigt ist, nimmt die Breite jeder Säule 2926C entgegengesetzter Polarität in dem aktiven Bereich von der oberen Oberfläche zu dem Substrat hin ab, wohingegen die Breite für die Terminierungssäulen TP1 und TP2 im Wesentlichen gleich bleibt. Dies ergibt die gewünschte Durchbruchspannung, während weniger Fläche benutzt wird. Fachleute werden feststellen, dass die verschiedenen oben beschriebenen Terminierungsstrukturen auf jede gewünschte Weise kombiniert werden können, die beispielsweise einschließt, dass die Beabstandung von Mitte zu Mitte und/oder die Gesamtbreite der Terminierungssäulen in Vorrichtung 2900C, wie es in 29C gezeigt ist, variiert wird, wie es in Verbindung mit den in den 29A und 29B gezeigten Ausführungsformen beschrieben ist.Various variations of this type of super-junction termination structure are possible. For example, instead of forming sliding termination columns TP1 - TPn with varying distances within the stress-bearing layer 2904A the spacing from center to center remains uniform, but the width of each termination column could vary. 29B shows a simplified example of a termination structure of this embodiment. In this example, the termination column TP1 has a width W1 that is greater than the width W2 of the termination column TP2, and W2 is in turn set larger than the width W3 of the termination column TP3, and so on. With regard to the spacing between charge equalization regions of opposite polarity in the termination region, the resulting structure is in the device 2900B similar to that of device 2900A although in device 2900B the spacing from center to center between trench columns can be the same. In another exemplary embodiment, shown in a simplified sectional view in FIG 29C shown, takes the width of each column 2926C of opposite polarity in the active region from the upper surface to the substrate, whereas the width for the termination pillars TP1 and TP2 remains substantially the same. This gives the desired breakdown voltage while using less area. It will be appreciated by those skilled in the art that the various termination structures described above may be combined in any desired manner, including, for example, the center-to-center spacing and / or the overall width of the termination columns in the device 2900C as it is in 29C is varied as it is in conjunction with those in the 29A and 29B shown embodiments is described.

Prozesstechnikenprocess technologies

Bislang ist eine Anzahl von unterschiedlichen Vorrichtungen mit Trench-Strukturen, die mehrfache vergrabene Elektroden oder Dioden aufweisen, beschrieben worden. Um diese Trench-Elektroden vorzuspannen, lassen es diese Vorrichtungen zu, dass ein elektrischer Kontakt mit jeder der vergrabenen Schichten hergestellt werden kann. Hierin ist eine Anzahl von Verfahren zum Bilden der Trench-Strukturen mit vergrabenen Elektroden und zum Herstellen eines Kontakts mit den vergrabenen Poly-Schichten innerhalb der Gräben offenbart. In einer Ausführungsform sind Kontakte mit Trench-Poly-Schichten an den Rand des Chips hergestellt. 30A zeigt ein Beispiel einer Randkontaktierung für eine Trench-Vorrichtung 3000 mit zwei Poly-Schichten 3010 und 3020. 30A zeigt eine Querschnittsansicht der Vorrichtung entlang der Längsachse eines Grabens. Gemäß dieser Ausführungsform, bei der der Graben in der Nähe des Randes des Chips endet, sind zu Kontaktzwecken Poly-Schichten 3010 und 3020 bis zur Oberfläche des Substrats geführt. Öffnungen 3012 und 3022 in dielektrischen (oder Oxid-)Schichten 3030 und 3040 lassen einen Metallkontakt zu den Poly-Schichten zu. Die 30B bis 30F veranschaulichen verschiedene Verarbeitungsschritte, die bei der Bildung der Randkontaktstruktur von 30A enthalten sind. In 30B wird eine dielektrische (z.B. Siliziumdioxid-)Schicht 3001 oben auf einer Epitaxieschicht 3006 strukturiert, und die freigelegte Oberfläche des Substrats wird geätzt, um einen Graben 3002 zu bilden. Eine erste Oxidschicht 3003 wird dann über der oberen Oberfläche des Substrats einschließlich des Grabens gebildet, wie es in 30C gezeigt ist. Eine erste Schicht aus leitfähigem Material (Polysilizium) 3010 wird anschließend oben auf der Oxidschicht 3003 gebildet, wie es in 30D gezeigt ist. Nach 30E wird die Poly-Schicht 3010 innerhalb des Grabens weggeätzt und eine andere Oxidschicht 3030 wird über dem Poly 3010 gebildet. Ähnliche Schritte werden ausgeführt, um den zweiten Oxid-Poly-Oxid-Sandwich zu bilden, wie es in 30F gezeigt ist, wobei die obere Oxidschicht 3040 derart gezeigt ist, dass sie geätzt ist, um Öffnungen 3012 und 3022 für eine Metallkontaktschicht zu Poly-Schichten 3010 bzw. 3020 herzustellen. Die letzten Schritte können für zusätzliche Poly-Schichten wiederholt werden, und Poly-Schichten können durch die darüber liegende Metallschicht miteinander verbunden werden, falls dies erwünscht ist.Heretofore, a number of different devices with trench structures having multiple buried electrodes or diodes have been described. To bias these trench electrodes, these devices allow for making electrical contact with each of the buried layers. Disclosed herein are a number of methods for forming the buried electrode trench structures and for making contact with the buried poly layers within the trenches. In one embodiment, contacts with trench poly layers are made at the edge of the chip. 30A shows an example of edge contact for a trench device 3000 with two poly layers 3010 and 3020 , 30A shows a cross-sectional view of the device along the longitudinal axis of a trench. According to this embodiment, where the trench terminates near the edge of the chip, poly layers are for contact purposes 3010 and 3020 led to the surface of the substrate. openings 3012 and 3022 in dielectric (or oxide) layers 3030 and 3040 allow metal contact to the poly layers. The 30B to 30F illustrate various processing steps involved in forming the edge contact structure of 30A are included. In 30B becomes a dielectric (eg, silicon dioxide) layer 3001 on top of an epitaxial layer 3006 structured, and the exposed surface of the substrate is etched to a trench 3002 to build. A first oxide layer 3003 is then formed over the upper surface of the substrate including the trench, as shown in FIG 30C is shown. A first layer of conductive material (polysilicon) 3010 is then on top of the oxide layer 3003 formed as it is in 30D is shown. To 30E becomes the poly layer 3010 within the Grabens etched away and another oxide layer 3030 becomes over the poly 3010 educated. Similar steps are performed to form the second oxide-poly-oxide sandwich, as shown in FIG 30F is shown, wherein the upper oxide layer 3040 is shown as etched to openings 3012 and 3022 for a metal contact layer to poly layers 3010 respectively. 3020 manufacture. The final steps may be repeated for additional poly layers, and poly layers may be bonded together by the overlying metal layer, if desired.

In einer anderen Ausführungsform werden Kontakte zu mehrfachen Poly-Schichten in einem gegebenen Graben in der aktiven Fläche der Vorrichtung anstelle entlang des Randes des Chips hergestellt. 31A zeigt ein Beispiel der Kontaktstruktur einer aktiven Fläche für mehrfache vergrabene Poly-Schichten. In diesem Beispiel zeigt eine Querschnittsansicht entlang der Längsachse des Grabens eine Poly-Schicht 3110, die den Gate-Anschluss bereitstellt, und Poly-Schichten 3111a und 3111b, die zwei Abschirmschichten bereitstellen. Während drei separate Metallleitungen 3112, 3122 und 3132 derart gezeigt sind, dass sie einen Kontakt mit den Abschirm-Poly-Schichten herstellen, können sie alle miteinander verbunden und an den Source-Anschluss der Vorrichtung angeschlossen sein, oder irgendeine andere Kontaktierungs-kombination kann verwendet werden, wie es durch die besondere Anwendung verlangt wird. Ein Vorteil dieser Struktur ist die planare Natur des Kontakts im Vergleich mit der in 30A gezeigten Multilayer-Randkontaktstruktur.In another embodiment, contacts are made to multiple poly layers in a given trench in the active area of the device rather than along the edge of the chip. 31A shows an example of the contact structure of an active surface for multiple buried poly layers. In this example, a cross-sectional view along the longitudinal axis of the trench shows a poly layer 3110 which provides the gate terminal and poly layers 3111a and 3111b that provide two shielding layers. While three separate metal lines 3112 . 3122 and 3132 may be all connected to each other and connected to the source terminal of the device, or any other contacting combination may be used as required by the particular application becomes. An advantage of this structure is the planar nature of the contact compared to the one in 30A shown multilayer edge contact structure.

Die 31B bis 31M veranschaulichen ein Beispiel eines Prozessablaufs zum Bilden einer Abschirmkontaktstruktur einer aktiven Fläche für einen Graben mit zwei Poly-Schichten. Dem Ätzen von Gräben 3102 in 31B folgt das Bilden eines Abschirmoxids 3108 in 31C. Anschließend wird Abschirmpolysilizium 3111 abgeschieden und in den Gräben eingelassen, wie es in 31D gezeigt ist. Abschirm-Poly 3111 wird zusätzlich in 31E mit Ausnahme von Stellen eingelassen, an denen ein Abschirmkontakt an der Oberfläche des Substrats erwünscht ist. In 31E schützt eine Maske 3109 das Poly innerhalb des mittleren Grabens vor einem weiteren Ätzen. In einer Ausführungsform wird diese Maske an unterschiedlichen Stellen entlang unterschiedlicher Gräben aufgebracht, so dass für beispielsweise den mittleren Graben das Abschirm-Poly in anderen Abschnitten des Grabens in der dritten Dimension (nicht gezeigt) eingelassen ist. In einer anderen Ausführungsform wird das Abschirm-Poly 3111 innerhalb eines oder mehrerer ausgewählter Gräben in der aktiven Fläche entlang der gesamten Länge des Grabens maskiert. Das Abschirmoxid 3108 wird dann geätzt, wie es in 31F gezeigt ist, und anschließend wird eine dünne Schicht aus Gate-Oxid 3108a über die Oberseite des Substrats hinweg gebildet, nachdem die Maske 3109 entfernt worden ist, wie es in 31G gezeigt ist. Dem folgt eine Gate-Poly-Abscheidung und dessen Einlassen (31H, eine p-Wannen-Implantation und Eintreibung (31I) und eine n+ Source-Implantation (31J). Die 31K, 31L und 31M zeigen jeweils die Schritte der BPSG-Abscheidung, des Kontaktätzens und der starken p+ Body-Implantation gefolgt von Metallisierung. 31N zeigt eine Querschnittsansicht einer alternativen Ausführungsform für eine Abschirmkontaktstruktur einer aktiven Fläche, wobei ein Abschirm-Poly 3111 eine relativ breite Plattform oben auf dem Abschirmoxid bildet. Dies vereinfacht die Kontaktierung des Abschirm-Polys, führt aber eine Topografie ein, die den Fertigungsprozess weiter verkompliziert.The 31B to 31M illustrate an example of a process flow for forming an active surface shield contact structure for a trench having two poly layers. The etching of trenches 3102 in 31B follows the formation of a Abschirmoxids 3108 in 31C , Subsequently, shielding polysilicon 3111 deposited and buried in the trenches, as is in 31D is shown. Shielding poly 3111 is additionally in 31E with the exception of locations where a Abschirmkontakt on the surface of the substrate is desired. In 31E protects a mask 3109 the poly within the middle trench before further etching. In one embodiment, this mask is applied at different locations along different trenches such that, for example, for the middle trench, the shield poly is recessed in other portions of the trench in the third dimension (not shown). In another embodiment, the shielding poly 3111 is masked within one or more selected trenches in the active area along the entire length of the trench. The shielding oxide 3108 is then etched as it is in 31F is shown, and then a thin layer of gate oxide 3108a formed over the top of the substrate after the mask 3109 has been removed, as it is in 31G is shown. This is followed by gate poly deposition and its insertion ( 31H , a p-well implantation and recovery ( 31I ) and an n + source implantation ( 31J ). The 31K . 31L and 31M each show the steps of BPSG deposition, contact etching and strong p + body implantation followed by metallization. 31N shows a cross-sectional view of an alternative embodiment for a Abschirmkontaktstruktur an active surface, wherein a shielding poly 3111 forms a relatively wide platform on top of the shielding oxide. This simplifies the contacting of the shielding polys, but introduces a topography that further complicates the manufacturing process.

Eine vereinfachte Layoutansicht von oben nach unten einer beispielhaften Trench-Vorrichtung mit einer Abschirmkontaktstruktur einer aktiven Fläche ist in 32A gezeigt. Eine Maske, die eine Abschirm-Poly-Vertiefung zeigt, verhindert das Einlassen des Abschirm-Polys an einer Stelle 3211C in dem aktiven Bereich sowie in dem Umfangsabschirmungsgraben 3213. Eine Modifikation dieser Technik verwendet eine "hundeknochenartige" Form für die Abschirm-Poly-Vertiefungsmaske, die einen breiten Bereich am Schnittpunkt mit jedem Graben 3202 mit einem Kontakt mit dem Abschirm-Poly bereitstellt. Dies lässt zu, dass das Abschirm-Poly in dem maskierten Bereich ebenfalls eingelassen wird, aber bis zu der ursprünglichen Oberfläche des Mesas, wodurch Topografie beseitigt wird. Die Layoutansicht von oben nach unten für eine alternative Ausführungsform ist in 32B gezeigt, wobei Gräben einer aktiven Fläche mit dem Umfangsgraben verbunden sind. In dieser Ausführungsform verhindert die Abschirm-Poly-Vertiefungsmaske das Einlassen des Abschirm-Polys entlang der Länge eines ausgewählten Grabens (mittlerer Graben in dem gezeigten Beispiel) für einen Kontakt des Abschirmgrabens einer aktiven Fläche mit Source-Metall. Die 32C und 32D sind vereinfachte Layoutdiagramme, die zwei unterschiedliche Ausführungsformen zum Herstellen eines Kontakts mit dem Umfangsgraben in einer Trench-Vorrichtung mit einer unterbrochenen Trench-Struktur. In diesen Figuren sind aktive Gräben 3202 und ein Umfangsgraben 3213 durch eine einzige Linie zu Darstellungszwecken gezeigt. In 32C sind Verlängerungen oder Finger von einem Umfangs-Gate-Poly-Kanal 3210 in Bezug auf Umfangsabschirm-Poly-Finger gestaffelt, um die Umfangskontakte von dem Umfangsgraben weg zu beabstanden. Eine Source- und Abschirmkontaktfläche 3215 stellt auch einen Kontakt mit Abschirm-Poly in dem aktiven Bereich an Stellen 3211C her, wie es gezeigt ist. Die in 32D gezeigte Ausführungsform beseitigt die Verschiebung zwischen aktiven und Umfangsgräben, um eine mögliche Einschränkung zu vermeiden, die aus Grabenteilungsanforderungen entsteht. In dieser Ausführungsform sind die aktiven Gräben 3202 und horizontalen Verlängerungen von dem Umfangsgraben 3213 ausgerichtet und Fenster 3217 in dem Gate-Poly-Kanal 3210 lassen zu, dass Kontakte mit Abschirm-Poly um den Umfang herum hergestellt werden können. Kontakte einer aktiven Fläche werden an Stellen 3211C wie bei vorhergehenden Ausführungsformen hergestellt.A simplified top-down layout view of an exemplary trench device having a shield contact structure of an active area is shown in FIG 32A shown. A mask showing a shielding poly-well prevents ingress of the shielding polys in one location 3211C in the active area as well as in the circumferential shield trench 3213 , One modification of this technique uses a "dogbone" shape for the shielding poly well mask that covers a wide area at the intersection with each trench 3202 with contact with the shielding poly. This allows the shielding poly to be also embedded in the masked area, but up to the original surface of the mesa, thereby eliminating topography. The top-down layout view for an alternative embodiment is in FIG 32B shown, wherein trenches of an active surface are connected to the peripheral trench. In this embodiment, the shield poly recess mask prevents the interception of the shield polyline along the length of a selected trench (middle trench in the illustrated example) for contact of the shield trench of an active surface with source metal. The 32C and 32D FIG. 10 are simplified layout diagrams illustrating two different embodiments for making contact with the circumferential trench in a trench device having a trenched structure broken away. In these figures are active trenches 3202 and a circumferential trench 3213 shown by a single line for purposes of illustration. In 32C are extensions or fingers from a perimeter gate poly channel 3210 staggered with respect to perimeter screen poly-fingers to space the perimeter contacts away from the perimeter trench. A source and shield contact surface 3215 also places a contact with shield poly in the active area at locations 3211C as shown. In the 32D embodiment shown eliminates the shift between active and to ditches to avoid a potential constraint arising from trench division requirements. In this embodiment, the active trenches are 3202 and horizontal extensions from the circumferential trench 3213 aligned and windows 3217 in the gate poly channel 3210 allow contacts with shielding poly to be made around the circumference. Contacts of an active area become in places 3211C produced as in previous embodiments.

Eine alternative Ausführungsform zum Kontaktieren von Trench-Abschirm-Poly-Schichten in der aktiven Fläche ist in 33A gezeigt. In dieser Ausführungsform erstreckt sich das Abschirm-Poly, anstelle dass es eingelassen ist, vertikal über einen wesentlichen Teil des aktiven Grabens bis zu der Siliziumoberfläche. Nach 33A teilt der Abschirm-Poly 3311 das Gate-Poly 3310 in zwei, da es sich entlang der Höhe des Grabens 3302 vertikal erstreckt. Die zwei Gate-Poly-Segmente sind in der dritten Dimension an einer geeigneten Stelle innerhalb des Grabens oder wenn sie den Graben verlassen, verbunden. Ein Vorteil dieser Ausführungsform ist die Fläche, die eingespart wird, indem ein Source-Poly-Kontakt innerhalb des aktiven Grabens hergestellt wird, anstatt dass ein Silizium raum verwendet wird, der für den mit einem Graben versehenen Poly-Kontakt vorgesehen wäre. Die 33B bis 33M veranschaulichen ein Beispiel eines Prozessablaufs zum Bilden einer Abschirmkontaktstruktur einer aktiven Fläche von der in 33A gezeigten Art. Dem Ätzen von Gräben 3302 in 33B folgt das Bilden eines Abschirmoxids 3308 in 33C. Anschließend wird Abschirm-Polysilizium 3311 innerhalb der Gräben abgeschieden, wie es in 33D gezeigt ist. Abschirm-Poly 3311 wird geätzt und in den Gräben eingelassen, wie es in 33E gezeigt ist. Anschließend wird Abschirmoxid 3308 geätzt, wie es in 33F gezeigt ist, wobei ein freigelegter Abschnitt des Abschirm-Polysiliziums 3311 belassen wird, der zwei Mulden an seinen Seiten innerhalb des Grabens bildet. Eine dünne Schicht aus Gate-Oxid 3308a wird dann über der Oberseite des Substrats, den Seitenwänden der Gräben und den Mulden innerhalb der Gräben, gebildet, wie es in 33G gezeigt ist. Dem folgt eine Abscheidung und ein Einlassen von Gate-Poly (33H), p-Wannen-Implantation und Eintreiben (33I) und n+ Source-Implantation (33J). Die 33K, 33L und 33M zeigen die Schritte einer BPSG-Abscheidung, eines Kontaktätzens und einer starken p+ Body-Implantation, gefolgt von einer Metallisierung. Abwandlungen dieses Prozessablaufs sind möglich. Beispielsweise können durch Umordnen von einigen der Prozessschritte die Prozessschritte, die das Gate-Poly 3310 bilden, vor den Schritten durchgeführt werden, die das Abschirm-Poly 3311 bilden.An alternative embodiment for contacting trench-shielding poly layers in the active area is shown in FIG 33A shown. In this embodiment, instead of being buried, the shielding poly extends vertically over a substantial portion of the active trench to the silicon surface. To 33A shares the shield poly 3311 the gate poly 3310 in two, as it is along the height of the ditch 3302 extends vertically. The two gate poly segments are connected in the third dimension at a suitable location within the trench or as they leave the trench. An advantage of this embodiment is the area that is saved by making a source-poly contact within the active trench, rather than using a silicon space that would be provided for the trenched poly-contact. The 33B to 33M illustrate an example of a process flow for forming a shield contact structure of an active area from that in FIG 33A kind shown. The etching of trenches 3302 in 33B follows the formation of a Abschirmoxids 3308 in 33C , Subsequently, shielding polysilicon 3311 deposited inside the trenches, as in 33D is shown. Shielding poly 3311 is etched and embedded in the trenches as it is in 33E is shown. Subsequently, shielding oxide 3308 etched as it is in 33F wherein an exposed portion of the shield polysilicon 3311 leaving two hollows at its sides within the trench. A thin layer of gate oxide 3308a is then formed over the top of the substrate, the sidewalls of the trenches, and the hollows within the trenches, as in 33G is shown. This is followed by deposition and insertion of gate poly ( 33H ), p-well implantation and driving ( 33I ) and n + source implantation ( 33J ). The 33K . 33L and 33M show the steps of BPSG deposition, contact etching and strong p + body implantation, followed by metallization. Modifications of this process flow are possible. For example, by reordering some of the process steps, the process steps involving the gate poly 3310 form, before the steps are performed, the shielding poly 3311 form.

Spezifische Prozessrezepturen und -parameter und Abwandlungen davon zum Durchführen von vielen der Schritte in den obigen Prozessabläufen sind allgemein bekannt. Für eine gegebene Anwendung können bestimmte Prozessrezepturen, Chemikalien und Materialtypen fein abgestimmt werden, um die Herstellbarkeit und das Leistungsvermögen der Vorrichtung zu verbessern. Verbesserungen können von dem Ausgangsmaterial aus vorgenommen werden, d.h. dem Substrat, auf dem der epitaktische (Epi) Driftbereich gebildet wird. In den meisten Leistungsanwendungen ist eine Reduktion des Ein-Widerstands RDSon des Transistors erwünscht. Der ideale Ein-Widerstand eines Leistungstransistors ist eine strenge Funktion des kritischen Feldes, welches definiert ist als das maximale elektrische Feld in der Vorrichtung unter Durchbruchbedingungen. Der spezifische Ein-Widerstand des Transistors kann signifikant verringert werden, wenn die Vorrichtung aus einem Material gefertigt wird, das ein kritisches Feld aufweist, das höher ist als das von Silizium, vorausgesetzt, dass eine vernünftige Beweglichkeit aufrechterhalten bleibt. Obgleich viele der Merkmale der Leistungsvorrichtungen, einschließlich die Strukturen und Prozesse, soweit im Kontext eines Siliziumsubstrats beschrieben worden sind, sind andere Ausführungsformen, die anderes Substratmaterial als Silizium verwenden, möglich. Gemäß einer Ausführungsform sind die hierin beschriebenen Leistungsvorrichtungen aus einem Substrat gefertigt, das aus einem Material mit breiter Bandlücke hergestellt ist, welches beispielsweise Siliziumcarbid (SiC), Galliumnitrid (GaN), Galliumarsenid (GaAs), Indiumphosphid (InP), Diamant und dergleichen umfasst. Diese Materialien mit breiter Bandlücke zeigen ein kritisches Feld, das höher ist als das kritische Feld für Silizium, und können eine signifikante Verringerung des Ein-Widerstandes des Transistors zulassen.Specific process formulas and parameters and variations thereof for performing many of the steps in the above processes are well known. For a given application, certain process formulations, chemicals, and types of materials may be fine-tuned to improve the manufacturability and performance of the device. Improvements can be made from the starting material, ie, the substrate on which the epitaxial (epi) drift region is formed. In most power applications , a reduction in the on-resistance R DSon of the transistor is desired. The ideal on-resistance of a power transistor is a strict function of the critical field, which is defined as the maximum electric field in the device under breakdown conditions. The specific on-resistance of the transistor can be significantly reduced if the device is made of a material having a critical field higher than that of silicon, provided that reasonable mobility is maintained. Although many of the features of the power devices, including the structures and processes, have been described in the context of a silicon substrate, other embodiments using substrate material other than silicon are possible. In one embodiment, the power devices described herein are fabricated from a substrate made of wide bandgap material including, for example, silicon carbide (SiC), gallium nitride (GaN), gallium arsenide (GaAs), indium phosphide (InP), diamond, and the like. These wide bandgap materials exhibit a critical field that is higher than the critical field for silicon and can allow a significant reduction in the on-resistance of the transistor.

Ein anderer primärer Beiträger für den Ein-Widerstand eines Transistors ist die Dicke und Dotierungskonzentration des Driftbereichs. Der Driftbereich ist typischerweise durch epitaktisch aufgewachsenes Silizium gebildet. Um RDSon zu verringern, ist es erwünscht, die Dicke des Epi-Driftbereichs zu minimieren. Die Dicke der Epi-Schicht wird teilweise durch die Art des Ausgangssubstrats vorgeschrieben. Beispielsweise ist ein mit rotem Phosphor dotiertes Substrat eine übliche Art von Ausgangssubstratmaterial für diskrete Halbleitervorrichtungen. Eine Eigenschaft von Phosphoratomen ist jedoch, dass sie in Silizium schnell diffundieren. Die Dicke des Epi-Bereichs, der oben auf dem Substrat gebildet wird, wird deshalb derart bestimmt, dass die Diffusion von Phosphoratomen nach oben aus dem darunter liegenden stark dotierten Substrat ausgeglichen wird.Another primary contributor to the on-resistance of a transistor is the thickness and doping concentration of the drift region. The drift region is typically formed by epitaxially grown silicon. In order to reduce R DSon , it is desirable to minimize the thickness of the epi drift region. The thickness of the epi-layer is dictated in part by the nature of the starting substrate. For example, a substrate doped with red phosphorus is a common type of starting substrate material for discrete semiconductor devices. However, one property of phosphorus atoms is that they diffuse rapidly in silicon. The thickness of the epi region formed on top of the substrate is therefore determined so as to balance the diffusion of phosphorous atoms upwardly from the underlying heavily doped substrate.

Um die Dicke der Epi-Schicht zu minimieren, wird gemäß einer Ausführungsform, die in 34 gezeigt ist, eine Epi-Spacer- oder Puffer-(oder Barrieren-)Schicht 3415, die Dotierstoffe mit relativ geringer Diffusionsfähigkeit, wie etwa Arsen, aufweist, über einen phosphorhaltigen Substrat 3414 gebildet. Das kombinierte phosphordotierte Substrat und arsendotierte Pufferschicht stellen die Grundlage für die anschließende Bildung des Epi-Driftbereichs 3406 bereit. Die Arsen-Dotiermittelkonzentration in Schicht 3415 wird durch die Durchbruchspannungs anforderungen der Vorrichtung bestimmt, und die Dicke der arsenhaltigen Epi-Schicht 3415 wird durch das spezifische Wärmebudget bestimmt. Eine regelmäßige Epi 3406 kann dann oben auf der Arsen-Epi abgeschieden werden, wobei die Dicke davon durch die Vorrichtungsanforderungen bestimmt werden würde. Die viel geringere Diffusionsfähigkeit von Arsen erlaubt, dass die Gesamtdicke des Epi-Driftbereichs verringert werden kann, was zu einer Verringerung des Ein-Widerstandes des Transistors führt.In order to minimize the thickness of the epi-layer, according to an embodiment disclosed in U.S. Pat 34 shown, an epi-spacer or buffer (or barrier) layer 3415 , the dopants with relatively lower Diffusibility, such as arsenic, over a phosphorus-containing substrate 3414 educated. The combined phosphorous-doped substrate and arsenic-doped buffer layer provide the basis for the subsequent formation of the epi-drift region 3406 ready. The arsenic dopant concentration in layer 3415 is determined by the breakdown voltage requirements of the device, and the thickness of the arsenic-containing epi-layer 3415 is determined by the specific heat budget. A regular Epi 3406 can then be deposited on top of the arsenic epi, the thickness of which would be determined by the device requirements. The much lower diffusivity of arsenic allows the overall thickness of the epi-drift region to be reduced, resulting in a reduction in the on-resistance of the transistor.

In einer alternativen Ausführungsform wird um der Aufwärtsdiffusion der Dotiermittelspezies aus dem stark dotierten Substrat zu der Epi-Schicht entgegenzuwirken, eine Diffusionssperre zwischen den beiden Schichten angewandt. Gemäß einer in 35 gezeigten beispielhaften Ausführungsform wird eine Sperrschicht 3515, die beispielsweise aus Siliziumcarbid SixC1-x besteht, epitaktisch auf entweder bor- oder phosphorhaltigen Substraten 3514 abgeschieden. Die Epi-Schicht 3506 wird dann oben auf der Sperrschicht 3515 abgeschieden. Die Dicke und Kohlenstoffzusammensetzung kann gemäß dem Wärmebudget der Prozesstechnologie variieren. Alternativ können Kohlenstoffdotiermittel zunächst in das Substrat 3514 implantiert werden, wonach eine Wärmebehandlung die Kohlenstoffatome aktiviert, um eine SixC1-x-Zusammensetzung an der Oberfläche des Substrats 3514 zu bilden.In an alternative embodiment, to counteract the upward diffusion of the dopant species from the heavily doped substrate to the epi-layer, a diffusion barrier is employed between the two layers. According to a in 35 shown exemplary embodiment becomes a barrier layer 3515 silicon carbide Si x C 1-x , epitaxially on either boron or phosphorus substrates 3514 deposited. The epi-layer 3506 then gets on top of the barrier 3515 deposited. The thickness and carbon composition may vary according to the heat budget of the process technology. Alternatively, carbon dopants may first enter the substrate 3514 after which a heat treatment activates the carbon atoms to form a Si x C 1-x composition on the surface of the substrate 3514 to build.

Ein anderer Aspekt von bestimmten Trench-Transistortechnologien, die die Fähigkeit begrenzen, die Dicke der Epi zu verringern, ist der Übergang, der zwischen dem tiefen Body und der Epi-Schicht gebildet ist, welcher manchmal in dem aktiven Bereich und manchmal in dem Terminierungsbereich angewandt wird. Die Bildung dieses tiefen Body-Bereichs umfasst üblicherweise einen Implantationsschritt frühzeitig in dem Prozess. Wegen des großen nachfolgenden Wärmebudgets, das durch die Bildung von Feldoxid und Gate-Oxid erforderlich ist, wird der Übergang an dem tiefen Body- und Driftbereich zu einem größeren Ausmaß verschlechtert. Um einen frühen Durchbruch am Rand des Chips zu vermeiden, wird ein viel dickerer Driftbereich benötigt, der zu einem höheren Ein-Widerstand führt. Die Verwendung einer Diffusionssperrenschicht kann auch an dem tiefen Body-Epi-Übergang angewandt werden, um die erforderliche Epi- Dicke zu minimieren. Gemäß einer in 36 gezeigten beispielhaften Ausführungsform werden Kohlenstoffdotiermittel durch das Fenster des tiefen Bodys und bevor die Implantation des tiefen Bodys ausgeführt wird, implantiert. Der anschließende Wärmeprozess aktiviert die Kohlenstoffatome, um eine Schicht aus einer SixC1-x Verbindung 3615 an der Grenze des Bereichs 3630 des tiefen Bodys zu bilden. Die Siliziumcarbidschicht 3615 dient als Diffusionssperre, die eine Bor-Diffusion verhindert. Der resultierende Übergang des tiefen Bodys ist flacher, was zulässt, dass die Dicke der Epi-Schicht 3606 verringert werden kann. Ein noch anderer Übergang in einen typischen Trench-Transistor, der Nutzen aus einer Diffusionssperre ziehen kann, ist der Wannen-Driftbereich-Übergang. Ein vereinfachtes Beispiel einer Ausführungsform, die eine Sperrschicht anwendet, ist in 37 gezeigt. In dem beispielhaften Prozessablauf für die Struktur von 31M wird eine p-Wanne zwischen den beiden in den 31H und 31L gezeigten Schritten gebildet. Vor dem Implantieren der Wannen-Dotiermittel (p-leitend für diese beispielhafte Ausführungsform mit n-Kanal) wird zunächst Kohlenstoff implantiert. Der anschließende Wärmeprozess aktiviert die Kohlenstoffatome, um eine Schicht 3715 aus SixC1-x an dem p-Wannen-Epi-Übergang zu bilden. Die Schicht 3715 dient als Diffusionssperre, um eine Bor-Diffusion zu verhindern, so dass die Tiefe der p-Wanne 3704 bewahrt werden kann. Dies hilft, die Transistorkanallänge zu verringern, ohne das Potential für Resch-Through zu verhindern. Resch-Through tritt auf, wenn der Rand der fortschreitenden Verarmungsgrenze sich dem Source-Übergang nähert, wenn die Drain-Source-Spannung zunimmt. Indem die Schicht 3715 als Diffusionssperre wirkt, verhindert sie auch Resch-Through.Another aspect of certain trench transistor technologies that limit the ability to reduce the thickness of the epi is the junction formed between the deep body and the epi-layer, which is sometimes applied in the active region and sometimes in the termination region becomes. The formation of this deep body region usually involves an implantation step early in the process. Because of the large subsequent heat budget required by the formation of field oxide and gate oxide, the transition to the deep body and drift region is worsened to a greater extent. To avoid an early breakthrough at the edge of the chip, a much thicker drift region is needed, resulting in a higher on-resistance. The use of a diffusion barrier layer can also be applied to the deep body epi junction to minimize the required epi thickness. According to a in 36 In the exemplary embodiment shown, carbon dopant is implanted through the deep body window and before the deep body implant is performed. The subsequent heat process activates the carbon atoms to form a layer of a Si x C 1-x compound 3615 at the border of the area 3630 of the deep body. The silicon carbide layer 3615 serves as a diffusion barrier that prevents boron diffusion. The resulting transition of the deep body is flatter, which allows the thickness of the epi-layer 3606 can be reduced. Yet another transition into a typical trench transistor that may benefit from a diffusion barrier is the well-drift region junction. A simplified example of an embodiment employing a barrier layer is shown in FIG 37 shown. In the exemplary process flow for the structure of 31M is a p-tub between the two in the 31H and 31L formed steps. Prior to implanting the well dopant (p-type for this exemplary n-channel embodiment), carbon is first implanted. The subsequent heat process activates the carbon atoms to form a layer 3715 from Si x C 1-x at the p-well epi junction. The layer 3715 serves as a diffusion barrier to prevent boron diffusion, giving the depth of the p-well 3704 can be preserved. This helps to reduce the transistor channel length without preventing the potential for Resch-Through. Resch-Through occurs when the edge of the progressive depletion boundary approaches the source junction as the drain-to-source voltage increases. By the layer 3715 As a diffusion barrier, it also prevents Resch-Through.

Wie es oben besprochen wurde, ist ein Verringern der Transistorkanallänge erwünscht, da dies zu einem verringerten Ein-Widerstand führt. In einer anderen Ausführungsform wird die Transistorkanallänge minimiert, indem der Wannenbereich unter Verwendung epitaktisch aufgewachsenen Siliziums gebildet wird. Das heißt anstelle des herkömmlichen Verfahrens des Bildens der Wanne, das eine Implantation in die Drift-Epi-Schicht gefolgt von einem Diffusionsschritt umfasst, wird der Wannenbereich oben auf der Epi-Driftschicht gebildet. Es gibt weitere Vorteile als eine kurze Kanallänge, die durch die Bildung einer Epi-Wanne erhal ten werden können. In Trench-Transistoren mit abgeschirmtem Gate beispielsweise ist der Abstand, mit dem die Gate-Elektrode sich unter dem Boden der Wanne erstreckt, wo sie den Graben trifft (Gate-Drain-Überlappung) entscheidend bei der Bestimmung der Gate-Ladung Qgd. Die Gate-Ladung Qgd beeinflusst direkt die Schaltgeschwindigkeit des Transistors. Es ist deshalb erwünscht, in der Lage zu sein, diesen Abstand genau zu minimieren und zu steuern. Jedoch ist dieser Abstand bei Fertigungsprozessen, bei denen die Wanne implantiert und in das Epi diffundiert wird, wie es beispielsweise in 31I oben gezeigt ist, schwierig zu steuern.As discussed above, decreasing the transistor channel length is desirable because this results in a reduced on-resistance. In another embodiment, the transistor channel length is minimized by forming the well region using epitaxially grown silicon. That is, instead of the conventional method of forming the well, which includes implantation into the drift epi-layer followed by a diffusion step, the well region is formed on top of the epi-drift layer. There are other advantages than a short channel length that can be obtained by forming an epi-well. For example, in shielded gate trench transistors, the distance at which the gate electrode extends below the bottom of the well where it meets the trench (gate-drain overlap) is critical in determining the gate charge Qgd. The gate charge Qgd directly affects the switching speed of the transistor. It is therefore desirable to be able to accurately minimize and control this distance. However, this clearance is in manufacturing processes where the well is implanted and diffused into the epi, such as in FIG 31I shown above, difficult to control.

Um die Gate-Drain-Überlappung an der Ecke der Wanne besser zu steuern, werden verschiedene Verfahren zum Bilden einer Trench-Vorrichtung mit einer selbst ausgerichteten Wanne vorgeschlagen. In einer Ausführungsform ermöglicht ein Prozessablauf, der eine Abscheidung einer Epi-Wanne umfasst, die Selbstausrichtung des Bodens des Body-Übergangs mit dem Boden des Gates. In den 38A–38D ist ein vereinfachter Prozessablauf für ein Beispiel einer Trench-Vorrichtung mit selbst ausgerichteter Epi-Wanne mit vergrabener Elektrode (oder abgeschirmtem Gate) gezeigt. Ein Graben 3802 wird in eine erste Epi-Schicht 3806 geätzt, die oben auf dem Substrat 3814 gebildet ist. Für einen n-Kanal-Transistor bestehen das Substrat 3814 und die erste Epi-Schicht 3806 aus n-leitendem Material.In order to better control the gate-drain overlap at the corner of the well, various methods are proposed for forming a self-aligned well trench device. In one embodiment, a process flow involving deposition of an epi-well enables self-alignment of the bottom of the body junction with the bottom of the gate. In the 38A - 38D a simplified process flow is shown for an example of a buried electrode (or shielded gate) self-aligned epi-well trench device. A ditch 3802 gets into a first epi-layer 3806 etched on top of the substrate 3814 is formed. For an n-channel transistor consist of the substrate 3814 and the first epi-layer 3806 made of n-conductive material.

38A zeigt eine Schicht aus einem Abschirmdielektrikum 3308S, die oben auf der oberen Oberfläche der Epi-Schicht 3806 aufgewachsen ist, einschließlich eines inneren Grabens 3802. Leitfähiges Material 3811, wie etwa Polysilizium, wird dann in den Graben 3802 abgeschieden und unter das Epi-Mesa rückgeätzt, wie es in 38B gezeigt ist. Zusätzliches dielektrisches Material 3809S wird abgeschieden, um das Abschirm-Poly 3811 zu bedecken. Nach dem Rückätzen des Dielektrikums, um das Mesa freizulegen, wird eine zweite Schicht Epi 3804 selektiv oben auf der ersten Epi-Schicht 3806 aufgewachsen, wie es in 38C gezeigt ist. Die Mesas, die durch die Epi-Schicht 3804 gebildet werden, schaffen einen oberen Grabenabschnitt über dem ursprünglichen Graben 3802, wie es gezeigt ist. Diese zweite Epi-Schicht 3804 weist Dotiermittel entgegenge setzter Polarität (z.B. p-leitend) zu der der ersten Epi-Schicht 3806 auf. Die Dotiermittelkonzentration in der zweiten Epi-Schicht 3804 wird auf das gewünschte Niveau für den Transistor-Wannenbereich festgelegt. Nach dem Schritt des selektiven Epi-Aufwachsens (SEG von selective epi growth), der die Schicht 3804 bildet, wird eine Schicht aus einem Gate-Dielektrikum 3808G auf der oberen Oberfläche und entlang der Grabenseitenwände gebildet. Das leitfähige Material (Poly) des Gates wird anschließend abgeschieden, um den verbleibenden Abschnitt des Grabens 3802 zu füllen, und dann planarisiert, wie es in 38D gezeigt ist. Der Prozess fährt oft mit beispielsweise dem in den 31J bis 31M gezeigten Prozessablauf, um die Transistorstruktur fertig zu stellen. 38A shows a layer of a shielding dielectric 3308S at the top of the top surface of the epi-layer 3806 grew up, including an inner trench 3802 , Conductive material 3811 , such as polysilicon, is then in the trench 3802 deposited and etched back under the epi-mesa as it is in 38B is shown. Additional dielectric material 3809S is deposited to the shielding poly 3811 to cover. After the etchback of the dielectric to expose the mesa, a second layer of Epi 3804 selectively on top of the first epi-layer 3806 Grown up, as is in 38C is shown. The mesas that pass through the epi layer 3804 create an upper trench section above the original ditch 3802 as shown. This second epi-layer 3804 has dopant opposite polarity (eg, p-type) to that of the first epi-layer 3806 on. The dopant concentration in the second epi-layer 3804 is set to the desired level for the transistor well region. After the step of selective epi-growing (SEG of selective epi growth), the layer 3804 forms, a layer of a gate dielectric 3808G formed on the upper surface and along the trench sidewalls. The conductive material (poly) of the gate is then deposited to leave the remaining portion of the trench 3802 to fill, and then planarized, as is in 38D is shown. The process often goes with, for example, in the 31J to 31M shown process flow to complete the transistor structure.

Wie es in 38D gezeigt ist, führt dieser Prozess zu einem Gate-Poly 3810, das mit der Wannen-Epi 3804 selbst ausgerichtet ist. Um den Boden des Gate-Polys 3810 unter die Epi-Wanne 3804 abzusenken, kann die obere Oberfläche der Zwischen-Poly-Dielektrikumschicht 3809S, wie es in 38C gezeigt ist, geringfügig bis zu der gewünschten Stelle innerhalb des Grabens 3802 geätzt werden. Dieser Prozess sorgt deshalb für eine genaue Steuerung des Abstands zwischen dem Boden der Gate-Elektrode und der Wannenecke. Fachleute stellen fest, dass der SEG-Wannenbildungsprozess nicht auf den Trench-Transistor mit abgeschirmtem Gate begrenzt ist und auf viele andere Trench-Gate-Transistorstrukturen angewandt werden kann, von denen einige hierin beschrieben worden sind. Andere Verfahren zum Bilden von SEG-Mesa-Strukturen sind in den übertragenen U.S. Patenten Nr. 6,391,699 für Madson et al. und 6,373,098 für Brush et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist.As it is in 38D As shown, this process results in a gate poly 3810 Using the Tub Epi 3804 self-aligned. To the bottom of the gate polys 3810 under the epi-tub 3804 lower, the upper surface of the inter-poly dielectric layer 3809S as it is in 38C is slightly up to the desired location within the trench 3802 be etched. This process therefore provides accurate control of the distance between the bottom of the gate and the well corner. Those skilled in the art will note that the SEG well formation process is not limited to the shielded gate trench transistor and can be applied to many other trench gate transistor structures, some of which have been described herein. Other methods for forming SEG mesa structures are disclosed in U.S. Patent Nos. 4,767,774; U.S. Patent No. 6,391,699 for Madson et al. and 6,373,098 for Brush et al. , the disclosure of which is fully incorporated herein by reference.

Ein alternatives Verfahren zum Steuern der Ecke der Wanne zu Selbstausrichtungszwecken beruht nicht auf SEG-Wannenbildung und wendet statt dessen einen Prozess an, der eine Wannenimplantation unter einem Winkel umfasst. Die 39A und 39B veranschaulichen einen beispielhaften Prozessablauf für diese Ausführungsform. Statt des Bildens der Wanne nachdem der Graben mit Gate-Poly gefüllt worden ist, wie es beispielsweise in den 31H und 31I gezeigt worden ist, wird bei dieser Ausführungsform eine erste Wannenimplantation 3905 mit einer gegebenen partiellen Dosis durchgeführt, nachdem ein Abschirm-Poly in einer Dielektrikumschicht 3908 innerhalb des Grabens 3902 eingebettet worden ist und bevor der verbleibende Abschnitt des Grabens gefüllt wird. Eine zweite Wannenimplantation unter einem stumpfen Winkel wird dann durch die Seitenwände des Grabens 3902 durchgeführt, wie es in 39B gezeigt ist. Der Eintreibzyklus wird dann abgeschlossen, um die gewünschte Kontur für die Wannen-Drift-Epi-Grenzfläche an der Grabenecke zu erhalten. Die Implantationsdosis, -energie und die Einzelheiten der Eintreibzyklen werden abhängig von den konstruktiven Anforderungen der Vorrichtung variieren. Diese Technik kann in einer Anzahl von unterschiedlichen Vorrichtungsarten angewandt werden. In einer alternativen Ausführungsform sind die Grabenteilung und die winklige Implantation derart eingestellt, dass, wenn die Winkelimplantationsschicht diffundiert wird, sie mit dem Bereich von einer benachbarten Zelle verschmilzt, um eine kontinuierliche Wanne zu bilden, wodurch die Notwendigkeit für die erste Wannenimplantation beseitigt wird.An alternative method of controlling the corner of the well for self-alignment purposes is not based on SEG well formation and instead employs a process that includes a well implantation at an angle. The 39A and 39B illustrate an example process flow for this embodiment. Instead of forming the tub after the trench has been filled with gate poly, as shown for example in US Pat 31H and 31I has been shown, in this embodiment, a first well implantation 3905 performed at a given partial dose after a shielding poly in a dielectric layer 3908 within the trench 3902 has been embedded and before the remaining portion of the trench is filled. A second well implantation at an obtuse angle is then made through the sidewalls of the trench 3902 performed as it is in 39B is shown. The drive cycle is then completed to obtain the desired contour for the well drift Epi interface at the trench corner. The implantation dose, energy and details of the drive cycles will vary depending on the design requirements of the device. This technique can be applied in a number of different types of devices. In an alternative embodiment, the trench pitch and angular implantation are set such that when the angle implant layer is diffused, it fuses with the area from an adjacent cell to form a continuous well, thereby eliminating the need for the first well implant.

Eine andere Ausführungsform für einen selbst ausgerichtete Epi-Wannen-Prozess zum Bilden einer Trench-Vorrichtung wird in Verbindung mit den 40A bis 40E beschrieben. Wie es oben besprochen wurde, wenden manche Trench-Gate-Transistoren zur Verringerung der Gate-Drain-Kapazität eine Gate-Dielektrikumschicht an, die am Boden des Grabens unter dem Gate-Poly dicker ist als die Dielektrikumschicht entlang der inneren vertikalen Seitenwände. Gemäß der in den 40A bis 40E gezeigten beispielhaften Prozessausführungsform wird zunächst eine Dielektrikumschicht 4008B oben auf einer Epi-Driftschicht 4006 gebildet, wie es in 40A gezeigt ist. Die Dielektrikumschicht 4208B wird mit der gewünschten Dicke für den Boden des Grabens gebildet und anschließend geätzt, wobei Dielektrikumsäulen zurückbleiben, wie es in 40B gezeigt ist, die die gleiche Breite wie der Graben aufweisen, der anschließend gebildet werden wird. Als Nächstes wird in 40C ein selektiver Epi-Aufwachsschritt durchgeführt, um eine zweite Epi-Driftschicht 4006-1 um die Dielektrikumsäulen 4008B herum zu bilden. Die zweite Drift-Epi-Schicht 4006-1 weist den gleichen Leitfähigkeitstyp auf und kann aus dem gleichen Material bestehen wie die erste Epi-Driftschicht 4006. Es ist alternativ möglich, andere Arten von Materialien für die zweite Epi-Driftschicht 4006-1 zu verwenden. In einer beispielhaften Ausführungsform wird die zweite Drift-Epi-Schicht 4006-1 durch einen SEG-Schritt gebildet, wobei mit einer Silizium-Germanium-(SixGe1-x)-Legierung verspannt wird. Die SiGe-Legierung verbessert die Trägerbeweglichkeit und den Akkumulationsbereich in der Nähe des Bodens des Grabens. Dies verbessert die Schaltgeschwindigkeit des Transistors und verringert RDSon. Die Verwendung anderer Zusammensetzungen, wie etwa GaAs oder GaN, ist ebenfalls möglich.Another embodiment for a self-aligned epi-well process for forming a trench device is described in connection with FIGS 40A to 40E described. As discussed above, to reduce gate-to-drain capacitance, some trench-gate transistors employ a gate dielectric layer that is thicker at the bottom of the trench under the gate poly than the dielectric layer along the inner vertical sidewalls. According to the in the 40A to 40E First, a dielectric layer is shown in the example process embodiment shown 4008B on top of an epi-drift layer 4006 formed as it is in 40A is shown. The dielectric layer 4208B is formed with the desired thickness for the bottom of the trench and then etched, leaving dielectric columns as shown in FIG 40B shown having the same width as the trench, which will be formed subsequently. Next will be in 40C a selective epi-growth step is performed to form a second epi-drift layer 4006-1 around the dielectric columns 4008B to form around. The second drift epi layer 4006-1 has the same conductivity type and can be made of the same material as the first epi-drift layer 4006 , It is alternatively possible to use other types of materials for the second epi-drift layer 4006-1 to use. In an exemplary embodiment, the second drift epi-layer becomes 4006-1 formed by a SEG step, being strained with a silicon germanium (Si x Ge 1-x ) alloy. The SiGe alloy improves carrier mobility and accumulation area near the bottom of the trench. This improves the switching speed of the transistor and reduces R DSon . The use of other compositions, such as GaAs or GaN, is also possible.

Eine Epi-Wannen-Deckschicht 4004 wird daraufhin auf der oberen Oberfläche gebildet und dann geätzt, um Gräben 4002 zu bilden, wie es in den 40D bzw. 40E gezeigt ist. Dem folgt eine Gate-Oxidbildung und Gate-Poly-Abscheidung (nicht gezeigt). Die resultierende Struktur ist ein Trench-Gate mit einer selbst ausgerichteten Epi-Wanne. Herkömmliche Prozesstechniken können dazu verwendet werden, die übrigen Verarbeitungsschritte abzuschließen. Fachleute stellen fest, dass Abwandlungen möglich sind. Beispielsweise kann statt des Bildens einer Epi-Wannen-Deckschicht 4004 und dem anschließenden Ätzen der Gräben 4002 die Epi-Wanne 4002 selektiv nur oben auf der zweiten Drift-Epi-Schicht 4006-1 aufgewachsen werden, wobei die Gräben 4002 gebildet werden, wenn sie wächst.An epi-tub topcoat 4004 is then formed on the top surface and then etched to trenches 4002 to form as it is in the 40D respectively. 40E is shown. This is followed by gate oxide formation and gate poly deposition (not shown). The resulting structure is a trench gate with a self-aligned epi-well. Conventional process techniques can be used to complete the remaining processing steps. Experts note that modifications are possible. For example, instead of forming an epi-well overcoat 4004 and the subsequent etching of the trenches 4002 the epi-tub 4002 selectively only on top of the second drift epi layer 4006-1 to be raised, with the trenches 4002 be formed when it grows.

Die oben beschriebenen verschiedenen Prozesstechniken verbessern das Leistungsvermögen der Vorrichtung, indem sie sich auf die Bildung des Wannenbereichs fokussieren, um die Kanallänge und RDSon zu verringern. Ähnliche Verbesserungen können erzielt werden, indem andere Aspekte des Prozessablaufs verbessert werden. Beispielsweise kann der Vorrichtungswiderstand weiter verringert werden, indem die Substratdicke verringert wird. Üblicherweise wird deshalb ein Waferausdünnungsprozess durchgeführt, um die Dicke des Substrats zu verringern. Eine Waferausdünnung wird typischerweise durch mechanische Schleif- und Klebebandprozesse durchgeführt. Die Schleif- und Klebebandprozesse bringen mechanische Kräfte auf den Wafer auf, die eine Beschädigung der Waferoberfläche bewirken, was zu Fertigungsproblemen führt.The various process techniques described above improve the performance of the device by focusing on the formation of the well region to reduce the channel length and R DSon . Similar improvements can be achieved by improving other aspects of the process flow. For example, the device resistance can be further reduced by reducing the substrate thickness. Usually, therefore, a wafer thinning process is performed to reduce the thickness of the substrate. Wafer thinning is typically performed by mechanical grinding and tape processes. The grinding and tape processes place mechanical forces on the wafer that cause damage to the wafer surface, resulting in manufacturing problems.

In einer nachstehend beschriebenen Ausführungsform verringert ein verbesserter Waferausdünnungsprozess den Substratwiderstand signifikant. In den 40R, 40S, 40T und 40U ist ein Verfahren zum Verringern der Dicke des Substrats veranschaulicht. Nach dem Fertigstellen der Fertigung der gewünschten Schaltung auf einem Wafer wird die Oberseite des Wafers, auf der die Schaltung gefertigt ist, temporär mit einem Träger verbunden. 40R zeigt einen fertigen Wafer 4001, der mit einem Träger 4005 durch ein Verbindungsmaterial 4003 verbunden ist. Die Rückseite des fertigen Wafers wird anschließend auf die gewünschte Dicke unter Verwendung eines Prozesses, wie etwa Schleifen, chemisches Ätzen oder dergleichen, poliert. 40S zeigt den gleichen Sandwich wie 40R, wobei der fertige Wafer 4001 ausgedünnt worden ist. Nach dem Polieren der Rückseite des Wafers 4001 wird die Rückseite des Wafers mit einem Wafer 4009 mit niedrigem Widerstand (z.B. Metall) verbunden, wie es in 40T gezeigt ist. Dies könnte unter Verwendung herkömmlicher Verfahren bewerkstelligt werden, beispielsweise unter Verwendung einer dünnen Beschichtung aus Lot 4007, um den Metallwafer 4009 mit dem ausgedünnten fertigen Wafer 4001 unter Temperatur und Druck zu verbinden. Der Träger 4005 wird dann entfernt und die obere Oberfläche des ausgedünnten fertig gestellten Wafers 4001 wird vor einer weiteren Verarbeitung gereinigt. Das stark leitende Metallsubstrat 4009 erleichtert die Wärmedissipation, die Verringerung des Widerstandes und stellt eine mechanische Festigkeit für den ausgedünnten Wafer bereit.In an embodiment described below, an improved wafer thinning process significantly reduces substrate resistance. In the 40R . 40S . 40T and 40U For example, a method of reducing the thickness of the substrate is illustrated. After completing the fabrication of the desired circuit on a wafer, the top of the wafer on which the circuit is fabricated is temporarily connected to a carrier. 40R shows a finished wafer 4001 that with a carrier 4005 through a connecting material 4003 connected is. The back side of the finished wafer is then polished to the desired thickness using a process such as grinding, chemical etching or the like. 40S shows the same sandwich as 40R where the finished wafer 4001 has been thinned out. After polishing the backside of the wafer 4001 becomes the backside of the wafer with a wafer 4009 connected with low resistance (eg metal), as it is in 40T is shown. This could be accomplished using conventional techniques, for example, using a thin coating of solder 4007 to the metal wafer 4009 with the thinned finished wafer 4001 to connect under temperature and pressure. The carrier 4005 is then removed and the top surface of the thinned finished wafer 4001 is cleaned before further processing. The highly conductive metal substrate 4009 facilitates heat dissipation, reduction of resistance, and provides mechanical strength to the thinned wafer.

Eine alternative Ausführungsform erzielt ausgedünnte Wafer ohne die Nachteile der herkömmlichen mechanischen Prozesse, indem der abschließende Ausdünnungsschritt unter Verwendung eines chemischen Prozesses durchgeführt wird. Gemäß dieser Ausführungsform werden aktive Vorrichtungen in Siliziumschichten eines Silizium-auf-dickem-Glas-Substrats (SOTG von silicon-on-thick-glass Substrats) gebildet. An der Schleifstufe kann der Wafer durch chemisches Wegätzen von Glas an der Rückseite des SOTG-Substrats ausgedünnt werden. 41 veranschaulicht einen beispielhaften Prozessablauf dieser Ausführungsform. Ausgehend von einem Siliziumsubstrat wird zunächst bei Schritt 4110 ein Dotiermittel, wie etwa z.B. He oder H2, in das Siliziumsubstrat implantiert. Als Nächstes wird bei 4112 das Siliziumsubstrat mit einem Glassubstrat verbunden. Es können unterschiedliche Verbindungsprozesse verwendet werden. In einem Beispiel werden ein Siliziumwafer und ein Glaswafer als Sandwich angeordnet und auf ungefähr beispielsweise 400C erwärmt, um die beiden Substrate zu verbinden. Das Glas kann z.B. Siliziumdioxid und dergleichen sein und eine Dicke von beispielsweise ungefähr 600 μm aufweisen. Dem folgt ein optionales Trennen des Siliziumsubstrats bei 4114 und Bilden des SOTG-Substrats. Um das Substrat vor Spannung während der Handhabung und nachfolgenden Verarbeitung zu schützen, kann der Prozess wiederholt werden, um die SOTG-Schicht auf der anderen Seite des Substrats zu bilden (Schritt 4116). Als Nächstes wird eine Epi-Schicht auf der Siliziumoberfläche des Substrats abgeschieden (Schritt 4118). Dies kann auf der Rückseite zusätzlich zu der Vorderseite durchgeführt werden. Das Dotierungsniveau der rückseitigen Epi ist vorzugsweise ähnlich wie das des rückseitigen Siliziums, während die vorderseitige Epi, wie es durch die Vorrichtung verlangt wird, dotiert wird. Das Substrat wird anschließend den verschiedenen Schritten in dem Fertigungsprozess zum Bilden der aktiven Vorrichtung auf den vorderseitigen Siliziumschichten unterzogen.An alternative embodiment achieves thinned wafers without the disadvantages of conventional mechanical processes by performing the final thinning step using a chemical process. According to this embodiment, active devices are formed in silicon layers of a silicon-on-thick-glass substrate (SOTG of silicon-on-thick-glass substrate). At the grinding step, the wafer can be thinned by chemically etching away glass at the back of the SOTG substrate. 41 illustrates an example process flow of this embodiment. Starting from a silicon substrate is first at step 4110 a dopant such as He or H 2 is implanted in the silicon substrate. It will be added next 4112 the silicon substrate is connected to a glass substrate. Different connection processes can be used. In one example, a silicon wafer and a glass wafer are sandwiched and for example 400C heated to connect the two substrates. The glass may be, for example, silicon dioxide and the like, and may have a thickness of, for example, about 600 μm. This is followed by optional separation of the silicon substrate 4114 and forming the SOTG substrate. To protect the substrate from stress during handling and subsequent processing, the process may be repeated to form the SOTG layer on the other side of the substrate (step 4116 ). Next, an epi-layer is deposited on the silicon surface of the substrate (step 4118 ). This can be done on the back in addition to the front. The doping level of the backside Epi is preferably similar to that of the backside silicon while the frontside Epi is doped as required by the device. The substrate is then subjected to the various steps in the manufacturing process to form the active device on the front-side silicon layers.

In einer Ausführungsform kann das rückseitige Substrat zur weiteren Verbesserung der Substratfestigkeit, um Spannung standzuhalten, die durch frontseitige Verarbeitungsschritte eingeleitet wird, strukturiert werden, um sich einer inversen Struktur des vorderseitigen Chip-Rahmens anzunähern. Auf diese Weise wird das Glassubstrat zu einem Gitter geätzt, um zu helfen, dass das dünne Substrat die Spannung in dem Wafer aushält. Beim Schleifen wird zunächst die Siliziumschicht von der Rückseite durch einen herkömmlichen Schleifprozess entfernt (Schritt 4120). Dem folgt ein anderer Schleifschritt 4122, der einen Abschnitt (z.B. die Hälfte) des Glases entfernt. Der übrige Abschnitt des Glases wird dann durch einen chemischen Ätzprozess unter Verwendung von z.B. Flusssäure entfernt. Das Ätzen des rückseitigen Glases kann ohne das Risiko eines Angreifens, oder ohne eine mechanische Beschädigung der aktiven Siliziumschichten zu bewirken, durchgeführt werden. Dies beseitigt die Notwendigkeit des Beklebens des Wafers, was die Notwendigkeit für eine Anlage zum Aufbringen von Klebeband und zum Entfernen von Klebeband und die Prozessrisiken, die zu jedem dieser Vorgänge gehören, beseitigt. Dementsprechend erlaubt dieser Prozess ein weiteres Minimieren der Substratdicke, um das Leistungsvermögen der Vorrichtung zu verbessern. Es ist zu verstehen, dass viele Abwandlungen dieses verbesserten Waferausdünnungsprozesses möglich sind. Beispielsweise kann der Ausdünnungsschritt abhängig von der gewünschten Dicke für das abschließende Substrat ein Schleifen umfassen oder nicht, und chemisches Ätzen kann ausreichend sein. Der verbesserte Waferausdünnungsprozess ist auch nicht auf die Verarbeitung von diskreten Vorrichtungen beschränkt und kann bei der Verarbeitung anderer Arten von Vorrichtungen benutzt werden. Andere Waferausdünnungsprozesse sind in dem übertragenen U.S. Patent Nr. 6,500,764 für Pritchett beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist.In one embodiment, to further resist substrate strength to withstand stress induced by front processing steps, the backside substrate may be patterned to approximate an inverse structure of the front chip frame. In this way, the glass substrate is etched into a grid to help the thin substrate withstand the stress in the wafer. During grinding, the silicon layer is first removed from the backside by a conventional grinding process (step 4120 ). This is followed by another grinding step 4122 which removes a portion (eg half) of the glass. The remainder of the glass is then removed by a chemical etching process using, for example, hydrofluoric acid. The etching of the backside glass can be performed without the risk of attack or without causing mechanical damage to the active silicon layers. This eliminates the need to bond the wafer, eliminating the need for a tape application and tape removal facility and the process risks associated with each of these operations. Accordingly, this process allows further minimization of substrate thickness to improve the performance of the device. It should be understood that many variations of this improved wafer thinning process are possible. For example, depending on the desired thickness for the final substrate, the thinning step may or may not involve sanding, and chemical etching may be sufficient. The improved wafer thinning process is also not limited to the processing of discrete devices and can be used in the processing of other types of devices. Other wafer thinning processes are in the transferred U.S. Patent No. 6,500,764 for Pritchett, the disclosure of which is incorporated herein by reference in its entirety.

Es gibt eine Anzahl von anderen konstruktiven und verarbeitungstechnischen Aspekten des Leistungstransistors und anderer Leistungsvorrichtungen, die deren Leistungsvermögen signifikant beeinflussen können. Die Form des Grabens ist ein Beispiel. Um die potentiell beschädigenden elektrischen Felder zu verringern, die dazu neigen, sich um die Ecken des Grabens herum zu konzentrieren, ist es erwünscht, scharfe Ecken zu vermeiden und statt dessen Gräben zu bilden, die gerundete Ecken aufzuweisen. Um die Zuverlässigkeit zu verbessern, ist es auch erwünscht, Grabenseitenwände mit glatten Oberflächen zu besitzen. Die unterschiedlichen Ätzchemikalien bieten einen Ausgleich zwischen mehreren Antworten, wie etwa: Siliziumätzrate, Selektivität gegenüber der Ätzmaske, Ätzprofil (Seitenwandwinkel), Rundung der oberen Ecke, Seitenwandrauheit und Rundung des Grabenbodens. Eine Chemikalie mit Fluor, beispielsweise SF6, liefert eine hohe Siliziumätzrate (größer als 1,5 μm/min), gerundete Grabengründe und ein gerades Profil. Der Nachteil der Fluorchemikalie sind raue Seitenwände und Schwierigkeiten mit der Steuerung der Oberseite des Grabens (kann wieder eintretend sein). Eine Chlorchemikalie, beispielsweise Cl2, liefert glattere Seitenwände und eine bessere Steuerung des Ätzprofils und der Oberseite des Grabens. Der Ausgleich mit der Chlorchemikalie betrifft eine niedrigere Siliziumätzrate (kleiner als 1,0 μm/min) und ein geringeres Runden des Grabenbodens.There are a number of other design and processing aspects of the power transistor and other power devices that can significantly affect their performance. The shape of the trench is an example. In order to reduce the potentially damaging electrical fields which tend to concentrate around the corners of the trench, it is desirable to avoid sharp corners and instead form trenches having rounded corners. To improve reliability, it is also desirable to have trench sidewalls with smooth surfaces. The different etch chemistries provide a balance between multiple responses, such as: silicon etch rate, selectivity to the etch mask, etch profile (sidewall angle), top corner rounding, sidewall roughness, and trench bottom curve. A chemical with fluorine, such as SF6, provides a high silicon etch rate (greater than 1.5 μm / min), rounded trench bottoms, and a straight profile. The drawback of the fluorochemical are rough sidewalls and difficulty controlling the top of the trench (may be reentrant). A chlorochemical, such as Cl 2 , provides smoother sidewalls and better control of the etch profile and top of the trench. The balance with the chlorochemical concerns a lower silicon etch rate (less than 1.0 μm / min) and less rounding of the trench bottom.

Zusätzliche Gase können jeder Chemikalienzusammensetzung hinzugefügt werden, um beim Passivieren der Seitenwand während des Ätzens zu helfen. Eine Seitenwandpassivierung wird dazu verwendet, seitliches Ätzen zu minimieren, während auf die gewünschte Grabentiefe geätzt wird. Zusätzliche Verarbeitungsschritte können verwendet werden, um die Grabenseitenwände zu glätten und eine Rundung der oberen Ecke und des Bodens des Grabens zu erzielen. Die Oberflächenqualität der Grabenseitenwände ist wichtig, da sie die Qualität einer Oxidschicht, die auf der Grabenseitenwand aufgewachsen werden kann, beeinflusst. Ungeachtet der verwendeten Chemikalie wird typischerweise ein Durchbruchschritt vor dem Hauptätzschritt verwendet. Der Zweck des Durchbruchschrittes ist es, jegliches natives Oxid auf der Oberfläche des Siliziums zu entfernen, das das Ätzen des Siliziums währen des Hauptätzschritts maskieren kann. Typische Durchbruchätzchemikalien umfassen CF4 oder Cl2.Additional gases may be added to each chemical composition to aid in passivating the sidewall during etching. Sidewall passivation is used to minimize lateral etching while etching to the desired trench depth. Additional processing steps may be used to smooth the trench sidewalls and to round off the top corner and bottom of the trench. The surface quality of the trench sidewalls is important because it affects the quality of an oxide layer that can be grown on the trench sidewall. Regardless of the chemical used, a breakthrough step is typically used prior to the main etch step. The purpose of the breakthrough step is to remove any native oxide on the surface of the silicon that can mask the etching of the silicon during the main etch step. Typical breakthrough etch chemicals include CF 4 or Cl 2 .

Eine Ausführungsform für einen verbesserten Ätzprozess, die in 42A gezeigt ist, wendet ein Hauptsiliziumgrabenätzen auf Chlorbasis gefolgt von einem Ätzschritt auf Fluorbasis an. Ein Beispiel dieses Prozesses wendet einen Cl2/HBr-Hauptätzschritt gefolgt von einem SF6-Ätzschritt an. Der Schritt mit Chlorierung wird dazu verwendet, den Hauptgraben zu einem Abschnitt mit der gewünschten Tiefe zu ätzen. Dies definiert das Grabenprofil mit einem gewissen Grad an Schräge und mit glatten Seitenwänden. Der nachfolgende Schritt mit Fluorierung wird dazu verwendet, den Rest der Grabentiefe zu ätzen, den Grabenboden zu runden und eine weitere Glättung jeglicher freier Siliziumbindungen an der Grabenseitenwand bereitzustellen. Der Ätzschritt mit Fluorierung wird vorzugsweise mit einem relativ niedrigen Fluorfluss, niedrigem Druck und niedriger Leistung durchgeführt, um das Glätten und die Rundung zu steuern. Aufgrund des Unterschiedes der Ätzraten zwischen den beiden Ätzchemikalien können die Zeiten zwischen den beiden Schritten ausgeglichen werden, um einen zuverlässigeren und herstellbareren Prozess mit einer annehmbaren Gesamtätzzeit zu erzielen, während das gewünschte Grabenprofil, die gewünschte Seitenwandrauheit und die gewünschte Grabenbodenrundung aufrechterhalten werden.An embodiment for an improved etching process, which in 42A shows a chlorine-based main silicon trench etching followed by a fluorine-based etching step. An example This process uses a Cl 2 / HBr main etch step followed by an SF 6 etch step. The chlorination step is used to etch the main trench to a section of the desired depth. This defines the trench profile with some degree of slope and smooth sidewalls. The subsequent fluorination step is used to etch the remainder of the trench depth, round the trench bottom, and provide further smoothing of any free silicon bonds on the trench sidewall. The fluorination etching step is preferably performed with a relatively low flux of fluorine, low pressure, and low power to control smoothing and rounding. Due to the difference in etch rates between the two etch chemicals, the times between the two steps can be balanced to achieve a more reliable and manufacturable process with an acceptable overall etch time while maintaining the desired trench profile, side wall roughness, and trench bottom radius.

In einer anderen in 42B gezeigten Ausführungsform umfasst ein verbessertes Verfahren zum Siliziumätzen einen Hauptätzschritt auf Fluorbasis, gefolgt von einem zweiten Ätzschritt auf Chlorbasis. Ein Beispiel dieses Prozesses verwendet ein SF6/O2-Hauptätzen gefolgt von einem Cl2-Schritt. Der Schritt mit Fluor wird dazu verwendet, den Hauptgraben für den Großteil der Tiefe zu ätzen. Dieser Schritt erzeugt einen Graben mit einer geraden Seitenwand und mit einem gerundeten Grabenboden. Wahlweise könnte Sauerstoff diesem Schritt hinzugefügt werden, um eine Seitenwandpassivierung zu schaffen und um zu helfen, eine gerade Seitenwand aufrechtzuerhalten, indem laterales Ätzen verringert wird. Ein nachfolgender Schritt mit Chlor rundet die oberen Ecken des Grabens und verringert die Rauheit der Seitenwand. Die hohe Siliziumätzrate des Schrittes mit Fluor erhöht die Herstellbarkeit des Prozesses, indem der Durchsatz des Ätzsystems erhöht wird.In another in 42B In an embodiment shown, an improved method of silicon etching comprises a fluorine-based main etch step followed by a second chlorine-based etch step. An example of this process uses a SF 6 / O 2 master batch followed by a Cl 2 step. The step with fluorine is used to etch the main trench for the majority of the depth. This step creates a trench with a straight sidewall and a rounded trench bottom. Optionally, oxygen could be added to this step to provide sidewall passivation and to help maintain a straight sidewall by reducing lateral etching. A subsequent step with chlorine completes the upper corners of the trench and reduces the roughness of the sidewall. The high silicon etching rate of the step with fluorine increases the manufacturability of the process by increasing the throughput of the etching system.

In einer nochmals anderen in 42C gezeigten Ausführungsform wird ein verbesserter Siliziumätzprozess erhalten, indem einer Chemikalie auf Fluorbasis Argon hinzugefügt wird. Ein Beispiel einer chemischen Zusammensetzung, die für den Hauptätzschritt gemäß dieser Ausführungsform verwendet wird, ist SF6/O2-Ar. Das Hinzufügen von Argon zu diesem Ätzschritt erhöht die Ionenbombardierung und macht deshalb des Ätzen physikalischer. Dies hilft bei der Steuerung der Oberseite des Grabens und beseitigt die Tendenz, dass die Oberseite des Grabens wieder eintretend wird. Das Hinzufügen von Argon kann auch das Runden des Grabenbodens erhöhen. Ein zusätzlicher Ätzprozess kann für die Seitenwandglättung notwendig sein.In yet another in 42C In the embodiment shown, an improved silicon etching process is obtained by adding argon to a fluorine-based chemical. An example of a chemical composition used for the main etching step according to this embodiment is SF 6 / O 2 -Ar. The addition of argon to this etching step increases ion bombardment and therefore makes the etching more physical. This helps to control the top of the trench and eliminates the tendency for the top of the trench to reenter. The addition of argon may also increase the rounding of the trench bottom. An additional etching process may be necessary for sidewall smoothing.

Eine alternative Ausführungsform für einen verbesserten Siliziumätzprozess verwendet eine Chemikalie auf Fluorbasis, wobei vom Start des Hauptätzschritts ab Sauerstoff weggenommen wird, wie es in 42D gezeigt ist. Ein Beispiel dieses Prozesses verwendet einen SF6-Schritt gefolgt von einem SF6/O2-Schritt. In der ersten Phase des Ätzens gibt es einen Mangel an Seitenwandpassivierung aufgrund des Fehlens von O2. Dies führt zu einer Zunahme des Betrags an lateralem Ätzen an der Oberseite des Grabens. Dann fährt der zweite Ätzschritt, SF6/O2 fort, den Rest der Grabentiefe mit einem geraden Profil und einem ge rundeten Grabenboden zu ätzen. Dies führt zu einer Grabenstruktur, die an der Oberseite breiter ist, was manchmal als ein T-Graben bezeichnet wird. Beispiele von Vorrichtungen, die eine T-Grabenstruktur verwenden, sind ausführlich in der übertragenen U.S. Patentanmeldung 10/442,670 (Aktenzeichen des Anwalts 18865-131/17732-66850) mit dem Titel "Structure and Method for Forming a Trench MOSFET Having Self-Aligned Features" von Robert Herrick, beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist. Die Zeitdauern für die beiden Hauptätzschritte können derart eingestellt werden, dass die gewünschte Tiefe für jeden Abschnitt des T-Grabens (oberer T-Abschnitt, unterer gerader Seitenwandabschnitt) erzielt wird. Eine zusätzliche Verarbeitung könnte verwendet werden, um die obere Ecke des T-Grabens abzurunden und die Grabenseitenwände zu glätten. Diese zusätzlichen Verarbeitungsschritte könnten beispielsweise umfassen: (1) einen Schritt auf Fluorbasis am Ende der Grabenätzrezeptur, oder (2) ein separates Ätzen auf Fluorbasis bei einem separaten Ätzsystem oder (3) ein Opferoxid oder irgendeine andere Kombination. Ein Schritt einer chemischen mechanischen Planarisierung (CMP von chemical mechanical planarization) könnte verwendet werden, um den oberen wiedereintretenden Abschnitt des Grabenprofils zu entfernen. Ein H2-Ausheilen könnte dazu verwendet werden, beim Runden zu helfen und ein Grabenprofil mit einer günstigeren Steigung herzustellen.An alternative embodiment for an improved silicon etch process uses a fluorine-based chemical wherein oxygen is removed from the start of the main etch step, as in US Pat 42D is shown. An example of this process uses an SF 6 step followed by an SF 6 / O 2 step. In the first phase of etching, there is a lack of sidewall passivation due to the lack of O 2 . This results in an increase in the amount of lateral etching at the top of the trench. Then, the second etching step, SF 6 / O 2 , continues to etch the remainder of the trench depth with a straight profile and a rounded trench bottom. This results in a trench structure that is wider at the top, which is sometimes referred to as a T-trench. Examples of devices using a T-trench structure are described in detail in U.S. Patent Nos. 4,194,954 US Patent Application 10 / 442,670 (Attorney Docket No. 18865-131 / 17732-66850) entitled "Structure and Method for Forming a Trench MOSFET Having Self-Aligned Features" by Robert Herrick, the disclosure of which is fully incorporated herein by reference. The durations for the two main etch steps may be adjusted to achieve the desired depth for each section of the T-trench (upper T-section, lower straight sidewall section). Additional processing could be used to round off the top corner of the T-trench and smooth the trench sidewalls. These additional processing steps could include, for example: (1) a fluorine based step at the end of the trench etch recipe, or (2) a separate fluorine based etch in a separate etch system, or (3) a sacrificial oxide or some other combination. A step of chemical mechanical planarization (CMP) could be used to remove the upper reentrant portion of the trench profile. H 2 annealing could be used to help with rounding and to create a trench profile with a more favorable pitch.

Für Hochspannungsanwendungen, bei denen die Gräben die Tendenz haben, tiefer zu sein, gibt es zusätzliche Erwägungen. Beispielsweise aufgrund der tieferen Gräben ist die Siliziumätzrate wichtig, um einen herstellbareren Prozess zu erzeugen. Die Ätzchemikalie für diese Anwendung ist typischerweise eine fluorierte Chemikalie, da die chlorierte Ätzchemikalie zu langsam ist. Auch ist ein Grabenprofil von gerade nach schräg mit glatten Seitenwänden erwünscht. Aufgrund der Tiefe des Grabens muss der Ätzprozess eine ausgezeichnete Selektivität gegenüber der Maskierungsschicht aufweisen. Wenn die Selektivität schlecht ist, dann ist eine dickere Maskenschicht erforderlich, was das Gesamtaspektverhältnis des Merkmals erhöht. Eine Seitenwandpassivierung ist ebenfalls sehr kritisch; ein feines Gleichgewicht muss erzielt werden. Zu viel Seitenwandpassivierung wird bewirken, dass der Boden des Grabens bis zu dem Punkt eng wird, an dem er sich verschließt, zu wenig Seitenwandpassivierung wird zu einer Erhöhung des lateralen Ätzens führen.For high voltage applications, where the trenches tend to be deeper, there are additional considerations. For example, because of the deeper trenches, the silicon etch rate is important to produce a more manufacturable process. The etch chemistry for this application is typically a fluorinated chemical because the chlorinated etch chemical is too slow. Also, a trench profile from straight to oblique with smooth sidewalls is desired. Due to the depth of the trench, the etching process must have excellent selectivity to the masking layer. If the selectivity is poor, then a thicker mask layer is required, which increases the overall aspect ratio of the feature. Sidewall passivation is also very critical; a fei A balance must be achieved. Too much sidewall passivation will cause the bottom of the trench to become narrow to the point where it closes, too little sidewall passivation will result in an increase in lateral etching.

In einer Ausführungsform wird ein tiefer Grabenätzprozess bereitgestellt, der all diese Anforderungen optimal ins Gleichgewicht bringt. Gemäß dieser Ausführungsform, die in 42E gezeigt ist, umfasst der Ätzprozess eine Chemikalie auf Fluorbasis mit an- oder absteigendem O2, an- oder absteigender Leistung und/oder an- oder absteigendem Druck. Eine beispielhafte Ausführungsform verwendet einen SF6/O2-Ätzschritt auf eine Weise, die ein Ätzprofil und eine Siliziumätzrate während des gesamten Ätzens aufrechterhält. Durch Erhöhen des O2 kann das Ausmaß an Seitenwandpassivierung während des gesamten Ätzens gesteuert werden, um ein erhöhtes seitliches Ätzen (im Fall von zu wenig Passivierung) zu vermeiden, oder ein Einquetschen des Bodens des Grabens (im Fall von zu viel Passivierung) zu vermeiden. Beispiele der Verwendung eines Ätzens auf Fluorbasis mit an- oder absteigenden Oxidgasströmungen sind ausführlich in dem übertragenen U.S. Patent Nr. 6,680,232 mit dem Titel "Integrated Circuit Trench Etch with Incremental Oxygen Flow" von Grebs et al. beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist. Das Erhöhen der Leistung und des Drucks wird beim Steuern der Ionenflussdichte und beim Aufrechterhalten der Siliziumätzrate helfen. Wenn die Siliziumätzrate während des Ätzens signifikant abnimmt, wenn der Graben tiefer geätzt wird, wird die Gesamtätzzeit zunehmen. Dies wird zu einem geringeren Waferdurchsatz für den Prozess auf der Ätzanlage führen. Auch kann ein Erhöhen des O2 beim Steuern der Selektivität gegenüber dem Maskierungsmaterial helfen. Ein beispielhafter Prozess gemäß dieser Ausführungsform für Gräben, die tiefer sind als z.B. 10 μm, kann eine O2-Strömungsrate von 3 bis 5 sccm pro Minute bei einem Leistungspegel von 10–20 Watt pro Minute und einem Druckpegel von 2–3 mT pro Minute aufweisen.In one embodiment, a deep trench etch process is provided that optimally balances all of these requirements. According to this embodiment, the in 42E As shown, the etching process comprises a fluorine-based chemical with increasing or decreasing O 2 , increasing or decreasing power, and / or increasing or decreasing pressure. An exemplary embodiment uses an SF 6 / O 2 etch step in a manner that maintains an etch profile and a silicon etch rate throughout the etch. By increasing the O 2 , the amount of sidewall passivation throughout the etch can be controlled to avoid increased lateral etching (in the case of under-passivation) or to avoid pinching the bottom of the trench (in the case of too much passivation) , Examples of using a fluorine-based etch with rising or falling oxide gas flows are described in detail in U.S. Pat U.S. Patent No. 6,680,232 entitled "Integrated Circuit Trench Etch with Incremental Oxygen Flow" by Grebs et al. , the disclosure of which is fully incorporated herein by reference. Increasing the power and pressure will help control the ion flux density and maintain the silicon etch rate. If the silicon etch rate during etching decreases significantly as the trench is etched deeper, the overall etch time will increase. This will result in lower wafer throughput for the process on the etch line. Also, increasing the O 2 can help control selectivity over the masking material. An exemplary process according to this embodiment for trenches deeper than, for example, 10 μm may have an O 2 flow rate of 3 to 5 sccm per minute at a power level of 10-20 watts per minute and a pressure level of 2-3 mT per minute exhibit.

Eine alternative Ausführungsform eines tiefen Grabenätzprozesses verwendet eine aggressivere Chemikalie auf Fluorbasis wie etwa NF3. Da NF3 stärker reagiert als SF6 für Siliziumätzen, könnte eine erhöhte Siliziumätzrate mit einem NF3-Prozess erzielt werden. Es kann sein, dass zusätzliche Gase zur Seitenwandpassivierung und Profilsteuerung hinzugefügt werden müssen.An alternative embodiment of a deep trench etch process uses a more aggressive fluorine based chemical such as NF 3 . Since NF 3 reacts more strongly than SF 6 for silicon etching, an increased silicon etch rate could be achieved with an NF 3 process. It may be necessary to add additional gases for sidewall passivation and profile control.

In einer anderen Ausführungsform folgt einem NF3-Ätzschritt ein SF6/O2-Prozess. Gemäß dieser Ausführungsform wird der NF3-Schritt dazu verwendet, den Großteil der Grabentiefe mit einer hohen Siliziumätzrate zu ätzen. Anschließend wird der SF6/O2-Ätzschritt verwendet, um die vorhandene Grabenseitenwand zu passivieren und den restlichen Abschnitt der Grabentiefe zu ätzen. Bei einer Abwandlung dieser in 42F gezeigten Ausführungsform werden NF3- und SF6/O2-Ätzschritte auf eine abwechselnde Weise durchgeführt. Dies ergibt einen Prozess mit einer höheren Siliziumätzrate als ein gerader SF6/O2-Prozess. Er gleicht zwischen einem Schritt mit schneller Ätzrate (NF3) und einem Schritt aus, der eine Seitenwandpassivierung zur Profilsteuerung erzeugt (SF6/O2). Der Ausgleich der Schritte steuert die Seitenwandrauheit. Es kann auch ein Bedarf bestehen, das O2, die Leistung und den Druck für den SF6/O2-Abschnitt des Ätzens zu erhöhen, um die Siliziumätzrate aufrechtzuerhalten und um genug Seitenwandpassivierung zu erzeugen und somit beim Steuern des Ätzprofils zu helfen. Fachleute werden feststellen, dass die verschiedenen in Verbindung mit den obigen Ausführungsformen beschriebenen Prozessschritte auf unterschiedliche Weisen kombiniert werden können, um die optimale Grabenätzverarbeitung zu erzielen. Es ist zu verstehen, dass diese Grabenätzprozesse für jeden der Gräben in irgendeiner der hierin beschriebenen Leistungsvorrichtungen sowie für jede andere Art von Graben, die in anderen Arten von integrierten Schaltkreisen verwendet wird, angewandt werden können.In another embodiment, an NF 3 etching step is followed by an SF 6 / O 2 process. According to this embodiment, the NF 3 step is used to etch most of the trench depth with a high silicon etch rate. Subsequently, the SF 6 / O 2 etch step is used to passivate the existing trench sidewall and etch the remaining portion of the trench depth. In a modification of this in 42F In the embodiment shown, NF 3 and SF 6 / O 2 etching steps are carried out in an alternating manner. This results in a process with a higher silicon etch rate than a straight SF 6 / O 2 process. It compensates for a step with fast etch rate (NF 3 ) and a step that produces sidewall passivation for profile control (SF 6 / O 2 ). Balancing the steps controls the side wall roughness. There may also be a need to increase the O 2 , power and pressure for the SF 6 / O 2 portion of the etch to maintain the silicon etch rate and to produce enough sidewall passivation to help control the etch profile. Those skilled in the art will recognize that the various process steps described in connection with the above embodiments may be combined in different ways to achieve the optimal trench etching processing. It should be understood that these trench etching processes may be applied to each of the trenches in any of the power devices described herein, as well as any other type of trench used in other types of integrated circuits.

Vor dem Grabenätzprozess wird eine Grabenätzmaske auf der Oberfläche des Siliziums gebildet und strukturiert, um Flächen, die mit einem Graben versehen sind, freizulegen. Wie es in 43A gezeigt ist, ätzt in einer typischen Vorrichtung das Grabenätzen zunächst durch eine Schicht aus Nitrid 4305 und eine andere dünne Schicht aus Pad-Oxid 4303, bevor es das Siliziumsubstrat ätzt. Nachdem der Graben während der Bildung einer Oxidschicht in dem Graben gebildet worden ist, kann Pad-Oxid 4303 auch am Rand des Grabens wachsen, was die darüber liegende Nitridschicht hebt. Dies führt zu einer so genannten "Bird's Beak"-Struktur 4307, da das Pad-Oxid stellenweise nahe des Grabenrandes unter die Nitridschicht 4305 wächst. Der Source-Bereich, der anschließend neben den Grabenrand unter dem Pad-Oxid mit der Bird's-Beak-Struktur gebildet wird, wird in der Nähe des Grabens flacher sein. Dies ist sehr unerwünscht. Um den Bird's-Beak-Effekt zu beseitigen, wird in einer Ausführungsform, die in 43B gezeigt ist, eine Schicht aus nicht oxidierendem Material, wie etwa Polysilizium 4309, als Schicht zwischen Nitridschicht 4305 und Pad-Oxid 4303 angeordnet. Eine Poly-Schicht 4309 verhindert, dass das Pad-Oxid 4303 während der nachfolgenden Grabenoxidbildung weiter oxidiert. In einer anderen Ausführungsform, die in 44A gezeigt ist, wird nach dem Ätzen durch die Nitridschicht 4405 und das Pad-Oxid 4403, das die Grabenöffnung definiert, eine dünne Schicht aus nicht oxidierendem Material 4405-1, wie etwa Nitrid, auf der Oberflächenstruktur gebildet. Die Schutzschicht 4405-1 wird dann von den horizontalen Oberflächen entfernt, wobei Abstandshalter entlang der vertikalen Ränder der Nitrid-Pad-Oxid-Struktur zurückbleiben, wie es in 44B gezeigt ist. Die Nitridabstandshalter schützen das Pad-Oxid 4403 vor weiterer Oxidation während nachfolgender Schritte, wobei der Bird's-Beak-Effekt verringert wird. In einer alternativen Ausführungsform können zur Verringerung des Grades irgendwelcher Bird's-Beak-Bildung beide Ausführungsformen, die in den 43B und 44B gezeigt sind, kombiniert werden. Das heißt eine Schicht aus Polysilizium kann als Schicht zwischen Pad-Oxid und dem darüber liegenden Nitrid zusätzlich zu den Abstandshaltern, die aus den in Verbindung mit den 44A und 44B beschriebenen Prozessen resultieren, angeordnet werden. Andere Abwandlungen sind möglich, die beispielsweise das Hinzufügen einer anderen Schicht (z.B. Oxid) oben auf dem Nitrid umfassen, um bei der Nitridselektivität zu helfen, während Siliziumgräben geätzt werden.Prior to the trench etch process, a trench etch mask is formed on the surface of the silicon and patterned to expose faces that are trenched. As it is in 43A In a typical device, the trench etch first etches through a layer of nitride 4305 and another thin layer of pad oxide 4303 before it etches the silicon substrate. After the trench has been formed during the formation of an oxide layer in the trench, pad oxide 4303 also grow on the edge of the trench, which raises the nitride layer above it. This leads to a so-called "Bird's Beak" structure 4307 because the pad oxide is located in places near the trench edge under the nitride layer 4305 grows. The source region then formed next to the trench edge under the Pad's oxide with the Bird's-Beak structure will be flatter near the trench. This is very undesirable. In order to eliminate the bird's-beak effect, in one embodiment, the in 43B is shown, a layer of non-oxidizing material, such as polysilicon 4309 , as a layer between nitride layer 4305 and pad oxide 4303 arranged. A poly layer 4309 prevents the pad oxide 4303 further oxidized during subsequent trench oxide formation. In another embodiment, in 44A is shown after etching through the nitride layer 4405 and the pad oxide 4403 defining the trench opening, a thin layer of non-oxidizing material 4405-1 , such as nitride, formed on the surface structure. The protective layer 4405-1 is then removed from the horizontal surfaces, Ab stay behind along the vertical edges of the nitride pad oxide structure, as in 44B is shown. The nitride spacers protect the pad oxide 4403 before further oxidation during subsequent steps, reducing the bird's beak effect. In an alternative embodiment, to reduce the level of any Bird's Beak formation, both embodiments disclosed in U.S. Pat 43B and 44B shown are combined. That is, a layer of polysilicon may be used as a layer between pad oxide and the overlying nitride in addition to the spacers made in conjunction with the 44A and 44B resulting processes can be arranged. Other variations are possible, including, for example, adding another layer (eg, oxide) on top of the nitride to aid in nitride selectivity while etching silicon trenches.

Wie es oben in Verbindung mit verschiedenen Transistoren mit abgeschirmten Gate-Strukturen beschrieben wurde, isoliert eine Schicht aus dielektrischem Material die Abschirmelektrode vor der Gate-Elektrode. Diese Zwischenelektroden-Dielektrikumschicht, die manchmal als das Zwischen-Poly-Dielektrikum oder IPD bezeichnet wird, muss auf eine robuste und zuverlässige Weise gebildet werden, so dass sie der Potentialdifferenz standhalten kann, die zwischen der Abschirmelektrode und der Gate-Elektrode vorhanden sein kann. Mit erneutem Bezug auf die 31E, 31F und 31G ist ein vereinfachter Ablauf für die relevanten Verarbeitungsschritte gezeigt. Nach dem Rückätzen des Abschirm-Polys 3111 innerhalb des Grabens (31E) wird die Abschirmdielektrikumschicht 3108 auf das gleiche Niveau wie das Abschirm-Poly 3111 rückgeätzt (31F). Anschließend wird eine Gate-Dielektrikumschicht 3108a auf der oberen Oberfläche des Siliziums gebildet, wie es in 31G gezeigt ist. Bei diesem Schritt wird die IPD-Schicht gebildet. Ein Artefakt dieses Abschirmdielektrikum-Vertiefungsätzens ist die Bildung von flachen Mulden auf der oberen Oberfläche des Abschirmdielektrikums, die auf beiden Seiten der Abschirmelektrode verbleiben. Dies ist in 45A gezeigt. Die resultierende Struktur mit der ungleichmäßigen Topografie kann Anpassungsprobleme hervorrufen, insbesondere mit nachfolgenden Füllschritten. Um derartige Probleme zu beseitigen, werden verschiedene Verfahren zum Bilden des IPD vorgestellt.As described above in connection with various shielded gate transistors, a layer of dielectric material isolates the shield electrode from the gate electrode. This inter-electrode dielectric layer, sometimes referred to as the inter-poly dielectric or IPD, must be formed in a robust and reliable manner so that it can withstand the potential difference that may exist between the shield electrode and the gate electrode. With renewed reference to the 31E . 31F and 31G a simplified procedure for the relevant processing steps is shown. After re-etching the shielding polys 3111 within the trench ( 31E ) becomes the shield dielectric layer 3108 to the same level as the shielding poly 3111 etched back ( 31F ). Subsequently, a gate dielectric layer is formed 3108a formed on the upper surface of the silicon as it is in 31G is shown. In this step, the IPD layer is formed. An artifact of this shield dielectric recess etch is the formation of shallow wells on the top surface of the shield dielectric that remain on both sides of the shield electrode. This is in 45A shown. The resulting structure with the uneven topography can cause adjustment problems, especially with subsequent filling steps. To overcome such problems, various methods of forming the IPD are presented.

Gemäß einer Ausführungsform wird nach dem Abschirmdielektrikum-Vertiefungsätzen eine polykristalline Silizium-(Poly-)Auskleidung 4508P, wie es in 45B gezeigt ist, unter Verwendung von beispielsweise einem Prozess einer chemischen Abscheidung aus der Dampfphase bei niedrigem Druck (LPCVD-Prozess) abgeschieden. Alternativ kann die Poly-Auskleidung 4508P nur über dem Abschirm-Poly und dem Abschirmdielektrikum gebildet und Grabenseitenwände im Wesentlichen frei von Poly belassen werden, indem ein selektiver Aufwachsprozess für Poly oder kollimiertes Sputtern von Poly verwendet wird. Anschließend wird die Poly-Auskleidung 4508P oxidiert, wobei sie in Siliziumdioxid umgewandelt wird. Dies kann durch einen herkömmlichen thermischen Oxidationsprozess durchgeführt werden. In der Ausführungsform, in der kein Poly an den Grabenseitenwänden gebildet wird, bildet dieser Oxidationsprozess auch eine Gate-Dielektrikumschicht 4508G. Ansonsten wird nach dem Ätzen der oxidierten Poly-Schicht von den Seitenwänden des Grabens eine dünne Schicht aus Gate-Dielektrikum 4508G gebildet und der verbleibende Grabenhohlraum wird mit Gate-Elektrode 4510 gefüllt, wie es in 45C gezeigt ist. Ein Vorteil dieses Prozesses ist, dass Poly sich auf eine sehr anpassungsfähige Weise abscheidet. Dies minimiert Leerräume und andere Defekte und schafft eine gleichmäßigere Oberfläche, sobald das Poly oben auf dem Abschirmdielektrikum und der Abschirmelektrode abgeschieden ist. Das Ergebnis ist eine verbesserte IPD-Schicht, die robuster und zuverlässiger ist. Durch Auskleiden der Grabenseitenwände und der benachbarten Siliziumoberflächen mit Polysilizium vor der Oxidation bewirkt der anschließende Oxidationsschritt weniger Mesa-Verbrauch und minimiert eine unerwünschte Erweiterung des Grabens.According to one embodiment, after the shield dielectric recess sets, a polycrystalline silicon (poly) lining becomes 4508P as it is in 45B is deposited using, for example, a low pressure chemical vapor deposition process (LPCVD process). Alternatively, the poly liner 4508P are formed only over the shielding poly and the shielding dielectric and leaving trench sidewalls substantially free of poly using a poly selective poling or collimated poly sputtering process. Subsequently, the poly liner 4508P oxidized, where it is converted to silica. This can be done by a conventional thermal oxidation process. In the embodiment in which no poly is formed on the trench sidewalls, this oxidation process also forms a gate dielectric layer 4508G , Otherwise, after etching the oxidized poly layer from the sidewalls of the trench, a thin layer of gate dielectric will be formed 4508G formed and the remaining trench cavity is with gate electrode 4510 filled as it is in 45C is shown. An advantage of this process is that poly deposits in a very adaptable manner. This minimizes voids and other defects and creates a more uniform surface once the poly is deposited on top of the shield dielectric and the shield electrode. The result is an improved IPD layer that is more robust and reliable. By lining the trench sidewalls and adjacent silicon surfaces with polysilicon prior to oxidation, the subsequent oxidation step causes less mesa consumption and minimizes unwanted trench widening.

In einer alternativen Ausführungsform, von der vereinfachte Querschnittsansichten in den 46A, 46B und 46C gezeigt sind, ist der Hohlraum innerhalb des Grabens, der aus dem Abschirm-Poly-Vertiefungsätzen resultiert, mit einem dielektrischen Füllmaterial 4608F gefüllt, das eine ähnliche Ätzrate wie die Ätzrate des Abschirmdielektrikums 4608S aufweist. Dieser Schritt kann unter Verwendung von irgendeinem Prozess der Prozesse hochdichte Plasma-(HDP-) Oxidabscheidung, chemische Abscheidung aus der Dampfphase (CVD) oder Spin-On-Glass-(SOG) gefolgt von einem Planarisierungsschritt ausgeführt werden, um eine planare Oberfläche an der Oberseite des Grabens zu erhalten. Dielektrisches Füllmaterial 4608F und Abschirmdielektrikummaterial 4608S werden dann gleichmäßig rückgeätzt, so dass eine Schicht aus Isoliermaterial mit der empfohlenen Dicke über der Abschirmelektrode 4611 verbleibt, wie es in 46B gezeigt ist. Die Grabenseitenwände werden dann mit Gate-Dielektrikum ausgekleidet, wonach der verbleibende Grabenhohlraum mit der Gate-Elektrode gefüllt wird, wie es in 46C gezeigt ist. Das Ergebnis ist eine stark anpassungsfähige IPD-Schicht, die frei von topografischen Ungleichmäßigkeiten ist.In an alternative embodiment, from the simplified cross-sectional views in FIGS 46A . 46B and 46C 2, the cavity within the trench resulting from the shield poly recess etch is filled with a dielectric fill material 4608F filled, which has a similar etching rate as the etching rate of the shielding dielectric 4608S having. This step may be carried out using any process of high density plasma (HDP) oxide deposition, chemical vapor deposition (CVD) or spin on glass (SOG) processes followed by a planarization step to form a planar surface at the surface To get top of the trench. Dielectric filler 4608F and shield dielectric material 4608S are then etched back evenly, leaving a layer of insulating material of the recommended thickness over the shield electrode 4611 remains as it is in 46B is shown. The trench sidewalls are then lined with gate dielectric, after which the remaining trench cavity is filled with the gate electrode as shown in FIG 46C is shown. The result is a highly adaptable IPD layer that is free from topographic irregularities.

Eine beispielhafte Ausführungsform für ein anderes Verfahren zum Bilden eines IPD mit hoher Qualität ist in den vereinfachten Querschnittsansichten der 47A und 47B gezeigt. Nach der Bildung der Abschirmdielektrikumschicht 4708S innerhalb des Grabens und dem Füllen des Hohlraums mit Abschirm-Poly 4711 wird ein Abschirm-Poly-Rückätzschritt durchgeführt, um den Abschirm-Poly innerhalb des Grabens einzulassen. In dieser Ausführungsform lässt das Abschirm-Poly-Vertiefungsätzen mehr Poly in den Graben, so dass die obere Oberfläche des eingelassenen Abschirm-Polys höher ist als die abschließende Zieltiefe. Die Dicke des Extra-Poly auf der oberen Oberfläche des Abschirm-Polys ist derart entworfen, dass sie annähernd gleich ist wie die Zieldicke des IPD. Dieser obere Abschnitt der Abschirmelektrode wird dann physikalisch oder chemisch verändert, um seine Oxidationsrate weiter zu steigern. Ein Verfahren zum chemischen oder physikalischen Verändern der Elektrode kann durch Ionenimplantation von Fremdstoffen wie etwa Fluor- oder Argonionen in das Polysilizium durchgeführt werden, um die Oxidationsrate der Abschirmelektrode zu steigern. Die Implantation wird vorzugsweise bei null Grad, d.h. senkrecht zur Abschirmelektrode durchgeführt, wie es in 47A gezeigt ist, um die Grabenseitenwände nicht physikalisch oder chemisch zu verändern. Als Nächstes wird das Abschirmdielektrikum 4708S geätzt, um das Dielektrikum von den Grabenseitenwänden zu entfernen. Dieses Abschirmdielektrikum-Vertiefungsätzen bewirkt einen geringfügige Vertiefung in dem verbleibenden Abschirmdielektrikum neben der Abschirmelektrode 4711 (ähnlich wie die, die in 45A gezeigt ist). Diesem folgt ein herkömmlicher Oxidationsschritt, durch den der veränderte obere Abschnitt des Abschirm-Polys 4711 mit einer schnelleren Rate als die Seitenwände des Grabens oxidiert. Dies führt zu der Bildung eines wesentlich dickeren Isolators 4708T über der Abschirmelektrode als entlang der Seitenwände der Siliziumoberfläche des Grabens. Der dickere Isolator 4708T über der Abschirmelektrode bildet das IPD. Das veränderte Poly oxidiert in der Querrichtung und kompensiert auch einige der Mulden, die in der oberen Oberfläche des Abschirmdielektrikums infolge des Abschirmdielektrikum-Vertiefungsätzens gebildet werden. Anschließend werden herkömmliche Schritte ausgeführt, um die Gate-Elektrode in dem Graben zu bilden, was zu der in 47B gezeigten Struktur führt. In einer Ausführungsform wird die Abschirmelektrode verändert, um ein Dickenverhältnis von IPD zu Gate-Oxid im Bereich von 2 zu 1 bis 5 zu 1 zu erhalten. Wenn, als Beispiel, ein Verhältnis von 4 zu 1 ausgewählt ist, werden für ungefähr 2000 Å IPD, die über der Abschirmelektrode gebildet werden, ungefähr 500 Å Gate-Oxid entlang der Grabenseitenwände gebildet.An exemplary embodiment for another method of forming a high quality IPD is in the simplified cross-sectional views of FIG 47A and 47B shown. After the Bil tion of the shield dielectric layer 4708S within the trench and filling the cavity with shielding poly 4711 a shielding poly back etching step is performed to admit the shielding poly within the trench. In this embodiment, the shield poly recess etch leaves more poly in the trench so that the top surface of the recessed shield polysilicon is higher than the final target depth. The thickness of the extra poly on the top surface of the shielding polys is designed to be approximately equal to the target thickness of the IPD. This upper portion of the shield electrode is then physically or chemically altered to further increase its oxidation rate. A method of chemically or physically altering the electrode may be performed by ion implantation of impurities such as fluorine or argon ions into the polysilicon to increase the oxidation rate of the shield electrode. The implantation is preferably carried out at zero degrees, ie perpendicular to the shielding electrode as shown in FIG 47A is shown to not physically or chemically alter the trench sidewalls. Next, the shield dielectric 4708S etched to remove the dielectric from the trench sidewalls. This shield dielectric recess etch causes a slight depression in the remaining shield dielectric adjacent to the shield electrode 4711 (similar to the ones in 45A is shown). This is followed by a conventional oxidation step through which the modified upper portion of the shielding polys 4711 oxidized at a faster rate than the sidewalls of the trench. This leads to the formation of a much thicker insulator 4708T over the shield electrode as along the sidewalls of the silicon surface of the trench. The thicker insulator 4708T above the shield electrode forms the IPD. The altered poly oxidizes in the transverse direction and also compensates for some of the wells formed in the top surface of the shield dielectric as a result of the shield dielectric recess etch. Thereafter, conventional steps are carried out to form the gate electrode in the trench, resulting in the 47B shown structure leads. In one embodiment, the shield electrode is altered to provide a thickness ratio of IPD to gate oxide in the range of 2 to 1 to 5 to 1. By way of example, if a 4 to 1 ratio is selected, for approximately 2000 Å of IPD formed over the shield electrode, approximately 500 Å of gate oxide is formed along the trench sidewalls.

In einer alternativen Ausführungsform wird der physikalische oder chemische Veränderungsschritt nach einem Abschirmdielektrikum-Vertiefungsätzen ausgeführt. Das heißt die Abschirmelektrode 4708S wird geätzt, um das Oxid von den Grabenseitenwänden zu entfernen. Dies legt den oberen Abschnitt der Ab schirmelektrode und das Silizium für ein physikalisches oder chemisches Änderungsverfahren frei, wie es oben beschrieben wurde. Wenn die Grabenseitenwände freigelegt sind, wird der Veränderungsschritt auf horizontale Oberflächen, d.h. nur Silizium-Mesa und Abschirmelektrode, begrenzt. Das Veränderungsverfahren, wie etwa Ionenimplantation von Dotiermitteln, würde bei null Grad (senkrecht zu der Abschirmelektrode) durchgeführt, um die Grabenseitenwand nicht physikalisch oder chemisch zu verändern. Anschließend werden herkömmliche Schritte ausgeführt, um die Gate-Elektrode in dem Graben zu bilden, was zu einem dickeren Dielektrikum über der Abschirmelektrode führt.In an alternative embodiment, the physical or chemical alteration step is performed after a shield dielectric well etch. That is the shielding electrode 4708S is etched to remove the oxide from the trench sidewalls. This exposes the top portion of the shield electrode and the silicon for a physical or chemical change process as described above. When the trench sidewalls are exposed, the altering step is limited to horizontal surfaces, ie, only silicon mesa and shield electrode. The alteration process, such as ion implantation of dopants, would be performed at zero degrees (perpendicular to the shield electrode) so as not to physically or chemically alter the trench sidewall. Thereafter, conventional steps are performed to form the gate electrode in the trench, resulting in a thicker dielectric over the shield electrode.

Eine noch andere Ausführungsform zum Bilden einer verbesserten IPD-Schicht ist in 48 gezeigt. Gemäß dieser Ausführungsform wird eine dicke Isolatorschicht 4808T, die z.B. aus Oxid hergestellt ist, über dem eingelassenen Abschirmoxid 4808S und Abschirmelektrode 4811 gebildet. Der dicke Isolator 4808T wird vorzugsweise gebildet (d.h. "bottom up fill") unter Verwendung solcher gerichteter Abscheidungstechniken, wie hochdichte Plasma-(HDP)-Abscheidung oder plasmaverstärkte Abscheidung aus der Dampfphase (PECVD). Eine gerichtete Abscheidung führt zu der Bildung von einem wesentlich dickeren Isolator entlang der horizontalen Oberflächen (d.h. über der Abschirmelektrode und dem Abschirmoxid) als entlang der vertikalen Oberflächen (d.h. entlang der Grabenseitenwände), wie es in 48 gezeigt ist. Ein Ätzschritt wird anschließend durchgeführt, um das Oxid von den Seitenwänden zu entfernen, wobei ausreichend Oxid über dem Abschirm-Polysilizium belassen wird. Anschließend werden herkömmliche Schritte ausgeführt, um die Gate-Elektrode in dem Graben zu bilden. Ein Vorteil dieser Ausführungsform, welcher ein anderer ist, als ein sich anpassendes IPD zu erhalten, ist, dass der Mesa-Verbrauch und die Grabenerweiterung verhindert werden, da das IPD durch einen Abscheidungsprozess statt durch einen Oxidationsprozess gebildet wird. Ein weiterer Vorteil dieser Technik ist das Abrunden, das an den oberen Ecken des Grabens erhalten wird.Yet another embodiment for forming an improved IPD layer is disclosed in U.S. Patent Nos. 4,149,355 48 shown. According to this embodiment, a thick insulator layer 4808T , which is made of oxide, for example, over the embedded shielding oxide 4808S and shield electrode 4811 educated. The thick insulator 4808T is preferably formed (ie "bottom up fill") using such directed deposition techniques as high density plasma (HDP) deposition or plasma enhanced vapor deposition (PECVD). Directional deposition results in the formation of a much thicker insulator along the horizontal surfaces (ie, over the shield electrode and the shield oxide) than along the vertical surfaces (ie, along the trench sidewalls) as shown in FIG 48 is shown. An etch step is then performed to remove the oxide from the sidewalls, leaving sufficient oxide over the shield polysilicon. Thereafter, conventional steps are performed to form the gate electrode in the trench. An advantage of this embodiment, which is other than to obtain an adaptive IPD, is that mesa consumption and trench widening are prevented since the IPD is formed by a deposition process rather than by an oxidation process. Another advantage of this technique is the rounding obtained at the top corners of the trench.

In einer anderen Ausführungsform wird nach dem Abschirmdielektrikum und der Abschirm-Poly-Vertiefung eine dünne Schicht Schutzoxid (screen oxide) 4908P innerhalb des Grabens aufgewachsen. Daraufhin wird eine Schicht Siliziumnitrid 4903 abgeschieden, um das Schutzoxid 4908P zu bedecken, wie es in 49A gezeigt ist. Die Siliziumnitridschicht 4903 wird dann anisotrop geätzt, so dass sie von der Bodenoberfläche des Grabens (d.h. über den Abschirm-Poly) aber nicht von den Grabenseitenwänden entfernt wird. Die resultierende Struktur ist in 49B gezeigt. Der Wafer wird dann einer oxidierenden Atmosphäre ausgesetzt, was bewirkt, dass sich ein dickes Oxid 4908T auf der Abschirm-Polysiliziumoberfläche bildet, wie es in 49C gezeigt ist. Da eine Nitridschicht 4903 beständig gegenüber Oxidation ist, tritt entlang der Grabenseitenwände kein signifikantes Oxidwachstum auf. Die Nitridschicht 4903 kann dann durch Nassätzen, unter Verwendung von beispielsweise heißer Phosphorsäure, entfernt werden. Herkömmliche Prozessschritte folgen, um das Gate-Oxid und das Gate-Dielektrikum zu bilden, wie es in 49D gezeigt ist.In another embodiment, after the shield dielectric and the shield poly well, a thin layer of protective oxide (screen oxide) is formed. 4908P grown up inside the trench. Then a layer of silicon nitride 4903 deposited to the protective oxide 4908P to cover as it is in 49A is shown. The silicon nitride layer 4903 is then anisotropically etched so that it is removed from the bottom surface of the trench (ie via the shielding poly) but not from the trench sidewalls. The resulting structure is in 49B shown. The wafer is then exposed to an oxidizing atmosphere, causing a thick oxide 4908T on the shield Polysi silicon surface forms, as it is in 49C is shown. As a nitride layer 4903 resistant to oxidation, no significant oxide growth occurs along the trench sidewalls. The nitride layer 4903 can then be removed by wet etching using, for example, hot phosphoric acid. Conventional process steps follow to form the gate oxide and the gate dielectric, as shown in FIG 49D is shown.

In manchen Ausführungsformen umfasst das Bilden der IPD-Schicht einen Ätzprozess. Beispielsweise kann für Ausführungsformen, in denen der IPD-Film über Topografie abgeschieden wird, zunächst eine Filmschicht, die viel dicker als die gewünschte abschließende IPD-Dicke ist, abgeschieden werden. Dies wird vorgenommen, um eine planare Filmschicht zu erhalten und somit das konkaves Ausbilden der Ausgangsschicht in den Gräben zu minimieren. Der dickere Film, der den Graben vollständig füllen und sich über die Siliziumoberfläche erstrecken kann, wird dann geätzt, um seine Dicke auf die Ziel-IPD-Schichtdicke zu verringern. Gemäß einer Ausführungsform wird der IPD-Ätzprozess in mindestens zwei Ätzschritten durchgeführt. Der erste Ätzschritt dient dazu, den Film zurück auf die Siliziumoberfläche zu planarisieren. In diesem Schritt ist die Gleichmäßigkeit des Ätzens wichtig. Der zweite Schritt dient dazu, die IPD-Schicht auf die gewünschte Tiefe (und Dicke) innerhalb des Grabens einzulassen. In diesem zweiten Schritt ist die Ätzselektivität des IPD-Films gegenüber Silizium wichtig. Während des Vertiefungsätzschrittes werden das Silizium-Mesa sowie die Silizium-Grabenseitenwand freigelegt, sobald die IPD-Schicht in den Graben eingelassen wird. Jeglicher Verlust von Silizium an dem Mesa beeinflusst die tatsächliche Grabentiefe, und wenn ein T-Graben enthalten wird, wird die Tiefe des T ebenfalls beeinflusst.In some embodiments For example, forming the IPD layer involves an etching process. For example, can for embodiments, in which the IPD movie about Topography is deposited, first a film layer, the much thicker than the desired one final IPD thickness is to be deposited. This is done to one planar film layer to obtain and thus the concave forming the initial layer in the trenches to minimize. The thicker film filling the trench completely and over the silicon surface can then be etched, to reduce its thickness to the target IPD layer thickness. According to one embodiment becomes the IPD etching process in at least two etching steps carried out. The first etching step serves to return the movie on the silicon surface to planarize. In this step is the uniformity of the etching important. The second step is to apply the IPD layer to the desired Depth (and thickness) within the trench. In this second The step is the etch selectivity of the IPD film across from Silicon important. During the Vertiefungsätzschrittes The silicon mesa and the silicon trench sidewall are exposed as soon as possible the IPD layer is embedded in the trench. Any loss of silicon at the mesa affects the actual trench depth, and when a T-trench is included, the depth of the T is also affected.

In einer in 50A gezeigten beispielhaften Ausführungsform wird ein anisotroper Plasmaätzschritt 5002 verwendet, um den IPD-Film herunter bis zur Oberfläche des Siliziums zu planarisieren. Eine beispielhafte Ätzrate für das Plasmaätzen kann 5000 A/min sein. Diesem folgt ein isotropes Nassätzen 5004, um das IPD in den Graben hinein einzulassen. Das Nassätzen wird vorzugsweise unter Verwendung einer gesteuerten Lösung durchgeführt, die auf Silizium selektiv ist, um nicht die Siliziumseitenwand anzugreifen, wenn diese freigelegt ist, und um ein wiederholbares Ätzen vorzusehen und somit eine spezifische Einlasstiefe zu erhalten. Eine beispielhafte Chemie für das Nassätzen kann 6:1 gepufferte Oxid-Ätzung (BOE) sein, die eine Ätzrate von ungefähr 1100 A/min bei 25C erzeugt. Das übertragene U.S. Patent Nr. 6,465,325 für Rodney Ridley, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist, liefert Details für ein beispielhaftes Plasma und Nassätzrezepte, die für diesen Prozess geeignet sind. Der erste Plasmaätzschritt zur Planarisierung führt zu weniger Eindringen der IPD-Schicht über die Gräben, als es ein Nassätzen tun würde. Der zweite Nassätzschritt für das Vertiefungsätzen führt zu einer besseren Selektivität gegenüber Silizium und weniger konkaver Ausbildung an dem Silizium als es mit einem Plasmaätzen erfolgen würde. In einer alternativen Ausführungsform, die in 50B gezeigt ist, wird ein chemisch-mechanischer Planarisierungs-(CMP-)Prozess verwendet, um den IPD-Film herunter bis zu der Siliziumoberfläche zu planarisieren. Diesem folgt ein Nassätzen, um das IPD in den Graben einzulassen. Der CMP-Prozess führt zu weniger Eindringen der IPD-Schicht über den Gräben. Der Nassätzschritt für das Vertiefungsätzen führt zu einer besseren Selektivität gegenüber Silizium und weniger konkaver Ausbildung an dem Silizium, als es mit CMP erfolgen würde. Andere Kombinationen dieser Prozesse sind ebenfalls möglich.In an in 50A The exemplary embodiment shown becomes an anisotropic plasma etching step 5002 used to planarize the IPD film down to the surface of the silicon. An exemplary etch rate for plasma etching may be 5000 A / min. This is followed by isotropic wet etching 5004 to let the IPD into the ditch. The wet etch is preferably performed using a controlled solution that is selective on silicon so as not to attack the silicon sidewall when exposed, and to provide repeatable etching and thus provide a specific inlet depth. An exemplary wet etch chemistry may be 6: 1 Buffered Oxide Etching (BOE), which produces an etch rate of approximately 1100 A / min at 25C. The transferred U.S. Patent No. 6,465,325 for Rodney Ridley, the disclosure of which is fully incorporated herein by reference, provides details of exemplary plasma and wet etch recipes suitable for this process. The first plasma etch step for planarization results in less penetration of the IPD layer over the trenches than wet etching would. The second wet etch step for the etch etch results in better selectivity to silicon and less concave formation on the silicon than would be done with plasma etch. In an alternative embodiment, the in 50B As shown, a chemical mechanical planarization (CMP) process is used to planarize the IPD film down to the silicon surface. This is followed by wet etching to let the IPD into the trench. The CMP process results in less penetration of the IPD layer over the trenches. The wet etch step for the etch etch results in better selectivity to silicon and less concave formation on the silicon than would be done with CMP. Other combinations of these processes are also possible.

Die Bildung einer Isolierschicht mit hoher Qualität ist in anderen Strukturen als dem IPD erwünscht, einschließlich des Grabens und des planaren Gate-Dielektrikums, des Zwischenschicht-Dielektrikums und dergleichen. Das am häufigsten verwendete dielektrische Material ist Siliziumdioxid. Es gibt mehrere Parameter, die einen Oxidfilm mit hoher Qualität definieren. Die primären Attribute sind gleichmäßige Dicke, gute Integrität (geringe Grenzflächenstörstellendich te), hohe elektrische Felddurchbruchfestigkeit und niedrige Leckageniveaus, neben anderen. Einer der Faktoren, der viele von diesen Attributen beeinflusst, ist die Rate, mit der das Oxid aufgewachsen wird. Es ist erwünscht, in der Lage zu sein, die Aufwachsrate des Oxids genau zu steuern. Während der thermischen Oxidation gibt es eine Gasphasenreaktion mit aufgeladenen Partikeln auf der Waferoberfläche. In einer Ausführungsform wird ein Verfahren zum Steuern einer Oxidationsrate implementiert, indem die Ladungspartikel, typischerweise Silizium und Sauerstoff, durch das Anlegen eines äußeren Potentials an den Wafer beeinflusst werden, um die Oxidationsrate zu erhöhen oder zu verringern. Dies unterscheidet sich von der plasmaverstärkten Oxidation darin, dass kein Plasma (mit reaktiven Spezies) über dem Wafer geschaffen wird. Gemäß dieser Ausführungsform wird das Gas auch nicht in Richtung der Oberfläche beschleunigt; es wird lediglich daran gehindert, mit der Oberfläche zu reagieren. In einer beispielhaften Ausführungsform kann eine reaktive Ionenätz-(RIE-)Kammer mit einer Hochtemperaturfähigkeit verwendet werden, um das benötigte Niveau an Energie zu regulieren. Die RIE-Kammer wird nicht zum Ätzen sondern zum Anlegen einer Gleichvorspannung zur Steuerung der Energie, die benötigt wird, um die Oxidation zu verlangsamen und zu stoppen, verwendet. 51 ist ein Flussdiagramm für ein beispielhaftes Verfahren gemäß dieser Erfindung. Zu Beginn wird die RIE-Kammer verwendet, um eine Gleichspannung an den Wafer in einer Testumgebung anzulegen (5100). Nach dem Bestimmen der potentiellen Energie, die benötigt wird, um die Oberflächenreaktion zu unterbinden (5200), wird eine äußere Vorspannung angelegt, die groß genug ist, um zu verhindern, dass Oxidation auftritt (5120). Anschließend kann durch Manipulieren der äußeren Vorspannung, wie durch Pulsgebung oder andere Verfahren, die Oxidationsrate bei selbst äußerst hohen Temperaturen gesteuert werden (5130). Dieses Verfahren erlaubt, die Vorteile einer Hochtemperaturoxidation (besserer Oxidfluss, geringere Spannung, Beseitigung von differierendem Wachstum an verschiedenen Kristallorientierungen usw.) ohne den Nachteil eines schnellen und ungleichmäßigen Wachstums zu erhalten.The formation of a high quality insulating layer is desired in structures other than the IPD, including trench and planar gate dielectric, interlayer dielectric, and the like. The most commonly used dielectric material is silicon dioxide. There are several parameters that define a high quality oxide film. The primary attributes are uniform thickness, good integrity (low interfacial density), high electric field breakdown strength, and low leakage levels, among others. One of the factors that influences many of these attributes is the rate at which the oxide is grown. It is desirable to be able to precisely control the rate of growth of the oxide. During thermal oxidation, there is a gas phase reaction with charged particles on the wafer surface. In one embodiment, a method of controlling an oxidation rate is implemented by affecting the charge particles, typically silicon and oxygen, by applying an external potential to the wafer to increase or decrease the oxidation rate. This differs from plasma enhanced oxidation in that no plasma (with reactive species) is created over the wafer. Also, according to this embodiment, the gas is not accelerated toward the surface; it is only prevented from reacting with the surface. In an exemplary embodiment, a reactive ion etch (RIE) chamber having a high temperature capability may be used to regulate the required level of energy. The RIE chamber is not used for etching but for applying a DC bias to control the energy needed to slow down and stop the oxidation. 51 FIG. 10 is a flowchart for an exemplary method according to this invention. FIG. At the beginning, the RIE chamber used to apply a DC voltage to the wafer in a test environment ( 5100 ). After determining the potential energy needed to stop the surface reaction ( 5200 ), an external bias is applied which is large enough to prevent oxidation from occurring ( 5120 ). Then, by manipulating the external bias, such as by pulsing or other methods, the oxidation rate can be controlled at even extremely high temperatures ( 5130 ). This method allows to obtain the advantages of high temperature oxidation (better oxide flux, lower stress, elimination of differential growth at different crystal orientations, etc.) without the disadvantage of rapid and non-uniform growth.

Obgleich Techniken, wie jene, die oben in Verbindung mit 51 beschrieben wurden, die Qualität der resultierenden Oxidschicht verbessern können, bleibt die Oxidzuverlässigkeit eine Sorge, insbesondere bei Vorrichtungen, die mit einem Trench-Gate versehen sind. Einer der Hauptverschlechterungsmechanismen ist aufgrund der hohen elektrischen Felder an den Grabenecken, die aus örtlichem Ausdünnen des Gate-Oxids an diesen Punkten resultiert. Dies führt zu hohen Gate-Leckageströmen und einer niedrigen Gate-Oxid-Durchbruchspannung. Es ist zu erwarten, dass dieser Effekt noch schwerwiegender wird, wenn Trench-Vorrichtungen weiter skaliert werden, um den Ein-Widerstand zu verringern, und wenn reduzierte Gate-Spannungsanforderungen zu dünneren Gate-Oxiden führen.Although techniques such as those above are related to 51 oxide quality remains a concern, especially in devices provided with a trench gate. One of the major degradation mechanisms is due to the high electrical fields at the trench corners resulting from localized thinning of the gate oxide at these points. This leads to high gate leakage currents and a low gate oxide breakdown voltage. It is expected that this effect will become even more severe as trench devices continue to scale to reduce on-resistance, and as reduced gate voltage requirements result in thinner gate oxides.

In einer Ausführungsform werden Probleme mit der Gate-Oxidzuverlässigkeit gelindert, indem dielektrische Materialien mit höherer Dielektrizitätskonstante (Dielektrika mit hohem K) als Siliziumdioxid verwendet werden. Dies lässt eine äquivalente Schwellenspannung und Transkonduktanz mit einem viel dickeren Dielektrikum zu. Gemäß dieser Ausführungsform reduziert das Dielektrikum mit hohem K Gate-Leckage und erhöht die Durchbruchspannung des Gate-Dielektrikums ohne Verschlechterung des Ein-Widerstandes der Vorrichtung oder der Drain-Durchbruchspannung. Materialien mit hohem K, die die erforderliche Wärmestabilität und geeignete Grenzflächenzustandsdichten zeigen, um den Vorrichtungen mit Graben-Gate oder anderen Leistungsvorrichtungen integriert zu werden, umfassen Al2O3, HfO2, AlxHfyOz, TiO2, ZrO2 und dergleichen.In one embodiment, problems with gate oxide reliability are mitigated by using higher dielectric constant (high K) dielectrics than silicon dioxide. This allows for equivalent threshold voltage and transconductance with a much thicker dielectric. According to this embodiment, the high K dielectric reduces gate leakage and increases the breakdown voltage of the gate dielectric without degrading device on-resistance or drain breakdown voltage. High K materials exhibiting the requisite thermal stability and suitable interface state densities to be integrated with the trench-gate devices or other power devices include Al 2 O 3 , HfO 2 , Al x HfyO z , TiO 2 , ZrO 2, and the like.

Wie es oben besprochen wurde, ist es zur Verbesserung der Schaltgeschwindigkeit eines Leistungs-MOSFET mit einem Trench-Gate erwünscht, die Gate-Drain-Kapazität Cgd des Transistors zu minimieren. Die Verwendung einer dickeren Dielektrikumschicht am Boden des Grabens im Vergleich zu den Grabenseitenwänden ist eines von mehreren oben beschriebenen Verfahren zum Verringern von Cgd. Ein Verfahren zum Bilden einer dicken Bodenoxidschicht umfasst das Bilden einer dünnen Schicht aus Schutzoxid entlang der Seitenwände und des Bodens des Grabens. Die dünne Oxidschicht wird anschließend durch eine Schicht von Oxidation unterbindendem Material, wie etwa Nitrid, bedeckt. Die Nitridschicht wird dann anisotrop geätzt, so dass das gesamte Nitrid dann von der horizontalen Bodenoberfläche des Grabens entfernt wird, aber die Gra benseitenwände mit der Nitridschicht beschichtet bleiben. Nach dem Entfernen des Nitrids von dem Boden des Grabens wird eine Oxidschicht mit der gewünschten Dicke am Boden des Grabens gebildet. Danach wird eine dünnere Kanal-Oxidschicht nach dem Entfernen des Nitrids und des Schutzoxids von den Grabenseitenwänden gebildet. Dieses Verfahren zum Bilden eines dicken Bodenoxids und Abwandlungen davon sind ausführlicher in dem übertragenen U.S. Patent Nr. 6,437,386 für Hurst et al. beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist. Andere Verfahren zum Bilden eines dicken Oxids am Boden eines Grabens, die eine selektive Oxidabscheidung umfassen, sind in dem übertragenen U.S. Patent Nr. 6,444,528 für Murphy beschrieben, dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist.As discussed above, to improve the switching speed of a trench-gate power MOSFET, it is desirable to minimize the gate-to-drain capacitance Cgd of the transistor. The use of a thicker dielectric layer at the bottom of the trench as compared to the trench sidewalls is one of several methods for reducing Cgd described above. One method of forming a thick bottom oxide layer includes forming a thin layer of protective oxide along the sidewalls and bottom of the trench. The thin oxide layer is then covered by a layer of oxidation-inhibiting material, such as nitride. The nitride layer is then anisotropically etched so that all of the nitride is then removed from the horizontal bottom surface of the trench but the grave sidewalls remain coated with the nitride layer. After removal of the nitride from the bottom of the trench, an oxide layer of the desired thickness is formed at the bottom of the trench. Thereafter, a thinner channel oxide layer is formed after removal of the nitride and protective oxide from the trench sidewalls. This method of forming a thick soil oxide and variations thereof are described in more detail in the incorporated U.S. Pat U.S. Patent No. 6,437,386 for Hurst et al. , the disclosure of which is fully incorporated herein by reference. Other methods of forming a thick oxide at the bottom of a trench, which include selective oxide deposition, are taught in US Pat US Pat. No. 6,444,528 for Murphy, the disclosure of which is fully incorporated herein by reference.

In einer Ausführungsform verwendet ein verbessertes Verfahren zum Bilden von dickem Oxid am Boden eines Grabens einen Prozess einer chemischen Abscheidung aus der Dampfphase unterhalb des Atmosphärendruckes (SACVD). Gemäß diesem Verfahren wird ein beispielhaftes Flussdiagramm, das in 52 gezeigt ist, nach dem Ätzen des Grabens (5210), SACVD verwendet, um einen sich stark anpassenden Oxidfilm (5220) abzuscheiden, indem beispielsweise thermisches Tetraethoxyorthsilan (TEOS) verwendet wird, das den Graben ohne Leerräume in dem Oxid füllt. Der SACVD-Schritt kann bei Unteratmosphärendrücken im Bereich von 100 Torr bis 700 Torr und bei einer beispielhaften Temperatur im Bereich von ungefähr 450°C bis ungefähr 600°C ausgeführt werden. Das Verhältnis von TEOS (in mg/min) zu Ozon (in cm3/min) kann innerhalb des Bereichs von beispielsweise 2 bis 3, vorzugsweise ungefähr 2,4 eingestellt werden. Unter Verwendung dieses Prozesses kann ein Oxidfilm mit einer Dicke irgendwo zwischen ungefähr 2000 Å bis 10.000 Å oder größer gebildet werden. Es ist zu verstehen, dass diese Zahlen allein zu Darstellungszwecken dienen und abhängig von den spezifischen Prozessanforderungen und anderen Faktoren, wie etwa dem Atmosphärendruck der Lage der Fertigungsanlage, variieren können. Die optimale Temperatur kann erhalten werden, indem die Abscheidungsrate mit der Qualität der resultierenden Oxidschicht ins Gleichgewicht gebracht wird. Bei höheren Temperaturen verlangsamt sich die Abscheidungsrate, was die Film schrumpfung verringern kann. Eine derartige Filmschrumpfung kann bewirken, dass sich ein Spalt in dem Oxidfilm in der Mitte des Grabens entlang des Saums bildet.In one embodiment, an improved method of forming thick oxide at the bottom of a trench employs a vapor phase chemical vapor deposition process below atmospheric pressure (SACVD). According to this method, an exemplary flowchart shown in FIG 52 is shown after etching the trench ( 5210 ), SACVD is used to prepare a highly conforming oxide film ( 5220 ) by using, for example, thermal tetraethoxyorthosilane (TEOS) which fills the trench with no voids in the oxide. The SACVD step may be carried out at subatmospheric pressures in the range of 100 Torr to 700 Torr and at an exemplary temperature in the range of about 450 ° C to about 600 ° C. The ratio of TEOS (in mg / min) to ozone (in cm 3 / min) can be adjusted within the range of, for example, 2 to 3, preferably about 2.4. By using this process, an oxide film having a thickness anywhere between about 2000 Å to 10,000 Å or larger can be formed. It should be understood that these figures are for illustration purposes only and may vary depending on the specific process requirements and other factors, such as the atmospheric pressure of the plant's location. The optimum temperature can be obtained by balancing the deposition rate with the quality of the resulting oxide layer. At higher temperatures, the deposition rate slows down, causing the film shrinkage can reduce. Such film shrinkage may cause a gap in the oxide film to form in the middle of the trench along the seam.

Nachdem der Oxidfilm abgeschieden worden ist, wird er von der Siliziumoberfläche und innerhalb des Grabens zurückgeätzt, um eine relativ flache Oxidschicht mit der gewünschten Dicke am Boden des Grabens zurückzulassen (5240). Dieses Ätzen kann durch einen Nassätzprozess oder eine Kombination aus Nass- und Trockenätzprozessen unter Verwendung von beispielsweise verdünnter HF vorgenommen werden. Da das durch SACVD gebildete Oxid dazu neigt, porös zu sein, absorbiert es nach der Abscheidung Umgebungsfeuchtigkeit. Bei einer bevorzugten Ausführungsform wird ein Verdichtungsschritt 5250 im Anschluss an den Rückätzschritt durchgeführt, um diesen Effekt zu mildern. Eine Verdichtung kann durch eine Temperaturbehandlung bei beispielsweise 1000°C für ungefähr 20 Minuten durchgeführt werden.After the oxide film has been deposited, it is etched back from the silicon surface and within the trench to leave a relatively flat oxide layer of the desired thickness at the bottom of the trench ( 5240 ). This etching may be performed by a wet etching process or a combination of wet and dry etching processes using, for example, dilute HF. Since the oxide formed by SACVD tends to be porous, it absorbs ambient moisture after deposition. In a preferred embodiment, a densification step 5250 following the etch back step to mitigate this effect. Compression can be performed by a temperature treatment at, for example, 1000 ° C for about 20 minutes.

Ein zusätzlicher Vorteil dieses Verfahrens ist die Fähigkeit, einen Endgraben während des Rückätzschritts des SACVD-Oxids abzumaskieren (Schritt 5230), wobei ein oxidgefüllter Terminierungsgraben zurückbleibt. Das heißt für die verschiedenen Ausführungsformen der oben beschriebenen Terminierungsstrukturen, die einen dielektrikumgefüllten Graben umfassen, kann der gleiche SACVD-Schritt verwendet werden, um den Terminierungsgraben mit Oxid zu füllen. Auch durch Maskieren des Feldterminierungsbereichs während des Rückätzens kann der gleiche SACVD-Verarbeitungsschritt zu der Bildung eines Feldoxids in dem Terminierungsbereich führen, was ansonsten erforderliche Prozessschritte zur Bildung eines thermischen Feldoxids beseitigt. Darüber hinaus liefert dieser Prozess eine zusätzliche Flexibilität, da er ein vollständiges Umarbeiten sowohl der dielektrischen Terminierungsschicht als auch des dicken Bodenoxids in dem Fall, dass es zu weit geätzt worden ist, zulässt, dass Silizium nicht durch den thermischen Oxidationsprozess verbraucht wird, sondern statt dessen an beiden Stellen während der SACVD-Abscheidung vorgesehen wird.An additional advantage of this method is the ability to mask an end trench during the re-etching step of the SACVD oxide (step 5230 ), leaving an oxide-filled termination trench. That is, for the various embodiments of the termination structures described above that include a dielectric-filled trench, the same SACVD step may be used to fill the termination trench with oxide. Also, by masking the field termination region during etchback, the same SACVD processing step may result in the formation of a field oxide in the termination region, eliminating otherwise required process steps to form a thermal field oxide. In addition, this process provides additional flexibility since, by completely reworking both the dielectric termination layer and the thick bottom oxide in case it has been over etched, it allows silicon to be consumed not by the thermal oxidation process, but instead in both places during SACVD deposition.

In einer anderen Ausführungsform verwendet ein anderes Verfahren zum Bilden eines dicken Oxids am Boden des Grabens einen gerichteten TEOS-Prozess. Gemäß dieser Ausführungsform, von dem ein beispielhaftes Flussdiagramm in 53 gezeigt ist, werden die Anpassungseigenschaften von TEOS mit der gerichteten Natur von plasmaverstärkter chemischer Abscheidung aus der Dampfphase (PECVD) kombiniert, um Oxid selektiv abzuscheiden (5310). Diese Kombination ermöglicht eine höhere Abscheidungsrate auf den horizontalen Oberflächen als den vertikalen Oberflächen. Beispielsweise kann ein Oxidfilm, der unter Verwendung dieses Prozesses abgeschieden wird, eine Dicke von ungefähr 2500 Å am Boden des Grabens und eine durchschnittliche Dicke von ungefähr 800 Å an den Grabenseitenwänden aufweisen. Das Oxid wird dann isotrop geätzt, bis das gesamte Oxid von den Seitenwänden entfernt ist, wobei eine Oxidschicht am Boden des Grabens verbleibt. Der Ätzprozess kann einen Trockenätzschritt 5320 des oberen Oxids gefolgt von einem Schritt eines Nass-Oxid-Ätzens mit gepufferter Ätzung (BOE) 5340 umfassen. Für die hierin beschriebene beispielhafte Ausführungsform verbleibt nach dem Ätzen eine Oxidschicht am Boden des Grabens mit einer Dicke von z.B. 1250 Å, wobei das gesamte Seitenwandoxid entfernt ist.In another embodiment, another method of forming a thick oxide at the bottom of the trench employs a directed TEOS process. According to this embodiment, of which an exemplary flowchart in FIG 53 is shown, the matching properties of TEOS are combined with the directional nature of plasma enhanced chemical vapor deposition (PECVD) to selectively deposit oxide ( 5310 ). This combination allows a higher deposition rate on the horizontal surfaces than the vertical surfaces. For example, an oxide film deposited using this process may have a thickness of about 2500 Å at the bottom of the trench and an average thickness of about 800 Å at the trench sidewalls. The oxide is then isotropically etched until all the oxide is removed from the sidewalls leaving an oxide layer at the bottom of the trench. The etching process may be a dry etching step 5320 of the top oxide followed by a step of wet oxide etch with buffered etch (BOE) 5340 include. For the exemplary embodiment described herein, after etching, an oxide layer remains at the bottom of the trench with a thickness of, for example, 1250 Å, with all the sidewall oxide removed.

In einer spezifischen Ausführungsform wird ein Trocken-Oxid-Ätzen von oben angewandt, das sich auf die obere Oberfläche der Struktur konzentriert, wobei das Oxid von der oberen Fläche mit einer beschleunigten Rate weggeätzt wird, während das Oxid im Boden des Grabens mit einer stark reduzierten Rate geätzt wird. Diese Art von Ätzen, die hierin als "Nebelätzen" bezeichnet wird, umfasst ein sorgfältiges Ausgleichen der Ätzbedingungen und der Ätzchemikalie, um die gewünschte Selektivität zu erzielen. Bei einem Beispiel wird dieses Ätzen mit einer relativ niedrigen Leistung und einem relativ niedrigen Druck unter Verwendung einer Plasmaätzvorrichtung mit einer oberen Leistungsquelle, wie etwa dem LAM 4400, durchgeführt. Beispielwerte für die Leistung und den Druck können irgendwo in dem Bereich von 200–500 Watt bzw. 250–500 mTorr liegen. Es können unterschiedliche Ätzchemikalien verwendet werden. In einer Ausführungsform ergibt eine Kombination aus einer Fluorchemikalie, z.B. C2F6 und Chlor, mit einem optimalen Verhältnis gemischt, beispielsweise ungefähr 5:1 (z.B. C2F6 mit 190 sccm und CI mit 40 sccm) die gewünschte Selektivität. Die Verwendung von Chlor als Teil einer Oxidätzchemikalie ist unüblich, da Chlor häufiger zum Ätzen von Metall oder Polysilizium verwendet wird und es normalerweise das Ätzen von Oxid unterbindet. Zu den Zwecken dieser Art von selektivem Ätzen funktioniert diese Kombination jedoch gut, da C2F6 das Oxid in der Nähe der oberen Oberfläche aggressiv ätzt, wo die höhere Energie zulässt, dass das C2F6 den Einfluss des Chlors überwindet, während Chlor näher bei dem Grabenboden die Ätzrate verlangsamt. Diesem primären Trockenätzschritt 5320 kann ein Reinigungsätzen 5330 vor dem BOE-Eintauchen 5340 folgen. Es ist zu verstehen, dass die optimale Selektivität gemäß dieser Ausführungsform durch Feinabstimmung des Drucks, der Energie und der Ätzchemikalie erzielt wird, die abhängig von der Plasmaätzmaschine variieren können.In a specific embodiment, a dry oxide etch is applied from the top concentrating on the top surface of the structure, with the oxide being etched away from the top surface at an accelerated rate while the oxide in the bottom of the trench is greatly reduced Rate is etched. This type of etch, referred to herein as "fog etch", involves carefully balancing the etch conditions and the etch chemical to achieve the desired selectivity. In one example, this etching is performed at a relatively low power and pressure using a plasma etching apparatus having an upper power source such as the LAM 4400 , carried out. Example power and pressure values can be anywhere in the range of 200-500 watts and 250-500 mtorr, respectively. Different etching chemicals can be used. In one embodiment, a combination of a fluorochemical, eg C2F6 and chlorine, mixed with an optimum ratio, for example about 5: 1 (eg C2F6 at 190 sccm and CI at 40 sccm) gives the desired selectivity. The use of chlorine as part of an oxide etch chemistry is uncommon because chlorine is more commonly used to etch metal or polysilicon and normally inhibits the etching of oxide. However, for the purposes of this type of selective etching, this combination works well because C2F6 aggressively etches the oxide near the top surface, where the higher energy allows the C2F6 to overcome the influence of the chlorine, while chlorine closer to the bottom of the trench overcame the etch rate slowed down. This primary dry etching step 5320 can a cleaning etch 5330 before the BOE submersion 5340 consequences. It is to be understood that the optimum selectivity according to this embodiment is achieved by fine-tuning the pressure, energy, and etch chemical, which may vary depending on the plasma etching machine.

Der PECVD/Ätzprozess gemäß dieser Ausführungsform kann ein oder mehrmals wiederholt werden, wenn es erwünscht ist, ein Bodenoxid mit der Zieldicke zu erhalten. Dieser Prozess führt auch zu der Bildung eines dicken Oxids auf der horizontalen Mesa-Oberfläche zwischen Gräben. Dieses Oxid kann geätzt werden, nachdem Polysilizium in den Gräben abgeschieden und auf die Oberfläche zurückgeätzt worden ist, so dass das Grabenbodenoxid vor dem anschließenden Ätzschritt geschützt ist.The PECVD / etching process according to this embodiment may be repeated one or more times when it is desired to obtain a bottom oxide having the target thickness. This process also leads to the formation of a thick oxide on the horizona len mesa surface between trenches. This oxide may be etched after polysilicon has been deposited in the trenches and etched back onto the surface so that the trench bottom oxide is protected from the subsequent etching step.

Andere Verfahren zum selektiven Bilden eines dicken Oxids am Boden des Grabens sind möglich. 54 zeigt ein Flussdiagramm für ein beispielhaftes Verfahren, das eine hochdichte Plasma-(HDP)-Abscheidung verwendet, um das Oxid daran zu hindern, sich auf den Grabenseitenwänden aufzubauen (5410). Eine Eigenschaft der HDP-Abscheidung ist, dass sie ätzt, während sie abscheidet, was zu weniger Oxidaufbau auf den Grabenseitenwänden relativ zu dem Oxid auf dem Grabenboden im Vergleich mit dem gerichteten TEOS-Verfahren führt. Ein Nassätzen (Schritt 5420) kann anschließend angewandt werden, um etwas Oxid von den Seitenwänden zu entfernen oder dieses vollständig zu beseitigen, während ein dickes Oxid auf dem Grabenboden belassen wird. Ein Vorteil dieses Prozesses ist, dass das Profil an der Oberseite des Grabens von dem Graben (5500) weg ansteigt (5510), wie es in 55 gezeigt ist, was eine leerraumfreie Poly-Füllung leichter zu erreichen macht. Ein "Nebelätzen" (Schritt 5430), wie es oben beschrieben ist, kann angewandt werden, um etwas Oxid von der Oberseite vor dem Poly-Füllen wegzuätzen (Schritt 5440), so dass weniger Oxid von der Oberseite nach dem Poly-Ätzen geätzt werden müsste. Der HDP-Abscheidungsprozess kann auch verwendet werden, Oxid zwischen zwei Poly-Schichten in einem Graben mit vergrabenen Elektroden abzuscheiden (z.B. Trench-MOSFETs mit abgeschirmten Gate-Strukturen).Other methods of selectively forming a thick oxide at the bottom of the trench are possible. 54 FIG. 12 shows a flow chart for an exemplary method that uses high density plasma (HDP) deposition to prevent the oxide from building on the trench sidewalls (FIG. 5410 ). One property of HDP deposition is that it etches as it deposits, resulting in less oxide buildup on the trench sidewalls relative to the trench bottom oxide as compared to the directional TEOS process. Wet etching (step 5420 ) can then be applied to remove some oxide from the sidewalls or completely remove it, while leaving a thick oxide on the trench bottom. An advantage of this process is that the profile at the top of the trench of the trench ( 5500 ) goes up ( 5510 ), as it is in 55 is shown, which makes it easier to achieve a void-free poly filling. A "mist etching" (step 5430 ), as described above, may be used to etch away some oxide from the top before poly-filling (step 5440 ), so less oxide would have to be etched from the top after poly-etching. The HDP deposition process can also be used to deposit oxide between two poly layers in a trench with buried electrodes (eg, trench MOSFETs with shielded gate structures).

Gemäß noch einem anderen in 56 gezeigten Verfahren wird ein selektiver SACVD-Prozess verwendet, um ein dickes Oxid auf dem Grabenboden zu bilden. Dieses Verfahren macht von der Fähigkeit von SACVD Gebrauch, bei einem niedrigeren Verhältnis von TEOS:Ozon selektiver zu werden. Oxid weist eine extrem langsame Abscheidungsrate auf Siliziumnitrid auf, scheidet sich aber leicht auf Silizium ab. Je niedriger das Verhältnis von TEOS zu Ozon ist, desto stärker selektiv wird die Abscheidung. Gemäß diesem Verfahren wird nach dem Ätzen der Gräben (5610) Pad-Oxid auf die Siliziumoberfläche des Graben-Arrays aufgewachsen (5620). Eine dünne Nitridschicht wird anschließend auf dem Pad-Oxid abgeschieden (5630). Dem folgt ein anisotropes Ätzen, um das Nitrid von horizontalen Oberflächen zu entfernen, wobei Nitrid auf den Grabenseitenwänden belassen wird (5640). Anschließend wird ein selektives SACVD-Oxid auf horizontalen Oberflächen, die den Grabenboden umfassen, mit einem Verhältnis von TEOS:Ozon und beispielsweise ungefähr 0,6 bei ungefähr 405°C abgeschieden (5650). Das SACVD-Oxid wird dann wahlweise durch eine Temperaturbehandlung verdichtet (5660). Ein Oxid-Nitrid-Oxid-(ONO-)Ätzen wird im Anschluss daran durchgeführt, um Nitrid und Oxid auf den Seitenwänden des Grabens zu entfernen (5670).According to another one in 56 A selective SACVD process is used to form a thick oxide on the trench bottom. This method makes use of the ability of SACVD to become more selective at a lower TEOS: ozone ratio. Oxide has an extremely slow deposition rate on silicon nitride, but is easily deposited on silicon. The lower the ratio of TEOS to ozone, the more selective the deposition becomes. According to this method, after the etching of the trenches ( 5610 ) Pad oxide grown on the silicon surface of the trench array ( 5620 ). A thin nitride layer is then deposited on the pad oxide ( 5630 ). This is followed by an anisotropic etch to remove the nitride from horizontal surfaces leaving nitride on the trench sidewalls ( 5640 ). Subsequently, a selective SACVD oxide is deposited on horizontal surfaces comprising the trench bottom at a ratio of TEOS: ozone and, for example, about 0.6 at about 405 ° C ( 5650 ). The SACVD oxide is then optionally compacted by a temperature treatment ( 5660 ). An oxide-nitride-oxide (ONO) etch is then performed to remove nitride and oxide on the sidewalls of the trench ( 5670 ).

Wie es zuvor besprochen wurde, ist ein Grund für die Verwendung einer dickeren Oxidschicht am Boden des Gate-Grabens im Vergleich mit seinen Seitenwänden, Qgd oder die Gate-Drain-Ladung zu verringern, was die Schaltgeschwindigkeit verbessert. Der gleiche Boden schreibt vor, dass die Tiefe des Grabens ungefähr gleich der Tiefe des Wannenübergangs sein sollte, um eine Grabenüberlappung in dem Driftbereich zu minimieren. In einer Ausführungsform verlängert ein Verfahren zum Bilden einer dickeren Dielektrikumschicht am Boden eines Grabens die dickere Dielektrikumschicht bis zu den Seiten des Grabens. Dies macht die Dicke des Bodenoxids unabhängig von der Grabentiefe und der Wannenübergangstiefe und erlaubt, dass der Graben und das Poly innerhalb des Grabens tiefer sein können als der Wannenübergang, ohne Qgd merklich zu erhöhen.As it was previously discussed is one reason for using a thicker one Oxide layer at the bottom of the gate trench compared with its sidewalls, Qgd or to reduce the gate-drain charge, which is the switching speed improved. The same floor dictates that the depth of the trench approximately equal to the depth of the tub transition should be a trench overlap to minimize in the drift area. In one embodiment, extended Method of forming a thicker dielectric layer on the ground a trench the thicker dielectric layer up to the sides of the trench. This makes the thickness of the soil oxide independent of the trench depth and the trough transition depth and allows the trench and the poly inside the trench can be deeper as the bath transition, without Qgd increase noticeably.

Eine beispielhafte Ausführungsform für ein Verfahren zum Bilden einer dicken dielektrischen Bodenschicht gemäß diesem Verfahren ist in den 57 bis 59 gezeigt. 57A veranschaulicht einen vereinfachten und partiellen Querschnitt eines Grabens, der mit einer dünnen Schicht aus Pad-Oxid 5710 und einer Nitridschicht 5720 ausgekleidet ist, nachdem er geätzt worden ist, um nur die Seitenwände des Grabens zu bedecken. Dies ermöglicht es, dass das Ätzen des Pad-Oxids 5710 das Silizium am Boden des Grabens und der oberen Oberfläche des Chips freilegt, wie es in 57B gezeigt ist. Dem folgt ein anisotropes Ätzen des freigelegten Siliziums, was zu einer Struktur führt, wie sie in 58A gezeigt ist, wobei sowohl oberes Silizium als auch das Silizium am Boden des Grabens bis zu der gewünschten Tiefe entfernt worden sind. In einer alternativen Ausführungsform kann das Silizium auf dem oberen Silizium derart maskiert werden, dass während des Siliziumätzens nur der Boden des Grabens geätzt wird. Als Nächstes wird ein Oxidationsschritt durchgeführt, um dickes Oxid 5730 an Stellen, die nicht durch die Nitridschicht 5720 bedeckt sind, aufzuwachsen, was zu der in 58B gezeigten Struktur führt. Die Oxiddicke kann beispielsweise ungefähr 1200 Å bis 2000 Å betragen. Die Nitridschicht 5720 wird anschließend entfernt, und das Pad-Oxid 5710 wird weggeätzt. Das Ätzen des Pad-Oxids wird ein gewisses Ausdünnen des Dicken Oxids 5730 bewirken. Der Rest des Prozesses kann den Standardablauf anwenden, um das Gate-Poly und Wannen- und Source-Übergänge zu bilden, was zu der beispielhaften in 59 gezeigten Struktur führt.An exemplary embodiment of a method of forming a thick dielectric bottom layer according to this method is disclosed in US 5,256,467 57 to 59 shown. 57A illustrates a simplified and partial cross section of a trench provided with a thin layer of pad oxide 5710 and a nitride layer 5720 after being etched to cover only the sidewalls of the trench. This allows the etching of the pad oxide 5710 the silicon is exposed at the bottom of the trench and the top surface of the chip as it is in 57B is shown. This is followed by an anisotropic etching of the silicon exposed, resulting in a structure as shown in FIG 58A with both upper silicon and the silicon at the bottom of the trench removed to the desired depth. In an alternative embodiment, the silicon may be masked on top of the silicon such that only the bottom of the trench is etched during silicon etching. Next, an oxidation step is performed to form thick oxide 5730 in places that are not covered by the nitride layer 5720 are covered, grow up, what the in 58B shown structure leads. The oxide thickness may be, for example, about 1200 Å to 2000 Å. The nitride layer 5720 is then removed, and the pad oxide 5710 is etched away. The etching of the pad oxide will cause some thinning of the thick oxide 5730 cause. The remainder of the process may apply the standard procedure to form the gate poly and well and source junctions, resulting in the exemplary in 59 shown structure leads.

Wie es in 59 gezeigt ist, umfasst das resultierende Gate-Oxid eine dicke Bodenschicht 5730, die sich entlang der Seitenwände des Grabens bis über den Wannenübergang im Bereich 5740 erstreckt. In manchen Ausführungsformen, in denen die Kanal-Dotierung in dem Wannenbereich längsseits des Grabens mit einer leichteren Dotierung in der Nähe der Drain-Seite 5740 abgestuft ist, würde dieser Bereich normalerweise eine niedrigere Schwellenspannung im Vergleich mit dem Bereich in der Nähe der Source aufweisen. Ein Verlängern des dickeren Oxids entlang der Seiten des Grabens, das in den Kanal im Bereich 5740 hinein überlappt, würde deshalb nicht die Schwellenspannung der Vorrichtung erhöhen. Das heißt diese Ausführungsform erlaubt ein Optimieren der Wannenübergangstiefe und des Seitenwandoxids, um Qgd zu minimieren, ohne den Ein-Widerstand der Vorrichtung nachteilig zu beeinflussen. Fachleute werden feststellen, dass dieses Verfahren zum Bilden eines dicken Oxids am Boden des Grabens auf die Vielfalt von oben beschriebenen Vorrichtungen angewandt werden kann, welche Vorrichtungen mit dem abgeschirmten Gate, Doppel-Gate in Kombination mit den verschiedenen Ladungsausgleichsstrukturen sowie andere Trench-Gate-Vorrichtungen umfassen.As it is in 59 is shown, the resulting gate oxide comprises a thick bottom layer 5730 . extending along the side walls of the trench to above the bathing passage in the area 5740 extends. In some embodiments, where the channel doping in the well region is alongside the trench with easier doping near the drain side 5740 This range would normally have a lower threshold voltage compared to the region near the source. Extending the thicker oxide along the sides of the trench into the channel in the area 5740 therefore, would not increase the threshold voltage of the device. That is, this embodiment allows optimizing the well transition depth and sidewall oxide to minimize Qgd without adversely affecting the on-resistance of the device. Those skilled in the art will recognize that this method of forming a thick oxide at the bottom of the trench may be applied to the variety of devices described above, such as shielded gate, dual gate devices in combination with the various charge balancing structures, and other trench gate devices include.

Fachleute werden auch feststellen, dass irgendwelche der obigen Prozesse zum Bilden eines dicken Oxids am Boden eines Grabens und zur IPD in dem Prozess zum Bilden irgendeines der hierin beschriebenen Transistoren mit Trench-Gate angewandt werden können. Andere Abwandlungen für diese Prozesse sind möglich. Beispielsweise in dem in Verbindung mit den 47A und 47B beschriebenen Prozess kann eine chemische oder physikalische Veränderung des Siliziums seine Oxidationsrate steigern. Gemäß einer derartigen beispielhaften Ausführungsform wird eine Halogenionenspezies, z.B. Fluor, Brom usw., unter einem Winkel von Null in das Silizium am Boden des Grabens implantiert. Die Implantation kann mit einer beispielhaften Energie von ungefähr 15 KeV oder weniger mit einer beispielhaften Dosis von größer als 1E14 (z.B. 1E15 bis 5E17) und bei einer beispielhaften Temperatur im Bereich von 900°C bis 1150°C erfolgen. In den mit Halogen implantierten Flächen am Grabenboden wächst Oxid mit einer beschleunigten Rate im Vergleich mit den Grabenseitenwänden auf.Those skilled in the art will also appreciate that any of the above processes for forming a thick oxide at the bottom of a trench and for IPD may be used in the process of forming any of the trench-gate transistors described herein. Other modifications for these processes are possible. For example, in connection with the 47A and 47B As described, a chemical or physical change in silicon may increase its rate of oxidation. According to such an exemplary embodiment, a halogen ion species, eg, fluorine, bromine, etc., is implanted at zero angle into the silicon at the bottom of the trench. The implantation can be performed with an exemplary energy of about 15 KeV or less, with an exemplary dose of greater than 1E 14 (eg 1E 15 5E 17) and at an exemplary temperature ranging from 900 ° C to 1150 ° C. In the halogen implanted areas at the trench bottom, oxide grows at an accelerated rate compared to the trench sidewalls.

Eine Anzahl von oben beschriebenen Trench-Vorrichtungen umfasst eine Grabenseitenwanddotierung zu Ladungsausgleichszwecken. Beispielsweise weisen alle in den 5B und 5C und 6 bis 9A gezeigten Ausführungsformen irgendeine Art von Grabenseitenwand-Dotierungsstruktur auf. Seitenwanddotierungstechniken sind aufgrund von den physikalischen Randbedingungen von schmalen, tiefen Gräben und/oder senkrechter Seitenwand des Grabens in gewisser Weise beschränkt. Gasförmige Quellen oder Implantierungen unter einem Winkel können verwendet werden, um die dotierten Bereiche der Grabenseitenwand zu bilden. In einer Ausführungsform benutzt eine verbesserte Dotierungstechnik für die Grabenseitenwand eine Plasmadotierungstechnologie oder eine Dotierungstechnologie mit gepulstem Plasma. Diese Technologie benutzt eine gepulste Spannung, die an den Wafer angelegt wird, der in einem Plasma von Dotiermittelionen eingeschlossen ist. Die angelegte Spannung beschleunigt die Ionen von dem Kathodenschirm in Richtung und in den Wafer. Die angelegte Spannung ist gepulst und die Dauer wird fortgesetzt, bis die gewünschte Dosis erreicht ist. Diese Technik ermöglicht ein Implantieren von vielen dieser Trench-Vorrichtungen mit anpassungsfähigen Dotierungstechniken. Zusätzlich reduziert der hohe Durchsatz dieses Prozesses die Gesamtkosten des Herstellungsprozesses.A number of trench devices described above include trench sidewall doping for charge balancing purposes. For example, all in the 5B and 5C and 6 to 9A shown embodiments on any kind of trench sidewall doping structure. Sidewall doping techniques are somewhat limited due to the physical constraints of narrow, deep trenches and / or vertical sidewall of the trench. Gaseous sources or implants at an angle may be used to form the doped regions of the trench sidewall. In one embodiment, an improved trench sidewall doping technique utilizes plasma doping technology or pulsed plasma doping technology. This technology uses a pulsed voltage applied to the wafer enclosed in a plasma of dopant ions. The applied voltage accelerates the ions from the cathode screen toward and into the wafer. The applied voltage is pulsed and the duration is continued until the desired dose is reached. This technique allows implantation of many of these trench devices with adaptive doping techniques. In addition, the high throughput of this process reduces the overall cost of the manufacturing process.

Fachleute werden feststellen, dass die Verwendung von Plasmadotierungstechnologie oder Dotierungstechnologie mit gepulstem Plasma nicht auf Graben-Ladungsausgleichsstrukturen begrenzt ist, sondern auch auf andere Strukturen angewandt werden kann, die Trench-Terminierungsstrukturen und Trench-Drain-, Source- oder Body-Verbindungen umfassen. Beispielsweise kann dieses Verfahren dazu verwendet werden, die Grabenseitenwände von Strukturen mit abgeschirmtem Graben zu dotieren, wie etwa jene, die in Verbindung mit den 4D, 4E, 5B, 5C, 6, 7, 8 und 9A beschrieben wurden. Zusätzlich kann diese Technik verwendet werden, um einen gleichmäßig dotierten Kanalbereich zu bilden. Die Eindringung des Verarmungsbereiches in den Kanalbereich (p-Wannen-Übergang), wenn die Leistungsvorrichtung in Sperrrichtung vorgespannt oder betrieben ist, wird durch die Ladungskonzentration auf beiden Seiten des Übergangs gesteuert. Wenn die Dotierungskonzentration in der Epi-Schicht hoch ist, kann eine Verarmung in dem Übergang ein Punch-Through zulassen, um die Durchbruchspannung zu begrenzen, oder eine längere Kanallänge als sie erwünscht ist, um den Ein-Widerstand niedrig zu halten, erfordern. Um die Verar mung in den Kanal zu minimieren, kann eine höhere Kanaldotierungskonzentration erforderlich sein, die bewirken kann, dass der Schwellenwert zunimmt. Da der Schwellenwert durch die Spitzenkonzentration unter der Source in einem Trench-MOSFET bestimmt wird, kann eine gleichmäßige Dotierungskonzentration in dem Kanal einen besseren Ausgleich zwischen Kanallänge und Durchbruch bereitstellen.Those skilled in the art will recognize that the use of plasma doping technology or pulsed plasma doping technology is not limited to trench charge balance structures, but may be applied to other structures including trench termination structures and trench drain, source or body interconnections. For example, this method can be used to dope the trench sidewalls of shielded trench structures, such as those used in conjunction with FIG 4D . 4E . 5B . 5C . 6 . 7 . 8th and 9A have been described. In addition, this technique can be used to form a uniformly doped channel region. Penetration of the depletion region into the channel region (p-well junction) when the power device is reverse biased or operated is controlled by the charge concentration on both sides of the junction. If the doping concentration in the epi-layer is high, depletion in the junction may allow punch-through to limit the breakdown voltage or require a longer channel length than is desired to keep the on-resistance low. To minimize depletion into the channel, a higher channel doping concentration may be required which may cause the threshold to increase. Since the threshold is determined by the peak concentration below the source in a trench MOSFET, a uniform doping concentration in the channel can provide a better balance between channel length and breakdown.

Andere Verfahren, die angewandt werden können, um eine gleichmäßigere Kanalkonzentration zu erhalten, umfassend das Bilden des Kanalübergangs unter Verwendung eines Epitaxieprozesses, unter Verwendung von Mehrfach-Energieimplantationen und anderen Techniken zum Schaffen eines abrupten Übergangs. Eine andere Technik wendet einen Ausgangswafer mit einer leicht dotierten Deckschicht an. Auf diese Weise wird Kompensation minimiert und Aufwärtsdiffusion kann begrenzt werden, um ein gleichmäßigeres Kanaldotierungsprofil zu schaffen.Other methods that may be used to obtain a more uniform channel concentration include forming the channel junction using an epitaxial growth process, using multiple energy implantation and other techniques to provide an abrupt transition. Another technique is using ei NEN output wafer with a lightly doped cover layer. In this way, compensation is minimized and upward diffusion can be limited to provide a more uniform channel doping profile.

Eine Graben-Vorrichtung kann Nutzen aus der Tatsache ziehen, dass der Schwellenwert durch die Kanaldotierungskonzentration entlang der Grabenseitenwände festgelegt wird. Ein Prozess, der eine hohe Dotierungskonzentration von den Gräben weg zulässt, während ein niedriger Schwellenwert aufrechterhalten wird, kann helfen, den Punch-Through-Mechanismus zu verhindern. Das Vorsehen der p-Wannen-Dotierung vor dem Gate-Oxidationsprozess erlaubt eine Segregation von p-leitenden Fremdstoffen der Wanne, z.B. Bor, in das Grabenoxid, um die Konzentration in dem Kanal zu verringern, wodurch der Schwellenwert vermindert wird. Wenn dies mit den obigen Techniken kombiniert wird, kann dies eine kürzere Kanallänge ohne Punch-Through ergeben.A Digging device can take advantage of the fact that the Threshold through the channel doping concentration along the Grave side walls is determined. A process that has a high doping concentration away from the trenches allows, while maintaining a low threshold can help to prevent the punch-through mechanism. The provision of the p-well doping before the gate oxidation process allows segregation of p-type impurities the tub, e.g. Boron, in the trench oxide, to the concentration in the channel, reducing the threshold. When combined with the above techniques, this can be one shorter channel length without punch-through.

Manche Leistungsanwendungen erfordern das Messen des Betrags an Strom, der durch den Leistungstransistor fließt. Dies wird typischerweise bewerkstelligt, indem ein Teil des Gesamtvorrichtungsstroms isoliert und gemessen wird, der dann dazu verwendet wird, den Gesamtstrom zu extrapolieren, der durch die Vorrichtung fließt. Der isolierte Teil des Gesamtvorrichtungsstromes fließt durch eine Strommess- oder -detektionsvorrichtung, die ein Signal erzeugt, das die Größe des isolierten Stromes angibt und das dann dazu verwendet wird, den Gesamtvorrichtungsstrom zu bestimmen. Diese Anordnung ist allgemein als Stromspiegel bekannt. Der Strom erfassende Transistor wird gewöhnlich monolithisch mit der Leistungsvorrichtung gefertigt, wobei beide Vorrichtungen ein gemeinsames Substrat (Drain) und Gate teilen. 60 ist ein vereinfachtes Diagramm eines MOSFET 6000 mit einer Strommessvorrichtung 6002. Der Strom, der durch den Haupt-MOSFET 6000 fließt, wird zwischen dem Haupttransistor und dem Strommessabschnitt 6002 proportional zu den aktiven Gebieten eines jeden aufgeteilt. Der Strom, der durch den Haupt-MOSFET 6000 fließt, wird somit berechnet, indem der Strom durch die Messvorrichtung gemessen und er dann mit dem Verhältnis der aktiven Fläche multipliziert wird.Some power applications require measuring the amount of current flowing through the power transistor. This is typically accomplished by isolating and measuring a portion of the total device current which is then used to extrapolate the total current flowing through the device. The isolated portion of the total device current flows through a current sensing or detection device which generates a signal indicative of the magnitude of the isolated current and which is then used to determine the total device current. This arrangement is commonly known as a current mirror. The current sensing transistor is typically fabricated monolithically with the power device, with both devices sharing a common substrate (drain) and gate. 60 is a simplified diagram of a MOSFET 6000 with a current measuring device 6002 , The current flowing through the main mosfet 6000 flows between the main transistor and the current measuring section 6002 divided proportionally to the active areas of each. The current flowing through the main mosfet 6000 is thus calculated by measuring the current through the measuring device and then multiplying it by the ratio of the active area.

Verschiedene Verfahren zum Isolieren der Strommessvorrichtung von der Hauptvorrichtung sind in der übertragenen US-Patentanmeldung NR. 10/315,719 mit dem Titel "Method of Isolating the Current Sense an Power Devices While Maintaining a Continuous Strip Cell" für Yedinak et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist. Ausführungsformen zum Integrieren der Messvorrichtung zusammen mit unterschiedlichen Leistungsvorrichtungen, die jene mit Ladungsausgleichsstrukturen umfassen, werden nachstehend beschrieben. Gemäß einer Ausführungsform wird in einem Leistungstransistor mit Ladungsausgleichsstrukturen und einer monolithisch integrierten Strommessvorrichtung die Strommessfläche vorzugsweise mit der gleichen kontinuierlichen MOSFET-Struktur sowie der Ladungsausgleichsstruktur gebildet. Ohne eine Kontinuität in der Ladungsausgleichsstruktur aufrecht zu erhalten, wird die Durchbruchspannung der Vorrichtung aufgrund einer Fehlanpassung in der Ladung verschlechtert, was dazu führt, dass der spannungstragende Bereich nicht vollständig verarmt wird. 61A zeigt eine beispielhafte Ausführungsform für einen Ladungsausgleichs-MOSFET 6100 mit einer planaren Gate-Struktur und einer isolierten Strommessstruktur 6115. In dieser Ausführungsform umfasst die Ladungsausgleichsstruktur Säulen 6126 entgegengesetzter Leitfähigkeit (in diesem Beispiel p-leitend), die innerhalb eines (n-leitenden) Driftbereichs 6104 gebildet sind. Die p-leitenden Säulen 6126 können beispielsweise als dotierte Polysilizium- oder epi-gefüllte Gräben gebildet sein. Wie es in 61A gezeigt ist, behalten die Ladungsausgleichsstrukturen die Kontinuität unter der Strommessstruktur 6115. Das Messanschlussflächenmetall 6113, das die Fläche der Oberfläche der Strommessvorrichtung 6115 bedeckt, ist von dem Source-Metall 6116 durch den dielektrischen Bereich 6117 getrennt. Es ist zu verstehen, dass Strommessvorrichtungen mit ähnlichen Strukturen mit irgendeiner der anderen hierin beschriebenen Leistungsvorrichtungen integriert werden können. Beispielsweise zeigt 61B ein Beispiel davon, wie eine Strommessvorrichtung mit einem Trench-MOSFET mit abgeschirmtem Gate integriert sein kann, wobei ein Ladungsausgleich erhalten werden kann, indem die Tiefe des Grabens eingestellt und das Abschirm-Poly innerhalb des Grabens vorgespannt wird.Various methods for isolating the current measuring device from the main device are disclosed in U.S. Patent No. 5,376,874 US patent application no. 10 / 315.719 entitled "Method of Isolating the Current Sense on Power Devices While Maintaining a Continuous Strip Cell" for Yedinak et al. , the disclosure of which is fully incorporated herein by reference. Embodiments for integrating the measurement device together with different power devices including those having charge balance structures will be described below. According to one embodiment, in a power transistor with charge compensation structures and a monolithically integrated current measuring device, the current measuring surface is preferably formed with the same continuous MOSFET structure and the charge compensation structure. Without maintaining continuity in the charge balance structure, the breakdown voltage of the device is degraded due to mismatch in the charge, resulting in that the voltage carrying region is not completely depleted. 61A shows an exemplary embodiment for a charge balance MOSFET 6100 with a planar gate structure and an isolated current measuring structure 6115 , In this embodiment, the charge balance structure comprises pillars 6126 of opposite conductivity (p-type in this example) within an (n-type) drift region 6104 are formed. The p-type columns 6126 For example, they may be formed as doped polysilicon or epi-filled trenches. As it is in 61A is shown, the charge balancing structures maintain continuity under the current sensing structure 6115 , The measuring pad metal 6113 , which is the area of the surface of the current measuring device 6115 covered, is from the source metal 6116 through the dielectric region 6117 separated. It is to be understood that current measuring devices having similar structures can be integrated with any of the other power devices described herein. For example, shows 61B an example of how a current sensing device may be integrated with a shielded gate trench MOSFET, wherein charge balance may be obtained by adjusting the depth of the trench and biasing the shielding poly within the trench.

Es gibt eine Anzahl von Leistungsanwendungen, bei denen es erwünscht ist, Dioden auf dem gleichen Chip wie der Leistungstransistor zu integrieren. Derartige Anwendungen umfassen eine Temperaturmessung, einen Schutz vor elektrostatischer Entladung (ESD), aktives Klemmen und Spannungsteilung, neben anderen. Zur Temperaturmessung werden beispielsweise ein oder mehrere in Reihe geschaltete Dioden monolithisch mit dem Leistungstransistor integriert, wobei die Anoden- und Kathodenanschlüsse der Diode heraus zu separaten Bond-Pads geführt werden, oder mit monolithischen Steuerschaltkreiskomponenten, die leitende Verbindungen verwenden, verbunden werden. Die Temperatur wird durch die Änderung der Spannung (Vf) in Durchlassrichtung der Diode (oder Dioden) gemessen. Beispielsweise mit einer geeigneten Verbindung mit dem Gate-Anschluss des Leistungstransistors wird die Gate-Spannung, wenn das Vf der Diode mit der Temperatur abfällt, heruntergezogen, was den Strom, der durch die Vorrichtung fließt, verringert, bis die gewünschte Temperatur erreicht ist.There are a number of power applications where it is desired to integrate diodes on the same chip as the power transistor. Such applications include temperature measurement, electrostatic discharge (ESD) protection, active clamping and voltage division, among others. For temperature measurement, for example, one or more series-connected diodes are monolithically integrated with the power transistor, with the anode and cathode terminals of the diode being routed out to separate bond pads, or connected to monolithic control circuit components using conductive connections. The temperature is measured by the change in the voltage (Vf) in the forward direction of the diode (or diodes). For example, with an appropriate connection to the gate terminal of the power transistor, when the Vf of the diode drops with temperature, the gate voltage is pulled down, causing the gate voltage to drop Current flowing through the device decreases until the desired temperature is reached.

62A zeigt eine beispielhafte Ausführungsform für einen MOSFET 6200A mit Reihen-Temperaturmessdioden. Der MOSFET 6200A umfasst eine Diodenstruktur 6215, bei der dotiertes Polysilizium mit abwechselnder Leitfähigkeit drei Reihen-Temperaturmessdioden bildet. In dieser veranschaulichenden Ausführungsform wendet der MOSFET-Abschnitt der Vorrichtung 6200A p-leitende, epi- gefüllte Ladungsausgleichsgräben an, die Bereiche entgegengesetzter Leitfähigkeit innerhalb eines n-leitenden Epi-Driftbereichs 6204 bilden. Wie es gezeigt ist, behält die Ladungsausgleichsstruktur vorzugsweise eine Kontinuität unter der Temperaturmessdiodenstruktur 6215. Die Diodenstruktur ist oben auf einer Felddielektrikum-(Oxid-)Schicht 6219 oben auf der Oberfläche des Siliziums gebildet. Ein p-leitender Übergangsisolationsbereich 6221 kann wahlweise unter die Dielektrikumschicht 6219 diffundiert sein. Eine Vorrichtung 6200B ohne diesen p-leitenden Übergang ist in 62B gezeigt. Um sicherzustellen, dass Reihen-Dioden, die in Durchlassrichtung vorgespannt sind, erhalten werden, wird ein Kurzschlussmetall 6223 verwendet, um die P/N+ Übergänge kurzzuschließen, die in Sperrrichtung vorgespannt sind. In einer Ausführungsform wird p+ implantiert und über die Übergänge hinweg diffundiert, um eine N+/P/P+/N+ Struktur zu bilden, wobei p+ unter Kurzschlussmetallen 6223 erscheint, um den ohmschen Kontakt zu erhalten. Für die entgegengesetzte Polarität kann N+ ebenfalls über den N/P+ Übergang diffundiert werden, um eine P+/N/N+/P+ Struktur zu bilden. Fachleute werden wieder feststellen, dass diese Art von Temperaturmessdiodenstruktur in irgendeiner der vorhergehenden Leistungsvorrichtungen in Kombination mit vielen anderen hierin beschriebenen Merkmalen angewandt werden kann. 62C zeigt beispielsweise einen MOSFET 6200C mit einer Struktur mit abgeschirmtem Trench-Gate, bei der das Abschirm-Poly zum Ladungsausgleich verwendet werden kann. 62A shows an exemplary embodiment for a MOSFET 6200A with series temperature measuring diodes. The MOSFET 6200A includes a diode structure 6215 in which doped polysilicon with alternating conductivity forms three series temperature measuring diodes. In this illustrative embodiment, the MOSFET portion of the device applies 6200A p-type, epitope-filled trenches, the regions of opposite conductivity within an n-type epi-drift region 6204 form. As shown, the charge balance structure preferably maintains continuity below the temperature sensing diode structure 6215 , The diode structure is on top of a field dielectric (oxide) layer 6219 formed on top of the surface of the silicon. A p-type junction isolation region 6221 optionally under the dielectric layer 6219 be diffused. A device 6200B without this p-type transition is in 62B shown. To ensure that series diodes which are forward biased are obtained, a short-circuit metal is obtained 6223 used to short the P / N + transitions that are reverse biased. In one embodiment, p + is implanted and diffused across the junctions to form an N + / P / P + / N + structure, with p + among shorting metals 6223 appears to receive the ohmic contact. For the opposite polarity, N + can also be diffused across the N / P + junction to form a P + / N / N + / P + structure. Those skilled in the art will recognize again that this type of temperature sensing diode structure can be used in any of the foregoing power devices in combination with many other features described herein. 62C shows for example a MOSFET 6200C with a screened trench gate structure that allows the shielding poly to be used for charge balancing.

In einer anderen Ausführungsform wird durch Anwenden ähnlicher Isolationstechniken, wie sie in Vorrichtung 6200 für Temperaturmessdioden gezeigt sind, ein asymmetrischer ESD-Schutz implementiert. Für ESD-Schutzzwecke wird ein Ende der Diodenstruktur elektrisch mit dem Source-Anschluss und das andere Ende mit dem Gate-Anschluss der Vorrichtung verbunden. Alternativ wird ein symmetrischer ESD-Schutz erhalten, indem N+/P/N+ Übergänge Rückseite an Rückseite kurzgeschlossen werden, wie es in den 63A und 63B gezeigt ist. Der in 63A gezeigte beispielhafte MOSFET 6300A wendet eine planare Gate-Struktur an und benutzt Säulen entgegengesetzter Leitfähigkeit zum Ladungsausgleich, wohingegen der in 63B gezeigte beispielhafte MOSFET 6300B eine Trench-Gate-Vorrichtung mit einer abgeschirmten Gate-Struktur ist.In another embodiment, by employing similar isolation techniques as used in apparatus 6200 for temperature sensing diodes, asymmetric ESD protection is implemented. For ESD protection purposes, one end of the diode structure is electrically connected to the source terminal and the other end to the gate terminal of the device. Alternatively, symmetric ESD protection is obtained by short-circuiting N + / P / N + junctions back to back, as shown in the 63A and 63B is shown. The in 63A shown exemplary MOSFET 6300a uses a planar gate structure and uses columns of opposite conductivity to charge balance, whereas in 63B shown exemplary MOSFET 6300B a trench gate device with a shielded gate structure.

Um Ungleichmäßigkeiten im Ladungsausgleich zu verhindern, ist die Ladungsausgleichsstruktur unter dem Gate-Pad-Metall und irgendwelchen anderen Steuerelementanschlussflächen fortgesetzt.Around irregularities in charge balance, is the charge balance structure continued under the gate pad metal and any other control pads.

Beispielhafte ESD-Schutzschaltkreise sind in den 64A bis 64D gezeigt, wobei die Hauptvorrichtung, deren Gate durch die oben beschriebenen Diodenstrukturen geschützt ist, irgendeine der hierin beschriebenen Leistungsvorrichtungen sein kann, die irgendeine der Ladungsausgleichstechniken oder andere Techniken verwendet. 64A zeigt ein vereinfachtes Diagramm für einen asymmetrischen isolierten Poly-Dioden-ESD-Schutz, wohingegen 64B einen normalen Rückseite-an-Rückseite-isolierten Poly-Dioden-ESD-Schutzschaltkreis zeigt. Der in 64C gezeigte ESD-Schutzschaltkreis verwendet einen NPN-Transistor für ein BVcer-Snap-Back. Das Subscript "cer" in BVcer bezieht sich auf einen Bipolar-Transistor mit einem in Sperrrichtung vorgespannten Kollektor-Emitter-Übergang, bei dem eine Verbindung mit der Basis einen Widerstand verwendet, um den Basisstrom zu steuern. Ein niedriger Widerstand bewirkt, dass der größte Teil des Emitterstroms durch die Basis entfernt wird, wobei verhindert wird, dass der Emitter-Basis-Übergang einschaltet, das heißt Minoritätsladungsträger zurück in den Kollektor injiziert werden. Der Einschaltzustand kann durch den Widerstandswert eingestellt werden. Wenn Ladungsträger zurück in den Kollektor injiziert werden, kann die zu tragende Spannung zwischen dem Emitter und dem Kollektor vermindert werden – ein Phänomen, das als "Snap-Back" bezeichnet wird. Der Strom, bei dem das BVcer-Snap-Back ausgelöst wird, kann festgelegt werden, indem der Wert des Basis-Emitter-Widerstandes RBE eingestellt wird. 64D zeigt einen ESD-Schutzschaltkreis, der einen siliziumgesteuerten Gleichrichter oder SCR und eine Diode verwendet, wie es gezeigt ist. Indem eine Gate-Kathoden-Kurzschlussstruktur verwendet wird, kann der Auslösestrom gesteuert werden. Die Diodendurchbruchspannung kann verwendet werden, um die Spannung, bei der der SCR umschaltet, zu verschieben. Die monolithische Diodenstruktur, wie sie oben beschrieben ist, kann in jedem von diesen und anderen ESD-Schutzschaltkreisen angewandt werden.Exemplary ESD protection circuits are in the 64A to 64D wherein the main device, the gate of which is protected by the above-described diode structures, may be any of the power devices described herein using any of the charge balance techniques or other techniques. 64A shows a simplified diagram for asymmetric isolated poly-diode ESD protection, whereas 64B shows a normal back-to-back isolated poly-diode ESD protection circuit. The in 64C shown ESD protection circuit uses an NPN transistor for a BV cer -Snap-back. The subscript "cer" in BV cer refers to a bipolar transistor having a reverse biased collector-emitter junction in which a connection to the base uses a resistor to drive the base current. A low resistance causes most of the emitter current to be removed by the base, preventing the emitter-base junction from turning on, that is, injecting minority carriers back into the collector. The on state can be set by the resistance value. When charge carriers are injected back into the collector, the voltage to be carried between the emitter and the collector can be reduced - a phenomenon called "snap-back". The current at which the BV cer snap-back is triggered can be set by adjusting the value of the base-emitter resistor R BE . 64D shows an ESD protection circuit using a silicon controlled rectifier or SCR and a diode as shown. By using a gate-to-cathode short circuit structure, the tripping current can be controlled. The diode breakdown voltage can be used to shift the voltage at which the SCR switches. The monolithic diode structure as described above can be applied to any of these and other ESD protection circuits.

Bei manchen Leistungsanwendungen ist eine wichtige Leistungskennlinie einer Leistungsschaltvorrichtung ihr Ersatzreihenwiderstand oder ESR (equivalent series resistance), der ein Maß der Impedanz des Schaltanschlusses oder Gates ist. Beispielsweise in synchronen Tiefsitzstellern, die Leistungs-MOSFETs verwenden, hilft ein niedrigeres ESR, Schaltverluste zu vermindern. Im Fall von Trench-Gate-MOSFETs wird deren Gate-ESR zum großen Teil durch die Abmessungen der mit Polysilizium gefüllten Gräben bestimmt. Die Länge der Gate-Gräben kann beispielsweise durch Packungseinschränkungen begrenzt werden, wie etwa die minimale Größe des Drahtbondpads. Es ist bekannt, dass ein Aufbringen eines Silizidfilms auf Polysilizium den Widerstand des Gates senkt. Das Implementieren eines silizierten Polys in Trench-MOSFETs stellt jedoch eine Anzahl von Herausforderungen. In typischen planaren, diskreten MOS-Strukturen kann das Gate-Poly siliziert werden, nachdem die Übergänge implantiert und auf ihre jeweiligen Tiefen hineingetrieben worden sind. Für Trench-Gate-Vorrichtungen, bei denen das Gate-Poly eingelassen ist, wird das Aufbringen eines Silizids komplizierter. Die Verwendung eines herkömmlichen Silizids begrenzt die maximale Temperatur, der ein Wafer einer Nach-Silizidbehandlung ausgesetzt werden kann, auf ungefähr weniger als 900°C. Dies stellt eine signifikante Einschränkung beim Stadium des Fertigungsprozesses dar, wenn Diffusionsbereiche, wie etwa Sourcen, Drains und Wannen gebildet werden. Das typischste Metall, das für Silizide verwendet wird, ist Titan. Andere Metalle, wie etwa Wolfram, Tantal, Kobalt und Platin können ebenfalls verwendet werden, was eine Nach-Silizidbehandlung mit höherem Wärmebudget zulässt, was wiederum eine größere Verarbeitungsbreite bietet. Der Gate-ESR kann auch durch verschiedene Layouttechniken verringert werden.In some power applications, an important performance characteristic of a power switching device is its equivalent series resistance (ESR), which is a measure of the impedance of the switching port or gate. For example, in low-speed synchronous actuators using power MOSFETs, a lower ESR helps reduce switching losses. In the case of trench gate MOSFETs, their gate ESR becomes the largely determined by the dimensions of the polysilicon-filled trenches. The length of the gate trenches may be limited, for example, by package constraints, such as the minimum size of the wire bonding pad. It is known that depositing a silicide film on polysilicon lowers the resistance of the gate. However, implementing a siliconized polys in trench MOSFETs presents a number of challenges. In typical planar, discrete MOS structures, the gate poly can be silicated after the junctions have been implanted and driven into their respective depths. For trench gate devices in which the gate poly is embedded, the application of a silicide becomes more complicated. The use of a conventional silicide limits the maximum temperature that a wafer can be subjected to post-silicide treatment to approximately less than 900 ° C. This represents a significant limitation on the stage of the manufacturing process when forming diffusion regions such as sources, drains, and wells. The most typical metal used for silicides is titanium. Other metals such as tungsten, tantalum, cobalt, and platinum may also be used, allowing post-silicide treatment with a higher heat budget, which in turn provides more processing latitude. The gate ESR can also be reduced by various layout techniques.

Nachstehend sind verschiedene Ausführungsformen zum Bilden von Leistungsschaltvorrichtungen mit Ladungsausgleich und niedrigerem ESR beschrieben. In einer in 65 gezeigten Ausführungsform umfasst ein Prozess 6500 das Bilden von Gräben mit einer unteren Elektrode, die an einem unteren Abschnitt des Grabens zu Abschirmungs- und/oder Ladungsausgleichszwecken gebildet ist (Schritt 6502). Dem folgt ein Abscheiden und Ätzen einer IPD-Schicht (Schritt 6504). Die IPD-Schicht kann durch bekannte Prozesse gebildet werden. Alterna tiv kann irgendeiner der oben in Verbindung mit den 45 bis 50 beschriebenen Prozessen zur Bildung der IPD-Schicht verwendet werden. Als Nächstes wird eine obere Elektrode oder ein Gate-Poly unter Verwendung bekannter Prozesse bei Schritt 6506 abgeschieden und geätzt. Dem folgt ein Implantieren und Eintreiben der Wannen- und Source-Bereiche (Schritt 6508). Nach Schritt 6508 wird Silizid auf das Gate-Poly bei Schritt 6510 aufgebracht. Dem folgt anschließend eine Abscheidung und Planarisierung eines Dielektrikums bei Schritt 6512. In einer Abwandlung dieses Prozesses wird Schritt 6512, bei dem das dielektrische Feld abgeschieden und planarisiert wird, zuerst durchgeführt, und anschließend werden Kontaktlöcher geöffnet, um die Source/den Body und das Gate zu erreichen, wonach Silizidkontakte gebildet werden. Diese beiden Ausführungsformen beruhen darauf, dass der starke Body-Implantationsbereich durch ein Ausheilen bei niedriger Temperatur aktiviert wird, die niedriger ist als der Silizidfilmübergangspunkt.Various embodiments for forming charge balance and lower ESR power switching devices are described below. In an in 65 embodiment shown includes a process 6500 forming trenches with a lower electrode formed at a lower portion of the trench for shielding and / or charge balancing purposes (step 6502 ). This is followed by deposition and etching of an IPD layer (step 6504 ). The IPD layer can be formed by known processes. Alternatively, any of the above may be associated with the 45 to 50 described processes for forming the IPD layer. Next, an upper electrode or a gate poly will be used, using known processes 6506 deposited and etched. This is followed by implanting and driving in the well and source regions (step 6508 ). After step 6508 silicide is going to step on the gate poly 6510 applied. This is followed by deposition and planarization of a dielectric at step 6512 , In a modification of this process will step 6512 in which the dielectric field is deposited and planarized is performed first, and then contact holes are opened to reach the source / body and the gate, after which silicide contacts are formed. Both of these embodiments are based on activating the strong body implantation area by annealing at low temperature, which is lower than the silicide film transition point.

In einer anderen Ausführungsform wird das Poly-Gate durch ein Metall-Gate ersetzt. Gemäß dieser Ausführungsform wird das Metall-Gate durch Abscheiden von z.B. Ti unter Verwendung einer kollimierten Quelle gebildet, um die Füllfähigkeit in einer Trench-Struktur zu verbessern. Nach dem Aufbringen des Metall-Gates und sobald die Übergänge implantiert und eingetrieben worden sind, umfassen Wahlmöglichkeiten für Dielektrika HDP und TEOS, um das Gate von den Source/Body-Kontakten zu isolieren. In alternativen Ausführungsformen wird ein Damascene, oder Doppel-Damascene-Ansatz mit verschiedenen Wahlmöglichkeiten für Metall von Aluminium- bis Kupfer-Deckmetallen verwendet, um den Gate-Anschluss zu bilden.In another embodiment the poly gate is replaced by a metal gate. According to this embodiment For example, the metal gate is deposited by depositing e.g. Ti using a collimated source formed to fill in a trench structure to improve. After applying the metal gate and as soon as the transitions implanted and driven in, include choices for dielectrics HDP and TEOS to isolate the gate from the source / body contacts. In alternative embodiments will be a damascene, or double damascene approach with different choices for metal from aluminum to copper cover metals used to connect the gate to build.

Das Layout des Gate-Leiters kann auch den Gate-ESR und die gesamte Schaltgeschwindigkeit der Vorrichtung beeinflussen. In einer anderen in den 66A und 66B gezeigten Ausführungsform kombiniert eine Layouttechnik rechtwinklige silizierte Oberflächen-Poly-Streifen mit einem eingelassenen Trench-Poly, um den Gate-ESR zu vermindern. In 66A ist eine stark vereinfachte Vorrichtungsstruktur 6600 gezeigt, bei der sich eine silizidbeschichtete Poly-Leitung 6604 entlang der Oberfläche des Siliziums rechtwinklig zu den Trench-Streifen 6602 erstreckt. 66B veranschaulicht eine vereinfachte Querschnittsansicht der Vorrichtung 6600 entlang der Achse AA'. Eine silizierte Poly-Leitung 6604 kontaktiert das Gate-Poly an Schnittpunkten mit Gräben. Mehrfache silizierte Poly-Leitungen 6604 können sich oben auf der Siliziumoberfläche erstrecken, um den spezifischen Widerstand der Gate-Elektrode zu verringern. Diese und andere Layouttechniken, die beispielsweise durch Prozesse mit zwei oder mehr Verbindungsschichten möglich gemacht werden, können angewandt werden, um den Gate-ESR in irgendeiner der hierin beschriebenen Trench-Gate-Vorrichtungen zu verbessern.The layout of the gate conductor may also affect the gate ESR and the overall switching speed of the device. In another in the 66A and 66B As shown, a layout technique combines right-angled silicated surface poly strips with a recessed trench poly to reduce the gate ESR. In 66A is a greatly simplified device structure 6600 shown in which a silicide-coated poly-line 6604 along the surface of the silicon at right angles to the trench stripes 6602 extends. 66B illustrates a simplified cross-sectional view of the device 6600 along the axis AA '. A silicated poly pipe 6604 contacts the gate poly at intersections with trenches. Multiple silicided poly conduits 6604 may extend on top of the silicon surface to reduce the resistivity of the gate electrode. These and other layout techniques, made possible, for example, by processes with two or more interconnect layers, may be used to enhance the gate ESR in any of the trench gate devices described herein.

SchaltkreisanwendungenCircuit applications

Mit der drastischen Reduktion des Ein-Widerstandes der Vorrichtung, wie sie beispielsweise durch die verschiedenen hierin beschriebenen Vorrichtungen und Verarbeitungstechniken geschaffen wird, kann die Chipfläche, die von der Leistungsvorrichtung eingenommen wird, verringert werden. Infolgedessen wird eine monolithische Integration dieser Hochspannungsvorrichtungen mit einer Niederspannungs-Logik- und Steuerschaltung praktikabler. In typischen Schaltkreisanwendungen umfassen diese Funktionen, die auf demselben Chip wie der Leistungstransistor integriert werden können, eine Leistungssteuerungs-, Mess-, Schutz- und Schnittstellenschaltung. Eine wichtige Erwägung bei der monolithischen Integration von Leistungsvorrichtungen mit anderer Schaltung ist die Technik, die verwendet wird, um die Hochspannungs-Leistungsvorrichtungen vor der Niederspannungs-Logik- oder Steuerschaltung elektrisch zu isolieren. Es gibt eine Anzahl von bekannten Ansätzen, um dies zu erzielen, die eine Übergangsisolation, eine dielektrische Isolation, Silizium-auf-Isolator und dergleichen umfassen.With the drastic reduction in on-resistance of the device, such as provided by the various devices and processing techniques described herein, the chip area occupied by the power device can be reduced. As a result, monolithic integration of these high voltage devices with a low voltage logic and control circuit becomes more practical. In typical circuit applications, these functions, which can be integrated on the same chip as the power transistor, include power control, measurement, protection, and interface circuitry. An important consideration in the monolithi The integration of power devices with other circuitry is the technique used to electrically isolate the high voltage power devices from the low voltage logic or control circuitry. There are a number of known approaches to achieving this, including junction isolation, dielectric isolation, silicon on insulator, and the like.

Nachstehend wird eine Anzahl von Schaltkreisanwendungen für ein Leistungsschalten beschrieben, wobei die verschiedenen Schaltungsbauelemente auf dem gleichen Chip bis zu variierenden Graden integriert sein können. 67 zeigt einen synchronen Tiefsetzsteller (DC-DC-Wandler), der Niederspannungsvorrichtungen erfordert. In dieser Schaltung ist n-Kanal-MOSFET Q1, der üblicher weise als der "highseitige Schalter" bezeichnet wird, derart konstruiert, dass er einen moderat niedrigen Ein-Widerstand, aber eine schnelle Schaltgeschwindigkeit aufweist, um die Leistungsverluste zu minimieren. MOSFET Q2, der üblicherweise als der lowseitige Schalter bezeichnet wird, ist derart konstruiert, dass er einen sehr niedrigen Ein-Widerstand und eine moderat hohe Schaltgeschwindigkeit aufweist. 68 zeigt einen anderen DC-DC-Wandler, der für Mittel- bis Hochspannungsvorrichtungen geeignet ist. In diesem Schaltkreis zeigt die Hauptschaltvorrichtung Qa eine schnelle Schaltgeschwindigkeit und eine hohe Blockierspannung. Da dieser Schaltkreis einen Transformator verwendet, fließt ein niedriger Strom durch den Transistor Qa, der zulässt, dass er einen moderat niedrigen Ein-Widerstand aufweist. Für den synchronen Gleichrichter Qs kann ein MOSFET mit niedrigem bis sehr niedrigem Ein-Widerstand, schneller Schaltgeschwindigkeit, sehr niedriger Rückwärts-Erholungsladung und niedriger Zwischenelektrodenkapazität verwendet werden. Andere Ausführungsformen und Verbesserungen an derartigen DC-DC-Wandlern sind ausführlich in der übertragenen U.S. Patentanmeldung Nr. 10/222,481 (Aktenzeichen des Anwalts 18865-91-1/17732-51430) mit dem Titel "Method and Circuit for Reducing Losses in DC-DC Converters" von Elbanhawy beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.Hereinafter, a number of circuit applications for power switching will be described wherein the various circuit devices may be integrated on the same chip to varying degrees. 67 shows a synchronous buck converter (DC-DC converter), which requires low-voltage devices. In this circuit, n-channel MOSFET Q1, commonly referred to as the "high side switch", is designed to have a moderately low on-resistance but fast switching speed to minimize power losses. MOSFET Q2, commonly referred to as the low-side switch, is designed to have a very low on-resistance and a moderately high switching speed. 68 shows another DC-DC converter suitable for medium to high voltage devices. In this circuit, the main switching device Qa shows a fast switching speed and a high blocking voltage. Since this circuit uses a transformer, a low current flows through the transistor Qa, allowing it to have a moderately low on-resistance. For the synchronous rectifier Qs, a MOSFET having low to very low on-resistance, fast switching speed, very low reverse recovery charge, and low inter-electrode capacitance can be used. Other embodiments and enhancements to such DC-DC converters are described in detail in U.S. Patent No. 5,376,866 U.S. Patent Application No. 10 / 222,481 (Attorney Docket No. 18865-91-1 / 17732-51430) entitled "Method and Circuit for Reducing Losses in DC-DC Converters" by Elbanhawy, the disclosure of which is hereby fully incorporated by reference.

Eine jede der oben beschriebenen verschiedenen Leistungsvorrichtungsstrukturen kann verwendet werden, um die MOSFETs in Wandlerschaltkreisen der 67 und 68 zu implementieren. Der Doppel-Gate-MOSFET von dem in 4A gezeigten Typ ist beispielsweise eine Art von Vorrichtung, die besondere Vorteile bietet, wenn sie beim Implementieren von synchronen Tiefsetzstellern verwendet wird. In einer Ausführungsform zieht ein spezielles Ansteuerungsschema Nutzen aus all den Merkmalen, die von dem Doppel-Gate-MOSFET geboten werden. Ein Beispiel dieser Ausführungsform ist in 69 gezeigt, wobei ein erster Gate-Anschluss G2 des highseitigen MOSFET Q1 ein Potential aufweist, das durch den Schaltkreis bestimmt ist, der aus Diode D1, Widerständen R1 und R2 und Kondensator C1 hergestellt ist. Das feste Potential an Gate-Elektrode G2 von Q1 kann für das beste Qgd eingestellt werden, um die Schaltzeit des Transistors zu optimieren. Der zweite Gate-Anschluss G1 des highseiti gen Schalttransistors Q1 empfängt das normale Gate-Ansteuerungssignal von einem pulsweitenmodulierten (PWM) Controller/Treiber (nicht gezeigt). Die zwei Gate-Elektroden des lowseitigen Schalttransistors Q2 werden ähnlich angesteuert, wie es gezeigt ist.Any of the various power device structures described above may be used to package the MOSFETs in converter circuits 67 and 68 to implement. The double gate MOSFET of the in 4A For example, the type shown is one type of device that provides particular advantages when used in implementing synchronous buck converters. In one embodiment, a particular drive scheme benefits from all the features offered by the dual gate MOSFET. An example of this embodiment is in 69 1, wherein a first gate terminal G2 of the high side MOSFET Q1 has a potential determined by the circuit made up of diode D1, resistors R1 and R2, and capacitor C1. The fixed potential at gate G2 of Q1 can be set for the best Qgd to optimize the switching time of the transistor. The second gate terminal G1 of the high side switching transistor Q1 receives the normal gate drive signal from a pulse width modulated (PWM) controller / driver (not shown). The two gate electrodes of the low side switching transistor Q2 are similarly driven as shown.

In einer alternativen Ausführungsform, von der ein Beispiel in 70A gezeigt ist, werden beide Gate-Elektroden des highseitigen Schalters separat angesteuert, um das Leistungsvermögen des Schaltkreises weiter zu optimieren. Gemäß dieser Ausführungsform treiben unterschiedliche Wellenformen die Gate-Anschlüsse G1 und G2 des highseitigen Schalters Q1, um die beste Schaltgeschwindigkeit während der Übergänge und den besten Ein-Widerstand RDSon während des Rests des Zyklus zu erzielen. In dem gezeigten Beispiel liefert eine Spannung Va von ungefähr 5 Volt während des Schaltens eine sehr gute Qgd an das Gate des highseitigen Schalters Q1, was zu einer hohen Schaltgeschwindigkeit führt, aber RDSon vor und nach den Übergängen td1 und td2 befindet sich nicht an seinem niedrigen Wert. Dies beeinflusst jedoch nicht die Arbeitsweise des Schaltkreises nachteilig, das während des Schaltens RDSon kein signifikanter Verlustbeiträger ist. Um den niedrigsten RDSon während des Rests der Impulsdauer sicherzustellen, wird das Potential Vgl an Gate-Anschluss G2 auf eine zweite Spannung Vb, die höher ist als Va, während des Zeitraums tp gesteuert, wie es in dem Zeitablaufdiagramm von 70B gezeigt ist. Dieses Ansteuerungsschema ergibt den optimalen Wirkungsgrad. Abwandlungen dieser Ansteuerungsschemata sind ausführlich in der übertragenen U.S. Patentanmeldung Nr. 10/686,859 (Aktenzeichen des Anwalts 17732-66930) mit dem Titel "Driver for Dual Gate MOSFETs" von Elbanhawy beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.In an alternative embodiment, an example of which is shown in FIG 70A is shown, both gate electrodes of the high-side switch are separately driven in order to further optimize the performance of the circuit. According to this embodiment, different waveforms drive the gate terminals G1 and G2 of the high side switch Q1 to achieve the best switching speed during the transitions and the best on resistance R DSon during the remainder of the cycle. In the example shown, a voltage Va of about 5 volts during switching provides a very good Qgd to the gate of the high side switch Q1, resulting in a high switching speed, but R DSon before and after the transitions td1 and td2 is not at its low value. However, this does not adversely affect the operation of the circuit, which is not a significant loss contributor during switching R DSon . To ensure the lowest R DSon during the remainder of the pulse duration, the potential at See gate terminal G2 is at a second voltage Vb which is higher than Va, controlled during the time period t p, as shown in the timing chart of 70B is shown. This drive scheme gives the optimum efficiency. Variations of these driving schemes are extensively translated in the US Patent Application No. 10 / 686,859 (Attorney Docket No. 17732-66930) entitled "Driver for Dual Gate MOSFETs" by Elbanhawy, the disclosure of which is hereby fully incorporated by reference.

Verpackungstechnologienpackaging technologies

Eine wichtige Erwägung für alle Leistungshalbleitervorrichtungen ist das Gehäuse oder Package, das dazu verwendet wird, die Vorrichtung mit dem Schaltkreis zu verbinden. Der Halbleiter-Chip wird typischerweise an einer Metallanschlussfläche unter Verwendung von entweder Metallverbindungsschichten, wie etwa Lot oder metallgefüllten Epoxydklebstoffen befestigt. Drähte werden üblicherweise mit der oberen Oberfläche des Chips gebondet und dann an Leiter, die durch den vergossenen Körper vorragen. Die Anordnung wird dann an einer Leiterplatte montiert. Das Gehäuse stellt sowohl elektrische als auch thermische Verbindungen zwischen dem Halbleiter-Chip und dem elektronischen System und seiner Umgebung bereit. Niedriger parasitäre Widerstand, Kapazität und Induktivität sind erwünschte elektrische Merkmale für das Gehäuse, die eine bessere Schnittstelle mit dem Chip ermöglichen.An important consideration for all power semiconductor devices is the package used to connect the device to the circuit. The semiconductor chip is typically attached to a metal pad using either metal interconnect layers, such as solder or metal-filled epoxy adhesives. Wires are usually bonded to the top surface of the chip and then to conductors passing through the molded body protrude. The assembly is then mounted on a circuit board. The housing provides both electrical and thermal connections between the semiconductor chip and the electronic system and its environment. Low parasitic resistance, capacitance, and inductance are desirable electrical features for the package that allow a better interface with the chip.

Es sind Verbesserungen an der Verpackungstechnologie vorgeschlagen worden, die einen Fokus auf das Verringern des Widerstandes und der Induktivität in dem Package legen. In bestimmten Verpackungstechnologien sind Lötkugeln oder Kupfererhebung auf der relativ dünnen (z.B. 2–5 μm) Metalloberfläche des Chips verteilt. Durch Verteilen der Metallanschlüsse auf der Metalloberfläche mit großer Fläche wird der Stromweg in dem Metall kürzer eingerichtet und der Metallwiderstand verringert. Wenn die mit Höckern versehene Seite des Chips mit einem Kupfer-Trägerstreifen oder mit den Kupferleiterbahnen auf einer Leiterplatte verbunden wird, ist der Widerstand der Leistungsvorrichtung in Vergleich mit einer drahtgebondeten Lösung verringert.It Improvements to the packaging technology are proposed which have a focus on reducing drag and the inductance in the package. In certain packaging technologies are solder balls or copper bump on the relatively thin (e.g., 2-5 μm) metal surface of the Distributed chips. By distributing the metal connections on the metal surface with large area becomes the current path in the metal shorter set up and the metal resistance is reduced. If the bumped Side of the chip with a copper carrier strip or with the copper conductors on a circuit board is the resistance of the power device reduced in comparison with a wired solution.

Die 71 und 72 veranschaulichen vereinfachte Querschnittsansichten von vergossenen bzw. nicht vergossenen Packages, die Lötkugeln oder Kupfervorsprünge verwenden, die Trägerstreifen mit der Metalloberfläche des Chips verbinden. Ein vergossenes Package 7100, wie es in 71 gezeigt ist, umfasst einen Trägerstreifen 7106, der mit einer ersten Seite eines Chips 7102 über Lötkugeln oder Kupfervorsprünge 7104 verbunden ist. Die zweite Seite des Chips 7102, die von dem Trägerstreifen 7106 weg gewandt ist, ist durch ein Vergussmaterial 7108 hindurch freigelegt. Bei typischen vertikalen Leistungstransistoren bildet die zweite Seite des Chips den Drain-Anschluss. Die zweite Seite des Chips kann eine direkte elektrische Verbindung mit einer Pad-Fläche auf der Leiterplatte bilden, wodurch eine thermische und elektrische Strecke mit niedrigem Widerstand für den Chip bereitgestellt wird. Diese Art von Package und Abwandlungen davon sind ausführlicher in der übertragenen U.S. Patentanmeldung Nr. 10/607,633 (Aktenzeichen des Anwalts 18865-42-1/17732-1342) mit dem Titel "Flip Chip in Leaded Molded Package and Method of Manufacture Thereof" von Joshi et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist.The 71 and 72 illustrate simplified cross-sectional views of potted packages using solder balls or copper tabs connecting carrier tabs to the metal surface of the chip. A shed package 7100 as it is in 71 shown comprises a carrier strip 7106 that with a first side of a chip 7102 over solder balls or copper protrusions 7104 connected is. The second side of the chip 7102 coming from the carrier strip 7106 turned away is through a potting material 7108 exposed through. For typical vertical power transistors, the second side of the chip forms the drain. The second side of the chip may form a direct electrical connection with a pad surface on the circuit board, thereby providing a low-resistance thermal and electrical path for the chip. This type of package and variations thereof are more fully described in the incorporated U.S. Patent Application No. 10 / 607,633 (Attorney Docket No. 18865-42-1 / 17732-1342) entitled "Flip Chip in Leaded Molded Package and Method of Manufacture Thereof" by Joshi et al. , the disclosure of which is fully incorporated herein by reference.

72 zeigt eine nicht vergossene Ausführungsform eines Package 7200. In der in 72 gezeigten beispielhaften Ausführungsform weist das Package 7200 ein Mehrschichtsubstrat 7212 auf, das eine Basisschicht 7220, z.B. Metall umfasst und eine Metallschicht 7221 aufweist, die durch eine Isolierschicht 7222 getrennt sind. Lotstrukturen 7213 (z.B. Lotkugeln) sind an dem Substrat 7212 angebracht. Ein Chip 7211 ist an dem Substrat 7212 angebracht, wobei Lotstrukturen 7213 um den Chip herum angeordnet sind. Der Chip 7211 kann mit dem Substrat 7212 mit einem Chip-Anbringungsmaterial, wie etwa Lot 7230, gekoppelt werden. Nachdem das dargestellte Package gebildet worden ist, wird es umgedreht und auf einer Leiterplatte (die nicht gezeigt ist) oder einem anderen Schaltkreissubstrat montiert. In Ausführungsformen, in denen ein vertikaler Leistungstransistor auf einem Chip 7211 gefertigt wird, bilden Lotkugeln 7230 die Drain-Anschlussverbindung, und die Chipoberfläche bildet den Source-Anschluss. Die umgekehrte Verbindung ist ebenfalls möglich, indem die Verbindung des Chips 7211 mit dem Substrat 7212 umgekehrt wird. Wie es gezeigt ist, ist das Package 7200 dünn und nicht vergossen, da ein Vergussmaterial nicht benötigt wird. Verschiedene Ausführungsformen für nicht vergossene Packages von dieser Art sind ausführlicher in der übertragenen U.S. Patentanmeldung Nr. 10/235,249 (Aktenzeichen des Anwalts 18865-007110/17732.26390.003 mit dem Titel "Unmolded Package for a Semiconductor Device" von Joshi beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist. 72 shows a non-potted embodiment of a package 7200 , In the in 72 The exemplary embodiment shown includes the package 7200 a multilayer substrate 7212 on, that is a base layer 7220 , eg metal and a metal layer 7221 having, through an insulating layer 7222 are separated. solder structures 7213 (Eg solder balls) are on the substrate 7212 appropriate. A chip 7211 is on the substrate 7212 attached, wherein solder structures 7213 are arranged around the chip. The chip 7211 can with the substrate 7212 with a chip attachment material, such as solder 7230 be coupled. After the illustrated package has been formed, it is turned over and mounted on a circuit board (not shown) or other circuit substrate. In embodiments where a vertical power transistor is on a chip 7211 is made, form solder balls 7230 the drain terminal connection, and the chip surface forms the source terminal. The reverse connection is also possible by connecting the chip 7211 with the substrate 7212 is reversed. As it is shown, the package is 7200 thin and not shed, since a potting material is not needed. Various embodiments of non-potted packages of this type are more detailed in the translated US Patent Application No. 10 / 235,249 (Attorney Docket No. 18865-007110 / 17732.26390.003 entitled "Unmolded Package for a Semiconductor Device" by Joshi, the disclosure of which is hereby incorporated by reference in its entirety.

Alternative Verfahren, bei denen die obere Oberfläche des Chips direkt mit dem Kupfer entweder durch Lot oder durch leitfähiges Epoxyd verbunden werden, sind vorgeschlagen worden. Da die zwischen dem Kupfer und dem Silizium-Chip eingeleitete Spannung mit der Fläche des Chips zunimmt, kann das direkte Verbindungsverfahren beschränkt sein, da die Lot- oder Epoxydgrenzfläche nur bis zum Bruch beansprucht werden kann. Höcker andererseits erlauben eine stärkere Verschiebung vor dem Bruch, und haben bewiesen, dass sie mit sehr großen Chips funktionieren.alternative Process in which the top surface of the chip directly with the Copper can be connected either by solder or by conductive epoxy, have been proposed. Because the between the copper and the silicon chip introduced voltage with the surface of the chip, the direct connection method may be limited since the solder or epoxy interface can only be claimed until breakage. On the other hand, allow bumps a stronger one Shift before the break, and have proven that they are very huge Chips work.

Eine andere wichtige Erwägung bei der Package-Konstruktion ist Wärmedissipation. Verbesserungen bei dem Leistungsvermögen von Leistungshalbleitern führen oft zu einer kleineren Chip-Fläche. Wenn die Leistungsdissipation in dem Chip nicht abnimmt, konzentriert sich die Wärmeenergie in einer kleineren Fläche, was zu einer höheren Temperatur und einer schlechteren Zuverlässigkeit führen kann. Mittel zur Erhöhung der Wärmeübertragungsrate aus dem Package heraus umfassen das Verringern der Anzahl von Wärmegrenzflächen, die Verwendung von Materialien höherer Wärmeleitfähigkeit und des Verringerns der Dicke der Schichten, wie etwa Silizium, Lot, Chip-Anbringung und Chip-Anbringungs-Pad. Das übertragene U.S. Patent Nr. 6,566,749 für Rajeev Joshi mit dem Titel "Semiconductor Die Package With Improved Thermal and Electrical Performance", dessen Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist, offenbart Lösungen für die Probleme der Wärmedissipation, insbesondere für Chips, die vertikale Leistungs-MOSFETs für HF-Anwendungen umfassen. Andere Techniken zum Verbessern des Gesamtleistungsvermögens von Packages sind ausführlicher in den übertragenen U.S. Patenten Nr. 6,133,634 und 6,469,384 , beide für Rajeev Joshi, sowie U.S. Patentanmeldung Nr. 10/271,654 mit dem Titel "Thin Thermally Enhanced Flip Chip in a Leaded Molded Package" (Aktenzeichen des Anwalts 18865-99-1/17732.53440) für Joshi et al. ausführlicher beschrieben. Es ist zu verstehen, dass eine jede der hierin beschriebenen Leistungsvorrichtungen in irgendeinem der hierin beschriebenen Packages oder irgendeinem anderen geeigneten Package untergebracht werden kann.Another important consideration in the package design is heat dissipation. Improvements in the performance of power semiconductors often result in a smaller chip area. If the power dissipation in the chip does not decrease, the heat energy concentrates in a smaller area, which may lead to a higher temperature and a poorer reliability. Means for increasing the rate of heat transfer out of the package include reducing the number of thermal interfaces, using materials of higher thermal conductivity, and reducing the thickness of the layers, such as silicon, solder, die attach, and die attach pad. The transferred U.S. Patent No. 6,566,749 for Rajeev Joshi, entitled "Semiconductor's Package With Improved Thermal and Electrical Performance," the disclosure of which is fully incorporated herein by reference, discloses solutions to the problems heat dissipation, particularly for chips comprising vertical power MOSFETs for RF applications. Other techniques for improving the overall performance of packages are more detailed in the translations U.S. Patent No. 6,133,634 and 6,469,384 , both for Rajeev Joshi, as well US Patent Application No. 10 / 271,654 entitled "Thin Thermally Enhanced Flip Chip in a Leaded Molded Package" (Attorney Docket No. 18865-99-1 / 17732.53440) to Joshi et al. described in more detail. It is to be understood that any of the power devices described herein may be accommodated in any of the packages described herein or any other suitable package.

Die Verwendung von mehr Oberflächen des Gehäuses zur Wärmeabfuhr erhöht auch die Fähigkeit des Gehäuses, eine niedrigere Temperatur, wie etwa an den Wärmegrenzflächen oben und unten an dem Gehäuse aufrecht zu erhalten. Eine vergrößerte Oberfläche kombiniert mit einer Luftströmung um diese Oberflächen herum erhöht die Wärmeabfuhrrate. Die Gehäusekonstruktion könnte auch eine leichte Schnittstellenbildung mit einer äußeren Wärmesenke ermöglichen. Ob gleich Wärmeleitungs- und Infrarotstrahlungstechniken die üblichsten Verfahren sind, ist die Anwendung von alternativen Kühlverfahren möglich. Beispielsweise thermoionische Emission, wie sie in der übertragenen U.S. Patentanmeldung Nr. 10/408,471 mit dem Titel "Power Circuitry With a Thermoionic Cooling System" von Reno Rossetti (Aktenzeichen des Anwalts 17732-66720) beschrieben ist, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist, ist ein Verfahren zur Wärmeabfuhr, das verwendet werden kann, um Leistungsvorrichtungen herunterzukühlen.The use of more surfaces of the housing for heat removal also increases the ability of the housing to maintain a lower temperature, such as at the heat interfaces at the top and bottom of the housing. An increased surface area combined with an air flow around these surfaces increases the heat removal rate. The housing construction could also allow for easy interfacing with an external heat sink. Whether thermal conduction or infrared radiation techniques are the most common, the use of alternative cooling techniques is possible. For example, thermoionic emission, as in the transmitted US Patent Application No. 10 / 408,471 entitled "Power Circuitry With a Thermoionic Cooling System" by Reno Rossetti (Attorney Docket No. 17732-66720), the disclosure of which is fully incorporated herein by reference, is a method of heat removal that can be used to cool down power devices.

Die Integration einer anderen Logikschaltung, die Leistungsliefer- und -steuerfunktionen umfasst, in einem einzigen Package bietet zusätzliche Herausforderungen. Zum einen erfordert das Gehäuse mehr Pins, um eine Schnittstelle mit anderen elektronischen Funktionen zu bilden. Das Package sollte sowohl Hochstrom-Leistungsverbindungen in dem Package als auch Niederstrom-Signalverbindungen zulassen. Verschiedene Verpackungstechnologien, die diese Herausforderungen ansprechen, umfassen Chip-Chip-Drahtbonden, um spezielle Schnittstellen-Pads zu beseitigen, Chip-auf-Chip, um Raum innerhalb des Gehäuses einzusparen, und Mehr-Chip-Module, die zulassen, dass unterschiedliche Siliziumtechnologien in eine einzige elektronische Funktion eingebaut werden können. Verschiedene Ausführungsformen für Mehr-Chip-Package-Techniken sind in den übertragenen U.S. Patentanmeldungen Nrn. 09/730,932 (Aktenzeichen des Anwalts 18865-50/17732-19450) mit dem Titel "Stacked Package Using Flip Chip in Leaded Molded Package Technology" von Rajeev Joshi und Nr. 10/330,741 (Aktenzeichen des Anwalts 18865-121/17732-66650.08) mit dem Titel "Multichip Module Including Substrate with an Array of Interconnect Structures" ebenfalls von Rajeev Joshi beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.Integrating another logic circuit, which includes power delivery and control functions, in a single package presents additional challenges. First, the housing requires more pins to interface with other electronic functions. The package should allow both high current power connections in the package and low current signal connections. Various packaging technologies that address these challenges include chip-to-die wire bonding to eliminate special interface pads, chip-on-chip to save space within the package, and multi-chip modules that allow for different silicon technologies a single electronic function can be installed. Various embodiments for multi-chip package techniques are disclosed in U.S. Patent Nos. 4,767,755 U.S. Patent Application Nos. 09 / 730,932 (Attorney Docket No. 18865-50 / 17732-19450) entitled "Stacked Package Using Flip Chip in Leaded Molded Package Technology" by Rajeev Joshi and No. 10 / 330,741 (Attorney Docket No. 18865-121 / 17732-66650.08) entitled "Multichip Module Including Substrates Having an Array of Interconnect Structures" also by Rajeev Joshi, the disclosure of which is hereby fully incorporated by reference.

Obgleich das Obige eine vollständige Beschreibung der bevorzugten Ausführungsformen der Erfindung angibt, sind viele Alternativen, Modifikationen und Äquivalente möglich. Beispielsweise sind viele der Ladungsausgleichstechniken hierin im Zusammenhang mit einem MOSFET und insbesondere mit einem Trench-Gate-MOSFET beschrieben. Fachleute werden feststellen, dass die gleichen Techniken auf andere Vorrichtungsarten angewandt werden können, die IGBTs, Thyristoren, Dioden oder planare MOSFETs sowie laterale Vorrichtungen umfassen. Aus diesen und anderen Gründen sollte deshalb die obige Beschreibung nicht als den Schutzumfang der Erfindung, welcher durch die beigefügten Ansprüche definiert ist, einschränkend betrachtet werden.Although the above a complete one Description of the preferred embodiments of the invention indicates there are many alternatives, modifications, and equivalents possible. For example, many of the charge balance techniques are herein in the context of a MOSFET and in particular with a trench gate MOSFET described. Professionals will find that the same techniques are on other types of devices can be used, the IGBTs, thyristors, Diodes or planar MOSFETs and lateral devices include. Out these and other reasons Therefore, the above description should not be considered as the scope of protection of the invention, which is defined by the appended claims become.

Claims (5)

Halbleitervorrichtung mit: – einer Mehrzahl von aktiven Gräben, die eine aktive Fläche definieren, – einen Randbereich, der außerhalb der aktiven Fläche angeordnet ist, wobei die Mehrzahl von aktiven Gräben ein unteres Abschirm-Poly (3010), ein oberes Gate-Poly (3020), eine erste Oxidschicht (3030) und eine zweite Oxidschicht (3040) aufweist, wobei die erste Oxidschicht (3030) das untere Abschirm-Poly (3010) von dem oberen Gate-Poly (3020) trennt und die zweite Oxidschicht (3040) das obere Gate-Poly (3020) bedeckt, wobei das untere Abschirm-Poly (3010), das obere Gate-Poly (3020), die erste Oxidschicht (3030) und die zweite Oxidschicht (3040) der Form des aktiven Grabens folgen und sich aus dem aktiven Graben auf eine Oberfläche des Randbereichs erstrecken, wobei der Randbereich eine erste Öffnung (3012), die sich durch die erste Oxidschicht (3030) zu dem unteren Abschirm-Poly (3010) erstreckt, und eine zweite Öffnung (3022) aufweist, die sich durch die zweite Oxidschicht (3040) zu dem oberen Gate-Poly (3020) erstreckt, wobei die erste Öffnung (3012) mit einem leitfähigen Material gefüllt ist, das in elektrischem Kontakt mit dem unteren Abschirm-Poly (3010) steht, und die zweite Öffnung (3022) mit einem leitfähigen Material gefüllt ist, das in elektrischem Kontakt mit dem oberen Gate-Poly (3020) steht, wobei das untere Abschirm-Poly (3010) gegenüber einem Substrat elektrisch isoliert ist, wobei sich die zweite Oxidschicht (3040) direkt über dem oberen Gate-Poly (3020), das obere Gate-Poly (3020) direkt über der ersten Oxidschicht (3030) und die erste Oxidschicht (3030) sich direkt über dem unteren Abschirm-Poly (3010) befindet, und wobei die erste Öffnung (3012) niedriger angeordnet ist als die zweite Öffnung (3022).A semiconductor device comprising: - a plurality of active trenches defining an active area, - an edge area arranged outside the active area, wherein the plurality of active trenches comprise a lower shielding poly ( 3010 ), an upper gate poly ( 3020 ), a first oxide layer ( 3030 ) and a second oxide layer ( 3040 ), wherein the first oxide layer ( 3030 ) the lower shield poly ( 3010 ) from the upper gate poly ( 3020 ) and the second oxide layer ( 3040 ) the upper gate poly ( 3020 ), the lower shield poly ( 3010 ), the upper gate poly ( 3020 ), the first oxide layer ( 3030 ) and the second oxide layer ( 3040 ) follow the shape of the active trench and extend from the active trench onto a surface of the edge region, the edge region having a first opening (FIG. 3012 ) passing through the first oxide layer ( 3030 ) to the lower shielding poly ( 3010 ), and a second opening ( 3022 ) which extends through the second oxide layer ( 3040 ) to the upper gate poly ( 3020 ), wherein the first opening ( 3012 ) is filled with a conductive material which is in electrical contact with the lower shielding poly ( 3010 ), and the second opening ( 3022 ) is filled with a conductive material which is in electrical contact with the upper gate poly ( 3020 ), the lower shield poly ( 3010 ) is electrically insulated from a substrate, wherein the second oxide layer ( 3040 ) directly above the upper gate poly ( 3020 ), the upper gate poly ( 3020 ) directly above the first oxide layer ( 3030 ) and the first oxide layer ( 3030 ) directly above the un tere shielding poly ( 3010 ), and wherein the first opening ( 3012 ) is arranged lower than the second opening ( 3022 ). Halbleitervorrichtung nach Anspruch 1, wobei sich die Mehrzahl von aktiven Gräben (3202) in einer Längsrichtung parallel erstrecken, und wobei die Halbleitervorrichtung ferner einen Umfangsgraben (3213) mit Verlängerungen in der Längsrichtung aufweist, die gegenüber den aktiven Gräben (3202) versetzt sind, so dass ein Versatz zwischen den Verlängerungen des Umfangsgrabens (3213) und den aktiven Gräben (3202) besteht.The semiconductor device of claim 1, wherein the plurality of active trenches (FIG. 3202 ) extend parallel in a longitudinal direction, and wherein the semiconductor device further comprises a circumferential trench ( 3213 ) with extensions in the longitudinal direction, opposite the active trenches ( 3202 ) so that an offset between the extensions of the circumferential trench ( 3213 ) and the active trenches ( 3202 ) consists. Halbleitervorrichtung nach Anspruch 1, wobei sich die Mehrzahl von aktiven Gräben (3202) in Längsrichtung parallel erstrecken, und wobei die Halbleitervorrichtung ferner einen Umfangsgraben (3213) mit Verlängerungen in der Längsrichtung aufweist, die gegenüber den aktiven Gräben (3202) ausgerichtet sind, so dass im wesentlichen kein Versatz zwischen den Verlängerungen des Umfangsgrabens (3213) und den aktiven Gräben (3202) besteht.The semiconductor device of claim 1, wherein the plurality of active trenches (FIG. 3202 ) extend parallel in the longitudinal direction, and wherein the semiconductor device further comprises a circumferential trench ( 3213 ) with extensions in the longitudinal direction, opposite the active trenches ( 3202 ) so that there is substantially no misalignment between the extensions of the circumferential trench (FIG. 3213 ) and the active trenches ( 3202 ) consists. Halbleitervorrichtung nach Anspruch 1, wobei in jedem der Mehrzahl von aktiven Gräben die zweite Oxidschicht (3040) einen oberen Bereich des Grabens abdeckt, wobei der obere Bereich des Grabens wesentlich breiter als der untere Bereich des Grabens ist.The semiconductor device of claim 1, wherein in each of the plurality of active trenches, the second oxide layer ( 3040 ) covers an upper portion of the trench, the upper portion of the trench being substantially wider than the lower portion of the trench. Halbleitervorrichtung nach Anspruch 4, mit einem Body-Bereich, der zwischen der Mehrzahl von aktiven Gräben gebildet ist, wobei der Body-Bereich einen Kontaktätzbereich an einer oberen Oberfläche des Body-Bereichs aufweist, wobei sich eine Metallschicht (2609A) über die zweite Oxidschicht erstreckt und über den Kontaktätzbereich in elektrischem Kontakt mit dem Body-Bereich steht.A semiconductor device according to claim 4, comprising a body region formed between the plurality of active trenches, wherein the body region has a contact etch region on an upper surface of the body region, wherein a metal layer (FIG. 2609A ) extends over the second oxide layer and is in electrical contact with the body region via the contact etch region.
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014106825A1 (en) * 2014-05-14 2015-11-19 Infineon Technologies Ag Semiconductor device
DE102014013485A1 (en) * 2014-09-08 2016-03-10 Elmos Semiconductor Aktiengesellschaft Method for regulating the power load of a MOS power transistor by means of a polycrystalline PNP or PNP transistor
DE102014013484A1 (en) * 2014-09-08 2016-03-10 Elmos Semiconductor Aktiengesellschaft Method for regulating the power load of a MOS power transistor by means of a polycrystalline PN diode
DE102015118315A1 (en) * 2015-10-27 2017-04-27 Infineon Technologies Ag Semiconductor device with deep diffusion region
US9728529B2 (en) 2014-04-14 2017-08-08 Infineon Technologies Dresden Gmbh Semiconductor device with electrostatic discharge protection structure
DE102016115822A1 (en) 2016-08-25 2018-03-01 Infineon Technologies Dresden Gmbh SEMICONDUCTOR DEVICE WITH A STRUCTURE FOR PROTECTION AGAINST ELECTROSTATIC DISCHARGE
DE102016115821A1 (en) 2016-08-25 2018-03-01 Infineon Technologies Dresden Gmbh SEMICONDUCTOR DEVICE WITH A STRUCTURE FOR PROTECTION AGAINST ELECTROSTATIC DISCHARGE
DE102016118748A1 (en) 2016-10-04 2018-04-05 Infineon Technologies Dresden Gmbh SEMICONDUCTOR DEVICE
US10199367B2 (en) 2016-03-15 2019-02-05 Infineon Technologies Dresden Gmbh Semiconductor device
US10354992B2 (en) 2016-09-29 2019-07-16 Infineon Technologies Dresden GmbH & Co. KG Semiconductor devices and methods for forming a semiconductor device
DE102018103849A1 (en) * 2018-02-21 2019-08-22 Infineon Technologies Ag A silicon carbide semiconductor device having a gate electrode formed in a trench structure
US10483383B2 (en) 2017-03-15 2019-11-19 Infineon Technologies Dresden GmbH & Co. KG Semiconductor device including a gate contact structure
CN111295764A (en) * 2017-11-13 2020-06-16 新电元工业株式会社 Wide band gap semiconductor device
US10741541B2 (en) 2016-10-04 2020-08-11 Infineon Technologies Dresden Gmbh Method of manufacturing a semiconductor device
DE102022209606A1 (en) 2022-09-14 2024-03-14 Robert Bosch Gesellschaft mit beschränkter Haftung Vertical GaN power transistor unit cell, vertical GaN power transistor and method of manufacturing a vertical GaN power transistor unit cell

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728529B2 (en) 2014-04-14 2017-08-08 Infineon Technologies Dresden Gmbh Semiconductor device with electrostatic discharge protection structure
US10249612B2 (en) 2014-05-14 2019-04-02 Infineon Technologies Ag Semiconductor device including self-protecting current sensor
US10396067B2 (en) 2014-05-14 2019-08-27 Infineon Technologies Ag Semiconductor device having a load current component and a sensor component
DE102014106825A1 (en) * 2014-05-14 2015-11-19 Infineon Technologies Ag Semiconductor device
DE102014106825B4 (en) 2014-05-14 2019-06-27 Infineon Technologies Ag Semiconductor device
DE102014013485A1 (en) * 2014-09-08 2016-03-10 Elmos Semiconductor Aktiengesellschaft Method for regulating the power load of a MOS power transistor by means of a polycrystalline PNP or PNP transistor
DE102014013484A1 (en) * 2014-09-08 2016-03-10 Elmos Semiconductor Aktiengesellschaft Method for regulating the power load of a MOS power transistor by means of a polycrystalline PN diode
DE102014013485B4 (en) 2014-09-08 2023-02-09 Elmos Semiconductor Se Device for regulating the power load of a MOS power transistor using a polycrystalline NPN or PNP transistor
US10665705B2 (en) 2015-10-27 2020-05-26 Infineon Technologies Ag Semiconductor device with deep diffusion region
DE102015118315A1 (en) * 2015-10-27 2017-04-27 Infineon Technologies Ag Semiconductor device with deep diffusion region
US10263101B2 (en) 2015-10-27 2019-04-16 Infineon Technologies Ag Semiconductor device with deep diffusion region
CN107039528A (en) * 2015-10-27 2017-08-11 英飞凌科技股份有限公司 Semiconductor devices with deep diffusion region
CN107039528B (en) * 2015-10-27 2021-11-30 英飞凌科技股份有限公司 Semiconductor device with deep diffusion region
US10199367B2 (en) 2016-03-15 2019-02-05 Infineon Technologies Dresden Gmbh Semiconductor device
DE102016115821A1 (en) 2016-08-25 2018-03-01 Infineon Technologies Dresden Gmbh SEMICONDUCTOR DEVICE WITH A STRUCTURE FOR PROTECTION AGAINST ELECTROSTATIC DISCHARGE
DE102016115822A1 (en) 2016-08-25 2018-03-01 Infineon Technologies Dresden Gmbh SEMICONDUCTOR DEVICE WITH A STRUCTURE FOR PROTECTION AGAINST ELECTROSTATIC DISCHARGE
US10418358B2 (en) 2016-08-25 2019-09-17 Infineon Technologies Dresden GmbH & Co. KG Semiconductor device having an electrostatic discharge protection structure
DE102016115821B4 (en) 2016-08-25 2024-03-07 Infineon Technologies Dresden Gmbh SEMICONDUCTOR DEVICE HAVING AN ELECTROSTATIC DISCHARGE PROTECTION STRUCTURE
US10354992B2 (en) 2016-09-29 2019-07-16 Infineon Technologies Dresden GmbH & Co. KG Semiconductor devices and methods for forming a semiconductor device
DE102016118748B4 (en) 2016-10-04 2024-03-07 Infineon Technologies Dresden Gmbh SEMICONDUCTOR DEVICE
US10741541B2 (en) 2016-10-04 2020-08-11 Infineon Technologies Dresden Gmbh Method of manufacturing a semiconductor device
DE102016118748A1 (en) 2016-10-04 2018-04-05 Infineon Technologies Dresden Gmbh SEMICONDUCTOR DEVICE
US10483383B2 (en) 2017-03-15 2019-11-19 Infineon Technologies Dresden GmbH & Co. KG Semiconductor device including a gate contact structure
CN111295764A (en) * 2017-11-13 2020-06-16 新电元工业株式会社 Wide band gap semiconductor device
CN111295764B (en) * 2017-11-13 2024-03-01 新电元工业株式会社 Wide band gap semiconductor device
DE102018103849A1 (en) * 2018-02-21 2019-08-22 Infineon Technologies Ag A silicon carbide semiconductor device having a gate electrode formed in a trench structure
DE102018103849B4 (en) 2018-02-21 2022-09-01 Infineon Technologies Ag Silicon carbide semiconductor device with a gate electrode formed in a trench structure
US11031494B2 (en) 2018-02-21 2021-06-08 Infineon Technologies Ag Silicon carbide semiconductor device having a gate electrode formed in a trench structure
DE102022209606A1 (en) 2022-09-14 2024-03-14 Robert Bosch Gesellschaft mit beschränkter Haftung Vertical GaN power transistor unit cell, vertical GaN power transistor and method of manufacturing a vertical GaN power transistor unit cell

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