DE102014013484A1 - Method for regulating the power load of a MOS power transistor by means of a polycrystalline PN diode - Google Patents

Method for regulating the power load of a MOS power transistor by means of a polycrystalline PN diode Download PDF

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Abstract

Die Schrift behandelt ein Verfahren zur Regelung der Temperatur eines MOS-Transistors (TR), wobei der MOS-Transistor (TR) zusammen mit einer Temperaturmessvorrichtung (Poly_D) monolithisch auf einem Substrat (Sub) untergebracht ist und wobei der MOS-Transistor aus einem oder mehreren Transistorfingern (TR1, TR2) besteht. Eine als Temperaturmessvorrichtung dienende Poly-Silizium-PN-Diode (Poly_D) ist in polykristallinem Silizium (PSD) gefertigt, das elektrisch von den Teilen (TR1, TR2, S1, G1, S2, G2) des MOS-Transistors (TR) und insbesondere von den Gate-Elektroden (G1, G2) des MOS-Transistors (TR) durch eine elektrische Isolation isoliert ist. Ein elektrischer Parameter der Temperaturmessvorrichtung (Poly_D) wird erfasst. Dieser dient als Messwert oder aus diesem wird durch eine Auswertevorrichtung ein solcher Messwert abgeleitet. Die Temperaturmessvorrichtung (Poly_D) steht dabei in einer thermischen Verbindung zu diesem MOS-Transistor oder zu einem Teil (TR1, TR2, S1, G1, S2, G2) dieses MOS-Transistors (TR). Der besagte elektrische Parameter der Temperaturmessvorrichtung (Poly_D) hängt dabei von der Temperatur zumindest eines Teils (TR1, TR2, S1, G1, S2, G2) des MOS-Transistors (TR) und/oder eines Transistorfingers (TR1, TR2) des MOS-Transistors (TR) ab.The document deals with a method for controlling the temperature of a MOS transistor (TR), wherein the MOS transistor (TR) is monolithically housed on a substrate (Sub) together with a temperature measuring device (poly_D) and wherein the MOS transistor of one or consists of several transistor fingers (TR1, TR2). A serving as a temperature measuring device poly-silicon PN diode (poly_D) is made in polycrystalline silicon (PSD), which is electrically from the parts (TR1, TR2, S1, G1, S2, G2) of the MOS transistor (TR) and in particular is isolated from the gate electrodes (G1, G2) of the MOS transistor (TR) by electrical isolation. An electrical parameter of the temperature measuring device (poly_D) is detected. This serves as a measured value or from this, such a measured value is derived by an evaluation device. The temperature measuring device (poly_D) is in a thermal connection to this MOS transistor or to a part (TR1, TR2, S1, G1, S2, G2) of this MOS transistor (TR). The said electrical parameter of the temperature measuring device (poly_D) depends on the temperature of at least a part (TR1, TR2, S1, G1, S2, G2) of the MOS transistor (TR) and / or a transistor finger (TR1, TR2) of the MOS transistor. Transistor (TR) from.

Description

Einleitung und Stand der TechnikIntroduction and state of the art

In vielen integrierten Schaltungen sind für die Ansteuerung von Lasten Treibertransistoren notwendig, die beispielsweise Aktoren wie z. B. Motoren oder ohmsche Lasten mit elektrischer Energie versorgen können. Hierbei spielt die notwendige Chipfläche eine entscheidende Rolle, um solche Schaltungen wirtschaftlich fertigen zu können. Der typischerweise bei integrierten MOS-Smart-Power-Schaltkreisen wesentliche, die Kompaktheit und die Verkleinerung solcher Leistungstreiber begrenzende Faktor ist die Temperatur, die die MOS-Leistungstreiber beim spezifikationsgemäßen Betrieb erreichen können. Ein wesentliches Problem wird dabei dadurch verursacht, dass die Stromdichteverteilung und der Gradient des elektrischen Potenzials über den MOS-Leistungstransistor nicht homogen verteilt sind und durch Fertigungsschwankungen, layoutstrukturbedingte Fluktuationen und auch lokale Aufheizung signifikanten Schwankungen unterliegen können. Hierdurch kann es zu einer lokal extrem nach oben abweichenden Aufheizung kommen Solche Abweichungen werden gemeinhin als Hotspots bezeichnet. Auch die Montagetechnik kann durch inhomogene Kleber zwischen Die-Paddle und integriertem Schaltkreis zu solchen lokalen Aufheizungen beitragen. Beispielsweise kann eine unterschiedliche Metallbedeckung des integrierten Schaltkreises oder die Aufbau- und Verbindungstechnik zu einer unterschiedlichen Dynamik in der Wärmeabfuhr führen, wodurch sich die eine Stelle schneller als die andere aufheizen kann. Infolgedessen müssen solche Leistungstreiber größer ausgelegt werden, um den kritischen Temperaturbereich beim spezifikationskonformen Betrieb sicher ausschließen zu können.In many integrated circuits driver transistors are required for the control of loads, for example, actuators such. B. motors or resistive loads can supply with electrical energy. Here, the necessary chip area plays a crucial role in order to manufacture such circuits economically. The factor that is typically essential in MOS smart power integrated circuits, limiting the compactness and size reduction of such power drivers, is the temperature that the MOS power drivers can achieve when operating as specified. A major problem is caused by the fact that the current density distribution and the gradient of the electrical potential via the MOS power transistor are not homogeneously distributed and may be subject to significant fluctuations due to manufacturing fluctuations, layout structure-related fluctuations and local heating. This can lead to locally extremely upward heating. Such deviations are commonly referred to as hotspots. Also, the mounting technique may contribute to such local heaters due to inhomogeneous adhesions between die paddle and integrated circuit. For example, a different metal coverage of the integrated circuit or the construction and connection technology lead to a different dynamics in the heat dissipation, which can heat up one place faster than the other. As a result, such power drivers must be made larger in order to safely exclude the critical temperature range in the specification-compliant operation can.

Die Erfindung wird im Folgenden anhand von N-Kanal-DMOS-Transistoren als beispielhafte Leistungstransistoren erläutert. Die Erfindung ist natürlich auch auf andere und P-Kanal-Transistoren analog anwendbar.The invention will be explained below with reference to N-channel DMOS transistors as exemplary power transistors. The invention is of course also applicable to other and P-channel transistors analog.

1 zeigt beispielhaft einen typischen N-Kanal-DMOS Transistor, wie er dem Stand der Technik entspricht, im Querschnitt. In das Halbleitersubstrat, bei dem es sich typischerweise um ein niedrig p-dotiertes Silizium-Substrat (Sub) handelt, ist eine niedrig n-dotierte Wanne (NWELL) eingetrieben. Die entsprechenden Verfahren und Strukturen sind aus dem Stand der Technik hinlänglich bekannt und werden daher hier nur im unbedingt nötigen Umfang erläutert. In diese N-Wanne (NWELL) ist ein hoch n-dotiertes Drain-Kontakt-Gebiet, das Drain (D), und beabstandet davon ein hoch n-dotiertes Source-Kontaktgebiet, die Source (S), eingebracht. Um die Source (S) herum ist zusätzlich eine relativ hoch p+-dotierte Gegendotierung eingebracht (body), die durch ein zweites sehr hoch p++-dotiertes Gebiet, den Body-Kontakt (BC), der typischerweise auf der dem Drain (D) abgewandten Seite der Source (S) liegt, kontaktiert und die mit einem ersten Anschluss (A1) der Source (S) elektrisch verbunden ist. Diese Strecke zwischen der Source (S) und dem Drain (D) teilt sich in eine ersten Teil auf, der von einem dünnen elektrisch isolierenden Gate-Oxid (GOX) bedeckt ist, und einen zweiten Teil, der in diesem Beispiel mit einem dickeren elektrisch isolierenden Feldoxid (FOX) bedeckt ist. Diese Bereiche sind mit einem Gate (G), das typischerweise aus polykristallinem Silizium gefertigt ist, bedeckt, wobei die source-seitige Kante des Gates (G) aufgrund der Herstellung in einem selbstjustierenden Verfahren mit der drain-seitigen Kante des Source-Kontaktgebietes, der Source (S), fluchtet. Auf der anderen Seite ist die drain-seitige Kante des Gates (G) von dem Drain (D) beabstandet. Das Drain ist über einen zweiten Anschluss (A2) und eine Durchkontaktierung durch den, den Transistor bedeckenden, Zwischenoxidstapel (ZOX) hindurch elektrisch leitend angeschlossen. Der elektrisch isolierende Zwischenoxidstapel (ZOX) hat die Aufgabe, den Transistor elektrisch von der Außenwelt zu isolieren und ist nur für den ersten und zweiten Anschluss (A1, A2), sowie für den nicht gezeichneten Gate-Kontakt durchbrochen. 1 shows by way of example a typical N-channel DMOS transistor, as in the prior art, in cross section. A low n - doped well (NWELL) is driven into the semiconductor substrate, which is typically a low p-doped silicon substrate (Sub). The corresponding methods and structures are well known from the prior art and are therefore explained here only to the extent absolutely necessary. In this N-well (NWELL) is a highly n-doped drain contact region, the drain (D), and spaced therefrom a highly n-doped source contact region, the source (S) introduced. In addition, a relatively high p + doped counter-doping (body) is introduced around the source (S) through a second, very p ++ -doped region, the body contact (BC), which is typically located on the drain (FIG. D) facing away from the source (S), contacted and which is electrically connected to a first terminal (A1) of the source (S). This path between the source (S) and the drain (D) is divided into a first part, which is covered by a thin electrically insulating gate oxide (GOX), and a second part, which in this example with a thicker electrically insulating field oxide (FOX) is covered. These regions are covered with a gate (G), which is typically made of polycrystalline silicon, wherein the source-side edge of the gate (G) due to the production in a self-aligning process with the drain-side edge of the source contact region, the Source (S), is aligned. On the other hand, the drain-side edge of the gate (G) is spaced from the drain (D). The drain is electrically conductively connected via a second terminal (A2) and through-connection through the intermediate oxide stack (ZOX) covering the transistor. The electrically insulating intermediate oxide stack (ZOX) has the task to electrically isolate the transistor from the outside world and is broken only for the first and second terminals (A1, A2), as well as for the non-illustrated gate contact.

2 zeigt die wesentlichen Layout-Elemente eines einfachen DMOS-Teiltransistors entsprechend dem Stand der Technik in der Aufsicht. Die Drain-Kontakte (D) liegen in Gebieten. Diese Aktiv-Gebiete (Act_D, Act_S) stellen mit Gate-Oxid (GOX) bedeckte Gebiete dar. Bei der Implantation der n+-Kontakte stoppen die Ionen nicht im dickeren Feldoxid (FOX) sondern durchdringen das dünnere Gate-Oxid (GOX) und formen so die Kontaktbereiche (S, D, BC) aus, wenn das Gate-Oxid (GOX) nicht durch eine polykristalline Silizium-Platte, wie z. B. das Gate (G), vor den Implantations-Ionen abgeschirmt wird. Die Gate-Platte (G) verfügt in diesem Beispiel über einen Schlitz (SL). In diesem wird der n+-Source-Kontakt der Source (S) im Überlappungsbereich von Schlitz (SL) und Source-Aktiv-Gebiet (Act_S) gefertigt. 2 shows the essential layout elements of a simple DMOS sub-transistor according to the prior art in the supervision. The drain contacts (D) lie in areas. These active areas (Act_D, Act_S) are areas covered with gate oxide (GOX). When implanting the n + contacts, the ions do not stop in the thicker field oxide (FOX) but penetrate the thinner gate oxide (GOX) and Thus form the contact areas (S, D, BC), if the gate oxide (GOX) is not protected by a polycrystalline silicon plate, such. As the gate (G) is shielded from the implantation ions. The gate plate (G) has a slot (SL) in this example. In this, the n + source contact of the source (S) is made in the overlap region of slot (SL) and source active region (Act_S).

Die beiden Überlappbereiche zwischen Source-Aktiv-Gebiet (Act_S) und Gate-Platte (G) bilden den eigentlichen Kanal des beispielhaften MOS-Transistors. Zwischen der drain-seitigen Kannte des Source-Aktiv-Gebiets (Act_S) und dem Drain-Aktiv-Gebiet bildet sich das Feldoxid (FOX) aus.The two overlap regions between source-active region (Act_S) and gate plate (G) form the actual channel of the exemplary MOS transistor. Between the drain-side edge of the source-active region (Act_S) and the drain-active region, the field oxide (FOX) is formed.

3 zeigt nun einen typischen beispielhaften Transistor aus dem Stand der Technik auf Basis mehrerer Teiltransistoren entsprechend dem einzelnen Teiltransistoren der 2. Zur Vereinfachung sind in den 1 und 2 keine Metallisierungen gezeichnet. Alle Figuren enthalten grundsätzlich in dieser Offenbarung nur die unmittelbar notwendigen Elemente, die einem Fachmann die Orientierung und das Verständnis ermöglichen. Insofern handelt es sich durchweg nur um Schemata. 3 now shows a typical exemplary transistor of the prior art based on a plurality of subtransistors corresponding to the individual subtransistors of the 2 , For simplicity, in the 1 and 2 no metallizations drawn. In principle, all figures contain only the immediate ones in this disclosure necessary elements that allow a person skilled in the orientation and understanding. In this respect, it is all about schemas.

Neben einer geeigneten FEM-Modellierung der thermisch-elektrischen Dynamik in solchen Leistungstransistoren zur optimalen Auslegung der Transistoren, wie sie beispielsweise in dem Vortrag „Predicting and Extending the Thermal Limits of DMOS Driver Stages for Automotive Power Applications” von Martin Pfost vom 22.06.2011 erläutert wird, kommt eine Regelung der Leistungsabgabe durch die Transistoren in Frage.In addition to a suitable FEM modeling of the thermal-electrical dynamics in such power transistors for optimum design of the transistors, as described for example in the lecture "Predicting and Extending the Thermal Limits of DMOS Driver Stages for Automotive Power Applications" by Martin Pfost from 06.22.2011 is explained, a regulation of the power output by the transistors in question.

Aus der Patent- und Nichtpatentliteratur sind daher bereits verschiedene Schriften und Veröffentlichungen bekannt, die sich der effizienten Messung der Temperatur solcher Treibertransistoren widmen.From the patent and non-patent literature, therefore, various publications and publications are already known, which are dedicated to the efficient measurement of the temperature of such driver transistors.

In der Schrift ”Small embedded sensors for accurate temperature measurements in DMOS power transistors” von M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan. 2010, Page(s): 3–7) wird eine Methode zur Messung der Temperatur eines VDMOS-Transistors offenbart. Hierbei wird die Temperatur der VDMOS-Transistoren als Ganzes oder in Teilen mittels der Basis-Emitter-PN-Diode eines im Substrat vorhandenen parasitären Bipolartransistors erfasst und die VDMOS-Transistoren nachgeregelt. Vorzugsweise werden dabei die zu regelnden VDMOS-Leistungstransistoren in kleinere Segmente, sprich VDMOS-Teiltransistoren, zerlegt, die einzeln nachgeregelt werden.In Scripture "Small embedded sensors for accurate temperature measurements in DMOS power transistors" by M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan. 2010, Page (s): 3-7) For example, a method for measuring the temperature of a VDMOS transistor is disclosed. In this case, the temperature of the VDMOS transistors is detected in whole or in part by means of the base-emitter PN diode of a parasitic bipolar transistor present in the substrate and the VDMOS transistors are readjusted. In this case, the VDMOS power transistors to be regulated are preferably decomposed into smaller segments, that is to say VDMOS subtransistors, which are individually readjusted.

4 erläutert die nicht beanspruchte Methode von M. Pfost. Nach links hin ist der Source-Teil eines DMOS-Transistors entsprechend dem Stand der Technik angerissen. Nach rechts hin befindet sich die spezielle, nicht beanspruchte Struktur, die M. Pfost verwendet. In die p-dotierte Gegendotierung (body) wird ein weiterer n+-Kontakt (E) eingebracht. Dieser bildet den Emitter (E) eines parasitären PNP-Transistors, wobei die Basis (B) des parasitären Transistors durch den sehr hoch p++-dotierten Kontakt (BC) der Gegendotierung (body) und der Kollektor durch die N-Wanne (NWELL) gebildet wird. Wird nun eine positive Basis-Emitter-Spannung (VBE) in Flussrichtung der Basis-Emitter-Diode angelegt, so beginnt ein Emitter-Strom (IE) zu fließen. Dabei öffnet allerdings mit einer niedrigen Stromverstärkung auch der parasitäre Bipolartransistor, weshalb auch ein von Null verschiedener Kollektorstrom zu fließen beginnt. Daher zeigen auch die 4 und 5 der Schrift ”Small embedded sensors for accurate temperature measurements in DMOS power transistors” von M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan. 2010, Page(s): 3–7) zum einen eine Leckstromerhöhung im Bereich kleiner Drain-Source-Spannungen (siehe 4 der besagten Schrift von M. Pfost) und eine verringerte Spannungsfestigkeit (siehe 5 der besagten Schrift von M. Pfost). Die durch den Basis-Kontakt (B) injizierten Ladungsträger beeinflussen eben nicht nur den parasitären Transistor, der als Temperatursensor (TS) dient (siehe 4 der besagten Schrift von M. Pfost), sondern auch den daneben liegenden DMOS-Transistor (DMOS) mit seinem Kanal (chn). 4 explains the unclaimed method of M. Pfost. To the left, the source part of a DMOS transistor according to the prior art is torn. To the right is the special, unclaimed structure used by M. Pfost. In the p-doped counter-doping (body) a further n + contact (E) is introduced. This forms the emitter (E) of a parasitic PNP transistor, wherein the base (B) of the parasitic transistor through the very high p ++ -doped contact (BC) of the counter-doping (body) and the collector through the N-well (NWELL ) is formed. If a positive base-emitter voltage (V BE ) is now applied in the direction of flow of the base-emitter diode, an emitter current (I E ) begins to flow. However, the parasitic bipolar transistor also opens with a low current gain, which is why a collector current that differs from zero also begins to flow. Therefore, also show the 4 and 5 the writing "Small embedded sensors for accurate temperature measurements in DMOS power transistors" by M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan. 2010, Page (s): 3-7) on the one hand, a leakage current increase in the range of small drain-source voltages (see 4 of the said paper by M. Pfost) and a reduced dielectric strength (see 5 the said writing by M. Pfost). The charge carriers injected by the base contact (B) just do not only influence the parasitic transistor which serves as a temperature sensor (TS) (see FIG 4 the said font by M. Pfost), but also the adjacent DMOS transistor (DMOS) with its channel (chn).

Dieses Problem wurde auch von anderen Autoren bereits erkannt. So offenbart beispielsweise die DE 10 2008 023 216 A1 ein Verfahren zur Messung der Betriebstemperatur von MOS-gesteuerten Halbleiterleistungsbauelementen, wobei unter Nutzung des bekannten Temperaturkoeffizienten des elektrischen Widerstands des Gate-Elektrodenmaterials, typischerweise polykristallines Silizium, der elektrische Widerstand dieses Materials während des Betriebs des Bauelements überwacht wird. Hierzu wird dieser elektrische Widerstand zwischen zwei Kontaktpunkten auf der Gate-Elektrode eines MOS-Transistors durch eine der Gate-Spannung überlagerte Messspannung oder einen überlagerten Messstrom gemessen. Dies bietet somit die Möglichkeit, die Temperatur des betreffenden MOS-Leistungstransistors während des Betriebs zu messen. Durch eine Mehrzahl von Kontaktpunktpaaren kann die Temperaturmessung begrenzt ortsaufgelöst erfolgen. Da die Temperaturmessung unmittelbar in einer Komponente des Transistors erfolgt, ist sie praktisch verzögerungsfrei, was eine unmittelbare Nachregelung der Leistung durch Änderung der Gate-Spannung des Transistors erlaubt.This problem has already been recognized by other authors. For example, the DE 10 2008 023 216 A1 a method for measuring the operating temperature of MOS-controlled semiconductor power devices, wherein using the known temperature coefficient of electrical resistance of the gate electrode material, typically polycrystalline silicon, the electrical resistance of this material is monitored during operation of the device. For this purpose, this electrical resistance between two contact points on the gate electrode of a MOS transistor is measured by a measuring voltage superimposed on the gate voltage or a superimposed measuring current. This thus offers the possibility of measuring the temperature of the relevant MOS power transistor during operation. By a plurality of contact point pairs, the temperature measurement can be limited spatially resolved. Since the temperature measurement takes place directly in a component of the transistor, it is virtually instantaneous, which allows an immediate readjustment of the power by changing the gate voltage of the transistor.

Ein Nachteil dieser Technik aus dem Stand der Technik ist, dass die Änderung des Widerstands des Gate-Elektrodenmaterials z. T. relativ klein gegenüber der zu erfassenden minimalen Temperaturänderung ist. Des Weiteren wird die Wirksamkeit dieser Art der Temperaturmessung begrenzt durch die Verwendung von Salizidierungsprozessen, die zweckmäßigerweise im Stand der Technik zur Absenkung von parasitären Widerständen in aus polykristallinem Silizium bestehende Gate-Elektroden eingebracht werden. Darüber hinaus führt die Bestromung der Gate-Elektrode zu einer Veränderung des Gate-Potenzials längs des Stromflusses und damit zu einer parasitären Ansteuerung des Leistungstransistors. Des Weiteren sind die schaltungstechnischen Möglichkeiten für eine geeignete Ansteuerung begrenzt und erfordern komplexe Schaltungen. Beispielsweise besteht ein direkter Zusammenhang zwischen Stromhöhe und Spannungsabfall, wodurch bei Gate-Elektroden, die in Folge der im Stand der Technik üblichen Silizidierung niederohmig sind, vergleichsweise viel Strom benötigt wird.A disadvantage of this prior art technique is that the change in resistance of the gate electrode material is e.g. T. is relatively small compared to the minimum temperature change to be detected. Furthermore, the effectiveness of this type of temperature measurement is limited by the use of salicidation processes, which are suitably introduced in the art for lowering parasitic resistances in polycrystalline silicon gate electrodes. In addition, the energization of the gate electrode leads to a change in the gate potential along the current flow and thus to a parasitic drive of the power transistor. Furthermore, the circuit options for a suitable control are limited and require complex circuits. For example, there is a direct relationship between current level and voltage drop, which comparatively much current is required for gate electrodes, which are low impedance due to the usual in the art silicidation.

Aufgabe der Erfindung Object of the invention

Es ist daher die Aufgabe der Erfindung ein Verfahren und eine Vorrichtung anzugeben, die über eine größere Temperaturempfindlichkeit verfügt und das Gate-Potenzial nicht verändert und somit das elektrische Feld im Kanal des zu vermessenden Leistungstransistors nicht verändert.It is therefore the object of the invention to specify a method and a device which has a greater temperature sensitivity and does not change the gate potential and thus does not change the electric field in the channel of the power transistor to be measured.

Diese Aufgabe wird gelöst mit einer Vorrichtung gemäß Anspruch 1.This object is achieved with a device according to claim 1.

Beschreibung der grundlegenden ErfindungDescription of the basic invention

Die Grundidee der Erfindung ist es, statt des ohmschen Widerstands der Gate-Elektrode einen oder mehrere PN-Übergänge innerhalb einer weiteren elektrisch isolierten und thermisch leitend an den MOS-Transistor angebundenen zusätzlichen in polykristallinem Silizium gefertigten-Elektrode (zusätzliche Elektrode) zu erzeugen und die Thermospannung dieser PN-Übergänge bzw. die Änderung der elektrischen Parameter von bipolaren Bauteilen, die aus diesen PN-Übergängen zusammengesetzt werden, für die Temperaturmessung zu nutzen. Solche Bauelemente können einfache PN-Dioden, Ketten von PN-Dioden, aber auch Bipolartransistoren und komplexere Bauteile, wie Vierschichtdioden, also Thyristoren etc. sein. Die Thermospannung einer beispielhaften, einzelnen solchen PN-Diode kann dann beispielsweise differentiell mit einem einzelnen Referenz-PN-Übergang, vorzugsweise an dem PN-Übergang in der zusätzlichen Elektrode eines „kalten” oder auf einer vorbestimmte oder vorbestimmt beschränkten Referenztemperatur befindlichen, vorzugsweise baugleichen und matchenden zweiten MOS-Transistors, durch eine Differenzstufe verglichen werden. Ein solcher zweiter Transistor wird im Folgenden auch als Referenztransistor bezeichnet. Als matchend werden in dieser Offenbarung solche elektronischen monolithischen Bauelemente bezeichnet, die bei gleichem Layout gleich ausgerichtet platziert sind. Vorzugsweise werden solche Bauteile aus mehreren kleinen sich gleichenden Sub-Bauteilen zusammengesetzt, wodurch auch ein Matching bei einer unterschiedlichen Anzahl von Subbauteilen erreicht wird. Diese Lösung der Messung unter Zuhilfenahme eines matchenden Referenz-PN-Übergangs in einer zusätzlichen Elektrode unterbindet aber noch nicht die Beeinflussung der lokalen Gate-Substrat-Spannung des Leistungstransistors und damit des Drain-Stroms durch den Messstrom (Im) in der zusätzlichen Elektrode und den damit verbundenen Spannungsabfall in der zusätzlichen Elektrode längs des Stromflusses des Messstroms (Im). Daher ist es sinnvoll, eine solche Temperaturmessvorrichtung auf Basis einer PN-Diode, die in polykristallinem Silizium gefertigt ist (Poly-Silizium-PN-Diode), in unmittelbarer Nähe, aber elektrisch isoliert vom Transistor und von dessen Gate-Elektrode (G) zu platzieren.The basic idea of the invention is, instead of the ohmic resistance of the gate electrode, to produce one or more PN junctions within a further, additional polycrystalline silicon-fabricated electrode (additional electrode), which is additionally electrically insulated and thermally conductively connected to the MOS transistor Thermo voltage of these PN junctions or the change in the electrical parameters of bipolar components, which are composed of these PN junctions, to use for the temperature measurement. Such devices may be simple PN diodes, chains of PN diodes, but also bipolar transistors and more complex components, such as four-layer diodes, so thyristors, etc. The thermoelectric voltage of an exemplary single such PN diode may then be differentially, for example, with a single reference PN junction, preferably at the PN junction in the additional electrode of a "cold" or predetermined or predetermined reference temperature, preferably identical to one another matched second MOS transistor, to be compared by a differential stage. Such a second transistor is also referred to below as a reference transistor. Matching in this disclosure are referred to as such electronic monolithic devices that are placed in the same layout with the same layout. Preferably, such components are composed of a plurality of small equal sub-components, whereby a matching with a different number of sub-components is achieved. However, this solution of the measurement with the aid of a matching reference PN junction in an additional electrode does not yet prevent the influencing of the local gate-substrate voltage of the power transistor and thus of the drain current through the measuring current (I m ) in the additional electrode and the associated voltage drop in the additional electrode along the current flow of the measuring current (I m ). Therefore, it is useful to such a temperature measuring device based on a PN diode, which is made in polycrystalline silicon (poly-silicon PN diode), in the immediate vicinity, but electrically isolated from the transistor and its gate electrode (G) place.

Im Gegensatz zu den zuvor genannten Schriften wird somit eine vom ursprünglichen MOS-Gate dielektrisch isolierte Poly-Silizium-PN-Diode, die in der besagten zusätzlichen Elektrode gefertigt ist, benutzt, um über deren Durchlassspannung und/oder Temperaturspannung die Temperaturänderung mit hoher örtlicher und zeitlicher Auflösung zu bestimmen. Diese wird erfindungsgemäß entkoppelt vom ursprünglichen Gate-Netzwerk von Leistungstransistoren betrieben, um eine Beeinflussung der lokalen Gate-Substrat-Spannung des MOS-Leitungstransistors auszuschließen. In Kombination mit einer Kalibrierung, beispielsweise in Kombination mit einer „kalten” oder auf Referenztemperatur befindlichen Referenz-PN-Diode, sind, wie bereits erwähnt, eine differenzielle oder sogar absolute Temperaturangabe und damit eine präzise Regelung möglich.In contrast to the above-mentioned writings, a polysilicon PN diode dielectrically isolated from the original MOS gate and fabricated in the said additional electrode is used to determine the temperature change with high local and external potential via its forward voltage and / or temperature voltage determine temporal resolution. This is according to the invention decoupled from the original gate network of power transistors operated to preclude interference of the local gate-substrate voltage of the MOS line transistor. In combination with a calibration, for example in combination with a "cold" or reference temperature reference PN diode, as already mentioned, a differential or even absolute temperature indication and thus precise control are possible.

3 zeigte bereits das beispielhafte, vereinfacht schematische Layout eines konventionellen DMOS-Transistors. Hierbei bezeichnete (G) das Gate, (S) die Source, und (D) das Drain des Transistors. In dem besagten Beispiel aus dem Stand der Technik bestand der Transistor aus vier Drain-Kontakt-Fingern (D) zwischen denen sich drei geschlitzte Poly-Silizium-Platten, die Gate-Platten (G), befanden, die das Gate (G) des Transistors bildeten und typischerweise in einer weiteren nicht gezeigten Verdrahtung elektrisch verbunden waren. Die Gate-Poly-Platten (G) überlappten nur zum Teil das Gebiet (ACTI) in dem nur ein Gate-Oxid (GOX) den Halbleiter, typischerweise Silizium, bedeckte. Ein gewisser Teil befand sich über dem dickeren Feldoxid (FOX) und bildete eine Feldplatte. Der Source-Kontakt (S) befindet sich in dem Schlitz (SL) der Poly-Silizium-Platte, die das Gate (G) bildet. Ein solcher Transistor ist beispielsweise in der DE4322548A1 beschrieben. 3 already showed the exemplary, simplified schematic layout of a conventional DMOS transistor. Here, (G) denotes the gate, (S) the source, and (D) the drain of the transistor. In the said prior art example, the transistor consisted of four drain contact fingers (D) between which were three slotted poly-silicon plates, the gate plates (G), which connected the gate (G) of the Transistors were formed and were typically electrically connected in another wiring, not shown. The gate poly plates (G) only partially overlapped the region (ACTI) in which only one gate oxide (GOX) covered the semiconductor, typically silicon. A certain part was above the thicker field oxide (FOX) and formed a field plate. The source contact (S) is located in the slot (SL) of the poly-silicon plate which forms the gate (G). Such a transistor is for example in the DE4322548A1 described.

Fig. 5Fig. 5

Erfindungsgemäß wird nun in einer Ausprägung der Erfindung ein zentraler Streifen des DMOS-Transistors aufgetrennt. (5) In diesen wird vorzugsweise die besagte PN-Diode (Poly_D) oder eine andere Temperaturmessvorrichtung (TS) eingebracht. Es ist besonders vorteilhaft, wenn die Temperaturmessvorrichtungen (TS) gleichmäßig über die Fläche des zu regelnden MOS-Transistors verteilt sind. In dem beispielhaften Fall wird nur eine Poly-Silizium-PN-Diode (Poly_D) als Temperaturmessvorrichtung (TS) eingebracht, die mittels mehrerer Poly-Silizium-Anschlüsse (Cont_A, Cont_K) kontaktiert wird. Wie der 5 zu entnehmen ist, ist es besonders vorteilhaft, wenn der MOS-Transistor bezogen auf alle Teiltransistoren und Teiltransistoren eine annähernd quadratische Form hat. Die Form eines Oktogons oder eine kreisrunde Form sind ebenfalls vorteilhaft, wenn auch nicht in den beigefügten Figuren gezeichnet. Hierdurch wird jeweils eine besonders hohe Symmetrie erzielt. Die beispielhaften Symmetrielinien (Sym1) sind gestrichelt einzeichnet. Es hat sich im Rahmen der Erarbeitung der Erfindung gezeigt, dass auch eine elektrisch isolierte Temperaturmessvorrichtung (TS) die thermischen Eigenschaften eines solchen MOS-Transistors und damit auch seine elektrischen Eigenschaften stören kann. Die rein elektrische Isolation der Temperaturmessvorrichtung (TS, Poly_D) reicht daher typischerweise nicht aus. Eine asymmetrische Platzierung einer solchen Temperaturmessvorrichtung (TS, Poly_D) innerhalb des MOS-Transistors kann daher zu einer inhomogenen Stromdichteverteilung in einem solchen Leistungs-MOS-Transistor und damit zu einer Reduktion dessen maximaler Belastbarkeit führen. Nur eine solche symmetrische Platzierung führt zu einer minimalen Beeinflussung des Leistungs-MOS-Transistors durch die Temperaturmessvorrichtung (TS, Poly_D), also beispielsweise die besagte Poly-Silizium-PN-Diode (Poly_D). Ein wesentlicher Vorteil der erfindungsgemäßen Vorrichtung ist die Trennung der Vorrichtung gegenüber dem Gate-Potenzial der Gate-Elektrode (G) des MOS-Transistors sowie die geringere Störung im Transistoraufbau, die typischerweise durch Strukturen im aktiven Bereich der Leistungsbaulemente zu erwarten ist. Bei der DE 10 2008 023 216 A1 kommt es, wie erwähnt, durch den Stromfluss des Messstromes zu einem Spannungsabfall auf dem Gate (G) und damit zu unterschiedlichen Gate-Source-Spannungen im Transistorkanal (chn) des MOS-Transistors. Eine solche Modifikation der Stromdichteverteilung durch den Messstrom führt zu komplexen Wechselwirkungen, die sich nur schwer überblicken lassen. Eine elektrische Entkopplung bei gleichzeitig guter thermischer Kopplung ist daher gefordert, wie sie die erfindungsgemäße Vorrichtung bietet. Werden die Zuleitungen der Temperaturmessvorrichtung (TS) symmetrisch ausgeführt, so ist auch die Wärmeabfuhr über diese symmetrisch bezogen auf das Layout des MOS-Transistors und stört die Temperaturdichteverteilung in allen Teiltransistoren des MOS-Transistors in gleicher Weise.According to the invention, a central strip of the DMOS transistor is now separated in one embodiment of the invention. ( 5 In these, preferably, the said PN diode (Poly_D) or another temperature measuring device (TS) is introduced. It is particularly advantageous if the temperature measuring devices (TS) are distributed uniformly over the surface of the MOS transistor to be controlled. In the exemplary case, only one poly-silicon PN diode (Poly_D) is introduced as a temperature measuring device (TS), which is contacted by means of several poly-silicon connections (Cont_A, Cont_K). Again 5 it can be seen, it is particularly advantageous if the MOS transistor has an approximately square shape with respect to all subtransistors and subtransistors. The shape of an octagon or a circular shape are also advantageous, though not drawn in the attached figures. As a result, a particularly high symmetry is achieved in each case. The exemplary lines of symmetry (Sym1) are dashed lines. It has been shown in the context of the development of the invention that an electrically insulated temperature measuring device (TS) can disturb the thermal properties of such a MOS transistor and thus also its electrical properties. The purely electrical isolation of the temperature measuring device (TS, Poly_D) is therefore typically insufficient. An asymmetric placement of such a temperature measuring device (TS, Poly_D) within the MOS transistor can therefore lead to an inhomogeneous current density distribution in such a power MOS transistor and thus to a reduction of its maximum load capacity. Only such a symmetric placement leads to a minimal influence of the power MOS transistor by the temperature measuring device (TS, Poly_D), for example, the said poly-silicon PN diode (poly_D). A significant advantage of the device according to the invention is the separation of the device from the gate potential of the gate electrode (G) of the MOS transistor and the lower disturbance in the transistor structure, which is typically to be expected by structures in the active region of the power devices. In the DE 10 2008 023 216 A1 it comes, as mentioned, by the current flow of the measuring current to a voltage drop on the gate (G) and thus to different gate-source voltages in the transistor channel (chn) of the MOS transistor. Such a modification of the current density distribution by the measurement current leads to complex interactions that are difficult to survey. An electrical decoupling coupled with good thermal coupling is therefore required, as it provides the device according to the invention. If the leads of the temperature measuring device (TS) executed symmetrical, so is the heat dissipation over this symmetrical with respect to the layout of the MOS transistor and disturbs the temperature density distribution in all subtransistors of the MOS transistor in the same way.

Es hat sich gezeigt, dass die Öffnung eines Gate-Oxid-Fensters (Act_D, twd) unterhalb der Poly-Silizium-PN-Diode (Poly_D), die hier im Beispiel der 5 als Temperaturmessvorrichtung (TS) dient, zu einer sehr schnellen temperaturmäßigen Ankoppelung der Poly-Silizium-PN-Diode (Poly_D) an das Substrat (Sub) bzw. eine andere im Substrat (Sub) gefertigte Komponente des MOS-Transistors, beispielsweise die N-Wanne (NWELL), führt, sodass thermische Zeitkonstanten kleiner 100 ns beobachtet werden konnten. Diese thermisch leitende und elektrisch isolierende Ankopplung der Temperaturmessvorrichtung (TS) und hier insbesondere beispielhaft der Poly-Silizium-PN-Diode (Poly_D) über ein dünnes Gate-Oxid (GOX), das typischerweise eine Dicke (d) von weniger als 200 nm, besser weniger als 100 nm, besser weniger als 50 nm, besser weniger als 20 nm, besser weniger als 10 nm hat, ist somit ein wesentlicher Teil der kennzeichnenden Merkmale einer möglichen Ausprägung der Erfindung. Sofern die erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D) jedoch direkt über dem Kanal (chn) des erfindungsgemäßen MOS-Transistors (TR) platziert wird, ist darauf zu achten, dass der kapazitive Spannungsteiler aus Dioden-Gate-Kapazität zwischen der Poly-Silizium-PN-Diode (Poly_D), und der Gate-Elektrode (G) des MOS-Transistors (TR) und der Gate-Kanal-Kapazität zwischen der Gate-Elektrode (G) des MOS-transistors (TR) und dem Kanal (chn) des MOS-Transistors (TR) so ausgelegt wird, dass dynamische Ansteuerungen der Poly-Silizium-PN-Diode (Poly_D) in der jeweiligen Anwendung nicht zu einer Fluktuation des Drains- oder Source-Stroms des MOS-Transistors (TR) über ein in der jeweiligen Anwendung tolerierbares Maß führen. Der Fachmann wird ggf. entsprechende Simulationen und Berechnungen vorab durchführen und/oder eine Ansteuerung der Poly-Silizium-PN-Diode (Poly_D) mit Signalen oberhalb einer realisierungsspezifischen Grenzfrequenz möglichst ganz vermeiden. Mittels der erfindungsgemäßen Methode kann typischerweise eine hohe lokale Auflösung bei der Messung verschiedener Teile des MOS-Transistors mit mehreren Temperaturmessvorrichtungen (TS) in der sinnvollen Größenordnung von ca. 20 μm2 erreicht werden.It has been found that the opening of a gate oxide window (Act_D, twd) below the poly-silicon PN diode (poly_D), which in this example of the 5 serves as a temperature measuring device (TS), to a very rapid temperature-moderate coupling of the poly-silicon PN diode (poly_D) to the substrate (Sub) or another in the substrate (Sub) manufactured component of the MOS transistor, for example, the N- Well (NWELL), so that thermal time constants smaller than 100 ns could be observed. This thermally conductive and electrically insulating coupling of the temperature measuring device (TS) and here in particular, for example, the poly-silicon PN diode (poly_D) via a thin gate oxide (GOX), which typically has a thickness (d) of less than 200 nm, better than less than 100 nm, better less than 50 nm, better less than 20 nm, better less than 10 nm, is thus an essential part of the characterizing features of a possible embodiment of the invention. However, if the poly-silicon PN diode (poly_D) according to the invention is placed directly above the channel (chn) of the MOS transistor (TR) according to the invention, it is important to ensure that the capacitive voltage divider of diode-gate capacitance between the poly Silicon PN diode (poly_D), and the gate electrode (G) of the MOS transistor (TR) and the gate channel capacitance between the gate electrode (G) of the MOS transistor (TR) and the channel (chn) of the MOS transistor (TR) is designed so that dynamic driving of the poly-silicon PN diode (poly_D) in the respective application does not result in fluctuation of the drain or source current of the MOS transistor (TR) lead over a tolerable in the respective application measure. If necessary, the person skilled in the art will carry out corresponding simulations and calculations beforehand and / or avoid as far as possible a triggering of the poly-silicon PN diode (poly_D) with signals above a conversion-specific cutoff frequency. By means of the method according to the invention, a high local resolution can typically be achieved in the measurement of different parts of the MOS transistor with a plurality of temperature measuring devices (TS) in the reasonable order of approximately 20 μm 2 .

Durch die Verwendung von Multiplexern kann die Temperatur beispielsweise an mehreren kritischen Orten mittels mehrerer solcher Poly-Silizium-PN-Dioden (Poly_D) bzw. Temperaturmessvorrichtungen (TS) aufgenommen werden und ausgewertet werden. Wie bereits erwähnt, kann dann dabei jeder der Teiltransistoren entsprechend 1 einzeln nachgeregelt werden.By using multiplexers, the temperature can be recorded and evaluated, for example, at several critical locations by means of a plurality of such poly-silicon PN diodes (Poly_D) or temperature measuring devices (TS). As already mentioned, each of the subtransistors can then be correspondingly 1 be individually readjusted.

Fig. 6Fig. 6

6 zeigt ein detaillierteres Bild der erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D). Diese wird in diesem Ausführungsbeispiel zwischen die beiden Hälften eines aufgetrennten Teiltransistors so platziert, dass die Symmetrie der beiden Hälften oder Teile vorzugsweise nach Möglichkeit nicht gestört wird. Die 6 zeigt links das Gate (G1) und die Source (S1) des linken Teiltransistors. Die 6 zeigt rechts das Gate (G2) und die Source (S2) des rechten Teiltransistors. Die beiden Aktiv-Gebiete (Act1, Act2) sind ebenfalls eingezeichnet. Die linke Teiltransistorhälfte wird durch eine erste Channel-Stopper-Implantation (PIMP1) mit einem p-dotierten Gebiet nach rechts zur Poly-Silizium-PN-Diode (Poly_D) hin elektrisch definiert abgeschlossen. Die rechte Teiltransistorhälfte wird durch eine zweite Channel-Stopper-Implantation (PIMP2) mit einem p-dotierten Gebiet nach links zur Poly-Silizium-PN-Diode (Poly_D) hin ebenfalls elektrisch definiert abgeschlossen. In der Mitte zwischen den beabstandeten linken und rechten Teiltransistorhälften befindet sich die Poly-Silizium-PN-Diode (Poly_D), die von beiden Teiltransistorhälften ebenfalls jeweils beabstandet ist. In diesem Beispiel wird die Poly-Silizium-PN-Diode (Poly_D) in der polykristallinen Silizium-Schicht durch Ätzung als Poly-Substrat (PSD) aus besagtem polykristallinem Silizium erzeugt, in der in dem gleichen Arbeitsgang auch die Gate-Elektroden (G) aus dem gleichen polykristallinen Siliziummaterial gefertigt werden. Von Ihrer mechanischen Struktur her handelt es sich also bei der Poly-Silizium-PN-Diode (Poly_D) um eine Gate-Elektrode. Allerdings weist der so gebildete „Transistor” der Poly-Silizium-PN-Diode (Poly_D) keine Drain- und Source-Kontakte auf (siehe 7). Erfindungsgemäß ist jedoch ein Aktiv-Gebiet (ACTI_D) im Zentrum der Poly-Silizium-PN-Diode (Poly_D) vorgesehen, um ein temperaturleitfähiges Fenster (twd) im Feldoxid (FOX) zu erzeugen. Dieses Gate-Oxid-Fenster (twd) im umgebenden dickeren Feld-Oxid (FOX), dient, wie gesagt, der wärmekapazitätsarmen Ankopplung des polykristallinen Siliziummaterials der Poly-Silizium-PN-Diode (Poly_D) an das Substrat (Sub) des umgebenden Transistors. In diesem polykristallinen Silizium des Poly-Substrats (PSD) der Poly-Silizium-PN-Diode (Poly_D) werden nun ein elektronisches Bauelement und/oder ein anderer Halbleitersensor insbesondere durch Implantation und/oder Silizidierung gefertigt. In der beispielhaften Ausführung der 6 ist dies die besagte Poly-Silizium-PN-Diode (Poly_D). In dem Beispiel befinden sich auf der Anodenseite zwei Kontakte (Cont_A). Diese sind von einem P-Implantationsgebiet (PIMP) umgeben, mit dem der p-leitende Teil der erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D) gefertigt wird. Im Herstellungsprozessverlauf wird eine Silizidierung (SBLO) durch Bildung von elektrisch leitfähigem Titansilizid im Bereich der Kontakte (Cont_A) derart vorgenommen, dass nur ein schmaler Streifen des P-Implantationsgebiets (PIMP) in Richtung der Kathoden-Kontakte (Cont_K) nicht silizidiert wird. Die N-Dotierung wird mit einer N-Implantation (NM) im Bereich der Kathodenkontakte (Cont_K) durchgeführt. Auf der Kathodenseite wird die Poly-Silizium-PN-Diode (Poly_D) über diese zwei Kathodenkontakte (Cont_K) angeschlossen. Auch im Bereich der Kathodenkontakte (Cont_K) wird eine Silizidierung (SBLO) zur Verbesserung der Leitfähigkeit vorgenommen, wobei auch dieses Mal ein schmaler n-dotierter Streifen in Richtung auf die Anodenkontakte nicht elektrisch leitend mit Titansilizid silizidiert wird. Zwischen dem n- und p-dotierten Bereich befindet sich vorzugsweise ein intrinsisches oder typischerweise schwach n-dotiertes Polysiliziumgebiet. Es hat sich gezeigt, dass dieses „i-Gebiet” den Leckstrom der Silizium-PN-Diode (Poly_D) senkt. Die Verwendung eines solchen i-Gebietes ist daher eine vorzugsweise Ausprägung einer erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D). 6 shows a more detailed image of the inventive poly-silicon PN diode (poly_D). This is placed in this embodiment between the two halves of a split partial transistor so that the symmetry of the two halves or parts is preferably not disturbed, if possible. The 6 shows on the left the gate (G1) and the source (S1) of the left partial transistor. The 6 shows on the right the gate (G2) and the source (S2) of the right partial transistor. The two active areas (Act1, Act2) are also drawn. The left partial transistor half is terminated electrically by a first channel stopper implantation (PIMP1) with a p-doped region to the right of the poly-silicon PN diode (Poly_D). The right sub-transistor half is terminated by a second channel stopper implantation (PIMP2) with a p-doped region to the left to the poly-silicon PN diode (Poly_D) also electrically defined. In the middle between the spaced apart left and right sub-transistor halves is the poly-silicon PN diode (poly_D) which is also spaced from both sub-transistor halves, respectively. In this example, the poly-silicon PN diode (poly_D) is produced in the polycrystalline silicon layer by etching as poly-substrate (PSD) of said polycrystalline silicon, in which in the same operation also the gate electrodes (G) be made of the same polycrystalline silicon material. In terms of its mechanical structure, the poly-silicon PN diode (poly_D) is a gate electrode. However, the so-formed "transistor" of the poly-silicon PN diode (poly_D) has no drain and source contacts (see 7 ). According to the invention, however, an active region (ACTI_D) is provided in the center of the poly-silicon PN diode (Poly_D) to produce a temperature-conductive window (twd) in the field oxide (FOX). This gate oxide window (twd) in the surrounding thicker field oxide (FOX) serves, as stated, to couple the polycrystalline silicon material of the polysilicon PN diode (poly_D) with low heat capacity to the substrate (sub) of the surrounding transistor , In this polycrystalline silicon of the poly-substrate (PSD) of the poly-silicon PN diode (poly_D), an electronic component and / or another semiconductor sensor are now produced in particular by implantation and / or silicidation. In the exemplary embodiment of 6 this is the poly-silicon PN diode (poly_D). In the example, there are two contacts (Cont_A) on the anode side. These are surrounded by a P-implantation region (PIMP) with which the p-type part of the poly-silicon PN diode (poly_D) according to the invention is manufactured. In the course of the production process, silicidation (SBLO) is carried out by formation of electrically conductive titanium silicide in the region of the contacts (Cont_A) such that only a narrow strip of the P implantation region (PIMP) is not silicided in the direction of the cathode contacts (Cont_K). The N-doping is carried out with an N-implantation (NM) in the region of the cathode contacts (Cont_K). On the cathode side, the poly-silicon PN diode (Poly_D) is connected via these two cathode contacts (Cont_K). Also in the area of the cathode contacts (Cont_K) a silicidation (SBLO) is carried out to improve the conductivity, whereby this time a narrow n-doped strip in the direction of the anode contacts is not silicided electrically conductive with titanium silicide. Between the n- and p-doped region there is preferably an intrinsic or typically weakly n - doped polysilicon region. It has been found that this "i-region" lowers the leakage current of the silicon PN diode (poly_D). The use of such an i-region is therefore a preferred expression of a poly-silicon PN diode according to the invention (poly_D).

Vorzugsweise werden die Anschlüsse der Poly-Silizium-PN-Diode (Poly_D) in der 5 längs der senkrechten Symmetrielinie (Sym1) aus dem MOS-Transistor beispielsweise in Metall herausgeführt. Die so in der Mitte des zu regelnden Leistungstransistors platzierte Poly-Silizium-PN-Diode (Poly_D) kann somit als Temperaturmessvorrichtung (TS) arbeiten, ohne, wie die Vorrichtungen aus dem Stand der Technik, die Verteilung der elektrostatischen Felder, die den Drain-Strom durch die Transistorkanäle steuern und/oder die Symmetrie der Temperaturverteilung zu stören.Preferably, the terminals of the poly-silicon PN diode (poly_D) in the 5 along the vertical line of symmetry (Sym1) led out of the MOS transistor, for example in metal. The poly-silicon PN diode (Poly_D) thus placed in the center of the power transistor to be regulated can thus function as a temperature measuring device (TS), without, like the devices of the prior art, the distribution of the electrostatic fields covering the drain. Control current through the transistor channels and / or disturb the symmetry of the temperature distribution.

Fig. 7Fig. 7

7 zeigt einen vereinfachten Querschnitt durch die erfindungsgemäße Silizium-PN-Diode (Poly_D). Genaugenommen handelt es sich in dem hier dargestellten Beispiel infolge des verwendeten „i-Gebiets” und eine Silizium-PIN-Diode (Poly_D). In der Folge wird jedoch nur von einer Silizium-PN-Diode (Poly_D) gesprochen, wobei solche Silizium-PIN-Dioden (Poly_D) typischerweise in die Beschreibung mit eingeschlossen sind. Oberhalb des Querschnitts ist noch einmal die Struktur aus 6 ohne Bezugszeichen in Aufsicht zur besseren Orientierung wiederholt. Links und rechts des durch das Gate-Oxid (GOX) gebildeten thermischen Fensters (twd), mit dem die Silizium-PN-Diode (Poly_D) an das Substrat oder eine andere Transistorkomponenten, wie hier die N-Wanne (NWELL), thermisch leitend angebunden wird, befindet sich das dickere und damit thermisch stärker isolierende Feld-Oxid (FOX), wie es typischerweise beispielsweise in einem LOCOS-Prozess vorkommt. Die Struktur kann aber in ähnlicher Form auch in anderen CMOS-Prozessen, beispielsweise einem Shallow-Trench-Prozess realisiert werden. Auf das Gate-Oxid (GOX) und das Feldoxid (FOX) ist er polykristalline Siliziumstreifen der Silizium-PN-Diode (Poly_D) aufgebracht. Dieser ist hier beispielhaft durch eine p-Implantation und eine n-Implantation sowie durch die lokale Silizidierung beispielsweise mit Titansilizid elektrisch strukturiert. In dem Beispiel weist er die besagte erste elektrisch leitende Silizidierung (sil_b) im Bereich des Kathodenkontakts (Cont_K) auf, der über eine dritte Leitung (A3) elektrisch angeschlossen ist. Darüber hinaus weist er die besagte zweite elektrisch leitende Silizidierung (sil_a) auch im Bereich des Anodenkontakts (Cont_A) auf, der über eine vierte Leitung (A4) elektrisch angeschlossen ist. Die erste elektrisch leitende Silizidierung (sil_b) kontaktiert den n-dotierten Bereich (n_poly) innerhalb des polykristallinen Siliziummaterials der Poly-Silizium-PN-Diode (Poly_D). Die zweite elektrisch leitende Silizidierung (sil_a) kontaktiert analog den p-dotierten Bereich (p_poly) innerhalb des polykristallinen Siliziummaterials der Poly-Silizium-PN-Diode (Poly_D). Zwischen diesen beiden Poly-Siliziumbereichen (n_poly, p_poly) befindet sich im polykristallinen Siliziummaterial der Poly-Silizium-PN-Diode (Poly_D) ein intrinsischer oder typischerweise schwach dotierter, beispielsweise schwach n-dotierter Bereich (i_poly), der wie bereits erläutert, die Funktion hat, den Leckstrom der Poly-Silizium-PN-Diode (Poly_D) zu minimieren. 7 shows a simplified cross section through the inventive silicon PN diode (poly_D). In fact, in the example shown here, this is due to the "i-region" used and a silicon PIN diode (poly_D). In the following, however, only a silicon PN diode (poly_D) is used, such silicon PIN diodes (poly_D) typically being included in the description. Above the cross section, the structure is off again 6 repeated without reference in supervision for better orientation. To the left and right of the thermal window (twd) formed by the gate oxide (GOX), with which the silicon PN diode (Poly_D) to the substrate or other transistor components, such as the N-well (NWELL), thermally conductive is attached, there is the thicker and thus more thermally insulating field oxide (FOX), as typically occurs for example in a LOCOS process. However, the structure can also be realized in a similar form in other CMOS processes, for example a shallow-trench process. On the gate oxide (GOX) and the field oxide (FOX) it is polycrystalline silicon strip of the silicon PN diode (poly_D) applied. This is here exemplified by a p-implantation and n-implantation and electrically structured by the local silicidation, for example with titanium silicide. In the example, it has the said first electrically conductive silicidation (sil_b) in the region of the cathode contact (Cont_K), which is electrically connected via a third line (A3). In addition, it has the said second electrically conductive silicidation (sil_a) also in the region of the anode contact (Cont_A), which is electrically connected via a fourth line (A4). The first electrically conductive silicidation (sil_b) contacts the n-doped region (n_poly) within the polycrystalline silicon material of the poly-silicon PN diode (poly_D). The second electrically conductive silicidation (sil_a) similarly contacts the p-doped region (p_poly) within the polycrystalline silicon material of the poly-silicon PN diode (poly_D). Between these two poly-silicon regions (n_poly, p_poly) is located in the polycrystalline silicon material of the poly-silicon PN diode (poly_D) an intrinsic or typically weakly doped, for example, weakly n-doped region (i_poly), which, as already explained, has the function to minimize the leakage current of the poly-silicon PN diode (poly_D).

Fig. 8Fig. 8

Durch eine einfache Serienschaltung der Poly-Silizium-PN-Diode (Poly_D) insbesondere auch innerhalb eines gemeinsamen polykristallinen Siliziumstreifens kann nun die Amplitude des ursprünglichen Messsignals, dessen Spannung typischerweise zwischen 300 mV und 700 mV beträgt und der temperaturabhängige Signalanteil von typischerweise nur 2 mV/K° vervielfacht werden. 8 zeigt das beispielhafte Layout eines solchen Elements mit zwei Poly-Silizium-PN-Dioden (Poly_Da, Poly_Db), in der Aufsicht. Die beiden p+-Implantationen sind nun zu einer p+-Implantation (PIMP) verbunden, die gleichzeitig die p+-dotierte Anode der zweiten Poly-Silizium-PN-Diode (Poly_Db) erzeugt. In der Fertigung ergeben sich hierdurch jedoch drei isolierte p-Bereiche. Die abschattende Wirkung des Poly-Substrats (PSD) und des Fels-Oxids (FOX) führt dazu, dass die beiden p+-Implantationen (PIMP1 und PIMP2) weiterhin elektrisch getrennt sind.By a simple series connection of the poly-silicon PN diode (poly_D) in particular within a common polycrystalline silicon strip, the amplitude of the original measurement signal whose voltage is typically between 300 mV and 700 mV and the temperature-dependent signal component of typically only 2 mV / K ° be multiplied. 8th shows the exemplary layout of such an element with two poly-silicon PN diodes (Poly_Da, Poly_Db), in plan view. The two p + implants are now connected to a p + implantation (PIMP), which simultaneously generates the p + -doped anode of the second polysilicon PN diode (poly_Db). In manufacturing, however, this results in three isolated p-areas. The shading effect of the poly-substrate (PSD) and the rock oxide (FOX) causes the two p + -plants (PIMP1 and PIMP2) to remain electrically isolated.

Das über dem Feldoxid liegende Poly-Substrat (PSD) wird hierdurch ebenfalls p+-dotiert und bildet das p+-Implantationsgebiet (PIMPb) für die zweite Poly-Silizium-PN-Diode (Poly_Db). Dieses p+-Implantationsgebiet (PIMPb) ist jedoch nicht separat eingezeichnet. Dieses p+-Implantationsgebiet (PIMPb), ist aber durch das Feldoxid (FOX) bzw. das Gate-Oxid (GOX) von dem Substrat (Sub) und damit von dem Leistungstransistor und dessen Teiltransistoren elektrisch getrennt. Die Masken der N-Dotierungen (NMa, NMb) und die Silizidierungsmaske (SBLOa, SBLOb) sind nun jeweils für die beiden Poly-Silizium-PN-Dioden (Poly_Da, Poly_Db) getrennt vorhanden. Zusätzlich findet eine sehr wichtige Silizidierung des polykristallinen Siliziummaterials oberhalb des dritten sich ergebenden PN-Übergangs statt, wodurch dieser elektrisch überbrückt und kurzgeschlossen wird. Ohne diese Maßnahme würde immer mindestens ein PN-Übergang sperren. Natürlich weist die erste Poly-Silizium-PN-Diode (Poly_Da) ein eigenes p+-Implantationsgebiet (PIMPa) auf. Durch diese Serienschaltung der ersten Poly-Silizium-PN-Diode (Poly_Da) und zweiten Poly-Silizium-PN-Diode (Poly_Db) wird der Temperatureffekt auf die Temperaturspannung bzw. die Durchlassspannung bzw. den Durchlassstrom der erfindungsgemäßen Poly-Silizium-PN-Diodenstruktur (Poly_Da, Poly_Db) verdoppelt. Selbstverständlich können auch mehr als die zwei beispielhaften Dioden oder auch nur eine Diode vorgesehen werden. Beispielsweise ist im Extremfall eine Aufteilung aller Teiltransistoren längs der Symmetrieachse der 5 wie bei dem mittleren Teiltransistor der 5 und eine Serienschaltung sehr vieler solcher Poly-Silizium-PN-Dioden (Poly_Da, Poly_Db) in der vorgestellten Art und Weise möglich.The poly-substrate (PSD) lying above the field oxide is thereby also p + -doped and forms the p + -implantation region (PIMPb) for the second poly-silicon PN diode (poly_Db). However, this p + implantation area (PIMPb) is not shown separately. This p + implantation region (PIMPb), however, is electrically isolated from the substrate (Sub) by the field oxide (FOX) or the gate oxide (GOX) and thus from the power transistor and its subtransistors. The masks of the N-type dopants (NMa, NMb) and the silicidation mask (SBLOa, SBLOb) are now present separately for the two poly-silicon PN diodes (Poly_Da, Poly_Db). In addition, a very important silicidation of the polycrystalline silicon material takes place above the third resulting PN junction, thereby electrically bridging and shorting it. Without this measure, at least one PN transition would always be blocked. Of course, the first poly-silicon PN diode (Poly_Da) has its own P + implantation region (PIMPa). By this series connection of the first poly-silicon PN diode (poly_Da) and second poly-silicon PN diode (poly_Db), the temperature effect on the temperature voltage or the forward voltage or the forward current of the inventive poly-silicon PN diode structure (Poly_Da, Poly_Db) doubled. Of course, more than the two exemplary diodes or only one diode can be provided. For example, in an extreme case, a division of all partial transistors along the axis of symmetry of 5 as in the middle subtransistor of 5 and a series connection of very many such poly-silicon PN diodes (Poly_Da, Poly_Db) in the manner presented.

Auch ist es möglich, die Teiltransistoren an mehr als zwei Stellen zu trennen und mehrere solcher Ketten und/oder Messorte an verschiedenen Stellen in einem solchen, aus mehreren Teiltransistoren bestehenden Transistor vorzusehen.It is also possible to separate the partial transistors in more than two places and to provide a plurality of such chains and / or measuring locations at different locations in such a transistor consisting of a plurality of partial transistors.

Fig. 9Fig. 9

9 zeigt einen vereinfachten Querschnitt durch die erfindungsgemäße Serienschaltung zweier Silizium-PN-Dioden (Poly_Da, Poly_Db). Oberhalb ist noch einmal die Struktur aus 8 ohne Bezugszeichen in Aufsicht zur besseren Orientierung wiederholt. Links und rechts des durch das Gate-Oxid (GOX) gebildeten thermischen Fensters (twd), mit dem die Silizium-PN-Dioden (Poly_Da, Poly_Db) an das Substrat (Sub) oder eine andere Transistorkomponenten, wie hier die N-Wanne (NWELL), angebunden wird, befindet sich wieder das dickere und damit thermisch stärker isolierende Feld-Oxid (FOX). Auf das Gate-Oxid (GOX) und das Feldoxid (FOX) ist das polykristalline Siliziumsubstrat (PSD) der Silizium-PN-Diode (Poly_D) aufgebracht. Dieses ist hier wieder beispielhaft, nun aber in anderer Weise durch eine p-Implantation und eine n-Implantation sowie durch die lokale Silizidierung beispielsweise mit Titan-Silizid elektrisch strukturiert. In dem Beispiel weist es wieder die besagte erste elektrisch leitende Silizidierung (sil_b) im Bereich des Kathodenkontakts (Cont_K) auf, die über eine dritte Leitung (A3) elektrisch angeschlossen ist. Darüber hinaus weist es die besagte zweite elektrisch leitende Silizidierung (sil_a) auch im Bereich des Anodenkontakts (Cont_A) auf, die wieder über eine vierte Leitung (A4) elektrisch angeschlossen ist. Im Gegensatz zu dem vorhergehenden Beispiel der 7 weist es nun aber einen dritten silizidierten Bereich (sil_m) auf, der den dritten parasitären PN-Übergang kurzschließt. Die erste elektrisch leitende Silizidierung (sil_b) kontaktiert den n-dotierten Bereich (n_poly_b) der zweiten Poly-Silizium-PN-Diode (Poly_Db) innerhalb des polykristallinen Siliziummaterials (PSD) der zweiten Poly-Silizium-PN-Diode (Poly_Db). Die zweite elektrisch leitende Silizidierung (sil_a) kontaktiert analog den p-dotierten Bereich (p_poly_a) der ersten Poly-Silizium-PN-Diode (Poly_Da) innerhalb des polykristallinen Siliziummaterials (PSD) der ersten Poly-Silizium-PN-Diode (Poly_Da). Zwischen diesen beiden Poly-Siliziumbereichen (n_poly_b, p_poly_a) befindet sich im polykristallinen Siliziummaterial der Poly-Silizium-PN-Diode (Poly_D) der p-dotierte Poly-Siliziumbereich (p_poly_b) der zweiten Poly-Silizium-PN-Diode (Poly_Db) und der n-dotierte Poly-Siliziumbereich (n_poly_a) der ersten Poly-Silizium-PN-Diode (Poly_Da). Diese stoßen direkt aneinander und würden normalerweise sperren, wenn die anderen beiden PN-Übergänge in Flussrichtung gepolt sind. Um dies zu verhindern, ist das polykristalline Silizium in diesem Bereich so elektrisch leitend silizidiert, dass diese beiden Poly-Silizium-Bereiche (p_poly_b, n_poly_a) miteinander elektrisch leitend verbunden sind und vorzugsweise gleichzeitig noch n- und p-Bereiche nicht silizidiert sind. 9 shows a simplified cross section through the inventive series connection of two silicon PN diodes (Poly_Da, Poly_Db). Above is the structure once again 8th repeated without reference in supervision for better orientation. To the left and right of the thermal window (twd) formed by the gate oxide (GOX), to which the silicon PN diodes (Poly_Da, Poly_Db) are applied to the substrate (Sub) or another transistor components, such as the N-well ( NWELL), is again the thicker and thus more thermally insulating field oxide (FOX). On the gate oxide (GOX) and the field oxide (FOX), the polycrystalline silicon substrate (PSD) of the silicon PN diode (poly_D) is applied. This is again exemplary here, but now in other ways electrically structured by a p-implantation and an n-implantation as well as by the local silicidation, for example with titanium silicide. In the example, it again has the said first electrically conductive silicidation (sil_b) in the region of the cathode contact (Cont_K), which is electrically connected via a third line (A3). In addition, it has the said second electrically conductive silicidation (sil_a) also in the region of the anode contact (Cont_A), which is again electrically connected via a fourth line (A4). Unlike the previous example of 7 However, it now has a third silicided area (sil_m) which shorts the third parasitic PN junction. The first electrically conductive silicidation (sil_b) contacts the n-doped region (n_poly_b) of the second poly-silicon PN diode (Poly_Db) within the polycrystalline silicon material (PSD) of the second poly-silicon PN diode (Poly_Db). The second electrically conductive silicidation (sil_a) analogically contacts the p-doped region (p_poly_a) of the first poly-silicon PN diode (Poly_Da) within the polycrystalline silicon material (PSD) of the first poly-silicon PN diode (Poly_Da). Between the two poly-silicon regions (n_poly_b, p_poly_a), the poly-silicon material of the poly-silicon PN diode (poly_D) contains the p-doped poly-silicon region (p_poly_b) of the second poly-silicon PN diode (poly_Db) and the n-doped poly-silicon region (n_poly_a) of the first poly-silicon PN diode (Poly_Da). These collide directly and would normally lock if the other two PNs Transitions are poled in the direction of flow. To prevent this, the polycrystalline silicon is silicided in this area so that these two poly-silicon areas (p_poly_b, n_poly_a) are electrically conductively connected to each other and preferably at the same time still n- and p-areas are not silicided.

Wie zuvor befinden sich zwischen diesen p- und n-Bereichen nun zwei intrinsische oder zumindest schwach dotierte, vorzugsweise schwach n-dotierte, Bereiche (i_poly_b, i_poly_a), die wieder die Funktion haben, die Leckströme der beiden Dioden zu minimieren.As before, there are now two intrinsic or at least weakly doped, preferably weakly n-doped regions (i_poly_b, i_poly_a) between these p and n regions, which again have the function of minimizing the leakage currents of the two diodes.

Fig. 10Fig. 10

Bis zu diesem Zeitpunkt wurde die erfindungsgemäße Temperaturmessvorrichtung ausschließlich neben dem zu regelnden Transistor platziert.Until this time, the temperature measuring device according to the invention was placed exclusively adjacent to the transistor to be controlled.

Sofern die integrierte Schaltung jedoch in einem Prozess gefertigt wird, der mehrere übereinander liegende polykristalline Siliziumschichten vorsieht, ist es jedoch sinnvoll, eine zweite darüber liegende polykristalline Schicht für die Fertigung einer erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D) oberhalb des zu regelnden Transistors zu nutzen.However, if the integrated circuit is manufactured in a process which provides for a plurality of superimposed polycrystalline silicon layers, it is expedient to use a second polycrystalline layer above for the production of a poly-silicon PN diode (poly_D) according to the invention above the transistor to be controlled to use.

10 zeigt einen solchen Transistor im Querschnitt. Ein weiteres Element des erfindungsgemäßen MOS-Transistors der 10 ist eine zweites polykristalline Silizium Elektrode (Poly_D), wie es beispielsweise in Flash-CMOS-Prozessen typischerweise zur Verfügung steht. 10 zeigt einen MOS-Transistor aus dem Stand der Technik entsprechend 1 ergänzt um die erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D) im Querschnitt. Er weist den Source-Kontakt (S), das Gate (G) und den Drain-Kontakt (D) auf. Ein dickeres Feld-Oxid (FOX) und ein dünnes Gate-Oxid (GOX) isolieren die Gate-Elektrode (G) gegenüber dem Kanal (chn). Die Source (S) ist über eine Source-Anschlussleitung (A1) und das Drain (D) über eine Drain-Anschlussleitung (A2) angeschlossen. Zusätzlich zu dem schon vorhandenen Gate (G) befindet sich durch einen ONO-Stapel (ONO) von diesem elektrisch isoliert, eine zweite Elektrode (PSD) oberhalb der Gate-Elektrode (G). Unter ONO-Stapel wird hierbei eine vertikal in Richtung auf die Transistoroberfläche zu aufeinander folgende Abfolge verschiedener dielektrischer Isolierender Schichten verstanden, die darauf ausgelegt sind, eine gute elektrische Isolation zu erzielen. Im Sinne dieser Offenbarung kann aber der besagte ONO-Stapel auch nur aus einer einzigen Schicht bestehen. Typischerweise jedoch wird eine Abfolge von SiO2 und Si3N4-Schichten gewählt, die eine Durchschlagfestigkeit größer als die Maximalbetriebsspannung (maximale Drain-Source-Spannung) des zu regelnden Transistors ergibt, wodurch eine zuverlässige Isolation der Temperaturmessvorrichtung, der Poly-Silizium-PN-Diode (Poly_D), gegenüber dem Gate (G) des MOS-Transistors erzielt wird. Die Dicke (d) dieser Schicht beträgt typischerweise weniger als 800 nm, besser weniger als 400 nm, besser weniger als 200 nm, besser weniger als 100 nm, besser weniger als 50 nm, besser weniger als 20 nm, besser weniger als 10 nm. Dem Fachmann ist offensichtlich, dass hier ein spezielles thermisches Fenster (twd) und die zugehörige Fototechnik zu dessen Realisierung nicht extra erforderlich ist. Durch den geringen räumlichen Abstand ist die Poly-Silizium-PN-Diode (Poly_D, Poly_D) sehr gut an das Gate (G) thermisch angekoppelt und damit auch an den Kanal (chn) und das Substrat des MOS-Transistors angekoppelt. Wird nun ein Messstrom in diese Poly-Silizium-PN-Diode (Poly_D) eingespeist, so kommt es zwar zu einem Spannungsabfall und damit zu der Ausprägung eines elektrischen Feldes entlang der Poly-Silizium-PN-Diode (Poly_D), dieses elektrische Feld kann jedoch nicht auf den Kanal des MOS-Transistors einwirken, weil das elektrostatische Feld der Poly-Silizium-PN-Diode (Poly_D) durch die elektrisch leitende Gate-Elektrode (G) des MOS-Transistors gegenüber dem Kanal (chn) des MOS-Transistors abgeschirmt wird. Es ist also ein wesentlicher Schritt, zwischen der Poly-Silizium-PN-Diode (Poly_D) und dem Kanal des MOS-Transistors eine Schirmung zu platzieren, sodass die elektrostatische Wirkung des Messstromes nicht mehr auf den Stromfluss im Kanal des MOS-Transistors einwirken kann. Die Gate-Elektrode (G) des MOS-Transistors (TR) schirmt somit das elektrische Feld der Poly-Silizium-PN-Diode (Poly_D) vorzugsweise so ab, dass bei dem bestimmungsgemäßen Gebrauch der Poly-Silizium-PN-Diode (Poly_D) der Drain- oder Source-Strom des MOS-Transistors (TR) sich um nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% ändert. Dem Fachmann ist natürlich offensichtlich, dass es bei dieser Anordnung nicht zwingend einer Poly-Silizium-PN-Diode (Poly_D) zur Temperaturmessung bedarf. Vielmehr kann natürlich auch hier bereits die Änderung des elektrischen Widerstands einer derartig angeordneten zweiten zusätzlichen, elektrisch inaktiven Elektrode ausgewertet werden, weshalb die Anordnung der Temperaturmessvorrichtung (Ts) in dieser Art bereits ein gesondertes Merkmal dieser Erfindung ist. Der Vorteil dieser Messmethode mittels eines elektrisch isolierten und thermisch leitend verbundenen elektrischen Widerstands gegenüber der Methode der Messung mit einer Poly-Silizium-PN-Diode (Poly_D) ist vor allem die Linearität der Widerstände. Im Rahmen der Erfindung wurde festgestellt, dass eine Fertigung als metallischer Widerstand aus dem besagten Titansilizid mit ca. 2 Ohm/Quadrat hier sehr vorteilhaft ist. Eine Ausführung als Poly-Widerstand ist jedoch vorzuziehen, da dann der aufzuwendende Strom wesentlich geringer ist. Die Wahl des Widerstands wird also von der konkreten Anwendung und der Verfügbarkeit elektrischer Energie abhängen. 10 shows such a transistor in cross section. Another element of the MOS transistor of the invention 10 is a second polycrystalline silicon electrode (poly_D), such as typically available in flash CMOS processes. 10 shows a MOS transistor according to the prior art 1 supplemented by the inventive poly-silicon PN diode (poly_D) in cross section. It has the source contact (S), the gate (G) and the drain contact (D). A thicker field oxide (FOX) and a thin gate oxide (GOX) isolate the gate electrode (G) from the channel (chn). The source (S) is connected via a source connecting line (A1) and the drain (D) via a drain connecting line (A2). In addition to the already existing gate (G), a second electrode (PSD) is located above the gate electrode (G) through an ONO stack (ONO). By ONO stacks is here understood a sequence which is vertical to the transistor surface to successive different dielectric insulating layers, which are designed to achieve a good electrical insulation. For the purposes of this disclosure, however, said ONO stack may consist of only a single layer. Typically, however, a sequence of SiO 2 and Si 3 N 4 layers is chosen, which results in a dielectric strength greater than the maximum operating voltage (maximum drain-source voltage) of the transistor to be controlled, whereby a reliable isolation of the temperature measuring device, the poly-silicon PN diode (poly_D), opposite to the gate (G) of the MOS transistor is achieved. The thickness (d) of this layer is typically less than 800 nm, better less than 400 nm, better less than 200 nm, better less than 100 nm, better less than 50 nm, better less than 20 nm, better less than 10 nm. It is obvious to the person skilled in the art that here a special thermal window (twd) and the associated photographic technology are not required for its realization. Due to the small spatial distance, the poly-silicon PN diode (poly_D, poly_D) is very well thermally coupled to the gate (G) and thus also coupled to the channel (chn) and the substrate of the MOS transistor. If a measuring current is now fed into this poly-silicon PN diode (poly_D), the result is a voltage drop and thus the occurrence of an electric field along the poly-silicon PN diode (poly_D), this electric field can but do not act on the channel of the MOS transistor, because the electrostatic field of the poly-silicon PN diode (poly_D) through the electrically conductive gate electrode (G) of the MOS transistor with respect to the channel (chn) of the MOS transistor is shielded. It is therefore an essential step to place a shield between the poly-silicon PN diode (poly_D) and the channel of the MOS transistor, so that the electrostatic effect of the measuring current can no longer affect the current flow in the channel of the MOS transistor , The gate electrode (G) of the MOS transistor (TR) thus preferably shields the electric field of the poly-silicon PN diode (Poly_D) such that, in the intended use, the poly-silicon PN diode (Poly_D) the drain or source current of the MOS transistor (TR) does not change by more than 5% and / or not more than 2.5% and / or not more than 1%. Of course, it will be apparent to those skilled in the art that this arrangement does not necessarily require a poly-silicon PN diode (Poly_D) for temperature measurement. Rather, of course, the change in the electrical resistance of such a second additional, electrically inactive electrode can of course also be evaluated here, which is why the arrangement of the temperature measuring device (T s ) in this way is already a separate feature of this invention. The advantage of this measuring method by means of an electrically isolated and thermally conductively connected electrical resistance compared to the method of measurement with a poly-silicon PN diode (poly_D) is above all the linearity of the resistors. In the context of the invention, it has been found that production as a metallic resistor from said titanium silicide with approximately 2 ohms / square is very advantageous here. A design as a poly-resistance is preferable, however, because then the amount of electricity to be used is much lower. The choice of Resistance will therefore depend on the actual application and availability of electrical energy.

Es ist rückblickend auf das Gesagte ein weiterer wesentlicher erfinderischer Schritt in das Gate eines Transistors ein oder mehrere bipolare Bauelemente, hier die besagte Poly-Silizium-PN-Diode (Poly_D) in einen MOS-Leistungstransistor in Form einer 3D-Integration zu integrieren und diese für die Steuerung des MOS-Transistors selbst zu nutzen.It is, looking back on the above, another essential innovative step into the gate of a transistor, one or more bipolar devices, here to integrate said poly-silicon PN diode (poly_D) into a MOS power transistor in the form of a 3D integration and these to use for the control of the MOS transistor itself.

Auch kann die Methode der Widerstandsmessung mittels der zusätzlichen Elektrode aus polykristallinem Silizium analog zum Querschnitt der 10 mit der Messung mittels einer Poly-Silizium-PN-Diode (Poly_D) kombiniert werden, wobei diese entsprechend der Anordnung der 10 und/oder 5 und 6 platziert werden kann. Somit ist eine Kombination dieser Messungen möglich.Also, the method of resistance measurement by means of the additional polycrystalline silicon electrode analogous to the cross section of the 10 be combined with the measurement by means of a poly-silicon PN diode (poly_D), this according to the arrangement of the 10 and or 5 and 6 can be placed. Thus, a combination of these measurements is possible.

Fig. 11Fig. 11

11 zeigt den Querschnitt durch einen erfindungsgemäßen MOS-Transistor mit der erfindungsgemäßen Temperaturmessvorrichtung (TS), wobei der Querschnitt durch den erfindungsgemäßen MOS-Transistor nun senkrecht im Vergleich zu dem MOS-Transistor der 10 liegt. Der Stromfluss innerhalb des MOS-Transistors erfolgt also senkrecht zur Blattebene, während der Stromfluss in dem MOS-Transistor in 10 quer zur Blattebene erfolgte. Die 11 zeigt das Gate-Oxid (GOX) des MOS-Transistors und durch dieses elektrisch gegen das Substrat (Sub) bzw. die N-Wanne (NWELL) isoliert, darüber dessen Gate-Elektrode (G), die gleichzeitig durch das Gate-Oxid (G) thermisch an den Kanal (chn) des MOS-Transistors angebunden ist. Die Gate-Elektrode (G) ist durch den besagten ONO-Stapel (ONO) nach oben hin elektrisch isoliert. Darauf befindet sich das polykristalline Siliziumsubstrat (PSD) der Temperaturmessvorrichtung (TS). In diesem polykristallinen Siliziumsubstrat (PSD) ist die PN-Dioden-Kette der 9 mit ihren Elementen gefertigt. Die entsprechende Beschreibung der 9 trifft hier entsprechend zu. Durch den geringen Abstand (d) dieser ONO-Schicht (ONO) von typischerweise weniger als 800 nm, besser weniger als 400 nm, besser weniger als 200 nm, besser weniger als 100 nm, besser weniger als 50 nm, besser weniger als 20 nm, besser weniger als 10 nm von der Gate-Elektrode (G) wird eine sehr gute thermische Anbindung der Temperaturmessvorrichtung (TS, PSD), also der Kette aus erster Poly-Silizium-PN-Diode (Poly_Da) und zweiter Poly-Silizium-PN-Diode (Poly_Db), an die Temperatur der Gate-Elektrode (G) und damit an die Temperatur im Kanal (chn) des MOS-Transistors gewährleistet. Natürlich kann auch nur eine PN-Diode oder mehr als zwei PN-Dioden auf diese Weise in der Nähe des MOS-Transistors und damit an diesen thermisch angebunden gefertigt werden. 11 shows the cross section through a MOS transistor according to the invention with the temperature measuring device (TS) according to the invention, wherein the cross section through the MOS transistor according to the invention now perpendicular to the MOS transistor of the 10 lies. The current flow within the MOS transistor is thus perpendicular to the plane of the page, while the current flow in the MOS transistor in 10 took place across the page. The 11 shows the gate oxide (GOX) of the MOS transistor and electrically insulated by this against the substrate (Sub) and the N-well (NWELL), above its gate electrode (G), which at the same time by the gate oxide ( G) is thermally connected to the channel (CHN) of the MOS transistor. The gate electrode (G) is electrically insulated upwardly by said ONO stack (ONO). Thereupon is the polycrystalline silicon substrate (PSD) of the temperature measuring device (TS). In this polycrystalline silicon substrate (PSD), the PN diode chain is the 9 made with their elements. The corresponding description of 9 applies accordingly. Due to the small distance (d) of this ONO layer (ONO) of typically less than 800 nm, better less than 400 nm, better less than 200 nm, better less than 100 nm, better less than 50 nm, better less than 20 nm , better than 10 nm from the gate electrode (G) is a very good thermal connection of the temperature measuring device (TS, PSD), ie the chain of first poly-silicon PN diode (poly_Da) and second poly-silicon PN -Diode (Poly_Db), to the temperature of the gate electrode (G) and thus to the temperature in the channel (chn) of the MOS transistor ensured. Of course, only one PN diode or more than two PN diodes can be manufactured in this way in the vicinity of the MOS transistor and thus to this thermally connected.

Fig. 12Fig. 12

12 zeigt eine weitere beispielhafte Alternative für die Ausbildung des erfindungsgemäßen Temperatursensors (TS). In dem in der 12 dargestellten Fall handelt es sich um einen PNP-Transistor, der wie zuvor die Poly-Silizium-PN-Diode (Poly_D) als Poly-Silizium-PNP-Transistor (Poly_T) in dem polykristallinen Siliziumsubstrat (PSD) gefertigt wird. Der Poly-Silizium-PNP-Transistor (Poly_T) verfügt über die beiden schon bei der Poly-Silizium-PN-Diode (Poly_D) benutzten Doppelkontakte (Cont_E, Cont_c). Ein erster Doppelkontakt (Cont_E) dient als Emitter-Kontakt. Der zweite Doppelkontakt (Cont_C) dient als Collektor-Kontakt. Beide Kontakte kontaktieren je ein p-dotiertes Gebiet (PIMPa, PIMPb) Die Basis ist als seitliche Abzweigung des polykristallinen Silizium-Substrates (PSD) ausgeführt. Diese seitliche Abzweigung dient als Zuleitung der Basis vom zusätzlichen Basis-Kontakt (Cont_B) her. In dem Beispiel ist die gesamte Abzweigung n-dotiert ausgeführt. Es ist aber auch denkbar Teile dieser Zuführung zu silizidierten und damit elektrisch leitfähiger zu gestalten. Die n-dotierte Basis (NM) ist zwecks einer guten Stromverstärkung möglichst schmal im Bereich der Querung des Strompfades vom Emitter zum Kollektor ausgeführt. Wie zuvor die Poly-Silizium-PN-Diode (Poly_D), so verfügt auch dieser Poly-Silizium-PNP-Transistor (Poly_T) über ein thermisches Fenster zur thermischen Anbindung an das Substrat. Als temperaturabhänge Parameter des Poly-Silizium-PNP-Transistors (Poly_T) lassen sich beispielsweise die Stromverstärkung, der Durchlasswiderstand etc. dieses Poly-Silizium-PNP-Transistor (Poly_T) verwenden. Natürlich sind auch Poly-Silizium-NPN-Transistoren und komplexere bipolare Bauelemente auf dieser Basis möglich. Es ist offensichtlich, dass insbesondere durch silizidierte polykristalline Verbindungen komplexere Schaltungen aus solchen Bauelementen auf polykristalliner Basis möglich sind, wobei einzelne Widerstände aus polykristallinem Silizium Teil solcher Schaltungen sein können. Diese Schaltungen, können dann oberhalb der Gates von Leistungstransistoren angeordnet werden. Es ist beispielsweise denkbar, solche Schaltungen als Sensoren, beispielsweise für Licht etc. zu verwenden. 12 shows a further exemplary alternative for the formation of the temperature sensor (TS) according to the invention. In the in the 12 As shown, this is a PNP transistor which, as before, fabricates the poly-silicon PN diode (Poly_D) as a poly-silicon PNP transistor (Poly_T) in the polycrystalline silicon substrate (PSD). The poly-silicon PNP transistor (Poly_T) has the two double contacts (Cont_E, Cont_c) already used in the poly-silicon PN diode (Poly_D). A first double contact (Cont_E) serves as an emitter contact. The second double contact (Cont_C) serves as a collector contact. Both contacts each contact a p-doped region (PIMPa, PIMPb). The base is designed as a lateral branch of the polycrystalline silicon substrate (PSD). This lateral branch serves as a supply line to the base from the additional base contact (Cont_B). In the example, the entire branch is n-doped. But it is also conceivable to make parts of this feed to silicided and thus more electrically conductive. The n-doped base (NM) is designed as narrow as possible in the region of the crossing of the current path from the emitter to the collector for the purpose of a good current amplification. As before, the poly-silicon PN diode (poly_D), this poly-silicon PNP transistor (poly_T) has a thermal window for thermal connection to the substrate. As temperature-dependent parameters of the poly-silicon PNP transistor (poly_T), it is possible to use, for example, the current gain, the forward resistance etc. of this poly-silicon PNP transistor (poly_T). Of course, poly-silicon NPN transistors and more complex bipolar devices are possible on this basis. It is obvious that in particular by silicided polycrystalline compounds more complex circuits of such polycrystalline-based devices are possible, wherein individual polycrystalline silicon resistors may be part of such circuits. These circuits can then be placed above the gates of power transistors. It is conceivable, for example, to use such circuits as sensors, for example for light, etc.

Fig. 13Fig. 13

13 zeigt den beispielhaften Poly-Silizium-PNP-Transistor (Poly_T) aus 12 im Querschnitt. Die beiden p-dotierten Bereiche (p_poly_b, p_poly_a) sind jeweils wieder über eine Silizidierung (sil_a, sil_b) mit der jeweiligen Leitung (A3, A4) verbunden. In diesem Beispiel sind diese p-dotierten Bereiche (p_poly_b, p_poly_a) nicht bis ganz an den n-dotierten Bereich (n_poly_a) der Basis herangeführt. In diesem Beispiel befinden sich jeweils ein niedrig oder undotiertes Gebiet (i_poly_, i_poly_b) links und rechts des Basisgebietes (n_poly_a). Je nach Anwendung können diese undotierten Gebiete größer oder kleiner gewählt werden oder ganz entfallen. 13 shows the exemplary poly-silicon PNP transistor (poly_T) 12 in cross section. The two p-doped regions (p_poly_b, p_poly_a) are each again connected via a silicidation (sil_a, sil_b) to the respective line (A3, A4). In this example, these p-doped regions (p_poly_b, p_poly_a) are not brought up completely to the n-doped region (n_poly_a) of the base. In this example, there is one low or undoped area (i_poly_, i_poly_b) to the left and right of the base area (n_poly_a). Depending on the application, these undoped areas can be selected larger or smaller or omitted altogether.

Fig. 14Fig. 14

Für die Auswertung der Messwerte einer solchen Struktur können einfache Schaltungen angegeben werden.Simple circuits can be specified for the evaluation of the measured values of such a structure.

14 zeigt ein einfaches Beispiel. Beispielhaft wird angenommen, dass der zu vermessende Transistor ein P-Kanaltransistor ist. Diese und die folgenden Schaltungen können durch einen Fachmann jedoch leicht in die korrespondierenden Schaltungen für einen N-Kanal-MOS-Transistor geändert werden. 14 shows a simple example. For example, it is assumed that the transistor to be measured is a P-channel transistor. However, this and the following circuits can be easily changed by a skilled person into the corresponding circuits for an N-channel MOS transistor.

Der erfindungsgemäße Transistor (TR) weise eine erfindungsgemäße Temperaturmessvorrichtung (TS), also den erfindungsgemäßen Widerstand und/oder eine erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D), auf. Natürlich kann eine Temperaturmessvorrichtung auch ein erfindungsgemäßer Bipolartransistor sein.The transistor (TR) according to the invention has a temperature measuring device (TS) according to the invention, that is to say the resistor according to the invention and / or a poly-silicon PN diode (poly_D) according to the invention. Of course, a temperature measuring device may also be a bipolar transistor according to the invention.

Sofern es sich um eine erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D) handelt, kann diese so wie in 5 innerhalb des MOS-Transistors zwischen den Teiltransistoren und/oder Transistorteilen platziert sein oder wie in 10 oberhalb von Teilen des MOS-Transistors typischerweise innerhalb des Oxidstapels. In jedem Fall ist die gute thermische Kopplung, wie insbesondere durch den ONO-Stapel (ONO) oder das thermische Fenster (twd), erforderlich. In dem Beispiel der 14 wird die Temperaturmessvorrichtung, hier die Poly-Silizium-PN-Diode (Poly_D), mit einem Messstrom (Im) beaufschlagt und die sich ergebende Messspannung zwei beispielhaften Komparatoren (Cmp1, Cmp2) zugeführt, die jeweils diese Spannung mit einer ersten Referenzspannung (Vref1) bzw. einer zweiten Referenzspannung (Vref2) vergleichen und so beispielsweise zwei Temperatursignalisierungen (T1, T2) für unterschiedliche Temperaturen erzeugen, die dann beispielsweise innerhalb und außerhalb der zugehörigen integrierten Schaltung weiter verwendet werden können.If it is a poly-silicon PN diode (poly_D) according to the invention, this can be as in 5 be placed within the MOS transistor between the subtransistors and / or transistor parts or as in 10 above portions of the MOS transistor, typically within the oxide stack. In any case, the good thermal coupling, in particular by the ONO stack (ONO) or the thermal window (twd), is required. In the example of 14 the temperature measuring device, in this case the poly-silicon PN diode (Poly_D), is supplied with a measuring current (I m ) and the resulting measuring voltage is supplied to two exemplary comparators (Cmp 1 , Cmp 2 ), each of which supplies this voltage with a first reference voltage (V ref1 ) and a second reference voltage (V ref2 ) compare and thus, for example, generate two temperature signaling (T 1 , T 2 ) for different temperatures, which can then be used for example inside and outside the associated integrated circuit.

Fig. 15Fig. 15

15 zeigt ein mögliches, einfaches Regelungssystem für einen beispielhaften MOS-Transistor, der aus mehreren, hier beispielhaft drei, Teiltransistoren (TR1, TR2, TR3) besteht. Typischerweise werden solche Teiltransistoren TR1, TR2, TR3) matchend ausgeführt. Jedem der beispielhaften drei Teiltransistoren (TR1, TR2, TR3), die beispielsweise hier auch drei Teiltransistoren sein können, ist in diesem Beispiel ein Komparator (Cmp3_1, Cmp3_2, Cmp3_3) zugeordnet, von denen jedoch in der 15 nur der erste Komparator (Cmp3_1) zur besseren Übersichtlichkeit eingezeichnet ist. Zunächst wird daher nur die Struktur des den ersten Komparator (Cmp3_1) der 15 betreffenden Teils der Regelung besprochen. Für die anderen beiden Komparatoren (Cmp3_2, Cmp3_3) und deren Beschaltung gilt dann das Gesagte analog. 15 shows a possible, simple control system for an exemplary MOS transistor, which consists of several, here exemplified three, partial transistors (TR 1 , TR 2 , TR 3 ). Typically, such subtransistors TR 1 , TR 2 , TR 3 ) are made matching. Each of the exemplary three subtransistors (TR 1 , TR 2 , TR 3 ), which may for example also be three subtransistors here, is associated in this example with a comparator (Cmp 3_1 , Cmp 3_ 2 , Cmp 3_3 ), of which, however, in the 15 only the first comparator (Cmp 3_1 ) is shown for better clarity. First, therefore, only the structure of the first comparator (Cmp 3_1 ) of 15 part of the scheme. For the other two comparators (Cmp 3_2, Cmp 3_3 ) and their wiring then what is said applies analogously.

Die erste Temperaturmessvorrichtung (D1) des ersten Teiltransistors (TR1), beispielsweise eine Poly-Silizium-PN-Diode (Poly_D), wird durch eine dieser Temperaturmessvorrichtung (D1) zugeordnete erste Stromquelle mit einem ersten Messstrom (Im_1) bestromt. Die dabei auftretende Spannung wird durch den ersten Komparator (Cmp3_1) der 15 mit der Referenzspannung (Vref), die typischerweise für alle Teiltransistoren (TR1, TR2, TR3), gleich ist, verglichen. Das zugehörige erste Temperatursignal (Ta1) des ersten Teiltransistors (TR1) wird der Regelung (CTR) zugeführt, die die Gates der beispielhaften drei Teiltransistoren (TR1, TR2, TR3) in Abhängigkeit von diesem Signal nachregelt. Dies kann beispielsweise durch Änderungen in der Steuerspannungsamplitude oder durch zeitweise Auslassung der Ansteuerung im betroffenen Bereich des Transistors erfolgen.The first temperature measuring device (D 1 ) of the first partial transistor (TR 1 ), for example a poly-silicon PN diode (Poly_D), is energized by a first current source associated with this temperature measuring device (D 1 ) with a first measuring current (I m_1 ). The occurring voltage is determined by the first comparator (Cmp 3_1 ) 15 with the reference voltage (V ref ), which is typically the same for all the subtransistors (TR 1 , TR 2 , TR 3 ). The associated first temperature signal (T a1 ) of the first partial transistor (TR 1 ) is supplied to the control (CTR), which adjusts the gates of the exemplary three partial transistors (TR 1 , TR 2 , TR 3 ) in response to this signal. This can be done, for example, by changes in the control voltage amplitude or by temporary omission of the drive in the affected region of the transistor.

In erster Näherung wird der Widerstand des ersten Teiltransistors (TR1) durch die Regelung (CTR) erhöht, wenn die Leistungsaufnahme des ersten Teiltransistors (TR1) zu hoch ist und der erste Teiltransistor (TR1) sich in einer Umgebung mit einer eingeprägten Drain-Source-Spannung befindet. Ebenso in erster Näherung wird der Widerstand des ersten Teiltransistors (TR1) erniedrigt, wenn die Leistungsaufnahme des ersten Teiltransistors (TR1) zu hoch ist und der erste Teiltransistor (TR1) sich in einer Umgebung mit eingeprägtem Drain- oder Source-Strom befindet. Dazwischen gibt es Mischformen, die einer komplizierteren Regelung bedürfen, die hier nicht weiter behandelt wird.In a first approximation, the resistance of the first partial transistor (TR 1 ) is increased by the control (CTR) when the power consumption of the first partial transistor (TR 1 ) is too high and the first partial transistor (TR 1 ) in an environment with an impressed drain -Source voltage is located. Likewise, in a first approximation, the resistance of the first subtransistor (TR 1 ) is lowered when the power consumption of the first subtransistor (TR 1 ) is too high and the first subtransistor (TR 1 ) is in an impressed drain or source current environment , In between, there are hybrid forms that require a more complicated regulation, which is not dealt with here.

Auf diese Weise wird nicht nur der erste Teiltransistor (TR1) geregelt, sondern auch die anderen Teiltransistoren (TR2, TR3), die jeder für sich in diesem Beispiel einen Komparator (Cmp3_2, Cmp3_3), eine Stromquelle für den zugehörigen Messstrom (Im_1, Im_2) etc. aufweisen, sodass typischerweise zu jedem zu dieser Teiltransistoren (TR1, TR2, TR3) jeweils ein Temperatursignal (Ta1, Ta2, Ta3) des entsprechenden Teiltransistors (TR1, TR2, TR3) dem Regler durch den jeweiligen Komparator (Cmp1, Cmp2, Cmp3) zur Verfügung gestellt wird. Diese Regelkreise für den zweiten und dritten Teiltransistor (TR2, TR3) sind in dem Beispiel der 15, wie bereits erwähnt, zur besseren Übersichtlichkeit nicht eingezeichnet. Diese beiden Teiltransistoren (TR2, TR3) werden in dem Beispiel der 15 natürlich auch von dem Regler (CTR) gesteuert. Der Regler erhält in dem Beispiel Ein Soll-Signal, was dem Gate-Signal eines Transistors aus dem Stand der Technik in seiner Wirkung und Funktion entspricht als externes Signal (soll).In this way, not only the first subtransistor (TR 1 ) is regulated, but also the other subtransistors (TR 2 , TR 3 ), each of which in this example is a comparator (Cmp 3_ 2 , Cmp 3_3 ), a current source for the associated one Measuring current (I m_1 , I m_2 ), etc., so typically to each of these subtransistors (TR 1 , TR 2 , TR 3 ) in each case a temperature signal (T a1 , T a2 , T a3 ) of the corresponding subtransistor (TR 1 , TR 2 , TR 3 ) is made available to the controller by the respective comparator (Cmp 1 , Cmp 2 , Cmp 3 ). These control circuits for the second and third subtransistor (TR 2 , TR 3 ) are in the example of 15 , as already mentioned, not shown for the sake of clarity. These two partial transistors (TR 2 , TR 3 ) are in the example of 15 Of course, also controlled by the controller (CTR). The controller receives in the example a target signal, which is the gate signal of a Transistors from the prior art in its effect and function corresponds to an external signal (soll).

Des Weiteren kann die in 15 gezeigte Struktur dazu genutzt werden, um in Verbindung mit einem mit einer Hysterese behafteten Komparator (Cmp1, Cmp2, Cmp3) den MOS-Transistor (TR) vor lokaler Überhitzung zu schützen. In diesem einfachen Anwendungsfall würde der entsprechende Teiltransistor (TR1, TR2, TR3) oberhalb einer Temperaturschwelle proportional zu einer Referenzsspannung (Vref) zuzüglich Hysterese abgeschaltet und bei Abkühlung unter eine zweite Temperaturschwelle proportional zu der Referenzspannung (Vref) abzüglich besagter Hysterese wieder aktiviert.Furthermore, the in 15 shown structure to be used in conjunction with a hysteresis-related comparator (Cmp 1 , Cmp 2 , Cmp 3 ) to protect the MOS transistor (TR) from local overheating. In this simple application, the corresponding subtransistor (TR 1 , TR 2 , TR 3 ) would be switched off above a temperature threshold proportional to a reference voltage (V ref ) plus hysteresis and upon cooling below a second temperature threshold proportional to the reference voltage (V ref ) minus said hysteresis activated again.

Fig. 16Fig. 16

16 zeigt eine sehr einfache Möglichkeit der Realisierung einer Regelstufe. Das Sollsignal wird hier als Regelspannung (Vctr) einer spannungsgesteuerten Stromquelle, also beispielsweise innerhalb eines Stromspiegels, zugeführt. Die Stromquelle bestromt hier die Temperaturmessvorrichtung (D1), in diesem Beispiel wieder eine Poly-Silizium-Diode wie oben beschrieben, mit einem Messstrom (Im). Die Temperaturmessvorrichtung ist dabei nun direkt mit der Source (S) des beispielhaften p-Kanal-MOS-Transistors (TR1) verbunden. Ein optionaler verstärkender Widerstand (Rs) ist in Serie zu der Temperaturmessvorrichtung (D1) geschaltet. Das Gate-Potenzial des MOS-Transistors (TR1) wird zwischen Stromquelle und Widerstand (Rs) bzw. Temperaturmessvorrichtung (D1) abgenommen. Damit wird die Gate-Source-Spannung und damit der Leitfähigkeitszustand des MOS-Transistors (TR1) typischerweise im Wesentlichen durch den Strom (Im) der Stromquelle und damit durch die Regelspannung (Vctr) auf der einen Seite und den Leitfähigkeitszustand der Temperaturmessvorrichtung (D1) auf der anderen Seite bestimmt. Wir nehmen nun an, dass es sich bei der Temperaturmessvorrichtung um die besagte Poly-Silizium-PN-Diode (Poly_D) handelt. Wird der MOS-Transistor (TR1) zu heiß, so steigt die Leitfähigkeit der Poly-Silizium-PN-Diode (Poly_D) und die Gate-Source-Spannung wird kleiner. Damit steigt der Widerstand des MOS-Transistors (TR1) an. Sofern der MOS-Transistor (TR1) in einer Umgebung eingesetzt wird, in der die Spannung über den MOS-Transistor (TR1) eingeprägt ist, sinkt der Drain-Source-Strom und damit die im MOS-Transistor (TR1) umgesetzte elektrische Leistung. Im umgekehrten Fall eines eingeprägten Drain-Source-Stromes des Transistors (TR1), würde der Widerstand des MOS-Transistor (TR1) steigen. Durch die Proportionalität von Leistung zu Widerstand und zum Quadrat des fließenden Stromes ist die Schaltung im Verbund mit weiteren gleichartigen, parallel angeordneten Strukturen geeignet, eine Leistungsverteilung vorzunehmen. 16 shows a very simple way of implementing a control level. The desired signal is here as a control voltage (V ctr ) a voltage-controlled current source, that is, for example, supplied within a current mirror. The current source is energized here by the temperature measuring device (D 1 ), in this example again a poly-silicon diode as described above, with a measuring current (I m ). The temperature measuring device is now directly connected to the source (S) of the exemplary p-channel MOS transistor (TR 1 ). An optional amplifying resistor (R s ) is connected in series with the temperature measuring device (D 1 ). The gate potential of the MOS transistor (TR 1 ) is taken between the current source and resistor (R s ) and temperature measuring device (D 1 ). Thus, the gate-source voltage and thus the conductivity state of the MOS transistor (TR 1 ) is typically substantially by the current (I m ) of the current source and thus by the control voltage (V ctr ) on the one hand and the conductivity state of the temperature measuring device (D 1 ) on the other side. We now assume that the temperature measuring device is the poly-silicon PN diode (Poly_D). When the MOS transistor (TR 1 ) becomes too hot, the conductivity of the poly-silicon PN diode (Poly_D) increases and the gate-source voltage becomes smaller. Thus, the resistance of the MOS transistor (TR 1 ) increases. If the MOS transistor (TR 1 ) is used in an environment in which the voltage across the MOS transistor (TR 1 ) is impressed, the drain-source current and thus the converted in the MOS transistor (TR 1 ) decreases electrical power. In the reverse case of an impressed drain-source current of the transistor (TR 1 ), the resistance of the MOS transistor (TR1) would rise. Due to the proportionality of power to resistance and the square of the flowing current, the circuit in combination with other similar, parallel structures is suitable to perform a power distribution.

Vorteilhafterweise kann die Art der Steuerung aus 16 dazu genutzt werden, um in integrierten Spannungsreglern den Strom, und damit die Leistung, innerhalb des treibenden MOS-Transistors (TR) zu verteilen. Die Regelspannung (Vctr) ist in diesem Fall der Ausgang eines Reglers, der über diese Regelspannung (Vctr) mehrere parallele Strukturen wie in 16 gleichartig ansteuert (Siehe auch 17). Die einzelnen MOS-Transistoren oder Teiltransistor (TR1, TR2, TR3) regeln sich in diesem Fall inherent selbst, ohne dass der übergeordnete Regler dies zur Vorgabe der Regelspannung (Vctr) dies berücksichtigen muss. Die Grenzen der sogenannten Safe Operating Area (SAO) können damit symmetrisiert eingehalten werden.Advantageously, the type of control can be off 16 can be used to distribute in integrated voltage regulators the current, and thus the power, within the driving MOS transistor (TR). The control voltage (V ctr ) in this case is the output of a regulator which, via this control voltage (V ctr ), has several parallel structures as in 16 similarly controls (see also 17 ). In this case, the individual MOS transistors or partial transistors (TR 1 , TR 2 , TR 3 ) inherently self-regulate, without the higher-level controller having to take this into account for specifying the control voltage (V ctr ). The limits of the so-called Safe Operating Area (SAO) can thus be maintained symmetrized.

Fig. 17Fig. 17

Für alle diese Methoden der Temperaturmessung kommt stets eine Kalibrierung und eine Eichung an einer gleichenden „kalten” matchenden Struktur oder zumindest einer kalten matchenden Temperaturmessvorrichtung in Frage. Dies ist in 17 schematisch dargestellt.For all of these methods of temperature measurement, calibration and calibration on an equivalent "cold" matching structure or at least one cold matching temperature measurement device is always feasible. This is in 17 shown schematically.

Die Struktur der 17 ähnelt der der 15 mit dem Unterschied, dass nun die Referenzspannung (Vref) an der besagten „kühlen”, matchenden Struktur mit Index „k” erzeugt wird. Das Messsignal der kühlen Struktur ist also die Referenzspannung (Vref). Es ist natürlich sinnvoll, größere MOS-Transistoren (TR) aus kleineren Teiltransistoren (TR1, TR2, TR3) zusammenzusetzen und die Referenzspannung (Vref) mit Hilfe eines einzelnen „kalten” Teiltransistors (TRk), der mit den anderen Teiltransistoren (TR1, TR2, TR3) matched, zu gewinnen.The structure of 17 is similar to the 15 with the difference that now the reference voltage (V ref ) is generated at the said "cool" matching structure with index "k". The measurement signal of the cool structure is thus the reference voltage (V ref ). Of course, it makes sense to assemble larger MOS transistors (TR) from smaller subtransistors (TR 1 , TR 2 , TR 3 ) and the reference voltage (V ref ) by means of a single "cold" subtransistor (TR k ) connected to the other Subtransistors (TR 1 , TR 2 , TR 3 ) matched to win.

Alternativ kann die durch den Komparator (Cmp4) in 17 gewonnene Information (Tsig) dazu verwendet werden, zu entscheiden, welcher der Teiltransistoren (TR1, TR2, TR3) die geringere Temperatur aufweist. Auf dieser Basis kann dann im Weiteren durch eine geeignete Steuerung über eine Leistungsaufteilung zwischen den Teiltransistoren (TR1, TR2, TR3) entschieden werden.Alternatively, the information provided by the comparator (Cmp 4 ) in 17 obtained information (T sig ) are used to decide which of the partial transistors (TR 1 , TR 2 , TR 3 ) has the lower temperature. On this basis, it can then be decided in the following by a suitable control over a power distribution between the partial transistors (TR 1 , TR 2 , TR 3 ).

Vorteile der Erfindung gegenüber dem Stand der TechnikAdvantages of the invention over the prior art

Die erfindungsgemäße Vorrichtung kann ohne eine zusätzliche Maske in einem typischen Standard-CMOS-Prozess gefertigt werden und verursacht somit keine Zusatzkosten. Sie ermöglicht eine ortsaufgelöste schnelle Messung des Temperaturverlaufs von MOS Leistungstransistoren und damit eine engere Führung derselben an ihrer jeweiligen Leistungsgrenze, was die Verkleinerung der IC-Fläche für diese Transistoren und/oder eine Steigerung der zulässigen Maximalleistung erlaubt.The device according to the invention can be manufactured without an additional mask in a typical standard CMOS process and thus causes no additional costs. It allows a spatially resolved rapid measurement of the temperature profile of MOS power transistors and thus a closer guidance of the same at their respective power limit, which allows the reduction of the IC area for these transistors and / or an increase in the maximum allowable power.

Zusammenfassung der offenbarten Merkmale Summary of the disclosed features

Im Folgenden werden die Merkmale der Erfindung noch einmal zusammengefasst. Der hier beanspruchte Umfang ergibt sich aus dem auf diesen Abschnitt folgenden Abschnitt „Ansprüche”.

  • Merkmal 1 Verfahren zur Regelung der Temperatur eines MOS-Transistors (TR), insbesondere eines DMOS-Transistors, – wobei der MOS-Transistor (TR) zusammen mit mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) monolithisch auf einem Substrat (Sub) untergebracht ist und – wobei der MOS-Transistor (TR) aus einem oder mehreren Teiltransistoren (TR1, TR2, TR3), insbesondere Transistorfingern, besteht und gekennzeichnet dadurch, – dass das Messsignal (Vist) mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) des MOS-Transistors (TR) mit dem Messsignal (Vref) einer korrespondierenden Temperaturmessvorrichtung (Dk) eines matchenden Transistors (TRk) oder matchenden Transistorteils oder matchenden Teiltransistoren durch Differenzbildung der beiden besagten Messsignale in einer Differenzbildungsvorrichtung, insbesondere in einem Komparator (Cmp4), verglichen wird, wobei ein Differenzsignal (Tsig) erzeugt wird, und – dass das Differenzsignal (Tsig) zur Regelung des Drain- oder Source-Stromes durch diesen MOS-Transistor (TR) oder einen Teil des MOS-Transistors oder einen Teiltransistoren (TR1, TR2, TR3) des MOS-Transistors (TR) und/oder des Spannungsabfalls über diesen MOS-Transistor (TR) oder einen Teil des MOS-Transistors oder einen Teiltransistoren (TR1, TR2, TR3) des MOS-Transistors (TR) benutzt wird.
  • Merkmal 2 Verfahren entsprechend Merkmal 1 dadurch gekennzeichnet, – dass das Differenzsignal (Tsig) eine Hysterese aufweist.
  • Merkmal 3 Verfahren entsprechend Merkmal 1 oder 2 dadurch gekennzeichnet, – dass die Regelungskennlinie der elektrischen Verlustleistung (VDS·ID) des MOS-Transistors (TR) und/oder eines Teiltransistors (TR1, TR2, TR3) in Abhängigkeit von der Temperatur seiner Gate-Elektrode (G) und/oder seines Kanals (chn) bezüglich einer steigenden Temperaturrampe gefolgt von einer fallenden Temperaturrampe eine Hysterese aufweist.
  • Merkmal 4 Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 3 dadurch gekennzeichnet, – dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) gleichmäßig und symmetrisch über den MOS-Transistor (TR) und/oder eine Anordnung von Teiltransistoren (TR1, TR2, TR3) verteilt sind und – dass der MOS-Transistor (TR) und/oder eine Anordnung von Teiltransistoren (TR1, TR2, TR3) ohne Verdrahtung mindestens eine Spiegelsymmetrieachse (Sym1) aufweist und – dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) spiegelsymmetrisch bezüglich zumindest dieser einen Spiegelsymmetrieachse (Sym1) oder auf dieser Symmetrieachse (Sym1) angeordnet sind.
  • Merkmal 5 Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 4 dadurch gekennzeichnet, – dass die Temperaturmessvorrichtung (TS) eine PN-Diode (Poly_D) insbesondere als temperaturempfindliches elektronisches Bauelement enthält.
  • Merkmal 6 Verfahren entsprechend Merkmal 5 dadurch gekennzeichnet, – dass die PN-Diode (Poly_D) bezüglich der elektrischen Leitfähigkeit und der Beeinflussung von Teilen des MOS-Transistors (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) durch eine elektrische Isolation (ONO, GOX, twd) von diesen Teilen zum einen elektrisch isoliert ist und zum anderen thermisch leitend an mindestens eines dieser Teile (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) angebunden ist.
  • Merkmal 7 Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 4 dadurch gekennzeichnet, – dass die Temperaturmessvorrichtung (TS) mindestens einen Poly-Silizium-NPN-Bipolartransistor oder mindestens einen Poly-Silizium-PNO-Bipolartransistor (Poly_T) insbesondere als temperaturempfindliches elektronisches Bauelement enthält.
  • Merkmal 8 Verfahren entsprechend Merkmal 7 dadurch gekennzeichnet, – dass der Bipolartransistor (Poly_T) bezüglich der elektrischen Leitfähigkeit und der Beeinflussung von Teilen des MOS-Transistors (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) durch eine elektrische Isolation (GOX, ONO, twd) von diesen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) zum einen elektrisch isoliert ist und zum anderen thermisch leitend an mindestens eines dieser Teile (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) angebunden ist.
  • Merkmal 9 Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 5 dadurch gekennzeichnet, – dass die Temperaturmessvorrichtung (TS) einen halbleitenden Widerstand als temperaturempfindliches Element enthält, der bezüglich der elektrischen Leitfähigkeit und der Beeinflussung von Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) durch eine elektrische Isolation (twd, GOX, ONO) von diesen Teilen zum einen elektrisch isoliert ist und zum anderen thermisch leitend an mindestens eines dieser Teile des MOS-Transistors (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) angebunden ist.
  • Merkmal 10 Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 9 dadurch gekennzeichnet, – dass der Abstand zwischen mindestens einem Teil (PSD) der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) und mindestens einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) weniger als 800 nm oder weniger als 400 nm oder weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt und – dass insbesondere der zugehörige Abstandsbereich mit einem elektrisch isolierenden und thermisch leitenden Dielektrikum, insbesondere SiO2 und/oder Si3N4 gefüllt ist und insbesondere alternierenden Schichten dieser beiden gefüllt ist.
  • Merkmal 11 Verfahren zur Regelung der Temperatur eines MOS-Transistors (TR), insbesondere eines DMOS-Transistors, – wobei der MOS-Transistor (TR) zusammen mit mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) monolithisch auf einem Substrat (Sub) untergebracht ist und – wobei der MOS-Transistor (TR) aus einem oder mehreren Teiltransistoren (TR1, TR2, TR3) besteht. dadurch gekennzeichnet, – dass eine Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) in polykristallinem Silizium (PSD) gefertigt ist, das elektrisch von den Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und insbesondere von der Gate-Elektrode (G) des MOS-Transistors (TR) durch eine elektrische Isolation (GOX, ONO, twd) isoliert ist und – dass ein elektrischer Parameter (insbesondere Stromdurchfluss, Spannungsabfall, Kapazität, elektrischer komplexer und/oder realer Widerstand und Leitwert) der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) erfasst wird, der als Messwert dient oder aus dem ein solcher Messwert abgeleitet wird und – dass die Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) in einer thermischen Verbindung zu diesem MOS-Transistor (TR) oder zu einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) steht, die dadurch gekennzeichnet ist, dass der besagte elektrische Parameter der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) von der Temperatur zumindest eines Teils (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und/oder eines Teiltransistors (TR1, TR2, TR3) des MOS-Transistors (TR) abhängt.
  • Merkmal 12 Verfahren entsprechend Merkmal 11 dadurch gekennzeichnet, – dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) gleichmäßig und symmetrisch über den MOS-Transistor (TR) verteilt sind und – dass der MOS-Transistor (TR) ohne Verdrahtung mindestens eine Spiegelsymmetrieachse (Sym1) aufweist und – dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) spiegelsymmetrisch bezüglich zumindest dieser einen Spiegelsymmetrieachse (Sym1) oder auf dieser Symmetrieachse (Sym1) angeordnet sind.
  • Merkmal 13 Verfahren entsprechend einem oder mehreren der Merkmale 11 bis 12 dadurch gekennzeichnet, – dass die Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) – eine zusätzliche Poly-Silizium-Elektrode (PSD) des MOS-Transistors (TR) oder eines Teiltransistors (TR1, TR2, TR3) ist und – dass die zusätzliche Poly-Silizium-Elektrode (PSD) von der Gate-Elektrode (G) des Transistors und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.
  • Merkmal 14 Verfahren entsprechend Merkmal 13 dadurch gekennzeichnet, – dass der differentielle oder absolute elektrische Widerstand und oder die differentielle oder absolute Leitfähigkeit der zusätzlichen Poly-Silizium-Elektrode (PSD) oder eine von einem von diesen Größen abhängige Größe durch einen Messstrom (Im) oder eine Messspannung zumindest zeitweise während des Betriebs des MOS-Transistors (TR) erfasst wird.
  • Merkmal 15 Verfahren entsprechend Merkmal 13 oder 14 dadurch gekennzeichnet, – dass die Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass es den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld der zusätzlichen Poly-Silizium-Elektrode (PSD) abschirmt und – dass die Ansteuerung der zusätzlichen Poly-Silizium-Elektrode (PSD) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen der zusätzlichen Poly-Silizium-Elektrode (PSD) und der Gate-Elektrode (G) des MOS-Transistors (TR) eine Drain- und/oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.
  • Merkmal 16 Verfahren nach einem oder mehreren der Merkmale 11 bis 12 dadurch gekennzeichnet, – dass eine Temperaturmessvorrichtung (TS, D1, D2, D3) eine aus polykristallinem Silizium gefertigte Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) ist.
  • Merkmal 17 Verfahren entsprechend Merkmal 16 dadurch gekennzeichnet, – dass die Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) von der Gate-Elektrode (G) des MOS-Transistors (TR) und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.
  • Merkmal 18 Verfahren entsprechend Merkmal 16 oder 17 dadurch gekennzeichnet, – dass die Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) von den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) – insbesondere im Wafer-Material –, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source-(S) und Drain-(D)Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist.
  • Merkmal 19 Verfahren entsprechend einem oder mehreren der Merkmale 16 bis 18 dadurch gekennzeichnet, – dass der elektrische differentielle oder absolute Leitwert oder Widerstand oder eine diesen entsprechende physikalische Größe der Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) durch einen Messstrom (Im) oder eine Messspannung als elektrischer Parameter erfasst wird.
  • Merkmal 20 Verfahren entsprechend einem oder mehreren der Merkmale 16 bis 18 dadurch gekennzeichnet, – dass zumindest ein Teil der Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass sie den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld der Poly-Silizium-PN-Diode (Poly_D) bzw. Poly-Silizium-PIN-Diode (Poly_D) abschirmt und – dass die Ansteuerung der Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen der Poly-Silizium-PN-Diode (Poly_D) (bzw. Poly-Silizium-PIN-Diode (Poly_D)) und der Gate-Elektrode (G) des MOS-Transistors (TR) eine Drain- oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.
  • Merkmal 21 Verfahren nach einem oder mehreren der Merkmale 11 bis 12 dadurch gekennzeichnet, – dass eine Temperaturmessvorrichtung (TS, D1, D2, D3) eine aus polykristallinem Silizium gefertigter Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) ist.
  • Merkmal 22 Verfahren entsprechend Merkmal 21 dadurch gekennzeichnet, – dass der Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) von der Gate-Elektrode (G) des MOS-Transistors (TR) und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.
  • Merkmal 23 Verfahren entsprechend Merkmal 21 oder 22 dadurch gekennzeichnet, – dass der Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) von den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) – insbesondere im Wafer-Material –, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source-(S) und Drain-(D)Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist.
  • Merkmal 24 Verfahren entsprechend einem oder mehreren der Merkmale 21 bis 23 dadurch gekennzeichnet, – dass der elektrische differentielle oder absolute Leitwert oder Widerstand oder eine diesen entsprechende physikalische Größe des Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (PolyT) durch einen Messstrom (Im) oder eine Messspannung in einem oder mehreren Arbeitspunkten des Poly-Silizium-PNP-Transistors oder Poly-Silizium-NPN-Transistors (PolyT) als elektrischer Parameter erfasst wird.
  • Merkmal 25 Verfahren entsprechend einem oder mehreren der Merkmale 21 bis 24 dadurch gekennzeichnet, – dass zumindest ein Teil der Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass sie den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld de Poly-Silizium-PNP-Transistors oder Poly-Silizium-NPN-Transistors (Poly_T) abschirmt, und – dass die Ansteuerung des Poly-Silizium-PNP-Transistors oder Poly-Silizium-NPN-Transistors (Poly_T) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen dem Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) auf der einen Seite und der Gate-Elektrode (G) des MOS-Transistors (TR) auf der anderen Seite eine Drain- oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.
  • Merkmal 26 MOS-Transistor (TR) insbesondere für eine integrierte Schaltung mit – einem oder mehreren, insbesondere parallel oder quadratisch zueinander angeordneten Teiltransistoren (TR1, TR2, TR3) und – mindestens einer Symmetrieachse (Sym1) gekennzeichnet dadurch, – dass zumindest einer der besagten Teiltransistoren (TR1) durch die Temperaturmessvorrichtung (TS) unterbrochen oder gekürzt gegenüber mindestens einem anderen Teiltransistor (TR2, TR3) ist und – dass die Temperaturmessvorrichtung (TS) gegenüber den elektrischen Komponenten des MOS-Transistors (S, D, G, BC, Sub, NWELL, chn, body), die im Substratmaterial (Sub) – insbesondere im Wafer-Material –, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source-(S) und Drain-(D)Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der Implantation (body) (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist und – mit diesem MOS-Transistor (TR) oder Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) thermisch leitend thermisch verbunden ist.
  • Merkmal 26b MOS-Transistor (TR) insbesondere für eine integrierte Schaltung nach Merkmal 26 Dadurch gekennzeichnet, – dass symmetrisch zu der Symmetrieachse (Sym1) und/oder auf dieser sich zumindest eine Temperaturmessvorrichtung (TS) befindet.
  • Merkmal 27 Temperaturmessvorrichtung (TS) innerhalb einer integrierten Schaltung zur Verwendung in einem MOS-Transistor (TR) der integrierten Schaltung oder im thermischen Wirkzusammenhang mit diesen zur Erfassung der Temperatur eines oder mehrerer MOS-Transistoren (TR) im Betrieb, insbesondere nach einem der Merkmale 26 oder 26b, gekennzeichnet dadurch, – dass die Temperaturmessvorrichtung (TS) eine Poly-Silizium-PN-Diode (Poly_D) oder eine Poly-Silizium-PIN-Diode (Poly_D) oder ein Poly-Silizium-PNP-Transistor (Poly_T) oder ein Poly-Silizium-NPN-Transistor ist und – dass die Temperaturmessvorrichtung (TS) gegenüber den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) – insbesondere im Wafer-Material –, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source-(S) und Drain-(D)Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist und – mit diesem MOS-Transistor (TR) oder Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) thermisch leitend thermisch verbunden ist.
  • Merkmal 28 Temperaturmessvorrichtung (TS) entsprechend Merkmal 27 dadurch gekennzeichnet, – dass das polykristalline Silizium (PSD) der Temperaturmessvorrichtung (TS) bei der Fertigung der Temperaturmessvorrichtung (TS) zusammen mit dem polykristallinen Silizium einer Gate-Elektrode (G) des MOS-Transistors (TR) zu zumindest einem Zeitpunkt eine gemeinsame polykristalline Siliziumschicht bildete.
  • Merkmal 29 Temperaturmessvorrichtung (TS) entsprechend Merkmal 27 oder 28 dadurch gekennzeichnet, – dass der Abstand (d) des polykristallinen Siliziums (PSD) der Temperaturmessvorrichtung (TS) zu einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm, oder weniger als 20 nm oder weniger als 10 nm beträgt.
  • Merkmal 30 Temperaturmessvorrichtung (TS) entsprechend Merkmal 27 oder 28 dadurch gekennzeichnet, – dass der Abstand (d) des polykristallinen Siliziums (PSD) der Temperaturmessvorrichtung (TS) zu dem Substratmaterial (Sub), insbesondere dem Wafer-Material, in dem die halbleitenden und einkristallinen Teile (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR) gefertigt sind, insbesondere zu dem Substrat (Sub), weniger als 800 nm oder weniger als 400 nm oder weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt.
  • Merkmal 31 Temperaturmessvorrichtung (TS) entsprechend Merkmal 30 dadurch gekennzeichnet, – dass das polykristalline Silizium (PSD) der Temperaturmessvorrichtung (TS) von dem Substratmaterial (Sub), insbesondere dem Wafer-Material, in dem die halbleitenden und einkristallinen Teile (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR) gefertigt sind, insbesondere von dem Substrat (Sub), – durch ein Gate-Oxid (GOX) elektrisch isoliert ist und/oder – insbesondere durch ein Dielektrikum elektrisch isoliert ist, dessen Dicke weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt.
  • Merkmal 32 MOS-Transistor (TR), insbesondere für eine integrierte Schaltung gekennzeichnet dadurch, – dass mindestens ein bipolares elektronisches Bauelement (Poly_D, Poly_T) in einem der Bauteile (TR1, TR2, TR3, G, BC, PSD, Sub, NWELL, A1, A2) des MOS-Transistors (TR), a. in unmittelbarer Nähe eines Bauteiles (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) oder b. insbesondere in der Nähe einer Gate-Elektrode (G) des MOS-Transistors (TR) oder c. insbesondere innerhalb des Materials einer der Gate-Elektroden (G) des MOS-Transistors (TR) – aus polykristallinem Silizium (PSD) thermisch mit diesem MOS-Transistor (TR) verbunden gefertigt ist, – wobei Nähe in den Fällen a) und b) einen Abstand (d) von weniger als 800 nm oder weniger als 400 nm oder weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm zwischen dem bipolaren elektronischen Bauelement (Poly_D, Poly_T) und einem Bauteil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) bedeutet.
  • Merkmal 33 MOS-Transistor (TR) entsprechend Merkmal 32 gekennzeichnet dadurch, – dass der MOS-Transistor (TR) in einem CMOS-Prozess mit zwei polykristallinen Siliziumlagen gefertigt ist und – dass eine Gate-Elektrode (G) des MOS-Transistors (TR) in einer ersten polykristallinen Siliziumlage gefertigt ist und – dass das bipolare elektronische Bauelement (Poly_D, Poly_T) in einer zweiten polykristallinen Siliziumlage gefertigt ist.
  • Merkmal 34 34. MOS-Transistor (TR) entsprechend Merkmal 33 dadurch gekennzeichnet, – dass das bipolare elektronisches Bauelement (Poly_D) in einem ersten positiven Abstand (a) von der source-seitigen Kante der Gate-Elektrode (G) des MOS-Transistors (TR) gefertigt ist und in einem positiven zweiten Abstand (c) von der drain-seitigen Kante der Gate-Elektrode (G) des MOS-Transistors (TR) gefertigt ist und – dass die Gate-Elektrode (G) des MOS-Transistors (TR) das elektrische Feld des bipolaren elektronischen Bauelements (Poly_D, Poly_T) so abschirmt, dass bei dem bestimmungsgemäßen Gebrauch des bipolaren elektronischen Bauelements (Poly_D, Poly_T) der Drain- oder Source-Strom des MOS-Transistors (TR) sich um nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% ändert.
  • Merkmal 35 35. Bipolares elektronisches Bauelement (Poly_D, Poly_T) dadurch gekennzeichnet, – dass das bipolare elektronisches Bauelement (Poly_D) in einem CMOS-Prozess in polykristallinem Silizium gefertigt ist und – dass es zumindest einen n-dotierten Bereich (n_poly_a, n_poly_b) aufweist und – dass es zumindest einen p-dotierten Bereich (p_poly_a, p_poly_b) aufweist und – dass ein Stromfluss bei Anlegen einer Spannung von dem p-dotierten Bereich (p_ploy_a, p_poly_b) in den n-dotierten Bereich (n_poly_a, n_poly_b) möglich ist und – dass das Bauelement bei Nichtberücksichtigung seiner Verdrahtung ohne diese elektrisch isoliert gegenüber anderen Bauelementen ist.
  • Merkmal 36 Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend Merkmal 35 dadurch gekennzeichnet, – dass es zumindest einen schwach oder undotierten Bereich (i_poly_a, i_poly_b) aufweist, wobei schwach dotiert bedeutet, dass die Dotierung in diesem Bereich schwächer als in dem n-dotierten Bereich (n_poly_a, n_poly_b) oder dem p-dotierten Bereich (p_poly_a, p_poly_b) ist.
  • Merkmal 37 Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 36, dadurch gekennzeichnet, – dass ein schwach oder undotierter Bereich (i_poly_a, i_poly_b) zwischen mindestens einem n-dotierten Bereich (n_poly_a, n_poly_b) und mindestens einem p-dotierten Bereich (p_poly_a, p_poly_b) angeordnet ist, wobei die Dotierung des n-dotierten Bereichs (n_poly_a, n_poly_b) oder des p-dotierten Bereichs (p_poly_a, p_poly_b) höher ist als die des schwach oder undotierter Bereichs (i_poly_a, i_poly_b).
  • Merkmal 38 Bipolares elektronisches Bauelement (Poly_D) entsprechend einem oder mehreren der Merkmale 35 bis 37 dadurch gekennzeichnet, – dass es sich um eine Poly-Silizium-PN-Diode (Poly_D) handelt.
  • Merkmal 39 Bipolares elektronisches Bauelement (Poly_D) entsprechend einem oder mehreren der Merkmale 35 bis 38 dadurch gekennzeichnet, – dass es sich um eine Poly-Silizium-PIN-Diode (Poly_D) handelt.
  • Merkmal 40 Bipolares elektronisches Bauelement (Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 39 dadurch gekennzeichnet, – dass es sich um einen Poly-Silizium-NPN-Transistor (einen NPN-Transistor) oder – dass es sich um einen Poly-Silizium-PNP-Transistor (einen PNP-Transistor) (Poly_T) handelt.
  • Merkmal 41 Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 38 dadurch gekennzeichnet, – dass es über – insbesondere mit Titansilizid – elektrisch leitfähiges silizidiertes Silizium angeschlossen ist.
  • Merkmal 42 Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 41 dadurch gekennzeichnet, – dass es über – insbesondere mit Titansilizid – elektrisch leitfähiges silizidiertes Silizium mit mindestens einem weiteren elektronischen Bauelement auf der Basis polykristallinen Siliziums verbunden ist.
  • Merkmal 43 Bipolares elektronisches Bauelement (Poly_Da) entsprechend einem oder mehreren der Merkmale 35 bis 42 dadurch gekennzeichnet, – dass es über – insbesondere mit Titansilizid – elektrisch leitfähiges silizidiertes Silizium mit mindestens einem weiteren bipolaren elektronischen Bauelement (Poly_Db) entsprechend einem oder mehreren der Merkmale 35 bis 42 elektrisch verbunden ist.
  • Merkmal 44 Bipolares elektronisches Bauelement (Poly_D, Poly_T, D1, D2, D3) entsprechend einem oder mehreren der Merkmale 35 bis 43 dadurch gekennzeichnet, – dass es über ein thermisches Fenster (twd) thermisch mit dem Substrat (Sub) eines MOS-Transistors (TR) oder einem in einem solchen Substrat (Sub) gefertigten Teil eines solchen MOS-Transistors (TR) (S, D, G, BC, NWELL, chn, body) verbunden ist und – dass das thermische Fenster (twd) – durch ein Gate-Oxid (GOX) elektrisch isolierend gebildet wird und/oder – durch ein Dielektrikum gebildet wird, dass das elektrisch isolierend ist und dessen Dicke weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt.
  • Merkmal 45 Bipolares elektronisches Bauelement (Poly_Da) entsprechend einem oder mehreren der Merkmale 35 bis 44 dadurch gekennzeichnet, – dass das bipolare elektronische Bauelement (Poly_Da) oberhalb der Gate-Elektrode (G) eines MOS-Transistors (TR) gefertigt ist, wenn das Substrat (Sub) unten angeordnet wird oder ist.
  • Merkmal 46 Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, dadurch gekennzeichnet, – Dass der Schaltkreis aus zumindest zwei elektronischen Bauelementen besteht, von denen mindestens eines ein Bipolares elektronisches Bauelement (Poly_Da) entsprechend einem oder mehreren der Merkmale 35 bis 45 ist und – dass diese beiden elektronischen Bauelemente durch mindestens eine elektrische Leitung aus – insbesondere mittels Titansilizid – elektrisch leitend slizidiertem Silizium elektrisch verbunden sind.
  • Merkmal 47 Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, entsprechend Merkmal 46 dadurch gekennzeichnet, – dass der Schaltkreis aus einer gemeinsamen polykristallinen Siliziumschicht gefertigt ist.
  • Merkmal 48 Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, entsprechend einem oder mehreren der Merkmale 46 bis 47 dadurch gekennzeichnet, – dass das zweite elektronische Bauteil ein elektrischer Widerstand ist, der in dem CMOS-Prozess in polykristallinem Silizium gefertigt ist und – dass es einen n-dotierten oder p-dotierten Bereich (n_poly_a, n_poly_b) aufweist – dass dieses zweite elektronische Bauelement bei Nichtberücksichtigung seiner Verdrahtung ohne diese elektrisch isoliert gegenüber anderen Bauelementen ist.
  • Merkmal 49 Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, entsprechend einem oder mehreren der Merkmale 46 bis 48 dadurch gekennzeichnet, – dass das zweite elektronische Bauteil ein bipolares Bauelement entsprechend einem oder mehreren der Merkmale 35 bis 45 ist.
The features of the invention are summarized again below. The scope claimed here follows from the section entitled "Claims" following this section.
  • Feature 1 Method for controlling the temperature of a MOS transistor (TR), in particular of a DMOS transistor, - wherein the MOS transistor (TR) together with at least one temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is monolithically housed on a substrate (Sub) and - wherein the MOS transistor (TR) consists of one or more subtransistors (TR 1 , TR 2 , TR 3 ), in particular transistor fingers, and characterized in that - that the measuring signal (V is ) at least one temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) of the MOS transistor (TR) with the measuring signal (V ref ) a corresponding temperature measuring device (D k ) of a matching transistor (TR k ) or matching transistor part or matching part transistors by subtraction of the two said measurement signals in a difference-forming device, in particular in a comparator (Cmp 4 ) is compared, wherein a difference signal (T sig ) is generated, u nd - that the difference signal (T sig ) for controlling the drain or source current through this MOS transistor (TR) or a part of the MOS transistor or a partial transistors (TR 1 , TR 2 , TR 3 ) of the MOS transistor (TR) and / or the voltage drop across this MOS transistor (TR) or a part of the MOS transistor or a partial transistors (TR 1 , TR 2 , TR 3 ) of the MOS transistor (TR) is used.
  • Feature 2 Method according to feature 1, characterized in that - the difference signal (T sig ) has a hysteresis.
  • Feature 3 Method according to feature 1 or 2, characterized in that - the control characteristic of the electrical power loss (V DS · I D ) of the MOS transistor (TR) and / or a partial transistor (TR 1 , TR 2 , TR 3 ) as a function of the temperature of its gate electrode (G) and / or its channel (chn) has a hysteresis with respect to an increasing temperature ramp followed by a falling temperature ramp.
  • Feature 4 Method according to one or more of the features 1 to 3, characterized in that - the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) uniformly and symmetrically via the MOS transistor (TR) and / or a Arrangement of subtransistors (TR 1 , TR 2 , TR 3 ) are distributed and - that the MOS transistor (TR) and / or an array of subtransistors (TR 1 , TR 2 , TR 3 ) without wiring at least one mirror symmetry axis (Sym1) and - that the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) are arranged mirror-symmetrically with respect to at least this one mirror symmetry axis (Sym 1 ) or on this symmetry axis (Sym1).
  • Feature 5 Method according to one or more of the features 1 to 4, characterized in that - the temperature measuring device (TS) contains a PN diode (poly_D), in particular as a temperature-sensitive electronic component.
  • Feature 6 Method according to feature 5, characterized in that - the PN diode (poly_D) with respect to the electrical conductivity and the influence of parts of the MOS transistor (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub , NWELL, A 1 , A 2 , chn, body) by an electrical insulation (ONO, GOX, TWD) of these parts is electrically isolated on the one hand and on the other thermally conductive at least one of these parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is connected.
  • Feature 7 Method according to one or more of the features 1 to 4, characterized in that - the temperature measuring device (TS) contains at least one poly-silicon NPN bipolar transistor or at least one poly-silicon PNO bipolar transistor (Poly_T) in particular as a temperature-sensitive electronic component ,
  • Feature 8 method according to feature 7, characterized in that - the bipolar transistor (poly_T) with respect to the electrical conductivity and the influence of parts of the MOS transistor (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL , A 1 , A 2 , chn, body) by electrical insulation (GOX, ONO, twd) of these parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A1, A2 , Chn, body) of the MOS transistor (TR) is electrically isolated on the one hand and on the other thermally conductive at least one of these parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is connected.
  • Feature 9 Method according to one or more of features 1 to 5, characterized in that - the temperature measuring device (TS) has a semiconductive resistance as Temperature sensitive element containing, with respect to the electrical conductivity and the influence of parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , Chn, body) of the MOS transistor (TR) is electrically insulated from these parts by an electrical insulation (twd, GOX, ONO) and, on the other hand, is thermally conductively connected to at least one of these parts of the MOS transistor (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body).
  • Feature 10 Method according to one or more of the features 1 to 9, characterized in that - the distance between at least one part (PSD) of the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) and at least one part (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is less than 800 nm or less than 400 nm or less than 200 nm or less than 100 nm or less than 50 nm or less than 20 nm or less than 10 nm and - that in particular the associated distance range with an electrically insulating and thermally conductive dielectric, in particular SiO 2 and / or Si 3 N 4 is filled and in particular alternating layers of these two is filled.
  • Feature 11 Method for controlling the temperature of a MOS transistor (TR), in particular of a DMOS transistor, - wherein the MOS transistor (TR) together with at least one temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is monolithically accommodated on a substrate (Sub) and - wherein the MOS transistor (TR) consists of one or more subtransistors (TR 1 , TR 2 , TR 3 ). characterized in that - a temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is made in polycrystalline silicon (PSD) electrically separated from the parts (TR 1 , TR 2 , TR 3 , S, D , G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) and in particular of the gate electrode (G) of the MOS transistor (TR) by an electrical insulation (GOX, ONO, twd) and that an electrical parameter (in particular current flow, voltage drop, capacitance, electrical complex and / or real resistance and conductance) of the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is detected which serves as a measured value or from which such a measured value is derived and that the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) in a thermal connection to this MOS transistor (TR) or to a part (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of this MOS transistor (TR) is the characterized in that said electrical parameter of the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is dependent on the temperature of at least a part (TR 1 , TR 2 , TR 3 , S, D, G, BC , Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) and / or a partial transistor (TR 1 , TR 2 , TR 3 ) of the MOS transistor (TR) depends.
  • Feature 12 Method according to feature 11, characterized in that - the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) are distributed uniformly and symmetrically over the MOS transistor (TR) and - that the MOS transistor ( TR) has at least one mirror symmetry axis (Sym1) without wiring, and - that the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) are arranged mirror-symmetrically with respect to at least one mirror symmetry axis (Sym1) or on this symmetry axis (Sym1) ,
  • Feature 13 Method according to one or more of the features 11 to 12, characterized in that - the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) - an additional poly-silicon electrode (PSD) of the MOS transistor (TR) or a partial transistor (TR 1 , TR 2 , TR 3 ), and - that the additional poly-silicon electrode (PSD) from the gate electrode (G) of the transistor and other parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is electrically isolated.
  • Feature 14 Method according to feature 13, characterized in that - the differential or absolute electrical resistance and or the differential or absolute conductivity of the additional poly-silicon electrode (PSD) or one of a size dependent on these variables by a measuring current (Im) or a measuring voltage is detected at least temporarily during the operation of the MOS transistor (TR).
  • Feature 15 Method according to feature 13 or 14, characterized in that - the gate electrode (G) of the MOS transistor (TR) is formed so that it the channel (chn) of the MOS transistor (TR) with respect to the electric field of shielding additional poly-silicon electrode (PSD) and that the activation of the additional poly-silicon electrode (PSD) takes place so slowly that a capacitive crosstalk between the additional poly-silicon electrode (PSD) and the gate electrode (PSD) G) of the MOS transistor (TR) a drain and / or source current change of the MOS transistor (TR) of not more than 5% and or not more than 2.5% and / or not more than 1% result.
  • Feature 16 The method according to one or more of the features 11 to 12, characterized in that - a temperature measuring device (TS, D 1 , D 2 , D 3 ) made of polycrystalline silicon poly-silicon PN diode (poly_D) or poly-silicon -PIN diode (poly_D) is.
  • Feature 17 Method according to feature 16, characterized in that - the poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D) from the gate electrode (G) of the MOS transistor (TR) and others Parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is electrically isolated.
  • Feature 18 Method according to feature 16 or 17, characterized in that - the poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D) of the electrical components (S, D, G, BC, Sub, NWELL, chn, body) of the MOS transistor (TR), in the substrate material (Sub) - in particular in the wafer material - from which the MOS transistor (TR) is made, even or isolated therefrom, in particular of the Source (S) and drain (D) contacts and the channel (chn) of the MOS transistor (TR) and the p + implantation (body) (in the case of a PNP DMOS transistor, an n + implantation (body) ) and the N-well (NWELL) (a p-well or a p-substrate for a PNP-DMOS transistor) and the p ++ well contact (BC) (for a PNP-DMOS transistor, an n ++ ). Well contact), apart from its own wiring within an interconnection ( 16 ) is electrically isolated.
  • Feature 19 Method according to one or more of the features 16 to 18, characterized in that - the electrical differential or absolute conductance or resistance or a corresponding physical size of the poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D ) is detected by a measuring current (Im) or a measuring voltage as an electrical parameter.
  • Feature 20 Method according to one or more of the features 16 to 18, characterized in that - at least a part of the gate electrode (G) of the MOS transistor (TR) is shaped such that it covers the channel (chn) of the MOS transistor ( TR) to the electric field of the poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D) shields and - that the control of the poly-silicon PN diode (poly_D) or poly-silicon -PIN diode (poly_D) occurs so slowly that a capacitive crosstalk between the poly-silicon PN diode (poly_D) (or poly-silicon PIN diode (poly_D)) and the gate electrode (G) of the MOS transistor (TR), a drain or source current change of the MOS transistor (TR) of not more than 5% and or not more than 2.5% and / or not more than 1% result.
  • Feature 21 The method according to one or more of the features 11 to 12, characterized in that - a temperature measuring device (TS, D 1 , D 2 , D 3 ) is a made of polycrystalline silicon poly-silicon PNP transistor or poly-silicon NPN Transistor (poly_T) is.
  • Feature 22 Method according to feature 21, characterized in that - the poly-silicon PNP transistor or poly-silicon NPN transistor (poly_T) from the gate electrode (G) of the MOS transistor (TR) and other parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is electrically isolated.
  • Feature 23 Method according to feature 21 or 22, characterized in that - the poly-silicon PNP transistor or poly-silicon NPN transistor (Poly_T) of the electrical components (S, D, G, BC, Sub, NWELL, chn , body) of the MOS transistor (TR), which are formed in the substrate material (Sub) - in particular in the wafer material - from which the MOS transistor (TR) is made, even or isolated therefrom, in particular from the source ( S) and drain (D) contacts and the channel (chn) of the MOS transistor (TR) and the p + implantation (body) (in a PNP-DMOS transistor an n + implantation (body)) and the N-well (NWELL) (a p-well or p-substrate for a PNP-DMOS transistor) and the p ++ well contact (BC) (for a PNP-DMOS transistor, an n ++ well contact), apart from the own wiring within an interconnection ( 16 ) is electrically isolated.
  • Feature 24 A process according to one or more of features 21 to 23 characterized in - that the electric differential or absolute conductance or resistance or those corresponding physical size of the poly-silicon PNP transistor or poly-silicon NPN transistor (Poly - T) is detected by a measuring current (I m ) or a measuring voltage in one or more operating points of the poly-silicon PNP transistor or poly-silicon NPN transistor (Poly - T) as an electrical parameter.
  • Feature 25 Method according to one or more of features 21 to 24, characterized in that - at least a part of the gate electrode (G) of the MOS transistor (TR) is formed such that it covers the channel (chn) of the MOS transistor ( TR) to the electric field of the poly-silicon PNP transistor or poly-silicon NPN transistor (Poly_T) shields, and - that the driving of the poly-silicon PNP transistor or poly-silicon NPN transistor (Poly_T ) occurs so slowly that a capacitive crosstalk between the poly-silicon PNP transistor or poly-silicon NPN transistor (poly_T) on the one hand and the gate electrode (G) of the MOS transistor (TR) on the one other side, a drain or source current change of the MOS transistor (TR) of not more than 5% and or not more than 2.5% and / or not more than 1% result.
  • Feature 26 MOS transistor (TR) in particular for an integrated circuit with - one or more, in particular parallel or square mutually arranged partial transistors (TR 1 , TR 2 , TR 3 ) and - at least one axis of symmetry (Sym1) characterized in that - at least one of said partial transistors (TR 1 ) is interrupted or shortened by at least one other partial transistor (TR 2 , TR 3 ) by the temperature measuring device (TS), and - the temperature measuring device (TS) is opposite the electrical components of the MOS transistor (S, D , G, BC, Sub, NWELL, chn, body) formed in the substrate material (Sub) - especially in the wafer material - from which the MOS transistor (TR) is made, itself or insulated therefrom, in particular from the Source (S) and drain (D) contacts and the channel (chn) of the MOS transistor (TR) and the implantation (body) (body) (in the case of a PNP DMOS transistor, an n + implantation (body) ) and the N-tub (NWELL) (a p-well or a p-substrate for a PNP-DMOS transistor) and the p ++ -well contact (BC) (for a PNP-DMOS transistor an n ++ -well contact), except for the own wiring within an interconnection ( 16 ) is electrically isolated and - with this MOS transistor (TR) or parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , Chn, body) of this MOS Transistor (TR) is thermally conductively thermally connected.
  • Feature 26b MOS transistor (TR) in particular for an integrated circuit according to feature 26, characterized in that - at least one temperature measuring device (TS) is located symmetrically to the symmetry axis (Sym1) and / or on this.
  • Characterized 27 temperature measuring device (TS) within an integrated circuit for use in a MOS transistor (TR) of the integrated circuit or in thermal operation therewith for detecting the temperature of one or more MOS transistors (TR) in operation, in particular according to one of the features 26 or 26b, characterized in that - the temperature measuring device (TS) a poly-silicon PN diode (poly_D) or a poly-silicon PIN diode (poly_D) or a poly-silicon PNP transistor (poly_T) or a poly-silicon NPN transistor is and - that the temperature measuring device (TS) with respect to the electrical components (S, D, G, BC, Sub, NWELL, CHN, body) of the MOS transistor (TR), in the substrate material ( Sub) - in particular in the wafer material - from which the MOS transistor (TR) is made, itself or isolated therefrom, in particular from the source (S) and drain (D) contacts and the channel (chn) of the MOS transistor (TR) and the p + Impl antation (body) (in a PNP DMOS transistor, an n + implant (body)) and the N-well (NWELL) (a p-well or a p-substrate for a PNP-DMOS transistor) and the p ++ contact (BC) contact (in the case of a PNP DMOS transistor, an n ++ contact with a contact), apart from its own wiring within an interconnection ( 16 ) is electrically isolated and - with this MOS transistor (TR) or parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , Chn, body) of this MOS Transistor (TR) is thermally conductively thermally connected.
  • Feature 28 temperature measuring device (TS) according to feature 27 characterized in that - the polycrystalline silicon (PSD) of the temperature measuring device (TS) in the manufacture of the temperature measuring device (TS) together with the polycrystalline silicon of a gate electrode (G) of the MOS transistor ( TR) formed a common polycrystalline silicon layer at least one time.
  • Characteristic 29 Temperature measuring device (TS) according to feature 27 or 28, characterized in that - the distance (d) of the polycrystalline silicon (PSD) of the temperature measuring device (TS) to a part (TR 1 , TR 2 , TR 3 , S, D, G, BC , Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is less than 200 nm or less than 100 nm or less than 50 nm, or less than 20 nm or less than 10 nm.
  • Characteristic 30 temperature measuring device (TS) according to feature 27 or 28 characterized in that - the distance (d) of the polycrystalline silicon (PSD) of the temperature measuring device (TS) to the substrate material (Sub), in particular the wafer material in which the semiconducting and monocrystalline parts (S, D, G, BC, Sub, NWELL, chn, body) of the MOS transistor (TR), in particular to the substrate (Sub), less than 800 nm or less than 400 nm or less than 200 nm or less than 100 nm or less than 50 nm or less than 20 nm or less than 10 nm.
  • Feature 31 temperature measuring device (TS) according to feature 30 characterized in that - the polycrystalline silicon (PSD) of the temperature measuring device (TS) of the substrate material (Sub), in particular the wafer material in which the semiconducting and monocrystalline parts (S, D, G, BC, Sub, NWELL, chn, body) of the MOS transistor (TR), in particular of the substrate (Sub), - is electrically insulated by a gate oxide (GOX) and / or - in particular by a dielectric is electrically insulated whose thickness is less than 200 nm or less than 100 nm or less than 50 nm or less than 20 nm or less than 10 nm.
  • Feature 32 MOS transistor (TR), in particular for an integrated circuit, characterized in that - at least one bipolar electronic component (poly_D, poly_T) in one of the components (TR 1 , TR 2 , TR 3 , G, BC, PSD, Sub , NWELL, A 1 , A 2 ) of the MOS transistor (TR), a. in the immediate vicinity of a component (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) or b. in particular in the vicinity of a gate electrode (G) of the MOS transistor (TR) or c. in particular within the material of one of the gate electrodes (G) of the MOS transistor (TR) - made of polycrystalline silicon (PSD) thermally connected to this MOS transistor (TR), - where proximity in cases a) and b) a distance (d) of less than 800 nm or less than 400 nm or less than 200 nm or less than 100 nm or less than 50 nm or less than 20 nm or less than 10 nm between the bipolar electronic component (Poly_D, Poly_T) and a component (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR).
  • Feature 33 MOS transistor (TR) according to feature 32, characterized in that - the MOS transistor (TR) is manufactured in a CMOS process with two polycrystalline silicon layers and - that a gate electrode (G) of the MOS transistor (TR ) is manufactured in a first polycrystalline silicon layer and - that the bipolar electronic component (poly_D, poly_T) is made in a second polycrystalline silicon layer.
  • Characteristic 34 34. MOS transistor (TR) according to feature 33, characterized in that - the bipolar electronic component (poly_D) at a first positive distance (a) from the source-side edge of the gate electrode (G) of the MOS transistor (TR) is made and at a positive second distance (c) from the drain-side edge of the gate electrode (G) of the MOS transistor (TR) is made and - that the gate electrode (G) of the MOS transistor (TR) shields the electric field of the bipolar electronic component (Poly_D, Poly_T) in such a way that during the intended use of the bipolar electronic component (Poly_D, Poly_T) the drain or source current of the MOS transistor (TR) ceases to be as 5% and or not more than 2.5% and / or not more than 1%.
  • Feature 35 35. Bipolar electronic component (Poly_D, Poly_T), characterized in that - the bipolar electronic component (poly_D) is manufactured in a CMOS process in polycrystalline silicon and - that it has at least one n-doped region (n_poly_a, n_poly_b) and - that it at least one p-doped region (p_poly_a, p_poly_b) and - that a current flow upon application of a voltage from the p-doped region (p_ploy_a, p_poly_b) in the n-doped region (n_poly_a, n_poly_b) is possible and that the component ignoring its wiring without it being electrically isolated from other components.
  • Feature 36 Bipolar electronic component (poly_D, poly_T) according to feature 35, characterized in that it has at least one weakly or undoped region (i_poly_a, i_poly_b), wherein lightly doped means that the doping is weaker in this region than in the n-doped region Range (n_poly_a, n_poly_b) or the p-doped region (p_poly_a, p_poly_b).
  • Feature 37 Bipolar electronic component (Poly_D, Poly_T) according to one or more of features 35 to 36, characterized in that - a weakly or undoped region (i_poly_a, i_poly_b) between at least one n-doped region (n_poly_a, n_poly_b) and at least one The doping of the n-doped region (n_poly_a, n_poly_b) or of the p-doped region (p_poly_a, p_poly_b) is higher than that of the weakly or undoped region (i_poly_a, p_poly_b) (p_poly_a, p_poly_b). ,
  • Feature 38 Bipolar electronic component (poly_D) according to one or more of features 35 to 37, characterized in that - it is a poly-silicon PN diode (poly_D).
  • Feature 39 Bipolar electronic component (poly_D) according to one or more of features 35 to 38, characterized in that - it is a poly-silicon PIN diode (poly_D).
  • Feature 40 Bipolar electronic component (Poly_T) according to one or more of features 35 to 39, characterized in that - it is a poly-silicon NPN transistor (an NPN transistor) or - that it is a poly-silicon PNP transistor (a PNP transistor) (poly_T) acts.
  • Feature 41 Bipolar electronic component (Poly_D, Poly_T) according to one or more of features 35 to 38, characterized in that it is connected via - in particular with titanium silicide - electrically conductive silicided silicon.
  • Characteristic 42 Bipolar electronic component (poly_D, poly_T) according to one or more of features 35 to 41, characterized in that it is connected via - in particular with titanium silicide - electrically conductive silicided silicon with at least one further electronic component based on polycrystalline silicon.
  • Feature 43 Bipolar electronic component (poly_Da) according to one or more of the features 35 to 42, characterized in that it comprises - in particular with titanium silicide - electrically conductive silicided silicon with at least one further bipolar electronic component (poly_Db) corresponding to one or more of the features 35 to 42 is electrically connected.
  • Feature 44 Bipolar electronic component (Poly_D, Poly_T, D1, D2, D3) according to one or more of features 35 to 43, characterized in that it thermally couples via a thermal window (twd) to the substrate (Sub) of a MOS transistor ( TR) or in such a substrate (Sub) manufactured part of such a MOS transistor (TR) (S, D, G, BC, NWELL, chn, body) is connected and - that the thermal window (twd) - by a Gate oxide (GOX) is formed electrically insulating and / or is formed by a dielectric that is electrically insulating and its thickness less than 200 nm or less than 100 nm or less than 50 nm or less than 20 nm or less than 10 nm.
  • Feature 45 Bipolar electronic component (poly_Da) according to one or more of features 35 to 44, characterized in that the bipolar electronic component (poly_Da) is manufactured above the gate electrode (G) of a MOS transistor (TR) when the substrate (Sub) is arranged below or is.
  • Feature 46 Electronic circuit fabricated in a CMOS process, characterized in that - the circuit consists of at least two electronic components, at least one of which is a bipolar electronic component (poly_Da) according to one or more of features 35 to 45 and - that these two electronic components are electrically connected by at least one electrical line made of - in particular titanium silicide - electrically conductive slizidiertem silicon.
  • Feature 47 Electronic circuit made in a CMOS process, according to feature 46, characterized in that - the circuit is made of a common polycrystalline silicon layer.
  • Feature 48 Electronic circuit fabricated in a CMOS process, according to one or more of features 46 to 47, characterized in that - the second electronic component is an electrical resistor made in the CMOS process in polycrystalline silicon and - That it has an n-doped or p-doped region (n_poly_a, n_poly_b) - that this second electronic component without taking into account its wiring without this is electrically isolated from other components.
  • Feature 49. An electronic circuit fabricated in a CMOS process, according to one or more of features 46 to 48, characterized in that the second electronic component is a bipolar device according to one or more of features 35 to 45.

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Zitierte PatentliteraturCited patent literature

  • DE 102008023216 A1 [0011, 0018] DE 102008023216 A1 [0011, 0018]
  • DE 4322548 A1 [0017] DE 4322548 A1 [0017]

Zitierte Nicht-PatentliteraturCited non-patent literature

  • „Predicting and Extending the Thermal Limits of DMOS Driver Stages for Automotive Power Applications” von Martin Pfost vom 22.06.2011 [0007] "Predicting and Extending the Thermal Limits of DMOS Driver Stages for Automotive Power Applications" by Martin Pfost from 22.06.2011 [0007]
  • ”Small embedded sensors for accurate temperature measurements in DMOS power transistors” von M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan. 2010, Page(s): 3–7) [0009] "Small embedded sensors for accurate temperature measurements in DMOS power transistors" by M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan, 2010, Page (s): 3-7) [0009]
  • ”Small embedded sensors for accurate temperature measurements in DMOS power transistors” von M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan. 2010, Page(s): 3–7) [0010] "Small embedded sensors for accurate temperature measurements in DMOS power transistors" by M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan, 2010, Page (s): 3-7) [0010]

Claims (10)

Verfahren zur Regelung der Temperatur eines MOS-Transistors (TR), insbesondere eines DMOS-Transistors, • wobei der MOS-Transistor (TR) zusammen mit mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) monolithisch auf einem Substrat (Sub) untergebracht ist und • wobei der MOS-Transistor (TR) aus einem oder mehreren Teiltransistoren (TR1, TR2, TR3) besteht. dadurch gekennzeichnet, • dass eine Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) in polykristallinem Silizium (PSD) gefertigt ist, das elektrisch von den Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und insbesondere von der Gate-Elektrode (G) des MOS-Transistors (TR) durch eine elektrische Isolation (GOX, ONO, twd) isoliert ist und • dass ein elektrischer Parameter der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) erfasst wird, der als Messwert dient oder aus dem ein solcher Messwert abgeleitet wird und • dass die Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) in einer thermischen Verbindung zu diesem MOS-Transistor oder zu einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) steht, die dadurch gekennzeichnet ist, dass der besagte elektrische Parameter der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) von der Temperatur zumindest eines Teils (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und/oder eines Teiltransistors (TR1, TR2, TR3) des MOS-Transistors (TR) abhängt.Method for controlling the temperature of a MOS transistor (TR), in particular a DMOS transistor, wherein the MOS transistor (TR) together with at least one temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) monolithic is housed on a substrate (Sub) and • wherein the MOS transistor (TR) consists of one or more subtransistors (TR 1 , TR 2 , TR 3 ). characterized in that a temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is made in polycrystalline silicon (PSD) which is electrically insulated from the parts (TR 1 , TR 2 , TR 3 , S, D , G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR) and in particular of the gate electrode (G) of the MOS transistor (TR) by an electrical insulation (GOX, ONO, twd) is isolated and • that an electrical parameter of the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is detected, which serves as a measured value or from which such a measured value is derived and • that the temperature measuring device (TS , Poly_D, Poly_T, D 1 , D 2 , D 3 ) in a thermal connection to this MOS transistor or to a part (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A1 , A2, chn, body) of this MOS transistor (TR), which is characterized in that said electrical parameter of the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) from the temperature of at least one part (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR) and / or a partial transistor (TR 1 , TR 2 , TR 3 ) of the MOS transistor (TR) depends. Verfahren nach Anspruch 1 dadurch gekennzeichnet, • dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) gleichmäßig und symmetrisch über den MOS-Transistor (TR) verteilt sind und • dass der MOS-Transistor (TR) ohne Verdrahtung mindestens eine Spiegelsymmetrieachse (Sym1) aufweist und • dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) spiegelsymmetrisch bezüglich zumindest dieser einen Spiegelsymmetrieachse (Sym1) oder auf dieser Symmetrieachse (Sym1) angeordnet sind.A method according to claim 1, characterized in that • the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) are uniformly and symmetrically distributed over the MOS transistor (TR) and • that the MOS transistor (TR) without wiring at least one mirror symmetry axis (Sym1) and • that the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) are arranged mirror-symmetrically with respect to at least one mirror symmetry axis (Sym1) or on this axis of symmetry (Sym1). Verfahren nach einem oder mehreren der Ansprüche 1 bis 2 dadurch gekennzeichnet, • dass die Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) • eine zusätzliches Poly-Silizium-Elektrode (PSD) des MOS-Transistors (TR) oder eines Teiltransistors (TR1, TR2, TR3) ist und • dass die zusätzliche Poly-Silizium-Elektrode (PSD) von der Gate-Elektrode (G) des Transistors und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.Method according to one or more of claims 1 to 2, characterized in that • the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) • an additional poly-silicon electrode (PSD) of the MOS transistor (TR ) or a partial transistor (TR 1 , TR 2 , TR 3 ) and • that the additional poly-silicon electrode (PSD) from the gate electrode (G) of the transistor and other parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR) is electrically isolated. Verfahren nach Anspruch 3 dadurch gekennzeichnet, • dass der differentielle oder absolute elektrische Widerstand und oder die differentielle oder absolute Leitfähigkeit des zusätzlichen Poly-Silizium-Elektrode (PSD) oder eine von einem von diesen Größen abhängige Größe durch einen Messstrom (Im) oder eine Messspannung zumindest zeitweise während des Betriebs des MOS-Transistors (TR) erfasst wird.A method according to claim 3, characterized in that • the differential or absolute electrical resistance and or the differential or absolute conductivity of the additional poly-silicon electrode (PSD) or of a size dependent on these variables by a measuring current (I m ) or a Measuring voltage is at least temporarily detected during operation of the MOS transistor (TR). Verfahren nach Anspruch 3 oder 4 dadurch gekennzeichnet, • dass die Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass es den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld der zusätzlichen Poly-Silizium-Elektrode (PSD) abschirmt und • dass die Ansteuerung des zusätzlichen Poly-Silizium-Elektrode (PSD) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen dem zusätzlichen Poly-Silizium-Elektrode (PSD) und der Gate-Elektrode (G) des MOS-Transistors (TR) eine Drain- und/oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.A method according to claim 3 or 4, characterized in that the gate electrode (G) of the MOS transistor (TR) is shaped such that it covers the channel (chn) of the MOS transistor (TR) with respect to the electric field of the additional poly Shielding the silicon electrode (PSD) and that the activation of the additional poly-silicon electrode (PSD) takes place so slowly that a capacitive crosstalk between the additional poly-silicon electrode (PSD) and the gate electrode (G) of the MOS transistor (TR) has a drain and / or source current change of the MOS transistor (TR) of not more than 5% and or not more than 2.5% and / or not more than 1% result. Verfahren nach einem oder mehreren der Ansprüche 1 bis 2 dadurch gekennzeichnet, • dass eine Temperaturmessvorrichtung (TS, D1, D2, D3) eine aus polykristallinem Silizium gefertigte Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) ist.Method according to one or more of claims 1 to 2, characterized in that • a temperature measuring device (TS, D 1 , D 2 , D 3 ) made of polycrystalline silicon poly-silicon PN diode (poly_D) or poly-silicon PIN Diode (poly_D) is. Verfahren nach Anspruch 6 dadurch gekennzeichnet, • dass die Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) von der Gate-Elektrode (G) des MOS-Transistors (TR) und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.A method according to claim 6, characterized in that the poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D) from the gate electrode (G) of the MOS transistor (TR) and other parts ( TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR) is electrically isolated. Verfahren nach Anspruch 6 oder 7 dadurch gekennzeichnet, • dass die Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) von den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) – insbesondere im Wafer-Material –, aus dem der MOS-Transistor (TR) gefertigt ist, selbst ausgebildet sind, abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist.A method according to claim 6 or 7, characterized in that the poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D) of the electrical components (S, D, G, BC, Sub, NWELL, Chn, body) of the MOS transistor (TR), in the substrate material (Sub) - in particular in the wafer material - from which the MOS transistor (TR) is made, are formed, apart from their own wiring within an interconnection ( 16 ) is electrically isolated. Verfahren nach einem oder mehreren der Ansprüche 6 bis 8 dadurch gekennzeichnet, • dass der elektrische differentielle oder absolute Leitwert oder Widerstand oder eine diesen entsprechende physikalische Größe der Poly-Silizium-PN-Diode (Poly_D) bzw. Poly-Silizium-PIN-Diode (Poly_D) durch einen Messstrom (Im) oder eine Messspannung als elektrischer Parameter erfasst wird.Method according to one or more of claims 6 to 8, characterized • that the electrical differential or absolute conductance or resistance or a corresponding physical size of the poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D) by a measuring current (I m ) or a measuring voltage as electrical parameter is detected. Verfahren nach einem oder mehreren der Ansprüche 6 bis 8 dadurch gekennzeichnet, • dass zumindest ein Teil der Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass sie den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld der Poly-Silizium-PN-Diode (Poly_D) bzw. Poly-Silizium-PIN-Diode (Poly_D) abschirmt und • dass die Ansteuerung der Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen der Poly-Silizium-PN-Diode (Poly_D) (bzw. Poly-Silizium-PIN-Diode (Poly_D)) und der Gate-Elektrode (G) des MOS-Transistors (TR) eine Drain- oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und/oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.Method according to one or more of Claims 6 to 8, characterized in that at least a part of the gate electrode (G) of the MOS transistor (TR) is shaped such that it forms the channel (chn) of the MOS transistor (TR). shielded from the electric field of the poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D) and • that the control of the poly-silicon PN diode (poly_D) or poly-silicon PIN Diode (Poly_D) occurs so slowly that a capacitive crosstalk between the poly-silicon PN diode (poly_D) (or poly-silicon PIN diode (poly_D)) and the gate electrode (G) of the MOS Transistor (TR) has a drain or source current change of the MOS transistor (TR) of not more than 5% and / or not more than 2.5% and / or not more than 1% result.
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