DE102016115821A1 - SEMICONDUCTOR DEVICE WITH A STRUCTURE FOR PROTECTION AGAINST ELECTROSTATIC DISCHARGE - Google Patents

SEMICONDUCTOR DEVICE WITH A STRUCTURE FOR PROTECTION AGAINST ELECTROSTATIC DISCHARGE Download PDF

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Abstract

Eine Halbleitervorrichtung (10) umfasst eine Struktur (310) zum Schutz gegen elektrostatische Entladung. Die Struktur (310) zum Schutz gegen elektrostatische Entladung hat einen ersten Anschluss (312) und einen zweiten Anschluss (314). Die ersten und zweiten Anschlüsse (312, 314) sind durch erste Gebiete (316) und zweite Gebiete (318) eines entgegengesetzten Leitfähigkeitstyps, die entlang einer lateralen Richtung (x) abwechselnd angeordnet sind, elektrisch zusammengeschaltet. Eine Nebenschluss- bzw. Shunting-Struktur (700) verbindet einen pn-Übergang zwischen einem der ersten Gebiete (316) und einem der zweiten Gebiete (318) der Struktur (310) zum Schutz gegen elektrostatische Entladung elektrisch im Nebenschluss.A semiconductor device (10) comprises a structure (310) for protection against electrostatic discharge. The electrostatic discharge protection structure (310) has a first terminal (312) and a second terminal (314). The first and second terminals (312, 314) are electrically interconnected by first regions (316) and second regions (318) of opposite conductivity type, which are alternately arranged along a lateral direction (x). A shunting structure (700) electrically shunts a pn junction between one of the first regions (316) and one of the second regions (318) of the electrostatic discharge protection structure (310).

Description

HINTERGRUNDBACKGROUND

Eine Schlüsselkomponente in Halbleiteranwendungen ist ein Festkörperschalter. Als ein Beispiel schalten Schalter Lasten von kraftfahrzeugtechnischen Anwendungen oder industriellen Anwendungen ein und aus. Festkörperschalter umfassen typischerweise zum Beispiel Feldeffekttransistoren (FETs) wie Metall-Oxid-Halbleiter-FETs (MOSFETs) oder Bipolartransistoren mit isoliertem Gate (IGBTs).A key component in semiconductor applications is a solid state switch. As an example, switches on and off loads of automotive applications or industrial applications. Solid-state switches typically include, for example, Field Effect Transistors (FETs) such as Metal Oxide Semiconductor FETs (MOSFETs) or Insulated Gate Bipolar Transistors (IGBTs).

In diesen Anwendungen kann eine Schädigung eines Gatedielektrikums zwischen Gate und Source der Transistoren durch ein elektrostatisches Entladungsereignis zwischen einem Gate-Kontaktbereich und einem Source-Kontaktbereich der Halbleitervorrichtung hervorgerufen werden. Um das Gatedielektrikum vor einem elektrostatischen Entladungsereignis zu schützen, werden Strukturen zum Schutz gegen elektrostatische Entladung (ESD) bereitgestellt, welche die Transistoren beispielsweise während einer Montage oder eines Betriebs vor elektrostatischer Entladung schützen. Diese ESD-Schutzstrukturen benötigen einen nicht vernachlässigbaren Bereich innerhalb der integrierten Halbleitervorrichtung.In these applications, damage to a gate dielectric between the gate and source of the transistors may be caused by an electrostatic discharge event between a gate contact region and a source contact region of the semiconductor device. In order to protect the gate dielectric from an electrostatic discharge event, electrostatic discharge (ESD) protection structures are provided which protect the transistors from electrostatic discharge, for example during assembly or operation. These ESD protection structures require a non-negligible area within the integrated semiconductor device.

Wenn überdies zwischen einer Gate- und Source-Kontaktstruktur eine symmetrische Struktur zum Schutz gegen elektrostatische Entladung (ESD) bereitgestellt wird, führt eine asymmetrische Widerstandsfähigkeit bzw. Robustheit der Vorrichtung im Hinblick auf die ESD-Polarität zwischen Gate und Source zu Einschränkungen in einer ESD-HBM-(elektrostatische Entladung – Human-Body-Model)Fähigkeit der Halbleitervorrichtungen.Moreover, if a symmetrical electrostatic discharge (ESD) protection structure is provided between a gate and source contact structure, asymmetric robustness of the device with respect to the ESD polarity between the gate and source results in limitations in ESD performance. HBM (Electrostatic Discharge - Human Body Model) capability of semiconductor devices.

Folglich ist es wünschenswert, eine Halbleitervorrichtungsstruktur mit verbesserten ESD-Schutz- und thermischen Eigenschaften vorzusehen, die gleichzeitig eine optimierte Flächen- bzw. Bereichseffizienz aufweist.Accordingly, it is desirable to provide a semiconductor device structure having improved ESD protection and thermal properties while having optimized area efficiency.

ZUSAMMENFASSUNGSUMMARY

Das obige Problem wird durch die Lehren der unabhängigen Ansprüche gelöst. Weitere Ausführungsformen sind in den abhängigen Ansprüchen definiert.The above problem is solved by the teachings of the independent claims. Further embodiments are defined in the dependent claims.

Gemäß einer Ausführungsform einer Halbleitervorrichtung umfasst eine Halbleitervorrichtung eine Struktur zum Schutz gegen elektrostatische Entladung. Die Struktur zum Schutz gegen elektrostatische Entladung weist einen ersten Anschluss und einen zweiten Anschluss auf. Die ersten und zweiten Anschlüsse sind durch erste Gebiete und zweite Gebiete eines entgegengesetzten Leitfähigkeitstyps, die entlang einer lateralen Richtung abwechselnd angeordnet sind, elektrisch zusammengeschaltet. Eine Nebenschluss- bzw. Shunting-Struktur verbindet einen pn-Übergang zwischen einem der ersten Gebiete und einem der zweiten Gebiete der Struktur zum Schutz gegen elektrostatische Entladung elektrisch parallel bzw. im Nebenschluss.According to an embodiment of a semiconductor device, a semiconductor device includes a structure for protection against electrostatic discharge. The electrostatic discharge protection structure has a first terminal and a second terminal. The first and second terminals are electrically connected together by first regions and second regions of opposite conductivity type, which are alternately arranged along a lateral direction. A shunting structure electrically connects, in shunt, a pn junction between one of the first regions and one of the second regions of the electrostatic discharge protection structure.

Gemäß einer Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung umfasst das Verfahren ein Ausbilden einer Struktur zum Schutz gegen elektrostatische Entladung. Die Struktur zum Schutz gegen elektrostatische Entladung weist einen ersten Anschluss und einen zweiten Anschluss auf. Die ersten und zweiten Anschlüsse werden so gebildet, dass sie durch erste Gebiete und zweite Gebiete eines entgegengesetzten Leitfähigkeitstyps, die entlang einer lateralen Richtung abwechselnd angeordnet sind, elektrisch zusammengeschaltet sind. Eine Shunting-Struktur wird ausgebildet, um einen pn-Übergang zwischen einem der ersten Gebiete und einem der zweiten Gebiete der Struktur zum Schutz gegen elektrostatische Entladung elektrisch im Nebenschluss zu verbinden.According to one embodiment of a method of manufacturing a semiconductor device, the method comprises forming a structure for protection against electrostatic discharge. The electrostatic discharge protection structure has a first terminal and a second terminal. The first and second terminals are formed so as to be electrically connected by first regions and second regions of opposite conductivity type alternately arranged along a lateral direction. A shunting structure is formed to electrically shunt a pn junction between one of the first regions and one of the second regions of the electrostatic discharge protection structure.

Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.Those skilled in the art will recognize additional features and advantages after reading the following detailed description and considering the accompanying drawings.

KURZBESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in diese Offenbarung einbezogen und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern der Prinzipien. Andere Ausführungsformen der Erfindung und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.The accompanying drawings are included to provide a further understanding of the invention and are incorporated in and constitute a part of this disclosure. The drawings illustrate the embodiments of the present invention and, together with the description, serve to explain the principles. Other embodiments of the invention and intended advantages will be readily appreciated as they become better understood by reference to the following detailed description.

1A ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform. 1A FIG. 12 is a schematic cross-sectional view of a portion of a semiconductor device according to an embodiment. FIG.

1B ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform. 1B FIG. 12 is a schematic cross-sectional view of a portion of a semiconductor device according to an embodiment. FIG.

2A und 2B sind schematische Draufsichten eines Bereichs einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen. 2A and 2 B FIG. 15 are schematic plan views of a portion of a semiconductor device according to various embodiments. FIG.

3 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, gelegt entlang einer Schnittebene A-A' von 2A oder 2B, gemäß einer Ausführungsform. 3 FIG. 12 is a schematic cross-sectional view of a portion of a semiconductor device taken along a sectional plane AA 'of FIG 2A or 2 B , according to one embodiment.

4 ist eine detaillierte Ansicht eines Bereichs einer Halbleitervorrichtung von 3. 4 FIG. 12 is a detailed view of a portion of a semiconductor device of FIG 3 ,

5 ist eine schematische Draufsicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform. 5 FIG. 12 is a schematic plan view of a portion of a semiconductor device according to an embodiment. FIG.

6 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, gelegt entlang einer Schnittebene B-B' von 5. 6 FIG. 12 is a schematic cross-sectional view of a portion of a semiconductor device taken along a sectional plane BB 'of FIG 5 ,

7 ist eine schematische Draufsicht eines Bereichs einer Halbleitervorrichtung gemäß einer anderen Ausführungsform. 7 FIG. 12 is a schematic plan view of a portion of a semiconductor device according to another embodiment. FIG.

8 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, gelegt entlang einer Schnittebene C-C' von 7. 8th FIG. 12 is a schematic cross-sectional view of a portion of a semiconductor device taken along a sectional plane CC 'of FIG 7 ,

9 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, gelegt entlang einer Schnittebene A'-A von 2A oder 2B, gemäß einer Ausführungsform. 9 FIG. 12 is a schematic cross-sectional view of a portion of a semiconductor device taken along a sectional plane A'-A of FIG 2A or 2 B , according to one embodiment.

10 veranschaulicht ein schematisches Arbeitsablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform. 10 FIG. 12 illustrates a schematic operation flowchart of a method of manufacturing a semiconductor device according to an embodiment. FIG.

11A bis 11J sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform veranschaulichen. 11A to 11J 12 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment.

DETAILBESCHREIBUNGLONG DESCRIPTION

In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgestaltet werden kann. Es ist zu verstehen, dass andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für eine Ausführungsform veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsformen verwendet werden, um zu noch einer weiteren Ausführungsform zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen umfasst. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Umfang der beigefügten Patentansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente mit entsprechenden Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.In the following detailed description, reference is made to the accompanying drawings, which form a part of the disclosure, and in which, for purposes of illustration, specific embodiments are shown in which the invention may be embodied. It is to be understood that other embodiments may be utilized and structural or logical changes may be made without departing from the scope of the present invention. For example, features illustrated or described for one embodiment may be used in or in conjunction with other embodiments to yield yet a further embodiment. It is intended that the present invention include such modifications and changes. The examples are described by means of a specific language, which should not be construed as limiting the scope of the appended claims. The drawings are not to scale and are for illustration purposes only. For clarity, the same elements are provided with corresponding reference numerals in the various drawings, unless otherwise stated.

Die Begriffe ”haben”, ”enthalten”, ”umfassen”, ”aufweisen” und ähnliche Begriffe sind offene Begriffe, und diese Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht aus.The terms "have," "include," "include," "have," and similar terms are open-ended terms, and these terms indicate the presence of the identified structures, elements, or features, but do not exclude the presence of additional elements or features ,

Die Begriffe ”einer nach dem anderen”, ”sukzessiv” und dergleichen geben eine lose Reihenfolge von Elementen an, wobei zwischen den geordneten Elementen platzierte zusätzliche Elemente nicht ausgeschlossen sind.The terms "one after the other", "successive" and the like indicate a loose order of elements, wherein additional elements placed between the ordered elements are not excluded.

Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.The indefinite articles and the definite articles shall include both the plural and the singular, unless the context clearly dictates otherwise.

In dieser Beschreibung bezieht sich n-Typ oder n-dotiert auf einen ersten Leitfähigkeitstyp, während p-Typ oder p-dotiert auf einen zweiten Leitfähigkeitstyp bezogen ist. Halbleitervorrichtungen können mit entgegengesetzten Dotierungsbeziehungen gebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Überdies veranschaulichen einige Figuren relative Dotierungskonzentrationen durch Angabe von ”–” oder ”+” neben dem Dotierungstyp. Beispielsweise bedeutet ”n” eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines ”n”-Dotierungsgebiets ist, während ein ”n+”-Dotierungsgebiet eine höhere Dotierungskonzentration hat als ein ”n”-Dotierungsgebiet. Eine Angabe der relativen Dotierungskonzentration bedeutet jedoch nicht, dass Dotierungsgebiete der gleichen relativen Dotierungskonzentration die gleiche absolute Dotierungskonzentration aufweisen, falls nicht etwas anderes festgestellt wird. Beispielsweise können zwei verschiedene n+-Gebiete verschiedene absolute Dotierungskonzentrationen aufweisen. Das Gleiche gilt zum Beispiel für ein n+- und ein p+-Gebiet.In this specification, n-type or n-type refers to a first conductivity type, while p-type or p-type refers to a second conductivity type. Semiconductor devices may be formed with opposite doping relationships such that the first conductivity type may be p-doped and the second conductivity type may be n-doped. In addition, some figures illustrate relative doping concentrations by indicating "-" or "+" next to the doping type. For example, "n - " means a doping concentration lower than the doping concentration of an "n" -doping region, while an "n + " -doping region has a higher doping concentration than an "n" -doping region. However, an indication of the relative doping concentration does not mean that doping regions of the same relative doping concentration have the same absolute doping concentration unless otherwise noted. For example, two different n + regions may have different absolute doping concentrations. The same applies, for example, to an n + and a p + region .

Der erste Leitfähigkeitstyp kann ein n- oder p-Typ sein, vorausgesetzt dass der zweite Leitfähigkeitstyp komplementär ist.The first conductivity type may be n- or p-type, provided that the second conductivity type is complementary.

Der Begriff ”elektrisch verbunden” beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter.The term "electrically connected" describes a permanent low-resistance connection between electrically connected elements, for example a direct contact between the relevant elements or a low-resistance connection via a metal and / or a heavily doped semiconductor.

Die Begriffe ”Wafer”, ”Substrat”, ”Halbleiterkörper” oder ”Halbleitersubstrat”, die in der folgenden Beschreibung verwendet sind, können jegliche auf Halbleiter beruhende Struktur umfassen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind so zu verstehen, dass sie Silizium (Si), Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten von Silizium, getragen durch eine Basishalbleiterunterlage, und andere Halbleiterstrukturen einschließen. Der Halbleiter braucht nicht auf Silizium zu beruhen. Der Halbleiter könnte ebenso Silizium-Germanium (SiGe), Germanium (Ge) oder Galliumarsenid (GaAs). Gemäß anderen Ausführungsbeispielen können Siliziumcarbid (SiC) oder Galliumnitrid (GaN) das Halbleitersubstratmaterial bilden.The terms "wafer", "substrate", "semiconductor body" or "semiconductor substrate" used in the following description may be any semiconductor-based structure having a semiconductor surface. Wafer and structure are understood to include silicon (Si), silicon on insulator (SOI), silicon on sapphire (SOS), doped and undoped semiconductors, epitaxial layers of silicon supported by a base semiconductor pad, and others Include semiconductor structures. The semiconductor does not need to rely on silicon. The semiconductor could also include silicon germanium (SiGe), germanium (Ge) or gallium arsenide (GaAs). In other embodiments, silicon carbide (SiC) or gallium nitride (GaN) may form the semiconductor substrate material.

Der Begriff ”horizontal”, wie er in dieser Beschreibung verwendet ist, soll eine Orientierung im Wesentlichen parallel zu einer ersten oder Hauptoberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche des Wafers oder eines Die bzw. eines Chips sein.The term "horizontal" as used in this specification is intended to describe an orientation substantially parallel to a first or major surface of a semiconductor substrate or body. This may be, for example, the surface of the wafer or a die or a chip.

Der Begriff ”vertikal”, wie er in dieser Beschreibung verwendet ist, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche, d. h. parallel zur Normalenrichtung der ersten Oberfläche, des Halbleitersubstrats oder Halbleiterkörpers angeordnet ist.The term "vertical" as used in this specification is intended to describe an orientation substantially perpendicular to the first surface, i. H. is arranged parallel to the normal direction of the first surface, the semiconductor substrate or semiconductor body.

Ein Prozessieren eines Halbleiterwafers kann Halbleitervorrichtungen mit Anschlusskontakten, wie etwa Kontaktkissen/pads (oder Elektroden) ergeben, die die Herstellung eines elektrischen Kontaktes mit den integrierten Schaltungen oder einer in dem Halbleiterkörper enthaltenen getrennten Halbleitervorrichtung erlauben. Die Elektroden können eine oder mehrere Elektrodenmetallschichten umfassen, die auf das Halbleitermaterial der Halbleiterchips aufgebracht sind. Die Elektrodenmetallschichten können mit irgendeiner gewünschten geometrischen Gestalt und irgendeiner gewünschten Materialzusammensetzung hergestellt sein. Die Elektrodenmetallschichten können beispielsweise in der Form einer Schicht vorliegen, die ein Gebiet bedeckt. Irgendein gewünschtes Metall, beispielsweise Cu, Ni, Sn, Au, Ag, Pt, Pd und eine Legierung von einem oder mehrerer dieser Metalle kann als das Material verwendet werden. Die Elektrodenmetallschicht bzw. die Elektrodenmetallschichten müssen nicht homogen aus gerade einem Material hergestellt sein, das heißt verschiedene Zusammensetzungen und Konzentrationen der Materialien sind möglich, die in den Elektrodenmetallschichten enthalten sind. Als ein Beispiel können die Elektrodenschichten groß genug dimensioniert sein, um mit einem Draht gebondet bzw. verbunden zu werden.Processing a semiconductor wafer may result in semiconductor devices having terminal contacts, such as contact pads / pads (or electrodes), that allow for making electrical contact with the integrated circuits or a separate semiconductor device contained within the semiconductor body. The electrodes may include one or more electrode metal layers deposited on the semiconductor material of the semiconductor chips. The electrode metal layers may be fabricated with any desired geometric shape and material composition. For example, the electrode metal layers may be in the form of a layer covering an area. Any desired metal, for example, Cu, Ni, Sn, Au, Ag, Pt, Pd and an alloy of one or more of these metals may be used as the material. The electrode metal layer or layers need not be made homogeneously from just one material, that is, different compositions and concentrations of the materials contained in the electrode metal layers are possible. As an example, the electrode layers may be sized large enough to be bonded to a wire.

In Ausführungsformen, die hier offenbart sind, werden eine oder mehrere leitende Schichten, insbesondere elektrisch leitende Schichten, angewandt. Es soll betont werden, dass derartige Ausdrücke wie ”gebildet” oder ”angewandt bzw. aufgebracht” so zu verstehen sind, dass alle Arten und Techniken eines Aufbringens von Schichten abgedeckt werden. Insbesondere bedeuten sie, dass sie Techniken umfassen, in welchen Schichten auf einmal beispielsweise als ein Ganzes angewandt werden, z. B. Laminattechniken, sowie Techniken, in welchen Schichten in einer sequentiellen Weise aufgetragen werden, wie beispielsweise durch Sputtern bzw. Zerstäuben, Galvanisieren bzw. Plattieren, Formen, CVD (chemische Gasphasenabscheidung), PVD (physikalische Gasphasenabscheidung), Verdampfung, hybride physikalisch-chemische Gasphasenabscheidung (HPCVD) und so weiter.In embodiments disclosed herein, one or more conductive layers, particularly electrically conductive layers, are employed. It should be emphasized that such terms as "formed" or "applied" are to be understood as covering all types and techniques of applying layers. In particular, they mean that they include techniques in which layers are applied all at once as a whole, e.g. Laminating techniques, as well as techniques in which layers are applied in a sequential manner, such as by sputtering, plating, molding, CVD (chemical vapor deposition), PVD (physical vapor deposition), evaporation, hybrid physicochemical Vapor deposition (HPCVD) and so on.

Die aufgebrachte leitende Schicht kann unter anderem eine oder mehrere Schichten aus Metall, wie z. B. Cu oder Sn oder einer Legierung hiervon, eine Schicht einer leitenden Paste und eine Schicht eines Bondmaterials umfassen. Die Schicht aus Metall kann eine homogene Schicht sein. Die leitende Paste kann Metallpartikel umfassen, die in einem verdampfbaren oder härtbaren Polymermaterial verteilt sind, wobei die Paste ein Fluid, viskos oder wachsförmig sein kann. Das Bond- bzw. Verbindungsmaterial kann elektrisch und mechanisch den Halbleiterchip, beispielsweise an einem Träger oder beispielsweise einem Kontaktclip festmachen bzw. damit verbinden. Ein weiches Lotmaterial oder insbesondere ein Lotmaterial, das in der Lage ist, Diffusionslotbindungen bzw. -bonds zu bilden, kann verwendet werden, beispielsweise Lotmaterial, das einen oder mehrere Stoffe aus Sn, SnAg, SnAu, SnCu, In, InAg, InCu und InAu umfasst.The applied conductive layer may include, but is not limited to, one or more layers of metal, such as metal. Cu or Sn or an alloy thereof, a layer of a conductive paste and a layer of a bonding material. The layer of metal may be a homogeneous layer. The conductive paste may comprise metal particles dispersed in a vaporizable or curable polymeric material, which paste may be a fluid, viscous or waxy. The bonding material can electrically and mechanically fasten or connect the semiconductor chip, for example to a carrier or, for example, a contact clip. A soft solder material, or more particularly a solder material capable of forming diffusion solder bonds, can be used, for example, solder material comprising one or more of Sn, SnAg, SnAu, SnCu, In, InAg, InCu and InAu includes.

Ein Vereinzelungsprozess kann verwendet werden, um den Wafer in einzelne Chips zu teilen. Eine beliebige Technik zum Zerteilen kann angewandt werden, beispielsweise Messer-Zerteilen (Sägen), Laser-Zerteilen, Ätzen und so weiter. Der Halbleiterkörper, zum Beispiel ein Halbleiterwafer, kann zerteilt werden, indem der Halbleiterwafer auf ein Band, insbesondere ein Vereinzelungsband, aufgebracht wird, das Zerteilungsmuster, insbesondere ein rechtwinkeliges Muster, auf den Halbleiterwafer z. B. gemäß einer oder mehreren der oben erwähnten Techniken aufgebracht wird und das Band, z. B. entlang vier orthogonalen Richtungen in der Ebene des Bandes, gezogen wird. Durch Ziehen des Bandes wird der Halbleiterwafer in eine Vielzahl von Halbleiterdies (Chips) geteilt.A singulation process can be used to divide the wafer into individual chips. Any technique for dicing may be used, such as knife dicing (sawing), laser dicing, etching, and so forth. The semiconductor body, for example a semiconductor wafer, can be divided by applying the semiconductor wafer to a tape, in particular a dicing tape, the dicing pattern, in particular a rectangular pattern, onto the semiconductor wafer z. B. is applied according to one or more of the above-mentioned techniques and the tape, z. Along four orthogonal directions in the plane of the belt. By pulling the tape, the semiconductor wafer is divided into a plurality of semiconductor dies (chips).

Es versteht sich, dass die Merkmale der verschiedenen, hierin beschriebenen Ausführungsformen miteinander kombiniert werden können, falls nicht speziell etwas anderes angemerkt wird.It should be understood that the features of the various embodiments described herein may be combined with each other unless specifically noted.

1A ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10 gemäß einer Ausführungsform. Die Halbleitervorrichtung 10 umfasst eine Struktur 310 zum Schutz gegen elektrostatische Entladung. Die Struktur 310 zum Schutz gegen elektrostatische Entladung umfasst einen ersten Anschluss 312 und einen zweiten Anschluss 314. Die ersten und zweiten Anschlüsse 312, 314 sind durch erste Gebiete 316 und zweite Gebiete 318 eines entgegengesetzten Leitfähigkeitstyps, die entlang einer lateralen Richtung x abwechselnd angeordnet sind, elektrisch zusammengeschaltet. Die Halbleitervorrichtung 10 umfasst ferner eine Nebenschluss- bzw. Shunting-Struktur 700. Die Shunting-Struktur 700 verbindet einen pn-Übergang zwischen einem der ersten Gebiete 316 und einem der zweiten Gebiete 318 der Struktur 310 zum Schutz gegen elektrostatische Entladung elektrisch parallel bzw. im Nebenschluss. 1A FIG. 12 is a schematic cross-sectional view of a portion of a semiconductor device. FIG 10 according to one embodiment. The Semiconductor device 10 includes a structure 310 for protection against electrostatic discharge. The structure 310 to protect against electrostatic discharge includes a first connection 312 and a second connection 314 , The first and second connections 312 . 314 are through first areas 316 and second areas 318 of an opposite conductivity type, which are alternately arranged along a lateral direction x, electrically connected together. The semiconductor device 10 further includes a shunting structure 700 , The shunting structure 700 connects a pn junction between one of the first regions 316 and one of the second areas 318 the structure 310 to protect against electrostatic discharge electrically parallel or shunt.

1B ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10 gemäß einer Ausführungsform. Die Halbleitervorrichtung 10 umfasst ferner einen Halbleiterkörper 100 mit einer ersten Oberfläche 101 und einer der ersten Oberfläche 101 gegenüberliegenden zweiten Oberfläche 102. Die Halbleitervorrichtung 10 umfasst ferner eine erste Isolierungsschicht 200 auf oder über der ersten Oberfläche 101 des Halbleiterkörpers 100 und die Struktur 310 zum Schutz gegen elektrostatische Entladung auf oder über der ersten Isolierungsschicht 200. 1B FIG. 12 is a schematic cross-sectional view of a portion of a semiconductor device. FIG 10 according to one embodiment. The semiconductor device 10 further comprises a semiconductor body 100 with a first surface 101 and one of the first surface 101 opposite second surface 102 , The semiconductor device 10 further comprises a first insulation layer 200 on or above the first surface 101 of the semiconductor body 100 and the structure 310 for protection against electrostatic discharge on or above the first insulation layer 200 ,

Aufgrund des Bereitstellens der Shunting-Struktur 700, die einen pn-Übergang zwischen einem der ersten Gebiete 316 und einem der zweiten Gebiete 318 der Struktur 310 zum Schutz gegen elektrostatische Entladung elektrisch parallel bzw. im Nebenschluss verbindet, kann eine bidirektionale, asymmetrische Struktur zum Schutz gegen elektrostatische Entladung bereitgestellt werden, welche in Abhängigkeit von der Polarität der zwischen den ersten und zweiten Anschlüssen 312, 314 angelegten Spannung verschiedene Durchbruchspannungen aufweist. Obgleich in 1 nur eine Shunting-Struktur 700 veranschaulicht ist, kann in Abhängigkeit von den Anforderungen eines asymmetrischen Verhaltens der Struktur 310 zum Schutz gegen elektrostatische Entladung eine Vielzahl von Shunting-Strukturen 700 bereitgestellt werden.Due to the provision of the shunting structure 700 that make a pn junction between one of the first areas 316 and one of the second areas 318 the structure 310 For electrostatic discharge protection, electrically connecting in parallel, a bi-directional, asymmetric electrostatic discharge protection structure may be provided, depending on the polarity of the first and second terminals 312 . 314 applied voltage has different breakdown voltages. Although in 1 just a shunting structure 700 can be illustrated, depending on the requirements of an asymmetric behavior of the structure 310 To protect against electrostatic discharge a variety of shunting structures 700 to be provided.

Die Halbleitervorrichtung 10 kann Leistungshalbleiterelemente wie etwa IGBTs (Bipolartransistoren mit isoliertem Gate), z. B. RC-IGBTs (rückwärts leitende IGBTs), RB-IGBT (rückwärts sperrende IGBTs), und IGFETs (Feldeffekttransistoren mit isoliertem Gate) einschließlich MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren) umfassen. Die Halbleitervorrichtung 10 kann auch einen Superjunction-Transistor, einen Graben-Feldeffekttransistor oder eine beliebige weitere Transistorvorrichtung aufweisen, die einen Laststrom über einen Steueranschluss steuert.The semiconductor device 10 For example, power semiconductor elements such as IGBTs (Insulated Gate Bipolar Transistors), e.g. RC-IGBTs, RB-IGBTs, and IGFETs (Insulated Gate Field Effect Transistors) including MOSFETs (Metal Oxide Semiconductor Field Effect Transistors). The semiconductor device 10 may also include a superjunction transistor, a trench field effect transistor, or any other transistor device that controls a load current through a control terminal.

Wenn man die Chipgröße der Halbleitervorrichtung 10 reduziert, hat eine kleinere Eingangskapazität ein erhöhtes Risiko einer Schädigung zur. Folge, die durch ein elektrostatisches Entladungsereignis zwischen dem Gate und der Source der Halbleitervorrichtung 10 hervorgerufen wird. Folglich kann die Struktur 310 zum Schutz gegen elektrostatische Entladung in einem Leistungshalbleiterelement verwendet werden, um ein Gatedielektrikum zwischen einem Gate und einer Source eines Transistors vor einer Schädigung durch Dissipieren von Energie zu schützen, die durch ein elektrostatisches Entladungsereignis zwischen einem Gate-Kontaktbereich und einem Source-Kontaktbereich rezeugt wird. Gewöhnlich sind monolithisch integrierte Zenerdioden-Kaskaden aus Polysilizium inhärent bidirektionale symmetrische Vorrichtungen. Für negative Gateimpulse einer elektrostatischen Entladung ist das Fenster einer elektrostatischer Entladung zu klein. Eine ESD-HBM-(elektrostatische Entladung – Human-Body-Model)Zerstörung tritt hauptsächlich für negative ESD-HBM-Beanspruchung auf.Considering the chip size of the semiconductor device 10 reduced, a smaller input capacity has an increased risk of injury. Result, by an electrostatic discharge event between the gate and the source of the semiconductor device 10 is caused. Consequently, the structure 310 to protect against electrostatic discharge in a power semiconductor element to protect a gate dielectric between a gate and a source of a transistor from damage by dissipating energy generated by an electrostatic discharge event between a gate contact region and a source contact region. Usually, monolithically integrated polysilicon zener diode cascades are inherently bi-directional symmetrical devices. For negative gate pulses of electrostatic discharge, the window of electrostatic discharge is too small. An ESD HBM (Electrostatic Discharge - Human Body Model) destruction mainly occurs for negative ESD HBM stress.

2A und 2B sind schematische Draufsichten von Bereichen einer Halbleitervorrichtung 10 gemäß verschiedenen Ausführungsformen. Wie in 2A gezeigt ist, ist die erste Elektrode 500 in einem Eckbereich der Halbleitervorrichtung 10 bereitgestellt und kann als eine Gate-Kontaktstruktur 510 dienen (vgl. 9), welche ein Gate-Pad enthalten kann. Das Gate-Pad kann genutzt werden, um einen Bonding- oder Lötkontakt mit der ersten Elektrode 500 vorzusehen, die mit einer externen Vorrichtung oder einem externen Element verbunden werden soll. Eine zweite Elektrode 600 ist neben der ersten Elektrode 500 angeordnet und kann als eine Source-Kontaktstruktur 610 dienen (vgl. 9), durch welche Sourcezonen 150 von Transistorzellen 20 im Halbleiterkörper 100 kontaktiert werden. 2A and 2 B FIG. 15 are schematic plan views of portions of a semiconductor device. FIG 10 according to various embodiments. As in 2A is shown is the first electrode 500 in a corner region of the semiconductor device 10 and may be referred to as a gate contact structure 510 serve (cf. 9 ), which may include a gate pad. The gate pad may be used to make a bonding or soldering contact with the first electrode 500 to be connected to an external device or an external element. A second electrode 600 is next to the first electrode 500 arranged and can as a source contact structure 610 serve (cf. 9 ), through which source zones 150 of transistor cells 20 in the semiconductor body 100 be contacted.

Wenn die Halbleitervorrichtung 10 als ein Leistungshalbleiterelement ausgebildet wird, kann eine resultierende Dicke der Metallisierung der ersten Elektrode 500 und der zweiten Elektrode 600 in einem Bereich von 1 μm bis 10 μm oder 3 μm bis 7 μm liegen, und die erste Elektrode 500 und die zweite Elektrode 600 können durch eine minimale Distanz B in einem Bereich von 5 μm bis 20 μm oder 10 μm bis 15 μm beabstandet sein. Wie in 2B gezeigt ist, kann die erste Elektrode 500 auch in einem Mittelteil der Halbleitervorrichtung 10 angeordnet sein, wobei die zweite Elektrode 600 die erste Elektrode 500 umgibt. Mögliche Stellen der Struktur 310 zum Schutz gegen elektrostatische Entladung sind durch gestrichelte Linien angegeben, wobei die angegebenen Plätze nur beispielhaft sind und nicht als beschränkend verstanden werden sollen.When the semiconductor device 10 is formed as a power semiconductor element, a resulting thickness of the metallization of the first electrode 500 and the second electrode 600 in a range of 1 μm to 10 μm or 3 μm to 7 μm, and the first electrode 500 and the second electrode 600 may be spaced by a minimum distance B in a range of 5 μm to 20 μm or 10 μm to 15 μm. As in 2 B is shown, the first electrode 500 also in a middle part of the semiconductor device 10 be arranged, wherein the second electrode 600 the first electrode 500 surrounds. Possible positions of the structure 310 for protection against electrostatic discharge are indicated by dashed lines, the specified places are only exemplary and should not be construed as limiting.

3 ist eine schematische Querschnittsansicht eines Bereichs der Halbleitervorrichtung 10, gelegt entlang einer Schnittebene A-A' von 2A oder 2B, gemäß einer Ausführungsform. 3 FIG. 12 is a schematic cross-sectional view of a portion of the semiconductor device. FIG 10 . placed along a section plane AA 'of 2A or 2 B , according to one embodiment.

Der Halbleiterkörper 100 kann aus einem einkristallinen Halbleitermaterial, zum Beispiel Silizium Si, Siliziumcarbid SiC, Germanium Ge, einem Silizium-Germanium-Kristall SiGe, Galliumnitrid GaN oder Galliumarsenid GaAs, geschaffen sein. Eine Distanz zwischen der ersten und zweiten Oberfläche 101, 102 wird ausgewählt, um ein bestimmtes Spannungssperrvermögen zu erzielen, und kann zumindest 5 μm, zum Beispiel mindestens 50 μm, betragen. Andere Ausführungsformen können Halbleiterkörper 100 mit einer Dicke von mehreren 100 μm bereitstellen. Der Halbleiterkörper 100 kann eine viereckige Form mit einer Kantenlänge im Bereich von mehreren Millimetern aufweisen.The semiconductor body 100 may be made of a single crystal semiconductor material, for example silicon Si, silicon carbide SiC, germanium Ge, a silicon germanium crystal SiGe, gallium nitride GaN or gallium arsenide GaAs. A distance between the first and second surfaces 101 . 102 is selected to achieve a certain voltage blocking capability, and may be at least 5 μm, for example at least 50 μm. Other embodiments may be semiconductor bodies 100 provide with a thickness of several 100 microns. The semiconductor body 100 may have a quadrangular shape with an edge length in the range of several millimeters.

Die Normale zu den ersten und zweiten Oberflächen 101, 102 definiert eine vertikale Richtung z, und Richtungen orthogonal zur Normalenrichtung sind laterale Richtungen. Wie man zum Beispiel aus 2A und 2B ersehen kann, ist die laterale Richtung x so definiert, dass sie zwischen dem ersten Anschluss 312 und dem zweiten Anschluss 314 verläuft. Folglich ist die laterale Richtung x effektiv parallel zur Richtung eines Durchbruchstroms innerhalb der Struktur 310 zum Schutz gegen elektrostatische Entladung. Für ein eindeutiges Verständnis der Erfindung kann die laterale Richtung x so definiert sein, dass sie entlang der Schnittebene A-A' von 2A oder 2B verläuft. Ein Fachmann versteht jedoch ohne weiteres, dass innerhalb einer Struktur 310' zum Schutz gegen elektrostatische Entladung, wie in 2A gezeigt, die laterale Richtung x als eine Richtung definiert werden muss, die zu der oben definierten lateralen Richtung x orthogonal ist. Wie man überdies aus 9 ersehen kann, kann man die laterale Richtung x sogar in entgegengesetzte Richtungen verlaufen lassen.The normals to the first and second surfaces 101 . 102 defines a vertical direction z, and directions orthogonal to the normal direction are lateral directions. How to look for example 2A and 2 B can be seen, the lateral direction x is defined to be between the first port 312 and the second port 314 runs. Thus, the lateral direction x is effectively parallel to the direction of a breakdown current within the structure 310 for protection against electrostatic discharge. For a clear understanding of the invention, the lateral direction x may be defined to be along the cutting plane AA 'of 2A or 2 B runs. However, one skilled in the art will readily understand that within a structure 310 ' for protection against electrostatic discharge, as in 2A 4, the lateral direction x has to be defined as a direction orthogonal to the above-defined lateral direction x. How to get out of that 9 can be seen, the lateral direction x can even run in opposite directions.

Die erste Isolierungsschicht 200 wird auf der ersten Oberfläche 101 des Halbleiterkörpers 100 gebildet. Die erste Isolierungsschicht 200 kann ein beliebiges Dielektrikum oder eine Kombination von Dielektrika umfassen, die dafür geeignet sind, den Halbleiterkörper 100 von der Struktur 310 zum Schutz gegen elektrostatische Entladung auf der ersten Isolierungsschicht 200 zu isolieren. Die erste Isolierungsschicht 200 kann beispielsweise eines oder eine beliebige Kombination eines Oxids, Nitrids, Oxinitrids, eines Hoch-k-Materials, eines Imids, eines isolierenden Harzes oder Glases umfassen. Die erste Isolierungsschicht 200 kann ein Felddielektrikum wie etwa ein Feldoxid und/oder ein Gatedielektrikum wie etwa ein Gateoxid umfassen. Die erste Isolierungsschicht 200 kann ein Feldoxid, das z. B. durch einen Prozess einer lokalen Oxidation von Silizium (LOCOS) gebildet wird, abgeschiedenes Oxid oder STI (flache Grabenisolierung) umfassen. Die Dicke des Felddielektrikums der ersten Isolierungsschicht 200 kann in einem Bereich von 0,5 μm bis 5 μm oder 1 μm bis 3 μm liegen, die Dicke des Gatedielektrikums der ersten Isolierungsschicht 200 kann in einem Bereich von 5 nm bis 200 nm oder 40 nm bis 120 nm liegen.The first insulation layer 200 will be on the first surface 101 of the semiconductor body 100 educated. The first insulation layer 200 may comprise any dielectric or combination of dielectrics suitable for the semiconductor body 100 from the structure 310 for protection against electrostatic discharge on the first insulating layer 200 to isolate. The first insulation layer 200 For example, it may comprise any or any combination of an oxide, nitride, oxynitride, a high-k material, an imide, an insulating resin or glass. The first insulation layer 200 may include a field dielectric such as a field oxide and / or a gate dielectric such as a gate oxide. The first insulation layer 200 can a field oxide z. B. formed by a process of local oxidation of silicon (LOCOS), deposited oxide or STI (shallow trench isolation) include. The thickness of the field dielectric of the first insulation layer 200 may be in a range of 0.5 μm to 5 μm or 1 μm to 3 μm, the thickness of the gate dielectric of the first insulating layer 200 may be in a range of 5 nm to 200 nm or 40 nm to 120 nm.

Die zweite Isolierungsschicht 400 wird auf der Struktur 310 zum Schutz gegen elektrostatische Entladung und der ersten Isolierungsschicht 200 ausgebildet. Die zweite Isolierungsschicht kann Siliziumnitrid umfassen. Die zweite Isolierungsschicht 400 kann einen Stapel einer ersten und einer zweiten dielektrischen Schicht 410 und 420 umfassen. Gemäß einer Ausführungsform kann die erste dielektrische Schicht 410 einen Film aus Tetraethylorthosilikat (TEOS)/undotiertem Silikatglas (USG) enthalten. Die Dicke der ersten dielektrischen Schicht der zweiten Isolierungsschicht 400 kann in einem Bereich von 50 nm bis 500 nm liegen. Die zweite dielektrische Schicht 420 kann ein Phosphorsilikatglas (PSG) oder ein Borphosphorsilikat (BPSG) umfassen. Die Dicke der zweiten dielektrischen Schicht der zweiten Isolierungsschicht 400 kann in einem Bereich von 200 nm bis 2 μm liegen.The second insulation layer 400 will on the structure 310 for protection against electrostatic discharge and the first insulation layer 200 educated. The second insulating layer may comprise silicon nitride. The second insulation layer 400 may be a stack of first and second dielectric layers 410 and 420 include. According to an embodiment, the first dielectric layer 410 a film of tetraethyl orthosilicate (TEOS) / undoped silicate glass (USG) included. The thickness of the first dielectric layer of the second insulating layer 400 may be in a range of 50 nm to 500 nm. The second dielectric layer 420 may include a phosphosilicate glass (PSG) or a borophosphosilicate (BPSG). The thickness of the second dielectric layer of the second insulating layer 400 may be in a range of 200 nm to 2 μm.

Die erste Elektrode 500 wird auf der zweiten Isolierungsschicht 400 gebildet. Neben der ersten Elektrode 500 wird auf der zweiten Isolierungsschicht 400 die zweite Elektrode 600 gebildet, welche von der ersten Elektrode 500 um die Distanz B (vgl. auch 2A und 2B) beabstandet sein kann. Auf der ersten Elektrode 500 und der zweiten Elektrode 600 wird eine Passivierungsschicht 1000 ausgebildet, welche beispielsweise eines oder eine beliebige Kombination eines Imids, eines Nitrids, eines Oxids oder eines Oxinitrids umfassen kann.The first electrode 500 is on the second insulation layer 400 educated. Next to the first electrode 500 is on the second insulation layer 400 the second electrode 600 formed, which from the first electrode 500 around the distance B (see also 2A and 2 B ) can be spaced. On the first electrode 500 and the second electrode 600 becomes a passivation layer 1000 which may comprise, for example, any or any combination of an imide, a nitride, an oxide or an oxynitride.

Die erste Elektrode 500 und die zweite Elektrode 600 können separate Teile sein, z. B. aufgrund einer lithografischen Strukturierung einer gemeinsamen Metallverdrahtungsschicht, wobei die Halbleitervorrichtung 10 nur eine einzige Metallverdrahtungsschicht aufweist. Die erste Elektrode 500 und die zweite Elektrode 600 können als eine Metallschichtstruktur ausgebildet sein, welche als Hauptbestandteil(e) aus Aluminium Al, Kupfer Cu oder Legierungen von Aluminium oder Kupfer, zum Beispiel AlSi, AlCu oder AlSiCu, bestehen oder diese enthalten kann. Gemäß anderen Ausführungsformen können die erste Elektrode 500 und die zweite Elektrode 600 eine, zwei, drei oder mehr Teilschichten enthalten, wobei jede Teilschicht als einen Hauptbestandteil zumindest eines von Nickel Ni, Titan Ti, Silber Ag, Gold Au, Wolfram W, Platin Pt, Tantal Ta und Palladium Pd enthält. Beispielsweise kann eine Teilschicht ein Metallnitrid oder eine Metalllegierung enthalten, die Ni, Ti, Ag, Au, W, Pt, Co und/oder Pd enthält.The first electrode 500 and the second electrode 600 may be separate parts, e.g. B. due to a lithographic patterning of a common metal wiring layer, wherein the semiconductor device 10 has only a single metal wiring layer. The first electrode 500 and the second electrode 600 may be formed as a metal layer structure which may consist of or include aluminum as its main component (s), copper Cu or alloys of aluminum or copper, for example AlSi, AlCu or AlSiCu. According to other embodiments, the first electrode 500 and the second electrode 600 contain one, two, three or more sub-layers, each sub-layer containing as a major constituent at least one of nickel Ni, titanium Ti, silver Ag, gold Au, tungsten W, platinum Pt, tantalum Ta and palladium Pd. For example, a sub-layer may include a metal nitride or a metal alloy containing Ni, Ti, Ag, Au, W, Pt, Co, and / or Pd.

Die Struktur 310 zum Schutz gegen elektrostatische Entladung kann eine Reihenschaltung zumindest einer Polysiliziumdiode enthalten. Wie in 3 gezeigt ist, kann die Struktur 310 zum Schutz gegen elektrostatische Entladung eine Polysiliziumschicht 300 auf der ersten Isolierungsschicht 200 mit ersten Gebieten 316 und zweiten Gebieten 318 eines entgegengesetzten Leitfähigkeitstyps aufweisen, die entlang der lateralen Richtung x abwechselnd angeordnet sind. Gemäß der Ausführungsform, wie in 3 gezeigt, sind der erste Anschluss 312 und der zweite Anschluss 314 in einem Gebiet innerhalb der Polysiliziumschicht 300 gelegen, welche den gleichen Leitfähigkeitstyp wie die zweiten Gebiete 318 aufweisen.The structure 310 to protect against electrostatic discharge can be a series circuit contain at least one polysilicon diode. As in 3 shown is the structure 310 For protection against electrostatic discharge a polysilicon layer 300 on the first insulation layer 200 with first areas 316 and second areas 318 have an opposite conductivity type, which are arranged alternately along the lateral direction x. According to the embodiment as in 3 shown are the first connection 312 and the second connection 314 in an area within the polysilicon layer 300 which are of the same conductivity type as the second regions 318 exhibit.

Im Einzelnen kann die Struktur 310 zum Schutz gegen elektrostatische Entladung hergestellt werden, indem die Polysiliziumschicht 300 eines ersten Leitfähigkeitstyps auf der ersten Isolierungsschicht 200 gebildet wird. Nach Ausbilden der Polysiliziumschicht 300 kann eine (nicht dargestellte) Maskenschicht, z. B. eine Hartmaskenschicht oder eine Resistschicht, auf der Polysiliziumschicht 300 gebildet werden und wird durch einen lithografischen Prozess strukturiert, so dass die zweiten Gebiete 318 nicht durch die Maskenschicht bedeckt sind. In einem nachfolgenden Implantationsprozess werden Dotierstoffe eines zweiten Leitfähigkeitstyps in die freigelegten zweiten Gebiete 318 eingeführt, die nicht durch die Maskenschicht auf der Polysiliziumschicht 300 bedeckt sind, um die zweiten Gebiete 318 des zweiten Leitfähigkeitstyp auszubilden. Folglich umfasst jedes der ersten Gebiete 316 und zweiten Gebiete 318 erste Dotierstoffe des ersten Leitfähigkeitstyps, und die zweiten Gebiete 318 weisen ferner zweite Dotierstoffe des zweiten Leitfähigkeitstyps auf, die die ersten Dotierstoffe des ersten Leitfähigkeitstyps überkompensieren. In einer anderen Ausführungsform kann jedes der ersten Gebiete 316 erste Dotierstoffe des ersten Leitfähigkeitstyps aufweisen, und die zweiten Gebiete 318 können nur zweite Dotierstoffe des zweiten Leitfähigkeitstyps aufweisen, ohne die ersten Dotierstoffe des ersten Leitfähigkeitstyps überzukompensieren. Hierin werden jeweils die ersten Dotierstoffe in die ersten Gebiete 316 eingeführt, und die zweiten Dotierstoffe werden in einem separaten Prozess, z. B. durch Ionenimplantation und/oder Diffusion, in die zweiten Gebiete 318 eingeführt, wobei überlappende Gebiete zwischen den ersten und zweiten Gebieten 316, 318 aufgrund der Diffusion der Dotierstoffe erste und zweite Dotierstoffe aufweisen können.In detail, the structure 310 to protect against electrostatic discharge, by the polysilicon layer 300 a first conductivity type on the first insulating layer 200 is formed. After forming the polysilicon layer 300 may be a mask layer (not shown), e.g. A hard mask layer or a resist layer on the polysilicon layer 300 are formed by a lithographic process, so that the second areas 318 not covered by the mask layer. In a subsequent implantation process, dopants of a second conductivity type are introduced into the exposed second regions 318 not inserted through the mask layer on the polysilicon layer 300 are covered to the second areas 318 of the second conductivity type. Thus, each of the first areas includes 316 and second areas 318 first dopants of the first conductivity type, and the second regions 318 Further, second dopants of the second conductivity type overcompensate for the first dopants of the first conductivity type. In another embodiment, each of the first regions 316 having first dopants of the first conductivity type, and the second regions 318 can only have second dopants of the second conductivity type without overcompensating the first dopants of the first conductivity type. Here, in each case, the first dopants in the first areas 316 introduced, and the second dopants are in a separate process, for. B. by ion implantation and / or diffusion, in the second areas 318 introduced, with overlapping areas between the first and second areas 316 . 318 may have first and second dopants due to the diffusion of the dopants.

Als Ergebnis wird eine in einer lateralen Richtung x angeordnete Polysilizium-Diodenkette oder -Reihe mit abwechselnden pn-Übergängen (Dioden) an den Gebietsbegrenzungen der ersten und zweiten Gebiete 316, 318 in der Polysiliziumschicht 300 gebildet. In einer Ausführungsform sind die Dotierungskonzentrationen der Gebiete so angepasst, dass innerhalb der Polysiliziumschicht 300 eine Reihenschaltung von Zenerdioden ausgebildet wird. Durch die Anzahl aufeinanderfolgender Dioden, die jeweils ein erstes Gebiet 316 und ein zweites Gebiet 318 umfassen, kann die Durchbruchspannung der Struktur 310 zum Schutz gegen elektrostatische Entladung eingestellt werden.As a result, a polysilicon diode string or string arranged in a lateral direction x with alternating pn junctions (diodes) is formed at the region boundaries of the first and second regions 316 . 318 in the polysilicon layer 300 educated. In one embodiment, the doping concentrations of the regions are adapted to be within the polysilicon layer 300 a series connection of Zener diodes is formed. By the number of consecutive diodes, each a first area 316 and a second area 318 may include, the breakdown voltage of the structure 310 be set to protect against electrostatic discharge.

Eine Reduzierung des Spannungsfensters für elektrostatische Entladung für positive und negative Spannungen ist wichtig für eine optimale Anpassung der Struktur 310 zum Schutz gegen elektrostatische Entladung an Tests einer Metall-Oxid-Halbleitervorrichtung unter Last mit einer integrierten Diode für elektrostatische Entladung. Je kleiner die Varianz der Vorrichtungsparameter ist, desto näher kann man die Durchbruchspannung einer antiseriellen Diodenkette an einen gewünschten Wert wie etwa eine maximale zulässige Spannung zwischen Gate und Source (VGS-Wert) bringen.Reducing the electrostatic discharge voltage window for positive and negative voltages is important for optimizing the structure 310 for protection against electrostatic discharge on tests of a metal oxide semiconductor device under load with an integrated diode for electrostatic discharge. The smaller the variance of the device parameters, the closer one can bring the breakdown voltage of an antisera diode string to a desired value, such as a maximum allowable voltage between gate and source (VGS).

Falls das elektrische Durchbruchverhalten des Gateoxids der Metall-Oxid-Halbleitervorrichtung (MOS) unter Last asymmetrisch ist, kann das elektrische Verhalten einer ESD-Schutzdiode auf die Metall-Oxid-Halbleitervorrichtung unter Last eingestellt werden.If the electrical breakdown behavior of the gate oxide of the metal-oxide-semiconductor device (MOS) is asymmetric under load, the electrical behavior of an ESD protection diode on the metal-oxide-semiconductor device may be adjusted under load.

Dies bedeutet, falls die Metall-Oxid-Halbleitervorrichtung unter Last eine niedrigere Gateoxid-Durchbruchspannung für eine Richtung aufweist, kann das Spannungsfenster für elektrostatische Entladung für positive und negative Spannungen der ESD-Diode asymmetrisch gewählt werden, um eine erhöhte ESD-HBM-Fähigkeit der Metall-Oxid-Halbleitervorrichtung (MOS) unter Last zu erreichen.That is, if the metal oxide semiconductor device has a lower one-direction gate oxide breakdown voltage under load, the electrostatic discharge voltage window for positive and negative voltages of the ESD diode can be made asymmetrical to provide increased ESD HBM capability Metal oxide semiconductor device (MOS) to reach under load.

Die auf der ersten Isolierungsschicht 200 abgeschiedene Polysiliziumschicht 300 kann eine große Korngröße von Polysilizium aufweisen. Folglich kann die laterale Abmessung der Struktur 310 zum Schutz gegen elektrostatische Entladung mit einer Poly-Zenerdioden-Kette z. B. in einem Bereich von 1 μm bis 10 μm oder 3 μm bis 5 μm liegen. Durch Ausdehnen der Struktur 310 zum Schutz gegen elektrostatische Entladung über eine Vielzahl von Kornbegrenzungen der Polysiliziumschicht 300 wird eine stabile Durchbruchcharakteristik der Struktur 310 zum Schutz gegen elektrostatische Entladung geschaffen. In einigen Ausführungsformen kann eine Vielzahl von Kornbegrenzungen innerhalb der Polysiliziumschicht 300 zu einer Elektronenbeweglichkeit in einem Bereich von 1 cm2/Vs bis 5 cm2/Vs führen. Falls die körnige Struktur der Polysiliziumschicht 300 verbessert wird, kann die Elektronenbeweglichkeit aufgrund weniger Kornbegrenzungen innerhalb der Polysiliziumschicht 300 auf 50 cm2/Vs erhöht werden. Eine weitere Verbesserung kann erzielt werden, indem amorphes Silizium abgeschieden wird, gefolgt von einem Laserschmelzprozess. Solch ein polykristallines Silizium wird Niedertemperatur-Polysilizium (LTPS) genannt. Die Elektronenbeweglichkeit eines Niedertemperatur-Polysiliziums liegt in einem Bereich von 100 cm2/Vs bis 700 cm2/Vs.The on the first insulation layer 200 deposited polysilicon layer 300 may have a large grain size of polysilicon. Consequently, the lateral dimension of the structure 310 for protection against electrostatic discharge with a poly zener diode chain z. B. in a range of 1 micron to 10 microns or 3 microns to 5 microns. By stretching the structure 310 for protection against electrostatic discharge over a plurality of grain boundaries of the polysilicon layer 300 becomes a stable breakdown characteristic of the structure 310 created to protect against electrostatic discharge. In some embodiments, a plurality of grain boundaries may be within the polysilicon layer 300 lead to an electron mobility in a range of 1 cm 2 / Vs to 5 cm 2 / Vs. If the granular structure of the polysilicon layer 300 is improved, the electron mobility due to fewer grain boundaries within the polysilicon layer 300 be increased to 50 cm 2 / Vs. Further improvement can be achieved by depositing amorphous silicon, followed by a laser melting process. Such polycrystalline silicon will produce low-temperature Called polysilicon (LTPS). The electron mobility of a low-temperature polysilicon is in a range of 100 cm 2 / Vs to 700 cm 2 / Vs.

Noch höhere Werte einer Elektronenbeweglichkeit können durch polykristallines Silizium mit noch größeren Kornbegrenzungsgrößen erzielt werden. Ein Beispiel solch eines polykristallinen Siliziums ist ein Silizium mit einheitlicher Korngröße (CGS) (engl. continuous-grain-silicon), was zu einer Elektronenbeweglichkeit in einem Bereich von 500 cm2/Vs bis 700 cm2/Vs führt. Durch Bereitstellen eines Siliziums mit einheitlicher Korngröße innerhalb der Polysiliziumschicht 300 können Werte einer Elektronenbeweglichkeit erreicht werden, welche mit denjenigen innerhalb des Haupt- bzw. Massegebiets des Halbleiterkörpers 100 vergleichbar sind.Even higher levels of electron mobility can be achieved by polycrystalline silicon with even larger grain boundary sizes. An example of such polycrystalline silicon is a uniform grain size (CGS) silicon, which results in electron mobility in a range of 500 cm 2 / Vs to 700 cm 2 / Vs. By providing a silicon of uniform grain size within the polysilicon layer 300 For example, values of electron mobility can be achieved with those within the main or mass region of the semiconductor body 100 are comparable.

Die Polysiliziumschicht 300 kann folglich ein Niedertemperatur-Polysilizium (LTPS) und/oder ein Silizium mit einheitlicher Korngröße (CGS) aufweisen.The polysilicon layer 300 may thus comprise low temperature polysilicon (LTPS) and / or uniform grain size silicon (CGS).

Die Länge der Struktur 310 zum Schutz gegen elektrostatische Entladung zwischen dem ersten Anschluss 312 und dem zweiten Anschluss 314 kann jeweils in einem Bereich von 5 μm bis 150 μm oder 15 μm bis 50 μm liegen. Eine Fläche der Struktur 310 zum Schutz gegen elektrostatische Entladung gemäß 2A und 2B oder 3 und 8 kann in einem Bereich von 100 μm × 50 μm × 2 = 10000 μm2 liegen, indem eine kleine Gate-Padlänge von 100 μm bereitgestellt wird, wobei eine Struktur 310 zum Schutz gegen elektrostatische Entladung auf zwei orthogonalen Seiten (2A) oder symmetrisch auf zwei gegenüberliegenden Seiten (2B) des Gate-Pads liegt. Die Fläche der Struktur 310 zum Schutz gegen elektrostatische Entladung kann bis zu 500 μm × 50 μm × 2 = 50000 μm2 oder bis zu 2000 μm × 50 μm × 2 = 200.000 μm2 betragen, indem eine große Gate-Padlänge von 1000 μm bereitgestellt wird. Die Fläche der Struktur 310 zum Schutz gegen elektrostatische Entladung vergrößert nicht die gesamte Chipfläche, da die Diode zwischen dem Metall und teilweise unterhalb davon aufgebaut ist.The length of the structure 310 for protection against electrostatic discharge between the first connection 312 and the second port 314 may each be in a range of 5 microns to 150 microns or 15 microns to 50 microns. An area of the structure 310 for protection against electrostatic discharge according to 2A and 2 B or 3 and 8th may be in a range of 100 μm × 50 μm × 2 = 10000 μm 2 by providing a small gate pad length of 100 μm, wherein a structure 310 for protection against electrostatic discharge on two orthogonal sides ( 2A ) or symmetrically on two opposite sides ( 2 B ) of the gate pad. The surface of the structure 310 for protection against electrostatic discharge can be up to 500 microns × 50 microns × 2 = 50000 microns 2 or up to 2000 microns × 50 microns × 2 = 200,000 microns 2 by a large gate pad length of 1000 microns is provided. The surface of the structure 310 to protect against electrostatic discharge does not increase the overall chip area, since the diode is built between the metal and partially below it.

Eine Struktur 310 zum Schutz gegen elektrostatische Entladung mit einer Diodenbreite in einem Bereich zwischen 1000 μm und 2000 μm kann entlang der Gate-Kontaktstruktur 510 oder ferner innerhalb einer Randabschlussstruktur der Halbleitervorrichtung 10 integriert werden, wobei die Halbleitervorrichtung 10 eine Vorrichtung mit Superjunction-Feldeffekttransistor eines Metall-Oxid-Halbleiters oder eine Vorrichtung mit Bipolartransistor mit isoliertem Gate (IGBT) sein kann. Solch eine Ausführungsform kann vorteilhaft sein, falls eine Halbleitervorrichtung 10 mit einer kleinen Die-Fläche (kleiner als 1 mm2) bereitgestellt wird, wobei eine Robustheit der Struktur 310 zum Schutz gegen elektrostatische Entladung bezüglich HBM-(Human-Body-Model)Tests in einem Bereich von 1 kV bis 4 kV liegen kann. Nimmt man einen Durchbruchstrom von 1 mA pro μm Diodenbreite an, kann eine Robustheit der Struktur 310 zum Schutz gegen elektrostatische Entladung bezüglich HBM-(Human Body Model-)Tests in einem Bereich von 300 V bis 4 kV liegen.A structure 310 For protection against electrostatic discharge with a diode width in a range between 1000 microns and 2000 microns can along the gate contact structure 510 or further within an edge termination structure of the semiconductor device 10 be integrated, wherein the semiconductor device 10 may be a device with a superjunction field effect transistor of a metal oxide semiconductor or an apparatus with insulated gate bipolar transistor (IGBT). Such an embodiment may be advantageous if a semiconductor device 10 provided with a small die area (smaller than 1 mm 2 ), with a robustness of the structure 310 to protect against electrostatic discharge with respect to HBM (Human Body Model) tests in a range of 1 kV to 4 kV. Assuming a breakdown current of 1 mA per μm diode width, a robustness of the structure 310 for protection against electrostatic discharge with respect to HBM (Human Body Model) tests in a range of 300 V to 4 kV.

Der Bereich bzw. die Fläche der Struktur 310 zum Schutz gegen elektrostatische Entladung kann zum Dissipieren von Energie, die durch ein elektrostatisches Entladungsereignis (ESD-Ereignis) zwischen der ersten Elektrode 500 und der zweiten Elektrode 600 erzeugt wird, geeignet gewählt werden.The area or area of the structure 310 To protect against electrostatic discharge can dissipate energy caused by an electrostatic discharge event (ESD event) between the first electrode 500 and the second electrode 600 is generated, are suitably selected.

Die erste Elektrode 500 kann mit dem ersten Anschluss 312 der Struktur 310 zum Schutz gegen elektrostatische Entladung über eine erste Kontaktstruktur 800 elektrisch gekoppelt sein, und die zweite Elektrode 600 kann mit dem zweiten Anschluss 314 der Struktur 310 zum Schutz gegen elektrostatische Entladung über eine zweite Kontaktstruktur 900 elektrisch gekoppelt sein. Die Nebenschluss- bzw. Shunting-Struktur 700 erstreckt sich durch die zweite Isolierungsschicht 400, wobei das erste Ende 701 in direktem Kontakt mit der Struktur 310 zum Schutz gegen elektrostatische Entladung steht und das zweite Ende 702 mit keinem Leitungsgebiet wie etwa der ersten Elektrode 500 oder der zweiten Elektrode 600 in direktem elektrischem Kontakt steht. Folglich ist eine erste Elektrode 500 über der zweiten Isolierungsschicht 400 ausgebildet, wobei die erste Elektrode 500 mit dem ersten Anschlussgebiet 312 elektrisch gekoppelt ist. Außerdem ist eine zweite Elektrode 600 über der zweiten Isolierungsschicht 400 bereitgestellt, wobei die zweite Elektrode 600 mit dem zweiten Anschlussgebiet 314 elektrisch gekoppelt ist. Wie schon oben diskutiert wurde, kann die erste Elektrode 500 eine Gate-Kontaktstruktur 510 oder ein Gate-Pad umfassen, und die zweite Elektrode 600 kann eine Source-Kontaktstruktur 610 oder ein Source-Pad von Transistorzellen 20 aufweisen, wie im Detail mit 9 weiter diskutiert wird.The first electrode 500 can with the first connection 312 the structure 310 for protection against electrostatic discharge via a first contact structure 800 be electrically coupled, and the second electrode 600 can with the second connection 314 the structure 310 for protection against electrostatic discharge via a second contact structure 900 be electrically coupled. The shunting structure 700 extends through the second insulation layer 400 , where the first end 701 in direct contact with the structure 310 to protect against electrostatic discharge and the second end 702 with no conduction region such as the first electrode 500 or the second electrode 600 is in direct electrical contact. Consequently, a first electrode 500 over the second insulation layer 400 formed, wherein the first electrode 500 with the first connection area 312 is electrically coupled. There is also a second electrode 600 over the second insulation layer 400 provided, wherein the second electrode 600 with the second connection area 314 is electrically coupled. As discussed above, the first electrode 500 a gate contact structure 510 or a gate pad, and the second electrode 600 can be a source contact structure 610 or a source pad of transistor cells 20 have, as in detail with 9 will be discussed further.

Wie in 3 gezeigt ist, steht das zweite Ende 702 in direktem Kontakt mit einem elektrisch isolierenden Gebiet, welches durch die die zweite Isolierungsschicht 400 bedeckende Passivierungsschicht 1000 gebildet wird. Das zweite Ende 702 ist somit von dem ersten Anschluss 312 und dem zweiten Anschluss 314 elektrisch isoliert, vorausgesetzt dass die Verbindung des zweiten Endes 702 mit den ersten und zweiten Anschlüssen 312, 314 über das erste Ende 701 der Shunting-Struktur 700 und die Struktur 310 zum Schutz gegen elektrostatische Entladung nicht berücksichtigt wird. Mit anderen Worten gibt es keinen weiteren leitfähigen Pfad vom zweiten Ende 702 zu den ersten und zweiten Anschlüssen 312, 314, mit Ausnahme des leitenden Pfades über das erste Ende 701 und die Struktur 310 zum Schutz gegen elektrostatische Entladung. Gemäß einer Ausführungsform kann die Shunting-Struktur 700 innerhalb eines elektrisch isolierenden Gebiets eingebettet sein, das durch die zweite Isolierungsschicht 400 und die Passivierungsschicht 1000 gebildet wird, wobei nur das erste Ende 701 der Shunting-Struktur 700 mit der Struktur 310 zum Schutz gegen elektrostatische Entladung in direktem elektrischen Kontakt steht.As in 3 shown is the second end 702 in direct contact with an electrically insulating region passing through the second insulating layer 400 covering passivation layer 1000 is formed. The second end 702 is thus from the first port 312 and the second port 314 electrically isolated, provided that the connection of the second end 702 with the first and second connections 312 . 314 over the first end 701 the shunting structure 700 and the structure 310 is not considered for protection against electrostatic discharge. In other words, there is no further conductive path from the second end 702 to the first and second terminals 312 . 314 with the exception of the conductive path over the first end 701 and the structure 310 for protection against electrostatic discharge. According to one embodiment, the shunting structure 700 be embedded within an electrically insulating region through the second insulating layer 400 and the passivation layer 1000 is formed, with only the first end 701 the shunting structure 700 with the structure 310 is in direct electrical contact for protection against electrostatic discharge.

Die Shunting-Struktur 700 kann gleichzeitig mit den ersten und zweiten Kontaktstrukturen 800 und 900 durch Ausbilden von Gräben 450, 450a, 450b durch die zweite Isolierungsschicht 400 und die Polysiliziumschicht 300 gebildet werden, wie im Folgenden diskutiert wird. Die gleichzeitige Ausbildung der ersten und zweiten Kontaktstrukturen 800 und 900 zusammen mit der Shunting-Struktur 700 führt zu einem vorteilhaften Herstellungsprozess. Wenn die erste Elektrode 500 und die zweite Elektrode 600 auf der zweiten Isolierungsschicht 400 so gebildet werden, dass sie mit der ersten Kontaktstruktur 800 bzw. der zweiten Kontaktstruktur 900 elektrisch gekoppelt sind, sind die Unterseite 501 (3) der ersten Elektrode 500 und die Unterseite 601 der zweiten Elektrode 600 bei einem gleichen vertikalen Niveau wie das zweite Ende 702 der Shunting-Struktur 700. Das zweite Ende 702 der Shunting-Struktur 700 kann mit der oberen Oberfläche 402 der zweiten Isolierungsschicht 400 fluchten, falls die zweite Isolierungsschicht 400 eine planarisierte obere Oberfläche 402 aufweist.The shunting structure 700 can be simultaneous with the first and second contact structures 800 and 900 by forming trenches 450 . 450a . 450b through the second insulation layer 400 and the polysilicon layer 300 be formed as discussed below. The simultaneous formation of the first and second contact structures 800 and 900 along with the shunting structure 700 leads to an advantageous manufacturing process. When the first electrode 500 and the second electrode 600 on the second insulation layer 400 be formed so that they match the first contact structure 800 or the second contact structure 900 are electrically coupled, are the bottom 501 ( 3 ) of the first electrode 500 and the bottom 601 the second electrode 600 at a same vertical level as the second end 702 the shunting structure 700 , The second end 702 the shunting structure 700 can with the upper surface 402 the second insulation layer 400 aligned, if the second insulation layer 400 a planarized upper surface 402 having.

Folglich können eine Unterseite 501 der ersten Elektrode 500 und das zweite Ende 702 der Shunting-Struktur 700 bei einem gleichen vertikalen Niveau liegen. Überdies können die Shunting-Struktur 700 und die erste Kontaktstruktur 800 ein gleiches Material aufweisen. Außerdem können die Shunting-Struktur 700 und die zweite Kontaktstruktur 900 ein gleiches Material aufweisen. Darüber hinaus können sich die Shunting-Struktur 700 und die erste Kontaktstruktur 800, die mit dem ersten Anschluss 312 elektrisch gekoppelt ist, durch die zweite Isolierungsschicht 400 erstrecken oder sie durchdringen.Therefore, a base can 501 the first electrode 500 and the second end 702 the shunting structure 700 at a same vertical level. Moreover, the shunting structure 700 and the first contact structure 800 have the same material. Also, the shunting structure 700 and the second contact structure 900 have the same material. In addition, the shunting structure can 700 and the first contact structure 800 that with the first connection 312 is electrically coupled through the second insulating layer 400 extend or penetrate it.

Die Struktur 310 zum Schutz gegen elektrostatische Entladung, die zwischen der ersten Isolierungsschicht 200 und der zweiten Isolierungsschicht 400 eingebettet ist, weist aufgrund der thermischen Isolierung durch Materialien wie PSG, TEOS, Polyoxid oder Feldoxide eine hohe thermische Impedanz auf. Die Dicke der Struktur 310 zum Schutz gegen elektrostatische Entladung kann beispielsweise in einem Bereich von 100 nm bis 1000 nm oder in einem Bereich von 200 nm bis 600 nm liegen oder kann in einem Bereich zwischen 200 nm bis 500 nm liegen. Aufgrund der geringen Dicke der Struktur 310 zum Schutz gegen elektrostatische Entladung im Vergleich zu ihren lateralen Abmessungen ist die transiente Wärmekapazität, d. h. die Wärmekapazität, welche kurze thermische Dissipationsspitzen Puffern kann, niedrig, was zu einer Verschlechterung der Struktur 310 zum Schutz gegen elektrostatische Entladung oder weiteren Schädigungen der Halbleitervorrichtung 10 führen kann.The structure 310 for protection against electrostatic discharge, between the first insulation layer 200 and the second insulation layer 400 embedded has high thermal impedance due to thermal insulation by materials such as PSG, TEOS, polyoxide or field oxides. The thickness of the structure 310 For example, for protection against electrostatic discharge may be in a range of 100 nm to 1000 nm or in a range of 200 nm to 600 nm, or may be in a range of 200 nm to 500 nm. Due to the small thickness of the structure 310 For protection against electrostatic discharge compared to their lateral dimensions, the transient heat capacity, ie, the heat capacity, which can buffer short thermal dissipation peaks, is low, resulting in deterioration of the structure 310 for protection against electrostatic discharge or further damage to the semiconductor device 10 can lead.

Wegen des Bereitstellens der Shunting-Struktur 700 wird die Wärmekapazität der Struktur 310 zum Schutz gegen elektrostatische Entladung erhöht. Eine Dicke der Shunting-Struktur 700 entlang einer lateralen Richtung (die sich von dem ersten Anschluss 312 zum zweiten Anschluss 314 der Struktur 310 zum Schutz gegen elektrostatische Entladung erstreckt) kann in einem Bereich von 100 nm bis 3000 nm liegen, und eine Dicke der Shunting-Struktur 700 entlang einer vertikalen Richtung kann in einem Bereich von 1000 nm bis 2000 nm oder 350 nm bis 3500 nm liegen.Because of providing the shunting structure 700 becomes the heat capacity of the structure 310 increased to protect against electrostatic discharge. A thickness of the shunting structure 700 along a lateral direction (extending from the first port 312 to the second connection 314 the structure 310 for protection against electrostatic discharge) may be in a range of 100 nm to 3000 nm, and a thickness of the shunting structure 700 along a vertical direction may be in a range of 1000 nm to 2000 nm or 350 nm to 3500 nm.

Folglich kann ein Verhältnis einer Dicke der Shunting-Struktur 700 entlang der vertikalen Richtung z und einer Dicke der Struktur 310 zum Schutz gegen elektrostatische Entladung entlang der vertikalen Richtung z größer als 1, größer als 2, größer als 3 oder größer als 10 sein. Indem man die Shunting-Struktur 700 vorsieht, wird die für die Wärmekapazität relevante effektive Dicke erhöht, was zu einer verbesserten Struktur 310 zum Schutz gegen elektrostatische Entladung mit einer erhöhten thermischen Widerstandsfähigkeit führt.Consequently, a ratio of a thickness of the shunting structure 700 along the vertical direction z and a thickness of the structure 310 for protection against electrostatic discharge along the vertical direction z be greater than 1, greater than 2, greater than 3 or greater than 10. By doing the shunting structure 700 is provided, the relevant for the heat capacity effective thickness is increased, resulting in an improved structure 310 to provide protection against electrostatic discharge with increased thermal resistance.

Wie man aus 3 ersehen kann, ist das erste Ende 701 der Shunting-Struktur 700 in Kontakt mit einem pn-Übergang zwischen einem der ersten Gebiete 316 und einem der zweiten Gebiete 318 der Struktur 310 zum Schutz gegen elektrostatische Entladung, so dass der pn-Übergang zwischen den jeweiligen ersten und zweiten Gebieten 316, 318 elektrisch parallel bzw. im Nebenschluss verbunden ist.How to get out 3 can see, is the first end 701 the shunting structure 700 in contact with a pn junction between one of the first regions 316 and one of the second areas 318 the structure 310 for protection against electrostatic discharge, so that the pn junction between the respective first and second areas 316 . 318 electrically connected in parallel or in shunt.

Eine detaillierte Ansicht eines Bereichs der Halbleitervorrichtung 10 von 3 ist in 4 dargestellt. Die Shunting-Struktur 700 umfasst ein Shunting-Element 710, welches so ausgerichtet ist, dass ein erstes Ende 711 des Shunting-Elements 710 mit sowohl einem der ersten Gebiete 316 als auch einem der zweiten Gebiete 318 in elektrischem Kontakt steht, wobei ein zweites Ende 712 des Shunting-Elements 710 in direktem Kontakt mit einem elektrisch isolierenden Gebiet steht. Wie man aus 4 ersehen kann, kann die Shunting-Struktur 700 ferner ein Zwischengebiet 320 aufweisen. Das Zwischengebiet 320 ist zwischen einem der ersten Gebiete 316 und einem der zweiten Gebiete 318 entlang der lateralen Richtung x angeordnet. Das Zwischengebiet 320 ist ferner zwischen der ersten Isolierungsschicht 200 und dem ersten Ende 711 des Shunting-Elements 710 entlang der vertikalen Richtung z angeordnet. Folglich umfasst die Shunting-Struktur 700 ein Shunting-Element 710 und ein Zwischengebiet 320, wobei das Zwischengebiet 320 sich entlang einer vertikalen Richtung z in die Struktur 310 zum Schutz gegen elektrostatische Entladung erstreckt. Das Zwischengebiet 320 kann ferner zwischen einem der ersten Gebiete 316 und einem der zweiten Gebiete 318 entlang der lateralen Richtung x angeordnet sein. Folglich kann die Shunting-Struktur 700 ein Shunting-Element 710 mit einem ersten Ende 711 in elektrischem Kontakt mit sowohl einem der ersten Gebiete 316 als auch einem der zweiten Gebiete 317 und ein zweites Ende 712 in direktem Kontakt mit einem elektrisch isolierenden Gebiet aufweisen.A detailed view of a portion of the semiconductor device 10 from 3 is in 4 shown. The shunting structure 700 includes a shunting element 710 , which is oriented so that a first end 711 of the shunting element 710 with both one of the first areas 316 as well as one of the second areas 318 is in electrical contact with a second end 712 of the shunting element 710 is in direct contact with an electrically insulating area. How to get out 4 can see, the shunting structure 700 also an intermediate area 320 exhibit. The intermediate area 320 is between one of the first areas 316 and one of the second areas 318 arranged along the lateral direction x. The intermediate area 320 is further between the first insulating layer 200 and the first end 711 of the shunting element 710 arranged along the vertical direction z. Consequently, the shunting structure includes 700 one Shunting element 710 and an intermediate area 320 , where the intermediate area 320 along a vertical direction z into the structure 310 extends to protect against electrostatic discharge. The intermediate area 320 may also be between one of the first areas 316 and one of the second areas 318 be arranged along the lateral direction x. Consequently, the shunting structure 700 a shunting element 710 with a first end 711 in electrical contact with both of the first regions 316 as well as one of the second areas 317 and a second end 712 in direct contact with an electrically insulating region.

Das erste Ende 711 des Shunting-Elements 710 ist eine plane Fläche des Shunting-Elements 710, die der Begrenzungsfläche zwischen der Struktur 310 zum Schutz gegen elektrostatische Entladung und der zweiten Isolierungsschicht 400 zugewandt ist. Das erste Ende 711 des Shunting-Elements 710 ist eine plane Begrenzungsfläche zwischen dem Shunting-Element 710 und dem Zwischengebiet 320. Wie man aus 4 ersehen kann, ist das erste Ende 711 eine plane Fläche, welche mit der Begrenzungsfläche zwischen der Struktur 310 zum Schutz gegen elektrostatische Entladung auf der Polysiliziumschicht 300 und der zweiten Isolierungsschicht 400 bündig ist.The first end 711 of the shunting element 710 is a plane surface of the shunting element 710 representing the boundary surface between the structure 310 for protection against electrostatic discharge and the second insulation layer 400 is facing. The first end 711 of the shunting element 710 is a plane boundary surface between the shunting element 710 and the intermediate area 320 , How to get out 4 can see, is the first end 711 a plane surface, which coincides with the boundary surface between the structure 310 for protection against electrostatic discharge on the polysilicon layer 300 and the second insulation layer 400 is flush.

Wie im Folgenden erläutert werden wird, wird das Zwischengebiet 320 gebildet, indem ein Graben geschaffen wird, der die zweite Isolierungsschicht 400 und die Polysiliziumschicht 300 durchdringt, wobei der Graben mit einem Polysilizium oder Metallmaterial gefüllt wird. Folglich ist das erste Ende 711 keine Begrenzungsfläche zwischen Gebieten verschiedener Materialzusammensetzung. Vielmehr kann die Materialzusammensetzung des Zwischengebiets 320 und des Shunting-Elements 710 die gleiche sein. Somit können das Zwischengebiet 320 und das Shunting-Element 710 ein gleiches Material aufweisen. Das Zwischengebiet 320 kann Polysilizium mit einer Netto-Dotierstoffkonzentration, die höher als 1 × 1019 cm–3 ist, aufweisen. Das Zwischengebiet 320 kann ebenfalls ein Metallmaterial wie beispielsweise etwa Wolfram aufweisen.As will be explained below, the intermediate area becomes 320 formed by creating a trench, which is the second insulation layer 400 and the polysilicon layer 300 penetrates, wherein the trench is filled with a polysilicon or metal material. Consequently, the first end 711 no boundary surface between areas of different material composition. Rather, the material composition of the intermediate area 320 and the shunting element 710 be the same. Thus, the intermediate area 320 and the shunting element 710 have the same material. The intermediate area 320 For example, polysilicon may have a net dopant concentration that is greater than 1 × 10 19 cm -3 . The intermediate area 320 may also comprise a metal material such as tungsten.

Wie man aus 4 ersehen kann, kann das Zwischengebiet 320 eine vertikal gestapelte Schichtstruktur einer ersten Polysiliziumschicht 322 und einer zweiten Polysiliziumschicht 326 eines verschiedenen Leitfähigkeitstyps aufweisen. Hierin kann das Zwischengebiet 320 eine Metallsilizidschicht 324 aufweisen, die zwischen den ersten und zweiten Polysiliziumschichten 322, 326 in einer vertikalen Richtung z angeordnet ist. Folglich kann die Shunting-Struktur 700 die Metallsilizidschicht 324 enthalten, die mit der Struktur 310 zum Schutz gegen elektrostatische Entladung in Kontakt steht. Aufgrund des Bereitstellens der Shunting-Struktur 700 mit dem Shunting-Element 710 und dem Zwischengebiet 320 wird ein pn-Übergang zwischen einem der zweiten Gebiete 318 und einem der ersten Gebiete 316 im Nebenschluss verbunden. Folglich gibt es keinen weiteren pn-Übergang oder Diffusionsübergang, der zwischen zwei benachbarten ersten und zweiten Gebieten 316, 318 ausgebildet ist, falls eine Shunting-Struktur 700 an der Stelle eines vormals geschaffenen pn-Übergangs zwischen den jeweiligen ersten und zweiten Gebieten 316, 318 ausgebildet ist.How to get out 4 can see, the intermediate area 320 a vertically stacked layer structure of a first polysilicon layer 322 and a second polysilicon layer 326 have a different conductivity type. Herein can the intermediate area 320 a metal silicide layer 324 between the first and second polysilicon layers 322 . 326 is arranged in a vertical direction z. Consequently, the shunting structure 700 the metal silicide layer 324 included with the structure 310 to protect against electrostatic discharge in contact. Due to the provision of the shunting structure 700 with the shunting element 710 and the intermediate area 320 becomes a pn junction between one of the second regions 318 and one of the first areas 316 connected in shunts. Consequently, there is no further pn junction or diffusion junction occurring between two adjacent first and second regions 316 . 318 is formed, if a shunting structure 700 at the location of a previously created pn junction between the respective first and second regions 316 . 318 is trained.

Im Einzelnen kann die erste Polysiliziumschicht 322 von einem zweiten Leitfähigkeitstyp sein und eine Netto-Dotierstoffkonzentration aufweisen, die höher als 1 × 1019 cm–3 ist. Folglich wird ein elektrischer Kontakt zwischen der ersten Polysiliziumschicht 322 und dem zweiten Gebiet 318 mit dem gleichen Leitfähigkeitstyp geschaffen. Auf die gleiche Weise kann die zweite Polysiliziumschicht 326 von einem ersten Leitfähigkeitstyp sein und kann eine Netto-Dotierstoffkonzentration aufweisen, die höher als 1 × 1019 cm–3 ist. Ein elektrischer Kontakt wird so zwischen der zweiten Polysiliziumschicht 326 und dem ersten Gebiet 316 mit dem gleichen Leitfähigkeitstyp geschaffen. Indem man die Metallsilizidschicht 324 vorsieht, die zwischen der ersten und zweiten Polysiliziumschicht 322, 326 angeordnet ist, wird ein elektrischer Kontakt zwischen der Polysiliziumschicht 322 und der zweiten Polysiliziumschicht 326 geschaffen, da aufgrund der hohen Dotierungskonzentration der ersten und zweiten Polysiliziumschicht 322, 326 ein Schottky-Kontakt zwischen den ersten und zweiten Polysiliziumschichten 322, 326 und der Metallsilizidschicht 324 verhindert wird.In detail, the first polysilicon layer 322 of a second conductivity type and having a net dopant concentration higher than 1 × 10 19 cm -3 . Consequently, an electrical contact between the first polysilicon layer 322 and the second area 318 created with the same conductivity type. In the same way, the second polysilicon layer 326 of a first conductivity type and may have a net dopant concentration higher than 1 x 10 19 cm -3 . An electrical contact thus becomes between the second polysilicon layer 326 and the first area 316 created with the same conductivity type. By using the metal silicide layer 324 provides that between the first and second polysilicon layer 322 . 326 is arranged, an electrical contact between the polysilicon layer 322 and the second polysilicon layer 326 because of the high doping concentration of the first and second polysilicon layers 322 . 326 a Schottky contact between the first and second polysilicon layers 322 . 326 and the metal silicide layer 324 is prevented.

Wegen des Bereitstellens der gestapelten Schicht der ersten Polysiliziumschicht 322 eines zweiten Leitfähigkeitstyps auf der ersten Isolierungsschicht 200, der direkt auf der ersten Polysiliziumschicht 322 eines zweiten Leitfähigkeitstyps gebildeten Metallsilizidschicht 324 und der zweiten Polysiliziumschicht 326 eines ersten Leitfähigkeitstyps, die direkt auf der Metallsilizidschicht 324 ausgebildet wird, kann ein pn-Übergang zwischen benachbarten ersten und zweiten Gebieten 316, 318 im Nebenschluss verbunden oder verhindert werden. Die zweite Polysiliziumschicht 326 und das Shunting-Element 710 der Shunting-Struktur 700 weisen das gleiche Material wie etwa Polysilizium eines ersten Leitfähigkeitstyps auf. Aufgrund des Bereitstellens des Shunting-Elements 710 der Shunting-Struktur 700 kann überdies Wärme dissipiert werden. Folglich kann die Shunting-Struktur 700 auch als eine Wärmedissipationsstruktur dienen. Das Verhältnis einer Dicke der Shunting-Struktur 700 entlang einer vertikalen Richtung z und einer Dicke der Struktur 310 zum Schutz gegen elektrostatische Entladung entlang einer vertikalen Richtung z kann hierin größer als 1 sein oder kann größer als 5 sein oder kann größer als 10 sein oder kann größer als 20 sein. Gemäß einer Ausführungsform kann das Shunting-Element 710 ein Metallmaterial wie beispielsweise etwa Wolfram aufweisen. Außerdem können die ersten und zweiten Kontaktelemente 810, 910 ebenfalls ein Metallmaterial wie beispielsweise etwa Wolfram aufweisen. Im Gegensatz zu dem Fall, in dem ein Shunting-Element 710 oder erste und zweite Kontaktelemente 810, 910 mit einem hochdotierten Polysiliziummaterial eines ersten Leitfähigkeitstyps bereitgestellt sind, kann, wenn ein Shunting-Element 710 oder erste und zweite Kontaktelemente 810, 910 mit einem Metallmaterial wie etwa Wolfram (mit einer TiSi2- und einer TiN-Barriere) bereitgestellt sind, eine zusätzliche Kontaktimplantation von Ionen eines ersten Leitfähigkeitstyps wie etwa P- oder As-Ionen durchgeführt werden, um das erste Anschlussgebiet 312 eines ersten Leitfähigkeitstyps (mit einer Netto-Dotierstoffkonzentration von etwa 1·1017 bis 1·1019 cm–3) elektrisch zu kontaktieren. Eine zusätzliche Kontaktimplantation von Ionen eines zweiten Leitfähigkeitstyps wie etwa B-Ionen mag nicht notwendig sein, um das zweite Anschlussgebiet 314 eines zweiten Leitfähigkeitstyps elektrisch zu kontaktieren, falls es eine Netto-Dotierstoffkonzentration von etwa 1·1019 bis 1·1021 cm–3 aufweist. Falls zweite Gebiete eines zweiten Leitfähigkeitstyps mit geringeren Netto-Dotierstoffkonzentrationen bereitgestellt sind, kann eine zusätzliche Kontaktimplantation von Ionen eines zweiten Leitfähigkeitstyps wie etwa B-Ionen mit einer höheren Dosis als 1·1015 cm–2 durchgeführt werden. Wie man aus 4 ersehen kann, kann sich folglich das Shunting-Element 710 (und dementsprechend das erste und zweite Kontaktelement 810, 910) in die Polysiliziumschicht 300 zur ersten Polysiliziumschicht 322 (oder dementsprechend 822 und 922) erstrecken, wobei die Kontaktimplantation mit der ersten Polysiliziumschicht 322, 822 oder 922 durchgeführt wird. Mit anderen Worten weist folglich das Zwischengebiet 320, 820 und 920 eine Sandwich-Struktur aus der ersten Polysiliziumschicht 322, 822, 922 und einem Metallmaterial des Shunting-Elements 710 oder den ersten und zweiten Kontaktelementen 810, 910 auf.Because of providing the stacked layer of the first polysilicon layer 322 a second conductivity type on the first insulation layer 200 that is directly on the first polysilicon layer 322 a second conductivity type formed metal silicide layer 324 and the second polysilicon layer 326 of a first conductivity type directly on the metal silicide layer 324 can be formed, a pn junction between adjacent first and second areas 316 . 318 be shunted or prevented. The second polysilicon layer 326 and the shunting element 710 the shunting structure 700 have the same material as polysilicon of a first conductivity type. Due to the provision of the shunting element 710 the shunting structure 700 In addition, heat can be dissipated. Consequently, the shunting structure 700 also serve as a heat dissipation structure. The ratio of a thickness of the shunting structure 700 along a vertical direction z and a thickness of the structure 310 for protection against electrostatic discharge along a vertical direction z may be greater than 1 herein or may be greater than 5 or may be greater than 10 or may be greater than 20. According to one Embodiment may be the shunting element 710 a metal material such as tungsten. In addition, the first and second contact elements 810 . 910 also have a metal material such as tungsten. Unlike the case where a shunting element 710 or first and second contact elements 810 . 910 are provided with a highly doped polysilicon material of a first conductivity type, when a Shunting element 710 or first and second contact elements 810 . 910 with a metal material such as tungsten (having a TiSi 2 and a TiN barrier), additional contact implantation of ions of a first conductivity type, such as P or As ions, may be performed around the first termination region 312 of a first conductivity type (having a net dopant concentration of about 1 × 10 17 to 1 × 10 19 cm -3 ). Additional contact implantation of ions of a second conductivity type, such as B ions may not be necessary to the second terminal region 314 electrically contacting a second conductivity type if it has a net dopant concentration of about 1 x 10 19 to 1 x 10 21 cm -3 . If second regions of a second conductivity type are provided with lower net dopant concentrations, additional contact implantation of second conductivity type ions such as B ions at a dose higher than 1 x 10 15 cm -2 may be performed. How to get out 4 Consequently, the shunting element can become 710 (and accordingly the first and second contact element 810 . 910 ) in the polysilicon layer 300 to the first polysilicon layer 322 (or accordingly 822 and 922 ), wherein the contact implantation with the first polysilicon layer 322 . 822 or 922 is carried out. In other words, consequently, the intermediate area 320 . 820 and 920 a sandwich structure of the first polysilicon layer 322 . 822 . 922 and a metal material of the shunting element 710 or the first and second contact elements 810 . 910 on.

5 ist eine schematische Draufsicht eines Bereichs einer Halbleitervorrichtung 10 gemäß einer Ausführungsform, wobei 6 eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10 ist, gelegt entlang einer Schnittebene B-B' von 5. Die in 5 und 6 gezeigte Ausführungsform unterscheidet sich von der Ausführungsform wie in 3 und 4 gezeigt insofern, als die Shunting-Struktur 700 zwei Shunting-Elemente 710 mit ersten Enden 711 in elektrischem Kontakt mit einem der ersten Gebiete 316 bzw. einem der zweiten Gebiete 318 und zweiten Enden 712 aufweist, die durch ein elektrisches Überbrückungselement 720 elektrisch zusammengeschaltet sind. 5 FIG. 12 is a schematic plan view of a portion of a semiconductor device. FIG 10 according to an embodiment, wherein 6 a schematic cross-sectional view of a portion of a semiconductor device 10 is placed along a section plane BB 'of 5 , In the 5 and 6 The embodiment shown differs from the embodiment as in 3 and 4 shown insofar as the shunting structure 700 two shunting elements 710 with first ends 711 in electrical contact with one of the first areas 316 or one of the second areas 318 and second ends 712 having, by an electrical bridging element 720 are electrically interconnected.

Wie man aus 6 ferner ersehen kann, werden die erste Elektrode 500 und die zweite Elektrode 600 gleichzeitig zusammen mit dem elektrischen Überbrückungselement 720 zum Beispiel durch Strukturieren einer gleichen Metallschicht gebildet. Die Ausführungsform, wie in 5 und 6 gezeigt, kann verwendet werden, falls die erste Elektrode 500 und die zweite Elektrode 600 eine Metallschicht mit einer Ausdehnung entlang der vertikalen Richtung z von unter 2 μm aufweisen. Die innere Struktur der Shunting-Struktur 700 und jeweiligen Zwischengebiete 320, die in die Struktur 310 zum Schutz gegen elektrostatische Entladung ausgedehnt sind, kann die gleiche wie oben in Bezug auf 3 und 4 beschrieben sein.How to get out 6 can be seen, the first electrode 500 and the second electrode 600 at the same time together with the electrical bridging element 720 formed, for example, by patterning a same metal layer. The embodiment as in 5 and 6 can be used if the first electrode 500 and the second electrode 600 a metal layer having an extension along the vertical direction z of less than 2 microns. The internal structure of the shunting structure 700 and respective intermediate areas 320 in the structure 310 can be extended to protect against electrostatic discharge, the same as above with respect to 3 and 4 be described.

Wie man aus 6 ersehen kann, existiert jedoch aufgrund des Bereitstellens von zwei Shunting-Elementen 710, die eines der ersten Gebiete 316 und eines der zweiten Gebiete 318 separat kontaktieren, noch ein pn-Übergang zwischen benachbarten ersten und zweiten Gebieten 316 und 318, ist aber über das erste Shunting-Element 710, das Shunting-Element 720 und das zweite Shunting-Element 710 im Nebenschluss verbunden. In der Ausführungsform, wie in 5 und 6 gezeigt, ist eine pn-Dioden-Kaskade mit sieben Zellen dargestellt. Die Polysiliziumschicht 300 kann eine Dicke von etwa 200 bis 1000 nm oder 400 bis 600 nm aufweisen. Der Zellenabstand jeder Diode, die durch jeweilige erste und zweite Gebiete 316, 318 gebildet wird, kann in einem Bereich zwischen 1 μm bis 6 μm oder 3 μm bis 5 μm liegen. Die Ausdehnung in lateraler Richtung x der Shunting-Struktur 700, die mit Polysilizium gefüllte Kontaktgräben aufweist, kann in einem Bereich zwischen 100 nm bis 3 μm oder 500 nm bis 1000 nm liegen. Die entsprechenden pn-Übergänge werden wie oben beschrieben durch die Metall/n++-Poly-Stöpsel/Silizid/p+ +-Stöpsel kurzgeschlossen.How to get out 6 but exists because of the provision of two shunting elements 710 , one of the first areas 316 and one of the second areas 318 contact separately, nor a pn junction between adjacent first and second areas 316 and 318 but is about the first shunting element 710 , the shunting element 720 and the second shunting element 710 connected in shunts. In the embodiment, as in 5 and 6 shown, a pn diode cascade with seven cells is shown. The polysilicon layer 300 may have a thickness of about 200 to 1000 nm or 400 to 600 nm. The cell spacing of each diode passing through respective first and second regions 316 . 318 may be in a range between 1 .mu.m to 6 .mu.m or 3 .mu.m to 5 .mu.m. The extension in the lateral direction x of the shunting structure 700 having contact trenches filled with polysilicon may be in a range between 100 nm to 3 μm or 500 nm to 1000 nm. The corresponding pn junctions are shorted by the metal / n ++ poly plug / silicide / p + + plugs as described above.

Gemäß einer Ausführungsform kann die Struktur 310 zum Schutz gegen elektrostatische Entladung zumindest 2 oder 3 erste Gebiete 316 und zumindest 2 oder 3 zweite Gebiete 318 aufweisen oder kann zumindest 6 erste Gebiete 316 und zumindest 6 zweite Gebiete 318 aufweisen oder kann zumindest 7 erste Gebiete 316 und zumindest 7 zweite Gebiete 318 aufweisen oder kann zumindest 10 erste Gebiete 316 und zumindest 10 zweite Gebiete 318 aufweisen.According to one embodiment, the structure 310 to protect against electrostatic discharge at least 2 or 3 first areas 316 and at least 2 or 3 second areas 318 or at least 6 first areas 316 and at least 6 second areas 318 or may have at least 7 first areas 316 and at least 7 second areas 318 or at least 10 first areas 316 and at least 10 second areas 318 exhibit.

7 ist eine schematische Draufsicht eines Bereichs einer Halbleitervorrichtung 10 gemäß einer anderen Ausführungsform, und 8 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10, gelegt entlang einer zweiten Ebene C-C' von 7. 7 FIG. 12 is a schematic plan view of a portion of a semiconductor device. FIG 10 according to another embodiment, and 8th FIG. 12 is a schematic cross-sectional view of a portion of a semiconductor device. FIG 10 Placed along a second level CC 'of 7 ,

Wie man aus 7 und 8 ersehen kann, ist die Halbleitervorrichtung 10 der 7 und 8 ähnlich der Halbleitervorrichtung 10, wie sie in 3 und 4 dargestellt ist, vorbehaltlich des Bereitstellens einer höheren Anzahl erster und zweiter Gebiete 316, 318. Die Ausführungsform, wie in 3 und 4 und in 7 und 8 gezeigt, kann verwendet werden, falls die erste Elektrode 500 und die zweite Elektrode 600 eine Metallschicht mit einer Ausdehnung entlang der vertikalen Richtung z von mindestens 3 oder 5 μm aufweisen. Ein Beispiel einer ersten Elektrode 500 und einer zweiten Elektrode 600 mit solch einer Dicke einer Metallisierung ist die Schaffung der ersten Elektrode 500 als eine Gate-Kontaktstruktur 510 oder ein Gate-Pad und die Schaffung der zweiten Elektrode 600 als eine Source-Kontaktstruktur 610 oder ein Source-Pad, wie im Folgenden mit Verweis auf 9 diskutiert wird. Aufgrund der verschiedenen Metallgestaltungsregeln können die elektrischen Überbrückungselemente 720, wie in 5 und 6 gezeigt, nicht zwischen der ersten Elektrode 500 und der zweiten Elektrode 600 in dem gleichen Metallisierungs-Strukturierungsprozess gebildet werden. Folglich wird der pn-Übergang zwischen einem der ersten Gebiete 316 und einem der zweiten Gebiete 318 nur durch ein Shunting-Element 710 im Nebenschluss verbunden, ohne das elektrische Überbrückungselement 720 vorzusehen. Die Struktur der Shunting-Struktur 700 ist die gleiche wie im Detail oben in Bezug auf 3 und 4 beschrieben.How to get out 7 and 8th can be seen, is the semiconductor device 10 of the 7 and 8th similar to the semiconductor device 10 as they are in 3 and 4 is presented, subject to providing a higher number of first and second areas 316 . 318 , The embodiment as in 3 and 4 and in 7 and 8th can be used if the first electrode 500 and the second electrode 600 a metal layer having an extension along the vertical direction z of at least 3 or 5 microns. An example of a first electrode 500 and a second electrode 600 with such a thickness of metallization is the creation of the first electrode 500 as a gate contact structure 510 or a gate pad and the creation of the second electrode 600 as a source contact structure 610 or a source pad, as below with reference to 9 is discussed. Due to the different metal design rules, the electrical bridging elements 720 , as in 5 and 6 not shown between the first electrode 500 and the second electrode 600 are formed in the same metallization patterning process. As a result, the pn junction becomes one of the first regions 316 and one of the second areas 318 only by a shunting element 710 connected in shunt, without the electrical bridging element 720 provided. The structure of the shunting structure 700 is the same as in detail above regarding 3 and 4 described.

Wie man aus 8 weiter ersehen kann, sind die Strukturen der ersten Kontaktstruktur 800, der zweiten Kontaktstruktur 900 und der Shunting-Struktur 700 die gleichen. Folglich können die erste Kontaktstruktur 800, die zweite Kontaktstruktur 900 und die Shunting-Struktur 700 gleichzeitig gebildet werden. Wie man aus 7 und 8 ersehen kann, ist eine pn-Dioden-Kaskade mit sieben Zellen ausgebildet. Die Dicke der Polysiliziumschicht 300 liegt in einem Bereich zwischen 100 nm bis 1000 nm oder 300 nm bis 600 nm, der Zellenabstand jeder Diode liegt in einem Bereich zwischen 1 μm bis 6 μm oder 3 μm bis 5 μm, wohingegen die Länge der mit Polysilizium gefüllten Kontaktgräben der Shunting-Struktur 700 in einer lateralen Richtung x in einem Bereich zwischen 100 nm bis 3 μm oder 500 nm bis 1000 nm liegt, wobei die entsprechenden pn-Übergänge zwischen einem jeweiligen ersten und zweiten Gebiet 316, 318 signifikant überlappt werden.How to get out 8th can be further seen, the structures of the first contact structure 800 , the second contact structure 900 and the shunting structure 700 the same. Consequently, the first contact structure 800 , the second contact structure 900 and the shunting structure 700 be formed at the same time. How to get out 7 and 8th can be seen, a pn diode cascade is formed with seven cells. The thickness of the polysilicon layer 300 is in a range between 100 nm to 1000 nm or 300 nm to 600 nm, the cell spacing of each diode is in a range between 1 .mu.m to 6 .mu.m or 3 .mu.m to 5 .mu.m, whereas the length of the polysilicon-filled contact trenches of the Shunting structure 700 in a lateral direction x is in a range between 100 nm to 3 μm or 500 nm to 1000 nm, wherein the respective pn junctions between a respective first and second region 316 . 318 be significantly overlapped.

Wie man aus der Ausführungsform, wie in 7 und 8 gezeigt, ersehen kann, können die Polysilizium-Stöpsel in zwei pn-Übergänge lokal eingebettet positioniert werden. Überdies sind bezüglich der von 400 auf 600 nm erhöhten Dicke der Polysiliziumschicht 300 eine implantierte p+ +-Kontaktzone eines p-Body zusammen mit dem Silizid TiSi2 relevant, da sie nicht in dem Feldoxid der ersten Isolierungsschicht 200 verschwinden.As can be seen from the embodiment, as in 7 and 8th As can be seen, the polysilicon plugs can be positioned in two pn junctions embedded locally. Moreover, with respect to the thickness increased from 400 to 600 nm, the polysilicon layer 300 an implanted p + + contact zone of a p-body together with the silicide TiSi 2 relevant because they are not in the field oxide of the first insulating layer 200 disappear.

Folglich kann eine bidirektionale asymmetrische Struktur für elektrostatische Entladung mit k pn-Sperrübergängen für positive Gate-Source-Spannung und nur z. B. (k – 1) oder (k – 2) pn-Sperrübergängen für negative Gate-Source-Spannung bereitgestellt werden. In früheren Vorrichtungen betrug die ESD-HBM-Fähigkeit etwa 2,3 kV für positive Impulse, aber nur etwa 1,7 kV für negative Gate-Impulse. Daher war die gesamte ESD-Fähigkeit auf ein 1,7 kV beschränkt. Es besteht eine gewisse Freiheit bei der Auswahl der negativen Durchbruchspannung der ESD-Schutzdiode. Allgemein wird die ESD-Fähigkeit einer ESD-Dioden-Kaskade besser, wenn die Durchbruchspannung der Diode reduziert wird; zum Beispiel ein Hochspannungstransistor, der eine ESD-Diode mit (k – 2) Streifen enthält, hat eine ESD-HBM-Fähigkeit, die höher als 3 kV ist, und ein Hochspannungstransistor, der eine ESD-Diode mit k Streifen enthält, weist eine ESD-HBM-Fähigkeit von 2,3 kV auf. Durch Bereitstellen der oben beschriebenen Ausführungsform können folglich die obigen Einschränkungen überwunden werden.Thus, a bidirectional asymmetric structure for electrostatic discharge having k pn positive-gate-source voltage blocking junctions and only z. For example, (k-1) or (k-2) pn negative-gate-source voltage blocking junctions may be provided. In previous devices, ESD HBM capability was about 2.3 kV for positive pulses, but only about 1.7 kV for negative gate pulses. Therefore, the total ESD capability was limited to 1.7 kV. There is some freedom in choosing the negative breakdown voltage of the ESD protection diode. Generally, the ESD capability of an ESD diode cascade improves as the breakdown voltage of the diode is reduced; for example, a high voltage transistor including a (k-2) strip ESD diode has an ESD-HBM capability higher than 3 kV, and a high voltage transistor including a k-strip ESD diode has a ESD HBM capability of 2.3 kV. By providing the above-described embodiment, therefore, the above limitations can be overcome.

9 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung 10, gelegt entlang einer Schnittebene A'-A von 2A oder 2B gemäß einer Ausführungsform. 9 FIG. 12 is a schematic cross-sectional view of a portion of a semiconductor device. FIG 10 , laid along a cutting plane A'-A of 2A or 2 B according to one embodiment.

Wie man aus 9 ersehen kann, kann die erste Isolierungsschicht 200 ein Gatedielektrikum sein. Die erste Isolierungsschicht 200 kann folglich eine eines Gatedielektrikums und eines Felddielektrikums umfassen, die erste Isolierungsschicht 200 kann eine Dicke in einer vertikalen Richtung z in einem Bereich von 5 nm bis 3000 nm aufweisen. Die Struktur 310 zum Schutz gegen elektrostatische Entladung kann auf der ersten Isolierungsschicht 200 ausgebildet sein, was aufgrund der erhöhten thermischen Kopplung zwischen der Struktur 310 zum Schutz gegen elektrostatische Entladung und dem Halbleiterkörper 100 zu einer reduzierten thermischen transienten Impedanz führt. Das Gatedielektrikum kann ein Siliziumoxid mit einer Dicke in einem Bereich von 5 nm bis 200 nm oder in einem Bereich von 40 nm bis 120 nm sein. Ferner umfasst die Halbleitervorrichtung 10 Transistorzellen 20, die in einem Überlappungsbereich zwischen der Source-Kontaktstruktur 610 und dem Halbleiterkörper 100 angeordnet sind. Jede der Transistorzellen 20 umfasst eine auf der ersten Isolierungsschicht 200 ausgebildete Gateelektrode 330, Sourcezonen 150, die mit der ersten Oberfläche 101 des Halbleiterkörpers 100 in Kontakt stehen und sich in den Halbleiterkörper 100 erstrecken, und Bodyzonen 160, in welchen die Sourcezonen 150 eingebettet sind. Die Sourcezonen 150 sind vom ersten Leitfähigkeitstyp, und die Bodyzonen 160 sind vom zweiten Leitfähigkeitstyp. Überdies ist an der zweiten Oberfläche 102 des Halbleiterkörpers 100 das Draingebiet 110 des ersten Leitfähigkeitstyps bereitgestellt. Das Driftgebiet 120 ist zwischen dem Draingebiet 110 und den Bodyzonen 160 ausgebildet und ist von einem ersten Leitfähigkeitstyp. Im Fall einer Superjunction-Vorrichtung können Säulen oder Blasen des ersten Leitfähigkeitstyps und des zweiten Leitfähigkeitstyps sowohl unterhalb des Halbleiter-Wannengebiets 140 als auch des Feldes aktiver Transistorzellen implementiert werden. Überdies können Säulen oder Blasen des zweiten Leitfähigkeitstyps mit dem Halbleiter-Wannengebiet 140 überlappen. Das Wannengebiet 140 ist von einem zweiten Leitfähigkeitstyp und wird als eine elektrische Abschirmung genutzt. Überdies sind Body-Kontaktzonen 160a bereitgestellt, um einen elektrischen Kontakt zwischen der zweiten Kontaktstruktur 900, die mit der Source-Kontaktstruktur 610 verbunden ist, und den jeweiligen Bodyzonen 160 zu schaffen. Die Body-Kontaktzonen 160a werden beispielsweise durch einen Ionenimplantationsprozess von Dotierstoffen eines zweiten Leitfähigkeitstyps gebildet, wie im Folgenden in allen Einzelheiten diskutiert wird.How to get out 9 can be seen, the first insulating layer 200 a gate dielectric. The first insulation layer 200 may thus comprise one of a gate dielectric and a field dielectric, the first insulating layer 200 may have a thickness in a vertical direction z in a range of 5 nm to 3000 nm. The structure 310 for protection against electrostatic discharge may be on the first insulation layer 200 be formed, which is due to the increased thermal coupling between the structure 310 for protection against electrostatic discharge and the semiconductor body 100 leads to a reduced thermal transient impedance. The gate dielectric may be a silicon oxide having a thickness in a range of 5 nm to 200 nm or in a range of 40 nm to 120 nm. Furthermore, the semiconductor device comprises 10 transistor cells 20 located in an overlap region between the source contact structure 610 and the semiconductor body 100 are arranged. Each of the transistor cells 20 includes one on the first insulation layer 200 formed gate electrode 330 , Source zones 150 that with the first surface 101 of the semiconductor body 100 Contact and get into the semiconductor body 100 extend, and body zones 160 in which the source zones 150 are embedded. The source zones 150 are of the first conductivity type, and the body zones 160 are of the second conductivity type. Moreover, on the second surface 102 of the semiconductor body 100 the drainage area 110 of the first conductivity type. The drift area 120 is between the drainage area 110 and the body zones 160 is formed and is of a first conductivity type. In the case of a superjunction device For example, pillars or bubbles of the first conductivity type and the second conductivity type may be both below the semiconductor well region 140 as well as the field of active transistor cells. Moreover, pillars or bubbles of the second conductivity type may be connected to the semiconductor well region 140 overlap. The tub area 140 is of a second conductivity type and is used as an electrical shield. Moreover, are body contact zones 160a provided to an electrical contact between the second contact structure 900 connected to the source contact structure 610 connected, and the respective body zones 160 to accomplish. The body contact zones 160a are formed, for example, by an ion implantation process of dopants of a second conductivity type, as discussed in detail below.

Gemäß einer Ausführungsform wird die Gateelektrode 330 gleichzeitig mit der Struktur 310 zum Schutz gegen elektrostatische Entladung geschaffen und kann Teil der Polysiliziumschicht 300 sein. Die zweite Kontaktstruktur 900 ist bereitgestellt, um die Source-Kontaktstruktur 610 mit dem zweiten Anschluss 314 der Struktur 310 zum Schutz gegen elektrostatische Entladung elektrisch zu verbinden. Die zweite Kontaktstruktur 900 kann ferner dafür bereitgestellt sein, die Source-Kontaktstruktur 610 mit den Sourcezonen 150 der Transistorzellen 20 zu verbinden. Folglich kann die erste Elektrode 500 eine Gate-Kontaktstruktur 510 aufweisen, und die zweite Elektrode 600 kann eine Source-Kontaktstruktur 610 von Transistorzellen 20 aufweisen.According to one embodiment, the gate electrode becomes 330 simultaneously with the structure 310 to protect against electrostatic discharge and may be part of the polysilicon layer 300 be. The second contact structure 900 is provided to the source contact structure 610 with the second connection 314 the structure 310 to protect against electrostatic discharge electrically connect. The second contact structure 900 may further be provided for the source contact structure 610 with the source zones 150 the transistor cells 20 connect to. Consequently, the first electrode 500 a gate contact structure 510 and the second electrode 600 can be a source contact structure 610 of transistor cells 20 exhibit.

Obgleich keine mehrlagige Metallisierungsstruktur dargestellt ist, kann die Struktur 310 zum Schutz gegen elektrostatische Entladung wie oben beschrieben in diskreten Halbleitervorrichtungen oder integrierten Schaltungen mit mehrlagigen Verdrahtungssystemen genutzt werden, wenn Polysilizium-Stöpsel verwendet werden.Although no multilayer metallization structure is shown, the structure 310 to protect against electrostatic discharge as described above in discrete semiconductor devices or integrated circuits with multilayer wiring systems when polysilicon plugs are used.

10 ist ein schematisches Flussdiagramm, um ein Verfahren 2000 zum Herstellen einer Halbleitervorrichtung 10 zu veranschaulichen. 10 is a schematic flowchart to a procedure 2000 for manufacturing a semiconductor device 10 to illustrate.

Man erkennt, dass, obwohl Verfahren 2000 im Folgenden als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben wird, die veranschaulichte Reihenfolge derartiger Vorgänge oder Ereignisse nicht in einem beschränkenden Sinn zu interpretieren ist. Beispielsweise können einige Vorgänge in verschiedenen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen, abgesehen von jenen, die hierin veranschaulicht und/oder beschrieben sind, stattfinden. Außerdem mögen nicht alle veranschaulichten Vorgänge erforderlich sein, um einen oder mehrere Aspekte von Ausführungsformen der Offenbarung hierin zu verwirklichen. Auch kann einer oder können mehrere der darin dargestellten Vorgänge in einem oder mehreren separaten Vorgängen und/oder Flächen ausgeführt werden.One recognizes that, though procedure 2000 is illustrated and described below as a series of acts or events, the illustrated order of such acts or events should not be interpreted in a limiting sense. For example, some operations may take place in various orders and / or concurrently with other operations or events, other than those illustrated and / or described herein. Additionally, not all illustrated acts may be required to accomplish one or more aspects of embodiments of the disclosure herein. Also, one or more of the operations depicted therein may be performed in one or more separate operations and / or surfaces.

In 10 ist ein schematisches Flussdiagramm zum Veranschaulichen eines Verfahrens 2000 zum Herstellen einer Halbleitervorrichtung dargestellt.In 10 FIG. 10 is a schematic flowchart illustrating a method. FIG 2000 for manufacturing a semiconductor device.

Prozessmerkmal S100 umfasst ein Ausbilden einer Struktur zum Schutz gegen elektrostatische Entladung, wobei die Struktur zum Schutz gegen elektrostatische Entladung einen ersten Anschluss und einen zweiten Anschluss aufweist, wobei die ersten und zweiten Anschlüsse die durch erste Gebiete und zweite Gebiete eines entgegengesetzten Leitfähigkeitstyps, die entlang einer lateralen Richtung abwechselnd angeordnet sind, elektrisch zusammengeschaltet sind.Process feature S100 includes forming an electrostatic discharge protection structure, the electrostatic discharge protection structure having a first terminal and a second terminal, the first and second terminals coupled through first and second regions of opposite conductivity type, respectively lateral direction are arranged alternately, are electrically interconnected.

Prozessmerkmal S110 umfasst ein Ausbilden einer Shunting-Struktur, die einen pn-Übergang zwischen einem der ersten Gebiete und einem der zweiten Gebiete der Struktur zum Schutz gegen elektrostatische Entladung elektrisch im Nebenschluss verbindet.Process feature S110 includes forming a shunting structure that electrically shunts a pn junction between one of the first regions and one of the second regions of the electrostatic discharge protection structure.

Wie man aus 11A bis 11J ersehen kann, wird ein Verfahren zum Herstellen der Halbleitervorrichtung 10 gemäß einer Ausführungsform mit Verweis auf Querschnittsansichten zur Veranschaulichung ausgewählter Prozesse beschrieben.How to get out 11A to 11J can be seen, a method of manufacturing the semiconductor device 10 according to an embodiment with reference to cross-sectional views for illustrating selected processes.

In 11A ist ein Halbleiterkörper 100 wie oben beschrieben bereitgestellt.In 11A is a semiconductor body 100 provided as described above.

Wie in 11B dargestellt ist, wird die erste Isolierungsschicht 200 wie etwa eine Siliziumoxidschicht auf dem Halbleiterkörper 100 gebildet. Die Oxidschicht der ersten Isolierungsschicht 200 kann durch einen Feldoxidations- oder Abscheidungsprozess geschaffen werden oder kann als eine Gate-Oxidschicht ausgebildet werden.As in 11B is shown, the first insulating layer 200 such as a silicon oxide layer on the semiconductor body 100 educated. The oxide layer of the first insulation layer 200 may be created by a field oxidation or deposition process, or may be formed as a gate oxide layer.

Wie in 11C gezeigt ist, wird eine Polysiliziumschicht 300 eines ersten Leitfähigkeitstyps auf der ersten Isolierungsschicht 200 gebildet. Die Polysiliziumschicht 300 kann strukturiert werden, so dass sie eine Struktur innerhalb der lateralen Ebene wie in 2A oder 2B gezeigt aufweist (vgl. die Strukturen in 2A und 2B, definiert durch die gestrichelten Linien). Die Dicke der Polysiliziumschicht 300 in einer vertikalen Richtung z kann in einem Bereich von 100 nm bis 1000 nm oder 200 nm bis 600 nm oder 200 nm bis 500 nm liegen. Die Dicke der Polysiliziumschicht 300 kann durch die Eindringtiefe der Dotierstoffe des ersten Leitfähigkeitstyps in einem Ionenimplantations- und Diffusionsprozess begrenzt sein.As in 11C is shown, a polysilicon layer 300 a first conductivity type on the first insulating layer 200 educated. The polysilicon layer 300 can be structured so that they have a structure within the lateral plane as in 2A or 2 B has shown (see the structures in 2A and 2 B defined by the dashed lines). The thickness of the polysilicon layer 300 in a vertical direction z may be in a range of 100 nm to 1000 nm or 200 nm to 600 nm or 200 nm to 500 nm. The thickness of the polysilicon layer 300 may be limited by the penetration depth of the dopants of the first conductivity type in an ion implantation and diffusion process.

Wie in 11D gezeigt ist, kann die Struktur 310 zum Schutz gegen elektrostatische Entladung durch einen Implantationsprozess auf der ersten Isolierungsschicht 200 gebildet werden, um erste Gebiete 316 und zweite Gebiete 318 wie oben beschrieben auszubilden. As in 11D shown is the structure 310 for protection against electrostatic discharge by an implantation process on the first insulating layer 200 be formed to first areas 316 and second areas 318 as described above form.

Wie man aus 11E ersehen kann, wird die zweite Isolierungsschicht 400 auf der Polysiliziumschicht 300 ausgebildet. Wie oben diskutiert wurde, kann die zweite Isolierungsschicht 400 eine erste dielektrische Schicht 410 und eine zweite dielektrische Schicht 420 aufweisen, wobei die erste dielektrische Schicht 410 eine USG-Schicht mit einer Dicke in einer vertikalen Richtung z in einem Bereich zwischen 50 nm bis 500 nm oder 200 nm bis 400 nm aufweisen kann. Die zweite dielektrische Schicht 420 kann eine BPSG-Schicht mit einer Dicke in einem Bereich von 200 nm bis 2000 nm oder 1100 nm bis 1300 nm aufweisen. Die erste und zweite dielektrische Schicht 410 und 420 können ferner die Materialien oder eine Struktur wie oben beschrieben aufweisen.How to get out 11E can be seen, the second insulation layer 400 on the polysilicon layer 300 educated. As discussed above, the second insulating layer 400 a first dielectric layer 410 and a second dielectric layer 420 wherein the first dielectric layer 410 a USG layer having a thickness in a vertical direction z in a range between 50 nm to 500 nm or 200 nm to 400 nm. The second dielectric layer 420 may comprise a BPSG layer having a thickness in a range of 200 nm to 2000 nm or 1100 nm to 1300 nm. The first and second dielectric layers 410 and 420 may further comprise the materials or a structure as described above.

In 11F wird ein Graben 450 ausgebildet, der die zweite Isolierungsschicht 400 und die Polysiliziumschicht 300 durchdringt. Der Graben 450 kann sich bis zu einer Distanz von 300 nm in die Polysiliziumschicht 300 erstrecken. Der Graben 450 kann die Polysiliziumschicht 300 vollständig durchdringen, um die erste Isolierungsschicht 200 zu erreichen, wie man aus 11F ersehen kann. Jedoch kann der Graben 450 sich auch nicht ganz zur ersten Isolierungsschicht 200 erstrecken, sondern nur die obere Oberfläche der ersten Polysiliziumschicht 322 erreichen, wie in 11G dargestellt ist. Der Graben 450 kann gleichzeitig zusammen mit den Gräben 450a und 450b gebildet werden, die mit der ersten Kontaktstruktur 800 bzw. der zweiten Kontaktstruktur 900 gefüllt werden sollen.In 11F becomes a ditch 450 formed, which is the second insulation layer 400 and the polysilicon layer 300 penetrates. The ditch 450 can be up to a distance of 300 nm in the polysilicon layer 300 extend. The ditch 450 may be the polysilicon layer 300 completely penetrate to the first insulation layer 200 to achieve how to get out 11F can see. However, the ditch can 450 not quite the first insulation layer 200 but only the upper surface of the first polysilicon layer 322 reach as in 11G is shown. The ditch 450 can be together with the trenches at the same time 450a and 450b be formed with the first contact structure 800 or the second contact structure 900 to be filled.

Wie man aus 11G ersehen kann, ist die erste Polysiliziumschicht 322 im Graben 450 ausgebildet. Gleichzeitig können eine erste Polysiliziumschicht 822 und 922 in den Gräben 450a bzw. 450b gebildet werden. Die ersten Polysiliziumschichten 322, 822 und 922 können entweder gebildet werden, indem undotiertes Polysilizium oder Polysilizium mit einer intrinsischen Netto-Dotierstoffkonzentration abgeschieden wird, oder können gebildet werden, indem Gräben 450, 450a und 450b gebildet werden, die nicht ganz zur ersten Isolierungsschicht 200 reichen, wobei die jeweiligen Polysiliziumschichten 322, 822 und 922 übrig bleiben. Die verbleibenden ersten Polysiliziumschichten 322, 822 und 922 können dann mittels Ionenimplantation behandelt werden, um die Netto-Dotierstoffkonzentration der jeweiligen ersten Polysiliziumschichten 322, 822 und 922 zu erhöhen. Wie oben diskutiert wurde, verhindert eine hohe Netto-Dotierstoffkonzentration der ersten Polysiliziumschichten 322, 822 und 922 ein Ausbilden eines Schottky-Kontakts zu einer Metallsilizidschicht 324, die auf den ersten Polysiliziumschichten 322, 822 und 922 gebildet werden soll. Folglich kann die Netto-Dotierstoffkonzentration der ersten Polysiliziumschicht 322, 822 und 922 höher als 1 × 1019 cm–3 sein. Gemäß der Ausführungsform von 9 kann die Implantation von Ionen eines zweiten Leitfähigkeitstyps, um die ersten Polysiliziumschichten 322, 822 und 922 auszubilden, gleichzeitig mit der Implantation von Ionen eines zweiten Leitfähigkeitstyps durchgeführt werden, um die Body-Kontaktzonen 160a im gleichen Prozess auszubilden.How to get out 11G can be seen, is the first polysilicon layer 322 in the ditch 450 educated. At the same time, a first polysilicon layer 822 and 922 in the trenches 450a respectively. 450b be formed. The first polysilicon layers 322 . 822 and 922 may either be formed by depositing undoped polysilicon or polysilicon at an intrinsic net dopant concentration, or may be formed by trenches 450 . 450a and 450b which are not quite the first insulation layer 200 range, wherein the respective polysilicon layers 322 . 822 and 922 left over. The remaining first polysilicon layers 322 . 822 and 922 can then be ion implanted to obtain the net dopant concentration of the respective first polysilicon layers 322 . 822 and 922 to increase. As discussed above, preventing high net dopant concentration of the first polysilicon layers 322 . 822 and 922 forming a Schottky contact to a metal silicide layer 324 located on the first polysilicon layers 322 . 822 and 922 should be formed. Consequently, the net dopant concentration of the first polysilicon layer 322 . 822 and 922 higher than 1 × 10 19 cm -3 . According to the embodiment of 9 For example, the implantation of ions of a second conductivity type around the first polysilicon layers 322 . 822 and 922 be performed simultaneously with the implantation of ions of a second conductivity type to the body contact zones 160a to train in the same process.

Wie aus 11H ersehen werden kann, wird eine Metallsilizidschicht 324, 824 und 924 auf der ersten Polysiliziumschicht 322, 822 und 922 eines ersten Leitfähigkeitstyps in den Gräben 450, 450a bzw. 450b abgeschieden.How out 11H becomes a metal silicide layer 324 . 824 and 924 on the first polysilicon layer 322 . 822 and 922 a first conductivity type in the trenches 450 . 450a respectively. 450b deposited.

Wie man aus 11I ersehen kann, sind die Gräben 450, 450a und 450b mit einer Polysiliziumschicht eines ersten Leitfähigkeitstyps gefüllt, wobei somit die zweiten Polysiliziumschichten 326, 826 und 926 zusammen mit einem Shunting-Element 710, einem ersten Kontaktelement 810 bzw. einem zweiten Kontaktelement 910 geschaffen werden. Die Netto-Dotierstoffkonzentration der zweiten Polysiliziumschicht 326, 826 und 926 kann höher als 1 × 1019 cm–3 sein.How to get out 11I can see, are the trenches 450 . 450a and 450b filled with a polysilicon layer of a first conductivity type, thus the second polysilicon layers 326 . 826 and 926 together with a shunting element 710 , a first contact element 810 or a second contact element 910 be created. The net dopant concentration of the second polysilicon layer 326 . 826 and 926 may be higher than 1 × 10 19 cm -3 .

Wie aus 11J ersehen werden kann, kann nach einem Füllen der Gräben 450, 450a und 450b das Füllmaterial wie etwa Polysilizium der Gräben 450, 450a und 450b durch einen Planarisierungsprozess, z. B. durch einen chemisch-mechanischen Polier-(CMP-)Prozess, entfernt werden. Durch diesen Prozess kann eine planarisierte obere Oberfläche 402 der zweiten Isolierungsschicht 400 mit ersten und zweiten Kontaktstrukturen 800, 900 und der Shunting-Struktur 700 gebildet werden. Das zweite Ende 702 der Shunting-Struktur 700 kann in direktem Kontakt mit der Passivierungsschicht 1000 stehen, die die erste Elektrode 500, die zweite Isolierungsschicht 400 und die zweite Elektrode 600 bedeckt.How out 11J can be seen after filling the trenches 450 . 450a and 450b the filler material such as polysilicon of the trenches 450 . 450a and 450b through a planarization process, e.g. By a chemical mechanical polishing (CMP) process. Through this process, a planarized upper surface 402 the second insulation layer 400 with first and second contact structures 800 . 900 and the shunting structure 700 be formed. The second end 702 the shunting structure 700 can be in direct contact with the passivation layer 1000 Stand the first electrode 500 , the second insulation layer 400 and the second electrode 600 covered.

Wie oben beschrieben wurde, wird eine asymmetrische Struktur zum Schutz gegen elektrostatische Entladung geschaffen, um eine erhöhte ESD-HBM-Fähigkeit (elektrostatische Entladung – Human-Body-Model) für Leistungs-Metall-Oxid-Halbleitervorrichtungen zu erfüllen. Die ESD-Dioden-Durchbruchspannung kann auf etwa k·VDB0 eingestellt werden, was erreicht wird, indem k pn-Übergänge mit einer Durchbruchspannung von jeweils VDB0 bereitgestellt werden. Daher kann die negative ESD-Dioden-Durchbruchspannung auf etwa (k – 1) bis (k – 2)·VDB0 eingestellt werden, was erreicht wird, indem (k – 1) bis (k – 2) pn-Übergänge mit einer Durchbruchspannung von jeweils VDB0 bereitgestellt werden. Da zwei pn-Übergänge der monolithisch integrierten Zenerdioden-Kaskade aus Polysilizium mit insgesamt 2·k pn-Übergängen durch Einführung von Elektron-Loch-Wandlern elektrisch kurzgeschlossen werden, kann das asymmetrische ESD-Schutzverhalten erreicht werden. Dadurch werden ESD-Fenster für negative Impulse an dem Gate-Pin signifikant vergrößert.As described above, an asymmetric structure for protection against electrostatic discharge is provided to meet increased ESD HBM (Electrostatic Discharge) capability for power metal-oxide semiconductor devices. The ESD diode breakdown voltage can be set to about kVDB0, which is achieved by providing kpn junctions with a breakdown voltage of VDB0, respectively. Therefore, the negative ESD diode breakdown voltage can be set to about (k-1) to (k-2) · VDB0, which is achieved by passing (k-1) to (k-2) pn junctions with a breakdown voltage of each VDB0 be provided. Since two pn junctions of the monolithically integrated polysilicon zener diode cascade with a total of 2 × k pn junctions are electrically short-circuited by introduction of electron-hole transducers, the asymmetric ESD protection behavior can be achieved. This significantly increases ESD windows for negative pulses on the gate pin.

Obwohl spezifische Ausführungsformen hier veranschaulicht und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die gezeigten und beschriebenen spezifischen Ausführungsformen herangezogen werden kann, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll daher jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.Although specific embodiments are illustrated and described herein, it will be understood by those skilled in the art that a variety of alternative and / or equivalent configurations may be utilized for the specific embodiments shown and described without departing from the scope of the present invention. This application is therefore intended to cover any adaptations or variations of the specific embodiments discussed herein. Therefore, it is intended that this invention be limited only by the claims and their equivalents.

Claims (20)

Halbleitervorrichtung (10), umfassend: eine Struktur (310) zum Schutz gegen elektrostatische Entladung, wobei die Struktur (310) zum Schutz gegen elektrostatische Entladung einen ersten Anschluss (312) und einen zweiten Anschluss (314) aufweist, wobei die ersten und zweiten Anschlüsse (312, 314) durch erste Gebiete (316) und zweite Gebiete (318) eines entgegengesetzten Leitfähigkeitstyps, die entlang einer lateralen Richtung (x) abwechselnd angeordnet sind, elektrisch zusammengeschaltet sind, und eine Nebenschluss- bzw. Shunting-Struktur (700), die einen pn-Übergang zwischen einem der ersten Gebiete (316) und einem der zweiten Gebiete (318) der Struktur (310) zum Schutz gegen elektrostatische Entladung elektrisch parallel bzw. im Nebenschluss verbindet.Semiconductor device ( 10 ), comprising: a structure ( 310 ) for protection against electrostatic discharge, the structure ( 310 ) to protect against electrostatic discharge, a first connection ( 312 ) and a second port ( 314 ), wherein the first and second terminals ( 312 . 314 ) through first areas ( 316 ) and second areas ( 318 ) of an opposite conductivity type which are alternately arranged along a lateral direction (x), are electrically connected together, and a shunting structure (FIG. 700 ), which has a pn junction between one of the first regions ( 316 ) and one of the second areas ( 318 ) of the structure ( 310 ) electrically connected in parallel or in shunt for protection against electrostatic discharge. Halbleitervorrichtung (10) nach Anspruch 1, ferner umfassend: einen Halbleiterkörper (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102), und eine erste Isolierungsschicht (200) über der ersten Oberfläche (101) des Halbleiterkörpers (100), wobei die Struktur (310) zum Schutz gegen elektrostatische Entladung über der ersten Isolierungsschicht (200) ausgebildet ist.Semiconductor device ( 10 ) according to claim 1, further comprising: a semiconductor body ( 100 ) with a first surface ( 101 ) and one of the first surface ( 101 ) opposite second surface ( 102 ), and a first isolation layer ( 200 ) above the first surface ( 101 ) of the semiconductor body ( 100 ), the structure ( 310 ) for protection against electrostatic discharge over the first insulating layer ( 200 ) is trained. Halbleitervorrichtung (10) nach Anspruch 1 oder 2, wobei die Shunting-Struktur (700) ein Shunting-Element (710) mit einem ersten Ende (711) in elektrischem Kontakt mit sowohl einem der ersten Gebiete (316) als auch einem der zweiten Gebiete (318) und einem zweiten Ende (712) in direktem Kontakt mit einem elektrisch isolierenden Gebiet umfasst.Semiconductor device ( 10 ) according to claim 1 or 2, wherein the shunting structure ( 700 ) a shunting element ( 710 ) with a first end ( 711 ) in electrical contact with both one of the first regions ( 316 ) as well as one of the second areas ( 318 ) and a second end ( 712 ) in direct contact with an electrically insulating region. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die Shunting-Struktur (700) zwei Shunting-Elemente (710) mit ersten Enden (711) in elektrischem Kontakt mit einem der ersten Gebiete (316) bzw. einem der zweiten Gebiete (318) und zweiten Enden (712) umfasst, die durch ein elektrisches Überbrückungselement (720) elektrisch zusammengeschaltet sind.Semiconductor device ( 10 ) according to any one of the preceding claims, wherein the shunting structure ( 700 ) two shunting elements ( 710 ) with first ends ( 711 ) in electrical contact with one of the first regions ( 316 ) or one of the second regions ( 318 ) and second ends ( 712 ) provided by an electrical bridging element ( 720 ) are electrically interconnected. Halbleitervorrichtung (10) nach einem der Ansprüche 2 bis 4, ferner umfassend: eine zweite Isolierungsschicht (400) über der Struktur (310) zum Schutz gegen elektrostatische Entladung, und eine erste Elektrode (500) über der zweiten Isolierungsschicht (400), wobei die erste Elektrode (500) mit dem ersten Anschluss (312) elektrisch gekoppelt ist.Semiconductor device ( 10 ) according to one of claims 2 to 4, further comprising: a second insulating layer ( 400 ) above the structure ( 310 ) for protection against electrostatic discharge, and a first electrode ( 500 ) over the second insulation layer ( 400 ), the first electrode ( 500 ) with the first connection ( 312 ) is electrically coupled. Halbleitervorrichtung (10) nach Anspruch 5, ferner umfassend: eine zweite Elektrode (600) über der zweiten Isolierungsschicht (400), wobei die zweite Elektrode (600) mit dem zweiten Anschluss (314) elektrisch gekoppelt ist.Semiconductor device ( 10 ) according to claim 5, further comprising: a second electrode ( 600 ) over the second insulation layer ( 400 ), the second electrode ( 600 ) with the second connection ( 314 ) is electrically coupled. Halbleitervorrichtung (10) nach Anspruch 6, wobei die erste Elektrode (500) eine Gate-Kontaktstruktur (510) aufweist und die zweite Elektrode (6100) eine Source-Kontaktstruktur (610) von Transistorzellen (20) aufweist.Semiconductor device ( 10 ) according to claim 6, wherein the first electrode ( 500 ) a gate contact structure ( 510 ) and the second electrode ( 6100 ) a source contact structure ( 610 ) of transistor cells ( 20 ) having. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die Struktur (310) zum Schutz gegen elektrostatische Entladung zumindest zwei erste Gebiete (316) und zumindest zwei zweite Gebiete (318) umfasst.Semiconductor device ( 10 ) according to any one of the preceding claims, wherein the structure ( 310 ) to protect against electrostatic discharge at least two first areas ( 316 ) and at least two second regions ( 318 ). Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die Shunting-Struktur (700) Polysilizium umfasst.Semiconductor device ( 10 ) according to any one of the preceding claims, wherein the shunting structure ( 700 ) Comprises polysilicon. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die Shunting-Struktur (700) eine Metallsilizidschicht (324) umfasst, die mit der Struktur (310) zum Schutz gegen elektrostatische Entladung in Kontakt steht.Semiconductor device ( 10 ) according to any one of the preceding claims, wherein the shunting structure ( 700 ) a metal silicide layer ( 324 ) with the structure ( 310 ) is in contact for protection against electrostatic discharge. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die Struktur (310) zum Schutz gegen elektrostatische Entladung eine Polysiliziumschicht (300) umfasst.Semiconductor device ( 10 ) according to any one of the preceding claims, wherein the structure ( 310 ) to protect against electrostatic discharge a polysilicon layer ( 300 ). Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die Shunting-Struktur (700) ein Zwischengebiet (320) aufweist, wobei das Zwischengebiet (320) entlang einer vertikalen Richtung (z) in die Struktur (310) zum Schutz gegen elektrostatische Entladung ausgedehnt ist.Semiconductor device ( 10 ) according to any one of the preceding claims, wherein the shunting structure ( 700 ) an intermediate area ( 320 ), the intermediate area ( 320 ) along a vertical Direction (z) into the structure ( 310 ) is extended to protect against electrostatic discharge. Halbleitervorrichtung (10) nach Anspruch 12, wobei das Zwischengebiet (320) zwischen einem der ersten Gebiete (316) und einem der zweiten Gebiete (318) entlang der lateralen Richtung (x) angeordnet ist.Semiconductor device ( 10 ) according to claim 12, wherein the intermediate area ( 320 ) between one of the first regions ( 316 ) and one of the second areas ( 318 ) is arranged along the lateral direction (x). Halbleitervorrichtung (10) nach Anspruch 12 oder 13, wobei das Zwischengebiet (320) Polysilizium mit einer Netto-Dotierstoffkonzentration höher als 1 × 1019 cm–3 umfasst.Semiconductor device ( 10 ) according to claim 12 or 13, wherein the intermediate area ( 320 ) Comprises polysilicon having a net dopant concentration higher than 1 × 10 19 cm -3 . Halbleitervorrichtung (10) nach einem der Ansprüche 12 bis 14, wobei das Zwischengebiet (320) ein Metall umfasst.Semiconductor device ( 10 ) according to one of claims 12 to 14, wherein the intermediate area ( 320 ) comprises a metal. Halbleitervorrichtung (10) nach einem der Ansprüche 12 bis 15, wobei das Zwischengebiet (320) eine vertikal gestapelte Schichtstruktur einer ersten Polysiliziumschicht (322) und einer zweiten Polysiliziumschicht (326) eines verschiedenen Leitfähigkeitstyps aufweist.Semiconductor device ( 10 ) according to one of claims 12 to 15, wherein the intermediate area ( 320 ) a vertically stacked layer structure of a first polysilicon layer ( 322 ) and a second polysilicon layer ( 326 ) of a different conductivity type. Halbleitervorrichtung (10) nach Anspruch 16, wobei das Zwischengebiet (320) ferner eine Metallsilizidschicht (324) aufweist, die zwischen den ersten und zweiten Polysiliziumschichten (322, 326) angeordnet ist.Semiconductor device ( 10 ) according to claim 16, wherein the intermediate area ( 320 ) further a metal silicide layer ( 324 ) between the first and second polysilicon layers ( 322 . 326 ) is arranged. Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei ein Verhältnis einer Dicke der Shunting-Struktur (700) entlang einer vertikalen Richtung (z) und einer Dicke der Struktur (310) zum Schutz gegen elektrostatische Entladung entlang einer vertikalen Richtung (z) größer als 1 ist.Semiconductor device ( 10 ) according to one of the preceding claims, wherein a ratio of a thickness of the shunting structure ( 700 ) along a vertical direction (z) and a thickness of the structure ( 310 ) is greater than 1 to protect against electrostatic discharge along a vertical direction (z). Halbleitervorrichtung (10) nach einem der vorhergehenden Ansprüche, wobei die erste Isolierungsschicht (200) eine eines Gatedielektrikums oder eines Felddielektrikums aufweist, wobei die erste Isolierungsschicht (200) eine Dicke in einer vertikalen Richtung (z) in einem Bereich von 5 nm bis 3000 nm aufweist.Semiconductor device ( 10 ) according to one of the preceding claims, wherein the first insulating layer ( 200 ) one of a gate dielectric or a field dielectric, wherein the first insulation layer ( 200 ) has a thickness in a vertical direction (z) in a range of 5 nm to 3000 nm. Verfahren (2000) zum Herstellen einer Halbleitervorrichtung (10), umfassend: Ausbilden einer Struktur (310) zum Schutz gegen elektrostatische Entladung, wobei die Struktur (310) zum Schutz gegen elektrostatische Entladung einen ersten Anschluss (312) und einen zweiten Anschluss (314) aufweist, wobei die ersten und zweiten Anschlüsse (312, 314) durch erste Gebiete (316) und zweite Gebiete (318) eines entgegengesetzten Leitfähigkeitstyps, die entlang einer lateralen Richtung (x) abwechselnd angeordnet sind, elektrisch zusammengeschaltet sind, und Ausbilden einer Shunting-Struktur (700), die einen pn-Übergang zwischen einem der ersten Gebiete (316) und einem der zweiten Gebiete (318) der Struktur (310) zum Schutz gegen elektrostatische Entladung elektrisch im Nebenschluss verbindet.Procedure ( 2000 ) for producing a semiconductor device ( 10 ), comprising: forming a structure ( 310 ) for protection against electrostatic discharge, the structure ( 310 ) to protect against electrostatic discharge, a first connection ( 312 ) and a second port ( 314 ), wherein the first and second terminals ( 312 . 314 ) through first areas ( 316 ) and second areas ( 318 ) of an opposite conductivity type alternately arranged along a lateral direction (x) are electrically connected together, and forming a shunting structure ( 700 ), which has a pn junction between one of the first regions ( 316 ) and one of the second areas ( 318 ) of the structure ( 310 ) electrically connected in shunt for protection against electrostatic discharge.
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