DE102014013485A1 - Method for regulating the power load of a MOS power transistor by means of a polycrystalline PNP or PNP transistor - Google Patents
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- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
Abstract
Die Schrift behandelt ein Verfahren zur Regelung der Temperatur eines MOS-Transistors (TR), wobei der MOS-Transistor (TR) zusammen mit einer Temperaturmessvorrichtung (Poly_T) monolithisch auf einem Substrat (Sub) untergebracht ist und wobei der MOS-Transistor aus einem oder mehreren Transistorfingern (TR1, TR2,) besteht. Ein als Temperaturmessvorrichtung dienender Poly-Silizium-PNP-Transistor (Poly_T) oder Poly-Silizium-NPN-Transistor ist in polykristallinem Silizium (PSD) gefertigt, das elektrisch von den Teilen (TR1, TR2, S1, G1, S2, G2) des MOS-Transistors (TR) und insbesondere von den Gate-Elektroden (G1, G2) des MOS-Transistors (TR) durch eine elektrische Isolation isoliert ist. Ein elektrischer Parameter der Temperaturmessvorrichtung (Poly_T) wird erfasst. Dieser dient als Messwert oder aus diesem wird durch eine Auswertevorrichtung ein solcher Messwert abgeleitet. Die Temperaturmessvorrichtung (Poly_T) steht dabei in einer thermischen Verbindung zu diesem MOS-Transistor oder zu einem Teil (TR1, TR2, S1, G1, S2, G2) dieses MOS-Transistors (TR). Der besagte elektrische Parameter der Temperaturmessvorrichtung (Poly_T) hängt dabei von der Temperatur zumindest eines Teils (TR1, TR2, S1, G1, S2, G2) des MOS-Transistors (TR) und/oder eines Transistorfingers (TR1, TR2) des MOS-Transistors (TR) ab.The document deals with a method for controlling the temperature of a MOS transistor (TR), wherein the MOS transistor (TR) is monolithically housed on a substrate (Sub) together with a temperature measuring device (Poly_T) and wherein the MOS transistor of one or several transistor fingers (TR1, TR2,) consists. A poly-silicon PNP transistor (poly_T) or poly-silicon NPN transistor serving as a temperature measuring device is fabricated in polycrystalline silicon (PSD) electrically connected to the parts (TR1, TR2, S1, G1, S2, G2) of the MOS transistor (TR) and in particular from the gate electrodes (G1, G2) of the MOS transistor (TR) is isolated by an electrical insulation. An electrical parameter of the temperature measuring device (Poly_T) is detected. This serves as a measured value or from this, such a measured value is derived by an evaluation device. The temperature measuring device (poly_T) is in a thermal connection to this MOS transistor or to a part (TR1, TR2, S1, G1, S2, G2) of this MOS transistor (TR). The said electrical parameter of the temperature measuring device (poly_T) depends on the temperature of at least a part (TR1, TR2, S1, G1, S2, G2) of the MOS transistor (TR) and / or a transistor finger (TR1, TR2) of the MOS transistor. Transistor (TR) from.
Description
Einleitung und Stand der TechnikIntroduction and state of the art
In vielen integrierten Schaltungen sind für die Ansteuerung von Lasten Treibertransistoren notwendig, die beispielsweise Aktoren wie z. B. Motoren oder ohmsche Lasten mit elektrischer Energie versorgen können. Hierbei spielt die notwendige Chipfläche eine entscheidende Rolle, um solche Schaltungen wirtschaftlich fertigen zu können. Der typischerweise bei integrierten MOS-Smart-Power-Schaltkreisen wesentliche, die Kompaktheit und die Verkleinerung solcher Leistungstreiber begrenzende Faktor ist die Temperatur, die die MOS-Leistungstreiber beim spezifikationsgemäßen Betrieb erreichen können. Ein wesentliches Problem wird dabei dadurch verursacht, dass die Stromdichteverteilung und der Gradient des elektrischen Potenzials über den MOS-Leistungstransistor nicht homogen verteilt sind und durch Fertigungsschwankungen, layoutstrukturbedingte Fluktuationen und auch lokale Aufheizung signifikanten Schwankungen unterliegen können. Hierdurch kann es zu einer lokal extrem nach oben abweichenden Aufheizung kommen Solche Abweichungen werden gemeinhin als Hotspots bezeichnet. Auch die Montagetechnik kann durch inhomogene Kleber zwischen Die-Paddle und integriertem Schaltkreis zu solchen lokalen Aufheizungen beitragen. Beispielsweise kann eine unterschiedliche Metallbedeckung des integrierten Schaltkreises oder die Aufbau- und Verbindungstechnik zu einer unterschiedlichen Dynamik in der Wärmeabfuhr führen, wodurch sich die eine Stelle schneller als die andere aufheizen kann. Infolgedessen müssen solche Leistungstreiber größer ausgelegt werden, um den kritischen Temperaturbereich beim spezifikationskonformen Betrieb sicher ausschließen zu können.In many integrated circuits driver transistors are required for the control of loads, for example, actuators such. B. motors or resistive loads can supply with electrical energy. Here, the necessary chip area plays a crucial role in order to manufacture such circuits economically. The factor that is typically essential in MOS smart power integrated circuits, limiting the compactness and size reduction of such power drivers, is the temperature that the MOS power drivers can achieve when operating as specified. A major problem is caused by the fact that the current density distribution and the gradient of the electrical potential via the MOS power transistor are not homogeneously distributed and may be subject to significant fluctuations due to manufacturing fluctuations, layout structure-related fluctuations and local heating. This can lead to locally extremely upward heating. Such deviations are commonly referred to as hotspots. Also, the mounting technique may contribute to such local heaters due to inhomogeneous adhesions between die paddle and integrated circuit. For example, a different metal coverage of the integrated circuit or the construction and connection technology lead to a different dynamics in the heat dissipation, which can heat up one place faster than the other. As a result, such power drivers must be made larger in order to safely exclude the critical temperature range in the specification-compliant operation can.
Die Erfindung wird im Folgenden anhand von N-Kanal-DMOS-Transistoren als beispielhafte Leistungstransistoren erläutert. Die Erfindung ist natürlich auch auf andere und P-Kanal-Transistoren analog anwendbar.The invention will be explained below with reference to N-channel DMOS transistors as exemplary power transistors. The invention is of course also applicable to other and P-channel transistors analog.
Neben einer geeigneten FEM-Modellierung der thermisch-elektrischen Dynamik in solchen Leistungstransistoren zur optimalen Auslegung der Transistoren, wie sie beispielsweise in dem Vortrag „Predicting and Extending the Thermal Limits of DMOS Driver Stages for Automotive Power Applications” von Martin Pfost vom 22. 06. 2011 erläutert wird, kommt eine Regelung der Leistungsabgabe durch die Transistoren in Frage. Aus der Patent- und Nichtpatentliteratur sind daher bereits verschiedene Schriften und Veröffentlichungen bekannt, die sich der effizienten Messung der Temperatur solcher Treibertransistoren widmen.In addition to a suitable FEM modeling of the thermal-electrical dynamics in such power transistors for optimum design of the transistors, as described for example in the lecture "Predicting and Extending the Thermal Limits of DMOS Driver Stages for Automotive Power Applications" by Martin Pfost from 22. 06. 2011, a regulation of the power output by the transistors in question. From the patent and non-patent literature, therefore, various publications and publications are already known, which are dedicated to the efficient measurement of the temperature of such driver transistors.
In der Schrift
Dieses Problem wurde auch von anderen Autoren bereits erkannt. So offenbart beispielsweise die
Ein Nachteil dieser Technik aus dem Stand der Technik ist, dass die Änderung des Widerstands des Gate-Elektrodenmaterials z. T. relativ klein gegenüber der zu erfassenden minimalen Temperaturänderung ist. Des Weiteren wird die Wirksamkeit dieser Art der Temperaturmessung begrenzt durch die Verwendung von Salizidierungsprozessen, die zweckmäßigerweise im Stand der Technik zur Absenkung von parasitären Widerständen in aus polykristallinem Silizium bestehende Gate-Elektroden eingebracht werden. Darüber hinaus führt die Bestromung der Gate-Elektrode zu einer Veränderung des Gate-Potenzials längs des Stromflusses und damit zu einer parasitären Ansteuerung des Leistungstransistors. Des Weiteren sind die schaltungstechnischen Möglichkeiten für eine geeignete Ansteuerung begrenzt und erfordern komplexe Schaltungen. Beispielsweise besteht ein direkter Zusammenhang zwischen Stromhöhe und Spannungsabfall, wodurch bei Gate-Elektroden, die in Folge der im Stand der Technik üblichen Silizidierung niederohmig sind, vergleichsweise viel Strom benötigt wird.A disadvantage of this prior art technique is that the change in resistance of the gate electrode material is e.g. T. is relatively small compared to the minimum temperature change to be detected. Furthermore, the effectiveness of this type of temperature measurement is limited by the use of salicidation processes, which are suitably introduced in the art for lowering parasitic resistances in polycrystalline silicon gate electrodes. In addition, the energization of the gate electrode leads to a change in the gate potential along the current flow and thus to a parasitic drive of the power transistor. Furthermore, the circuit options for a suitable control are limited and require complex circuits. For example, there is a direct relationship between current level and voltage drop, which comparatively much current is required for gate electrodes, which are low impedance due to the usual in the art silicidation.
Aufgabe der Erfindung Object of the invention
Es ist daher die Aufgabe der Erfindung ein Verfahren und eine Vorrichtung anzugeben, die über eine größere Temperaturempfindlichkeit verfügt und das Gate-Potenzial nicht verändert und somit das elektrische Feld im Kanal des zu vermessenden Leistungstransistors nicht verändert.It is therefore the object of the invention to specify a method and a device which has a greater temperature sensitivity and does not change the gate potential and thus does not change the electric field in the channel of the power transistor to be measured.
Diese Aufgabe wird gelöst mit einer Vorrichtung gemäß Anspruch 1.This object is achieved with a device according to
Beschreibung der grundlegenden ErfindungDescription of the basic invention
Die Grundidee der Erfindung ist es, statt des ohmschen Widerstands der Gate-Elektrode einen oder mehrere PN-Übergänge innerhalb einer weiteren elektrisch isolierten und thermisch leitend an den MOS-Transistor angebundenen zusätzlichen in polykristallinem Silizium gefertigten-Elektrode (zusätzliche Elektrode) zu erzeugen und die Thermospannung dieser PN-Übergänge bzw. die Änderung der elektrischen Parameter von bipolaren Bauteilen, die aus diesen PN-Übergängen zusammengesetzt werden, für die Temperaturmessung zu nutzen. Solche Bauelemente können einfache PN-Dioden, Ketten von PN-Dioden, aber auch Bipolartransistoren und komplexere Bauteile, wie Vierschichtdioden, also Thyristoren etc. sein. Die Thermospannung einer beispielhaften, einzelnen solchen PN-Diode kann dann beispielsweise differentiell mit einem einzelnen Referenz-PN-Übergang, vorzugsweise an dem PN-Übergang in der zusätzlichen Elektrode eines „kalten” oder auf einer vorbestimmte oder vorbestimmt beschränkten Referenztemperatur befindlichen, vorzugsweise baugleichen und matchenden zweiten MOS-Transistors, durch eine Differenzstufe verglichen werden. Ein solcher zweiter Transistor wird im Folgenden auch als Referenztransistor bezeichnet. Als matchend werden in dieser Offenbarung solche elektronischen monolithischen Bauelemente bezeichnet, die bei gleichem Layout gleich ausgerichtet platziert sind. Vorzugsweise werden solche Bauteile aus mehreren kleinen sich gleichenden Sub-Bauteilen zusammengesetzt, wodurch auch ein Matching bei einer unterschiedlichen Anzahl von Subbauteilen erreicht wird. Diese Lösung der Messung unter Zuhilfenahme eines matchenden Referenz-PN-Übergangs in einer zusätzlichen Elektrode unterbindet aber noch nicht die Beeinflussung der lokalen Gate-Substrat-Spannung des Leistungstransistors und damit des Drain-Stroms durch den Messstrom (Im) in der zusätzlichen Elektrode und den damit verbundenen Spannungsabfall in der zusätzlichen Elektrode längs des Stromflusses des Messstroms (Im). Daher ist es sinnvoll, eine solche Temperaturmessvorrichtung auf Basis einer PN-Diode, die in polykristallinem Silizium gefertigt ist (Poly-Silizium-PN-Diode), in unmittelbarer Nähe, aber elektrisch isoliert vom Transistor und von dessen Gate-Elektrode (G) zu platzieren. Im Gegensatz zu den zuvor genannten Schriften wird somit eine vom ursprünglichen MOS-Gate dielektrisch isolierte Poly-Silizium-PN-Diode, die in der besagten zusätzlichen Elektrode gefertigt ist, benutzt, um über deren Durchlassspannung und/oder Temperaturspannung die Temperaturänderung mit hoher örtlicher und zeitlicher Auflösung zu bestimmen. Diese wird erfindungsgemäß entkoppelt vom ursprünglichen Gate-Netzwerk von Leistungstransistoren betrieben, um eine Beeinflussung der lokalen Gate-Substrat-Spannung des MOS-Leitungstransistors auszuschließen. In Kombination mit einer Kalibrierung, beispielsweise in Kombination mit einer „kalten” oder auf Referenztemperatur befindlichen Referenz-PN-Diode, sind, wie bereits erwähnt, eine differenzielle oder sogar absolute Temperaturangabe und damit eine präzise Regelung möglich.The basic idea of the invention is, instead of the ohmic resistance of the gate electrode, to produce one or more PN junctions within a further, additional polycrystalline silicon-fabricated electrode (additional electrode), which is additionally electrically insulated and thermally conductively connected to the MOS transistor Thermo voltage of these PN junctions or the change in the electrical parameters of bipolar components, which are composed of these PN junctions, to use for the temperature measurement. Such devices may be simple PN diodes, chains of PN diodes, but also bipolar transistors and more complex components, such as four-layer diodes, so thyristors, etc. The thermoelectric voltage of an exemplary single such PN diode may then be differentially, for example, with a single reference PN junction, preferably at the PN junction in the additional electrode of a "cold" or predetermined or predetermined reference temperature, preferably identical to one another matched second MOS transistor, to be compared by a differential stage. Such a second transistor is also referred to below as a reference transistor. Matching in this disclosure are referred to as such electronic monolithic devices that are placed in the same layout with the same layout. Preferably, such components are composed of a plurality of small equal sub-components, whereby a matching with a different number of sub-components is achieved. However, this solution of the measurement with the aid of a matching reference PN junction in an additional electrode does not yet prevent the influencing of the local gate-substrate voltage of the power transistor and thus of the drain current through the measuring current (I m ) in the additional electrode and the associated voltage drop in the additional electrode along the current flow of the measuring current (I m ). Therefore, it is useful to such a temperature measuring device based on a PN diode, which is made in polycrystalline silicon (poly-silicon PN diode), in the immediate vicinity, but electrically isolated from the transistor and its gate electrode (G) place. In contrast to the above-mentioned writings, a polysilicon PN diode dielectrically isolated from the original MOS gate and fabricated in the said additional electrode is used to determine the temperature change with high local and external potential via its forward voltage and / or temperature voltage determine temporal resolution. This is according to the invention decoupled from the original gate network of power transistors operated to preclude interference of the local gate-substrate voltage of the MOS line transistor. In combination with a calibration, for example in combination with a "cold" or reference temperature reference PN diode, as already mentioned, a differential or even absolute temperature indication and thus precise control are possible.
Fig. 5Fig. 5
Erfindungsgemäß wird nun in einer Ausprägung der Erfindung ein zentraler Streifen des DMOS-Transistors aufgetrennt. (
Es hat sich gezeigt, dass die Öffnung eines Gate-Oxid-Fensters (Act_D, twd) unterhalb der Poly-Silizium-PN-Diode (Poly_D), die hier im Beispiel der
Durch die Verwendung von Multiplexern kann die Temperatur beispielsweise an mehreren kritischen Orten mittels mehrerer solcher Poly-Silizium-PN-Dioden (Poly_D) bzw. Temperaturmessvorrichtungen (TS) aufgenommen werden und ausgewertet werden. Wie bereits erwähnt, kann dann dabei jeder der Teiltransistoren entsprechend
Fig. 6Fig. 6
Vorzugsweise werden die Anschlüsse der Poly-Silizium-PN-Diode (Poly_D) in der
Fig. 7Fig. 7
Fig. 8Fig. 8
Durch eine einfache Serienschaltung der Poly-Silizium-PN-Diode (Poly_D) insbesondere auch innerhalb eines gemeinsamen polykristallinen Siliziumstreifens kann nun die Amplitude des ursprünglichen Messsignals, dessen Spannung typischerweise zwischen 300 mV und 700 mV beträgt und der temperaturabhängige Signalanteil von typischerweise nur 2 mV/K° vervielfacht werden.
Das über dem Feldoxid liegende Poly-Substrat (PSD) wird hierdurch ebenfalls p+-dotiert und bildet das p+-Implantationsgebiet (PIMPb) für die zweite Poly-Silizium-PN-Diode (Poly_Db). Dieses p+-Implantationsgebiet (PIMPb) ist jedoch nicht separat eingezeichnet. Dieses p+-Implantationsgebiet (PIMPb), ist aber durch das Feldoxid (FOX) bzw. das Gate-Oxid (GOX) von dem Substrat (Sub) und damit von dem Leistungstransistor und dessen Teiltransistoren elektrisch getrennt. Die Masken der N-Dotierungen (NMa, NMb) und die Silizidierungsmaske (SBLOa, SBLOb) sind nun jeweils für die beiden Poly-Silizium-PN-Dioden (Poly_Da, Poly_Db) getrennt vorhanden. Zusätzlich findet eine sehr wichtige Silizidierung des polykristallinen Siliziummaterials oberhalb des dritten sich ergebenden PN-Übergangs statt, wodurch dieser elektrisch überbrückt und kurzgeschlossen wird. Ohne diese Maßnahme würde immer mindestens ein PN-Übergang sperren. Natürlich weist die erste Poly-Silizium-PN-Diode (Poly_Da) ein eigenes p+-Implantationsgebiet (PIMPa) auf. Durch diese Serienschaltung der ersten Poly-Silizium-PN-Diode (Poly_Da) und zweiten Poly-Silizium-PN-Diode (Poly_Db) wird der Temperatureffekt auf die Temperaturspannung bzw. die Durchlassspannung bzw. den Durchlassstrom der erfindungsgemäßen Poly-Silizium-PN-Diodenstruktur (Poly_Da, Poly_Db) verdoppelt. Selbstverständlich können auch mehr als die zwei beispielhaften Dioden oder auch nur eine Diode vorgesehen werden. Beispielsweise ist im Extremfall eine Aufteilung aller Teiltransistoren längs der Symmetrieachse der
Auch ist es möglich, die Teiltransistoren an mehr als zwei Stellen zu trennen und mehrere solcher Ketten und/oder Messorte an verschiedenen Stellen in einem solchen, aus mehreren Teiltransistoren bestehenden Transistor vorzusehen.It is also possible to separate the partial transistors in more than two places and to provide a plurality of such chains and / or measuring locations at different locations in such a transistor consisting of a plurality of partial transistors.
Fig. 9Fig. 9
Wie zuvor befinden sich zwischen diesen p- und n-Bereichen nun zwei intrinsische oder zumindest schwach dotierte, vorzugsweise schwach n-dotierte, Bereiche (i_poly_b, i_poly_a), die wieder die Funktion haben, die Leckströme der beiden Dioden zu minimieren.As before, there are now two intrinsic or at least weakly doped, preferably weakly n-doped regions (i_poly_b, i_poly_a) between these p and n regions, which again have the function of minimizing the leakage currents of the two diodes.
Fig. 10Fig. 10
Bis zu diesem Zeitpunkt wurde die erfindungsgemäße TemperaturmessvorrichtungUntil that time, the temperature measuring device according to the invention
ausschließlich neben dem zu regelnden Transistor platziert. Sofern die integrierte Schaltung jedoch in einem Prozess gefertigt wird, der mehrere übereinander liegende polykristalline Siliziumschichten vorsieht, ist es jedoch sinnvoll, eine zweite darüber liegende polykristalline Schicht für die Fertigung einer erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D) oberhalb des zu regelnden Transistors zu nutzen.placed exclusively next to the transistor to be controlled. However, if the integrated circuit is manufactured in a process which provides for a plurality of superimposed polycrystalline silicon layers, it is expedient to use a second polycrystalline layer above for the production of a poly-silicon PN diode (poly_D) according to the invention above the transistor to be controlled to use.
Es ist rückblickend auf das Gesagte ein weiterer wesentlicher erfinderischer Schritt in das Gate eines Transistors ein oder mehrere bipolare Bauelemente, hier die besagte Poly-Silizium-PN-Diode (Poly_D) in einen MOS-Leistungstransistor in Form einer 3D-Integration zu integrieren und diese für die Steuerung des MOS-Transistors selbst zu nutzen.It is, looking back on the above, another essential innovative step into the gate of a transistor, one or more bipolar devices, here to integrate said poly-silicon PN diode (poly_D) into a MOS power transistor in the form of a 3D integration and these to use for the control of the MOS transistor itself.
Auch kann die Methode der Widerstandsmessung mittels der zusätzlichen Elektrode aus polykristallinem Silizium analog zum Querschnitt der
Fig. 11Fig. 11
Fig. 12Fig. 12
Fig. 13Fig. 13
Fig. 14Fig. 14
Für die Auswertung der Messwerte einer solchen Struktur können einfache Schaltungen angegeben werden.Simple circuits can be specified for the evaluation of the measured values of such a structure.
Der erfindungsgemäße Transistor (TR) weise eine erfindungsgemäße Temperaturmessvorrichtung (TS), also den erfindungsgemäßen Widerstand und/oder eine erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D), auf. Natürlich kann eine Temperaturmessvorrichtung auch ein erfindungsgemäßer Bipolartransistor sein.The transistor (TR) according to the invention has a temperature measuring device (TS) according to the invention, that is to say the resistor according to the invention and / or a poly-silicon PN diode (poly_D) according to the invention. Of course, a temperature measuring device may also be a bipolar transistor according to the invention.
Sofern es sich um eine erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D) handelt, kann diese so wie in
Fig. 15Fig. 15
Die erste Temperaturmessvorrichtung (D1) des ersten Teiltransistors (TR1), beispielsweise eine Poly-Silizium-PN-Diode (Poly_D), wird durch eine dieser Temperaturmessvorrichtung (D1) zugeordnete erste Stromquelle mit einem ersten Messstrom (Im_1) bestromt. Die dabei auftretende Spannung wird durch den ersten Komparator (Cmp3_1) der
In erster Näherung wird der Widerstand des ersten Teiltransistors (TR1) durch die Regelung (CTR) erhöht, wenn die Leistungsaufnahme des ersten Teiltransistors (TR1) zu hoch ist und der erste Teiltransistor (TR1) sich in einer Umgebung mit einer eingeprägten Drain-Source-Spannung befindet. Ebenso in erster Näherung wird der Widerstand des ersten Teiltransistors (TR1) erniedrigt, wenn die Leistungsaufnahme des ersten Teiltransistors (TR1) zu hoch ist und der erste Teiltransistor (TR1) sich in einer Umgebung mit eingeprägtem Drain- oder Source-Strom befindet. Dazwischen gibt es Mischformen, die einer komplizierteren Regelung bedürfen, die hier nicht weiter behandelt wird.In a first approximation, the resistance of the first partial transistor (TR 1 ) is increased by the control (CTR) when the power consumption of the first partial transistor (TR 1 ) is too high and the first partial transistor (TR 1 ) in an environment with an impressed drain -Source voltage is located. Likewise, in a first approximation, the resistance of the first subtransistor (TR 1 ) is lowered when the power consumption of the first subtransistor (TR 1 ) is too high and the first subtransistor (TR 1 ) is in an impressed drain or source current environment , In between, there are hybrid forms that require a more complicated regulation, which is not dealt with here.
Auf diese Weise wird nicht nur der erste Teiltransistor (TR1) geregelt, sondern auch die anderen Teiltransistoren (TR2, TR3), die jeder für sich in diesem Beispiel einen Komparator (Cmp3_2, Cmp3_3), eine Stromquelle für den zugehörigen Messstrom (Im_1, Im_2) etc. aufweisen, sodass typischerweise zu jedem zu dieser Teiltransistoren (TR1, TR2, TR3) jeweils ein Temperatursignal (Ta1, Ta2, Ta3) des entsprechenden Teiltransistors (TR1, TR2, TR3) dem Regler durch den jeweiligen Komparator (Cmp1, Cmp2, Cmp3) zur Verfügung gestellt wird. Diese Regelkreise für den zweiten und dritten Teiltransistor (TR2, TR3) sind in dem Beispiel der
Des Weiteren kann die in
Fig. 16Fig. 16
Vorteilhafterweise kann die Art der Steuerung aus
Fig. 17Fig. 17
Für alle diese Methoden der Temperaturmessung kommt stets eine Kalibrierung und eine Eichung an einer gleichenden „kalten” matchenden Struktur oder zumindest einer kalten matchenden Temperaturmessvorrichtung in Frage. Dies ist in
Die Struktur der
Alternativ kann die durch den Komparator (Cmp4) in
Vorteile der Erfindung gegenüber dem Stand der TechnikAdvantages of the invention over the prior art
Die erfindungsgemäße Vorrichtung kann ohne eine zusätzliche Maske in einem typischen Standard-CMOS-Prozess gefertigt werden und verursacht somit keine Zusatzkosten. Sie ermöglicht eine ortsaufgelöste schnelle Messung des Temperaturverlaufs von MOS Leistungstransistoren und damit eine engere Führung derselben an ihrer jeweiligen Leistungsgrenze, was die Verkleinerung der IC-Fläche für diese Transistoren und/oder eine Steigerung der zulässigen Maximalleistung erlaubt.The device according to the invention can be manufactured without an additional mask in a typical standard CMOS process and thus causes no additional costs. It allows a spatially resolved rapid measurement of the temperature profile of MOS power transistors and thus a closer guidance of the same at their respective power limit, which allows the reduction of the IC area for these transistors and / or an increase in the maximum allowable power.
Zusammenfassung der offenbarten Merkmale Summary of the disclosed features
Im Folgenden werden die Merkmale der Erfindung noch einmal zusammengefasst. Der hier beanspruchte Umfang ergibt sich aus dem auf diesen Abschnitt folgenden Abschnitt „Ansprüche”.The features of the invention are summarized again below. The scope claimed here follows from the section entitled "Claims" following this section.
Merkmal 1
Verfahren zur Regelung der Temperatur eines MOS-Transistors (TR), insbesondere eines DMOS-Transistors,
- – wobei der MOS-Transistor (TR) zusammen mit mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) monolithisch auf einem Substrat (Sub) untergebracht ist und
- – wobei der MOS-Transistor (TR) aus einem oder mehreren Teiltransistoren (TR1, TR2, TR3), insbesondere Transistorfingern, besteht und gekennzeichnet dadurch,
- – dass das Messsignal (Vist) mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) des MOS-Transistors (TR) mit dem Messsignal (Vref) einer korrespondierenden Temperaturmessvorrichtung (Dk) eines matchenden Transistors (TRk) oder matchenden Transistorteils oder matchenden Teiltransistoren durch Differenzbildung der beiden besagten Messsignale in einer Differenzbildungsvorrichtung, insbesondere in einem Komparator (Cmp4), verglichen wird, wobei ein Differenzsignal (Tsig) erzeugt wird, und
- – dass das Differenzsignal (Tsig) zur Regelung des Drain- oder Source-Stromes durch diesen MOS-Transistor (TR) oder einen Teil des MOS-Transistors oder einen Teiltransistoren (TR1, TR2, TR3) des MOS-Transistors (TR) und/oder des Spannungsabfalls über diesen MOS-Transistor (TR) oder einen Teil des MOS-Transistors oder einen Teiltransistoren (TR1, TR2, TR3) des MOS-Transistors (TR) benutzt wird.
- - Wherein the MOS transistor (TR) together with at least one temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is monolithically housed on a substrate (Sub) and
- - wherein the MOS transistor (TR) consists of one or more subtransistors (TR 1 , TR 2 , TR 3 ), in particular transistor fingers, and characterized characterized
- - That the measuring signal (V is ) at least one temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) of the MOS transistor (TR) with the measuring signal (V ref ) a corresponding temperature measuring device (D k ) of a matchenden Transistors (TR k ) or matching transistor part or matching subtransistors by subtracting the two said measurement signals in a difference formation device, in particular in a comparator (Cmp 4 ) is compared, wherein a difference signal (T sig ) is generated, and
- - That the difference signal (T sig ) for controlling the drain or source current through this MOS transistor (TR) or a part of the MOS transistor or a partial transistors (TR 1 , TR 2 , TR 3 ) of the MOS transistor ( TR) and / or the voltage drop across this MOS transistor (TR) or a part of the MOS transistor or a partial transistors (TR 1 , TR 2 , TR 3 ) of the MOS transistor (TR) is used.
Merkmal 2Characteristic 2
Verfahren entsprechend Merkmal 1 dadurch gekennzeichnet,
- – dass das Differenzsignal (Tsig) eine Hysterese aufweist.
- - That the difference signal (T sig ) has a hysteresis.
Merkmal 3Feature 3
Verfahren entsprechend Merkmal 1 oder 2 dadurch gekennzeichnet,
- – dass die Regelungskennlinie der elektrischen Verlustleistung (VDS·ID) des MOS-Transistors (TR) und/oder eines Teiltransistors (TR1, TR2, TR3) in Abhängigkeit von der Temperatur seiner Gate-Elektrode (G) und/oder seines Kanals (chn) bezüglich einer steigenden Temperaturrampe gefolgt von einer fallenden Temperaturrampe eine Hysterese aufweist.
- - That the control characteristic of the electrical power loss (V DS · I D ) of the MOS transistor (TR) and / or a partial transistor (TR 1 , TR 2 , TR 3 ) in dependence on the temperature of its gate electrode (G) and / or its channel (chn) has a hysteresis with respect to a rising temperature ramp followed by a falling temperature ramp.
Merkmal 4Characteristic 4
Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 3 dadurch gekennzeichnet,
- – dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) gleichmäßig und symmetrisch über den MOS-Transistor (TR) und/oder eine Anordnung von Teiltransistoren (TR1, TR2, TR3) verteilt sind und
- – dass der MOS-Transistor (TR) und/oder eine Anordnung von Teiltransistoren (TR1, TR2, TR3) ohne Verdrahtung mindestens eine Spiegelsymmetrieachse (Sym1) aufweist und
- – dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) spiegelsymmetrisch bezüglich zumindest dieser einen Spiegelsymmetrieachse (Sym1) oder auf dieser Symmetrieachse (Sym1) angeordnet sind.
- - That the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) evenly and symmetrically over the MOS transistor (TR) and / or an array of subtransistors (TR 1 , TR 2 , TR 3 ) are distributed and
- - That the MOS transistor (TR) and / or an array of subtransistors (TR 1 , TR 2 , TR 3 ) without wiring at least one mirror axis of symmetry (Sym1) and has
- - That the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) are arranged mirror-symmetrically with respect to at least one of these mirror symmetry axis (Sym 1 ) or on this symmetry axis (Sym1).
Merkmal 5Feature 5
Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 4 dadurch gekennzeichnet,
- – dass die Temperaturmessvorrichtung (TS) eine PN-Diode (Poly_D) insbesondere als temperaturempfindliches elektronisches Bauelement enthält.
- - That the temperature measuring device (TS) includes a PN diode (poly_D) in particular as a temperature-sensitive electronic component.
Merkmal 6Characteristic 6
Verfahren entsprechend Merkmal 5 dadurch gekennzeichnet,
- – dass die PN-Diode (Poly_D) bezüglich der elektrischen Leitfähigkeit und der Beeinflussung von Teilen des MOS-Transistors (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) durch eine elektrische Isolation (ONO, GOX, twd) von diesen Teilen zum einen elektrisch isoliert ist und zum anderen thermisch leitend an mindestens eines dieser Teile (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) angebunden ist.
- That the PN diode (poly_D) with respect to the electrical conductivity and the influence of parts of the MOS transistor (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , Chn, body) by an electrical insulation (ONO, GOX, TWD) of these parts is electrically isolated on the one hand and on the other thermally conductive at least one of these parts (TR 1 , TR 2 , TR 3 , S, D, G, BC , Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is connected.
Merkmal 7Characteristic 7
Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 4 dadurch gekennzeichnet,
- – dass die Temperaturmessvorrichtung (TS) mindestens einen Poly-Silizium-NPN-Bipolartransistor oder mindestens einen Poly-Silizium-PNO-Bipolartransistor (Poly_T) insbesondere als temperaturempfindliches elektronisches Bauelement enthält.
- - That the temperature measuring device (TS) contains at least one poly-silicon NPN bipolar transistor or at least one poly-silicon PNO bipolar transistor (Poly_T) in particular as a temperature-sensitive electronic component.
Merkmal 8 Characteristic 8
Verfahren entsprechend Merkmal 7 dadurch gekennzeichnet,
- – dass der Bipolartransistor (Poly_T) bezüglich der elektrischen Leitfähigkeit und der Beeinflussung von Teilen des MOS-Transistors (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) durch eine elektrische Isolation (GOX, ONO, twd) von diesen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) zum einen elektrisch isoliert ist und zum anderen thermisch leitend an mindestens eines dieser Teile (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) angebunden ist.
- That the bipolar transistor (poly_T) with respect to the electrical conductivity and the influence of parts of the MOS transistor (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) by an electrical insulation (GOX, ONO, twd) of these parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR) is electrically isolated on the one hand and on the other hand thermally conductive at least one of these parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is connected.
Merkmal 9Characteristic 9
Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 5 dadurch gekennzeichnet,
- – dass die Temperaturmessvorrichtung (TS) einen halbleitenden Widerstand als temperaturempfindliches Element enthält, der bezüglich der elektrischen Leitfähigkeit und der Beeinflussung von Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) durch eine elektrische Isolation (twd, GOX, ONO) von diesen Teilen zum einen elektrisch isoliert ist und zum anderen thermisch leitend an mindestens eines dieser Teile des MOS-Transistors (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) angebunden ist.
- In that the temperature measuring device (TS) contains a semiconducting resistor as a temperature-sensitive element, which with respect to the electrical conductivity and the influencing of parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , Chn, body) of the MOS transistor (TR) by an electrical insulation (twd, GOX, ONO) of these parts is electrically isolated on the one hand and on the other thermally conductive at least one of these parts of the MOS transistor (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body).
Merkmal 10Feature 10
Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 9 dadurch gekennzeichnet,
- – dass der Abstand zwischen mindestens einem Teil (PSD) der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) und mindestens einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) weniger als 800 nm oder weniger als 400 nm oder weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt und
- – dass insbesondere der zugehörige Abstandsbereich mit einem elektrisch isolierenden und thermisch leitenden Dielektrikum, insbesondere SiO2 und/oder Si3N4 gefüllt ist und insbesondere alternierenden Schichten dieser beiden gefüllt ist.
- - That the distance between at least a part (PSD) of the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) and at least one part (TR 1 , TR 2 , TR 3 , S, D, G, BC , Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) less than 800 nm or less than 400 nm or less than 200 nm or less than 100 nm or less than 50 nm or less than 20 nm or less than 10 nm and
- - That in particular the associated distance range with an electrically insulating and thermally conductive dielectric, in particular SiO 2 and / or Si 3 N 4 is filled and in particular alternating layers of these two is filled.
Merkmal 11Feature 11
Verfahren zur Regelung der Temperatur eines MOS-Transistors (TR), insbesondere eines DMOS-Transistors,
- – wobei der MOS-Transistor (TR) zusammen mit mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) monolithisch auf einem Substrat (Sub) untergebracht ist und
- – wobei der MOS-Transistor (TR) aus einem oder mehreren Teiltransistoren (TR1, TR2, TR3) besteht. dadurch gekennzeichnet,
- – dass eine Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) in polykristallinem Silizium (PSD) gefertigt ist, das elektrisch von den Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und insbesondere von der Gate-Elektrode (G) des MOS-Transistors (TR) durch eine elektrische Isolation (GOX, ONO, twd) isoliert ist und
- – dass ein elektrischer Parameter (insbesondere Stromdurchfluss, Spannungsabfall, Kapazität, elektrischer komplexer und/oder realer Widerstand und Leitwert) der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) erfasst wird, der als Messwert dient oder aus dem ein solcher Messwert abgeleitet wird und
- – dass die Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) in einer thermischen Verbindung zu diesem MOS-Transistor (TR) oder zu einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) steht, die dadurch gekennzeichnet ist, dass der besagte elektrische Parameter der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) von der Temperatur zumindest eines Teils (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und/oder eines Teiltransistors (TR1, TR2, TR3) des MOS-Transistors (TR) abhängt.
- - Wherein the MOS transistor (TR) together with at least one temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is monolithically housed on a substrate (Sub) and
- - Wherein the MOS transistor (TR) consists of one or more subtransistors (TR 1 , TR 2 , TR 3 ). characterized,
- A temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is produced in polycrystalline silicon (PSD) which is electrically connected to the parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) and in particular of the gate electrode (G) of the MOS transistor (TR) by an electrical insulation (GOX, ONO, twd ) is isolated and
- - That an electrical parameter (in particular current flow, voltage drop, capacitance, electrical complex and / or real resistance and conductance) of the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is detected, which serves as a measured value or off which such a measured value is derived and
- - That the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) in a thermal connection to this MOS transistor (TR) or to a part (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of this MOS transistor (TR), which is characterized in that said electrical parameter of the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) from the temperature of at least one part (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) and / or a partial transistor (TR 1 , TR 2 , TR 3 ) of the MOS transistor (TR) depends.
Merkmal 12Feature 12
Verfahren entsprechend Merkmal 11 dadurch gekennzeichnet,
- – dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) gleichmäßig und symmetrisch über den MOS-Transistor (TR) verteilt sind und
- – dass der MOS-Transistor (TR) ohne Verdrahtung mindestens eine Spiegelsymmetrieachse (Sym1) aufweist und
- – dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) spiegelsymmetrisch bezüglich zumindest dieser einen Spiegelsymmetrieachse (Sym1) oder auf dieser Symmetrieachse (Sym1) angeordnet sind.
- - That the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) are evenly and symmetrically distributed over the MOS transistor (TR) and
- - That the MOS transistor (TR) without wiring has at least one mirror symmetry axis (Sym1) and
- - That the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) are arranged mirror-symmetrically with respect to at least one of these mirror symmetry axis (Sym1) or on this symmetry axis (Sym1).
Merkmal 13Feature 13
Verfahren entsprechend einem oder mehreren der Merkmale 11 bis 12 dadurch gekennzeichnet,
- – dass die Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3)
- – eine zusätzliche Poly-Silizium-Elektrode (PSD) des MOS-Transistors (TR) oder eines Teiltransistors (TR1, TR2, TR3) ist und
- – dass die zusätzliche Poly-Silizium-Elektrode (PSD) von der Gate-Elektrode (G) des Transistors und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.
- That the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 )
- - Is an additional poly-silicon electrode (PSD) of the MOS transistor (TR) or a partial transistor (TR 1 , TR 2 , TR 3 ) and
- That the additional poly-silicon electrode (PSD) from the gate electrode (G) of the transistor and other parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , Chn, body) of the MOS transistor (TR) is electrically isolated.
Merkmal 14Feature 14
Verfahren entsprechend Merkmal 13 dadurch gekennzeichnet,
- – dass der differentielle oder absolute elektrische Widerstand und oder die differentielle oder absolute Leitfähigkeit der zusätzlichen Poly-Silizium-Elektrode (PSD) oder eine von einem von diesen Größen abhängige Größe durch einen Messstrom (Im) oder eine Messspannung zumindest zeitweise während des Betriebs des MOS-Transistors (TR) erfasst wird.
- - That the differential or absolute electrical resistance and or the differential or absolute conductivity of the additional poly-silicon electrode (PSD) or one of a size dependent on these variables by a measuring current (Im) or a measuring voltage at least temporarily during the operation of the MOS Transistor (TR) is detected.
Merkmal 15Feature 15
Verfahren entsprechend Merkmal 13 oder 14 dadurch gekennzeichnet,
- – dass die Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass es den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld der zusätzlichen Poly-Silizium-Elektrode (PSD) abschirmt und
- – dass die Ansteuerung der zusätzlichen Poly-Silizium-Elektrode (PSD) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen der zusätzlichen Poly-Silizium-Elektrode (PSD) und der Gate-Elektrode (G) des MOS-Transistors (TR) eine Drain- und/oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht
mehr als 1% zur Folge hat.
- - That the gate electrode (G) of the MOS transistor (TR) is formed so that it shields the channel (chn) of the MOS transistor (TR) against the electric field of the additional poly-silicon electrode (PSD) and
- - That the control of the additional poly-silicon electrode (PSD) is so slow that a capacitive crosstalk between the additional poly-silicon electrode (PSD) and the gate electrode (G) of the MOS transistor (TR) has a drain - And / or source current change of the MOS transistor (TR) of not more than 5% and or not more than 2.5% and / or not more than 1% result.
Merkmal 16Feature 16
Verfahren nach einem oder mehreren der Merkmale 11 bis 12 dadurch gekennzeichnet,
- – dass eine Temperaturmessvorrichtung (TS, D1, D2, D3) eine aus polykristallinem Silizium gefertigte Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) ist.
- - That a temperature measuring device (TS, D 1 , D 2 , D 3 ) is made of polycrystalline silicon poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D).
Merkmal 17Feature 17
Verfahren entsprechend Merkmal 16 dadurch gekennzeichnet,
- – dass die Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) von der Gate-Elektrode (G) des MOS-Transistors (TR) und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.
- - That the poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D) from the gate electrode (G) of the MOS transistor (TR) and other parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is electrically isolated.
Merkmal 18Feature 18
1Verfahren entsprechend Merkmal 16 oder 17 dadurch gekennzeichnet,
- – dass die Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) von den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) – insbesondere im Wafer-Material –, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source- (S) und Drain-(D)Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (
16 ) elektrisch isoliert ist.
- That the poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D) from the electrical components (S, D, G, BC, sub, NWELL, CHN, body) of the MOS transistor ( TR) formed in the substrate material (Sub) - especially in the wafer material - from which the MOS transistor (TR) is made, itself or isolated therefrom, in particular from the source (S) and drain (D) Contacts and the channel (chn) of the MOS transistor (TR) and the p + implantation (body) (in the case of a PNP-DMOS transistor an n + -implantation (body)) and the N-well (NWELL) (at a p-well or a p-type substrate) and the p ++ well contact (BC) (in the case of a PNP-DMOS transistor, an n ++ well contact), apart from its own wiring within an interconnect (
16 ) is electrically isolated.
Merkmal 19Feature 19
Verfahren entsprechend einem oder mehreren der Merkmale 16 bis 18 dadurch gekennzeichnet,
- – dass der elektrische differentielle oder absolute Leitwert oder Widerstand oder eine diesen entsprechende physikalische Größe der Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) durch einen Messstrom (Im) oder eine Messspannung als elektrischer Parameter erfasst wird.
- - That the electrical differential or absolute conductance or resistance or a corresponding physical size of the poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D) by a measuring current (Im) or a measuring voltage as an electrical parameter is detected.
Merkmal 20Feature 20
Verfahren entsprechend einem oder mehreren der Merkmale 16 bis 18 dadurch gekennzeichnet,
- – dass zumindest ein Teil der Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass sie den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld der Poly-Silizium-PN-Diode (Poly_D) bzw. Poly-Silizium-PIN-Diode (Poly_D) abschirmt und
- – dass die Ansteuerung der Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen der Poly-Silizium-PN-Diode (Poly_D) (bzw. Poly-Silizium-PIN-Diode (Poly_D)) und der Gate-Elektrode (G) des MOS-Transistors (TR) eine Drain- oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht
mehr als 1% zur Folge hat.
- In that at least a part of the gate electrode (G) of the MOS transistor (TR) is shaped such that it covers the channel (chn) of the MOS transistor (TR) with respect to the electric field of the polysilicon PN diode (FIG. Poly_D) or poly-silicon PIN diode (poly_D) shields and
- - That the control of the poly-silicon PN diode (poly_D) or poly-silicon PIN diode (poly_D) is so slow that a capacitive crosstalk between the poly-silicon PN diode (poly_D) (or poly Silicon PIN diode (poly_D)) and the gate electrode (G) of the MOS Transistor (TR), a drain or source current change of the MOS transistor (TR) of not more than 5% and or not more than 2.5% and / or not more than 1% result.
Merkmal 21Characteristic 21
Verfahren nach einem oder mehreren der Merkmale 11 bis 12 dadurch gekennzeichnet,
- – dass eine Temperaturmessvorrichtung (TS, D1, D2, D3) eine aus polykristallinem Silizium gefertigter Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) ist.
- - That a temperature measuring device (TS, D 1 , D 2 , D 3 ) is made of polycrystalline silicon poly-silicon PNP transistor or poly-silicon NPN transistor (poly_T).
Merkmal 22Feature 22
Verfahren entsprechend Merkmal 21 dadurch gekennzeichnet,
- – dass der Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) von der Gate-Elektrode (G) des MOS-Transistors (TR) und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.
- - That the poly-silicon PNP transistor or poly-silicon NPN transistor (poly_T) of the gate electrode (G) of the MOS transistor (TR) and other parts (TR 1 , TR 2 , TR 3 , S , D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is electrically isolated.
Merkmal 23Characteristic 23
Verfahren entsprechend Merkmal 21 oder 22 dadurch gekennzeichnet,
- – dass der Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) von den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) – insbesondere im Wafer-Material –, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source- (S) und Drain-(D)Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (
16 ) elektrisch isoliert ist.
- That the poly-silicon PNP transistor or poly-silicon NPN transistor (poly_T) from the electrical components (S, D, G, BC, Sub, NWELL, CHN, body) of the MOS transistor (TR), formed in the substrate material (Sub) - in particular in the wafer material - from which the MOS transistor (TR) is made, itself or isolated therefrom, in particular from the source (S) and drain (D) contacts and Channel (chn) of the MOS transistor (TR) and the p + implantation (body) (in the case of a PNP-DMOS transistor an n + -implantation (body)) and the N-well (NWELL) (in the case of a PNP DMOS transistor a p-well or a p-type substrate) and the p ++ well contact (BC) (in the case of a PNP-DMOS transistor, an n ++ well contact), apart from its own wiring within an interconnection (
16 ) is electrically isolated.
Merkmal 24Characteristic 24
Verfahren entsprechend einem oder mehreren der Merkmale 21 bis 23 dadurch gekennzeichnet,
- – dass der elektrische differentielle oder absolute Leitwert oder Widerstand oder eine diesen entsprechende physikalische Größe des Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) durch einen Messstrom (Im) oder eine Messspannung in einem oder mehreren Arbeitspunkten des Poly-Silizium-PNP-Transistors oder Poly-Silizium-NPN-Transistors (Poly_T) als elektrischer Parameter erfasst wird.
- - That the electrical differential or absolute conductance or resistance or a corresponding physical size of the poly-silicon PNP transistor or poly-silicon NPN transistor (poly_T) by a measuring current (I m ) or a measuring voltage in one or more operating points of the poly-silicon PNP transistor or poly-silicon NPN transistor (poly_T) is detected as an electrical parameter.
Merkmal 25Characteristic 25
Verfahren entsprechend einem oder mehreren der Merkmale 21 bis 24 dadurch gekennzeichnet,
- – dass zumindest ein Teil der Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass sie den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld de Poly-Silizium-PNP-Transistors oder Poly-Silizium-NPN-Transistors (Poly_T) abschirmt, und
- – dass die Ansteuerung des Poly-Silizium-PNP-Transistors oder Poly-Silizium-NPN-Transistors (Poly_T) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen dem Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) auf der einen Seite und der Gate-Elektrode (G) des MOS-Transistors (TR) auf der anderen Seite eine Drain- oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht
mehr als 1% zur Folge hat.
- - That at least a portion of the gate electrode (G) of the MOS transistor (TR) is formed so that the channel (CHN) of the MOS transistor (TR) opposite the electric field of the poly-silicon PNP transistor or Poly-silicon NPN transistor (Poly_T) shields, and
- - That the control of the poly-silicon PNP transistor or poly-silicon NPN transistor (poly_T) is so slow that a capacitive crosstalk between the poly-silicon PNP transistor or poly-silicon NPN transistor (poly_T ) on the one side and the gate electrode (G) of the MOS transistor (TR) on the other side, a drain or source current change of the MOS transistor (TR) of not more than 5% and or not more than 2 , 5% and / or not more than 1%.
Merkmal 26Feature 26
MOS-Transistor (TR) insbesondere für eine integrierte Schaltung mit
- – einem oder mehreren, insbesondere parallel oder quadratisch zueinander angeordneten Teiltransistoren (TR1, TR2, TR3) und
- – mindestens einer Symmetrieachse (Sym1) gekennzeichnet dadurch,
- – dass zumindest einer der besagten Teiltransistoren (TR1) durch die Temperaturmessvorrichtung (TS) unterbrochen oder gekürzt gegenüber mindestens einem anderen Teiltransistor (TR2, TR3) ist und
- – dass die Temperaturmessvorrichtung (TS) gegenüber den elektrischen Komponenten des MOS-Transistors (S, D, G, BC, Sub, NWELL, chn, body), die im Substratmaterial (Sub) – insbesondere im Wafer-Material –, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source- (S) und Drain-(D)Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der Implantation (body) (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (
16 ) elektrisch isoliert ist und - – mit diesem MOS-Transistor (TR) oder Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) thermisch leitend thermisch verbunden ist.
- - One or more, in particular parallel or square to each other arranged subtransistors (TR 1 , TR 2 , TR 3 ) and
- At least one symmetry axis (Sym1) characterized by
- - That at least one of said subtransistors (TR 1 ) by the temperature measuring device (TS) is interrupted or shortened against at least one other subtransistor (TR 2 , TR 3 ) and
- - That the temperature measuring device (TS) relative to the electrical components of the MOS transistor (S, D, G, BC, Sub, NWELL, chn, body), in the substrate material (Sub) - in particular in the wafer material -, from the MOS transistor (TR) is made, itself or isolated therefrom, in particular of the source (S) and drain (D) contacts and the channel (CHN) of the MOS transistor (TR) and the implantation (body) (body) (in a PNP-DMOS transistor an n + implant (body)) and the N-well (NWELL) (in a PNP-DMOS transistor a p-well or a p-substrate) and the p + + -Wannkontakt (BC) (in the case of a PNP-DMOS transistor, an n ++ -well contact), apart from the own wiring within an interconnection (
16 ) is electrically isolated and - With this MOS transistor (TR) or parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of this MOS transistor (TR) thermally conductive thermally connected.
Merkmal 26bFeature 26b
MOS-Transistor (TR) insbesondere für eine integrierte Schaltung nach Merkmal 26 Dadurch gekennzeichnet,
- – dass symmetrisch zu der Symmetrieachse (Sym1) und/oder auf dieser sich zumindest eine Temperaturmessvorrichtung (TS) befindet.
- - That at least one temperature measuring device (TS) is located symmetrically to the axis of symmetry (Sym1) and / or on this.
Merkmal 27Characteristic 27
Temperaturmessvorrichtung (TS) innerhalb einer integrierten Schaltung zur Verwendung in einem MOS-Transistor (TR) der integrierten Schaltung oder im thermischen Wirkzusammenhang mit diesen zur Erfassung der Temperatur eines oder mehrerer MOS-Transistoren (TR) im Betrieb, insbesondere nach einem der Merkmale 26 oder 26b, gekennzeichnet dadurch,
- – dass die Temperaturmessvorrichtung (TS) eine Poly-Silizium-PN-Diode (Poly_D) oder eine Poly-Silizium-PIN-Diode (Poly_D) oder ein Poly-Silizium-PNP-Transistor (Poly_T) oder ein Poly-Silizium-NPN-Transistor ist und
- – dass die Temperaturmessvorrichtung (TS) gegenüber den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) – insbesondere im Wafer-Material –, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source- (S) und Drain-(D)Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (
16 ) elektrisch isoliert ist und - – mit diesem MOS-Transistor (TR) oder Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) thermisch leitend thermisch verbunden ist.
- The temperature measuring device (TS) has a poly-silicon PN diode (poly_D) or a poly-silicon PIN diode (poly_D) or a poly-silicon PNP transistor (poly_T) or a poly-silicon NPN Transistor is and
- That the temperature measuring device (TS) relative to the electrical components (S, D, G, BC, Sub, NWELL, CHn, body) of the MOS transistor (TR), in the substrate material (Sub) - in particular in the wafer material -, from which the MOS transistor (TR) is made, itself or isolated therefrom, in particular from the source (S) and drain (D) contacts and the channel (chn) of the MOS transistor (TR) and the p + Implantation (body) (in a PNP-DMOS transistor an n + implantation (body)) and the N-well (NWELL) (in the case of a PNP-DMOS transistor a p-well or a p-substrate) and the p ++ well contact (BC) (in the case of a PNP DMOS transistor, an n ++ well contact), apart from its own wiring within an interconnection (
16 ) is electrically isolated and - With this MOS transistor (TR) or parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of this MOS transistor (TR) thermally conductive thermally connected.
Merkmal 28Characteristic 28
Temperaturmessvorrichtung (TS) entsprechend Merkmal 27
dadurch gekennzeichnet,
- – dass das polykristalline Silizium (PSD) der Temperaturmessvorrichtung (TS) bei der Fertigung der Temperaturmessvorrichtung (TS) zusammen mit dem polykristallinen Silizium einer Gate-Elektrode (G) des MOS-Transistors (TR) zu zumindest einem Zeitpunkt eine gemeinsame polykristalline Siliziumschicht bildete.
characterized,
- - That the polycrystalline silicon (PSD) of the temperature measuring device (TS) in the manufacture of the temperature measuring device (TS) together with the polycrystalline silicon of a gate electrode (G) of the MOS transistor (TR) at least one time a common polycrystalline silicon layer formed.
Merkmal 29Characteristic 29
Temperaturmessvorrichtung (TS) entsprechend Merkmal 27 oder 28
dadurch gekennzeichnet,
- – dass der Abstand (d) des polykristallinen Siliziums (PSD) der Temperaturmessvorrichtung (TS) zu einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm, oder weniger als 20 nm oder weniger als 10 nm beträgt.
characterized,
- - That the distance (d) of the polycrystalline silicon (PSD) of the temperature measuring device (TS) to a part (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn , body) of the MOS transistor (TR) is less than 200 nm or less than 100 nm or less than 50 nm, or less than 20 nm or less than 10 nm.
Merkmal 30Feature 30
Temperaturmessvorrichtung (TS) entsprechend Merkmal 27 oder 28
dadurch gekennzeichnet,
- – dass der Abstand (d) des polykristallinen Siliziums (PSD) der Temperaturmessvorrichtung (TS) zu dem Substratmaterial (Sub), insbesondere dem Wafer-Material, in dem die halbleitenden und einkristallinen Teile (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR) gefertigt sind, insbesondere zu dem Substrat (Sub), weniger als 800 nm oder weniger als 400 nm oder weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt.
characterized,
- - That the distance (d) of the polycrystalline silicon (PSD) of the temperature measuring device (TS) to the substrate material (Sub), in particular the wafer material in which the semiconducting and monocrystalline parts (S, D, G, BC, Sub, NWELL , chn, body) of the MOS transistor (TR), in particular to the substrate (Sub), less than 800 nm or less than 400 nm or less than 200 nm or less than 100 nm or less than 50 nm or less than 20 nm or less than 10 nm.
Merkmal 31Characteristic 31
Temperaturmessvorrichtung (TS) entsprechend Merkmal 30
dadurch gekennzeichnet,
- – dass das polykristalline Silizium (PSD) der Temperaturmessvorrichtung (TS) von dem Substratmaterial (Sub), insbesondere dem Wafer-Material, in dem die halbleitenden und einkristallinen Teile (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR) gefertigt sind, insbesondere von dem Substrat (Sub),
- – durch ein Gate-Oxid (GOX) elektrisch isoliert ist und/oder
- – insbesondere durch ein Dielektrikum elektrisch isoliert ist, dessen Dicke weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt.
characterized,
- That the polycrystalline silicon (PSD) of the temperature measuring device (TS) of the substrate material (Sub), in particular the wafer material in which the semiconducting and monocrystalline parts (S, D, G, BC, Sub, NWELL, chn, body) of the MOS transistor (TR), in particular of the substrate (Sub),
- - Is electrically insulated by a gate oxide (GOX) and / or
- - Is electrically insulated in particular by a dielectric whose thickness is less than 200 nm or less than 100 nm or less than 50 nm or less than 20 nm or less than 10 nm.
Merkmal 32 Characteristic 32
MOS-Transistor (TR), insbesondere für eine integrierte Schaltung
gekennzeichnet dadurch,
- – dass mindestens ein bipolares elektronisches Bauelement (Poly_D, Poly_T) in einem der Bauteile (TR1, TR2, TR3, G, BC, PSD, Sub, NWELL, A1, A2) des MOS-Transistors (TR), a. in unmittelbarer Nähe eines Bauteiles (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) oder b. insbesondere in der Nähe einer Gate-Elektrode (G) des MOS-Transistors (TR) oder c. insbesondere innerhalb des Materials einer der Gate-Elektroden (G) des MOS-Transistors (TR)
- – aus polykristallinem Silizium (PSD) thermisch mit diesem MOS-Transistor (TR) verbunden gefertigt ist,
- – wobei Nähe in den Fällen a) und b) einen Abstand (d) von weniger als 800 nm oder weniger als 400 nm oder weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm zwischen dem bipolaren elektronischen Bauelement (Poly_D, Poly_T) und einem Bauteil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) bedeutet.
characterized by
- At least one bipolar electronic component (Poly_D, Poly_T) in one of the components (TR 1 , TR 2 , TR 3 , G, BC, PSD, Sub, NWELL, A 1 , A 2 ) of the MOS transistor (TR), a. in the immediate vicinity of a component (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) or b. in particular in the vicinity of a gate electrode (G) of the MOS transistor (TR) or c. in particular within the material of one of the gate electrodes (G) of the MOS transistor (TR)
- Made of polycrystalline silicon (PSD) thermally connected to this MOS transistor (TR),
- Wherein proximity in cases a) and b) is a distance (d) of less than 800 nm or less than 400 nm or less than 200 nm or less than 100 nm or less than 50 nm or less than 20 nm or less than 10 nm between the bipolar electronic component (poly_D, poly_T) and a component (TR 1 , TR 2 , TR 3 , S, D, G, BC, sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) means.
Merkmal 33Characteristic 33
MOS-Transistor (TR) entsprechend Merkmal 32
gekennzeichnet dadurch,
- – dass der MOS-Transistor (TR) in einem CMOS-Prozess mit zwei polykristallinen Siliziumlagen gefertigt ist und
- – dass eine Gate-Elektrode (G) des MOS-Transistors (TR) in einer ersten polykristallinen Siliziumlage gefertigt ist und
- – dass das bipolare elektronische Bauelement (Poly_D, Poly_T) in einer zweiten polykristallinen Siliziumlage gefertigt ist.
characterized by
- - That the MOS transistor (TR) is made in a CMOS process with two polycrystalline silicon layers and
- - That a gate electrode (G) of the MOS transistor (TR) is made in a first polycrystalline silicon layer, and
- - That the bipolar electronic component (poly_D, poly_T) is made in a second polycrystalline silicon layer.
Merkmal 34Characteristic 34
34. MOS-Transistor (TR) entsprechend Merkmal 33
dadurch gekennzeichnet,
- – dass das bipolare elektronisches Bauelement (Poly_D) in einem ersten positiven Abstand (a) von der source-seitigen Kante der Gate-Elektrode (G) des MOS-Transistors (TR) gefertigt ist und in einem positiven zweiten Abstand (c) von der drain-seitigen Kante der Gate-Elektrode (G) des MOS-Transistors (TR) gefertigt ist und
- – dass die Gate-Elektrode (G) des MOS-Transistors (TR) das elektrische Feld des bipolaren elektronischen Bauelements (Poly_D, Poly_T) so abschirmt, dass bei dem bestimmungsgemäßen Gebrauch des bipolaren elektronischen Bauelements (Poly_D, Poly_T) der Drain- oder Source-Strom des MOS-Transistors (TR) sich um nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht
mehr als 1% ändert.
characterized,
- - That the bipolar electronic component (poly_D) is made at a first positive distance (a) from the source-side edge of the gate electrode (G) of the MOS transistor (TR) and at a positive second distance (c) from the drain-side edge of the gate electrode (G) of the MOS transistor (TR) is made and
- - That the gate electrode (G) of the MOS transistor (TR) shields the electric field of the bipolar electronic component (poly_D, poly_T) so that in the intended use of the bipolar electronic component (poly_D, poly_T) of the drain or source Current of the MOS transistor (TR) does not change by more than 5% and / or not more than 2.5% and / or not more than 1%.
Merkmal 35Feature 35
35. Bipolares elektronisches Bauelement (Poly_D, Poly_T)
dadurch gekennzeichnet,
- – dass das bipolare elektronisches Bauelement (Poly_D) in einem CMOS-Prozess in polykristallinem Silizium gefertigt ist und
- – dass es zumindest einen n-dotierten Bereich (n_poly_a, n_poly_b) aufweist und
- – dass es zumindest einen p-dotierten Bereich (p_poly_a, p_poly_b) aufweist und
- – dass ein Stromfluss bei Anlegen einer Spannung von dem p-dotierten Bereich (p_ploy_a, p_poly_b) in den n-dotierten Bereich (n_poly_a, n_poly_b) möglich ist und
- – dass das Bauelement bei Nichtberücksichtigung seiner Verdrahtung ohne diese elektrisch isoliert gegenüber anderen Bauelementen ist.
characterized,
- - That the bipolar electronic component (poly_D) is made in a CMOS process in polycrystalline silicon, and
- - That it has at least one n-doped region (n_poly_a, n_poly_b) and
- - That it has at least one p-doped region (p_poly_a, p_poly_b) and
- - That a current flow upon application of a voltage from the p-doped region (p_ploy_a, p_poly_b) in the n-doped region (n_poly_a, n_poly_b) is possible, and
- - That the component without taking into account its wiring without this is electrically isolated from other components.
Merkmal 36Feature 36
Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend Merkmal 35 dadurch gekennzeichnet,
- – dass es zumindest einen schwach oder undotierten Bereich (i_poly_a, i_poly_b) aufweist, wobei schwach dotiert bedeutet, dass die Dotierung in diesem Bereich schwächer als in dem n-dotierten Bereich (n_poly_a, n_poly_b) oder dem p-dotierten Bereich (p_poly_a, p_poly_b) ist.
- That it has at least one weak or undoped region (i_poly_a, i_poly_b), where weakly doped means that the doping in this region is weaker than in the n-doped region (n_poly_a, n_poly_b) or the p-doped region (p_poly_a, p_poly_b ).
Merkmal 37Characteristic 37
Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 36, dadurch gekennzeichnet,
- – dass ein schwach oder undotierter Bereich (i_poly_a, i_poly_b) zwischen mindestens einem n-dotierten Bereich (n_poly_a, n_poly_b) und mindestens einem p-dotierten Bereich (p_poly_a, p_poly_b) angeordnet ist, wobei die Dotierung des n-dotierten Bereichs (n_poly_a, n_poly_b) oder des p-dotierten Bereichs (p_poly_a, p_poly_b) höher ist als die des schwach oder undotierter Bereichs (i_poly_a, i_poly_b).
- A weak or undoped region (i_poly_a, i_poly_b) is arranged between at least one n-doped region (n_poly_a, n_poly_b) and at least one p-doped region (p_poly_a, p_poly_b), the doping of the n-doped region (n_poly_a, n_poly_b) or the p-doped region (p_poly_a, p_poly_b) is higher than that of the weak or undoped region (i_poly_a, i_poly_b).
Merkmal 38Characteristic 38
Bipolares elektronisches Bauelement (Poly_D) entsprechend einem oder mehreren der Merkmale 35 bis 37
dadurch gekennzeichnet,
- – dass es sich um eine Poly-Silizium-PN-Diode (Poly_D) handelt.
characterized,
- - That it is a poly-silicon PN diode (poly_D).
Merkmal 39Characteristic 39
Bipolares elektronisches Bauelement (Poly_D) entsprechend einem oder mehreren der Merkmale 35 bis 38
dadurch gekennzeichnet,
- – dass es sich um eine Poly-Silizium-PIN-Diode (Poly_D) handelt.
characterized,
- - That it is a poly-silicon PIN diode (poly_D).
Merkmal 40Feature 40
Bipolares elektronisches Bauelement (Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 39
dadurch gekennzeichnet,
- – dass es sich um einen Poly-Silizium-NPN-Transistor (einen NPN-Transistor) oder
- – dass es sich um einen Poly-Silizium-PNP-Transistor (einen PNP-Transistor) (Poly_T) handelt.
characterized,
- That it is a poly-silicon NPN transistor (an NPN transistor) or
- That it is a poly-silicon PNP transistor (a PNP transistor) (poly_T).
Merkmal 41Feature 41
Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 38
dadurch gekennzeichnet,
- – dass es über – insbesondere mit Titansilizid – elektrisch leitfähiges silizidiertes Silizium angeschlossen ist.
characterized,
- - That it is connected via - in particular with titanium silicide - electrically conductive silicided silicon.
Merkmal 42Feature 42
Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 41
dadurch gekennzeichnet,
- – dass es über – insbesondere mit Titansilizid – elektrisch leitfähiges silizidiertes Silizium mit mindestens einem weiteren elektronischen Bauelement auf der Basis polykristallinen Siliziums verbunden ist.
characterized,
- - That it is connected via - in particular with titanium silicide - electrically conductive silicided silicon with at least one further electronic component based on polycrystalline silicon.
Merkmal 43Characteristic 43
Bipolares elektronisches Bauelement (Poly_Da) entsprechend einem oder mehreren der Merkmale 35 bis 42
dadurch gekennzeichnet,
- – dass es über – insbesondere mit Titansilizid – elektrisch leitfähiges silizidiertes Silizium mit mindestens einem weiteren bipolaren elektronischen Bauelement (Poly_Db) entsprechend einem oder mehreren der Merkmale 35 bis 42 elektrisch verbunden ist.
characterized,
- In that it is electrically connected to at least one further bipolar electronic component (Poly_Db), in particular with titanium silicide, in accordance with one or more of the features 35 to 42.
Merkmal 44Feature 44
Bipolares elektronisches Bauelement (Poly_D, Poly_T, D1, D2, D3) entsprechend einem oder mehreren der Merkmale 35 bis 43
dadurch gekennzeichnet,
- – dass es über ein thermisches Fenster (twd) thermisch mit dem Substrat (Sub) eines MOS-Transistors (TR) oder einem in einem solchen Substrat (Sub) gefertigten Teil eines solchen MOS-Transistors (TR) (S, D, G, BC, NWELL, chn, body) verbunden ist und
- – dass das thermische Fenster (twd) • durch ein Gate-Oxid (GOX) elektrisch isolierend gebildet wird und/oder • durch ein Dielektrikum gebildet wird, dass das elektrisch isolierend ist und dessen Dicke weniger als 200 nm oder weniger als 100 nm oder weniger als 50 nm oder weniger als 20 nm oder weniger als 10 nm beträgt.
characterized,
- In that it is thermally thermally connected to the substrate (Sub) of a MOS transistor (TR) or a part of such a MOS transistor (TR) (S, D, G) made in such a substrate (Sub) via a thermal window (twd) BC, NWELL, chn, body) and
- - That the thermal window (twd) • is formed by a gate oxide (GOX) electrically insulating and / or • is formed by a dielectric that is electrically insulating and its thickness less than 200 nm or less than 100 nm or less is 50 nm or less than 20 nm or less than 10 nm.
Merkmal 45Feature 45
Bipolares elektronisches Bauelement (Poly_Da) entsprechend einem oder mehreren der Merkmale 35 bis 44
dadurch gekennzeichnet,
- – dass das bipolare elektronische Bauelement (Poly_Da) oberhalb der Gate-Elektrode (G) eines MOS-Transistors (TR) gefertigt ist, wenn das Substrat (Sub) unten angeordnet wird oder ist.
characterized,
- - That the bipolar electronic component (poly_Da) is made above the gate electrode (G) of a MOS transistor (TR) when the substrate (Sub) is arranged or is below.
Merkmal 46Feature 46
Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess,
dadurch gekennzeichnet,
- – Dass der Schaltkreis aus zumindest zwei elektronischen Bauelementen besteht, von denen mindestens eines ein Bipolares elektronisches Bauelement (Poly_Da) entsprechend einem oder mehreren der Merkmale 35 bis 45 ist und
- – dass diese beiden elektronischen Bauelemente durch mindestens eine elektrische Leitung aus – insbesondere mittels Titansilizid – elektrisch leitend slizidiertem Silizium elektrisch verbunden sind.
characterized,
- - That the circuit consists of at least two electronic components, of which at least one is a bipolar electronic component (poly_Da) according to one or more of the features 35 to 45, and
- - That these two electronic components are electrically connected by at least one electrical line - in particular by means of titanium silicide - electrically conductive slizidiertem silicon.
Merkmal 47Characteristic 47
Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, entsprechend Merkmal 46
dadurch gekennzeichnet,
- – dass der Schaltkreis aus einer gemeinsamen polykristallinen Siliziumschicht gefertigt ist.
characterized,
- - That the circuit is made of a common polycrystalline silicon layer.
Merkmal 48 Feature 48
Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, entsprechend einem oder mehreren der Merkmale 46 bis 47
dadurch gekennzeichnet,
- – dass das zweite elektronische Bauteil ein elektrischer Widerstand ist, der in dem CMOS-Prozess in polykristallinem Silizium gefertigt ist und
- – dass es einen n-dotierten oder p-dotierten Bereich (n_poly_a, n_poly_b) aufweist
- – dass dieses zweite elektronische Bauelement bei Nichtberücksichtigung seiner Verdrahtung ohne diese elektrisch isoliert gegenüber anderen Bauelementen ist.
characterized,
- - That the second electronic component is an electrical resistance, which is made in the CMOS process in polycrystalline silicon and
- That it has an n-doped or p-doped region (n_poly_a, n_poly_b)
- - That this second electronic component, ignoring its wiring without this is electrically isolated from other components.
Merkmal 49Characteristic 49
Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, entsprechend einem oder mehreren der Merkmale 46 bis 48
dadurch gekennzeichnet,
- – dass das zweite elektronische Bauteil ein bipolares Bauelement entsprechend einem oder mehreren der Merkmale 35 bis 45 ist.
characterized,
- - That the second electronic component is a bipolar device according to one or more of the features 35 to 45.
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Zitierte PatentliteraturCited patent literature
- DE 102008023216 A1 [0009, 0015] DE 102008023216 A1 [0009, 0015]
- DE 4322548 A1 [0014] DE 4322548 A1 [0014]
Zitierte Nicht-PatentliteraturCited non-patent literature
- ”Small embedded sensors for accurate temperature measurements in DMOS power transistors” von M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference an Microelectronic Test Structures, March 22–25, 2010, Hiroshima, Japan. 2010, Page(s): 3–7) [0007] "Small embedded sensors for accurate temperature measurements in DMOS power transistors" by M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan, 2010, Page (s): 3-7) [0007]
- ”Small embedded sensors for accurate temperature measurements in DMOS power transistors” von M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference an Microelectronic Test Structures, March 22–25, 2010, Hiroshima, Japan. 2010, Page(s): 3–7) [0008] "Small embedded sensors for accurate temperature measurements in DMOS power transistors" by M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan, 2010, Page (s): 3-7) [0008]
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| Publication number | Publication date |
|---|---|
| DE102014013485B4 (en) | 2023-02-09 |
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